JPH0430469A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0430469A JPH0430469A JP2135626A JP13562690A JPH0430469A JP H0430469 A JPH0430469 A JP H0430469A JP 2135626 A JP2135626 A JP 2135626A JP 13562690 A JP13562690 A JP 13562690A JP H0430469 A JPH0430469 A JP H0430469A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000005540 biological transmission Effects 0.000 claims 4
- 238000002347 injection Methods 0.000 description 14
- 239000007924 injection Substances 0.000 description 14
- 102100023927 Asparagine synthetase [glutamine-hydrolyzing] Human genes 0.000 description 5
- 101100380329 Homo sapiens ASNS gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に係り、特にFLASHE E P R
OM (Elec+rical17 Erasable
andProgrammable Read 0nl
y Memor7 )に関し、バイト単位の消去が可能
であるとともに、EFROMと同程度のチップサイズを
実現することが可能なFLASHEEPROMを提供す
ることを目的とし、 複数のメモリセルトランジスタを有し、電気的に情報の
書込みおよび消去を行うことができる半導体記憶装置に
おいて、同一のワード線上に存在する前記メモリセルト
ランジスタのソースをn個(n≧1)毎に共通接続し、
その接続点にそれぞれ外部からの対応するコントロール
信号により動作するスイッチ回路を接続し、前記スイッ
チ回路の他方端にはプログラム用電圧を印加するように
構成する。
OM (Elec+rical17 Erasable
andProgrammable Read 0nl
y Memor7 )に関し、バイト単位の消去が可能
であるとともに、EFROMと同程度のチップサイズを
実現することが可能なFLASHEEPROMを提供す
ることを目的とし、 複数のメモリセルトランジスタを有し、電気的に情報の
書込みおよび消去を行うことができる半導体記憶装置に
おいて、同一のワード線上に存在する前記メモリセルト
ランジスタのソースをn個(n≧1)毎に共通接続し、
その接続点にそれぞれ外部からの対応するコントロール
信号により動作するスイッチ回路を接続し、前記スイッ
チ回路の他方端にはプログラム用電圧を印加するように
構成する。
本発明は、半導体記憶装置に係り、特にFLASHEE
PROM (Electrical17Erasxbl
e and Programmable Read 0
nly Memory)に関する。
PROM (Electrical17Erasxbl
e and Programmable Read 0
nly Memory)に関する。
MOS (Metal 0xide Sem1cond
uclo+ )型の不揮発性メモリには、E P RO
M (Erasableandprogrammabl
e Read 0nly Memory)EEPROM
等がある。EFROMにおいては、アバランシェ注入(
Avalanche Injection )でデータ
を書込み、紫外線照射でデータを一括消去する。EEP
ROMにおいては、トンネル注入(Tunnel In
jection)でデータを書込み、トンネル注入でデ
ータをByte消去可能である。
uclo+ )型の不揮発性メモリには、E P RO
M (Erasableandprogrammabl
e Read 0nly Memory)EEPROM
等がある。EFROMにおいては、アバランシェ注入(
Avalanche Injection )でデータ
を書込み、紫外線照射でデータを一括消去する。EEP
ROMにおいては、トンネル注入(Tunnel In
jection)でデータを書込み、トンネル注入でデ
ータをByte消去可能である。
FLASHEEPROMにおいてはアバランシェ注入ま
たはトンネル注入によりデータを書込み、トンネル注入
によりデータを一括消去する。
たはトンネル注入によりデータを書込み、トンネル注入
によりデータを一括消去する。
FLASHEEPROMのメモリセルとしては、種々の
構造のものが提案されている。
構造のものが提案されている。
特に、アバランシェ注入によりデータの書込みを行い、
トンネル注入によりデータの消去を行うFLASHEE
PROMは、フローティングゲート型のEPROMにお
いてフローティングゲートの厚みを薄くしたものと同構
造である。したがって、EPROMと同程度の大きさの
メモリセルが実現でき、大容量化が容易である。
トンネル注入によりデータの消去を行うFLASHEE
PROMは、フローティングゲート型のEPROMにお
いてフローティングゲートの厚みを薄くしたものと同構
造である。したがって、EPROMと同程度の大きさの
メモリセルが実現でき、大容量化が容易である。
第6図に従来のFLASHEEPROMの構造を示す。
FLASHEEPROMのメモlJセJl、を構成する
各メモリセルトランジスタTMのドレインDはそれぞれ
対応するビット線に接続されている。
各メモリセルトランジスタTMのドレインDはそれぞれ
対応するビット線に接続されている。
各ゲートGはそれぞれ対応するワード線に接続されてい
る。各ソースSは共通接続され、プログラム用電源vP
に接続されている。
る。各ソースSは共通接続され、プログラム用電源vP
に接続されている。
従来のFLASHEEPROMのデータの消去を行う場
合には、共通ソースにプログラム用電圧V として、例
えば、12.5 (V)の高電圧p を印加し、トンネル注入を行わせている。
合には、共通ソースにプログラム用電圧V として、例
えば、12.5 (V)の高電圧p を印加し、トンネル注入を行わせている。
しかしながら、ソースSが共通のため、全メモリセルト
ランジスタTM、・・・、TMに記憶しているデータを
一括して消去することしかできないという問題点があっ
た。
ランジスタTM、・・・、TMに記憶しているデータを
一括して消去することしかできないという問題点があっ
た。
また、従来のEEFROMは、バイト(Byte)単位
のデータの消去が可能であるが、同−設計基準で比較し
た場合、EFROMよりも、セル面積が大きくなり、チ
ップサイズが大きくなるため、大容量化が困難である等
の問題点があった。
のデータの消去が可能であるが、同−設計基準で比較し
た場合、EFROMよりも、セル面積が大きくなり、チ
ップサイズが大きくなるため、大容量化が困難である等
の問題点があった。
上記課題を解決するため、本発明は、バイト単位のデー
タ消去が可能であるとともに、EPROMと同程度のチ
ップサイズを実現することが可能なFLASHEEPR
OMを提供することを目的とする。
タ消去が可能であるとともに、EPROMと同程度のチ
ップサイズを実現することが可能なFLASHEEPR
OMを提供することを目的とする。
第1図に本発明の原理説明図を示す。
半導体記憶装置は、同一のワード線WL上に存在するメ
モリセルトランジスタTM、・・・ TMのソースSを
n個(n≧1)毎に共通接続し、その接続点にそれぞれ
外部からの対応するコントロール信号CI””C□によ
り動作するスイッチ回路SW1〜SWXを接続し、スイ
ッチ回路SW〜SW の他方端にはプログラム用電圧■
を印I
pp加するように構成す
る。
モリセルトランジスタTM、・・・ TMのソースSを
n個(n≧1)毎に共通接続し、その接続点にそれぞれ
外部からの対応するコントロール信号CI””C□によ
り動作するスイッチ回路SW1〜SWXを接続し、スイ
ッチ回路SW〜SW の他方端にはプログラム用電圧■
を印I
pp加するように構成す
る。
〔作用〕
外部からコントロール信号01〜CXか入力されると、
対応するスイッチ回路が動作する。例えば、コントロー
ル信号CIが入力されると、スイッチ回路sw、が動作
する。
対応するスイッチ回路が動作する。例えば、コントロー
ル信号CIが入力されると、スイッチ回路sw、が動作
する。
したがって、プログラム用電圧V が当該スイp
ッチ回路に接続されたn個のメモリセルトランジスタT
MのソースSに同時に印加される。これにより、当該n
個のメモリセルトランジスタTMのデータは消去される
。
MのソースSに同時に印加される。これにより、当該n
個のメモリセルトランジスタTMのデータは消去される
。
このように、n個のメモリセルトランジスタ単位でデー
タを消去することができる。したがって、1バイト当た
りn個のメモリセルトランジスタTMで構成しておけば
、バイト単位のデータの消去を行うことが可能となる。
タを消去することができる。したがって、1バイト当た
りn個のメモリセルトランジスタTMで構成しておけば
、バイト単位のデータの消去を行うことが可能となる。
第2図乃至第5図を参照して本発明の詳細な説明する。
第2図に本発明の実施例を示す。
FLASHEEPROMのメモリセルアレイは、1ワー
ドがXバイトで構成されており、各バイト当たりn個の
メモリセルトランジスタを備えて構成されている。各メ
モリセルトランジスタのドレインDは対応するビット線
BL −BL、11゜・・・、BLflI−BLxf
iに接続され、ゲートGは対応する共通のワード線WL
l−WLmに接続されている。各ソースSは、各バイト
ごとに共通のセレクト用トランジスタのドレインに共通
接続されている。例えば、ワード線WL、の第1バイト
を構成する各メモリセルトランジスタTM、−TM□の
各ソースSは、セレクト用トランジスタTS11のドレ
インDに共通接続されている。
ドがXバイトで構成されており、各バイト当たりn個の
メモリセルトランジスタを備えて構成されている。各メ
モリセルトランジスタのドレインDは対応するビット線
BL −BL、11゜・・・、BLflI−BLxf
iに接続され、ゲートGは対応する共通のワード線WL
l−WLmに接続されている。各ソースSは、各バイト
ごとに共通のセレクト用トランジスタのドレインに共通
接続されている。例えば、ワード線WL、の第1バイト
を構成する各メモリセルトランジスタTM、−TM□の
各ソースSは、セレクト用トランジスタTS11のドレ
インDに共通接続されている。
各セレクト用トランジスタTS11−TSfflIlの
ゲート端子Gに、セレクト信号が入力される。
ゲート端子Gに、セレクト信号が入力される。
各セレクト用トランジスタTS11〜TS、のソースS
は、共通のプログラム用電源VPに接続されている。
は、共通のプログラム用電源VPに接続されている。
次に、動作について説明する。
いま、消去したいデータがワード線WL、の第1バイト
に格納されているものとすると、図示しないメモリ制御
回路により、セレクト用トランジスタTS11のゲート
Gにセレクト信号SEI、1を印加する。これによりセ
レクト用トランジスタTSllはONとなる。このとき
、セレクト用トランジスタのソース端子にプログラム用
電源■Pからプログラム用電圧V を印加しておけば、
セレクト用p トランジスタTS11を介して第1バイトを構成してい
る各メモリセルトランジスタTM、〜TMIlの各ソー
スSにプログラム用電圧V が印加されp ることとなる。
に格納されているものとすると、図示しないメモリ制御
回路により、セレクト用トランジスタTS11のゲート
Gにセレクト信号SEI、1を印加する。これによりセ
レクト用トランジスタTSllはONとなる。このとき
、セレクト用トランジスタのソース端子にプログラム用
電源■Pからプログラム用電圧V を印加しておけば、
セレクト用p トランジスタTS11を介して第1バイトを構成してい
る各メモリセルトランジスタTM、〜TMIlの各ソー
スSにプログラム用電圧V が印加されp ることとなる。
したがって、各メモリセルトランジスタTM。
〜TM のフローティングゲートに蓄えられていた電
荷は、ソースSを介して、トンネル注入により放出され
る。このようにして、記憶されていたデータの消去がバ
イト単位で行われることとなる。
荷は、ソースSを介して、トンネル注入により放出され
る。このようにして、記憶されていたデータの消去がバ
イト単位で行われることとなる。
同様に消去したいデータを格納しているバイトに対応す
るセレクト用トランジスタにセレクト電圧を印加するこ
とにより、バイト単位でデータの消去を行うことができ
る。
るセレクト用トランジスタにセレクト電圧を印加するこ
とにより、バイト単位でデータの消去を行うことができ
る。
第3図に、より具体的な実施例を示す。
メモリセルアレイは、P型Si基板1と、ポリシリコン
よりなるフローティングゲートFGと、同じくポリシリ
コンよりなるコントロールゲートCGと、N型拡散層よ
りなるドレイン4と、コンタクトホール5を介してドレ
イン4に接続された金属配線6と、N型拡散層よりなる
ソース7と、コンタクトホール8を介してソース7に接
続された金属配線9と、ポリシリコンよりなるゲート1
0を備えている。なお、金属配線6および9は、AIか
らなっている。
よりなるフローティングゲートFGと、同じくポリシリ
コンよりなるコントロールゲートCGと、N型拡散層よ
りなるドレイン4と、コンタクトホール5を介してドレ
イン4に接続された金属配線6と、N型拡散層よりなる
ソース7と、コンタクトホール8を介してソース7に接
続された金属配線9と、ポリシリコンよりなるゲート1
0を備えている。なお、金属配線6および9は、AIか
らなっている。
第3図の実施例の等価回路は、第4図に示すようなもの
となり、1本のワード線すなわちコントロールゲート3
当たり5個のメモリセルトランジスタTM、・・・、T
Mを構成し、各メモリセルトランジスタのソース端子に
は、5個のセレクト用トランジスタを構成することとな
る。しかしながら、これらのセレクト用トランジスタは
、すべて同時に動作するため、1個の大きなセレクト用
トランジスタと等価となるため、第4図においては、1
個のセレクト用トランジスタTSとして表現している。
となり、1本のワード線すなわちコントロールゲート3
当たり5個のメモリセルトランジスタTM、・・・、T
Mを構成し、各メモリセルトランジスタのソース端子に
は、5個のセレクト用トランジスタを構成することとな
る。しかしながら、これらのセレクト用トランジスタは
、すべて同時に動作するため、1個の大きなセレクト用
トランジスタと等価となるため、第4図においては、1
個のセレクト用トランジスタTSとして表現している。
第5図に第3図におけるFLASH
EEPROMのA−A断面矢視図を示す。第3図の実施
例と同一の部分には同一の符号を付して説明する。
例と同一の部分には同一の符号を付して説明する。
セレクト用トランジスタTSのドレインD と、メモリ
セルトランジスタTMのソースS は、共C 通となっており、セレクト用トランジスタTSのソース
7は、コンタクトホール8を介して、金属配線9に接続
されている。
セルトランジスタTMのソースS は、共C 通となっており、セレクト用トランジスタTSのソース
7は、コンタクトホール8を介して、金属配線9に接続
されている。
次に、動作について説明する。
データ消去時には、例えば、コントロールゲート3にO
(V)を印加し、ソース7およびゲート10に12.5
(V)を印加し、ドレイン4に0(v)を印加する。
(V)を印加し、ソース7およびゲート10に12.5
(V)を印加し、ドレイン4に0(v)を印加する。
これにより、トンネル注入によりフローティングゲート
2に蓄えられている電子がメモリセルトランジスタTM
のソースS およびセレクト用トランジスタTSのドレ
インD を介してソース7から放出される。したがって
、フローティングゲート2に残存している電子はほとん
ど存在しなくなり、コントロールゲート3に、読出しの
ための5(v)程度の電圧を印加すると、メモリセルト
ランジスタTMは導通状態となる。すなわち、“1”の
データを読みだすこととなる。
2に蓄えられている電子がメモリセルトランジスタTM
のソースS およびセレクト用トランジスタTSのドレ
インD を介してソース7から放出される。したがって
、フローティングゲート2に残存している電子はほとん
ど存在しなくなり、コントロールゲート3に、読出しの
ための5(v)程度の電圧を印加すると、メモリセルト
ランジスタTMは導通状態となる。すなわち、“1”の
データを読みだすこととなる。
データ書込時には、例えば、ソース7に0 (V)を印
加し、コントロールゲート3およびゲート10に12.
5 (V)を印加し、ドレイン4に7(■)程度を印加
する。
加し、コントロールゲート3およびゲート10に12.
5 (V)を印加し、ドレイン4に7(■)程度を印加
する。
これにより、アバランシェ圧入によりフローティングゲ
ート2に電子が蓄えられる。したがって、コントロール
ゲート3に、読出しのための5(v)程度の電圧を印加
しても、フローティングゲートの電圧はマイナスとなり
、メモリセルトランジスタTMは非導通状態となる。す
なわち、“0”のデータを読みだすこととなる。
ート2に電子が蓄えられる。したがって、コントロール
ゲート3に、読出しのための5(v)程度の電圧を印加
しても、フローティングゲートの電圧はマイナスとなり
、メモリセルトランジスタTMは非導通状態となる。す
なわち、“0”のデータを読みだすこととなる。
以上のようにして、各メモリセルトランジスタTM、す
なわち、各メモリセルのデータの消去、書込み、読出し
が可能となる。
なわち、各メモリセルのデータの消去、書込み、読出し
が可能となる。
以上の実施例においては、バイト単位で消去を行うよう
に構成していたが、同時に消去したいメモリセルトラン
ジスタを同一のセレクト用トランジスタに接続すれば、
任意の単位で消去を行うように構成することが可能であ
る。
に構成していたが、同時に消去したいメモリセルトラン
ジスタを同一のセレクト用トランジスタに接続すれば、
任意の単位で消去を行うように構成することが可能であ
る。
また、全セレクト用トランジスタをONにすれば、従来
のようにデータの一括消去を行うことも可能である。
のようにデータの一括消去を行うことも可能である。
本発明によれば、バイト単位等あらかじめ定めた任意の
単位で消去を行うことが可能なFLASHEEPROM
を構成することができる。
単位で消去を行うことが可能なFLASHEEPROM
を構成することができる。
また、従来のEEPROMと比較して、少ない面積で同
一の集積度を達成することができる。
一の集積度を達成することができる。
第1図は本発明の原理説明図、
第2図は本発明の詳細な説明図、
第3図は本発明の実施例の詳細説明図、第4図は第3図
の実施例の等価回路、 第5図は第3図の実施例のA−A断面矢視図、第6図は
従来のFLASHEEPROMの説明図である。 1・・・P型S1基板 2・・・フローティングゲート 3・・・コントロールゲート 4・・・ドレイン 5・・・スルーホール 6・・・金属配線 7・・・ソース 8・・・スルーホール 9・・・金属配線 10・・・ゲート B L 11〜BLXIl・・・ビット線c、 c
・・・コントロール信号TM、TM、−TM、・・・
メモリセルトランジスタ Ts、’rs1.〜TSIn、・・・セレクト用トラン
ジスタ 5EL1.〜SELmX・・・セレクト信号sw、sw
・・・スイッチ回路 1 ! vP・・・プログラム用電源 ■ ・・・プログラム用電圧 p WL、WL −WL ・・・ワード線ラ阿3園の大
雄分)のAコ4速1でDり5すL艮り第5図 ビット線
の実施例の等価回路、 第5図は第3図の実施例のA−A断面矢視図、第6図は
従来のFLASHEEPROMの説明図である。 1・・・P型S1基板 2・・・フローティングゲート 3・・・コントロールゲート 4・・・ドレイン 5・・・スルーホール 6・・・金属配線 7・・・ソース 8・・・スルーホール 9・・・金属配線 10・・・ゲート B L 11〜BLXIl・・・ビット線c、 c
・・・コントロール信号TM、TM、−TM、・・・
メモリセルトランジスタ Ts、’rs1.〜TSIn、・・・セレクト用トラン
ジスタ 5EL1.〜SELmX・・・セレクト信号sw、sw
・・・スイッチ回路 1 ! vP・・・プログラム用電源 ■ ・・・プログラム用電圧 p WL、WL −WL ・・・ワード線ラ阿3園の大
雄分)のAコ4速1でDり5すL艮り第5図 ビット線
Claims (1)
- 【特許請求の範囲】 1、複数のメモリセルトランジスタ(TM、・・・、T
M)を有し、電気的に情報の書込みおよび消去を行うこ
とができる半導体記憶装置において、同一のワード線(
WL)上に存在する前記 メモリセルトランジスタ(TM)のソース(S)をn個
(n≧1)毎に共通接続し、その接続点にそれぞれ外部
からの対応するコントロール信号(C_l、C_I)に
より動作するスイッチ回路(SW_l、SW_I)を接
続し、前記スイッチ回路の(SW_l、SW_I)他方
端にはプログラム用電圧(V_p_p)を印加するよう
に構成したことを特徴とする半導体記憶装置。 2、請求項1記載の半導体記憶装置において、前記スイ
ッチ回路は、トランスミッショントランジスタを有し、
前記共通接続点に前記トランスミッショントランジスタ
のドレインを接続し、前記コントロール信号を前記トラ
ンスミッショントランジスタのゲートに入力し、前記ト
ランスミッショントランジスタのソースにプログラム用
電圧を印加するように構成したことを特徴とする半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2135626A JPH0430469A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2135626A JPH0430469A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0430469A true JPH0430469A (ja) | 1992-02-03 |
Family
ID=15156204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2135626A Pending JPH0430469A (ja) | 1990-05-25 | 1990-05-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0430469A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH059704A (ja) * | 1991-06-28 | 1993-01-19 | Nkk Corp | 連続ラインによる高珪素鋼帯の製造方法 |
US5671177A (en) * | 1994-07-26 | 1997-09-23 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor storage apparatus |
-
1990
- 1990-05-25 JP JP2135626A patent/JPH0430469A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH059704A (ja) * | 1991-06-28 | 1993-01-19 | Nkk Corp | 連続ラインによる高珪素鋼帯の製造方法 |
US5671177A (en) * | 1994-07-26 | 1997-09-23 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor storage apparatus |
US5825688A (en) * | 1994-07-26 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor storage apparatus |
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