JPH0430469A

JPH0430469A - 半導体記憶装置

Info

Publication number: JPH0430469A
Application number: JP2135626A
Authority: JP
Inventors: Minoru Yamashita; 実山下; Masanobu Yoshida; 吉田　正信
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-25
Filing date: 1990-05-25
Publication date: 1992-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体記憶装置に係り、特にＦＬＡＳＨＥ　Ｅ　Ｐ　Ｒ
ＯＭ　（Ｅｌｅｃ＋ｒｉｃａｌ１７　Ｅｒａｓａｂｌｅ
　ａｎｄＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌ
ｙ　Ｍｅｍｏｒ７　）に関し、バイト単位の消去が可能
であるとともに、ＥＦＲＯＭと同程度のチップサイズを
実現することが可能なＦＬＡＳＨＥＥＰＲＯＭを提供す
ることを目的とし、複数のメモリセルトランジスタを有し、電気的に情報の
書込みおよび消去を行うことができる半導体記憶装置に
おいて、同一のワード線上に存在する前記メモリセルト
ランジスタのソースをｎ個（ｎ≧１）毎に共通接続し、
その接続点にそれぞれ外部からの対応するコントロール
信号により動作するスイッチ回路を接続し、前記スイッ
チ回路の他方端にはプログラム用電圧を印加するように
構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、特にＦＬＡＳＨＥＥ
ＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌ１７Ｅｒａｓｘｂｌ
ｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０
ｎｌｙ　Ｍｅｍｏｒｙ）に関する。

ＭＯＳ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄ
ｕｃｌｏ＋　）型の不揮発性メモリには、Ｅ　Ｐ　ＲＯ
Ｍ　（Ｅｒａｓａｂｌｅａｎｄｐｒｏｇｒａｍｍａｂｌ
ｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）ＥＥＰＲＯＭ
等がある。ＥＦＲＯＭにおいては、アバランシェ注入（
Ａｖａｌａｎｃｈｅ　Ｉｎｊｅｃｔｉｏｎ　）でデータ
を書込み、紫外線照射でデータを一括消去する。ＥＥＰ
ＲＯＭにおいては、トンネル注入（Ｔｕｎｎｅｌ　Ｉｎ
ｊｅｃｔｉｏｎ）でデータを書込み、トンネル注入でデ
ータをＢｙｔｅ消去可能である。

ＦＬＡＳＨＥＥＰＲＯＭにおいてはアバランシェ注入ま
たはトンネル注入によりデータを書込み、トンネル注入
によりデータを一括消去する。

ＦＬＡＳＨＥＥＰＲＯＭのメモリセルとしては、種々の
構造のものが提案されている。

特に、アバランシェ注入によりデータの書込みを行い、
トンネル注入によりデータの消去を行うＦＬＡＳＨＥＥ
ＰＲＯＭは、フローティングゲート型のＥＰＲＯＭにお
いてフローティングゲートの厚みを薄くしたものと同構
造である。したがって、ＥＰＲＯＭと同程度の大きさの
メモリセルが実現でき、大容量化が容易である。

〔従来の技術〕

第６図に従来のＦＬＡＳＨＥＥＰＲＯＭの構造を示す。

ＦＬＡＳＨＥＥＰＲＯＭのメモｌＪセＪｌ、を構成する
各メモリセルトランジスタＴＭのドレインＤはそれぞれ
対応するビット線に接続されている。

各ゲートＧはそれぞれ対応するワード線に接続されてい
る。各ソースＳは共通接続され、プログラム用電源ｖＰ
に接続されている。

従来のＦＬＡＳＨＥＥＰＲＯＭのデータの消去を行う場
合には、共通ソースにプログラム用電圧Ｖ　として、例
えば、１２．５　（Ｖ）の高電圧ｐを印加し、トンネル注入を行わせている。

しかしながら、ソースＳが共通のため、全メモリセルト
ランジスタＴＭ、・・・、ＴＭに記憶しているデータを
一括して消去することしかできないという問題点があっ
た。

また、従来のＥＥＦＲＯＭは、バイト（Ｂｙｔｅ）単位
のデータの消去が可能であるが、同−設計基準で比較し
た場合、ＥＦＲＯＭよりも、セル面積が大きくなり、チ
ップサイズが大きくなるため、大容量化が困難である等
の問題点があった。

上記課題を解決するため、本発明は、バイト単位のデー
タ消去が可能であるとともに、ＥＰＲＯＭと同程度のチ
ップサイズを実現することが可能なＦＬＡＳＨＥＥＰＲ
ＯＭを提供することを目的とする。

〔課題を解決するための手段〕

第１図に本発明の原理説明図を示す。

半導体記憶装置は、同一のワード線ＷＬ上に存在するメ
モリセルトランジスタＴＭ、・・・　ＴＭのソースＳを
ｎ個（ｎ≧１）毎に共通接続し、その接続点にそれぞれ
外部からの対応するコントロール信号ＣＩ””Ｃ□によ
り動作するスイッチ回路ＳＷ１〜ＳＷＸを接続し、スイ
ッチ回路ＳＷ〜ＳＷ　の他方端にはプログラム用電圧■
　を印Ｉ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　ｐｐ加するように構成す
る。

〔作用〕外部からコントロール信号０１〜ＣＸか入力されると、
対応するスイッチ回路が動作する。例えば、コントロー
ル信号ＣＩが入力されると、スイッチ回路ｓｗ、が動作
する。

したがって、プログラム用電圧Ｖ　が当該スイｐッチ回路に接続されたｎ個のメモリセルトランジスタＴ
ＭのソースＳに同時に印加される。これにより、当該ｎ
個のメモリセルトランジスタＴＭのデータは消去される
。

このように、ｎ個のメモリセルトランジスタ単位でデー
タを消去することができる。したがって、１バイト当た
りｎ個のメモリセルトランジスタＴＭで構成しておけば
、バイト単位のデータの消去を行うことが可能となる。

〔実施例〕

第２図乃至第５図を参照して本発明の詳細な説明する。

第２図に本発明の実施例を示す。

ＦＬＡＳＨＥＥＰＲＯＭのメモリセルアレイは、１ワー
ドがＸバイトで構成されており、各バイト当たりｎ個の
メモリセルトランジスタを備えて構成されている。各メ
モリセルトランジスタのドレインＤは対応するビット線
ＢＬ　　−ＢＬ、１１゜・・・、ＢＬｆｌＩ−ＢＬｘｆ
ｉに接続され、ゲートＧは対応する共通のワード線ＷＬ
ｌ−ＷＬｍに接続されている。各ソースＳは、各バイト
ごとに共通のセレクト用トランジスタのドレインに共通
接続されている。例えば、ワード線ＷＬ、の第１バイト
を構成する各メモリセルトランジスタＴＭ、−ＴＭ□の
各ソースＳは、セレクト用トランジスタＴＳ１１のドレ
インＤに共通接続されている。

各セレクト用トランジスタＴＳ１１−ＴＳｆｆｌＩｌの
ゲート端子Ｇに、セレクト信号が入力される。

各セレクト用トランジスタＴＳ１１〜ＴＳ、のソースＳ
は、共通のプログラム用電源ＶＰに接続されている。

次に、動作について説明する。

いま、消去したいデータがワード線ＷＬ、の第１バイト
に格納されているものとすると、図示しないメモリ制御
回路により、セレクト用トランジスタＴＳ１１のゲート
Ｇにセレクト信号ＳＥＩ、１を印加する。これによりセ
レクト用トランジスタＴＳｌｌはＯＮとなる。このとき
、セレクト用トランジスタのソース端子にプログラム用
電源■Ｐからプログラム用電圧Ｖ　を印加しておけば、
セレクト用ｐトランジスタＴＳ１１を介して第１バイトを構成してい
る各メモリセルトランジスタＴＭ、〜ＴＭＩｌの各ソー
スＳにプログラム用電圧Ｖ　が印加されｐることとなる。

したがって、各メモリセルトランジスタＴＭ。

〜ＴＭ　　のフローティングゲートに蓄えられていた電
荷は、ソースＳを介して、トンネル注入により放出され
る。このようにして、記憶されていたデータの消去がバ
イト単位で行われることとなる。

同様に消去したいデータを格納しているバイトに対応す
るセレクト用トランジスタにセレクト電圧を印加するこ
とにより、バイト単位でデータの消去を行うことができ
る。

第３図に、より具体的な実施例を示す。

メモリセルアレイは、Ｐ型Ｓｉ基板１と、ポリシリコン
よりなるフローティングゲートＦＧと、同じくポリシリ
コンよりなるコントロールゲートＣＧと、Ｎ型拡散層よ
りなるドレイン４と、コンタクトホール５を介してドレ
イン４に接続された金属配線６と、Ｎ型拡散層よりなる
ソース７と、コンタクトホール８を介してソース７に接
続された金属配線９と、ポリシリコンよりなるゲート１
０を備えている。なお、金属配線６および９は、ＡＩか
らなっている。

第３図の実施例の等価回路は、第４図に示すようなもの
となり、１本のワード線すなわちコントロールゲート３
当たり５個のメモリセルトランジスタＴＭ、・・・、Ｔ
Ｍを構成し、各メモリセルトランジスタのソース端子に
は、５個のセレクト用トランジスタを構成することとな
る。しかしながら、これらのセレクト用トランジスタは
、すべて同時に動作するため、１個の大きなセレクト用
トランジスタと等価となるため、第４図においては、１
個のセレクト用トランジスタＴＳとして表現している。

第５図に第３図におけるＦＬＡＳＨＥＥＰＲＯＭのＡ−Ａ断面矢視図を示す。第３図の実施
例と同一の部分には同一の符号を付して説明する。

セレクト用トランジスタＴＳのドレインＤ　と、メモリ
セルトランジスタＴＭのソースＳ　は、共Ｃ通となっており、セレクト用トランジスタＴＳのソース
７は、コンタクトホール８を介して、金属配線９に接続
されている。

次に、動作について説明する。

データ消去時には、例えば、コントロールゲート３にＯ
（Ｖ）を印加し、ソース７およびゲート１０に１２．５
　（Ｖ）を印加し、ドレイン４に０（ｖ）を印加する。

これにより、トンネル注入によりフローティングゲート
２に蓄えられている電子がメモリセルトランジスタＴＭ
のソースＳ　およびセレクト用トランジスタＴＳのドレ
インＤ　を介してソース７から放出される。したがって
、フローティングゲート２に残存している電子はほとん
ど存在しなくなり、コントロールゲート３に、読出しの
ための５（ｖ）程度の電圧を印加すると、メモリセルト
ランジスタＴＭは導通状態となる。すなわち、“１”の
データを読みだすこととなる。

データ書込時には、例えば、ソース７に０　（Ｖ）を印
加し、コントロールゲート３およびゲート１０に１２．
５　（Ｖ）を印加し、ドレイン４に７（■）程度を印加
する。

これにより、アバランシェ圧入によりフローティングゲ
ート２に電子が蓄えられる。したがって、コントロール
ゲート３に、読出しのための５（ｖ）程度の電圧を印加
しても、フローティングゲートの電圧はマイナスとなり
、メモリセルトランジスタＴＭは非導通状態となる。す
なわち、“０”のデータを読みだすこととなる。

以上のようにして、各メモリセルトランジスタＴＭ、す
なわち、各メモリセルのデータの消去、書込み、読出し
が可能となる。

以上の実施例においては、バイト単位で消去を行うよう
に構成していたが、同時に消去したいメモリセルトラン
ジスタを同一のセレクト用トランジスタに接続すれば、
任意の単位で消去を行うように構成することが可能であ
る。

また、全セレクト用トランジスタをＯＮにすれば、従来
のようにデータの一括消去を行うことも可能である。

〔発明の効果〕

本発明によれば、バイト単位等あらかじめ定めた任意の
単位で消去を行うことが可能なＦＬＡＳＨＥＥＰＲＯＭ
を構成することができる。

また、従来のＥＥＰＲＯＭと比較して、少ない面積で同
一の集積度を達成することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の詳細な説明図、第３図は本発明の実施例の詳細説明図、第４図は第３図
の実施例の等価回路、第５図は第３図の実施例のＡ−Ａ断面矢視図、第６図は
従来のＦＬＡＳＨＥＥＰＲＯＭの説明図である。１・・・Ｐ型Ｓ１基板２・・・フローティングゲート３・・・コントロールゲート４・・・ドレイン５・・・スルーホール６・・・金属配線７・・・ソース８・・・スルーホール９・・・金属配線１０・・・ゲートＢ　Ｌ　１１〜ＢＬＸＩｌ・・・ビット線ｃ、　　ｃ　
　・・・コントロール信号ＴＭ、ＴＭ、−ＴＭ、・・・
メモリセルトランジスタＴｓ、’ｒｓ１．〜ＴＳＩｎ、・・・セレクト用トラン
ジスタ５ＥＬ１．〜ＳＥＬｍＸ・・・セレクト信号ｓｗ、ｓｗ
　　・・・スイッチ回路１　　　　！ｖＰ・・・プログラム用電源 ■　・・・プログラム用電圧ｐＷＬ、ＷＬ　　−ＷＬ　　・・・ワード線ラ阿３園の大
雄分）のＡコ４速１でＤり５すＬ艮り第５図ビット線

Claims

【特許請求の範囲】１、複数のメモリセルトランジスタ（ＴＭ、・・・、Ｔ
Ｍ）を有し、電気的に情報の書込みおよび消去を行うこ
とができる半導体記憶装置において、同一のワード線（
ＷＬ）上に存在する前記メモリセルトランジスタ（ＴＭ）のソース（Ｓ）をｎ個
（ｎ≧１）毎に共通接続し、その接続点にそれぞれ外部
からの対応するコントロール信号（Ｃ＿ｌ、Ｃ＿Ｉ）に
より動作するスイッチ回路（ＳＷ＿ｌ、ＳＷ＿Ｉ）を接
続し、前記スイッチ回路の（ＳＷ＿ｌ、ＳＷ＿Ｉ）他方
端にはプログラム用電圧（Ｖ＿ｐ＿ｐ）を印加するよう
に構成したことを特徴とする半導体記憶装置。２、請求項１記載の半導体記憶装置において、前記スイ
ッチ回路は、トランスミッショントランジスタを有し、
前記共通接続点に前記トランスミッショントランジスタ
のドレインを接続し、前記コントロール信号を前記トラ
ンスミッショントランジスタのゲートに入力し、前記ト
ランスミッショントランジスタのソースにプログラム用
電圧を印加するように構成したことを特徴とする半導体
記憶装置。