JPH0466080B2 - - Google Patents
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- JPH0466080B2 JPH0466080B2 JP60260493A JP26049385A JPH0466080B2 JP H0466080 B2 JPH0466080 B2 JP H0466080B2 JP 60260493 A JP60260493 A JP 60260493A JP 26049385 A JP26049385 A JP 26049385A JP H0466080 B2 JPH0466080 B2 JP H0466080B2
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- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 claims description 6
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- 101100126625 Caenorhabditis elegans itr-1 gene Proteins 0.000 claims description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【発明の詳細な説明】
〔概要〕
複数のワード線及びビツト線、それらに接続さ
れた複数のメモリセルと、 前記複数のビツト線を全選択する手段と、 奇数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第１
デコーダ群DEC１，DEC３と、 該第１デコーダ群の電源電圧を制御する第１ス
イツチ回路Ｓ１と、 偶数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第２
デコーダ群DEC２，DEC４と、 該第２デコーダ群の電源電圧を制御する第２ス
イツチ回路Ｓ２とを具備し、 制御信号に応答して前記第１，２スイツチ回路
が選択的に制御され、前記複数のワード線の全選
択及び一本おきの選択が行われるように構成され
ていることを特徴とする半導体記憶装置におい
て、メモリの試験時にチエツカーパターンを書く
時間を短縮できる。
れた複数のメモリセルと、 前記複数のビツト線を全選択する手段と、 奇数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第１
デコーダ群DEC１，DEC３と、 該第１デコーダ群の電源電圧を制御する第１ス
イツチ回路Ｓ１と、 偶数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第２
デコーダ群DEC２，DEC４と、 該第２デコーダ群の電源電圧を制御する第２ス
イツチ回路Ｓ２とを具備し、 制御信号に応答して前記第１，２スイツチ回路
が選択的に制御され、前記複数のワード線の全選
択及び一本おきの選択が行われるように構成され
ていることを特徴とする半導体記憶装置におい
て、メモリの試験時にチエツカーパターンを書く
時間を短縮できる。
〔産業上の利用分野〕
本発明は半導体記憶装置の構成に係り、特に
E2PROM（電気的書込み消去可能なメモリ）等の
半導体記憶装置の試験時間の短縮を図るための構
成に関する。
E2PROM（電気的書込み消去可能なメモリ）等の
半導体記憶装置の試験時間の短縮を図るための構
成に関する。
従来、半導体記憶装置の試験時には特定のパタ
ーンを書込み（例えば、チエツカパターン：
Checker Board）、これを読出して試験を行なつ
ていた。
ーンを書込み（例えば、チエツカパターン：
Checker Board）、これを読出して試験を行なつ
ていた。
ところが、E2PROMでは、１バイトの書換え
に10msec程度の長時間を必要とするため、通常
のように書込んだのでは非常に長い時間を必要と
する。第４図にE2PROMのメモリセルの要部断
面図を示している。第４図において、Ｓ，Ｄはメ
モリセルのソース、ドレイン、CGはメモリセル
のコントロールゲート、FGはフローテイングゲ
ートである。E2PROMにおいては、フローテイ
ングゲートに電子が入り、Ｓ，Ｄ間がカツトオフ
になるのがイレイズ（erase）で“１”が書込ま
れ、FGから電子が抜けるのがライト（write）で
“０”が書込まれる。すなわち、イレイズの場合
は、コントロールゲートCGの電位を高電位Vpp
に上げ、ドレインＤを0Vに落す。コントロール
ゲートCGがVppに上がると、カツプリング容量
でフローテイングゲートの電位が上昇し、電子が
ドレインＤからトンネルしてフローテイングゲー
トFGに入り“１”が書込まれる。一方、ライト
の時はこの逆にコントロールゲートCGを0Vにし
てドレインＤをVppにする。それにより、フロー
テイングゲートの電子は高電位のドレイン側にト
ンネルして、＋にチヤージアツプして“０”が書
込まれることになる。
に10msec程度の長時間を必要とするため、通常
のように書込んだのでは非常に長い時間を必要と
する。第４図にE2PROMのメモリセルの要部断
面図を示している。第４図において、Ｓ，Ｄはメ
モリセルのソース、ドレイン、CGはメモリセル
のコントロールゲート、FGはフローテイングゲ
ートである。E2PROMにおいては、フローテイ
ングゲートに電子が入り、Ｓ，Ｄ間がカツトオフ
になるのがイレイズ（erase）で“１”が書込ま
れ、FGから電子が抜けるのがライト（write）で
“０”が書込まれる。すなわち、イレイズの場合
は、コントロールゲートCGの電位を高電位Vpp
に上げ、ドレインＤを0Vに落す。コントロール
ゲートCGがVppに上がると、カツプリング容量
でフローテイングゲートの電位が上昇し、電子が
ドレインＤからトンネルしてフローテイングゲー
トFGに入り“１”が書込まれる。一方、ライト
の時はこの逆にコントロールゲートCGを0Vにし
てドレインＤをVppにする。それにより、フロー
テイングゲートの電子は高電位のドレイン側にト
ンネルして、＋にチヤージアツプして“０”が書
込まれることになる。
従来の半導体記憶装置では、試験時に、以上の
操作を繰返してメモリに“１”“０”を書込んで
チエツカーパターンを作らなければならず、特に
書込みに比較的長時間を要するE2PROM等の半
導体記憶装置では時間がかかり過ぎる欠点があつ
た。
操作を繰返してメモリに“１”“０”を書込んで
チエツカーパターンを作らなければならず、特に
書込みに比較的長時間を要するE2PROM等の半
導体記憶装置では時間がかかり過ぎる欠点があつ
た。
本発明においては、全ワード線を選択する手段
と、全ビツト線を選択する手段と、ワード線を一
本おきにすべて選択する手段とを備える半導体記
憶装置を提供し、上記問題点を解決するものであ
る。
と、全ビツト線を選択する手段と、ワード線を一
本おきにすべて選択する手段とを備える半導体記
憶装置を提供し、上記問題点を解決するものであ
る。
本発明の構成は、以下に示す通りである。即
ち、複数のワード線及びビツト線、それらに接続
された複数のメモリセルと、 前記複数のビツト線を全選択する手段と、 奇数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第１
デコーダ群DEC１，DEC３と、 該第１デコーダ群の電源電圧を制御する第１ス
イツチ回路Ｓ１と、 偶数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第２
デコーダ群DEC２，DEC４と、 該第２デコーダ群の電源電圧を制御する第２ス
イツチ回路Ｓ２とを具備し、 制御信号に応答して前記第１，２スイツチ回路
が選択的に制御され、前記複数のワード線の全選
択及び一本おきの選択が行われるように構成され
ていることを特徴とする半導体記憶装置としての
構成を有するものである。
ち、複数のワード線及びビツト線、それらに接続
された複数のメモリセルと、 前記複数のビツト線を全選択する手段と、 奇数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第１
デコーダ群DEC１，DEC３と、 該第１デコーダ群の電源電圧を制御する第１ス
イツチ回路Ｓ１と、 偶数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第２
デコーダ群DEC２，DEC４と、 該第２デコーダ群の電源電圧を制御する第２ス
イツチ回路Ｓ２とを具備し、 制御信号に応答して前記第１，２スイツチ回路
が選択的に制御され、前記複数のワード線の全選
択及び一本おきの選択が行われるように構成され
ていることを特徴とする半導体記憶装置としての
構成を有するものである。
上記構成によれば、第１図Ａ〜Ｂの約４バイト
分の時間の操作によりチエツカーパターンを作成
できる。第１図において、黒丸はイレイズ（“１”
が書込まれた状態）、白丸はライト（“０”が書込
まれた状態）を示す。
分の時間の操作によりチエツカーパターンを作成
できる。第１図において、黒丸はイレイズ（“１”
が書込まれた状態）、白丸はライト（“０”が書込
まれた状態）を示す。
以下にその操作を説明する。
(A) 全ワード線WL１，WL２，……を選択状態
にし、全ビツト線BL１，BL２，……を“１”
にする。全てのセルにデータ“１”が書込ま
れ、全ビツトイレイズがおこなわれる。
にし、全ビツト線BL１，BL２，……を“１”
にする。全てのセルにデータ“１”が書込ま
れ、全ビツトイレイズがおこなわれる。
(B) 全ワード線WL１，WL２，……を選択状態
にし、ビツト線BL１，BL２，……を交互に
“０”，“１”，“０”，“１”，……にして、ビツト
線１本おきに書込み“０”を行う。
にし、ビツト線BL１，BL２，……を交互に
“０”，“１”，“０”，“１”，……にして、ビツト
線１本おきに書込み“０”を行う。
(C) ワード線一本おきに選択し、ビツト線を全て
“１”にしてワード線一本おきにイレイズする。
“１”にしてワード線一本おきにイレイズする。
(D) ワード線一本おきに選択して(B)とビツト線の
データを逆にしてBL１，BL２，……を交互に
“１”，“０”，“１”，“０”，……にして、ビツト
線１本おきに書込み“０”を行う。
データを逆にしてBL１，BL２，……を交互に
“１”，“０”，“１”，“０”，……にして、ビツト
線１本おきに書込み“０”を行う。
以上の４操作により、チエツカーパターンが(D)
のように書込まれる。各操作は約１バイトの書込
み時間で済むので、本発明によれば約４バイト分
の書込み時間でチエツカーパターンを作成するこ
とができる。
のように書込まれる。各操作は約１バイトの書込
み時間で済むので、本発明によれば約４バイト分
の書込み時間でチエツカーパターンを作成するこ
とができる。
第２図に本発明の実施例の回路要部を示し、第
３図にそのセル領域の部分図を示している。
３図にそのセル領域の部分図を示している。
先ず、セル領域、及び基本的書込み動作につい
て、第３図を用いて説明する。
て、第３図を用いて説明する。
第３図において、Ｘ方向のワード線WL１，
WL２，……とＹ方向のビツト線BLとの各交差
点には、１バイト（８ビツト）分のメモリセル１
が配置されていて、個々のメモリセル２は前記第
４図のフローテイングゲートFGとコントロール
デートCGを備える１個のメモリトランジスタと
１個のMOSFETからなる２素子／ビツト構成で
８個並んでいる。各１バイト分のメモリセル８個
を制御するためにコントロールゲートの電圧制御
用のトランジスタ４を設け、そのゲートをやはり
ワード線WL１，WL２，……に接続している。
一方、ビツト線BLにはＹゲートのトランジスタ
３が設けられそれぞれ制御信号Ｙ１，Ｙ２，……
で制御される。５はセル・リフアレンス回路であ
りライトの時0V、イレイズの時21V、リードの
時2Vを発生し、各Ｙゲートを介してコントロー
ルゲート制御用トランジスタ４に供給される。
Di1，Di2，……はデータ入力であり、各バイトの
メモリセルにそれぞれのＹゲートを介して接続す
る。
WL２，……とＹ方向のビツト線BLとの各交差
点には、１バイト（８ビツト）分のメモリセル１
が配置されていて、個々のメモリセル２は前記第
４図のフローテイングゲートFGとコントロール
デートCGを備える１個のメモリトランジスタと
１個のMOSFETからなる２素子／ビツト構成で
８個並んでいる。各１バイト分のメモリセル８個
を制御するためにコントロールゲートの電圧制御
用のトランジスタ４を設け、そのゲートをやはり
ワード線WL１，WL２，……に接続している。
一方、ビツト線BLにはＹゲートのトランジスタ
３が設けられそれぞれ制御信号Ｙ１，Ｙ２，……
で制御される。５はセル・リフアレンス回路であ
りライトの時0V、イレイズの時21V、リードの
時2Vを発生し、各Ｙゲートを介してコントロー
ルゲート制御用トランジスタ４に供給される。
Di1，Di2，……はデータ入力であり、各バイトの
メモリセルにそれぞれのＹゲートを介して接続す
る。
この構成で或１バイトを選ぶ時には、Ｙゲート
の一つと或ワード線を選択する事によりその交点
のバイトが選ばれる。以下にイレイズ、ライトの
基本操作を示す。
の一つと或ワード線を選択する事によりその交点
のバイトが選ばれる。以下にイレイズ、ライトの
基本操作を示す。
イレイズ
特定のバイト、例えばＹ１とWL１との交点の
バイトを選択し、セル・リフアレンス回路をVpp
（21V）に上昇し、そのバイトのビツト線BLを
0Vに落す。それにより、前述の第４図で説明し
たイレイズ条件のコントロールゲートCG＝Vpp、
ドレイン電圧＝0Vの条件となり、イレイズが行
なわれ、各メモリセルに“１”が書かれる。
バイトを選択し、セル・リフアレンス回路をVpp
（21V）に上昇し、そのバイトのビツト線BLを
0Vに落す。それにより、前述の第４図で説明し
たイレイズ条件のコントロールゲートCG＝Vpp、
ドレイン電圧＝0Vの条件となり、イレイズが行
なわれ、各メモリセルに“１”が書かれる。
ライト
特定のバイト、Ｙ１とWL１との交点のバイト
を選択し、セル・リフアレンス回路を0Vに落し、
そのバイトのビツト線BLをVppに上げる。それ
により、前述の第４図で説明したライト条件のコ
ントロールゲートCG＝0V、ドレイン電圧＝Vpp
の条件となり、ライトが行なわれ、各メモリセル
に“０”が書かれる。
を選択し、セル・リフアレンス回路を0Vに落し、
そのバイトのビツト線BLをVppに上げる。それ
により、前述の第４図で説明したライト条件のコ
ントロールゲートCG＝0V、ドレイン電圧＝Vpp
の条件となり、ライトが行なわれ、各メモリセル
に“０”が書かれる。
次に本発明の実施例の第２図の回路を詳細に説
明する。第２図において、Ｔ１，Ｔ２は外部端
子、HB１，HB２は高電圧検出回路、Ｑ１，Ｑ
２、およびＱ３，Ｑ４はワード側のデコーダ回路
DEC１，DEC２，……の電源のスイツチ回路を
構成するインバータ回路、DR１，DR２，……
はドライバ回路、TGはトランスフアゲート、
WL1，WL2，……はセル領域に設けられたワー
ド線、CPはチヤージポンプ、VppＬは内部Vpp
線、Vppは高電圧Vpp発生回路である。Ｑ１，Ｑ
２、及びＱ３，Ｑ４のワード側のデコーダ回路
DEC１，DEC２，……の電源のスイツチ回路Ｓ
１，Ｓ２はそれぞれｐ−chMOSトランジスタと
ｎ−chMOSトランジスタで構成されており、Ｑ
１，Ｑ２のスイツチ回路Ｓ１と、Ｑ３，Ｑ４のス
イツチ回路Ｓ２の出力は一つおきのデコーダ回路
に交互に接続される。例えば、第２図においては
奇数番のデコーダ回路にＱ１，Ｑ２の電源スイツ
チ回路Ｓ１が接続し、偶数番のデコーダ回路にＱ
３，Ｑ４の電源スイツチ回路Ｓ２が接続してい
る。
明する。第２図において、Ｔ１，Ｔ２は外部端
子、HB１，HB２は高電圧検出回路、Ｑ１，Ｑ
２、およびＱ３，Ｑ４はワード側のデコーダ回路
DEC１，DEC２，……の電源のスイツチ回路を
構成するインバータ回路、DR１，DR２，……
はドライバ回路、TGはトランスフアゲート、
WL1，WL2，……はセル領域に設けられたワー
ド線、CPはチヤージポンプ、VppＬは内部Vpp
線、Vppは高電圧Vpp発生回路である。Ｑ１，Ｑ
２、及びＱ３，Ｑ４のワード側のデコーダ回路
DEC１，DEC２，……の電源のスイツチ回路Ｓ
１，Ｓ２はそれぞれｐ−chMOSトランジスタと
ｎ−chMOSトランジスタで構成されており、Ｑ
１，Ｑ２のスイツチ回路Ｓ１と、Ｑ３，Ｑ４のス
イツチ回路Ｓ２の出力は一つおきのデコーダ回路
に交互に接続される。例えば、第２図においては
奇数番のデコーダ回路にＱ１，Ｑ２の電源スイツ
チ回路Ｓ１が接続し、偶数番のデコーダ回路にＱ
３，Ｑ４の電源スイツチ回路Ｓ２が接続してい
る。
通常のメモリ動作においては、外部端子Ｔ１，
Ｔ２に通常電圧（０〜5V）の信号が印加される。
従つて、高電圧検出回路HB１，HB２は動作せ
ず、デコーダの電源スイツチ回路Ｓ１，Ｓ２の入
力は共に“Ｌ”であり、その出力は“Ｈ”であつ
て高位の電源電圧が全デコーダ回路に印加され、
デコーダのアドレス入力に応じて通常のメモリ動
作が行なわれる。
Ｔ２に通常電圧（０〜5V）の信号が印加される。
従つて、高電圧検出回路HB１，HB２は動作せ
ず、デコーダの電源スイツチ回路Ｓ１，Ｓ２の入
力は共に“Ｌ”であり、その出力は“Ｈ”であつ
て高位の電源電圧が全デコーダ回路に印加され、
デコーダのアドレス入力に応じて通常のメモリ動
作が行なわれる。
一方、メモリの試験時に、全ワード線選択を行
なう時には、外部端子Ｔ１を通常以上の高電圧に
上げ、Ｔ２を通常範囲の電圧にしておく。電源ス
イツチ回路Ｓ１，Ｓ２の入力はともに“Ｈ”とな
り、その出力は“Ｌ”となり、全デコーダ回路の
電源が“Ｌ”となり、その出力は“Ｌ”であり、
全ドライバ回路の入力が“Ｌ”で、その出力及び
ワード線電位は“Ｈ”となり、全ワード線が選択
される。
なう時には、外部端子Ｔ１を通常以上の高電圧に
上げ、Ｔ２を通常範囲の電圧にしておく。電源ス
イツチ回路Ｓ１，Ｓ２の入力はともに“Ｈ”とな
り、その出力は“Ｌ”となり、全デコーダ回路の
電源が“Ｌ”となり、その出力は“Ｌ”であり、
全ドライバ回路の入力が“Ｌ”で、その出力及び
ワード線電位は“Ｈ”となり、全ワード線が選択
される。
一本おきのワード線を選択するモードは外部端
子Ｔ１，Ｔ２をともに通常以上の高電圧に上げ
る。それにより、電源スイツチ回路Ｓ１が“Ｌ”
となり、Ｓ２が“Ｈ”となるから、Ｓ１に接続す
る奇数番のデコーダが選択となり、奇数番のワー
ド線が全て選択される。このとき、Ｓ２に接続す
る偶数番のデコーダには通常の電源電圧が印加さ
れるから、これに接続するデコーダは通常のよう
にアドレスに応じて選択される状態にある。そこ
でこの実施例では、一本おきの選択モードでは全
アドレス（または偶数番のワードアドレス）を
“Ｌ”としておくことにより、奇数番のワード線
を選択、偶数番のワード線を非選択にする。
子Ｔ１，Ｔ２をともに通常以上の高電圧に上げ
る。それにより、電源スイツチ回路Ｓ１が“Ｌ”
となり、Ｓ２が“Ｈ”となるから、Ｓ１に接続す
る奇数番のデコーダが選択となり、奇数番のワー
ド線が全て選択される。このとき、Ｓ２に接続す
る偶数番のデコーダには通常の電源電圧が印加さ
れるから、これに接続するデコーダは通常のよう
にアドレスに応じて選択される状態にある。そこ
でこの実施例では、一本おきの選択モードでは全
アドレス（または偶数番のワードアドレス）を
“Ｌ”としておくことにより、奇数番のワード線
を選択、偶数番のワード線を非選択にする。
次に、先に第１図に関して示した、チエツカー
パターンの作成を第２図に対応して説明する。
パターンの作成を第２図に対応して説明する。
(A) 外部端子Ｔ１を5V以上の高電圧にして全ワ
ード線WL１，WL２，……を選択状態にし、
全ビツト線BL１，BL２，……を“１”にす
る。全てのセルにデータ“１”が書込まれ、全
ビツトイレイズがおこなわれる。
ード線WL１，WL２，……を選択状態にし、
全ビツト線BL１，BL２，……を“１”にす
る。全てのセルにデータ“１”が書込まれ、全
ビツトイレイズがおこなわれる。
(B) 外部端子Ｔ１を5V以上の高電圧にして全ワ
ード線WL１，WL２，……を選択状態にし、
全ワード線WL１，WL２，……を選択状態に
し、ビツト線BL１，BL２，……を交互に
“０”，“１”，“０”，“１”，……にして、ビツト
線１本おきに書込み“０”を行う。
ード線WL１，WL２，……を選択状態にし、
全ワード線WL１，WL２，……を選択状態に
し、ビツト線BL１，BL２，……を交互に
“０”，“１”，“０”，“１”，……にして、ビツト
線１本おきに書込み“０”を行う。
(C) 外部端子Ｔ１，Ｔ２を5V以上の高電圧とし、
奇数番のワード線をすべて選択、偶数番のワー
ド線を非選択とワード線一本おきに選択し、ビ
ツト線を全て“１”にしてワード線一本おきの
セルをイレイズする。
奇数番のワード線をすべて選択、偶数番のワー
ド線を非選択とワード線一本おきに選択し、ビ
ツト線を全て“１”にしてワード線一本おきの
セルをイレイズする。
(D) 外部端子Ｔ１，Ｔ２を5V以上の高電圧とし、
奇数番のワード線を選択、偶数番のワード線を
非選択とワード線一本おきに選択した状態で、
(B)とビツト線のデータを逆にしてBL１，BL
２，……を交互に“１”，“０”，“１”，“０”，
……にし、ビツト線１本おきに書込み“０”を
行う。
奇数番のワード線を選択、偶数番のワード線を
非選択とワード線一本おきに選択した状態で、
(B)とビツト線のデータを逆にしてBL１，BL
２，……を交互に“１”，“０”，“１”，“０”，
……にし、ビツト線１本おきに書込み“０”を
行う。
以上により、第１図と同様にチエツカーパター
ンが作成できる。
ンが作成できる。
なお、第２図の回路で、トランスフアーゲート
TG、チヤージポンプCP、高電圧発生回路Vppは
普通のE2PROMと同様であり、内部の高電圧発
生回路で発生した書込み用の高電圧Vppを内部
Vpp線を介してチヤージポンプCPに接続し、選択
されたワード線のチヤージポンプCPは該選択さ
れたワード線に書込み用の高電圧を印加する。ト
ランスフアーゲートTGは、その際、デコーダ側
に電流が漏れるのを防ぐため遮断するものであ
る。
TG、チヤージポンプCP、高電圧発生回路Vppは
普通のE2PROMと同様であり、内部の高電圧発
生回路で発生した書込み用の高電圧Vppを内部
Vpp線を介してチヤージポンプCPに接続し、選択
されたワード線のチヤージポンプCPは該選択さ
れたワード線に書込み用の高電圧を印加する。ト
ランスフアーゲートTGは、その際、デコーダ側
に電流が漏れるのを防ぐため遮断するものであ
る。
以上のように、本発明によれば、全ワード線を
選択する手段と、全ビツト線を選択する手段と、
ワード線を一本おきにすべて選択する手段を設け
ることにより、第１図に関して説明したように、
約４バイト分の書込み時間でチエツカーパターン
を作成することができ、特に書込みに長時間を要
するE2PROM等の半導体記憶装置の試験時間を
大幅に短縮することが可能になる。
選択する手段と、全ビツト線を選択する手段と、
ワード線を一本おきにすべて選択する手段を設け
ることにより、第１図に関して説明したように、
約４バイト分の書込み時間でチエツカーパターン
を作成することができ、特に書込みに長時間を要
するE2PROM等の半導体記憶装置の試験時間を
大幅に短縮することが可能になる。
第１図Ａ〜Ｄは本発明の半導体記憶装置による
チエツカーパターンの作成を示す図、第２図は本
発明の実施例の回路図、第３図は第２図のセル領
域の部分図、第４図はE2PROMの説明図である。 Ｔ１，Ｔ２……外部端子、HB１，HB２……
高電圧検出回路、Ｓ１，Ｓ２……デコーダの電源
スイツチ回路、DEC１，DEC２，……デコーダ
回路、DR１，DR２，……ドライバ回路、TG…
…トランスフアーゲート、CP……チヤージポン
プ。
チエツカーパターンの作成を示す図、第２図は本
発明の実施例の回路図、第３図は第２図のセル領
域の部分図、第４図はE2PROMの説明図である。 Ｔ１，Ｔ２……外部端子、HB１，HB２……
高電圧検出回路、Ｓ１，Ｓ２……デコーダの電源
スイツチ回路、DEC１，DEC２，……デコーダ
回路、DR１，DR２，……ドライバ回路、TG…
…トランスフアーゲート、CP……チヤージポン
プ。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線及びビツト線、それらに接続
された複数のメモリセルと、 前記複数のビツト線を全選択する手段と、 奇数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第１
デコーダ群DEC１，DEC３と、 該第１デコーダ群の電源電圧を制御する第１ス
イツチ回路Ｓ１と、 偶数番のワード線に各々接続され、電源電圧が
通常値のときはアドレスに応答して動作し、電源
電圧が通常値よりも下がると選択状態となる第２
デコーダ群DEC２，DEC４と、 該第２デコーダ群の電源電圧を制御する第２ス
イツチ回路Ｓ２とを具備し、 制御信号に応答して前記第１，２スイツチ回路
が選択的に制御され、前記複数のワード線の全選
択及び一本おきの選択が行われるように構成され
ていることを特長とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260493A JPS62120700A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
| KR1019860008992A KR910004788B1 (ko) | 1985-11-20 | 1986-10-27 | 반도체 프로그램어블 메모리장치 |
| DE8686115639T DE3686933T2 (de) | 1985-11-20 | 1986-11-11 | Programmierbares halbleiterspeichergeraet. |
| EP86115639A EP0223188B1 (en) | 1985-11-20 | 1986-11-11 | Semiconductor programmable memory device |
| US06/930,399 US4744058A (en) | 1985-11-20 | 1986-11-14 | Semiconductor programmable memory device and method of writing a predetermined pattern to same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260493A JPS62120700A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120700A JPS62120700A (ja) | 1987-06-01 |
| JPH0466080B2 true JPH0466080B2 (ja) | 1992-10-22 |
Family
ID=17348728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260493A Granted JPS62120700A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4744058A (ja) |
| EP (1) | EP0223188B1 (ja) |
| JP (1) | JPS62120700A (ja) |
| KR (1) | KR910004788B1 (ja) |
| DE (1) | DE3686933T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
| JP2582587B2 (ja) * | 1987-09-18 | 1997-02-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH03137900A (ja) * | 1989-07-27 | 1991-06-12 | Nec Corp | 不揮発性半導体メモリ |
| JPH0778994B2 (ja) * | 1989-10-11 | 1995-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2601931B2 (ja) * | 1990-04-06 | 1997-04-23 | 株式会社東芝 | 半導体不揮発性メモリ装置 |
| KR940004407B1 (ko) * | 1990-09-29 | 1994-05-25 | 현대전자산업 주식회사 | 프로그래머블 로직소자의 비트선 시험회로 |
| JP2647546B2 (ja) * | 1990-10-11 | 1997-08-27 | シャープ株式会社 | 半導体記憶装置のテスト方法 |
| DE59105797D1 (de) * | 1991-03-28 | 1995-07-27 | Siemens Ag | Verfahren zum Testen eines Datenspeichers und zugehörigen Schutzspeichers und Anordnung zur Durchführung des Verfahrens. |
| JP2978329B2 (ja) * | 1992-04-21 | 1999-11-15 | 三菱電機株式会社 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
| JP3199862B2 (ja) * | 1992-08-12 | 2001-08-20 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| US5574693A (en) * | 1993-08-10 | 1996-11-12 | Texas Instruments Incorporated | Semiconductor memory device |
| FR2718559B1 (fr) * | 1994-04-08 | 1996-06-07 | Sgs Thomson Microelectronics | Mémoire non volatile modifiable électriquement incorporant des fonctions de test. |
| EP0777236B1 (en) * | 1995-11-29 | 2002-03-20 | Texas Instruments Incorporated | Method and circuit for testing semiconductor memory units |
| JPH10275500A (ja) * | 1997-04-01 | 1998-10-13 | Nec Corp | 半導体メモリのテスト方法及びテスト回路 |
| JP4570194B2 (ja) * | 2000-02-22 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリ |
| JP5609411B2 (ja) * | 2010-08-11 | 2014-10-22 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体装置及び半導体メモリの制御方法 |
| EP3021326B1 (en) * | 2014-11-17 | 2020-01-01 | EM Microelectronic-Marin SA | Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines. |
| JP2016139447A (ja) | 2015-01-29 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 半導体記憶装置およびデータ書き込み方法 |
| DE102016123689B4 (de) | 2016-12-07 | 2022-02-24 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Betreiben einer Speicherschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979500A (ja) * | 1982-09-22 | 1984-05-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | プログラマブルメモリマトリクス |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625295A (en) * | 1979-08-06 | 1981-03-11 | Nec Corp | Semiconductor device |
| DE3381955D1 (de) * | 1982-07-26 | 1990-11-29 | Toshiba Kawasaki Kk | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
-
1985
- 1985-11-20 JP JP60260493A patent/JPS62120700A/ja active Granted
-
1986
- 1986-10-27 KR KR1019860008992A patent/KR910004788B1/ko not_active IP Right Cessation
- 1986-11-11 EP EP86115639A patent/EP0223188B1/en not_active Expired - Lifetime
- 1986-11-11 DE DE8686115639T patent/DE3686933T2/de not_active Expired - Fee Related
- 1986-11-14 US US06/930,399 patent/US4744058A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979500A (ja) * | 1982-09-22 | 1984-05-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | プログラマブルメモリマトリクス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3686933D1 (de) | 1992-11-12 |
| KR870005473A (ko) | 1987-06-09 |
| DE3686933T2 (de) | 1993-04-29 |
| JPS62120700A (ja) | 1987-06-01 |
| EP0223188B1 (en) | 1992-10-07 |
| EP0223188A2 (en) | 1987-05-27 |
| EP0223188A3 (en) | 1988-11-09 |
| US4744058A (en) | 1988-05-10 |
| KR910004788B1 (ko) | 1991-07-13 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |