JP2647546B2 - 半導体記憶装置のテスト方法 - Google Patents

半導体記憶装置のテスト方法

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JP2647546B2 JP2274803A JP27480390A JP2647546B2 JP 2647546 B2 JP2647546 B2 JP 2647546B2 JP 2274803 A JP2274803 A JP 2274803A JP 27480390 A JP27480390 A JP 27480390A JP 2647546 B2 JP2647546 B2 JP 2647546B2
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Description

【発明の詳細な説明】 【産業上の利用分野】
この発明は、半導体記憶装置に関し、より詳しくはそ
のテスト方法に関する。
【従来の技術】
一般に半導体記憶装置の良品・不良品の判定のテスト
方法は、入力であるアドレス信号に対し所望のデータ出
力が得られるか否かにより判定される場合が殆どであ
る。現在、微細加工技術の進歩によりメモリセル面積が
一層縮小され、メモリセルアレイ内において製造起因で
隣接ワード線間およびビット線間のショートによる不良
となる場合が増大する傾向にある。このような不良を検
証する場合においても、従来の半導体記憶装置では、１
アドレス毎に順次読み出しを行い判定していた。
【発明が解決しようとする課題】
しかしながら、この検証方法ではテストに時間がかか
るという欠点があり、最近のメモリ容量の大容量化に伴
って、テスト時間が益々増大するという問題がある。 そこで、この発明の目的は、隣接ワード線間や隣接ビ
ット線間のショートによる不良の判定を短時間で行うこ
とができる半導体記憶装置のテスト方法を提供すること
にある。
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、複数のメモ
リセルと、上記メモリセルを選択するための複数のワー
ド線と、選択されたメモリセルのデータを出力するため
の複数のビット線とを有するメモリセルアレイと、上記
複数のワード線をそれぞれ個別に駆動して上記メモリセ
ルを選択するワード線駆動回路とを備えた半導体記憶装
置のテスト方法であって、テスト用信号が入力されたと
きに第１のレベルの信号を出力する一方、テスト用信号
が入力されないときに上記の第１のレベルと異なる第２
のレベルの信号を出力するワード線テスト用スイッチ回
路を設け、このワード線テスト用スイッチ回路の出力回
路を上記ワード線駆動回路に接続すると共に、上記ワー
ド線のうちの奇数番目のワード線かあるいは偶数番目の
ワード線のいずれか一方のワード線については、そのワ
ード線を駆動する場合は、そのワード線に第１のレベル
の信号を出力する一方、そのワード線を駆動しない場合
はそのワード線に第２のレベルの信号を出力し、いずれ
か他方のワード線については、そのワード線を駆動する
場合はそのワード線に第１のレベルの信号を出力する一
方、そのワード線を駆動しない場合はそのワード線に上
記ワード線テスト用スイッチ回路の出力信号を出力する
ように、上記ワード線駆動回路を構成し、テストモード
時には、上記ワード線テスト用スイッチ回路に上記テス
ト信号を入力して第１のレベルの信号を出力させると共
に、上記ワード線駆動回路を制御して、上記いずれか一
方のワード線すべてに第２のレベルの信号を出力させる
と同時に、上記いずれか他方のワード線すべてに上記ワ
ード線テスト用スイッチ回路からの第１のレベルの信号
を出力させ、上記ワード線テスト用スイッチ回路の出力
回路に流れる電流の有無を検出することにより隣接する
ワード線間のショート不良の判定を一括して行うことを
特徴としている。 また、第２の発明は、複数のメモリセルと、上記メモ
リセルを選択するための複数のワード線と、選択された
メモリセルのデータを出力するための複数のビット線と
を有するメモリセルアレイと、上記複数のワード線をそ
れぞれ個別に駆動して上記メモリセルを選択するワード
線駆動回路とを備えた半導体記憶装置のテスト方法であ
って、テスト用信号をうけて、上記複数のビット線のう
ちの奇数番目のビット線と偶数番目のビット線にそれぞ
れ異なるレベルの信号を同時に出力するビット線テスト
用スイッチ回路を上記複数のビット線に接続し、テスト
モード時には、上記ビット線テスト用スイッチ回路に上
記テスト用信号を入力して、このビット線テスト用スイ
ッチ回路に上記奇数番目のビット線と上記偶数番目のビ
ット線に対してそれぞれ異なるレベルの信号を同時に出
力させ、上記ビット線テスト用スイッチ回路に流れる電
流の有無を検出することにより、隣接するビット線間の
ショート不良の判定を一括して行うことを特徴としてい
る。
【作用】
第１の発明においては、第１のレベルをハイレベル、
第２のレベルをローレベルとすると、非テストモード時
には、ワード線テスト用スイッチ回路からワード線駆動
回路にローレベルの信号が出力されている。従って、ワ
ード線駆動回路は奇数番目のワード線に対しても偶数番
目のワード線に対しても、駆動時はハイレベルの信号を
出力し、非駆動時はローレベルの信号を出力する。一
方、テストモード時には、ワード線駆動回路は非駆動状
態にあり、ワード線テスト用スイッチ回路にテスト用信
号が入力され、ワード線テスト用スイッチ回路からワー
ド線駆動回路にハイレベルの信号が出力される。従っ
て、ワード線駆動回路は、奇数番目のワード線かあるい
は偶数番目のワード線のいずれか一方のワード線には、
ローレベルの信号を出力し、いずれか他方のワード線に
は上記ワード線テスト用スイッチ回路からのハイレベル
の信号を出力する。こうして、すべてのワード線が同時
にテストされる。奇数番目のワード線の電位レベルと偶
数番目のワード線の電位レベルが異なるため、いずれか
の隣接するワード線がショートしている場合には上記ワ
ード線テスト用スイッチ回路の出力回路に電流が流れる
ため、この出力回路の電流を測定することにより、隣接
するワード線がショートしているかどうかを検証するこ
とができ、ワード線のショートによる不良の判定を短時
間で行うことができる。以上のことは、第１のレベルを
ローレベル、第２のレベルをハイレベルとした場合も同
様である。 また、第２の発明においては、テストモード時は、ワ
ード線駆動回路は非駆動状態にあり、ビット線テスト用
スイッチ回路にテスト用信号が入力され、ビット線テス
ト用スイッチ回路は、上記ビット線のうちの奇数番目の
ビット線と偶数番目のビット線にそれぞれ異なるレベル
の信号を出力する。こうして、すべてのビット線が同時
にテストされる。奇数番目のビット線の電位レベルと偶
数番目のビット線の電位レベルが異なるため、いずれか
の隣接するビット線がショートしている場合には上記ビ
ット線テスト用スイッチ回路に電流が流れるため、この
ビット線テスト用スイッチ回路の電流を測定することに
より、隣接するビット線がショートしているかどうかを
検証することができ、ビット線のショートによる不良の
判定を短時間に行うことができる。
【実施例】
以下、この発明を図示の実施例により詳細に説明す
る。 第１の発明の実施例 第１図は本実施例の回路構成図である。この第１図に
おいて、１はメモリセルアレイ、２はＹデコーダ、３は
センスアンプ、４はワード線駆動回路、５はワード線テ
スト用スイッチ回路である。上記メモリセルアレイ１は
複数のメモリセル（図示せず）から構成されており、各
メモリセルはそのメモリセルが接続されたワード線が上
記ワード線駆動回路４によって駆動されることによって
選択され、選択されたメモリセルに記憶されているデー
タは、そのメモリセルを接続しているビット線（図示せ
ず）からＹデコーダ２、センスアンプ１を介して出力さ
れる。 上記ワード線駆動回路４は各ワード線WL0,WL1,WL2,…
をそれぞれ個別に駆動する駆動回路C0,C1,C2,…で構成
されている。そして、各駆動回路はソースがVccレベル
に接続されたPMOSトランジスタQ1のドレインにNMOSトラ
ンジスタQ2のドレインを接続し、各トランジスタQ1,Q2
のゲートに制御信号IN0,IN1,IN2,…が入力されるように
なっている。そして、偶数番目の駆動回路C0,C2,…がNM
OSトランジスタQ2のソースはグランドレベルに接続され
ており、奇数番目の駆動回路C1,C3,…のNMOSトランジス
タQ2のソースはワード線テスト用スイッチ回路５の出力
回路に接続されている。上記制御信号IN0,IN1,IN2,…は
通常Vccレベルにあり、NMOSトランジスタQ2が導通して
いるため、各ワード線はグランドレベルまたは上記ワー
ド線テスト用スイッチ回路５の出力信号レベルとなる。
そして、メモリセルを選択する場合には、そのメモリセ
ルを接続したワード線を駆動する駆動回路の制御信号を
ローレベルにして、その駆動回路のPMOSトランジスタQ1
を導通させ、そのワード線をVccレベルとする。 一方、ワード線テスト用スイッチ回路５はソースがグ
ランドレベルに接続されたNMOSトランジスタQ4と、この
NMOSトランジスタQ4のドレインにソースが接続されたNM
OSトランジスタQ3を有している。そして、テスト信号
“TEST"が上記NMOSトランジスタQ3のドレインに入力さ
れ、上記テスト信号の反転信号“TEST"がインバータ６
を介して上記NMOSトランジスタQ3のゲートに入力される
と共に、直接NMOSトランジスタQ4のゲートに入力される
ようになっている。テストモードにおいては、上記TEST
信号およびTEST信号はそれぞれVccレベルおよびグラン
ドレベルとなる。従って、その出力信号は、テストモー
ドにおいては、VccレベルからNMOSトランジスタQ3のし
きい値電圧Vthを差し引いたハイレベルの信号となり、
テストモード以外においてはグランドレベルの信号とな
る。 上記構成の半導体記憶装置のワード線のショートによ
る不良判定を行う場合は、ワード線駆動回路４の制御信
号IN0,IN1,IN2,…をすべてVccレベルに保った状態で、T
EST信号をVccレベルとする。そうすると、駆動回路C0,C
1,C2,…のNMOSトランジスタQ2およびテスト用スイッチ
回路５のNMOSトランジスタQ3が導通状態となり、偶数番
目のワード線WL0,WL2,…はグランドレベルとなり、奇数
番目のワード線WL1,WL3,…は、テスト用スイッチ回路５
の出力信号レベルがハイレベルとなるため、ハイレベル
となる。このように、偶数番目のワード線に印加される
電位と、奇数番目に印加される電位が異なるため、隣接
するワード線がショートしていればテスト用スイッチ回
路５の出力回路に電流Itwが流れるので、この電流を測
定することにより、ワード線のショートによる不良判定
を短時間で行うことができる。 第２の発明の実施例 第２図は本実施例の回路構成図である。この半導体記
憶装置は第１図と同様、メモリセルアレイ１、Ｙデコー
ダ２、センスアンプ３を有している。なお、ワード線お
よびワード線駆動回路は記載を省略している。７はビッ
ト線テスト用スイッチ回路であり、各ビット線端にそれ
ぞれソースが接続されたNMOSトランジスタQi（ｉ＝０〜
ｎ）を有し、各NMOSトランジスタQiのゲートにTEST信号
が、偶数番目のビット線に接続されたトランジスタのド
レインにTEST1信号が、奇数番目のビット線に接続され
たトランジスタのドレインにTEST2信号がそれぞれ印加
されるようになっている。 そして、テストモードにおいてはすべてのワード線を
非選択状態とし、TEST信号をVccレベルにして、NMOSト
ランジスタQiを全て導通状態にする。これにより、TEST
1信号をハイレベル、TEST2信号をグランドレベルとする
ことで、偶数番目のビット線がハイレベルに、奇数番目
のビット線がグランドレベルになる。従って、TEST1の
信号線に流れる電流Itbを測定することによって、隣接
するビット線のショートを短時間に検証することができ
る。
【発明の効果】
以上より明らかなように、第１の発明によれば、テス
ト用信号が入力されたときに第１のレベルの信号を出力
する一方、テスト用信号が入力されないときに上記第１
のレベルと異なる第２のレベルの信号を出力するワード
線テスト用スイッチ回路を設けて、このワード線テスト
用スイッチ回路の出力回路を上記ワード線駆動回路に接
続し、テストモード時には、上記ワード線テスト用スイ
ッチ回路に上記テスト信号を入力して第１のレベルの信
号を出力させると共に、上記ワード線駆動回路を制御し
て、上記いずれか一方のワード線すべてに第２のレベル
の信号を出力させると同時に、上記いずれか他方のワー
ド線すべてに上記ワード線テスト用スイッチ回路からの
第１のレベルの信号を出力させ、上記ワード線テスト用
スイッチ回路の出力回路に流れる電流の有無を検出する
ことにより隣接するワード線間のショート不良の判定を
一括して行うので、すべてのワード線を同時にテストす
ることができ、隣接するワード線のショートの検証を短
時間で行うことができる。 また、第２の発明によれば、複数のビット線に接続さ
れ、テスト用信号をうけて、上記ビット線のうちの奇数
番目のビット線と偶数番目のビット線にそれぞれ異なる
レベルの信号を同時に出力するビット線テスト用スイッ
チ回路を設け、テストモード時には、上記ビット線テス
ト用スイッチ回路に上記テスト用信号を入力して、上記
ビット線テスト用スイッチ回路から上記奇数番目のビッ
ト線と上記偶数番目のビット線にそれぞれ異なるレベル
の信号を同時に出力させ、上記ビット線テスト用スイッ
チ回路に流れる電流の有無を検出することにより、隣接
するビット線間のショート不良の判定を一括して行うの
で、すべてのビット線を同時にテストすることができ、
隣接するビット線のショートの検証を短時間で行うこと
ができる。
【図面の簡単な説明】
第１図は第１の発明の一実施例の回路構成図、第２図は
第２の発明の一実施例の回路構成図である。 １……メモリセルアレイ、４……ワード線駆動回路、５
……ワード線テスト用スイッチ回路、７……ビット線テ
スト用スイッチ回路。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルと、上記メモリセルを選
    択するための複数のワード線と、選択されたメモリセル
    のデータを出力するための複数のビット線とを有するメ
    モリセルアレイと、上記複数のワード線をそれぞれ個別
    に駆動して上記メモリセルを選択するワード線駆動回路
    とを備えた半導体記憶装置のテスト方法であって、 テスト用信号が入力されたときに第１のレベルの信号を
    出力する一方、テスト用信号が入力されないときに上記
    第１のレベルと異なる第２のレベルの信号を出力するワ
    ード線テスト用スイッチ回路を設け、このワード線テス
    ト用スイッチ回路の出力回路を上記ワード線駆動回路に
    接続すると共に、 上記ワード線のうちの奇数番目のワード線かあるいは偶
    数番目のワード線のいずれか一方のワード線について
    は、そのワード線を駆動する場合は、そのワード線に第
    １のレベルの信号を出力する一方、そのワード線を駆動
    しない場合はそのワード線に第２のレベルの信号を出力
    し、いずれか他方のワード線については、そのワード線
    を駆動する場合はそのワード線に第１のレベルの信号を
    出力する一方、そのワード線を駆動しない場合はそのワ
    ード線に上記ワード線テスト用スイッチ回路の出力信号
    を出力するように、上記ワード線駆動回路を構成し、 テストモード時には、 上記ワード線テスト用スイッチ回路に上記テスト信号を
    入力して第１のレベルの信号を出力させると共に、上記
    ワード線駆動回路を制御して、上記いずれか一方のワー
    ド線すべてに第２のレベルの信号を出力させると同時
    に、上記いずれか他方のワード線すべてに上記ワード線
    テスト用スイッチ回路からの第１のレベルの信号を出力
    させ、 上記ワード線テスト用スイッチ回路の出力回路に流れる
    電流の有無を検出することにより隣接するワード線間の
    ショート不良の判定を一括して行うことを特徴とする半
    導体記憶装置のテスト方法。
  2. 【請求項２】複数のメモリセルと、上記メモリセルを選
    択するための複数のワード線と、選択されたメモリセル
    のデータを出力するための複数のビット線とを有するメ
    モリセルアレイと、上記複数のワード線をそれぞれ個別
    に駆動して上記メモリセルを選択するワード線駆動回路
    とを備えた半導体記憶装置のテスト方法であって、 テスト用信号をうけて、上記複数のビット線のうちの奇
    数番目のビット線と偶数番目のビット線にそれぞれ異な
    るレベルの信号を同時に出力するビット線テスト用スイ
    ッチ回路を上記複数のビット線に接続し、 テストモード時には、 上記ビット線テスト用スイッチ回路に上記テスト用信号
    を入力して、このビット線テスト用スイッチ回路に上記
    奇数番目のビット線と上記偶数番目のビット線に対して
    それぞれ異なるレベルの信号を同時に出力させ、 上記ビット線テスト用スイッチ回路に流れる電流の有無
    を検出することにより、隣接するビット線間のショート
    不良の判定を一括して行うことを特徴とする半導体記憶
    装置のテスト方法。
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