JP3938229B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に通常動作時の電圧よりも高い試験電圧を印加して行う加速劣化試験用の回路を組み込んだ半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置等の電子デバイスの不良発生率は、使用開始直後が大きく、使用年数に反比例して減少するという特性がある。加速劣化試験（バーンイン試験）は、この特性を利用して初期不良の電子デバイスを選別する方法であり、高温下で高電圧を印加して電子デバイスを動作させることにより、疑似的に長時間の使用状態を作り出す試験である。
例えば、通常の動作条件が周囲温度０〜７０℃、電源電圧ＶＣＣ＝５Ｖの半導体記憶装置に対して、加速劣化試験時には、試験条件として周囲温度１２５℃、電源電圧ＶＣＣ＝７Ｖを印加する。このような試験条件で、所定時間動作させた後、異常の発生しないものを良品として選別する。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置では、次のような課題があった。
即ち、半導体記憶装置では、パッケージに組み立てた後、電源端子に通常の電源電圧よりも高い試験電圧を印加するとともに入力端子に試験信号を与えて個々のメモリセルを順次選択し、その選択したメモリセルに試験電圧を一定時間だけ印加する加速劣化試験が行われている。最近の半導体記憶装置では、記憶容量の飛躍的増加によって試験すべきメモリセルの数が膨大になり、これらのメモリセルの試験に長時間を必要としていた。例えば、２０４８本のワード線を有する４Ｍビットの半導体記憶装置において、すべてのメモリセルを試験するには、アドレス端子から順次２０４８本のワード線を選択するためのアドレスを入力する必要がある。そして、選択したワード線に試験電圧を１分間ずつ印加するとすれば、すべてのワード線に対して試験を行うには２０４８分（＝約３４時間）が必要になる。
本発明は、前記従来技術が持っていた課題を解決し、短時間ですべてのメモリセルに対して加速劣化試験を行うことができる試験回路を組み込んだ半導体記憶装置を提供するものである。
【０００４】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明の半導体記憶装置は、複数のワード線と、行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、前記複数のワード線に直交して配置された複数のビット線対と、列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、ワード線駆動回路と、テスト信号、ワード線試験電圧及びワード線駆動信号が入力され、第１乃至第４スイッチを有するワード線試験部とを有している。
前記第１スイッチは、前記テスト信号の前記ワード線駆動回路への出力を制御し、前記第２スイッチは、前記行デコーダからの信号の前記ワード線駆動回路への出力を制御し、前記第３スイッチは、前記ワード線駆動信号の前記ワード線駆動回路への出力を制御し、前記第４スイッチは、前記ワード線試験電圧の前記ワード線駆動回路への出力を制御する。
そして、前記テスト信号が第１電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記行デコーダからの信号を該第２スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線駆動信号を該第３スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記行デコーダからの信号を受けることによって前記ワード線駆動信号を前記複数のワード線に出力し、前記テスト信号が第２電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線試験電圧を該第４スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記テスト信号を受けることによって前記ワード線試験電圧を前記複数のワード線に出力することを特徴としている。
【０００５】
第２の発明の半導体記憶装置は、複数のワード線と、行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、
前記複数のワード線に直交して配置された複数のビット線対と、列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、センスアンプを有するセンスアンプ部と、テスト信号、ビット線試験電圧及びビット線駆動信号が入力され、第１乃至第４スイッチを有するビット線試験部と、前記ビット線試験部に接続されたリードアンプとを有している。
前記第１スイッチは、前記テスト信号の前記センスアンプ部への出力を制御し、前記第２スイッチは、前記列デコーダからの信号の前記センスアンプ部への出力を制御し、前記第３スイッチは、前記センスアンプ部からの信号の前記リードアンプへの出力を制御し、
前記第４スイッチは、前記ビット線試験電圧の前記センスアンプ部への出力を制御する。
そして、前記テスト信号が第１電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記列デコーダからの信号を該第２スイッチを通して前記センスアンプ部へ出力すると共に、該センスアンプ部からの信号を該第３スイッチを通して前記リードアンプへ出力し、更に、前記センスアンプ部からの信号は、該センスアンプ部が前記列デコーダからの信号を受けることによって出力され、前記テスト信号が第２電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記センスアンプ部へ出力すると共に、前記ビット線試験電圧を該第４スイッチを通して該センスアンプ部へ出力し、更に、前記センスアンプ部は、前記テスト信号を受けることによって前記ビット線試験電圧を前記センスアンプ部内の複数のセンスアンプに出力することを特徴としている。
【０００６】
第１の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
ワード線試験回路では入力される試験信号に応じてワード線駆動回路からワード線へ出力する信号が選択され、これに応じてワード線駆動回路からワード線に対して、ワード線駆動信号またはワード線試験信号のいずれか一方がワード線に出力される。
第２の発明によれば、次のような作用が行われる。
ビット線試験回路では入力される試験信号に応じてビット線駆動回路からビット線へ出力する信号が選択され、これに応じてビット線駆動回路からビット線に対して、ビット線駆動信号またはビット線試験信号のいずれか一方がビット線に出力される。
【０００７】
【発明の実施の形態】
図１は、本発明の実施形態を示す半導体記憶装置の概略の構成図である。
この半導体記憶装置は行デコーダ１０を有しており、例えば、２２ビットのアドレス信号の内の上位１１ビットが、この行デコーダ１０に行アドレス信号ＲＡＤとして与えられる。行デコーダ１０は、ｍ（＝２０４８）本の出力線を有しており、行アドレス信号ＲＡＤによって選択された１本の出力線のみを活性化することによって、選択信号を出力するものである。行デコーダ１０の出力線は、ワード線試験回路（例えば、ワード線試験部）２０の入力側に接続されている。
ワード線試験部２０は、試験信号ＴＥＳＴが与えられる端子２１と、第１及び第２のワード線試験電圧ＶＴ１，ＶＴ２が与えられる端子２２，２３を有している。そして、例えば、試験信号ＴＥＳＴがレベル“Ｌ”にされて試験状態が設定されると、ワード線試験部２０は、平行に配置されたｍ本のワード線ＷＬ１〜ＷＬｍの内の奇数番目のワード線ＷＬに端子２２を接続するとともに、偶数番目のワード線ＷＬに端子２３を接続する。また、試験信号ＴＥＳＴがレベル“Ｈ”にされて非試験状態が設定されると、ワード線試験部２０は、行デコーダ１０のｍ本の出力線を介してワード線駆動信号を、ワード線ＷＬ１〜ＷＬｍにそれぞれ接続するようになっている。
【０００８】
この半導体記憶装置には、ワード線ＷＬ１〜ＷＬｍに直交して、ｎ（＝２０４８）組のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ、また、「／」は反転を意味する）が配置されている。そして、各ワード線ＷＬｉ（但し、ｉ＝１〜ｍ）とビット線対ＢＬｊ，／ＢＬｊの交叉箇所には、メモリセル（ＭＣ）３０i,j が配置されている。メモリセル３０i,j は、ワード線ＷＬｉに接続されており、このワード線ＷＬｉが選択されて活性化したときに、ビット線対ＢＬｊ，／ＢＬｊに接続され、このビット線対ＢＬｊ，／ＢＬｊから与えられるデータを記憶するとともに、記憶したデータをビット線対ＢＬｊ，／ＢＬｊに出力するものである。
各ビット線対ＢＬｊ，／ＢＬｊには、それぞれセンスアンプ４０ｊが接続されている。センスアンプ４０ｊは、ビット線対ＢＬｊ，／ＢＬｊ上のメモリセル３０i,j から出力されたデータを検出してデータバス５０に出力する。また、センスアンプ４０ｊは、データバス５０上のデータをメモリセル３０i,j に書き込むために、ビット線対ＢＬｊ，／ＢＬｊ上にそのデータを出力する機能を有している。各センスアンプ４０ｊには、データバス５０との間の接続制御を行うための指定信号が列デコーダ６０から与えられるようになっている。
【０００９】
列デコーダ６０は、ｎ本の出力線を有しており、２２ビットのアドレス信号の内の下位１１ビットで指定される列アドレス信号ＣＡＤに対応する１本の出力線のみを活性化して、センスアンプ４０ｊに与えるものである。
各センスアンプ４０ｊが共通に接続されたデータバス５０には、ビット線試験回路（例えば、ビット線試験部）９０を介してリードアンプ１１０が接続されている。ビット線試験部９０は、試験信号ＴＥＳＴが与えられる端子２１と、ビット線試験電圧ＶＴ３，ＶＴ４が与えられる端子９１，９２を有している。そして、試験信号ＴＥＳＴが“Ｌ”にされて試験状態が設定されると、ビット線試験部９０は、端子９１，９２をデータバス５０のデータ線５１，５２に接続することにより、ビット線試験電圧ＶＴ３，ＶＴ４をデータバス５０を介してビット線対ＢＬｊ，／ＢＬｊ及びメモリセル３０i,j に印加する。また、試験信号ＴＥＳＴが“Ｈ”にされて非試験状態が設定されると、バス試験部９０は、データバス５０をリードアンプ１１０に接続するようになっている。
リードアンプ１１０は、データバス５０上に出力されたセンスアンプ４０ｊからのデータを読み出して、出力データＤＴとして出力するものである。
【００１０】
図２は、図１中のワード線試験部２０とその周辺回路の一例を示す回路図である。
このワード線試験部２０は、それぞれｍ個のスイッチング用のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２４１〜２４ｍと、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２６１〜２６ｍとを有しており、各ＮＭＯＳ２６ｉのドレインが行デコーダ１０の出力線に接続されている。また、各ＮＭＯＳ２６ｉのゲートとＰＭＯＳ２４ｉのドレイン及びゲートは、端子２１に共通接続されている。ＰＭＯＳ２４ｉとＮＭＯＳ２６ｉのソースは、ワード線駆動部２５のワード線駆動回路２５ｉのゲート電極に接続されている。
一方、奇数番目のワード線駆動回路２５ｉのＰＭＯＳのドレインは、ＮＭＯＳ２７及びＰＭＯＳ２８のソースに、偶数番目のワード線駆動回路２５ｉのＰＭＯＳのドレインは、ＰＭＯＳ２９及びＮＭＯＳ３０のソースにそれぞれ接続され、ＮＭＯＳ２７，３０のゲートは端子２１に、ドレインはワード駆動信号に接続されている。また、ＰＭＯＳ２８，２９のゲートは端子２１に、ドレインは端子２２，２３にそれぞれ接続されている。
【００１１】
図３は、図１中のビット線試験回路９０とその周辺回路の一例を示す回路図である。
このビット線試験回路９０は、それぞれｎ個のスイッチング用ＰＭＯＳ９３1 〜９３n と、ＮＭＯＳ９４1 〜９４n とを有しており、各ＮＭＯＳ９４ｉのドレインが列デコーダ１０の出力線に接続されている。また、ＮＭＯＳ９４ｉのゲートと、ＰＭＯＳ９３ｉのドレイン及びゲートは、端子２１に共通接続されている。ＮＭＯＳ９４ｉとＰＭＯＳ９３ｉのソースは、センスアンプ４０とデータバス５０を接続するＰＭＯＳ９５ｉ，９６ｉのゲートに接続されている。
一方、ＰＭＯＳ９５ｉのドレインは、データバス５０内のデータ線５１に、ＰＭＯＳ９６ｉのドレインはデータ線５２にそれぞれ接続されている。また、データ線５１，５２と端子９１，９２の間には、スイッチング用のＰＭＯＳ１０１，１０２が配置され、ＮＭＯＳ９９，１００及びＰＭＯＳ１０１，１０２のゲートは、端子２１に接続されている。
次に、このような半導体記憶装置における加速劣化試験時の動作を説明する。
まず、この半導体記憶装置を恒温槽等の加熱装置に入れて、例えば、周囲温度が１２５℃になるように加熱する。
【００１２】
次にワード線試験部２０及びビット線試験部９０の端子２１に与える試験信号ＴＥＳＴを“Ｌ”にすることにより、試験状態を設定する。更に、ワード線試験部２０の端子２２に与えるワード線試験電圧ＶＴ１と、ビット線試験部９０の端子９１に与えるビット線試験電圧ＶＴ３を接地電位ＧＮＤに設定し、ワード線試験部２０の端子２３に与えるワード線試験電圧ＶＴ２と、ビット線試験部９０の端子９２に与えるビット線試験電圧ＶＴ４を通常動作時の電圧（例えば、５Ｖ）よりも高い電圧、例えば７Ｖに設定する。
これにより、奇数番目のワード線ＷＬｉは接地電位ＧＮＤに、偶数番目のワード線ＷＬｉは７Ｖに充電され、すべての隣接するワード線ＷＬ間に通常の動作時よりも高い電圧が印加される。また、データバス５０のデータ線５１は接地電位ＧＮＤに、データ線５２は７Ｖに充電され、これらのデータ線５１，５２間に通常の動作時よりも高い電圧が印加され、この電圧がビット線対ＢＬｊ，／ＢＬｊを介してメモリセル３０i,j に印加される。
このような各試験電圧ＶＴ１〜ＶＴ４を、例えば１分間、継続して印加する。これにより、半分のワード線ＷＬｉが同時に選択された状態になり、短時間で加速劣化試験を完了することができる。
【００１３】
加速劣化試験の終了後、所定の周囲温度及び電源電圧の元で、試験信号ＴＥＳＴを“Ｈ”にすることにより、通常動作状態である非試験状態を設定する。そして、各メモリセル３０i,j に対して、特定のパターンのデータを順次書き込み、更にその書き込んだデータを順次読み出して、正しく読み出されたか否かをチェックする動作試験を行い、異常がなければ良品と判定する。
このように、本実施形態の半導体記憶装置は、試験信号ＴＥＳＴによって、行デコーダ１０を切り離して、すべての隣接するワード線ＷＬｉ間にワード線試験電圧ＶＴ１，ＶＴ２を印加することができるワード線試験部２０を有している。これにより、偶数番目あるいは奇数番目のワード線ＷＬｉを同時に選択状態にすることができるので、短時間で加速劣化試験を行うことが可能になる。また、列デコーダ６０及びリードアンプ１１０を切り離して、ビット線試験電圧ＶＴ３，ＶＴ４を印加することができるビット線試験部９０を有している。これにより、データバス５０、ビット線対ＢＬｊ，／ＢＬｊ、及びメモリセル３０i,j を効率良く加速劣化試験することが可能になる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００１４】
（ａ） ワード線試験部２０の他に、ビット線試験部９０を有しているが、これのビット線試験部９０を設けなくても、加速劣化試験の時間を短縮することが可能である。
（ｂ） ワード線試験部２０、ビット線試験部９０の回路は、図２及び図３に例示した回路に限定されず、試験信号ＴＥＳＴによって試験状態に設定されたときに、それぞれ試験電圧ＶＴ１〜ＶＴ４をワード線ＷＬｉ、及びデータバス５０に印加することができる回路であれば、どのような回路構成でも適用可能である。
（ｃ） パッケージに組み立てた後、半導体記憶装置の加速劣化試験を行っているが、短時間で加速劣化試験を行うことができるので、半導体ウエハからチップを切り出す前の状態で、チップ上の電極にプローブから試験信号ＴＥＳＴや試験電圧ＶＴ１〜ＶＴ４等を印加して、半導体ウエハの状態で試験を行うことも可能である。これにより、試験用の端子２１〜２３，９１〜９２を外部に接続する必要がなくなり、パッケージの簡素化が可能になる。
（ｄ） ワード線ＷＬｉを２０４８本、ビット線対ＢＬｊ，／ＢＬｊを２０４８組有する４Ｍビットの半導体記憶装置について説明したが、記憶容量はこれに限定されず、どのような記憶容量の半導体記憶装置に対しても適用可能である。
（ｅ） ワード線試験電圧ＶＴ１，ＶＴ２、及びビット線試験電圧ＶＴ３，ＶＴ４は、いずれも接地電位ＧＮＤと７Ｖに限定されず、必要に応じた試験電圧を用いることができる。
【００１５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、試験状態時にワード線を行デコーダから切り離して、ワード線試験電圧を供給するワード線試験回路を設けている。これにより、すべてのワード線に試験電圧を同時に印加することができるので、短時間ですべてのメモリセルに対する加速劣化試験を行うことができる。
第２の発明によれば、試験状態時にデータバスからリードアンプ及び列デコーダを切り離して、ビット線試験電圧をデータバス、ビット線対、及びメモリセルに印加するビット線試験回路を設けている。これにより、データバス及びビット線対とこのビット線対に接続されるメモリセルに対して、効率良く加速劣化試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す半導体記憶装置の概略の構成図である。
【図２】図１中のワード線試験部２０とその周辺回路の一例を示す回路図である。
【図３】図１中のビット線試験回路９０とその周辺回路の一例を示す回路図である。
【符号の説明】
１０ 行デコーダ
２０ ワード線試験部
３０i,j メモリセル
４０ｊ センスアンプ
５０ データバス
６０ 列デコーダ
９０ ビット線試験部
１１０ リードアンプ
ＢＬｊ，／ＢＬｊ ビット線対
ＷＬｉ ワード線
【発明の属する技術分野】
本発明は、半導体記憶装置、特に通常動作時の電圧よりも高い試験電圧を印加して行う加速劣化試験用の回路を組み込んだ半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置等の電子デバイスの不良発生率は、使用開始直後が大きく、使用年数に反比例して減少するという特性がある。加速劣化試験（バーンイン試験）は、この特性を利用して初期不良の電子デバイスを選別する方法であり、高温下で高電圧を印加して電子デバイスを動作させることにより、疑似的に長時間の使用状態を作り出す試験である。
例えば、通常の動作条件が周囲温度０〜７０℃、電源電圧ＶＣＣ＝５Ｖの半導体記憶装置に対して、加速劣化試験時には、試験条件として周囲温度１２５℃、電源電圧ＶＣＣ＝７Ｖを印加する。このような試験条件で、所定時間動作させた後、異常の発生しないものを良品として選別する。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置では、次のような課題があった。
即ち、半導体記憶装置では、パッケージに組み立てた後、電源端子に通常の電源電圧よりも高い試験電圧を印加するとともに入力端子に試験信号を与えて個々のメモリセルを順次選択し、その選択したメモリセルに試験電圧を一定時間だけ印加する加速劣化試験が行われている。最近の半導体記憶装置では、記憶容量の飛躍的増加によって試験すべきメモリセルの数が膨大になり、これらのメモリセルの試験に長時間を必要としていた。例えば、２０４８本のワード線を有する４Ｍビットの半導体記憶装置において、すべてのメモリセルを試験するには、アドレス端子から順次２０４８本のワード線を選択するためのアドレスを入力する必要がある。そして、選択したワード線に試験電圧を１分間ずつ印加するとすれば、すべてのワード線に対して試験を行うには２０４８分（＝約３４時間）が必要になる。
本発明は、前記従来技術が持っていた課題を解決し、短時間ですべてのメモリセルに対して加速劣化試験を行うことができる試験回路を組み込んだ半導体記憶装置を提供するものである。
【０００４】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明の半導体記憶装置は、複数のワード線と、行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、前記複数のワード線に直交して配置された複数のビット線対と、列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、ワード線駆動回路と、テスト信号、ワード線試験電圧及びワード線駆動信号が入力され、第１乃至第４スイッチを有するワード線試験部とを有している。
前記第１スイッチは、前記テスト信号の前記ワード線駆動回路への出力を制御し、前記第２スイッチは、前記行デコーダからの信号の前記ワード線駆動回路への出力を制御し、前記第３スイッチは、前記ワード線駆動信号の前記ワード線駆動回路への出力を制御し、前記第４スイッチは、前記ワード線試験電圧の前記ワード線駆動回路への出力を制御する。
そして、前記テスト信号が第１電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記行デコーダからの信号を該第２スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線駆動信号を該第３スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記行デコーダからの信号を受けることによって前記ワード線駆動信号を前記複数のワード線に出力し、前記テスト信号が第２電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線試験電圧を該第４スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記テスト信号を受けることによって前記ワード線試験電圧を前記複数のワード線に出力することを特徴としている。
【０００５】
第２の発明の半導体記憶装置は、複数のワード線と、行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、
前記複数のワード線に直交して配置された複数のビット線対と、列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、センスアンプを有するセンスアンプ部と、テスト信号、ビット線試験電圧及びビット線駆動信号が入力され、第１乃至第４スイッチを有するビット線試験部と、前記ビット線試験部に接続されたリードアンプとを有している。
前記第１スイッチは、前記テスト信号の前記センスアンプ部への出力を制御し、前記第２スイッチは、前記列デコーダからの信号の前記センスアンプ部への出力を制御し、前記第３スイッチは、前記センスアンプ部からの信号の前記リードアンプへの出力を制御し、
前記第４スイッチは、前記ビット線試験電圧の前記センスアンプ部への出力を制御する。
そして、前記テスト信号が第１電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記列デコーダからの信号を該第２スイッチを通して前記センスアンプ部へ出力すると共に、該センスアンプ部からの信号を該第３スイッチを通して前記リードアンプへ出力し、更に、前記センスアンプ部からの信号は、該センスアンプ部が前記列デコーダからの信号を受けることによって出力され、前記テスト信号が第２電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記センスアンプ部へ出力すると共に、前記ビット線試験電圧を該第４スイッチを通して該センスアンプ部へ出力し、更に、前記センスアンプ部は、前記テスト信号を受けることによって前記ビット線試験電圧を前記センスアンプ部内の複数のセンスアンプに出力することを特徴としている。
【０００６】
第１の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
ワード線試験回路では入力される試験信号に応じてワード線駆動回路からワード線へ出力する信号が選択され、これに応じてワード線駆動回路からワード線に対して、ワード線駆動信号またはワード線試験信号のいずれか一方がワード線に出力される。
第２の発明によれば、次のような作用が行われる。
ビット線試験回路では入力される試験信号に応じてビット線駆動回路からビット線へ出力する信号が選択され、これに応じてビット線駆動回路からビット線に対して、ビット線駆動信号またはビット線試験信号のいずれか一方がビット線に出力される。
【０００７】
【発明の実施の形態】
図１は、本発明の実施形態を示す半導体記憶装置の概略の構成図である。
この半導体記憶装置は行デコーダ１０を有しており、例えば、２２ビットのアドレス信号の内の上位１１ビットが、この行デコーダ１０に行アドレス信号ＲＡＤとして与えられる。行デコーダ１０は、ｍ（＝２０４８）本の出力線を有しており、行アドレス信号ＲＡＤによって選択された１本の出力線のみを活性化することによって、選択信号を出力するものである。行デコーダ１０の出力線は、ワード線試験回路（例えば、ワード線試験部）２０の入力側に接続されている。
ワード線試験部２０は、試験信号ＴＥＳＴが与えられる端子２１と、第１及び第２のワード線試験電圧ＶＴ１，ＶＴ２が与えられる端子２２，２３を有している。そして、例えば、試験信号ＴＥＳＴがレベル“Ｌ”にされて試験状態が設定されると、ワード線試験部２０は、平行に配置されたｍ本のワード線ＷＬ１〜ＷＬｍの内の奇数番目のワード線ＷＬに端子２２を接続するとともに、偶数番目のワード線ＷＬに端子２３を接続する。また、試験信号ＴＥＳＴがレベル“Ｈ”にされて非試験状態が設定されると、ワード線試験部２０は、行デコーダ１０のｍ本の出力線を介してワード線駆動信号を、ワード線ＷＬ１〜ＷＬｍにそれぞれ接続するようになっている。
【０００８】
この半導体記憶装置には、ワード線ＷＬ１〜ＷＬｍに直交して、ｎ（＝２０４８）組のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ、また、「／」は反転を意味する）が配置されている。そして、各ワード線ＷＬｉ（但し、ｉ＝１〜ｍ）とビット線対ＢＬｊ，／ＢＬｊの交叉箇所には、メモリセル（ＭＣ）３０i,j が配置されている。メモリセル３０i,j は、ワード線ＷＬｉに接続されており、このワード線ＷＬｉが選択されて活性化したときに、ビット線対ＢＬｊ，／ＢＬｊに接続され、このビット線対ＢＬｊ，／ＢＬｊから与えられるデータを記憶するとともに、記憶したデータをビット線対ＢＬｊ，／ＢＬｊに出力するものである。
各ビット線対ＢＬｊ，／ＢＬｊには、それぞれセンスアンプ４０ｊが接続されている。センスアンプ４０ｊは、ビット線対ＢＬｊ，／ＢＬｊ上のメモリセル３０i,j から出力されたデータを検出してデータバス５０に出力する。また、センスアンプ４０ｊは、データバス５０上のデータをメモリセル３０i,j に書き込むために、ビット線対ＢＬｊ，／ＢＬｊ上にそのデータを出力する機能を有している。各センスアンプ４０ｊには、データバス５０との間の接続制御を行うための指定信号が列デコーダ６０から与えられるようになっている。
【０００９】
列デコーダ６０は、ｎ本の出力線を有しており、２２ビットのアドレス信号の内の下位１１ビットで指定される列アドレス信号ＣＡＤに対応する１本の出力線のみを活性化して、センスアンプ４０ｊに与えるものである。
各センスアンプ４０ｊが共通に接続されたデータバス５０には、ビット線試験回路（例えば、ビット線試験部）９０を介してリードアンプ１１０が接続されている。ビット線試験部９０は、試験信号ＴＥＳＴが与えられる端子２１と、ビット線試験電圧ＶＴ３，ＶＴ４が与えられる端子９１，９２を有している。そして、試験信号ＴＥＳＴが“Ｌ”にされて試験状態が設定されると、ビット線試験部９０は、端子９１，９２をデータバス５０のデータ線５１，５２に接続することにより、ビット線試験電圧ＶＴ３，ＶＴ４をデータバス５０を介してビット線対ＢＬｊ，／ＢＬｊ及びメモリセル３０i,j に印加する。また、試験信号ＴＥＳＴが“Ｈ”にされて非試験状態が設定されると、バス試験部９０は、データバス５０をリードアンプ１１０に接続するようになっている。
リードアンプ１１０は、データバス５０上に出力されたセンスアンプ４０ｊからのデータを読み出して、出力データＤＴとして出力するものである。
【００１０】
図２は、図１中のワード線試験部２０とその周辺回路の一例を示す回路図である。
このワード線試験部２０は、それぞれｍ個のスイッチング用のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２４１〜２４ｍと、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２６１〜２６ｍとを有しており、各ＮＭＯＳ２６ｉのドレインが行デコーダ１０の出力線に接続されている。また、各ＮＭＯＳ２６ｉのゲートとＰＭＯＳ２４ｉのドレイン及びゲートは、端子２１に共通接続されている。ＰＭＯＳ２４ｉとＮＭＯＳ２６ｉのソースは、ワード線駆動部２５のワード線駆動回路２５ｉのゲート電極に接続されている。
一方、奇数番目のワード線駆動回路２５ｉのＰＭＯＳのドレインは、ＮＭＯＳ２７及びＰＭＯＳ２８のソースに、偶数番目のワード線駆動回路２５ｉのＰＭＯＳのドレインは、ＰＭＯＳ２９及びＮＭＯＳ３０のソースにそれぞれ接続され、ＮＭＯＳ２７，３０のゲートは端子２１に、ドレインはワード駆動信号に接続されている。また、ＰＭＯＳ２８，２９のゲートは端子２１に、ドレインは端子２２，２３にそれぞれ接続されている。
【００１１】
図３は、図１中のビット線試験回路９０とその周辺回路の一例を示す回路図である。
このビット線試験回路９０は、それぞれｎ個のスイッチング用ＰＭＯＳ９３1 〜９３n と、ＮＭＯＳ９４1 〜９４n とを有しており、各ＮＭＯＳ９４ｉのドレインが列デコーダ１０の出力線に接続されている。また、ＮＭＯＳ９４ｉのゲートと、ＰＭＯＳ９３ｉのドレイン及びゲートは、端子２１に共通接続されている。ＮＭＯＳ９４ｉとＰＭＯＳ９３ｉのソースは、センスアンプ４０とデータバス５０を接続するＰＭＯＳ９５ｉ，９６ｉのゲートに接続されている。
一方、ＰＭＯＳ９５ｉのドレインは、データバス５０内のデータ線５１に、ＰＭＯＳ９６ｉのドレインはデータ線５２にそれぞれ接続されている。また、データ線５１，５２と端子９１，９２の間には、スイッチング用のＰＭＯＳ１０１，１０２が配置され、ＮＭＯＳ９９，１００及びＰＭＯＳ１０１，１０２のゲートは、端子２１に接続されている。
次に、このような半導体記憶装置における加速劣化試験時の動作を説明する。
まず、この半導体記憶装置を恒温槽等の加熱装置に入れて、例えば、周囲温度が１２５℃になるように加熱する。
【００１２】
次にワード線試験部２０及びビット線試験部９０の端子２１に与える試験信号ＴＥＳＴを“Ｌ”にすることにより、試験状態を設定する。更に、ワード線試験部２０の端子２２に与えるワード線試験電圧ＶＴ１と、ビット線試験部９０の端子９１に与えるビット線試験電圧ＶＴ３を接地電位ＧＮＤに設定し、ワード線試験部２０の端子２３に与えるワード線試験電圧ＶＴ２と、ビット線試験部９０の端子９２に与えるビット線試験電圧ＶＴ４を通常動作時の電圧（例えば、５Ｖ）よりも高い電圧、例えば７Ｖに設定する。
これにより、奇数番目のワード線ＷＬｉは接地電位ＧＮＤに、偶数番目のワード線ＷＬｉは７Ｖに充電され、すべての隣接するワード線ＷＬ間に通常の動作時よりも高い電圧が印加される。また、データバス５０のデータ線５１は接地電位ＧＮＤに、データ線５２は７Ｖに充電され、これらのデータ線５１，５２間に通常の動作時よりも高い電圧が印加され、この電圧がビット線対ＢＬｊ，／ＢＬｊを介してメモリセル３０i,j に印加される。
このような各試験電圧ＶＴ１〜ＶＴ４を、例えば１分間、継続して印加する。これにより、半分のワード線ＷＬｉが同時に選択された状態になり、短時間で加速劣化試験を完了することができる。
【００１３】
加速劣化試験の終了後、所定の周囲温度及び電源電圧の元で、試験信号ＴＥＳＴを“Ｈ”にすることにより、通常動作状態である非試験状態を設定する。そして、各メモリセル３０i,j に対して、特定のパターンのデータを順次書き込み、更にその書き込んだデータを順次読み出して、正しく読み出されたか否かをチェックする動作試験を行い、異常がなければ良品と判定する。
このように、本実施形態の半導体記憶装置は、試験信号ＴＥＳＴによって、行デコーダ１０を切り離して、すべての隣接するワード線ＷＬｉ間にワード線試験電圧ＶＴ１，ＶＴ２を印加することができるワード線試験部２０を有している。これにより、偶数番目あるいは奇数番目のワード線ＷＬｉを同時に選択状態にすることができるので、短時間で加速劣化試験を行うことが可能になる。また、列デコーダ６０及びリードアンプ１１０を切り離して、ビット線試験電圧ＶＴ３，ＶＴ４を印加することができるビット線試験部９０を有している。これにより、データバス５０、ビット線対ＢＬｊ，／ＢＬｊ、及びメモリセル３０i,j を効率良く加速劣化試験することが可能になる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００１４】
（ａ） ワード線試験部２０の他に、ビット線試験部９０を有しているが、これのビット線試験部９０を設けなくても、加速劣化試験の時間を短縮することが可能である。
（ｂ） ワード線試験部２０、ビット線試験部９０の回路は、図２及び図３に例示した回路に限定されず、試験信号ＴＥＳＴによって試験状態に設定されたときに、それぞれ試験電圧ＶＴ１〜ＶＴ４をワード線ＷＬｉ、及びデータバス５０に印加することができる回路であれば、どのような回路構成でも適用可能である。
（ｃ） パッケージに組み立てた後、半導体記憶装置の加速劣化試験を行っているが、短時間で加速劣化試験を行うことができるので、半導体ウエハからチップを切り出す前の状態で、チップ上の電極にプローブから試験信号ＴＥＳＴや試験電圧ＶＴ１〜ＶＴ４等を印加して、半導体ウエハの状態で試験を行うことも可能である。これにより、試験用の端子２１〜２３，９１〜９２を外部に接続する必要がなくなり、パッケージの簡素化が可能になる。
（ｄ） ワード線ＷＬｉを２０４８本、ビット線対ＢＬｊ，／ＢＬｊを２０４８組有する４Ｍビットの半導体記憶装置について説明したが、記憶容量はこれに限定されず、どのような記憶容量の半導体記憶装置に対しても適用可能である。
（ｅ） ワード線試験電圧ＶＴ１，ＶＴ２、及びビット線試験電圧ＶＴ３，ＶＴ４は、いずれも接地電位ＧＮＤと７Ｖに限定されず、必要に応じた試験電圧を用いることができる。
【００１５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、試験状態時にワード線を行デコーダから切り離して、ワード線試験電圧を供給するワード線試験回路を設けている。これにより、すべてのワード線に試験電圧を同時に印加することができるので、短時間ですべてのメモリセルに対する加速劣化試験を行うことができる。
第２の発明によれば、試験状態時にデータバスからリードアンプ及び列デコーダを切り離して、ビット線試験電圧をデータバス、ビット線対、及びメモリセルに印加するビット線試験回路を設けている。これにより、データバス及びビット線対とこのビット線対に接続されるメモリセルに対して、効率良く加速劣化試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す半導体記憶装置の概略の構成図である。
【図２】図１中のワード線試験部２０とその周辺回路の一例を示す回路図である。
【図３】図１中のビット線試験回路９０とその周辺回路の一例を示す回路図である。
【符号の説明】
１０ 行デコーダ
２０ ワード線試験部
３０i,j メモリセル
４０ｊ センスアンプ
５０ データバス
６０ 列デコーダ
９０ ビット線試験部
１１０ リードアンプ
ＢＬｊ，／ＢＬｊ ビット線対
ＷＬｉ ワード線
Claims (3)
- 複数のワード線と、
行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、
前記複数のワード線に直交して配置された複数のビット線対と、
列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、
前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、
ワード線駆動回路と、
テスト信号、ワード線試験電圧及びワード線駆動信号が入力され、第１乃至第４スイッチを有するワード線試験部とを有し、
前記第１スイッチは、前記テスト信号の前記ワード線駆動回路への出力を制御し、
前記第２スイッチは、前記行デコーダからの信号の前記ワード線駆動回路への出力を制御し、
前記第３スイッチは、前記ワード線駆動信号の前記ワード線駆動回路への出力を制御し、
前記第４スイッチは、前記ワード線試験電圧の前記ワード線駆動回路への出力を制御し、
前記テスト信号が第１電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記行デコーダからの信号を該第２スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線駆動信号を該第３スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記行デコーダからの信号を受けることによって前記ワード線駆動信号を前記複数のワード線に出力し、
前記テスト信号が第２電位のとき、前記ワード線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記ワード線駆動回路へ出力すると共に、前記ワード線試験電圧を該第４スイッチを通して該ワード線駆動回路へ出力し、更に、前記ワード線駆動回路は、前記テスト信号を受けることによって前記ワード線試験電圧を前記複数のワード線に出力することを特徴とする半導体記憶装置。 - 複数のワード線と、
行アドレス信号を解読して、該行アドレス信号で選択された行アドレスに対応する前記ワード線を選択する行デコーダと、
前記複数のワード線に直交して配置された複数のビット線対と、
列アドレス信号を解読して、該列アドレス信号で選択された列アドレスに対応する前記ビット線対を選択する列デコーダと、
前記複数のビット線対と前記複数のワード線との交叉箇所にそれぞれ設けられた複数のメモリセルと、
センスアンプを有するセンスアンプ部と、
テスト信号、ビット線試験電圧及びビット線駆動信号が入力され、第１乃至第４スイッチを有するビット線試験部と、
前記ビット線試験部に接続されたリードアンプとを有し、
前記第１スイッチは、前記テスト信号の前記センスアンプ部への出力を制御し、
前記第２スイッチは、前記列デコーダからの信号の前記センスアンプ部への出力を制御し、
前記第３スイッチは、前記センスアンプ部からの信号の前記リードアンプへの出力を制御し、
前記第４スイッチは、前記ビット線試験電圧の前記センスアンプ部への出力を制御し、
前記テスト信号が第１電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにして、前記列デコーダからの信号を該第２スイッチを通して前記センスアンプ部へ出力すると共に、該センスアンプ部からの信号を該第３スイッチを通して前記リードアンプへ出力し、更に、前記センスアンプ部からの信号は、該センスアンプ部が前記列デコーダからの信号を受けることによって出力され、
前記テスト信号が第２電位のとき、前記ビット線試験部は、前記第１及び第４スイッチをオン、前記第２及び第３スイッチをオフにして、該テスト信号自体を該第１スイッチを通して前記センスアンプ部へ出力すると共に、前記ビット線試験電圧を該第４スイッチを通して該センスアンプ部へ出力し、更に、前記センスアンプ部は、前記テスト信号を受けることによって前記ビット線試験電圧を前記センスアンプ部内の複数のセンスアンプに出力することを特徴とする半導体記憶装置。 - 前記第１電位と前記第２電位は、それぞれ外部から与えられる電位であることを特徴とする請求項１または２記載の半導体記憶装置。
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