JP2000276896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 230000002950 deficient Effects 0.000 claims abstract description 60
- 230000007547 defect Effects 0.000 claims abstract description 21
- 238000007667 floating Methods 0.000 claims description 20
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000008439 repair process Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000007664 blowing Methods 0.000 claims description 2
- 239000000428 dust Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 16
- 101150030352 Arsi gene Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 2
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150060359 CINV1 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101000915578 Homo sapiens Zinc finger HIT domain-containing protein 3 Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 102100028598 Zinc finger HIT domain-containing protein 3 Human genes 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 101100485276 Arabidopsis thaliana XPO1 gene Proteins 0.000 description 1
- 102100033040 Carbonic anhydrase 12 Human genes 0.000 description 1
- 101000867855 Homo sapiens Carbonic anhydrase 12 Proteins 0.000 description 1
- 101000777301 Homo sapiens Uteroglobin Proteins 0.000 description 1
- 101100407739 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PET18 gene Proteins 0.000 description 1
- 101100019425 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ivn1 gene Proteins 0.000 description 1
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Memory System (AREA)
- Non-Volatile Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセル内に不良があっても確実に救済でき
る半導体記憶装置を提供することを目的としている。 【解決手段】半導体記憶装置は、消去時の単位となるブ
ロックコア４７−０〜４７−ｎ、これらブロックコア中
のメモリセルアレイ５１に不良が生じた時に救済するた
めのＲ／Ｄブロックコア４７−ＲＤ、不良ブロックコア
のアドレスを記憶するＲ／Ｄアドレス記憶部４３、及び
このＲ／Ｄアドレス記憶部４３の出力信号ＡＦｉとブロ
ックアドレスバッファ４５の出力信号ＡＢＬＳｉとを比
較するＲ／Ｄアドレス比較部４４を備えている。比較結
果が一致した場合、Ｒ／Ｄブロックコア４７−ＲＤ中の
ブロックデコーダ５３を選択状態、不良ブロックコア中
のブロックデコーダ５３を強制非選択状態とし、不良ブ
ロックコアをＲ／Ｄブロックコア４７−ＲＤに置き換え
ることを特徴としている。
る半導体記憶装置を提供することを目的としている。 【解決手段】半導体記憶装置は、消去時の単位となるブ
ロックコア４７−０〜４７−ｎ、これらブロックコア中
のメモリセルアレイ５１に不良が生じた時に救済するた
めのＲ／Ｄブロックコア４７−ＲＤ、不良ブロックコア
のアドレスを記憶するＲ／Ｄアドレス記憶部４３、及び
このＲ／Ｄアドレス記憶部４３の出力信号ＡＦｉとブロ
ックアドレスバッファ４５の出力信号ＡＢＬＳｉとを比
較するＲ／Ｄアドレス比較部４４を備えている。比較結
果が一致した場合、Ｒ／Ｄブロックコア４７−ＲＤ中の
ブロックデコーダ５３を選択状態、不良ブロックコア中
のブロックデコーダ５３を強制非選択状態とし、不良ブ
ロックコアをＲ／Ｄブロックコア４７−ＲＤに置き換え
ることを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、積層ゲート構造
のＭＯＳ型トランジスタを記憶素子として用い、データ
の再書き込み／読み出しが可能な半導体記憶装置に関
し、特に部分的に消去可能な半導体記憶装置に不良が発
生した場合の救済技術に関する。
のＭＯＳ型トランジスタを記憶素子として用い、データ
の再書き込み／読み出しが可能な半導体記憶装置に関
し、特に部分的に消去可能な半導体記憶装置に不良が発
生した場合の救済技術に関する。
【０００２】
【従来の技術】電気的にデータの消去／再書き込みを行
うＥＥＰＲＯＭのメモリセルは、通常、図７に示すよう
な、それぞれが絶縁膜で分離された２層の多結晶シリコ
ンを用いた積層ゲート構造のＭＯＳ型トランジスタ（不
揮発性トランジスタ）で構成されている。第１層目の多
結晶シリコンにより浮遊ゲート１１が、第２層目の多結
晶シリコンにより制御ゲート１２がそれぞれ形成され
る。上記浮遊ゲート１１及び制御ゲート１２下のシリコ
ン基板１３中には、ソース領域１４とドレイン領域１５
が離隔して形成されている。上記基板１３の主表面上の
全面には、層間絶縁膜１６が形成されており、この層間
絶縁膜１６のドレイン領域１５上にコンタクトホール１
７が形成される。上記層間絶縁膜１６上及びコンタクト
ホール１７内には、アルミニウム等の金属で形成された
データ線（ビット線）１８が形成され、ドレイン領域１
５と電気的に接続されている。
うＥＥＰＲＯＭのメモリセルは、通常、図７に示すよう
な、それぞれが絶縁膜で分離された２層の多結晶シリコ
ンを用いた積層ゲート構造のＭＯＳ型トランジスタ（不
揮発性トランジスタ）で構成されている。第１層目の多
結晶シリコンにより浮遊ゲート１１が、第２層目の多結
晶シリコンにより制御ゲート１２がそれぞれ形成され
る。上記浮遊ゲート１１及び制御ゲート１２下のシリコ
ン基板１３中には、ソース領域１４とドレイン領域１５
が離隔して形成されている。上記基板１３の主表面上の
全面には、層間絶縁膜１６が形成されており、この層間
絶縁膜１６のドレイン領域１５上にコンタクトホール１
７が形成される。上記層間絶縁膜１６上及びコンタクト
ホール１７内には、アルミニウム等の金属で形成された
データ線（ビット線）１８が形成され、ドレイン領域１
５と電気的に接続されている。
【０００３】次に、このような構造のメモリセルにおけ
るデータの書き込み、読み出し及び消去動作について説
明する。
るデータの書き込み、読み出し及び消去動作について説
明する。
【０００４】書き込み動作は、例えばドレイン電位ＶＤ
を５．０Ｖ、制御ゲート電位ＶＣＧを９Ｖ、ソース電位
ＶＳを０Ｖにそれぞれ設定し、浮遊ゲート１１中にホッ
トエレクトロンを注入してしきい値電圧を変化させるこ
とにより行われる。
を５．０Ｖ、制御ゲート電位ＶＣＧを９Ｖ、ソース電位
ＶＳを０Ｖにそれぞれ設定し、浮遊ゲート１１中にホッ
トエレクトロンを注入してしきい値電圧を変化させるこ
とにより行われる。
【０００５】また、消去動作は、例えば制御ゲート電位
ＶＣＧを−７Ｖ、ドレインをフローティング状態とし、
ソース電位ＶＳとして例えば５Ｖを印加する。これによ
って、浮遊ゲート１１中のエレクトロンは、トンネル効
果によりソース領域１４に引き抜かれる。
ＶＣＧを−７Ｖ、ドレインをフローティング状態とし、
ソース電位ＶＳとして例えば５Ｖを印加する。これによ
って、浮遊ゲート１１中のエレクトロンは、トンネル効
果によりソース領域１４に引き抜かれる。
【０００６】読み出し動作は、例えば制御ゲート電位Ｖ
ＣＧを４．８Ｖ、ドレイン電位ＶＤを０．６Ｖ、ソース
電位ＶＳを０Ｖにそれぞれ設定することにより行われ
る。この時、メモリセルが書き込み状態であれば、ソー
ス，ドレイン間に電流は流れない。この時の記憶データ
を“０”とする。メモリセルが消去状態であれば、ソー
ス，ドレイン領域間に３０μＡ程度の電流が流れる。こ
の時の記憶データを“１”とする。
ＣＧを４．８Ｖ、ドレイン電位ＶＤを０．６Ｖ、ソース
電位ＶＳを０Ｖにそれぞれ設定することにより行われ
る。この時、メモリセルが書き込み状態であれば、ソー
ス，ドレイン間に電流は流れない。この時の記憶データ
を“０”とする。メモリセルが消去状態であれば、ソー
ス，ドレイン領域間に３０μＡ程度の電流が流れる。こ
の時の記憶データを“１”とする。
【０００７】ところで、上記のような構成のメモリセル
においては、製造工程や結晶欠陥等により様々な不良が
発生する。例えば、シリコン基板１３と浮遊ゲート１１
または制御ゲート１２とがショートすることが考えられ
る。この場合には、正常な書き込み／消去、及び読み出
し動作ができなくなってしまう。この問題は、半導体記
憶装置の記憶容量の増加に伴って大きな問題となってお
り、特に微細加工の立ち上げ初期には重要である。
においては、製造工程や結晶欠陥等により様々な不良が
発生する。例えば、シリコン基板１３と浮遊ゲート１１
または制御ゲート１２とがショートすることが考えられ
る。この場合には、正常な書き込み／消去、及び読み出
し動作ができなくなってしまう。この問題は、半導体記
憶装置の記憶容量の増加に伴って大きな問題となってお
り、特に微細加工の立ち上げ初期には重要である。
【０００８】この問題を回避するために、通常は、半導
体記憶装置中に様々な救済手段が搭載されている。図８
は、上述したような積層ゲート構造のＭＯＳ型トランジ
スタをメモリセルとして用い、不良が発生したときに救
済するための救済手段を設けた不揮発性半導体記憶装置
の概略構成を示すブロック図である。この半導体記憶装
置は、カラムアドレスバッファ２０、カラムデコーダ２
１、ロウアドレスバッファ２２、Ｒ／Ｄ（救済用）アド
レス記憶部２３、Ｒ／Ｄアドレス比較部２４、ブロック
アドレスバッファ２５、ブロックコア２６−０〜２６−
ｎ、センスアンプ（Ｓ／Ａ）２７、入出力バッファ２８
及び入出力パッド２９等を含んで構成されている。上記
各ブロックコア２６−０〜２６−ｎ中にはそれぞれ、メ
モリセルアレイ３０、ロウデコーダ３１、Ｒ／Ｄメモリ
セルアレイ３２、Ｒ／Ｄロウデコーダ３３、ブロックデ
コーダ３４及びカラム選択ゲートＣＴ０〜ＣＴｊを備え
ている。
体記憶装置中に様々な救済手段が搭載されている。図８
は、上述したような積層ゲート構造のＭＯＳ型トランジ
スタをメモリセルとして用い、不良が発生したときに救
済するための救済手段を設けた不揮発性半導体記憶装置
の概略構成を示すブロック図である。この半導体記憶装
置は、カラムアドレスバッファ２０、カラムデコーダ２
１、ロウアドレスバッファ２２、Ｒ／Ｄ（救済用）アド
レス記憶部２３、Ｒ／Ｄアドレス比較部２４、ブロック
アドレスバッファ２５、ブロックコア２６−０〜２６−
ｎ、センスアンプ（Ｓ／Ａ）２７、入出力バッファ２８
及び入出力パッド２９等を含んで構成されている。上記
各ブロックコア２６−０〜２６−ｎ中にはそれぞれ、メ
モリセルアレイ３０、ロウデコーダ３１、Ｒ／Ｄメモリ
セルアレイ３２、Ｒ／Ｄロウデコーダ３３、ブロックデ
コーダ３４及びカラム選択ゲートＣＴ０〜ＣＴｊを備え
ている。
【０００９】上記メモリセルアレイ３０中には、図７に
示したようなメモリセルが行列状に配置されている。各
メモリセルはそれぞれ、ドレインがビット線ＢＬ０〜Ｂ
Ｌｊに列毎に共通接続され、制御ゲートがワード線ＷＬ
０〜ＷＬｋに行毎に共通接続されている。
示したようなメモリセルが行列状に配置されている。各
メモリセルはそれぞれ、ドレインがビット線ＢＬ０〜Ｂ
Ｌｊに列毎に共通接続され、制御ゲートがワード線ＷＬ
０〜ＷＬｋに行毎に共通接続されている。
【００１０】上記ロウアドレスバッファ２２には、外部
からロウアドレス信号ＡＤＤＲｉが入力され、その出力
信号ＡＲＳｉが内部ロウアドレス信号として各ブロック
コア２６−０〜２６−ｎ中のロウデコーダ３１に供給さ
れる。このロウデコーダ３１により、ワード線ＷＬ１〜
ＷＬｋ中の１本のワード線が選択される。カラムアドレ
スバッファ２０には外部からカラムアドレス信号ＡＤＤ
Ｃｉが入力され、その出力信号ＡＣＳｉが内部カラムア
ドレス信号としてカラムデコーダ２１に供給されてデコ
ードされ、各ブロックコア２６−０〜２６−ｎ中のカラ
ム選択ゲートＣＴ０〜ＣＴｊに供給される。そして、カ
ラム選択ゲートＣＴ０〜ＣＴｊによってビット線ＢＬ０
〜ＢＬｊのいずれかが選択され、この選択されたビット
線と上記選択されたワード線とに接続された１つのメモ
リセルが選択される。
からロウアドレス信号ＡＤＤＲｉが入力され、その出力
信号ＡＲＳｉが内部ロウアドレス信号として各ブロック
コア２６−０〜２６−ｎ中のロウデコーダ３１に供給さ
れる。このロウデコーダ３１により、ワード線ＷＬ１〜
ＷＬｋ中の１本のワード線が選択される。カラムアドレ
スバッファ２０には外部からカラムアドレス信号ＡＤＤ
Ｃｉが入力され、その出力信号ＡＣＳｉが内部カラムア
ドレス信号としてカラムデコーダ２１に供給されてデコ
ードされ、各ブロックコア２６−０〜２６−ｎ中のカラ
ム選択ゲートＣＴ０〜ＣＴｊに供給される。そして、カ
ラム選択ゲートＣＴ０〜ＣＴｊによってビット線ＢＬ０
〜ＢＬｊのいずれかが選択され、この選択されたビット
線と上記選択されたワード線とに接続された１つのメモ
リセルが選択される。
【００１１】選択されたメモリセルの記憶データは、選
択されたカラム選択ゲートを介してセンスアンプ２７に
供給されて増幅された後、入出力バッファ２８により入
出力パッド２９から外部に導出される。
択されたカラム選択ゲートを介してセンスアンプ２７に
供給されて増幅された後、入出力バッファ２８により入
出力パッド２９から外部に導出される。
【００１２】次に、上記メモリセルアレイ３０に不良が
あった場合を考える。不良セルの救済に用いられるＲ／
Ｄメモリセルアレイ３２中には、上記メモリセルアレイ
２１と同様に複数のメモリセルが行列状に配置されてい
る。本装置においては、不良番地を予めＲ／Ｄアドレス
記憶部２３に記憶しており、このＲ／Ｄアドレス記憶部
２３の出力信号ＡＦｉと上記ロウアドレスバッファ２２
の出力信号ＡＲＳｉとをＲ／Ｄアドレス比較部２４によ
り比較している。そして、この比較結果が一致した場合
に、Ｒ／Ｄアドレス比較部２４から信号ＨＩＴＲが出力
され、各ブロックコア２６−０〜２６−ｎ中のＲ／Ｄロ
ウデコーダ３３に供給される。これによって、不良セル
が存在するメモリセルアレイ３０に対応するＲ／Ｄロウ
デコーダ３３がイネーブル状態となり、ワード線ＷＬＲ
Ｄ−０〜ＷＬＲＤ−Ｉのいずれかが選択される。この
時、不良セルが存在するメモリセルアレイ３０に対応す
るロウデコーダ３１は、上記Ｒ／Ｄアドレス比較部１３
から出力される信号ＲＯＷＤＩＳにより強制非選択状態
となる。また、メモリセルアレイ３０とＲ／Ｄメモリセ
ルアレイ３２中の全てのメモリセルのソースには共通ソ
ース線ＳＬｉ（ｉ＝０〜ｎ）が接続されており、共通に
ブロックデコーダ３４の出力信号が供給され、消去時に
は同時に消去動作が行われる（ブロック消去）。
あった場合を考える。不良セルの救済に用いられるＲ／
Ｄメモリセルアレイ３２中には、上記メモリセルアレイ
２１と同様に複数のメモリセルが行列状に配置されてい
る。本装置においては、不良番地を予めＲ／Ｄアドレス
記憶部２３に記憶しており、このＲ／Ｄアドレス記憶部
２３の出力信号ＡＦｉと上記ロウアドレスバッファ２２
の出力信号ＡＲＳｉとをＲ／Ｄアドレス比較部２４によ
り比較している。そして、この比較結果が一致した場合
に、Ｒ／Ｄアドレス比較部２４から信号ＨＩＴＲが出力
され、各ブロックコア２６−０〜２６−ｎ中のＲ／Ｄロ
ウデコーダ３３に供給される。これによって、不良セル
が存在するメモリセルアレイ３０に対応するＲ／Ｄロウ
デコーダ３３がイネーブル状態となり、ワード線ＷＬＲ
Ｄ−０〜ＷＬＲＤ−Ｉのいずれかが選択される。この
時、不良セルが存在するメモリセルアレイ３０に対応す
るロウデコーダ３１は、上記Ｒ／Ｄアドレス比較部１３
から出力される信号ＲＯＷＤＩＳにより強制非選択状態
となる。また、メモリセルアレイ３０とＲ／Ｄメモリセ
ルアレイ３２中の全てのメモリセルのソースには共通ソ
ース線ＳＬｉ（ｉ＝０〜ｎ）が接続されており、共通に
ブロックデコーダ３４の出力信号が供給され、消去時に
は同時に消去動作が行われる（ブロック消去）。
【００１３】通常、１つの半導体記憶装置の中には、複
数の消去用コア（図８ではブロックコア２６−０〜２６
−ｎに対応する）が存在する。次に、本装置の消去動作
について詳しく説明する。ブロックコア２６−０〜２６
−ｎ内のメモリセルアレイ３０及びＲ／Ｄメモリセルア
レイ３２内の各メモリセルのソース線には、共通ソース
線ＳＬｉ（ｉ＝０〜ｎ）よりソース電位５Ｖが印加され
る。また、ワード線ＷＬ０〜ＷＬｋ及びＷＬＲＤ−０〜
ＷＬＲＤ−Ｉにはそれぞれ、ロウデコーダ３１及びＲ／
Ｄロウデコーダ３３から−７Ｖが印加される。但し、メ
モリセルアレイ３０中の不良ロウ及びＲ／Ｄメモリセル
アレイ３２中の未使用のＲ／Ｄロウには０Ｖが印加され
る。この時、全てのメモリセルの基板電位も０Ｖとなっ
ており、これにより不良セルに対するストレスを回避す
るようになっている。
数の消去用コア（図８ではブロックコア２６−０〜２６
−ｎに対応する）が存在する。次に、本装置の消去動作
について詳しく説明する。ブロックコア２６−０〜２６
−ｎ内のメモリセルアレイ３０及びＲ／Ｄメモリセルア
レイ３２内の各メモリセルのソース線には、共通ソース
線ＳＬｉ（ｉ＝０〜ｎ）よりソース電位５Ｖが印加され
る。また、ワード線ＷＬ０〜ＷＬｋ及びＷＬＲＤ−０〜
ＷＬＲＤ−Ｉにはそれぞれ、ロウデコーダ３１及びＲ／
Ｄロウデコーダ３３から−７Ｖが印加される。但し、メ
モリセルアレイ３０中の不良ロウ及びＲ／Ｄメモリセル
アレイ３２中の未使用のＲ／Ｄロウには０Ｖが印加され
る。この時、全てのメモリセルの基板電位も０Ｖとなっ
ており、これにより不良セルに対するストレスを回避す
るようになっている。
【００１４】しかし、近年、半導体記憶装置の集積度向
上に伴い、図７に示したメモリセルの構造自体が問題と
なってきている。すなわち、消去においては、消去後の
メモリセルのしきい値電圧のばらつきが少ないことが非
常に重要になってくるため、図７に示したメモリセルで
は、ソース領域１４を比較的深く形成している。この
時、ゲート下への不純物の入り込み（Ｘｊ）も大きくな
るため、実効的なゲート長（Ｌｅｆｆ）は短くなる。よ
って、この点を考慮して制御ゲート長を決める必要があ
り、制御ゲート１２を予め長く設定する必要がある。こ
のためセル面積の縮小を妨げる要因になっている。
上に伴い、図７に示したメモリセルの構造自体が問題と
なってきている。すなわち、消去においては、消去後の
メモリセルのしきい値電圧のばらつきが少ないことが非
常に重要になってくるため、図７に示したメモリセルで
は、ソース領域１４を比較的深く形成している。この
時、ゲート下への不純物の入り込み（Ｘｊ）も大きくな
るため、実効的なゲート長（Ｌｅｆｆ）は短くなる。よ
って、この点を考慮して制御ゲート長を決める必要があ
り、制御ゲート１２を予め長く設定する必要がある。こ
のためセル面積の縮小を妨げる要因になっている。
【００１５】このような点に考慮し、図９のような構造
のメモリセルが提案されている。図９において、図７に
対応する部分には同じ符号を付している。このメモリセ
ルは、シリコン基板１３中に形成されたＰウェル領域３
５に形成されており、このＰウェル領域３５は素子分離
用のＮウェル領域３６内に形成されている。
のメモリセルが提案されている。図９において、図７に
対応する部分には同じ符号を付している。このメモリセ
ルは、シリコン基板１３中に形成されたＰウェル領域３
５に形成されており、このＰウェル領域３５は素子分離
用のＮウェル領域３６内に形成されている。
【００１６】このような構造のメモリセルの書き込み及
び読み出し動作は、上記図７に示したメモリセルと同様
である。この書き込みや読み出し動作においては、Ｎウ
ェル領域３６及びＰウェル領域３５に０Ｖを印加する。
一方、消去動作は次のように行う。すなわち、例えば制
御ゲート電位ＶＣＧを−７．５Ｖ、ドレインをフローテ
ィングとし、Ｐウェル領域３５及びＮウェル領域３６に
例えば７Ｖを印加する。ソース電位ＶＳは１０Ｖとする
（フローティングでも可）。これによって、浮遊ゲート
１１中のエレクトロンは、トンネル効果によりＰウェル
領域３５に引き抜かれる。この際、浮遊ゲート１１とＰ
ウェル領域３５とが対向する全面で消去が行われるた
め、ソース領域１４を深く形成する必要がなく、ゲート
下への不純物の入り込み（Ｘｊ）も小さくできるので、
セル面積を容易に縮小できる。
び読み出し動作は、上記図７に示したメモリセルと同様
である。この書き込みや読み出し動作においては、Ｎウ
ェル領域３６及びＰウェル領域３５に０Ｖを印加する。
一方、消去動作は次のように行う。すなわち、例えば制
御ゲート電位ＶＣＧを−７．５Ｖ、ドレインをフローテ
ィングとし、Ｐウェル領域３５及びＮウェル領域３６に
例えば７Ｖを印加する。ソース電位ＶＳは１０Ｖとする
（フローティングでも可）。これによって、浮遊ゲート
１１中のエレクトロンは、トンネル効果によりＰウェル
領域３５に引き抜かれる。この際、浮遊ゲート１１とＰ
ウェル領域３５とが対向する全面で消去が行われるた
め、ソース領域１４を深く形成する必要がなく、ゲート
下への不純物の入り込み（Ｘｊ）も小さくできるので、
セル面積を容易に縮小できる。
【００１７】次に、このような構造のメモリセルを上記
図８に示した半導体記憶装置に適用することを考える。
この時、Ｐウェル領域３５とＮウェル領域３６は、共通
ソース線ＳＬｉで各メモリセルのソースに共通接続され
ているものとする。上述したように、消去時において
は、不良ロウ及び未使用のＲ／Ｄロウには０Ｖが印加さ
れる。しかし、この際、メモリセルの基板電位であるＰ
ウェル電位としては７Ｖが印加される。例えば、制御ゲ
ート１２と基板（Ｐウェル領域３５）がショートしてい
る場合、Ｐウェル領域３５の電位はロウデコーダ３１を
介して短絡され、正常なＰウェル電位を印加できなくな
る。この結果、そのブロックは消去不可、または規定時
間内に消去できなくなってしまう可能性がでてくる。
図８に示した半導体記憶装置に適用することを考える。
この時、Ｐウェル領域３５とＮウェル領域３６は、共通
ソース線ＳＬｉで各メモリセルのソースに共通接続され
ているものとする。上述したように、消去時において
は、不良ロウ及び未使用のＲ／Ｄロウには０Ｖが印加さ
れる。しかし、この際、メモリセルの基板電位であるＰ
ウェル電位としては７Ｖが印加される。例えば、制御ゲ
ート１２と基板（Ｐウェル領域３５）がショートしてい
る場合、Ｐウェル領域３５の電位はロウデコーダ３１を
介して短絡され、正常なＰウェル電位を印加できなくな
る。この結果、そのブロックは消去不可、または規定時
間内に消去できなくなってしまう可能性がでてくる。
【００１８】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置では、ソースに高電位を印加し、浮遊ゲー
ト中のエレクトロンをソースに引き抜く構造のメモリセ
ルを用いると、ロウ単位での不良救済が可能であるもの
の、メモリセル面積の縮小化が困難であるという問題が
あった。この問題を解決するために、基板となるＰウェ
ル領域に高電位を印加して浮遊ゲート中のエレクトロン
をＰウェル領域に引き抜く構造のメモリセルを用いる
と、セル面積の縮小化は容易であるものの、ロウ単位で
の不良救済をした場合に、Ｐウェル領域の電位が正常に
印加できず、消去ができなくなるという問題があった。
導体記憶装置では、ソースに高電位を印加し、浮遊ゲー
ト中のエレクトロンをソースに引き抜く構造のメモリセ
ルを用いると、ロウ単位での不良救済が可能であるもの
の、メモリセル面積の縮小化が困難であるという問題が
あった。この問題を解決するために、基板となるＰウェ
ル領域に高電位を印加して浮遊ゲート中のエレクトロン
をＰウェル領域に引き抜く構造のメモリセルを用いる
と、セル面積の縮小化は容易であるものの、ロウ単位で
の不良救済をした場合に、Ｐウェル領域の電位が正常に
印加できず、消去ができなくなるという問題があった。
【００１９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、メモリセルの消
去時に浮遊ゲート中のエレクトロンを基板（Ｐウェル領
域）に引き抜くタイプの半導体記憶装置において、メモ
リセル内に不良があっても確実に救済できる半導体記憶
装置を提供することにある。
れたもので、その目的とするところは、メモリセルの消
去時に浮遊ゲート中のエレクトロンを基板（Ｐウェル領
域）に引き抜くタイプの半導体記憶装置において、メモ
リセル内に不良があっても確実に救済できる半導体記憶
装置を提供することにある。
【００２０】また、半導体記憶装置内の全ブロックを一
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで、不良部分による
電位降下を抑えることができ、正常なブロックコアの消
去を妨げない半導体記憶装置を提供することにある。
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで、不良部分による
電位降下を抑えることができ、正常なブロックコアの消
去を妨げない半導体記憶装置を提供することにある。
【００２１】更に、不良アドレスの記憶素子として、本
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧を接地レベル以下まで消去することによ
り、制御ゲート電位が電源電圧で読み出しでき、制御ゲ
ート電位のコントロールの必要がなく、低電圧動作品の
動作マージンを大きくすることができる半導体記憶装置
を提供することにある。
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧を接地レベル以下まで消去することによ
り、制御ゲート電位が電源電圧で読み出しでき、制御ゲ
ート電位のコントロールの必要がなく、低電圧動作品の
動作マージンを大きくすることができる半導体記憶装置
を提供することにある。
【００２２】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルが行列状に配置さ
れた複数の第１のメモリブロックと、前記第１のメモリ
ブロックを選択する第１のデコーダと、前記第１のメモ
リブロックと同一構成の少なくとも１つの第２のメモリ
ブロックと、前記第２のメモリブロックを選択する第２
のデコーダと、ブロックアドレス情報を出力するブロッ
クアドレスバッファと、不良ブロックアドレスを記憶す
る不良ブロックアドレス記憶部と、前記不良ブロックア
ドレス記憶部に記憶されている不良ブロックアドレスと
前記ブロックアドレスバッファから入力されたブロック
アドレスとを比較する不良ブロックアドレス比較部とを
具備し、前記不良ブロックアドレス比較部で一致が検出
されたときに、不良が発生した第１のメモリブロックを
選択する前記第１のデコーダを非選択状態とすると共
に、前記第２のデコーダを選択状態にすることを特徴と
している。
載した半導体記憶装置は、メモリセルが行列状に配置さ
れた複数の第１のメモリブロックと、前記第１のメモリ
ブロックを選択する第１のデコーダと、前記第１のメモ
リブロックと同一構成の少なくとも１つの第２のメモリ
ブロックと、前記第２のメモリブロックを選択する第２
のデコーダと、ブロックアドレス情報を出力するブロッ
クアドレスバッファと、不良ブロックアドレスを記憶す
る不良ブロックアドレス記憶部と、前記不良ブロックア
ドレス記憶部に記憶されている不良ブロックアドレスと
前記ブロックアドレスバッファから入力されたブロック
アドレスとを比較する不良ブロックアドレス比較部とを
具備し、前記不良ブロックアドレス比較部で一致が検出
されたときに、不良が発生した第１のメモリブロックを
選択する前記第１のデコーダを非選択状態とすると共
に、前記第２のデコーダを選択状態にすることを特徴と
している。
【００２３】請求項２に記載したように、請求項１に記
載の半導体記憶装置において、前記複数メモリブロック
の一括消去時に、前記不良ブロックアドレス記憶部に記
憶されている不良ブロックアドレスが前記ブロックアド
レスバッファに入力され、第１のデコーダは、前記メモ
リブロック毎に設けられた第１のラッチ回路に第１のデ
ータをラッチすることにより、前記第１のラッチ回路に
第１のデータがラッチされるメモリブロック中のメモリ
セルへの消去電位の印加を禁止することを特徴とする。
載の半導体記憶装置において、前記複数メモリブロック
の一括消去時に、前記不良ブロックアドレス記憶部に記
憶されている不良ブロックアドレスが前記ブロックアド
レスバッファに入力され、第１のデコーダは、前記メモ
リブロック毎に設けられた第１のラッチ回路に第１のデ
ータをラッチすることにより、前記第１のラッチ回路に
第１のデータがラッチされるメモリブロック中のメモリ
セルへの消去電位の印加を禁止することを特徴とする。
【００２４】また、請求項３に記載したように、請求項
１または２に記載の半導体記憶装置において、前記不良
ブロックアドレス記憶部は、前記第１のメモリセルアレ
イ及び前記第２のメモリセルアレイ中のメモリセルと同
一構造のトランジスタを記憶素子として備え、前記記憶
素子の消去時には、トランジスタのしきい値電圧を接地
レベル以下まで消去し、書き込み時は電源電位よりも高
いレベルまで書き込み、読み出し時の制御ゲート電位を
電源電位とすることを特徴とする。
１または２に記載の半導体記憶装置において、前記不良
ブロックアドレス記憶部は、前記第１のメモリセルアレ
イ及び前記第２のメモリセルアレイ中のメモリセルと同
一構造のトランジスタを記憶素子として備え、前記記憶
素子の消去時には、トランジスタのしきい値電圧を接地
レベル以下まで消去し、書き込み時は電源電位よりも高
いレベルまで書き込み、読み出し時の制御ゲート電位を
電源電位とすることを特徴とする。
【００２５】請求項４に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体記憶装置において、
前記不良ブロックアドレス記憶部は、ヒューズ素子を備
え、前記ヒューズ素子をヒューズブローすることにより
不良ブロックアドレスを記憶することを特徴とする。
３いずれか１つの項に記載の半導体記憶装置において、
前記不良ブロックアドレス記憶部は、ヒューズ素子を備
え、前記ヒューズ素子をヒューズブローすることにより
不良ブロックアドレスを記憶することを特徴とする。
【００２６】請求項５に記載したように、請求項１乃至
４いずれか１つの項に記載の半導体記憶装置において、
前記不良ブロックアドレス記憶部の読み出し動作を電源
投入時に行い、内部にラッチすることを特徴とする。
４いずれか１つの項に記載の半導体記憶装置において、
前記不良ブロックアドレス記憶部の読み出し動作を電源
投入時に行い、内部にラッチすることを特徴とする。
【００２７】更に、この発明の請求項６に記載した半導
体記憶装置は、メモリセルの消去時に浮遊ゲート中のエ
レクトロンをウェル領域に引き抜くタイプの半導体記憶
装置において、メモリセルが行列状に配置されたメモリ
セルアレイ、前記メモリセルアレイ中のメモリセルの行
を選択するロウデコーダ、ブロックを選択するためのブ
ロックデコーダ、強制的に選択を禁止するためのディセ
ーブルラッチ、及び前記メモリセルアレイ中のメモリセ
ルの列を選択するためのカラム選択ゲートをそれぞれ備
えた複数のブロックコアと、前記複数のブロックコアと
同一構成の少なくとも１つの救済用のブロックコアと、
ロウアドレス信号が入力され、前記複数のブロックコア
及び救済用のブロックコア中のロウデコーダにそれぞれ
内部ロウアドレス信号を供給するロウアドレスバッファ
と、カラムアドレス信号が入力されるカラムアドレスバ
ッファと、前記カラムアドレスバッファから出力される
内部カラムアドレス信号をデコードして、前記複数のブ
ロックコア及び救済用のブロックコア中のカラム選択ゲ
ートをそれぞれ選択するカラムデコーダと、ブロックア
ドレスが入力され、前記複数のブロックコアの各ブロッ
クデコーダにブロック選択信号を出力するブロックアド
レスバッファと、不良が発生したブロックコアのアドレ
スを記憶する救済用のアドレス記憶部と、前記アドレス
記憶部に記憶されているブロックコアのアドレスと前記
ブロックアドレスバッファから出力されたブロック選択
信号とを比較するアドレス比較部と、パルス信号を出力
するディセーブルパルス発生部と、選択されたメモリセ
ルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファ
とを具備し、前記ブロックコア中のメモリセルアレイに
不良が発生したときに、このブロックコアのアドレスを
前記アドレス記憶部に記憶し、前記アドレス比較部で一
致が検出されたときに、前記アドレス比較部からディセ
ーブル信号を出力し、不良が発生したブロックコア中の
ブロックデコーダを強制非選択とし、救済用のブロック
コア中のブロックデコーダを選択状態とすることによ
り、不良が発生したブロックコアを救済用のブロックコ
アに置き換えることを特徴としている。
体記憶装置は、メモリセルの消去時に浮遊ゲート中のエ
レクトロンをウェル領域に引き抜くタイプの半導体記憶
装置において、メモリセルが行列状に配置されたメモリ
セルアレイ、前記メモリセルアレイ中のメモリセルの行
を選択するロウデコーダ、ブロックを選択するためのブ
ロックデコーダ、強制的に選択を禁止するためのディセ
ーブルラッチ、及び前記メモリセルアレイ中のメモリセ
ルの列を選択するためのカラム選択ゲートをそれぞれ備
えた複数のブロックコアと、前記複数のブロックコアと
同一構成の少なくとも１つの救済用のブロックコアと、
ロウアドレス信号が入力され、前記複数のブロックコア
及び救済用のブロックコア中のロウデコーダにそれぞれ
内部ロウアドレス信号を供給するロウアドレスバッファ
と、カラムアドレス信号が入力されるカラムアドレスバ
ッファと、前記カラムアドレスバッファから出力される
内部カラムアドレス信号をデコードして、前記複数のブ
ロックコア及び救済用のブロックコア中のカラム選択ゲ
ートをそれぞれ選択するカラムデコーダと、ブロックア
ドレスが入力され、前記複数のブロックコアの各ブロッ
クデコーダにブロック選択信号を出力するブロックアド
レスバッファと、不良が発生したブロックコアのアドレ
スを記憶する救済用のアドレス記憶部と、前記アドレス
記憶部に記憶されているブロックコアのアドレスと前記
ブロックアドレスバッファから出力されたブロック選択
信号とを比較するアドレス比較部と、パルス信号を出力
するディセーブルパルス発生部と、選択されたメモリセ
ルから読み出されたデータを増幅するセンスアンプと、
前記センスアンプとデータの授受を行う入出力バッファ
とを具備し、前記ブロックコア中のメモリセルアレイに
不良が発生したときに、このブロックコアのアドレスを
前記アドレス記憶部に記憶し、前記アドレス比較部で一
致が検出されたときに、前記アドレス比較部からディセ
ーブル信号を出力し、不良が発生したブロックコア中の
ブロックデコーダを強制非選択とし、救済用のブロック
コア中のブロックデコーダを選択状態とすることによ
り、不良が発生したブロックコアを救済用のブロックコ
アに置き換えることを特徴としている。
【００２８】請求項７に記載したように、請求項６の半
導体記憶装置において、複数ブロック同時に消去すると
きには、前記アドレス記憶部から不良アドレスを前記ブ
ロックアドレスバッファに入力し、前記不良が発生した
ブロックコアの前記ディセーブルラッチにブロック選択
信号を供給し、前記ディセーブルパルス発生部から出力
されるパルス信号に応答してディセーブル信号をラッチ
することにより、前記不良が発生したブロックコア中の
ブロックデコーダを強制非選択にすることを特徴とす
る。
導体記憶装置において、複数ブロック同時に消去すると
きには、前記アドレス記憶部から不良アドレスを前記ブ
ロックアドレスバッファに入力し、前記不良が発生した
ブロックコアの前記ディセーブルラッチにブロック選択
信号を供給し、前記ディセーブルパルス発生部から出力
されるパルス信号に応答してディセーブル信号をラッチ
することにより、前記不良が発生したブロックコア中の
ブロックデコーダを強制非選択にすることを特徴とす
る。
【００２９】また、請求項８に記載したように、請求項
６または７の半導体記憶装置において、前記複数のブロ
ックコアは、それぞれ独立したウェル内に形成されるこ
とを特徴とする。
６または７の半導体記憶装置において、前記複数のブロ
ックコアは、それぞれ独立したウェル内に形成されるこ
とを特徴とする。
【００３０】請求項１のような構成によれば、ブロック
コアを１つの単位として不良救済を行うので、基板とな
るＰウェル領域に高電位を印加して浮遊ゲート中のエレ
クトロンをＰウェル領域に引き抜く構造のメモリセルを
用いた場合に、メモリセル内に不良があっても確実に救
済できる。
コアを１つの単位として不良救済を行うので、基板とな
るＰウェル領域に高電位を印加して浮遊ゲート中のエレ
クトロンをＰウェル領域に引き抜く構造のメモリセルを
用いた場合に、メモリセル内に不良があっても確実に救
済できる。
【００３１】請求項２に示すように、半導体記憶装置内
の全ブロックを一括で消去する場合、不良のあったブロ
ックコアに対しては電圧を印加しないようにできるの
で、不良部分による電位降下を抑えることができ、正常
なブロックコアの消去を妨げない。
の全ブロックを一括で消去する場合、不良のあったブロ
ックコアに対しては電圧を印加しないようにできるの
で、不良部分による電位降下を抑えることができ、正常
なブロックコアの消去を妨げない。
【００３２】請求項３に示すように、制御ゲートが電源
電位で読み出しでき、制御ゲート電位のコントロールの
必要がなく、低電圧動作品の動作マージンを大きくする
ことができる。
電位で読み出しでき、制御ゲート電位のコントロールの
必要がなく、低電圧動作品の動作マージンを大きくする
ことができる。
【００３３】請求項４に示すように、ヒューズブローし
たか否かに応じて不良ブロックアドレスを記憶できる。
たか否かに応じて不良ブロックアドレスを記憶できる。
【００３４】請求項５に示すように、ラッチ回路による
ラッチ動作を電源投入時に行えば、ヒューズセルの読み
出しによるアクセスの遅れを防ぐことができる。
ラッチ動作を電源投入時に行えば、ヒューズセルの読み
出しによるアクセスの遅れを防ぐことができる。
【００３５】請求項６のような構成によれば、ブロック
コアを１つの単位として不良救済を行うので、基板とな
るＰウェル領域に高電位を印加して浮遊ゲート中のエレ
クトロンをＰウェル領域に引き抜く構造のメモリセルを
用いた場合に、メモリセル内に不良があっても確実に救
済できる。
コアを１つの単位として不良救済を行うので、基板とな
るＰウェル領域に高電位を印加して浮遊ゲート中のエレ
クトロンをＰウェル領域に引き抜く構造のメモリセルを
用いた場合に、メモリセル内に不良があっても確実に救
済できる。
【００３６】請求項７に示すように、不良が発生したブ
ロックコア中のブロックデコーダを強制非選択にすれ
ば、不良ブロックへの電位の印加を防ぐことができ、電
位の低下を防止できる。
ロックコア中のブロックデコーダを強制非選択にすれ
ば、不良ブロックへの電位の印加を防ぐことができ、電
位の低下を防止できる。
【００３７】請求項８に示すように、複数のブロックコ
アをそれぞれ独立したウェル内に形成すれば、不良ブロ
ックを完全に分離できる。
アをそれぞれ独立したウェル内に形成すれば、不良ブロ
ックを完全に分離できる。
【００３８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３９】図１は、この発明の実施の形態に係る半導
体記憶装置の要部を示すブロック図である。この半導体
記憶装置は、カラムアドレスバッファ４０、カラムデコ
ーダ４１、ロウアドレスバッファ４２、Ｒ／Ｄ（救済
用）アドレス記憶部４３、Ｒ／Ｄアドレス比較部４４、
ブロックアドレスバッファ４５、ディセーブルパルス発
生部４６、ブロックコア４７−０〜４７−ｎ、Ｒ／Ｄブ
ロックコア４７−ＲＤ、センスアンプ（Ｓ／Ａ）４８、
入出力バッファ４９及び入出力パッド５０等を含んで構
成されている。上記各ブロックコア４７−０〜４７−
ｎ，４７−ＲＤはそれぞれ、メモリセルアレイ５１、ロ
ウデコーダ５２、ブロックデコーダ５３、ディセーブル
ラッチ（ＬＡＴ）５４及びカラム選択ゲートＣＴ０〜Ｃ
Ｔｊを備えている。
体記憶装置の要部を示すブロック図である。この半導体
記憶装置は、カラムアドレスバッファ４０、カラムデコ
ーダ４１、ロウアドレスバッファ４２、Ｒ／Ｄ（救済
用）アドレス記憶部４３、Ｒ／Ｄアドレス比較部４４、
ブロックアドレスバッファ４５、ディセーブルパルス発
生部４６、ブロックコア４７−０〜４７−ｎ、Ｒ／Ｄブ
ロックコア４７−ＲＤ、センスアンプ（Ｓ／Ａ）４８、
入出力バッファ４９及び入出力パッド５０等を含んで構
成されている。上記各ブロックコア４７−０〜４７−
ｎ，４７−ＲＤはそれぞれ、メモリセルアレイ５１、ロ
ウデコーダ５２、ブロックデコーダ５３、ディセーブル
ラッチ（ＬＡＴ）５４及びカラム選択ゲートＣＴ０〜Ｃ
Ｔｊを備えている。
【００４０】上記各ブロックコア４７−０〜４７−ｎ，
４７−ＲＤ中のメモリセルアレイ５１は、それぞれ独立
したＰウェル領域中に形成され、各々のＰウェル領域は
Ｎウェル領域中に形成されている。そして、上記各メモ
リセルアレイ５１中には、図９に示したような不揮発性
トランジスタからなるメモリセルが行列状に配置されて
いる。各々のメモリセルはそれぞれ、上記各ブロックコ
ア４７−０〜４７−ｎ，４７−ＲＤ毎に、ドレインがビ
ット線ＢＬ０〜ＢＬｊに列毎に共通接続され、制御ゲー
トがワード線ＷＬ０〜ＷＬｋに行毎に共通接続されてい
る。
４７−ＲＤ中のメモリセルアレイ５１は、それぞれ独立
したＰウェル領域中に形成され、各々のＰウェル領域は
Ｎウェル領域中に形成されている。そして、上記各メモ
リセルアレイ５１中には、図９に示したような不揮発性
トランジスタからなるメモリセルが行列状に配置されて
いる。各々のメモリセルはそれぞれ、上記各ブロックコ
ア４７−０〜４７−ｎ，４７−ＲＤ毎に、ドレインがビ
ット線ＢＬ０〜ＢＬｊに列毎に共通接続され、制御ゲー
トがワード線ＷＬ０〜ＷＬｋに行毎に共通接続されてい
る。
【００４１】すなわち、本実施の形態の半導体記憶装置
では、図８に示した従来の半導体記憶装置における各ブ
ロックコア２６−０〜２６−ｎ中のロウ単位で救済を行
うためのＲ／Ｄメモリセルアレイ３２及びＲ／Ｄロウデ
コーダ３３は設けられていない。そして、これらに代え
て、通常選択されるブロックコア４７−０〜４７−ｎと
構成を同じくしたブロックコア単位での救済用のＲ／Ｄ
ブロックコア４７−ＲＤが設けられている。また、各ブ
ロックコア４７−０〜４７−ｎ，４７−ＲＤ中は、強制
的に選択を禁止するためのディセーブルラッチ（ＬＡ
Ｔ）５４を備えている。このディセーブルラッチ５４に
は、ブロックデコーダ５３から出力されるブロック選択
信号／Ｂｉ（ｉ＝０〜ｎ，ＲＤ）が入力されており、デ
ィセーブルパルス発生部４６から出力される信号／ＳＥ
ＴＰＬＳに応答してラッチ信号／ＤＩＳｉ（ｉ＝０〜
ｎ，ＲＤ）をラッチし、上記ブロックデコーダ５３を強
制的に非選択にするようになっている。
では、図８に示した従来の半導体記憶装置における各ブ
ロックコア２６−０〜２６−ｎ中のロウ単位で救済を行
うためのＲ／Ｄメモリセルアレイ３２及びＲ／Ｄロウデ
コーダ３３は設けられていない。そして、これらに代え
て、通常選択されるブロックコア４７−０〜４７−ｎと
構成を同じくしたブロックコア単位での救済用のＲ／Ｄ
ブロックコア４７−ＲＤが設けられている。また、各ブ
ロックコア４７−０〜４７−ｎ，４７−ＲＤ中は、強制
的に選択を禁止するためのディセーブルラッチ（ＬＡ
Ｔ）５４を備えている。このディセーブルラッチ５４に
は、ブロックデコーダ５３から出力されるブロック選択
信号／Ｂｉ（ｉ＝０〜ｎ，ＲＤ）が入力されており、デ
ィセーブルパルス発生部４６から出力される信号／ＳＥ
ＴＰＬＳに応答してラッチ信号／ＤＩＳｉ（ｉ＝０〜
ｎ，ＲＤ）をラッチし、上記ブロックデコーダ５３を強
制的に非選択にするようになっている。
【００４２】上記のような構成において、ロウアドレス
バッファ４２には、外部からロウアドレス信号ＡＤＤＲ
ｉが入力され、その出力信号ＡＲＳｉが内部ロウアドレ
ス信号として各ブロックコア４７−０〜４７−ｎ，４７
−ＲＤ中のロウデコーダ５２に供給される。このロウデ
コーダ５２により、メモリセルアレイ５１中のワード線
ＷＬ０〜ＷＬｋのうちの１本のワード線が選択される。
カラムアドレスバッファ４０には外部からカラムアドレ
ス信号ＡＤＤＣｉが入力され、その出力信号ＡＣＳｉが
内部カラムアドレス信号としてカラムデコーダ４１に供
給されてデコードされる。上記カラムデコーダ４１の出
力信号によって、各ブロックコア４７−０〜４７−ｎ，
４７−ＲＤ中のカラム選択ゲートＣＴ０〜ＣＴｊのいず
れかが選択されることにより、ビット線ＢＬ０〜ＢＬｊ
が選択される。ブロックアドレスバッファ４５には、ブ
ロックアドレス信号ＡＤＤＢＬｉが供給され、その出力
信号ＡＢＬＳｉが各ブロックコア４７−０〜４７−ｎ，
４７−ＲＤ中のブロックデコーダ５３に供給される。こ
れによって、選択されたブロックコア中のメモリセルア
レイにおける選択されたワード線と選択されたビット線
とに接続された１つのメモリセルが選択される。選択さ
れたメモリセルの記憶データは、選択されたブロックコ
アにおけるカラム選択ゲートを介してセンスアンプ４８
に供給されて増幅された後、入出力バッファ４９に供給
され、入出力パッド５０から外部に導出される。
バッファ４２には、外部からロウアドレス信号ＡＤＤＲ
ｉが入力され、その出力信号ＡＲＳｉが内部ロウアドレ
ス信号として各ブロックコア４７−０〜４７−ｎ，４７
−ＲＤ中のロウデコーダ５２に供給される。このロウデ
コーダ５２により、メモリセルアレイ５１中のワード線
ＷＬ０〜ＷＬｋのうちの１本のワード線が選択される。
カラムアドレスバッファ４０には外部からカラムアドレ
ス信号ＡＤＤＣｉが入力され、その出力信号ＡＣＳｉが
内部カラムアドレス信号としてカラムデコーダ４１に供
給されてデコードされる。上記カラムデコーダ４１の出
力信号によって、各ブロックコア４７−０〜４７−ｎ，
４７−ＲＤ中のカラム選択ゲートＣＴ０〜ＣＴｊのいず
れかが選択されることにより、ビット線ＢＬ０〜ＢＬｊ
が選択される。ブロックアドレスバッファ４５には、ブ
ロックアドレス信号ＡＤＤＢＬｉが供給され、その出力
信号ＡＢＬＳｉが各ブロックコア４７−０〜４７−ｎ，
４７−ＲＤ中のブロックデコーダ５３に供給される。こ
れによって、選択されたブロックコア中のメモリセルア
レイにおける選択されたワード線と選択されたビット線
とに接続された１つのメモリセルが選択される。選択さ
れたメモリセルの記憶データは、選択されたブロックコ
アにおけるカラム選択ゲートを介してセンスアンプ４８
に供給されて増幅された後、入出力バッファ４９に供給
され、入出力パッド５０から外部に導出される。
【００４３】次に、本実施の形態に係る半導体記憶装置
において、メモリセルアレイ５１中に不良があった場合
を考える。本装置においては、メモリセルアレイ５１に
不良があった場合は、その不良があったブロックコアの
アドレスを予めＲ／Ｄアドレス記憶部４３に記憶してお
り、このＲ／Ｄアドレス記憶部４３の出力信号ＡＦｉと
ブロックアドレスバッファ４５の出力信号ＡＢＬＳｉと
をＲ／Ｄアドレス比較部４４により比較する。この比較
結果が一致した場合、Ｒ／Ｄアドレス比較部４４から信
号ＨＩＴＢＬＫが出力される。この時、Ｒ／Ｄブロック
コア４７−ＲＤ中のブロックデコーダ５３は選択状態と
なる。また、同時にＲ／Ｄアドレス比較部４４から信号
／ＢＬＫＤＩＳが出力されて不良があったブロックコア
中の通常選択用のブロックデコーダ５３に供給され、こ
のブロックデコーダ５３は強制非選択状態となる。これ
によって、不良のあったブロックコアが救済用のＲ／Ｄ
ブロックコア４７−ＲＤに置き換えられる。この際、Ｒ
／Ｄブロックコア４７−ＲＤ中の同入力部分には、上記
信号／ＢＬＫＤＩＳは入力しない（例えば、電源＝Ｖｓ
ｓを入力する）。救済用ブロックコア４７−ＲＤ中のメ
モリセルアレイ５１中には、基板（Ｐウェル領域）と、
浮遊ゲートまたは制御ゲートとのショート等の不良がな
ければ、図９に示したような構造の不揮発性トランジス
タをメモリセルとして用いても正常に消去を行える。
において、メモリセルアレイ５１中に不良があった場合
を考える。本装置においては、メモリセルアレイ５１に
不良があった場合は、その不良があったブロックコアの
アドレスを予めＲ／Ｄアドレス記憶部４３に記憶してお
り、このＲ／Ｄアドレス記憶部４３の出力信号ＡＦｉと
ブロックアドレスバッファ４５の出力信号ＡＢＬＳｉと
をＲ／Ｄアドレス比較部４４により比較する。この比較
結果が一致した場合、Ｒ／Ｄアドレス比較部４４から信
号ＨＩＴＢＬＫが出力される。この時、Ｒ／Ｄブロック
コア４７−ＲＤ中のブロックデコーダ５３は選択状態と
なる。また、同時にＲ／Ｄアドレス比較部４４から信号
／ＢＬＫＤＩＳが出力されて不良があったブロックコア
中の通常選択用のブロックデコーダ５３に供給され、こ
のブロックデコーダ５３は強制非選択状態となる。これ
によって、不良のあったブロックコアが救済用のＲ／Ｄ
ブロックコア４７−ＲＤに置き換えられる。この際、Ｒ
／Ｄブロックコア４７−ＲＤ中の同入力部分には、上記
信号／ＢＬＫＤＩＳは入力しない（例えば、電源＝Ｖｓ
ｓを入力する）。救済用ブロックコア４７−ＲＤ中のメ
モリセルアレイ５１中には、基板（Ｐウェル領域）と、
浮遊ゲートまたは制御ゲートとのショート等の不良がな
ければ、図９に示したような構造の不揮発性トランジス
タをメモリセルとして用いても正常に消去を行える。
【００４４】このような半導体記憶装置においては、通
常、消去はブロックコア単位で行える。しかし、テスト
時間の短縮等を考えると、複数ブロックを一括で消去で
きることが望ましい。このため、テストモードとして、
複数ブロックを強制選択するモードを付加することがあ
る。この場合、不良のあるブロックコアについても強制
選択してしまう。この結果、不良セルからのリークによ
り、全ブロックに正常な基板電位ＳＬｉが印加できなく
なり、全ブロックとも消去できなくなる可能性がでてく
る。本実施の形態では、この点にも着目しており、テス
ト信号／ＢＬＫＬＯＣＫが立ち上がると、Ｒ／Ｄアドレ
ス記憶部４３に記憶されている不良アドレスデータ（信
号ＦＡＤｉ）がブロックアドレスバッファ４５に入力さ
れ、不良ブロックコア中のブロックデコーダ５３が選択
状態となる。この時、ディセーブルパルス発生部４６か
ら信号／ＳＥＴＰＬＳが出力され、このブロックのディ
セーブルラッチ５４にラッチされる。ディセーブルラッ
チ５４にラッチされると、このブロックのブロックデコ
ーダ５３は強制非選択となり、全ブロック一括消去にお
いても不良ブロックへの電位の印加を防ぐことができ、
電位の低下を防止できる。したがって、全ブロック一括
消去が可能になる。
常、消去はブロックコア単位で行える。しかし、テスト
時間の短縮等を考えると、複数ブロックを一括で消去で
きることが望ましい。このため、テストモードとして、
複数ブロックを強制選択するモードを付加することがあ
る。この場合、不良のあるブロックコアについても強制
選択してしまう。この結果、不良セルからのリークによ
り、全ブロックに正常な基板電位ＳＬｉが印加できなく
なり、全ブロックとも消去できなくなる可能性がでてく
る。本実施の形態では、この点にも着目しており、テス
ト信号／ＢＬＫＬＯＣＫが立ち上がると、Ｒ／Ｄアドレ
ス記憶部４３に記憶されている不良アドレスデータ（信
号ＦＡＤｉ）がブロックアドレスバッファ４５に入力さ
れ、不良ブロックコア中のブロックデコーダ５３が選択
状態となる。この時、ディセーブルパルス発生部４６か
ら信号／ＳＥＴＰＬＳが出力され、このブロックのディ
セーブルラッチ５４にラッチされる。ディセーブルラッ
チ５４にラッチされると、このブロックのブロックデコ
ーダ５３は強制非選択となり、全ブロック一括消去にお
いても不良ブロックへの電位の印加を防ぐことができ、
電位の低下を防止できる。したがって、全ブロック一括
消去が可能になる。
【００４５】図２は、上記図１に示した回路におけるブ
ロックアドレスバッファ４５の詳細な回路構成例を示す
回路図である。このバッファ４５は、クロックドインバ
ータ６１，６２とインバータ６３，６４を含んで構成さ
れている。上記クロックドインバータ６１，６２の入力
端にはそれぞれ、ブロックアドレス信号ＡＤＤＢＬｉと
Ｒ／Ｄアドレス記憶部４３から信号ＦＡＤｉ（不良アド
レスデータ）が供給される。また、これらクロックドイ
ンバータ６１，６２の一方のクロック入力端にはそれぞ
れテスト信号／ＢＬＫＬＯＣＫが供給され、他方のクロ
ック入力端にはこのテスト信号／ＢＬＫＬＯＣＫがイン
バータ６３で反転されて供給される。上記各クロックド
インバータ６１，６２の出力信号はインバータ６４の入
力端に供給され、このインバータ６４から出力信号ＡＢ
ＬＳｉが出力されるようになっている。
ロックアドレスバッファ４５の詳細な回路構成例を示す
回路図である。このバッファ４５は、クロックドインバ
ータ６１，６２とインバータ６３，６４を含んで構成さ
れている。上記クロックドインバータ６１，６２の入力
端にはそれぞれ、ブロックアドレス信号ＡＤＤＢＬｉと
Ｒ／Ｄアドレス記憶部４３から信号ＦＡＤｉ（不良アド
レスデータ）が供給される。また、これらクロックドイ
ンバータ６１，６２の一方のクロック入力端にはそれぞ
れテスト信号／ＢＬＫＬＯＣＫが供給され、他方のクロ
ック入力端にはこのテスト信号／ＢＬＫＬＯＣＫがイン
バータ６３で反転されて供給される。上記各クロックド
インバータ６１，６２の出力信号はインバータ６４の入
力端に供給され、このインバータ６４から出力信号ＡＢ
ＬＳｉが出力されるようになっている。
【００４６】上記テスト信号／ＢＬＫＬＯＣＫは、通常
“Ｈ”レベルになっており、この時には出力信号ＡＢＬ
Ｓｉとして上記ブロックアドレス信号ＡＤＤＢＬｉがク
ロックドインバータ６１とインバータ６４を介して転送
され出力される。一方、テスト時には上記テスト信号／
ＢＬＫＬＯＣＫが“Ｌ”レベルとなり、出力信号ＡＢＬ
Ｓｉとして上記不良アドレスデータを示す信号ＦＡＤｉ
がクロックドインバータ６２とインバータ６４を介して
転送され出力される。上記ブロックアドレスバッファ４
５の出力信号ＡＢＬＳｉは、各ブロックコア４７−０〜
４７−ｎとＲ／Ｄブロックコア４７−ＲＤ中のブロック
デコーダ５３に供給される。
“Ｈ”レベルになっており、この時には出力信号ＡＢＬ
Ｓｉとして上記ブロックアドレス信号ＡＤＤＢＬｉがク
ロックドインバータ６１とインバータ６４を介して転送
され出力される。一方、テスト時には上記テスト信号／
ＢＬＫＬＯＣＫが“Ｌ”レベルとなり、出力信号ＡＢＬ
Ｓｉとして上記不良アドレスデータを示す信号ＦＡＤｉ
がクロックドインバータ６２とインバータ６４を介して
転送され出力される。上記ブロックアドレスバッファ４
５の出力信号ＡＢＬＳｉは、各ブロックコア４７−０〜
４７−ｎとＲ／Ｄブロックコア４７−ＲＤ中のブロック
デコーダ５３に供給される。
【００４７】図３は、上記図１に示した回路におけるＲ
／Ｄアドレス記憶部４３の一部の構成例を示しており、
メモリセルをヒューズセルとして使用する場合の回路例
である。この回路は、メモリセルトランジスタＣ１、Ｐ
チャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＰ１、０Ｖ
付近のＶｔｈを持つＮチャネル型ＭＯＳ（ＮＭＯＳ）ト
ランジスタＮ１、クロックドインバータＣＩＮＶ１，Ｃ
ＩＮＶ２，ＣＩＮＶ３、及びインバータＩＮＶ１，ＩＮ
Ｖ２を含んでいる。メモリセルトランジスタ（以下、ヒ
ューズセルと称する）Ｃ１は、本体（各メモリセルアレ
イ５１中のメモリセル）と同一構造のトランジスタで、
アドレスの情報を記憶するものである。ここで、アドレ
ス“０”を記憶する場合、ヒューズセルＣ１のしきい値
電圧は接地（ＧＮＤ）レベル以下まで深く消去される。
また、“１”を記憶する場合、正のレベル（例えばＶｔ
ｈ＝５Ｖ）まで書き込まれている。一方、ＰＭＯＳトラ
ンジスタＰ１は、ヒューズセルＣ１の情報を読み出す際
の負荷であり、ゲート信号ＧＬＯＡＤにより、微少電流
（例えば１μＡ）が流れるようなサイズに設定されてい
る。この時、ゲート信号ＧＬＯＡＤは０Ｖレベルでも良
いし、上記微少電流を流すための中間電位であっても良
い。また、ゲートに信号ＦＳＢＩＡＳが入力されるＮＭ
ＯＳトランジスタＮ１は、ヒューズセルＣ１のドレイン
の電位を制限する働きがある。この信号ＦＳＢＩＡＳの
レベルとしては、ドレイン電位よりもＮＭＯＳトランジ
スタＮ１のしきい値電圧ＶｔｈＮ分高い電位が入力され
る。
／Ｄアドレス記憶部４３の一部の構成例を示しており、
メモリセルをヒューズセルとして使用する場合の回路例
である。この回路は、メモリセルトランジスタＣ１、Ｐ
チャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＰ１、０Ｖ
付近のＶｔｈを持つＮチャネル型ＭＯＳ（ＮＭＯＳ）ト
ランジスタＮ１、クロックドインバータＣＩＮＶ１，Ｃ
ＩＮＶ２，ＣＩＮＶ３、及びインバータＩＮＶ１，ＩＮ
Ｖ２を含んでいる。メモリセルトランジスタ（以下、ヒ
ューズセルと称する）Ｃ１は、本体（各メモリセルアレ
イ５１中のメモリセル）と同一構造のトランジスタで、
アドレスの情報を記憶するものである。ここで、アドレ
ス“０”を記憶する場合、ヒューズセルＣ１のしきい値
電圧は接地（ＧＮＤ）レベル以下まで深く消去される。
また、“１”を記憶する場合、正のレベル（例えばＶｔ
ｈ＝５Ｖ）まで書き込まれている。一方、ＰＭＯＳトラ
ンジスタＰ１は、ヒューズセルＣ１の情報を読み出す際
の負荷であり、ゲート信号ＧＬＯＡＤにより、微少電流
（例えば１μＡ）が流れるようなサイズに設定されてい
る。この時、ゲート信号ＧＬＯＡＤは０Ｖレベルでも良
いし、上記微少電流を流すための中間電位であっても良
い。また、ゲートに信号ＦＳＢＩＡＳが入力されるＮＭ
ＯＳトランジスタＮ１は、ヒューズセルＣ１のドレイン
の電位を制限する働きがある。この信号ＦＳＢＩＡＳの
レベルとしては、ドレイン電位よりもＮＭＯＳトランジ
スタＮ１のしきい値電圧ＶｔｈＮ分高い電位が入力され
る。
【００４８】上記２個のクロックドインバータＣＩＮＶ
１，ＣＩＮＶ２とインバータＩＶＮ１は、ヒューズセル
Ｃ１の記憶情報を保持するラッチ回路を構成している。
このラッチ回路によるラッチ動作は、電源投入時に行わ
れる。これは、ヒューズセルＣ１の読み出しによるアク
セスの遅れを防ぐためである。電源投入時には、信号Ｇ
ＬＯＡＤ及び信号ＦＳＢＩＡＳを前述した読み出し時の
電位に設定する。また、ヒューズセルＣ１の制御ゲート
ＶＣＧは、例えば電源投入時の電源電圧、例えば１Ｖに
設定される。ソース電位及びウェル電位となる信号ＶＳ
ＯＵも０Ｖである。この時、信号ＦＳＲＥＡＤは“Ｈ”
レベルであり、信号／ＦＳＲＥＡＤはその反転信号とな
っている。これにより、ヒューズセルに“０”アドレス
が記憶されている場合、しきい値電圧は負に消去されて
いるため電流を流し、信号ＡＦｉとして“０”が出力さ
れる。また、“１”アドレスが記憶されている場合は、
しきい値電圧Ｖｔｈは正に書き込まれているため電流は
流れず、信号ＡＦｉとして“１”が出力される。読み出
しが終わると、信号ＦＳＲＥＡＤは“Ｌ”レベルにな
り、ヒューズセルの情報がラッチされる。この際、読み
出し時のヒューズセルＣ１の制御ゲートＶＣＧは電源電
圧レベルであるため、電源電圧が低い状態で読み出し動
作を行っても制御ゲートの電位をコントロールする必要
がなく、低電圧動作品で特に有効となる。
１，ＣＩＮＶ２とインバータＩＶＮ１は、ヒューズセル
Ｃ１の記憶情報を保持するラッチ回路を構成している。
このラッチ回路によるラッチ動作は、電源投入時に行わ
れる。これは、ヒューズセルＣ１の読み出しによるアク
セスの遅れを防ぐためである。電源投入時には、信号Ｇ
ＬＯＡＤ及び信号ＦＳＢＩＡＳを前述した読み出し時の
電位に設定する。また、ヒューズセルＣ１の制御ゲート
ＶＣＧは、例えば電源投入時の電源電圧、例えば１Ｖに
設定される。ソース電位及びウェル電位となる信号ＶＳ
ＯＵも０Ｖである。この時、信号ＦＳＲＥＡＤは“Ｈ”
レベルであり、信号／ＦＳＲＥＡＤはその反転信号とな
っている。これにより、ヒューズセルに“０”アドレス
が記憶されている場合、しきい値電圧は負に消去されて
いるため電流を流し、信号ＡＦｉとして“０”が出力さ
れる。また、“１”アドレスが記憶されている場合は、
しきい値電圧Ｖｔｈは正に書き込まれているため電流は
流れず、信号ＡＦｉとして“１”が出力される。読み出
しが終わると、信号ＦＳＲＥＡＤは“Ｌ”レベルにな
り、ヒューズセルの情報がラッチされる。この際、読み
出し時のヒューズセルＣ１の制御ゲートＶＣＧは電源電
圧レベルであるため、電源電圧が低い状態で読み出し動
作を行っても制御ゲートの電位をコントロールする必要
がなく、低電圧動作品で特に有効となる。
【００４９】図４は、上記図１に示した回路におけるＲ
／Ｄアドレス記憶部の他の構成例を示している。上記図
３に示した回路ではメモリセルを使用する場合を例にと
って説明したが、ここではヒューズＦを用いている。基
本的な回路構成は図３に示した回路と同じであるので同
一部分に同じ符号を付してその詳細な説明は省略する。
上記のような構成において、ヒューズＦをレーザーブロ
ーすると、図３に示したメモリセルＣ１に“１”を記憶
したのと等価（信号ＡＦｉが“１”レベル）になり、レ
ーザーブローしない場合には“０”を記憶した場合と等
価（信号ＡＦｉが“０”レベル）になる。そして、テス
ト信号／ＢＬＫＬＯＣＫが立ち上がると上記信号ＡＦｉ
がクロックドインバータＣＩＮＶ３を介して信号ＦＡＤ
ｉとしてブロックアドレスバッファ４５に供給される。
このように、ヒューズＦを切断するか否かに応じて図３
に示した回路と実質的に同じ動作を行う。
／Ｄアドレス記憶部の他の構成例を示している。上記図
３に示した回路ではメモリセルを使用する場合を例にと
って説明したが、ここではヒューズＦを用いている。基
本的な回路構成は図３に示した回路と同じであるので同
一部分に同じ符号を付してその詳細な説明は省略する。
上記のような構成において、ヒューズＦをレーザーブロ
ーすると、図３に示したメモリセルＣ１に“１”を記憶
したのと等価（信号ＡＦｉが“１”レベル）になり、レ
ーザーブローしない場合には“０”を記憶した場合と等
価（信号ＡＦｉが“０”レベル）になる。そして、テス
ト信号／ＢＬＫＬＯＣＫが立ち上がると上記信号ＡＦｉ
がクロックドインバータＣＩＮＶ３を介して信号ＦＡＤ
ｉとしてブロックアドレスバッファ４５に供給される。
このように、ヒューズＦを切断するか否かに応じて図３
に示した回路と実質的に同じ動作を行う。
【００５０】図５は、上記図１に示した回路におけるブ
ロックアドレス比較部４４の構成例を示す回路図であ
る。ブロックアドレス比較部４４は、ブロックアドレス
のビット数分だけ設けられたＲ／Ｄアドレス検知器７１
と、これら検知器７１の出力信号がそれぞれ供給される
論理回路部７２とから構成されている。上記各検知器７
１は、インバータ７３，７４，７５、ＰＭＯＳトランジ
スタ７６，７７及びＮＭＯＳトランジスタ７８，７９を
含んで構成されている。Ｒ／Ｄアドレス記憶部４３から
供給される信号ＡＦｉは、上記インバータ７３の入力端
及びトランジスタ７６，７８のゲートに供給される。上
記インバータ７３の出力信号は、上記トランジスタ７
９，７７のゲートに供給される。ブロックアドレスバッ
ファ４５から出力される信号ＡＢＬＳｉは、インバータ
７４の入力端及びトランジスタ７６，７９の電流通路の
一端に供給される。上記インバータ７４の出力信号は、
トランジスタ７８，７７の電流通路の一端に接続され
る。上記トランジスタ７６〜７９の電流通路の他端はイ
ンバータ７５の入力端に接続され、このインバータ７５
から信号ＨＩＴｉが出力される。
ロックアドレス比較部４４の構成例を示す回路図であ
る。ブロックアドレス比較部４４は、ブロックアドレス
のビット数分だけ設けられたＲ／Ｄアドレス検知器７１
と、これら検知器７１の出力信号がそれぞれ供給される
論理回路部７２とから構成されている。上記各検知器７
１は、インバータ７３，７４，７５、ＰＭＯＳトランジ
スタ７６，７７及びＮＭＯＳトランジスタ７８，７９を
含んで構成されている。Ｒ／Ｄアドレス記憶部４３から
供給される信号ＡＦｉは、上記インバータ７３の入力端
及びトランジスタ７６，７８のゲートに供給される。上
記インバータ７３の出力信号は、上記トランジスタ７
９，７７のゲートに供給される。ブロックアドレスバッ
ファ４５から出力される信号ＡＢＬＳｉは、インバータ
７４の入力端及びトランジスタ７６，７９の電流通路の
一端に供給される。上記インバータ７４の出力信号は、
トランジスタ７８，７７の電流通路の一端に接続され
る。上記トランジスタ７６〜７９の電流通路の他端はイ
ンバータ７５の入力端に接続され、このインバータ７５
から信号ＨＩＴｉが出力される。
【００５１】上記論理回路部７２は、ナンドゲート８０
及びインバータ８１，８２で構成されている。上記ナン
ドゲート８０の第１の入力端には、メモリが活性化時に
“Ｈ”レベルとなる信号ＥＮＡＢＬＥが供給される。第
２乃至第４の入力端にはそれぞれ、３段のＲ／Ｄアドレ
ス検知器７１から出力される信号ＨＩＴ０，ＨＩＴ１，
ＨＩＴ２がそれぞれ供給される。このナンドゲート８０
の出力は、インバータ８１を介して信号ＨＩＴＢＬＫと
して出力されるとともに、インバータ８１，８２を順次
介して信号／ＢＬＫＤＩＳとして出力される。
及びインバータ８１，８２で構成されている。上記ナン
ドゲート８０の第１の入力端には、メモリが活性化時に
“Ｈ”レベルとなる信号ＥＮＡＢＬＥが供給される。第
２乃至第４の入力端にはそれぞれ、３段のＲ／Ｄアドレ
ス検知器７１から出力される信号ＨＩＴ０，ＨＩＴ１，
ＨＩＴ２がそれぞれ供給される。このナンドゲート８０
の出力は、インバータ８１を介して信号ＨＩＴＢＬＫと
して出力されるとともに、インバータ８１，８２を順次
介して信号／ＢＬＫＤＩＳとして出力される。
【００５２】上記構成では、Ｒ／Ｄアドレス記憶部４３
の出力信号ＡＦｉとブロックアドレスバッファ４５の出
力信号ＡＢＬＳｉとをＲ／Ｄアドレス検知器７１で比較
し、この比較結果が一致した場合、論理回路部７２から
信号ＨＩＴＢＬＫが出力される。これによって、Ｒ／Ｄ
ブロックコア４７−ＲＤ中のブロックデコーダ５３を選
択状態にでき、同時に論理回路部７２から信号／ＢＬＫ
ＤＩＳが出力されて不良があったブロックコア中の通常
選択用のブロックデコーダ５３に供給され、このブロッ
クデコーダ５３は強制非選択状態となる。よって、不良
のあったブロックコアを救済用のＲ／Ｄブロックコア４
７−ＲＤに置き換えることができる。
の出力信号ＡＦｉとブロックアドレスバッファ４５の出
力信号ＡＢＬＳｉとをＲ／Ｄアドレス検知器７１で比較
し、この比較結果が一致した場合、論理回路部７２から
信号ＨＩＴＢＬＫが出力される。これによって、Ｒ／Ｄ
ブロックコア４７−ＲＤ中のブロックデコーダ５３を選
択状態にでき、同時に論理回路部７２から信号／ＢＬＫ
ＤＩＳが出力されて不良があったブロックコア中の通常
選択用のブロックデコーダ５３に供給され、このブロッ
クデコーダ５３は強制非選択状態となる。よって、不良
のあったブロックコアを救済用のＲ／Ｄブロックコア４
７−ＲＤに置き換えることができる。
【００５３】図６は、上記図１に示した回路におけるブ
ロックデコーダ５３とディセーブルラッチ５４の構成例
を示す回路図である。ブロックデコーダ５３は、ナンド
ゲート９０，９１、インバータ９２，９３及びソース電
圧発生器９４を含んで構成され、ディセーブルラッチ５
４はナンドゲート９５、ＰＭＯＳトランジスタ９６〜９
８、及びＮＭＯＳトランジスタ９９〜１０１を含んで構
成されている。上記ナンドゲート９０の第１乃至第３の
入力端にはブロックアドレスバッファ４５から出力され
る信号ＡＢＬＳ０〜ＡＢＬＳ２が供給され、第４の入力
端には上記ブロックアドレス比較部４４中のインバータ
８２の出力信号／ＢＬＫＤＩＳが供給される。このナン
ドゲート９０の出力信号（ブロック選択信号）Ｂｉは、
インバータ９２の入力端に供給されるとともに、トラン
ジスタ９６，１００のゲートに供給される。上記インバ
ータ９２の出力信号は、ナンドゲート９１の一方の入力
端に供給され、このナンドゲート９１の他方の入力端に
は上記ナンドゲート９５の出力信号（ラッチ信号）／Ｄ
ＩＳｉが供給される。上記ナンドゲート９１の出力信号
は、インバータ９３を介してソース電圧発生器９４に供
給され、このソース電圧発生器９４から信号ＳＬｉが出
力され、メモリセルアレイ５１に供給される。
ロックデコーダ５３とディセーブルラッチ５４の構成例
を示す回路図である。ブロックデコーダ５３は、ナンド
ゲート９０，９１、インバータ９２，９３及びソース電
圧発生器９４を含んで構成され、ディセーブルラッチ５
４はナンドゲート９５、ＰＭＯＳトランジスタ９６〜９
８、及びＮＭＯＳトランジスタ９９〜１０１を含んで構
成されている。上記ナンドゲート９０の第１乃至第３の
入力端にはブロックアドレスバッファ４５から出力され
る信号ＡＢＬＳ０〜ＡＢＬＳ２が供給され、第４の入力
端には上記ブロックアドレス比較部４４中のインバータ
８２の出力信号／ＢＬＫＤＩＳが供給される。このナン
ドゲート９０の出力信号（ブロック選択信号）Ｂｉは、
インバータ９２の入力端に供給されるとともに、トラン
ジスタ９６，１００のゲートに供給される。上記インバ
ータ９２の出力信号は、ナンドゲート９１の一方の入力
端に供給され、このナンドゲート９１の他方の入力端に
は上記ナンドゲート９５の出力信号（ラッチ信号）／Ｄ
ＩＳｉが供給される。上記ナンドゲート９１の出力信号
は、インバータ９３を介してソース電圧発生器９４に供
給され、このソース電圧発生器９４から信号ＳＬｉが出
力され、メモリセルアレイ５１に供給される。
【００５４】一方、ディセーブルパルス発生部４６から
出力される信号／ＳＥＴＰＬＳは、上記トランジスタ９
７，９９のゲートに供給され、信号／ＣＬＲＰＬＳはナ
ンドゲート９５の一方の入力端に供給される。上記信号
／ＳＥＴＰＬＳは当該ラッチ５４をセットするものであ
り、信号／ＣＬＲＰＬＳはリセットするための信号であ
る。上記トランジスタ９６，９７，９９の電流通路は直
列接続され、直列接続された電流通路の一端は電源に、
他端はトランジスタ１００，１０１の電流通路の接続点
に接続されている。また、トランジスタ９８，１００，
１０１の電流通路は電源と接地点間に接続されている。
そして、上記トランジスタ９７，９９の電流通路の接続
点、及び上記トランジスタ９８，１００の電流通路の接
続点はそれぞれナンドゲート９５の他方の入力端に接続
され、このナンドゲート９５の出力信号がトランジスタ
９８，１０１のゲートに供給されるようになっている。
出力される信号／ＳＥＴＰＬＳは、上記トランジスタ９
７，９９のゲートに供給され、信号／ＣＬＲＰＬＳはナ
ンドゲート９５の一方の入力端に供給される。上記信号
／ＳＥＴＰＬＳは当該ラッチ５４をセットするものであ
り、信号／ＣＬＲＰＬＳはリセットするための信号であ
る。上記トランジスタ９６，９７，９９の電流通路は直
列接続され、直列接続された電流通路の一端は電源に、
他端はトランジスタ１００，１０１の電流通路の接続点
に接続されている。また、トランジスタ９８，１００，
１０１の電流通路は電源と接地点間に接続されている。
そして、上記トランジスタ９７，９９の電流通路の接続
点、及び上記トランジスタ９８，１００の電流通路の接
続点はそれぞれナンドゲート９５の他方の入力端に接続
され、このナンドゲート９５の出力信号がトランジスタ
９８，１０１のゲートに供給されるようになっている。
【００５５】このような構成において、ブロックデコー
ダ５３は、ブロックアドレスバッファから出力される信
号ＡＢＬＳｉ（ＡＢＬＳ０，ＡＢＬＳ１，ＡＢＬＳ２）
とＲ／Ｄアドレス比較部４４から出力される信号／ＢＬ
ＫＤＩＳとに応じてソース線電圧発生器９４の動作を制
御してブロックコア毎に選択的に基板電位ＳＬｉ与える
ことができる。また、ディセーブルラッチ５４によって
不良ブロックコア中のブロックデコーダ５３が強制非選
択となるので、全ブロック一括消去においても不良ブロ
ックへの電位の印加を防ぐことができ、電位の低下を防
止できる。この結果、全ブロック一括消去が可能にな
る。
ダ５３は、ブロックアドレスバッファから出力される信
号ＡＢＬＳｉ（ＡＢＬＳ０，ＡＢＬＳ１，ＡＢＬＳ２）
とＲ／Ｄアドレス比較部４４から出力される信号／ＢＬ
ＫＤＩＳとに応じてソース線電圧発生器９４の動作を制
御してブロックコア毎に選択的に基板電位ＳＬｉ与える
ことができる。また、ディセーブルラッチ５４によって
不良ブロックコア中のブロックデコーダ５３が強制非選
択となるので、全ブロック一括消去においても不良ブロ
ックへの電位の印加を防ぐことができ、電位の低下を防
止できる。この結果、全ブロック一括消去が可能にな
る。
【００５６】上述したように、この発明によれば、メモ
リセルの消去時に浮遊ゲートのエレクトロンを基板（Ｐ
ウェル領域）に引き抜くタイプの半導体記憶装置におい
て、メモリセル内に不良があっても確実に救済できる。
リセルの消去時に浮遊ゲートのエレクトロンを基板（Ｐ
ウェル領域）に引き抜くタイプの半導体記憶装置におい
て、メモリセル内に不良があっても確実に救済できる。
【００５７】また、半導体記憶装置内の全ブロックを一
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで不良部分による電
位降下を抑えることができ、正常なブロックコアの消去
を妨げない効果がある。
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで不良部分による電
位降下を抑えることができ、正常なブロックコアの消去
を妨げない効果がある。
【００５８】更に、不良アドレスの記憶素子として、本
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧をＧＮＤ以下のレベルのままで消去するこ
とにより、制御ゲートの電圧を電源電圧で読み出しで
き、制御ゲート電位のコントロールの必要がなく、低電
圧動作品の動作マージンを大きくすることができる。
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧をＧＮＤ以下のレベルのままで消去するこ
とにより、制御ゲートの電圧を電源電圧で読み出しで
き、制御ゲート電位のコントロールの必要がなく、低電
圧動作品の動作マージンを大きくすることができる。
【００５９】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルの消去時に浮遊ゲートのエレクトロンを
基板（Ｐウェル領域）に引き抜くタイプの半導体記憶装
置において、メモリセル内に不良があっても確実に救済
できる半導体記憶装置が得られる。
ば、メモリセルの消去時に浮遊ゲートのエレクトロンを
基板（Ｐウェル領域）に引き抜くタイプの半導体記憶装
置において、メモリセル内に不良があっても確実に救済
できる半導体記憶装置が得られる。
【００６０】また、半導体記憶装置内の全ブロックを一
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで、不良部分による
電位降下を抑えることができ、正常なブロックコアの消
去を妨げない半導体記憶装置が得られる。
括で消去する場合、不良のあったブロックコアに対して
は電圧を印加しないようにすることで、不良部分による
電位降下を抑えることができ、正常なブロックコアの消
去を妨げない半導体記憶装置が得られる。
【００６１】更に、不良アドレスの記憶素子として、本
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧を接地レベル以下まで消去することによ
り、制御ゲート電位が電源電圧で読み出しでき、制御ゲ
ート電位のコントロールの必要がなく、低電圧動作品の
動作マージンを大きくすることができる半導体記憶装置
を提供することにある。
体と同様なメモリセルを使用し、消去時のメモリセルの
しきい値電圧を接地レベル以下まで消去することによ
り、制御ゲート電位が電源電圧で読み出しでき、制御ゲ
ート電位のコントロールの必要がなく、低電圧動作品の
動作マージンを大きくすることができる半導体記憶装置
を提供することにある。
【図１】この発明の実施の形態に係る半導体記憶装置の
要部を示すブロック図。
要部を示すブロック図。
【図２】図１に示した回路におけるブロックアドレスバ
ッファの詳細な回路構成例を示す回路図。
ッファの詳細な回路構成例を示す回路図。
【図３】図１に示した回路におけるＲ／Ｄアドレス記憶
部の一部の構成例を示しており、メモリセルをヒューズ
セルとして使用する場合の回路例を示す図。
部の一部の構成例を示しており、メモリセルをヒューズ
セルとして使用する場合の回路例を示す図。
【図４】図１に示した回路におけるＲ／Ｄアドレス記憶
部の他の構成例を示す回路図。
部の他の構成例を示す回路図。
【図５】図１に示した回路におけるブロックアドレス比
較部の構成例を示す回路図。
較部の構成例を示す回路図。
【図６】図１に示した回路におけるブロックデコーダと
ラッチの構成例を示す回路図。
ラッチの構成例を示す回路図。
【図７】電気的にデータの消去／再書き込みを行うＥＥ
ＰＲＯＭにおける従来のメモリセルの断面構成図。
ＰＲＯＭにおける従来のメモリセルの断面構成図。
【図８】積層ゲート構造のＭＯＳ型トランジスタをメモ
リセルとして用い、不良が発生したときに救済するため
の救済手段を設けた従来の半導体記憶装置の概略構成を
示すブロック図。
リセルとして用い、不良が発生したときに救済するため
の救済手段を設けた従来の半導体記憶装置の概略構成を
示すブロック図。
【図９】電気的にデータの消去／再書き込みを行うＥＥ
ＰＲＯＭにおける改良されたメモリセルの断面構成図。
ＰＲＯＭにおける改良されたメモリセルの断面構成図。
４０…カラムアドレスバッファ、 ４１…カラムデコーダ、 ４２…ロウアドレスバッファ、 ４３…Ｒ／Ｄアドレス記憶部、 ４４…Ｒ／Ｄアドレス比較部、 ４５…ブロックアドレスバッファ、 ４６…ディセーブルパルス発生部、 ４７−０〜４７−ｎ…ブロックコア、 ４７−ＲＤ…Ｒ／Ｄブロックコア、 ４８…センスアンプ（Ｓ／Ａ）、 ４９…入出力バッファ、 ５０…入出力パッド、 ５１…メモリセルアレイ、 ５２…ロウデコーダ、 ５３…ブロックデコーダ、 ５４…ディセーブルラッチ、 ＣＴ０〜ＣＴｊ…カラム選択ゲート Ｃ１…メモリセルトランジスタ、 Ｐ１…ＰＭＯＳトランジスタ、 Ｎ１…ＮＭＯＳトランジスタ、 ＣＩＮＶ１，ＣＩＮＶ２，ＣＩＮＶ３…クロックドイン
バータ、 ＩＮＶ１，ＩＮＶ２…インバータ。
バータ、 ＩＮＶ１，ＩＮＶ２…インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｇ１１Ｃ 17/00 ６３９Ａ ５Ｌ１０６ 21/8247 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 Ｆターム(参考） 5B018 GA06 HA21 HA25 HA26 HA35 KA15 KA18 NA06 PA01 QA13 QA15 RA11 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD08 AD13 AE08 5B060 AA02 AA08 AA14 AB13 AB30 AC11 CA12 5F001 AA02 AB08 AD16 AE02 AE03 AE08 5F083 EP61 EP62 EP67 ER02 ER19 ER21 ER22 LA04 LA05 LA06 LA10 ZA10 ZA20 5L106 AA10 CC04 CC09 CC16 CC21
Claims (8)
- 【請求項１】 メモリセルが行列状に配置された複数の
第１のメモリブロックと、 前記第１のメモリブロックを選択する第１のデコーダ
と、 前記第１のメモリブロックと同一構成の少なくとも１つ
の第２のメモリブロックと、 前記第２のメモリブロックを選択する第２のデコーダ
と、 ブロックアドレス情報を出力するブロックアドレスバッ
ファと、 不良ブロックアドレスを記憶する不良ブロックアドレス
記憶部と、 前記不良ブロックアドレス記憶部に記憶されている不良
ブロックアドレスと前記ブロックアドレスバッファから
入力されたブロックアドレスとを比較する不良ブロック
アドレス比較部とを具備し、 前記不良ブロックアドレス比較部で一致が検出されたと
きに、不良が発生した第１のメモリブロックを選択する
前記第１のデコーダを非選択状態とすると共に、前記第
２のデコーダを選択状態にすることを特徴とする半導体
記憶装置。 - 【請求項２】 複数メモリブロックの一括消去時に、前
記不良ブロックアドレス記憶部に記憶されている不良ブ
ロックアドレスが前記ブロックアドレスバッファに入力
され、前記第１のデコーダは、前記メモリブロック毎に
設けられた第１のラッチ回路に第１のデータをラッチす
ることにより、前記第１のラッチ回路に第１のデータが
ラッチされるメモリブロック中のメモリセルへの消去電
位の印加を禁止することを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記不良ブロックアドレス記憶部は、前
記第１のメモリセルアレイ及び前記第２のメモリセルア
レイ中のメモリセルと同一構造のトランジスタを記憶素
子として備え、前記記憶素子の消去時には、トランジス
タのしきい値電圧を接地レベル以下まで消去し、書き込
み時は電源電位よりも高いレベルまで書き込み、読み出
し時の制御ゲート電位を電源電位とすることを特徴とす
る請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記不良ブロックアドレス記憶部は、ヒ
ューズ素子を備え、前記ヒューズ素子をヒューズブロー
することにより不良ブロックアドレスを記憶することを
特徴とする請求項１乃至３いずれか１つの項に記載の半
導体記憶装置。 - 【請求項５】 前記不良ブロックアドレス記憶部の読み
出し動作を電源投入時に行い、内部にラッチすることを
特徴とする請求項１乃至４いずれか１つの項に記載の半
導体記憶装置。 - 【請求項６】 メモリセルの消去時に浮遊ゲート中のエ
レクトロンをウェル領域に引き抜くタイプの半導体記憶
装置において、 メモリセルが行列状に配置されたメモリセルアレイ、前
記メモリセルアレイ中のメモリセルの行を選択するロウ
デコーダ、ブロックを選択するためのブロックデコー
ダ、強制的に選択を禁止するためのディセーブルラッ
チ、及び前記メモリセルアレイ中のメモリセルの列を選
択するためのカラム選択ゲートをそれぞれ備えた複数の
ブロックコアと、 前記複数のブロックコアと同一構成の少なくとも１つの
救済用のブロックコアと、 ロウアドレス信号が入力され、前記複数のブロックコア
及び救済用のブロックコア中のロウデコーダにそれぞれ
内部ロウアドレス信号を供給するロウアドレスバッファ
と、 カラムアドレス信号が入力されるカラムアドレスバッフ
ァと、 前記カラムアドレスバッファから出力される内部カラム
アドレス信号をデコードして、前記複数のブロックコア
及び救済用のブロックコア中のカラム選択ゲートをそれ
ぞれ選択するカラムデコーダと、 ブロックアドレスが入力され、前記複数のブロックコア
の各ブロックデコーダにブロック選択信号を出力するブ
ロックアドレスバッファと、 不良が発生したブロックコアのアドレスを記憶する救済
用のアドレス記憶部と、 前記アドレス記憶部に記憶されているブロックコアのア
ドレスと前記ブロックアドレスバッファから出力された
ブロック選択信号とを比較するアドレス比較部と、 パルス信号を出力するディセーブルパルス発生部と、 選択されたメモリセルから読み出されたデータを増幅す
るセンスアンプと、 前記センスアンプとデータの授受を行う入出力バッファ
とを具備し、 前記ブロックコア中のメモリセルアレイに不良が発生し
たときに、このブロックコアのアドレスを前記アドレス
記憶部に記憶し、前記アドレス比較部で一致が検出され
たときに、前記アドレス比較部からディセーブル信号を
出力し、不良が発生したブロックコア中のブロックデコ
ーダを強制非選択とし、救済用のブロックコア中のブロ
ックデコーダを選択状態とすることにより、不良が発生
したブロックコアを救済用のブロックコアに置き換える
ことを特徴とする半導体記憶装置。 - 【請求項７】 複数ブロック同時に消去するときには、
前記アドレス記憶部から不良アドレスを前記ブロックア
ドレスバッファに入力し、前記不良が発生したブロック
コアの前記ディセーブルラッチにブロック選択信号を供
給し、前記ディセーブルパルス発生部から出力されるパ
ルス信号に応答してディセーブル信号をラッチすること
により、前記不良が発生したブロックコア中のブックデ
コーダを強制非選択にすることを特徴とする請求項６に
記載の半導体記憶装置。 - 【請求項８】 前記複数のブロックコアは、それぞれ独
立したウェル内に形成されることを特徴とする請求項６
または７に記載の半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07743299A JP4413306B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体記憶装置 |
| TW089104073A TWI223267B (en) | 1999-03-23 | 2000-03-07 | Semiconductor memory device for effecting erasing operation in block unit |
| US09/532,824 US6327180B2 (en) | 1999-03-23 | 2000-03-21 | Semiconductor memory device for effecting erasing operation in block unit |
| KR10-2000-0014473A KR100377307B1 (ko) | 1999-03-23 | 2000-03-22 | 블럭 단위로 소거를 행하는 반도체 기억 장치 |
| DE60006177T DE60006177T2 (de) | 1999-03-23 | 2000-03-23 | Block-löschbare Halbleiterspeicherschaltung mit Ersetzung defekter Speicherblöcke |
| CNB001043927A CN1199188C (zh) | 1999-03-23 | 2000-03-23 | 以块单位进行擦除的半导体存储装置 |
| EP00105946A EP1039388B1 (en) | 1999-03-23 | 2000-03-23 | Block erasable semiconductor memory device with defective block replacement |
| US09/961,429 US6496413B2 (en) | 1999-03-23 | 2001-09-25 | Semiconductor memory device for effecting erasing operation in block unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07743299A JP4413306B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000276896A true JP2000276896A (ja) | 2000-10-06 |
| JP2000276896A5 JP2000276896A5 (ja) | 2005-11-10 |
| JP4413306B2 JP4413306B2 (ja) | 2010-02-10 |
Family
ID=13633857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07743299A Expired - Lifetime JP4413306B2 (ja) | 1999-03-23 | 1999-03-23 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6327180B2 (ja) |
| EP (1) | EP1039388B1 (ja) |
| JP (1) | JP4413306B2 (ja) |
| KR (1) | KR100377307B1 (ja) |
| CN (1) | CN1199188C (ja) |
| DE (1) | DE60006177T2 (ja) |
| TW (1) | TWI223267B (ja) |
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- 2000-03-22 KR KR10-2000-0014473A patent/KR100377307B1/ko not_active IP Right Cessation
- 2000-03-23 EP EP00105946A patent/EP1039388B1/en not_active Expired - Lifetime
- 2000-03-23 CN CNB001043927A patent/CN1199188C/zh not_active Expired - Lifetime
- 2000-03-23 DE DE60006177T patent/DE60006177T2/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6496413B2 (en) | 2002-12-17 |
| EP1039388B1 (en) | 2003-10-29 |
| TWI223267B (en) | 2004-11-01 |
| DE60006177T2 (de) | 2004-07-29 |
| CN1267888A (zh) | 2000-09-27 |
| DE60006177D1 (de) | 2003-12-04 |
| US6327180B2 (en) | 2001-12-04 |
| EP1039388A2 (en) | 2000-09-27 |
| JP4413306B2 (ja) | 2010-02-10 |
| US20010012216A1 (en) | 2001-08-09 |
| EP1039388A3 (en) | 2000-10-18 |
| US20020012270A1 (en) | 2002-01-31 |
| KR100377307B1 (ko) | 2003-03-26 |
| KR20000071465A (ko) | 2000-11-25 |
| CN1199188C (zh) | 2005-04-27 |
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| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080213 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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| EXPY | Cancellation because of completion of term |