JP4828938B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。より詳しくは、ブロック消去動作を有するＮＡＮＤ型フラッシュメモリ装置に関する。

不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ装置がさまざまな用途で利用されている。ＮＡＮＤ型フラッシュメモリ装置は、情報を記憶するためのメモリセルアレイを有している。メモリセルアレイは複数のメモリブロックで構成されている。そして、各メモリブロックは、複数の行（ワード線）と複数の列（ビット線）から成るマトリクス状に配列されたメモリセルを有している。各列のメモリセルは、二つの選択トランジスタの間に複数のメモリセルを直列接続されたＮＡＮＤストリングを構成している。各行のメモリセルがページを構成している。

ＮＡＮＤ型フラッシュメモリ装置の書き込みと読み出しの動作はページ単位で行われるので、一度に大量の音楽や映像データを読み書きするメモリとして好適であり、デジタルオーディオ機器や、デジタルスチルカメラをはじめ、ＵＳＢフラッシュメモリ（コンピュータのＵＳＢコネクタに接続して使用する持ち歩き可能なフラッシュメモリ）として広く普及している。

ＮＡＮＤ型フラッシュメモリ装置の主要部としては、データを記憶するメモリセル領域と、外部とデータの入出力をするレジスタ及び、行方向（ワード線）と列方向（ビット線）のそれぞれに対するデコーダなどが挙げられる。プログラムの動作はページ単位で行われ、レジスタにデータ（例えば、５１２ｂｙｔｅまたは２０４８ｂｙｔｅ）を格納し、その後、格納したデータをメモリセルに書き込みを行う。書き込み時間は約２００μｓｅｃで実行可能であるとされている。読み出し動作は、読み出したいページのデータをレジスタに転送し、その後、シリアルにレジスタからデータを出力するという動作を行う。この読み出し時間は、メモリセルからデータを転送する時間が約２５μｓｅｃであり、レジスタからシリアルにデータを転送する時間が５０ｎｓｅｃという短いサイクルで行われている。一方、消去動作は、複数のページを一括して行うブロック消去であり、消去に要する時間は約２ｍｓｅｃであり、データの書き込みや読み出しの動作と比べ長い時間を要している。

音楽データおよび画像データはファイル容量が大きいため、高速で書き込みや読み出しを行うことができるＮＡＮＤ型フラッシュメモリ装置の需要が高まっている。そのためにＮＡＮＤ型フラッシュメモリ装置の大容量化が進み、書込み単位（ページ）および消去単位（ブロック）の容量もまた大きくなってきている。

より高速にデータの書き込みや読み出しを行うための手段として、複数のページを同時に選択して書き込み及び読み出しを行い、複数のブロックを同時に消去する、所謂マルチページプログラム動作、マルチページ読み取り動作、及びマルチブロック消去動作を有するＮＡＮＤ型フラッシュメモリ装置が開示されている（例えば、特許文献１参照）。
特開２００３−２０３４９３号公報

従来、データ書込み時間は短縮されているのに対して、データ消去時間はそれほど短縮されていない。データの消去時間を短縮する方法としてマルチブロック消去方法が考えられる。本発明は、マルチブロック消去を効率良く行うことができる不揮発性半導体記憶装置を提供することを目的とする。

一実施形態に係る本発明の不揮発性半導体記憶装置は、電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、前記複数のブロックの一を選択するブロックアドレスデコード手段と、前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、とを有することを特徴とする。

本発明の一実施態様によれば、行選択回路（ロウデコーダ）に選択ブロック情報保持手段を設け、不良ブロック情報と、消去ブロック情報とのいずれか一の情報を保持するようにすることで、書き込み及び読み込み動作時には不良ブロックにアクセスしないようにし、ブロック消去動作時には複数ブロックを同時に消去することができる。

本発明の一実施態様によれば、行選択回路（ロウデコーダ）に複数の選択ブロック情報保持手段を設け、不良ブロック情報と消去ブロック情報とをそれぞれ保持するようにすることで、書き込み及び読み込み動作時には不良ブロックにアクセスしないようにし、ブロック消去動作時には複数ブロックを同時に消去することができる。

本発明の一実施態様によれば、ロウデコーダに、ブロック情報保持手段（ラッチ）と、リセット手段とを設けることにより、ロウデコーダの大幅な変更を必要とせず、また回路の規模を拡大することなくマルチブロック消去を行なうことができる。同時に、マルチブロック消去を効率良く行うことができる。

本発明の実施の形態について、図面を参照して詳細に説明する。図１は本発明に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。メモリセルアレイ１００は電気的書き替えが可能な不揮発性メモリセルが行（ロウ）及び列（カラム）方向にマトリクス状に配列している。この不揮発性メモリセルは、コントロールゲートと電荷蓄積層とが積層されたスタックトゲート型のＭＯＳトランジスタ構造を有している。

図１において、メモリセルアレイ１００内の各不揮発性メモリは、互いに交差するように設けられた複数本のワード線ＷＬ及びビット線ＢＬによって選択される。複数本のワード線ＷＬはロウデコーダ１１０のデコード出力によって選択的に駆動される。

メモリセルアレイ１００は、ワード線ＷＬが共通に接続された複数のＮＡＮＤセルユニットを有し、複数のＮＡＮＤセルユニットが集まってデータ消去の最小単位となるセルブロックを構成している。このメモリセルアレイ１００には、データを記憶させるノーマルブロク１０４と、読み出し/書き込み/消去電圧初期値、不良ブロックアドレス情報、不良カラムアドレス情報などを記憶したＲＯＭヒューズブロック１０２が設けられている。すなわち、データの書き込みや消去の出来ない不良ブロックが存在している場合には、そのアドレス情報がＲＯＭヒューズブロック１０２に記憶されている。

ＲＯＭヒューズブロック１０２の内容は、製造されたＮＡＮＤ型フラッシュメモリ装置のチップの製造起因による回路動作ばらつきや不良に応じて、それぞれのチップの回路動作パラメータの初期設定値を記憶している。また、ＮＡＮＤ型フラッシュメモリ装置を使用するにつれて、時間の経過とともに変動する回路動作パラメータや不良ブロック情報を適宜更新するようにしても良い。

データの読み出し時にメモリセルアレイ１００内のメモリセルから読み出された信号は、ビット線ＢＬを介してセンスアンプ１０６に供給されここでセンスされる。センスアンプ１０６でセンスされたデータは、カラムデコーダ１０８によってカラム単位で選択されてＩ／Ｏバス１０９に供給され、Ｉ／Ｏバッファ１２４から出力される。データの書き込み時は、外部から供給される書き込みデータがＩ／Ｏバッファ１２４に入力され、Ｉ／Ｏバス１０９及びカラムデコーダ１０８に供給される。そしてセンスアンプ１０６を介してビット線ＢＬに書き込みデータに応じた電圧が供給され、メモリセルアレイ１００の選択メモリセルにデータが書き込まれる。

また、Ｉ／Ｏバッファ１２４には、ＮＡＮＤ型フラッシュメモリ装置の動作を制御する外部機器からメモリセルを選択するためのアドレス情報やメモリの動作を制御するためのコマンドが供給される。アドレスはアドレスバッファ１１２に取り込まれ、コマンドはコマンドバッファ１１６に取り込まれる。アドレスバッファ１１２に取り込まれたアドレスのうち、ロウアドレスはロウデコーダ１１０に供給され、カラムアドレスはカラムデコーダ１０８に供給される。

ＲＯＭヒューズブロック１０２に不良ブロック情報が記憶されている場合、その不良ブロックに対応した不良ブロックアドレスを格納するための不良ブロックアドレスバッファ１１４が設けられている。不良ブロックアドレスバッファ１１４は、ロウデコーダ１１０に不良ブロックの情報を提供する。不良ブロックのアドレス情報はロウデコーダ内のブロックアドレスデコード回路にあるラッチに記憶される。

内部電圧生成回路１２０は、チップ内部で使用される各種電圧を生成するものであり、この電圧には例えばＶｒｅｆ（基準電圧）、Ｖｐｇｍ（書き込み電圧）、内部降圧電圧（Ｖｄｄ）、消去電圧（Ｖｅｒａｓｅ）、非選択セルのワード線に供給される非選択セルワード線電圧（Ｖｒｅａｄ）などがある。内部電圧生成回路１２０で生成された各種電圧はロウデコーダ１１０などに供給される。

タイマー回路１２２は、チップ内部で使用される各種タイミングパルスを生成する。

Ｉ／Ｏコントロール１２６は、外部から供給されるチップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥなどの各種制御信号を取り込む。Ｉ／Ｏコントロール１２６に取り込まれた制御信号及びコマンドバッファ１１６に取り込まれたコマンドは制御回路１１８に供給される。

制御回路１１８は、Ｉ／Ｏコントロール１２６からの制御信号及びコマンドをデコードした結果に基づいて、ロウデコーダ１１０やカラムデコーダ１０８などの各回路の動作を制御する。この制御回路１１８内には制御用のデータを格納するための各種レジスタが設けられている。また、制御回路１１８は外部回路に対して、チップがアクセス可能である否かの状態を示すレディー／ビジー信号（Ｒ／Ｂｎ）を出力する機能を有している。

ここで、メモリセルアレイ１０４の詳細な構成を図８に示す。メモリセルアレイ１０４はブロック１０５の単位で複数に分割されている。図８では、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている様子を示している。なお、「ブロック」とはデータ消去の最小単位である。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図９に代表的に示すブロックＢＬＯＣＫｉのように、ｋ＋１個のＮＡＮＤセルユニット０〜ｋで構成される。各ＮＡＮＤセルユニットは３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成されている。その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。

なお、図８ではメモリセルアレイを構成するブロックの数をｍ個とし、図９では１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ＋１個含むようにしたが、これに限定されるわけではなく、６４個とするなど所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更することができる。

また、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリ装置の例について説明しているが、本発明のＮＡＮＤ型フラッシュメモリ装置１を、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ Ｂｉｔ Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリ装置に適用するようにしてもよい。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図１０に代表的に示すブロックＢＬＯＣＫｉのように、２×（ｋ＋１）個のＮＡＮＤセルユニットｅ０〜ｏｋで構成される。各ＮＡＮＤセルユニットは、３２個のメモリセルＭＣ０〜ＭＣ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ＿ｉに接続された選択ゲートトランジスタＳＧ１を介してビット線ＢＬ（ＢＬｅ＿０、ＢＬｏ＿０、・・・、ＢＬｅ＿ｋ、ＢＬｏ＿ｋ）に、他端は選択ゲート線ＳＧＳ＿ｉに接続された選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。各々のメモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３１_ｉ）に接続されている。０から数えて偶数番目のビット線ＢＬ＿ｅと奇数番目のビット線ＢＬ＿ｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに接続される２×（ｋ＋１）個のメモリセルのうち、偶数番目のビット線ＢＬ＿ｅに接続されるｋ＋１個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルは２ビットのデータを記憶し、これらｋ＋１個のメモリセルが「ページ」という単位を構成する。

同様に、１本のワード線ＷＬに接続され、奇数番目のビット線ＢＬ＿ｏに接続されるｋ＋１個のメモリセルで別の１ページが構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。

なお、メモリセルを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルでなるＮＡＮＤメモリセルユニットを２×ｋ＋１個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。

図８に示すこのようなメモリセルアレイ１０４において、例えばセルブロックＢＬＯＣＫｍが初期設定データを格納するための初期設定データ記憶領域として使用される。この初期設定データ記憶領域は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、メモリの通常の動作においては外部からはアクセスされない。従って、データの一括消去あるいはブロック単位の消去の際にも、この初期設定データ領域内のデータは消去されない。すなわち、不良ブロックの情報はメモリセルアレイに記憶させ、例えば、電源投入時に初期設定データ記憶領域のデータを読み出している。したがって、不良ブロックの情報は、メモリセルアレイ１００に記憶されており、使用するにつれて不良ブロクが生じた場合などは、不良ブロックの情報を更新することもできる。すなわち、この初期設定データ記憶領域は、図１におけるＲＯＭヒューズブロック１０２に相当する領域である。

ＮＡＮＤ型フラッシュメモリ装置は磁気ディスク（ハードディスク）などと異なり、同じメモリ領域に直接上書き保存の操作ができないという特性を持っている。この特性について図１１を参照して説明する。０から６３ページまであるブロック２００の１番目のページ２０１に記憶されているファイルデータ２０２の一部を書き換えて上書き保存するためには、そのファイル２０２が格納されたページ２０１を読み出し、ファイル２０２を更新した後、別のブロック２０３の新しいページに書き込みをする。残りの６３ページについても、それが空白ページであっても書き込みの動作を行う。その後、もとのブロック２００に記録されている情報は不要となるのでブロック消去を行うこととなる。書き換えの場合、変更データの書き込み完了後、ブロック分のデータ移動(書き込みや読み出し動作)に続いて消去動作を行うので、書き換えなどが頻繁に行われると、消去されないで残る元ブロックが累積してしまう場合がある。

そこで、ブロック消去を効率良く行うために複数ブロックを一括に消去するマルチブロック消去を行うことが有効であると考えられるが、そのためには、消去対象のブロックを複数個選択する機能をＮＡＮＤ型フラッシュメモリ装置の駆動回路に付加する必要がある。

ところで、ＮＡＮＤ型フラッシュメモリ装置には不良ブロックにアクセスしないようにする機能が設けられている。例えば、行選択手段（ロウデコーダ）に不良ブロック情報を記憶するラッチが設けられているものがある。

図１２は、そのようなロウデコーダの一部であるブロックアドレスデコード回路を示している。このブロックアドレスデコード回路にはプリチャージ信号（ＲＤＥＣ）、行アドレス信号（ＡＲＯＷＡ〜ＡＲＯＷＥ）、Ｌ１ノードが入力されるアドレスデコード手段２３０を有している。このデコード手段２３０は、出力をレベル変換して対応する選択ブロックに供給するレベルシフタ２４０に接続されている。Ｌ１ノードは選択ブロック情報保持手段２３２に接続されている。選択ブロック情報保持手段２３２は、インバータＩＮ１とＩＮ２を有し、互いの入力端が他のインバータの出力端に接続された２つのインバータで構成されるラッチ回路である。

セット手段２３２には、セット信号（ＦＳＥＴ）がゲートに入力され、ソースが接地されたｎＭＯＳトランジスタＮＭ１と、アドレスデコード手段２３０の出力がゲートに入力されるｎＭＯＳトランジスタＮＭ２とが直列に接続された構成となっている。また、リセット手段２３６は、リセット信号（ＦＲＳＴ）がゲートに入力され、ソースが接地されたｎＭＯＳトランジスタＮＭ３のみの構成となっている。

すなわち、選択ブロック情報保持手段２３２には、ラッチが設けられ、それが保持する信号によって不良ブロックであるか否かの判断をしている。ブロックアドレスデコード回路にアクセスする場合、ＡＲＯＷＡ〜ＡＲＯＷＥがすべて“Ｈ”レベルとなる。この状態では、読み／書き／消去いずれの動作も実行可能である。

このブロックアドレスデコード回路の動作は概略以下の通りである。最初にリセット信号（ＦＲＳＴ）として“Ｈ”パルスを入力し、ラッチをリセットする。Ｌ１ノードは“Ｈ”レベル、Ｌ２ノードは“Ｌ”レベルとなり、すべてのブロックが良品ブロック状態になる。その後、不良ブロックであるところをセットする動作として、セット信号（ＦＳＥＴ）として“Ｈ”パルスを入力する。Ｌ１ノードは“Ｌ”レベル、Ｌ２ノードは“Ｈ”レベルとする。このようにしてラッチに不良ブロック情報が保持されるようになる。この場合、このブロックが選択されてＡＲＯＷＡ〜ＡＲＯＷＥがすべて“Ｈ”レベルとなり、ＲＤＥＣが“Ｈ”レベルから“Ｌ”レベルとなりデコードが開始されてもＬ１が“Ｌ”レベルなのでこのブロックは選択状態とならない。

このように、ＮＡＮＤ型フラッシュメモリ装置では、不良ブロックにアクセスしないようにするためにロウデコーダにラッチを設け、どこが不良ブロックであるかを選定し、全部を良品ブロクだと仮定してから、不良ブロックであるところをセットしていくという動作を行っている。

しかしながら、このロウデコーダに備えられたラッチはもっぱら不良ブロック情報を保持するためのものであり、マルチブロック消去を行うのに必要な消去ブロック選択情報を保持することはできない。従って、ブロック消去を行う場合には、図１３に示すように、１ブロックずつ選択して消去をするという動作を繰り返し行わなければならなかった。図１３において、１ブロックを消去する時間は２ｍｓｅｃ程度必要であり、Ｎ個のブロクを消去するにはそのＮ倍の時間が必要となる。このように、ブロック消去に要する時間が長くかかってしまうと、書き込みや読み出し速度をいくら高速化しても、メモリ装置のデータ書き換えパフォーマンスは高まらない。

そこで、本発明においては、ロウデコーダの選択ブロック情報保持手段に、消去ブロック情報と不良ブロック情報を交互に書き込むことにより、マルチブロック消去を効率よく行うこととした。

図２は、図１で示すロウデコーダにおけるブロック選択手段に関する構成を示す。図２はメモリセルアレイ１００における、ある選択ブロック１０５に対応するブロックアドレスデコード回路１２８を示している。このブロックアドレスデコード回路１２８は、アドレスバッファ１１２の一部を構成するロウアドレスバッファ１１３の出力をデコードするデコード手段１３０と、このデコード手段１３０の出力をレベル変換して、対応する選択ブロックに供給するレベルシフタ１４０を有している。また、選択ブロック情報保持手段１３２と、この選択ブロック情報保持手段１３２に対するセット手段１３４とリセット手段１３６、配線ＰＢＵＳＢに選択ブロック情報保持手段１３２の情報を読み出すための読み出し回路１３８を有している。制御回路１４２は配線ＰＢＵＳＢの信号を検出する回路であり、この制御回路１４２の出力と、カラムデコーダ１０８の出力が上記ロウアドレスバッファ１１３に供給される。

セット手段１３４とリセット手段１３６は、セット信号（ＦＳＥＴ）若しくはリセット信号（ＦＲＳＴ）が入力されることにより動作する。回路構成としては、直列接続された２個のｎＭＯＳトランジスタで構成されている。このセット手段１３４及びリセット手段１３４によって制御される選択ブロク情報保持手段１３２はラッチ回路で構成されている。

このブロックアドレスデコード回路１２８は、一つのメモリセルのウェル内において、マルチブロック消去を行う時には消去対象となるブロックを選択するために用いる。一方、ＮＡＮＤ型フラッシュメモリ装置の読み出し及び書き込み動作時には、不良ブロックであることを指定するために用いている。すなわち、ブロックアドレスデコード回路１２８に含まれる一つのラッチ回路に、ブロックアドレスに関する二つの情報を交互に保持させている。このように、選択ブロック情報保持手段１３２に対して、選択ブロックである情報をセット及びリセットする手段を設けることにより、動作タイミングに応じて異なる情報を保持させることができる。

このブロックアドレスデコード回路１２８を用いて一つのメモリセルのウェル内においてマルチブロック消去を行う場合には、セット手段１３４により、全ブロックを不良ブロック扱いとするように選択ブロック情報保持手段１３２にフラグを立て、見掛け上、不良ブロック扱いとする。これにより、全ブロックを選択できない状態にする。そして、消去対象となるブロックのみ、リセット手段１３６により選択ブロック情報保持手段１３２のフラグを下げ、ブロックの選択を可能な状態とする。この選択は複数ブロックに対して行うことができる。そして、アドレスデコード信号を全選択としてブロック消去の動作を行う。すなわち、アドレスデコード信号とブロック選択信号との論理積をとることでブロックを選択し、選択されるブロックのみに消去動作を行っている。

次に、読み出し及び書き込み動作に移るときには、リセット手段１３６により選択ブロック情報保持手段１３２をリセットして全ブロックを良品扱いとするように情報をセットする。そしてメモリセルアレイのＲＯＭヒューズから読み出した不良ブロック情報に基づいて、セット手段１３４により不良ブロック情報を選択ブロック情報保持手段１３２にセットする。

このように、本実施の形態に係るＮＡＮＤ型フラッシュメモリ装置によれば、ロウデコーダの選択ブロック情報保持手段に、消去ブロック情報と不良ブロック情報を交互に書き込み可能とすることにより、マルチブロック消去を行うことができる。そして、マルチブロック消去を有効に行うことができるので、データの上書き保存などの処理を頻繁に繰り返しても、空きブロックを有効に活用することが可能となる。その場合、新たにラッチなどの保持手段を設ける必要がないので、回路構成を複雑化させなくても良いという利点がある。

以下、本発明の実施例について図面を参照して詳細に説明する。なお、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本実施例は、図２で示したブロックアドレスデコード回路１２８の構成について図３を参照して説明する。図３で示すブロックアドレスデコード回路は、プリチャージ信号（ＲＤＥＣ）、行アドレス信号（ＡＲＯＷＡ〜ＡＲＯＷＥ）、Ｌ１ノードが入力されるデコード手段１３０を有している。このデコード手段１３０は、出力をレベル変換して対応する選択ブロックに供給するレベルシフタ１４０に接続されている。Ｌ１ノードは選択ブロック情報保持手段１３２に接続されている。選択ブロック情報保持手段１３２は、インバータＩＮ１とＩＮ２を有し、互いの入力端が他のインバータの出力端に接続された２つのインバータで構成される、所謂ラッチ回路である。

この選択ブロック情報保持手段１３２のＬ１ノードには、セット信号（ＦＳＥＴ）が入力されて制御されるセット手段１３４が接続されている。また、この選択ブロック情報保持手段１３２のＬ２ノードには、リセット信号（ＦＲＳＴ）が入力されて制御されるリセット手段１３６が接続されている。

セット手段１３２には、セット信号（ＦＳＥＴ）がゲートに入力され、ソースが接地されたｎＭＯＳトランジスタＮＭ１と、デコード手段１３０の出力がゲートに入力されるｎＭＯＳトランジスタＮＭ２とが直列に接続された構成となっている。また、リセット手段１３６も同様に、リセット信号（ＦＲＳＴ）がゲートに入力され、ソースが接地されたｎＭＯＳトランジスタＮＭ３とデコード手段１３０の出力がゲートに入力されるｎＭＯＳトランジスタＮＭ４とが直列に接続された構成となっている。そして、デコード手段１３０の出力と、選択ブロック情報保持手段１３２のＬ２ノードとが、読み出し手段１３８に接続されている。

次に、図３のブロックアドレスデコード回路の動作について図４のフローチャートと、図５のタイミングチャートを参照して説明する。ここでは、図３で示すブロックアドレスデコード回路において、一つのメモリセルのウェル内において複数のブロックを同時に消去するマルチブロック消去から不良ブロック情報をセットするまでの動作について説明する。なお、この動作は、図１で示すＮＡＮＤ型フラッシュメモリ装置に基づいている。

まず、最初に必要であれば、不良ブロックアドレスの情報をメモリセルアレイに書き込む動作をする（Ｓ１）。具体的には、不良ブロック情報を記憶するメモリ領域（ＲＯＭフューズ）に不良ブロックアドレスをプログラミングする。この動作は０．５ｍｓｅｃ程度で行われる。

次に、セット信号（ＦＳＥＴ）として“Ｈ”パルスを入れて、選択ブロック保持手段のラッチを全てセットする（Ｓ２）。すなわち、マルチブロック消去において全ブロックを予め非選択状態とする。これに要する時間は２μｓｅｃ程度である。

そして、消去するブロックに対して、リセット信号（ＦＲＳＴ）として“Ｈ”パルスを入れて、選択ブロック情報保持手段のラッチをリセットする（Ｓ３）。これは、マルチブロック消去を行うブロックを選択する動作であり、消去対象のＮ個のブロックに対してＮ回繰り返して行う。この動作は１個のブロックのリセットに対して１μｓｅｃ程度であり、Ｎ個のブロックをリセットするにはそのＮ倍の時間を要することとなる。

消去ブロックの指定が終わったら、マルチブロック消去を行う（Ｓ４）。消去に要する時間は３ｍｓｅｃ程度であるが、ブロック数が増えるともう少し時間がかかる場合がある。

その後、リセット信号（ＦＲＳＴ）として“Ｈ”パルスを入れて、選択ブロック情報保持手段に保持されている非選択情報（不良ブロック扱いとする情報）をリセットする（Ｓ５）。この動作は１μｓｅｃ程度である。

次に、不良ブロックアドレス情報を、メモリ領域（ＲＯＭフューズ）から読み出す動作をする（Ｓ６）。この動作は５０μｓｅｃ程度である。

そして、選択ブロック情報保持手段に、当該不良ブロックアドレス情報を保持させるために、セット信号（ＦＳＥＴ）として“Ｈ”パルスを入れて、選択ブロック保持手段のラッチをセットする（Ｓ７）。これにより、マルチブロック消去において不良ブロックを非選択状態とする。これに要する時間は1個の不良ブロックに対して１μｓｅｃ程度であり、不良ブロックがＮ個ある場合にはそのＮ倍の時間を要する。

このように、Ｓ１乃至Ｓ７までに要する時間は３．６ｍｓｅｃ程度である。マルチブロック消去を行わないＮＡＮＤ型フラッシュメモリ装置では、１ブロック当たり２ｍｓｅｃ程度かかるので、２ブロック以上のブロックを消去する場合には、本実施例の方が格段に消去時間を短縮することができる。

本実施例において、ロウデコーダのブロックアドレスデコード手段における回路変更は、リセット手段１３６にｎＭＯＳトランジスタを１個追加するのみで良く、上記Ｓ１乃至Ｓ７のステップは、既存の動作コマンドを使ってプログラムできるので、回路動作が複雑になる影響がなく、チップサイズへの影響もほとんどないという有意な効果を奏する。

本実施例によれば、行選択回路（ロウデコーダ）の選択ブロック情報保持手段に、不良ブロック情報と消去ブロック情報とのいずれか一の情報を保持させることで、書き込み及び読み込み動作時とブロック消去動作時とで、選択対象とすべきブロックを異ならせることができる。そして、ロウデコーダに、ブロック情報保持手段（ラッチ）と、ブロックアドレスに応じて設定できるリセット手段とを設けることにより、ロウデコーダの大幅な変更を必要とせず、また回路の規模をほとんど拡大することなくマルチブロック消去を行なうことができる。同時に、マルチブロック消去を効率良く行うことができる。

本実施例は、マルチブロック消去を行うために適用することのできるブロックアドレスデコード手段の他の一例について図６を参照して説明する。

このブロックアドレスデコード回路は、プリチャージ信号（ＲＤＥＣ）、行アドレス信号（ＡＲＯＷＡ〜ＡＲＯＷＥ）などが入力されるデコード手段１３０を有してしている。さらに、不良ブロックを指定する第１の選択ブロック情報保持手段１３２と、マルチブロック消去時に消去対象とするブロックを指定する第２の選択ブロック情報保持手段１４４とを有している。

不良ブロックを指定する第１の選択ブロック情報保持手段１３２は実施例１と同様の構成を有している。第１の選択ブロック情報保持手段１３２に対する不良ブロック情報のセット及びリセットは、第１のセット手段１３４と第１のリセット手段１３７によって行われる。第１のリセット手段１３７は、リセット信号（ＦＲＳＴ）がゲートに入力される一つのｎＭＯＳトランジスタで構成されている。不良ブロック情報の指定は、例えば、電源投入後に、メモリセルアレイにおけるＲＯＭヒューズから読み出した不良ブロックアドレス情報に基づいて行うことができる。そのステップは、図５で説明したステップＳ５からステップＳ７までと同様とすれば良い。

マルチブロック消去を行うときに、消去対象とするブロックを指定する情報を保持させる第２の選択ブロク情報保持手段１４４は、インバータＩＮ３とＩＮ４を有し、互いの入力端が他のインバータの出力端に接続された２つのインバータでラッチ回路を構成したものである。第２のセット手段１４６は、ソースが接地され、ゲートにセット信号（ＭＢＳＥＴ）が入力されるｎＭＯＳトランジスタと、このトランジスタに直列に接続され、ゲートにデコード手段１３０の出力が入力されるｎＭＯＳトランジスタとを有している。第２のリセット手段１４８は、ゲートにリセット信号（ＭＢＲＳＴ）が入力され、ソースが接地されたｎＭＯＳトランジスタで構成されている。

次に、図６のブロックアドレスデコード回路の動作について図７のタイミングチャートを参照して説明する。最初に、電源投入時に第２の選択ブロック情報保持手段１４４のブロック選択情報をリセットするために、第２のリセット手段１４８にリセット信号（ＭＢＲＳＴ）として“Ｈ”パルスを入れる。それにより、第２の選択ブロック保持手段１４４のラッチを全てリセットする。

その後、あるタイミングでマルチブロック消去を行う。その場合、消去するブロックに対して、セット信号（ＭＢＳＥＴ）として第２のセット手段１４６に“Ｈ”パルスを入力して、第２の選択ブロック情報保持手段１４４のラッチをセットする（Ｓ３）。これは、マルチブロック消去を行うためにブロックを選択する動作であり、消去対象のＮ個のブロックに対してＮ回繰り返して行う。この動作は１個のブロックのリセットに対して１μｓｅｃ程度であり、Ｎ個のブロックをリセットするにはそのＮ倍の時間を要することとなる。

そして、消去ブロックの指定が終わったら、マルチブロック消去を行う（Ｓ４）。消去に要する時間は３ｍｓｅｃ程度であるが、ブロック数が増えるともう少し時間がかかる場合がある。

マルチブロック消去が終わったら、第２の選択ブロック情報保持手段１４４に対して第２のリセット手段１４８にリセット信号（ＭＢＲＳＴ）を入力して選択ブロック保持手段のラッチを全てリセットしておく。この動作を繰り返すことにより、任意のタイミングでマルチブロク消去を行うことができる。この動作は１μｓｅｃ程度である。

本実施例によれば、マルチブロック消去動作時に不良ブロックアドレス情報を書き換える必要がないので、その分消去にかかる時間を短縮することができる。すなわち、不良ブロック情報を一度退避させ、再度読み直す作業が不要となるので、処理時間を短縮できるという利点がある。また、不良ブロック情報がラッチに保存されるので、メモリに電源が投入されているときに、不慮の電源変動があっても不良ブロックアドレス情報が消失してしまうことがない。

本実施例によれば、行選択回路（ロウデコーダ）の選択ブロック情報保持手段に、不良ブロック情報と消去ブロック情報とのいずれか一の情報を保持させることで、書き込み及び読み込み動作時とブロック消去動作時とで、選択対象とすべきブロックを異ならせることができる。そして、ロウデコーダに、ブロック情報保持手段（ラッチ）と、リセット手段とを設けることにより、ロウデコーダの大幅な変更を必要とせず、また回路の規模を拡大することなくマルチブロック消去を行なうことができる。同時に、マルチブロック消去を効率良く行うことができる。

本発明の一実施形態によると、行選択回路に選択ブロック情報保持手段を備えた不揮発性半導体記憶装置の駆動方法であって、
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いする情報を保持させるステップと、
前記選択ブロック情報保持手段において、選択ブロックのみを不良ブロック扱いを解除するステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。

また、本発明の一実施形態によると、行選択回路に選択ブロック情報保持手段を備えた不揮発性半導体記憶装置の駆動方法であって、
不良ブロック情報を記憶するメモリ領域に不良ブロックアドレスをプログラミングするステップと、
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと、
前記選択ブロック情報保持手段に保持されている不良ブロック扱いとする信号を消去するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が。

また、本発明の一実施形態によると、行選択回路に選択ブロック情報保持手段を備えた不揮発性半導体記憶装置の駆動方法であって、
第１の選択ブロック情報保持手段をリセットして不良ブロック扱いを解除するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記第１の選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと、
第２の選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記第２の選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記第２の選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法げ提供される。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図。 図１で示すロウデコーダにおけるブロック選択手段の構成を示す図。 図２で示したブロックアドレスデコード回路の構成を説明する図。 実施例１で示すブロックアドレスデコード回路の動作を説明するフローチャート。 実施例１で示すブロックアドレスデコード回路の動作を説明するタイミングチャート。 実施例２で示すロウデコーダに設けられるブロックアドレスデコード回路の回路図。 実施例２で示すブロックアドレスデコード回路の動作を説明するタイミングチャート。 本発明の一実施形態に係るメモリセルアレイの詳細な構成を示す図。 本発明の一実施形態に係るメモリセルアレイにおけるブロックの詳細な構成を示す図。 本発明の一実施形態に係るメモリセルアレイにおけるブロックの詳細な構成を示す図。 ＮＡＮＤ型フラッシュメモリ装置において、あるブロックの１ページに記憶されているファイルの一部を書き換えて上書き保存するときの動作を説明する図。 実施例１で示すロウデコーダに設けられるブロックアドレスデコード回路の回路図。 ブロック消去の動作を説明するタイミングチャート。

符号の説明

１００ メモリセルアレイ
１０２ ＲＯＭヒューズブロック
１０４ ノーマルブロック
１０５ 選択ブロック
１０６ センスアンプ
１０８ カラムデコーダ
１１０ ロウデコーダ
１１２ アドレスバッファ
１１３ ロウアドレスバッファ
１１４ 不良ブロックアドレスバッファ
１１６ コマンドバッファ
１１８ 制御回路
１２０ 内部電圧生成回路
１２２ タイマー回路
１２４ Ｉ／Ｏバッファ
１２６ Ｉ／Ｏコントロール
１２８ ブロックアドレスデコード手段
１３０ デコード手段
１３２ 選択ブロック情報保持手段
１３４ セット手段
１３６ リセット手段
１３８ 読み出し手段
１４０ レベルシフタ
１４２ 制御回路
１４４ 第２の選択ブロック情報保持手段
１４６ 第２のセット手段
１４８ 第２のリセット手段
２３０ デコード手段
２３２ 選択ブロック情報保持手段
２３４ セット手段
２３６ リセット手段
２３８ 読み出し手段
２４０ レベルシフタ

Claims (4)

1. 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
   前記複数のブロックの一を選択するブロックアドレスデコード手段と、
   前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
   前記複数のブロックの一を選択するブロックアドレスデコード手段と、
   前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
   前記不良ブロック情報と、前記消去ブロック情報とのいずれか一の情報を前記選択ブロック情報保持手段が動作に応じて保持するように、この二つの情報を切り替えるためのセット手段及びリセット手段と、
   を有することを特徴とする不揮発性半導体記憶装置。
3. 不揮発性メモリセルからなり、データの書き込みと読み出しを行なうメモリ領域と、不良ブロック情報を記憶するメモリ領域とを有するメモリセルアレイと、
   前記メモリセルアレイの行選択するロウデコーダと、
   前記ロウデコーダ内に設けられた、前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
   前記選択ブロック情報保持手段の保持情報を消去するリセット手段と、
   前記選択ブロック情報保持手段が保持するマルチブロック消去の選択ブロック情報に基づいて、複数のブロックを選択して消去を行なうブロック消去手段と、
   前記メモリセルアレイの不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出して、ブロック情報保持手段に保持させる不良ブロック情報管理手段と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
4. 請求項２又は３において、
   前記リセット手段は、リセット信号がゲートに入力されソースが接地された第１のｎＭＯＳトランジスタと、
   前記第１のｎＭＯＳトランジスタと直列に接続されアドレスデコード信号がゲートに入力される第２のｎＭＯＳトランジスタと、
   を有することを特徴とする不揮発性半導体記憶装置。

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