JP2007179687A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
不揮発性半導体記憶装置及びその駆動方法 Download PDFInfo
- Publication number
- JP2007179687A JP2007179687A JP2005378861A JP2005378861A JP2007179687A JP 2007179687 A JP2007179687 A JP 2007179687A JP 2005378861 A JP2005378861 A JP 2005378861A JP 2005378861 A JP2005378861 A JP 2005378861A JP 2007179687 A JP2007179687 A JP 2007179687A
- Authority
- JP
- Japan
- Prior art keywords
- block information
- block
- memory cell
- blocks
- erasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
- G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
- G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
- G11C2229/72—Location of redundancy information
- G11C2229/723—Redundancy information stored in a part of the memory core to be repaired
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】本発明の不揮発性半導体記憶装置は、NAND型フラッシュメモリ装置のロウデコーダにおけるブロックアドレスデコード回路にデコード手段130を設ける。デコード手段130はラッチ回路で構成される選択ブロック情報保持手段132と、セット手段134とリセット手段136を有する。リセット手段136は、二つのnMOSトランジスタで構成されるので、回路構成の複雑化やチップサイズの増大をもたらすことなく、不良ブロック情報とマルチブロック消去の選択ブロック情報を、動作に応じて交互に保持させることができる。
【選択図】 図3
Description
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いする情報を保持させるステップと、
前記選択ブロック情報保持手段において、選択ブロックのみを不良ブロック扱いを解除するステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
不良ブロック情報を記憶するメモリ領域に不良ブロックアドレスをプログラミングするステップと、
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと、
前記選択ブロック情報保持手段に保持されている不良ブロック扱いとする信号を消去するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が。
第1の選択ブロック情報保持手段をリセットして不良ブロック扱いを解除するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記第1の選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと、
第2の選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記第2の選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記第2の選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法げ提供される。
102 ROMヒューズブロック
104 ノーマルブロック
105 選択ブロック
106 センスアンプ
108 カラムデコーダ
110 ロウデコーダ
112 アドレスバッファ
113 ロウアドレスバッファ
114 不良ブロックアドレスバッファ
116 コマンドバッファ
118 制御回路
120 内部電圧生成回路
122 タイマー回路
124 I/Oバッファ
126 I/Oコントロール
128 ブロックアドレスデコード手段
130 デコード手段
132 選択ブロック情報保持手段
134 セット手段
136 リセット手段
138 読み出し手段
140 レベルシフタ
142 制御回路
144 第2の選択ブロック情報保持手段
146 第2のセット手段
148 第2のリセット手段
230 デコード手段
232 選択ブロック情報保持手段
234 セット手段
236 リセット手段
238 読み出し手段
240 レベルシフタ
Claims (5)
- 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
前記複数のブロックの一を選択するブロックアドレスデコード手段と、
前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
を有することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
前記複数のブロックの一を選択するブロックアドレスデコード手段と、
前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
前記不良ブロック情報と、前記消去ブロック情報とのいずれか一の情報を前記選択ブロック情報保持手段が動作に応じて保持するように、この二つの情報を切り替えるためのセット手段及びリセット手段と、
を有することを特徴とする不揮発性半導体記憶装置。 - 不揮発性メモリセルからなり、データの書き込みと読み出しを行なうメモリ領域と、不良ブロック情報を記憶するメモリ領域とを有するメモリセルアレイと、
前記メモリセルアレイの行選択するロウデコーダと、
前記ロウデコーダ内に設けられた、前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
前記選択ブロック情報保持手段の保持情報を消去するリセット手段と、
前記選択ブロック情報保持手段が保持するマルチブロック消去の選択ブロック情報に基づいて、複数のブロックを選択して消去を行なうブロック消去手段と、
前記メモリセルアレイの不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出して、ブロック情報保持手段に保持させる不良ブロック情報管理手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 不揮発性メモリセルからなり、データの書き込みと読み出しを行なうメモリ領域と、不良ブロック情報を記憶するメモリ領域とを有するメモリセルアレイと、
前記メモリセルアレイの行選択するロウデコーダと、
前記ロウデコーダ内に設けられた、不良ブロック情報を保持する第1の選択ブロック情報保持手段と、
前記ロウデコーダ内に設けられた、マルチブロック消去のための選択ブロック情報を保持する第2の選択ブロック情報保持手段と、
前記選択ブロック情報保持手段が保持するマルチブロック消去の選択ブロック情報に基づいて、複数のブロックを選択して消去を行なうブロック消去手段と、
前記メモリセルアレイの不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出して、ブロック情報保持手段に保持させる不良ブロック情報管理手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 請求項2又は3において、
前記リセット手段は、リセット信号がゲートに入力されソースが接地された第1のnMOSトランジスタと、
前記第1のnMOSトランジスタと直列に接続されアドレスデコード信号がゲートに入力される第2のnMOSトランジスタと、
を有することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005378861A JP4828938B2 (ja) | 2005-12-28 | 2005-12-28 | 不揮発性半導体記憶装置及びその駆動方法 |
US11/612,900 US7495957B2 (en) | 2005-12-28 | 2006-12-19 | Nonvolatile memory device having a block erase operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005378861A JP4828938B2 (ja) | 2005-12-28 | 2005-12-28 | 不揮発性半導体記憶装置及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007179687A true JP2007179687A (ja) | 2007-07-12 |
JP4828938B2 JP4828938B2 (ja) | 2011-11-30 |
Family
ID=38193508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005378861A Active JP4828938B2 (ja) | 2005-12-28 | 2005-12-28 | 不揮発性半導体記憶装置及びその駆動方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7495957B2 (ja) |
JP (1) | JP4828938B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009146474A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009158018A (ja) * | 2007-12-27 | 2009-07-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013257938A (ja) * | 2006-09-13 | 2013-12-26 | Mosaid Technologies Inc | フラッシュのマルチレベル閾値分布方式 |
JP2014063551A (ja) * | 2012-09-21 | 2014-04-10 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100769772B1 (ko) * | 2006-09-29 | 2007-10-23 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이를 이용한 소거 방법 |
US8300477B2 (en) * | 2008-03-03 | 2012-10-30 | Rambus, Inc. | Piecewise erasure of flash memory |
JP2011100518A (ja) * | 2009-11-06 | 2011-05-19 | Toshiba Corp | 半導体装置及びその制御方法 |
US8792285B2 (en) | 2011-12-02 | 2014-07-29 | Macronix International Co., Ltd. | Page buffer circuit |
TWI497501B (zh) * | 2011-12-30 | 2015-08-21 | Macronix Int Co Ltd | 頁面緩衝器電路 |
JP2014053056A (ja) | 2012-09-06 | 2014-03-20 | Toshiba Corp | 半導体記憶装置 |
US8902657B2 (en) | 2012-09-07 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and controller |
JP2014179148A (ja) | 2013-03-15 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR102083547B1 (ko) | 2013-04-12 | 2020-03-02 | 삼성전자주식회사 | 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법 |
US9349469B2 (en) | 2014-10-02 | 2016-05-24 | Macronix International Co., Ltd. | Program verify with multiple sensing |
US9887009B2 (en) | 2014-10-14 | 2018-02-06 | Macronix International Co., Ltd. | Memory page buffer with simultaneous multiple bit programming capability |
US10908824B2 (en) * | 2018-11-08 | 2021-02-02 | Winbond Electronics Corp. | Flash memory storage device and method thereof |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002133894A (ja) * | 2000-10-30 | 2002-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2003203493A (ja) * | 2001-12-24 | 2003-07-18 | Samsung Electronics Co Ltd | Nandフラッシュメモリ装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3215237B2 (ja) * | 1993-10-01 | 2001-10-02 | 富士通株式会社 | 記憶装置および記憶装置の書き込み/消去方法 |
JP4413306B2 (ja) * | 1999-03-23 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置 |
US6760272B2 (en) * | 2000-12-07 | 2004-07-06 | International Business Machines Corporation | Method and system for supporting multiple cache configurations |
US6778443B2 (en) * | 2001-12-25 | 2004-08-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory blocks pre-programmed before erased |
JP4220319B2 (ja) | 2003-07-04 | 2009-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置およびそのサブブロック消去方法 |
JP2005135544A (ja) | 2003-10-31 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体記録媒体及び半導体記録媒体のデータ消去方法 |
JP2005191413A (ja) | 2003-12-26 | 2005-07-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2005
- 2005-12-28 JP JP2005378861A patent/JP4828938B2/ja active Active
-
2006
- 2006-12-19 US US11/612,900 patent/US7495957B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002133894A (ja) * | 2000-10-30 | 2002-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2003203493A (ja) * | 2001-12-24 | 2003-07-18 | Samsung Electronics Co Ltd | Nandフラッシュメモリ装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013257938A (ja) * | 2006-09-13 | 2013-12-26 | Mosaid Technologies Inc | フラッシュのマルチレベル閾値分布方式 |
JP2009146474A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009158018A (ja) * | 2007-12-27 | 2009-07-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2014063551A (ja) * | 2012-09-21 | 2014-04-10 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4828938B2 (ja) | 2011-11-30 |
US20070147121A1 (en) | 2007-06-28 |
US7495957B2 (en) | 2009-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4828938B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
US8520436B2 (en) | Programming memory devices | |
KR101150645B1 (ko) | 비휘발성 반도체 메모리 장치 | |
JP4233563B2 (ja) | 多値データを記憶する不揮発性半導体記憶装置 | |
US8208309B2 (en) | Semiconductor memory device and method of operating the same | |
JP5714681B2 (ja) | 半導体記憶装置 | |
JP2006031871A (ja) | 半導体記憶装置 | |
JP2004014043A (ja) | 不揮発性半導体メモリ | |
JP2009151865A (ja) | 不揮発性半導体記憶装置とその書き込み方法 | |
KR101668340B1 (ko) | Nand형 플래시 메모리 및 그의 프로그래밍 방법 | |
TWI537723B (zh) | 半導體儲存裝置以及資料處理方法 | |
EP1061524A2 (en) | Flash memory with copy and transfer function | |
JP2017097927A (ja) | Nand型フラッシュメモリとそのプログラム方法 | |
KR101060258B1 (ko) | 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법 | |
JP4672673B2 (ja) | 半導体装置および半導体装置の制御方法 | |
TWI564899B (zh) | 半導體儲存裝置以及資料處理方法 | |
JP5731622B2 (ja) | フラッシュメモリ、バッドブロックの管理方法および管理プログラム | |
JP4040215B2 (ja) | 不揮発性半導体メモリの制御方法 | |
JP2010218623A (ja) | 不揮発性半導体記憶装置 | |
TWI523036B (zh) | 半導體記憶裝置 | |
JP2006209963A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110915 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4828938 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |