JP2002133894A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良ブロックが生じた場合、製造効率が低下
するとともに、パッケージ後に検出された不良ブロック
を確実に非選択保持状態とすることが困難であった。 【解決手段】 各ブロックデコーダ１２は、ブロックア
ドレス信号が供給されるデコード回路２９と直列にトラ
ンジスタ３５が接続されている。このトランジスタ３５
をラッチ回路３６にラッチされたデータに応じてオフと
することにより、このブロックデコーダに対応するブロ
ックを非選択保持状態に設定できる。したがって、パッ
ケージ後のバーンイン試験により不良ブロックが検出さ
れた場合においても、この不良ブロックを容易に非選択
保持状態に設定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば複数本のワ
ード線を含む複数のブロックを有し、これらブロック単
位でワード線を選択するブロックデコード回路を有する
不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的に書き換え可能な不揮発性半導体
記憶装置としてＥＥＰＲＯＭを用いたＮＡＮＤ型フラッ
シュメモリが提案されている。このＮＡＮＤ型フラッシ
ュメモリは、隣接して配置された複数のメモリセルのソ
ース、ドレインが直列接続され、この直列接続された複
数のメモリセル（以下、ＮＡＮＤセルと称す）が１単位
としてビット線に接続される。このＮＡＮＤ型フラッシ
ュメモリは、ロウ方向に配列された複数のセルに対して
一括してデータの書き込み、又は読み出し動作が行なわ
れる。

【０００３】また、データの消去は、ロウ方向に配置さ
れた複数のＮＡＮＤセルを含むブロック単位で行われ
る。このため、ロウデコーダは、ＮＡＮＤセル単位を選
択するブロックデコーダと、個々のワード線を選択する
回路を有している。

【０００４】また、一般に、この種のＮＡＮＤ型フラッ
シュメモリは、例えばテストモードで用いられる全ブロ
ック消去や、全ブロック書き込み時などにおいて、他の
ブロックの動作に悪影響を及ぼさないようにしている。
すなわち、不良ワード線を含む不良ブロックの場合、こ
の不良ワード線からリークが生じる。このため、テスト
時にワード線に昇圧回路から電位を供給してもワード線
を所定の電位に昇圧することができず、種々の試験の効
率を落とす原因となる。

【０００５】そこで、メモリセルアレイは、複数の通常
のブロックとリダンダンシブロックとを有している。例
えばダイソートテストにおいて不良ブロックが検出され
た場合、不良ブロックがリダンダンシブロックに置き換
えられる。ブロックデコーダはフューズを有しており、
ダイソートテストにおいて、不良ブロックが検出された
場合、不良ブロックを選択するブロックデコーダに含ま
れるフューズが切断される。このため、このブロックデ
コーダにより不良ブロックの選択が回避される。

【０００６】図１０は、従来のブロックデコーダの一例
を示している。デコーダ１０１は、ブロックアドレスを
デコードする。このデコードの結果、デコーダ１０１の
出力信号がハイレベルの選択状態であり、信号ＢＬＫＡ
Ｄがハイレベルの場合、トランジスタ１０２、１０３が
オンする。フューズ素子１０４が切断されていない場
合、ラッチ回路１０５の出力ノードＢoutがハイレベル
となる。このため、レベルシフタ１０６の出力電圧によ
り、転送ゲート１０７を構成する各トランジスタがオン
とされる。このため、これらトランジスタを介してワー
ド線ＷＬ０〜ＷＬ１５に制御電圧ＣＧ１〜ＣＧ１５が供
給されるとともに、第１の選択ゲート線ＳＧ１、第２の
選択ゲート線ＳＧ２に、制御電圧ＳＧＤ、ＳＧＳがそれ
ぞれ供給される。このようにして、ロウ方向に配置され
た複数のＮＡＮＤセルが選択される。これらＮＡＮＤセ
ルは、第１の選択ゲート線ＳＧ１の信号に応じてビット
線に接続され、第２の選択ゲートＳＧ２の信号に応じて
共通ソース線に接続される。

【０００７】一方、不良ブロックに対応して前記フュー
ズ素子１０４が切断されている場合、デコーダ１０１の
出力信号がハイレベルの選択状態であっても、ラッチ回
路１０５の出力信号Ｂoutがローレベルである。このた
め、レベルシフタ１０６は非動作であり、転送ゲート１
０７を構成する複数のトランジスタはオフ状態である。
したがって、不良ブロックは非選択状態に保持される。

【０００８】

【発明が解決しようとする課題】ところで、これら不良
ブロックに関わる対処において、従来は、レーザにより
フューズを切断していた。しかし、ダイソートテストに
よる不良ブロックの判定とレーザによるフューズの切断
は別工程であるため効率が悪い。

【０００９】また、チップをパッケージにより封止した
後、バーンイン試験により不良ブロックが判明した場
合、この不良ブロックをリダンダンシブロックにより救
済することができない。このため、この不良ブロックに
例えばオール“０”データが書き込まれマーキングされ
る。この場合、不良ブロックか否かは、書き込まれたデ
ータをユーザが判別することとなる。しかし、誤って不
良ブロックに書き込んだデータを消去したり、別のデー
タにより上書きした場合、不良ブロックの判別が不可能
となってしまう。

【００１０】このように、従来の不揮発性半導体記憶装
置は、不良ブロックが生じた場合、製造効率が低下する
とともに、パッケージ後に検出された不良ブロックを確
実に非選択状態に保持することが困難であった。

【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、製造効率の
低下を招来することがなく、しかも、パッケージ後に検
出された不良ブロックを確実に非選択状態に保持するこ
とが可能な不揮発性半導体記憶装置を提供しようとする
ものである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、複数のブロックを有し、各ブ
ロックは複数のワード線と、これらワード線に接続され
た複数のメモリセルを有するメモリセルアレイと、前記
各ブロックに対応して配置され、アドレス信号に応じて
対応するブロックを選択する複数のブロックデコーダ
と、前記各ブロックデコーダに設けられ、前記アドレス
信号をデコードするデコード回路と、前記デコード回路
に直列接続され、前記デコード回路を活性化又は非活性
化する第１のスイッチ素子と、前記複数のブロックのう
ち、非選択保持状態とするブロックのアドレスを記憶す
る記憶部と、前記各ブロックデコーダに設けられ、前記
記憶部から供給されるアドレスに応じて前記第１のスイ
ッチ素子をオフ状態に設定する設定回路とを具備してい
る。

【００１３】また、本発明は、複数のブロックを有し、
各ブロックは複数のワード線と、これらワード線に接続
された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応
じて対応するブロックを選択する複数のブロックデコー
ダと、前記各ブロックデコーダに設けられ、前記アドレ
ス信号をデコードするデコード回路と、前記デコード回
路に直列接続され、前記デコード回路を活性化又は非活
性化する第１のスイッチ素子と、前記メモリセルアレイ
に設けられ、非選択保持状態とする前記ブロックのアド
レスを記憶する記憶部と、前記各ブロックデコーダに設
けられ、前記記憶部から供給されるアドレスに応じて前
記第１のスイッチ素子をオフ状態に設定する設定回路と
を具備している。

【００１４】さらに、本発明は、複数のブロックを有
し、各ブロックは複数のワード線と、これらワード線に
接続された複数のメモリセルを有するメモリセルアレイ
と、前記各ブロックに対応して配置され、アドレス信号
に応じて対応するブロックを選択する複数のブロックデ
コーダと、前記各ブロックデコーダに設けられ、前記ア
ドレス信号をデコードするデコード回路と、前記デコー
ド回路に直列接続され、前記デコード回路を活性化又は
非活性化する第１のスイッチ素子と、非選択保持状態と
する前記ブロックのアドレスを記憶する記憶部と、前記
各ブロックデコーダに設けられ、前記第１のスイッチ素
子をオン又はオフ状態に設定する設定回路と、前記各ブ
ロックデコーダの前記デコード回路に接続され、前記第
１のスイッチ素子が前記設定回路によりオン状態に設定
された状態において、前記デコード回路の出力信号に応
じて、対応するブロックを選択状態に保持する保持回路
とを具備している。

【００１５】前記第１のスイッチ素子に並列接続され、
非選択保持ブロックの検出時にオン状態とされる第２の
スイッチ素子と、前記デコード回路及び前記設定回路の
相互間に接続され、前記非選択保持ブロックの検出時
に、前記設定回路が前記第１のスイッチ素子をオフ状態
に設定している場合において、前記デコード回路の出力
信号変化を検出することにより、非選択保持ブロックを
検出する検出回路とをさらに具備している。

【００１６】前記記憶回路は、電源投入直後に前記ブロ
ックデコーダに非選択保持ブロックのアドレス信号を供
給することを特徴とする。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１８】（第１の実施形態）図１は、本発明の第１
の実施形態を示している。図１において、メモリセルア
レイＭＣＡは複数のブロック（ＢＬＫ）１０、及び複数
のリダンダンシブロック（ＲＢＬＫ）１１を有してい
る。各ブロック１０及びリダンダンシブロック１１は、
図示せぬ複数のＮＡＮＤセルを有している。各ＮＡＮＤ
セルはロウ方向に配置されている。ロウデコーダＲＤＣ
は複数のブロックデコーダ（ＢＬＤ）１２を有してい
る。これらブロックデコーダ１２は、前記各ブロック１
０及びリダンダンシブロック１１に対応して配置されて
いる。

【００１９】制御回路１３は、アドレス信号以外の各種
制御信号を出力する。これら制御信号は前記ロウデコー
ダＲＤＣを構成するブロックデコーダ１２及びアドレス
レジスタ１５等に供給される。入出力バッファ１４は外
部から供給されるアドレス信号を受けるとともに、外部
から供給される書き込みデータ及びメモリセルから読み
出されたデータを受ける。

【００２０】前記アドレスレジスタ１５は、入出力バッ
ファ１４から供給されるロウアドレス信号及びカラムア
ドレス信号を保持する。ロウアドレス信号はロウデコー
ダＲＤＣに供給され、カラムアドレス信号はカラムデコ
ーダ１６に供給される。

【００２１】ページバッファ及びセンスアンプ１７にお
いて、ページバッファは、メモリセルにデータを書き込
んだり読み出したりするためのデータを保持する。セン
スアンプはメモリセルから読み出されたデータを検知し
増幅する。カラムデコーダ１６は、アドレスレジスタ１
５から供給されるカラムアドレス信号をデコードし、メ
モリセルアレイＭＣＡのカラム（に相当するページバッ
ファ）を選択する。

【００２２】データ記憶部１８は、例えば不揮発メモリ
により構成され、メモリセルアレイＭＣＡに含まれる非
選択保持ブロックのアドレスを記憶する。非選択保持ブ
ロックとしては、例えばダイソートテストやバーンイン
テストにおいて、検出された不良ブロックや、セキュリ
ティ情報等のデータが記憶され、書き込み、消去時にア
クセス禁止とされた所謂ＲＯＭブロック、チップの識別
符号や特定の動作を設定する情報が記憶され、書き込
み、消去時にアクセス禁止とされたブロック等が含まれ
る。

【００２３】尚、前記アドレスレジスタ１５は、ロウ系
のアドレスレジスタとカラム系のアドレスレジスタを含
んでおり、カラム系のアドレスレジスタにより、ページ
バッファ及びセンスアンプ１７の所定の位置を指示し、
ロウ系のアドレスレジスタにより、ロウデコーダＲＤＣ
のブロックデコーダ１２を指示するように構成されてい
る。

【００２４】図２は、図１に示すブロックデコーダ１２
の回路構成を示している。

【００２５】端子２０には電源電圧ＶＤＤが供給されて
いる。この端子２０と接地間にはＰチャネルＭＯＳトラ
ンジスタ２１、ＮチャネルＭＯＳトランジスタ２２〜２
８が直列接続されている。前記トランジスタ２１及び２
７のゲートには、ロウデコーダＲＤＣを活性化するため
の信号ＲＤＥＣ１が供給されている。また、トランジス
タ２２〜２６のゲートには、前記アドレスレジスタ１５
から供給されるアドレス信号又はプリデコードされたア
ドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給される。これ
らトランジスタ２２〜２６は、デコード回路２９を構成
している。前記トランジスタ２８のゲートには非選択保
持解除信号ＲＯＭＢＡＥＮが供給されている。

【００２６】前記端子２０と接続ノードＮＤの相互間に
は、ＰチャネルＭＯＳトランジスタ３０が接続されてい
る。さらに、前記接続ノードＮＤにはインバータ回路３
１の入力端が接続されている。このインバータ回路３１
の出力端は前記トランジスタ３０のゲートに接続される
とともに、レベルシフタ３２の入力端に接続されてい
る。このレベルシフタ３２は、インバータ回路３１の出
力信号ＲＤＥＣＡＤに応じて端子ＶＲＤＥＣから供給さ
れる電源電圧より高い電圧を出力する。このレベルシフ
タ３２の出力端は、転送ゲート３３を構成する複数のト
ランジスタ３３ａ、３３ｂ、３３₀〜３３₁₅のゲートに
接続されている。

【００２７】前記トランジスタ３３ａ，３３ｂの電流通
路の一端には、選択電圧ＳＧＤ、ＳＧＳがそれぞれ供給
され、前記トランジスタ３３₀〜３３₁₅の電流通路の一
端には、制御電圧ＣＧ０〜ＣＧ１５が供給されている。
これら選択電圧ＳＧＤ、ＳＧＳ、及び制御電圧ＣＧ０〜
ＣＧ１５は、図示せぬ昇圧回路によりメモリセルの動作
モードに応じて所定の電位に設定される。

【００２８】前記トランジスタ３３ａ，３３ｂの電流通
路の他端は、選択線ＳＧ１、ＳＧ２に接続されている。
これら選択線ＳＧ１、ＳＧ２は、ＮＡＮＤセル３４を構
成する選択トランジスタ３４ａ、３４ｂのゲートに接続
されている。選択トランジスタ３４ａはＮＡＮＤセル３
４をビット線ＢＬに接続し、選択トランジスタ３４ｂは
ＮＡＮＤセル３４をソース線ＳＬに接続する。

【００２９】また、前記トランジスタ３３₀〜３３₁₅の
電流通路の他端は、ワード線ＷＬ０〜ＷＬ１５に接続さ
れている。これらワード線ＷＬ０〜ＷＬ１５は前記ＮＡ
ＮＤセル３４を構成するメモリセル３４₀〜３４₁₅の制
御ゲートに接続されている。

【００３０】一方、前記トランジスタ２８には、ブロッ
クデコーダ１２の選択、非選択保持状態を設定するため
のＮチャネルＭＯＳトランジスタ３５が並列接続されて
いる。このトランジスタ３５のゲートには、ラッチ回路
３６が接続されている。

【００３１】このラッチ回路３６の接続ノードＮＦに
は、ラッチ回路３６をセット状態とするためのセット回
路ＳＥＴが接続されている。すなわち、接続ノードＮＦ
と接地間にはＮチャネルＭＯＳトランジスタ３７、３８
が直列接続されている。前記トランジスタ３７のゲート
は前記インバータ回路３１の出力端に接続され、前記ト
ランジスタ３８のゲートにはセット信号ＦＲＳＥＴが供
給されている。

【００３２】また、前記ラッチ回路３６の接続ノードｂ
ＮＦと接地間には、ＮチャネルＭＯＳトランジスタ３９
が接続されている。このトランジスタ３９のゲートには
リセット信号ＦＲＲＳＥＴが供給されている。トランジ
スタ３９はこのリセット信号ＦＲＲＳＥＴに応じてリセ
ットされる。

【００３３】さらに、前記接続ノードｂＮＦと前記イン
バータ回路３１の相互間には、非選択保持ブロックを検
出するための非選択保持ブロック検出回路ＢＤが接続さ
れている。この非選択保持ブロック検出回路ＢＤは、Ｎ
チャネルＭＯＳトランジスタ４０、４１、４２と検出回
路４３により構成されている。すなわち、接続ノードＢ
ＤＮＤと接地間には、前記トランジスタ４０、４１、４
２が直列接続されている。前記トランジスタ４０のゲー
トには前記インバータ回路３１の出力信号ＲＤＥＣＡＤ
が供給され、トランジスタ４１のゲートには制御信号Ｂ
ＬＫＳＥＮＳが供給されている。さらに、トランジスタ
４２のゲートは前記ラッチ回路３６の接続ノードｂＮＦ
が接続されている。また、前記接続ノードＢＤＮＤは、
図示せぬ他のブロックデコーダに接続されるともに、ロ
ウデコーダの外部に配置された検出回路４３に接続され
ている。

【００３４】上記構成において、ブロックデコーダ１２
の動作について説明する。

【００３５】（ブロックが選択可能状態の場合）まず、
図３を参照して、このブロックデコーダ１２に対応する
ブロックが選択可能状態にある場合について説明する。
この場合、ラッチ回路３６の接続ノードＮＦはハイレベ
ルであり、トランジスタ３５はオンしている。したがっ
て、このブロックデコーダ１２は、従来のフューズが切
断されていない選択状態と同様の状態に設定される。

【００３６】通常の読み出し動作や、書き込み動作にお
いて、デコード回路２９を構成するトランジスタ２２〜
２６には、アドレスレジスタ１５から出力されるアドレ
ス信号、又はプリデコードされたアドレス信号ＡＲＯＷ
Ａ〜ＡＲＯＷＥが供給される。トランジスタ２１と２７
のゲートに供給される信号ＲＤＥＣ１は、アドレス信号
ＡＲＯＷが確定した後にデコード動作をイネーブルにす
る信号である。この信号ＲＤＥＣ１がローレベル時、ノ
ードＮＤはトランジスタ２１を介してハイレベルにプリ
チャージされている。

【００３７】上記のように、このブロックデコーダ１２
は選択可能な状態であるため、トランジスタ３５はオン
している。このため、信号ＲＤＥＣ１がハイレベルにな
り、トランジスタ２１がオフとされた状態において、ア
ドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが全てハイレベルで
あれば、デコード回路２９を構成するトランジスタ２２
〜２６が全てオンして、接続ノードＮＤがローレベルに
なる。すると、インバータ回路３１の出力信号ＲＤＥＣ
ＡＤがハイレベルになる。この信号ＲＤＥＣＡＤに応じ
てレベルシフタ３２より、転送ゲート３３に所定の電圧
が供給される。このため、転送ゲート３３を介してＮＡ
ＮＤセル３４の選択トランジスタ３４ａ、３４ｂのゲー
ト、及びメモリセル３４₀〜３４₁₅の制御ゲートに所定
の電圧が供給される。すなわち、ラッチ回路３６の接続
ノードＮＦがハイレベルのとき、入力されたアドレス信
号がブロックアドレスと一致すると、信号ＲＤＥＣＡＤ
がハイレベルとなり、対応するブロックが選択状態とな
る。

【００３８】（ブロックが非選択保持状態の場合）次
に、図４を参照して、このブロックが非選択保持状態の
場合について説明する。

【００３９】この時、ラッチ回路３６の接続ノードＮＦ
はローレベルである。このため、トランジスタ３５はフ
ューズが切断されたと同様のオフ状態である。この状態
において、デコード回路２９に、このブロックと一致す
るアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが印加された場
合、トランジスタ２２〜２６が全てオンする。しかし、
トランジスタ３５がオフ状態であるため、接続ノードＮ
Ｄはハイレベルのままである。このため、インバータ回
路３１の出力信号ＲＤＥＣＡＤはローレベルであり、レ
ベルシフタ３２、転送ゲート３３を介してＮＡＮＤセル
が選択されることがない。すなわち、ラッチ回路３６の
接続ノードＮＦがローレベルにセットされていると、ブ
ロックを選択することができない。

【００４０】（ラッチ回路の接続ノードＮＦにデータを
セットする）次に、図５を参照して、ラッチ回路３６の
接続ノードＮＦにデータをセットする場合について説明
する。

【００４１】ラッチ回路３６のデータを初期化する際、
まず、ラッチ回路３６がリセットされる。このため、信
号ＦＲＲＳＴをハイレベルとして、トランジスタ３９を
オンさせ、ラッチ回路３６の接続ノードＮＦをハイレベ
ルにする。ロウデコーダ１２内に設けられた全てのブロ
ックデコーダの接続ノードＮＦがハイレベルになると、
全ブロックがアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥによ
って選択可能な状態とされる。

【００４２】不良ブロックや書き込み、消去時にアクセ
ス禁止とされたブロックを非選択保持状態にする場合、
データ記憶部１８から非選択保持ブロックのアドレス信
号が読み出され、アドレスレジスタ１５に供給される。
このアドレス信号はアドレスレジスタ１５から各ブロッ
クデコーダに供給される。このため、このアドレス信号
に対応する非選択保持ブロックに含まれるデコード回路
２９のトランジスタ２２〜２６が全てオンとなる。この
後、信号ＲＤＥＣ１がハイレベルとされると、トランジ
スタ２１がオフ、トランジスタ２７がオンとされる。ト
ランジスタ３５はラッチ回路３６の接続ノードＮＦがハ
イレベルであるため、オンとされる。したがって、非選
択保持ブロックに対応するブロックデコーダの接続ノー
ドＮＤはローレベルとなり、インバータ回路３１の出力
信号ＲＤＥＣＡＤはハイレベルとなる。このため、トラ
ンジスタ３７がオンする。この後、信号ＦＲＳＥＴをハ
イレベルにすると、非選択保持ブロックに対応するブロ
ックデコーダのラッチ回路３６のみ接続ノードＮＦがロ
ーレベルとなり、トランジスタ３５がオフとされる。

【００４３】このようにして、非選択保持ブロックのラ
ッチ回路３６の接続ノードＮＦにデータを設定すること
ができる。その後、通常動作において、この非選択保持
ブロックのアドレス信号がデコード回路２９に供給され
た場合においても、トランジスタ３５がオフしている。
このため、このブロックは選択されない。

【００４４】また、非選択保持ブロックのデータ設定の
制御方法において、信号ＦＲＳＥＴと信号ＲＯＭＢＡＥ
Ｎをハイレベルにしたまま、信号ＲＤＥＣ１に応じてデ
コーダ２９にアドレスを取り込んでもよい。

【００４５】通常のアドレス入力時に非選択保持状態と
するブロックが複数ある場合、前述した非選択保持ブロ
ックのアドレスからラッチ回路３６へのデータセット動
作を繰り返すことにより、対応するブロックデコーダの
ラッチ回路３６へ連続的にデータをセットすることがで
きる。

【００４６】上記ラッチ回路３６へのデータのセット
は、不揮発性半導体記憶装置に電源が投入される毎に実
行される。

【００４７】尚、前記ラッチ回路３６が保持するデータ
は、テスト時の動作で全ブロック消去や全ブロック書き
込みをする場合、外部から入力してもよい。しかし、製
品を出荷する場合において、不良ブロックは常に不良ブ
ロックでなければならない。このため、出荷される製品
のデータ記憶部１８には不良ブロックのアドレスが記憶
されている。

【００４８】（非選択保持ブロックの検出動作）前記デ
ータ記憶部１８には、非選択保持状態とするブロックの
アドレスを記憶する必要がある。このデータ記憶部１８
にブロックアドレスを書き込むタイミングは、種々考え
られる。例えば消去、書き込み、読み出し等のテスト工
程で選択中のブロックが正常か否かを判定した直後に実
施しても良いし、全てのブロックが正常か否かを判定し
た後に、まとめて書き込みを行ってもよい。ブロックア
ドレスをまとめて書き込む方法は、後述するように、不
良ブロックの検出動作が必要となる。しかし、データ記
憶部１８へのアドレスの書き込み時間を短縮することが
できるため効率がよい。

【００４９】上記ブロックアドレスをまとめて書き込む
方法は、テスト中に選択ブロックが不良ブロックと判定
された場合に、前述した非選択保持ブロックに対するデ
ータ設定を行い、不良ブロックのデコーダのラッチ３６
に非選択保持データを設定しておく。全ブロックに対し
て、テストを終えると、不良ブロックのデコーダは非選
択保持状態に設定されている。この時点において、デー
タ記憶部１８には、不良ブロックのアドレスデータが記
憶されていない。このため、メモリセルアレイ内のどこ
に不良ブロックがあるか検出する必要がある。

【００５０】図６は、上記非選択保持状態のブロックの
検出方法を示している。

【００５１】この場合、非選択保持ブロックに対応する
ブロックデコーダを一時的に選択可能とする必要があ
る。このため、非選択保持解除信号ＲＯＭＢＡＥＮをハ
イレベルにする。すると、トランジスタ２８がオン状態
となり、トランジスタ３５がオフに設定されている場合
においても、ブロックデコーダが選択可能とされる。

【００５２】非選択保持ブロックが、メモリセルアレイ
内のどこにあるか分からないため、ブロックアドレスの
先頭番地からアドレスをスキャンしながら、非選択保持
ブロック検出回路ＢＤにおける接続ノードＢＤＮＤの電
位を検出回路４３によりモニタする。

【００５３】接続ノードＢＤＮＤは、アドレス信号を切
り替える毎にハイレベルにプリチャージされる。ラッチ
回路３６が非選択保持状態に設定されている場合、ラッ
チ回路３６の接続ノードｂＮＦはハイレベルである。こ
のため、トランジスタ４２はオンとされている。また、
制御信号ＢＬＫＳＥＮＳは、ブロック検出時のイネーブ
ル信号であり、アドレス信号を切り替える毎にハイレベ
ルとされる。このため、トランジスタ４１がオンとされ
る。この状態において、アドレス信号がブロックデコー
ダのアドレスと一致すると、非選択保持状態であるにも
拘わらずインバータ回路３１の出力信号ＲＤＥＣＡＤが
ハイレベルとなる。このため、トランジスタ４０がオン
となる。このように、アドレス信号が非選択保持ブロッ
クのアドレスと一致すると、トランジスタ４０、４１、
４２が全てオンする。したがって、接続ノードＢＤＮＤ
がローレベルとなる。

【００５４】図６は、ブロックアドレス０のブロック
が、非選択保持ブロックとして検出されている。ブロッ
クアドレス１のブロックの非選択保持ブロックである場
合、信号ＢＤＮＤの波形は、図６に破線で示すようにな
る。図６において、添え字“_０”はブロック０に関す
る信号を示し、添え字“_１”はブロック１に関する信
号を示している。

【００５５】アドレス信号がブロックのアドレスと一致
しても、ラッチ回路３６に選択可能状態のデータがラッ
チされている場合、接続ノードｂＮＦはローレベルであ
る。このため、トランジスタ４２がオンしないため、接
続ノードＢＤＮＤはハイレベルのままである。

【００５６】このようにして、ブロックアドレス信号を
切り替えながら検出回路４３により、接続ノードＢＤＮ
Ｄの電位をモニタすることにより、非選択保持ブロック
の位置を検出することができる。

【００５７】上記第１の実施形態によれば、ブロックア
ドレス信号が供給されるデコード回路２９と直列にトラ
ンジスタ３５を設け、このトランジスタ３５をラッチ回
路３６にラッチされたデータに応じてオフとすることに
より、このブロックデコーダ１２に対応するブロックを
非選択保持状態に設定している。このため、ラッチ回路
３６にラッチされるデータを書き換えることにより、選
択可能なブロックを非選択保持状態に設定することがで
きる。したがって、例えばパッケージ後のバーンイン試
験により不良ブロックが検出された場合においても、こ
の不良ブロックを容易に非選択保持状態に設定すること
ができる。

【００５８】また、従来のように、フューズを使用して
いないため、レーザによりフューズを切断する工程を必
要としない。したがって、従来に比べて製造効率を向上
することが可能である。

【００５９】さらに、非選択保持ブロック検出回路ＢＤ
を用いることにより、非選択保持状態のブロックがメモ
リセルアレイ内のどこに設定されているかを容易に検出
できる。このため、非選択保持ブロックのアドレスをテ
スタや使用者が失った場合においても、容易に検出する
ことができる。

【００６０】また、データ記憶部１８、又はラッチ回路
３６の非選択保持ブロックデータを、このメモリを使用
するシステム側から追加することにより、非選択保持ブ
ロックを設定することができる。したがって、このチッ
プを使用するシステムから、メモリセルアレイの任意の
ブロックをライトプロテクト領域にすることができる。
この場合も前述したように、特定のブロックアドレスに
対して読み出し動作のみ実行することが可能である。

【００６１】尚、不良ブロックを置き換え可能なリダン
ダンシブロックがある場合、置き換え先のリダンダンシ
ブロックがアクセスの対象となり、不良ブロックがアク
セスされることはない。しかし、不良ブロックの数が多
く、リダンダンシブロックヘの置き換えが不可能な場
合、不良ブロックが非選択保持状態のままアクセスされ
る。例えば読み出しの場合、不良ブロックのアドレスが
入力されても前述したようにブロックデコーダは活性化
されないため、ブロックが非選択の状態で読み出し動作
が行われる。この場合、不良ブロックからの読み出しデ
ータはオール“０”となる。このように、リダンダンシ
の置き換えをしない不良ブロックが存在する場合、この
メモリを使用するシステムは、不良ブロックを検出する
必要がある。

【００６２】この場合、全ブロックの消去を行った後、
読み出し動作を行うと、正常なブロックの読み出しデー
タは、消去状態を示すオール“１”となり、不良ブロッ
クの読み出しデータは、オール“０”となる。このた
め、不良ブロックの判別が可能となる。

【００６３】また、前述したデータ記憶部１８に、セキ
ュリティ情報等のデータが記憶されるブロックのアドレ
スや、チップの識別符号や特定の動作を設定する情報が
記憶されるブロックのアドレスが記憶される場合、これ
らブロックは消去や書き込み動作に対して非選択状態と
なり、読み出し動作に対しては選択可能な状態にする必
要がある。本発明の場合、トランジスタ３５に並列接続
されたトランジスタ２８を非選択解除信号ＲＯＭＢＡＥ
Ｎにより活性化することにより、非選択保持状態のブロ
ックに対する読み出し動作が可能である。したがって、
これらのブロックから読み出したデータにより所要の動
作を行うことが可能である。

【００６４】（第２の実施形態）図７は、本発明の第２
の実施形態を示している。図７において、図１と同一部
分には、同一符号を付し異なる部分についてのみ説明す
る。

【００６５】第１の実施形態において、非選択保持ブロ
ックのアドレスは、メモリセルアレイＭＣＡとは別の不
揮発性メモリにより構成されたデータ記憶部１８に記憶
した。これに対して、第２の実施形態では、図７に示す
ように、メモリセルアレイＭＣＡの例えば１つのブロッ
クをデータ記憶部５０とし、このデータ記憶部５０に非
選択保持ブロックのアドレスを記憶している。

【００６６】この場合、電源投入後、先ず、パワーオン
リセット信号を検出した後、予め設定されたアドレスに
従ってデータ記憶部５０がアクセスされる。このデータ
記憶部５０から読み出された非選択保持ブロックのアド
レスは、ページバッファ及びセンスアンプ１７に供給さ
れる。この非選択保持ブロックのアドレス信号は、制御
回路１３の制御に従いカラムデコーダ１６を介してアド
レスレジスタ１５に供給される。この後、前述した動作
により非選択保持ブロックに対応したブロックデコーダ
のラッチ回路３６に、非選択保持のデータが設定され
る。

【００６７】（第３の実施形態）図８は、本発明の第３
の実施形態を示しており、図２と同一部分には同一符号
を付し、異なる部分についてのみ説明する。

【００６８】第３の実施形態は、大多数の正常なブロッ
クにおいて、複数のブロックを同時に選択状態として消
去動作、あるいは書き込み動作を可能としている。

【００６９】図８において、前記インバータ回路３１の
出力端には、複数ブロック同時選択回路ＭＢＳが接続さ
れている。この複数ブロック同時選択回路ＭＢＳはＮチ
ャネルＭＯＳトランジスタ６０、６２、６３、６４、及
びラッチ回路６１により構成されている。前記トランジ
スタ６０のゲートは前記インバータ回路３１の出力端に
接続されている。このトランジスタ６０の電流通路の一
端は前記ラッチ回路６１の入力ノードＢｉｎに接続さ
れ、電流通路の他端は前記トランジスタ６２を介して接
地されている。このトランジスタ６２のゲートには信号
ＢＬＫＡＤが供給されている。

【００７０】前記ラッチ回路６１の出力ノードＢｏｕｔ
は前記トランジスタ６３を介して接地されている。この
トランジスタ６３のゲートには信号ＢＬＫＲＳＴが供給
されている。さらに、前記出力ノードＢｏｕｔは前記ト
ランジスタ６４のゲートに接続されるとともに、ナンド
回路６５の一方入力端に接続されている。このナンド回
路６５の他方入力端は前記インバータ回路３１の出力端
に接続されている。このナンド回路６５の出力端は、イ
ンバータ回路６６を介して前記レベルシフタ３２に接続
される。さらに、前記トランジスタ４１とトランジスタ
４２の接続ノードはトランジスタ６４を介して接地され
ている。このトランジスタ６４のゲートは前記ラッチ回
路６４の出力ノードＢｏｕｔに接続されている。

【００７１】図９を参照して図８の動作について説明す
る。なお、図９は、例えばブロック０とブロック１を同
時に選択する場合について示しており、ブロック０に関
する信号には添え字“_０”を付し、ブロック１に関す
る信号には添え字“_１”を付しているが、ブロック０
とブロック１で共通の動作については、これらを区別せ
ずに説明する。

【００７２】初期状態において、ブロックをリセットす
るための信号ＢＬＫＲＳＴはハイレベルとされている。
このため、トランジスタ６３はオンとされ、ラッチ回路
６１の入力ノードＢｉｎはハイレベル、出力ノードＢｏ
ｕｔはローレベルに設定される。また、インバータ回路
３１の出力信号ＲＤＥＣＡＤはローレベルに設定されて
いる。このため、ナンド回路２２の出力信号はハイレベ
ル、インバータ回路６６の出力信号ＮＮはローレベルと
なり、このブロックデコーダに対応するブロックは非選
択保持状態とされている。

【００７３】複数のブロックを選択する場合、イネーブ
ル信号ＢＬＫＡＤがハイレベルとされる。このため、ト
ランジスタ６２がオンとされる。この状態において、前
述したようにアドレスレジスタ１５からデコード回路２
９にアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給され
る。正常なブロックで、アドレス信号ＡＲＯＷＡ〜ＡＲ
ＯＷＥがブロックアドレスと一致すると、接続ノードＮ
Ｄがローレベルとなりインバータ回路３１の出力信号Ｒ
ＤＥＣＡＤ（_０）がハイレベルになる。このため、ト
ランジスタ６０がオンし、ラッチ回路６１の入力ノード
Ｂｉｎはローレベルになり、出力ノードＢｏｕｔはハイ
レベルにセットされる。アドレス信号ＡＲＯＷＡ〜ＡＲ
ＯＷＥを切り替えて上記デコード動作を繰り返すと、複
数の正常なブロックにおいて、ラッチ回路６１の出力ノ
ードＢｏｕｔ（_０、_１）がハイレベルになる。

【００７４】消去動作や書き込み動作を開始するとき、
信号ＢＬＫＡＤがローレベルとされ、アドレスレジスタ
１５の出力は全選択状態とされる。アドレスレジスタ１
５の全選択状態に伴い、ラッチ回路３６により設定され
た非選択保持ブロックを除く全てのブロックデコーダに
おいて信号ＲＤＥＣＡＤ（_０、_１）がハイレベルにな
る。ラッチ回路６１の出力信号はナンド回路６５で受け
ているため、ラッチ回路６１の出力ノードＢｏｕｔ（_
０、_１）がハイレベルに設定されたブロックデコーダ
のみ、インバータ回路６６の出力信号ＮＮ（_０、_１）
がハイレベルになる。したがって、レベルシフタ３２を
介して転送ゲート３３が活性化され、この転送ゲート３
３に接続されたブロックが選択される。このようにし
て、ラッチ回路６１の出力ノードＢｏｕｔがハイレベル
に設定された複数のブロックデコーダが同時に選択さ
れ、消去動作や書き込み動作が行われる。

【００７５】この実施形態において、選択された複数の
ブロックを後から検出する場合、前述した非選択保持ブ
ロックの検出動作と同様の動作を行えばよい。すなわ
ち、選択されているブロックは、インバータ回路３１の
出力信号ＲＤＥＣＡＤがハイレベルであり、ラッチ回路
６１の出力ノードＢｏｕｔがハイレベルである。このた
め、信号ＢＬＫＳＥＮＳをハイレベルとすると、トラン
ジスタ４０、４１、６４が全てオンとなり、接続ノード
ＢＤＮＤの電位がローレベルとなる。この接続ノードＢ
ＤＮＤの電位の変化を検出回路４３によって検出するこ
とにより、選択されたブロックを知ることができる。し
たがって、複数個選択されたブロックに対する消去や書
き込みが終了した後、これらブロックを検出して順次ベ
リファイすることができる。

【００７６】なお、第３の実施形態においても、ラッチ
回路３６にラッチされたデータを用いて、第１の実施形
態と同様にして非選択保持状態のブロックを検出でき
る。

【００７７】また、上記第１乃至第３の実施形態におい
て、非選択保持ブロックを設定するデータはラッチ回路
３６にラッチした。しかし、これに限定されるものでは
なく、非選択保持ブロックを設定するデータを、第２の
実施形態のように、メモリセルアレイの所要のブロック
に記憶するように構成することも可能である。

【００７８】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。

【００７９】

【発明の効果】以上、詳述したように本発明によれば、
製造効率の低下を招来することがなく、しかも、パッケ
ージ後に検出された不良ブロックを確実に非選択状態に
保持することが可能な不揮発性半導体記憶装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す概略構成図。

【図２】図１のブロックデコーダの一例を示す回路図。

【図３】図２の動作を示すタイミング図。

【図４】図２の動作を示すタイミング図。

【図５】図２の動作を示すタイミング図。

【図６】図２の動作を示すタイミング図。

【図７】本発明の第２の実施形態を示す概略構成図。

【図８】本発明の第３の実施形態を示すものであり、ブ
ロックデコーダの一例を示す回路図。

【図９】図８の動作を示すタイミング図。

【図１０】従来のブロックデコーダの一例を示す回路
図。

【符号の説明】

ＭＣＡ…メモリセルアレイ、 ＲＤＣ…ロウデコーダ、 １０…ブロック、 １１…リダンダンシブロック、 １２…ブロックデコーダ、 １３…制御回路、 １５…アドレスレジスタ、 １８、５０…データ記憶部、 ２９…デコード回路、 ３５…トランジスタ、 ３６…ラッチ回路、 ＳＥＴ…セット回路、 ＢＤ…非選択保持ブロック検出回路、 ＭＢＳ…複数ブロック同時選択回路、 ６１…ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B018 GA04 HA40 NA06 QA13 5B025 AA03 AB01 AC01 AD02 AD13 AE08 5L106 AA10 CC07 CC09 CC16

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のブロックを有し、各ブロックは複
   数のワード線と、これらワード線に接続された複数のメ
   モリセルを有するメモリセルアレイと、 前記各ブロックに対応して配置され、アドレス信号に応
   じて対応するブロックを選択する複数のブロックデコー
   ダと、 前記各ブロックデコーダに設けられ、前記アドレス信号
   をデコードするデコード回路と、 前記デコード回路に直列接続され、前記デコード回路を
   活性化又は非活性化する第１のスイッチ素子と、 前記複数のブロックのうち、非選択保持状態とするブロ
   ックのアドレスを記憶する記憶部と、 前記各ブロックデコーダに設けられ、前記記憶部から供
   給されるアドレスに応じて前記第１のスイッチ素子をオ
   フ状態に設定する設定回路とを具備することを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】 複数のブロックを有し、各ブロックは複
   数のワード線と、これらワード線に接続された複数のメ
   モリセルを有するメモリセルアレイと、 前記各ブロックに対応して配置され、アドレス信号に応
   じて対応するブロックを選択する複数のブロックデコー
   ダと、 前記各ブロックデコーダに設けられ、前記アドレス信号
   をデコードするデコード回路と、 前記デコード回路に直列接続され、前記デコード回路を
   活性化又は非活性化する第１のスイッチ素子と、 前記メモリセルアレイに設けられ、非選択保持状態とす
   る前記ブロックのアドレスを記憶する記憶部と、 前記各ブロックデコーダに設けられ、前記記憶部から供
   給されるアドレスに応じて前記第１のスイッチ素子をオ
   フ状態に設定する設定回路とを具備することを特徴とす
   る不揮発性半導体記憶装置。
3. 【請求項３】 複数のブロックを有し、各ブロックは複
   数のワード線と、これらワード線に接続された複数のメ
   モリセルを有するメモリセルアレイと、 前記各ブロックに対応して配置され、アドレス信号に応
   じて対応するブロックを選択する複数のブロックデコー
   ダと、 前記各ブロックデコーダに設けられ、前記アドレス信号
   をデコードするデコード回路と、 前記デコード回路に直列接続され、前記デコード回路を
   活性化又は非活性化する第１のスイッチ素子と、 非選択保持状態とする前記ブロックのアドレスを記憶す
   る記憶部と、 前記各ブロックデコーダに設けられ、前記第１のスイッ
   チ素子をオン又はオフ状態に設定する設定回路と、 前記各ブロックデコーダの前記デコード回路に接続さ
   れ、前記第１のスイッチ素子が前記設定回路によりオン
   状態に設定された状態において、前記デコード回路の出
   力信号に応じて、対応するブロックを選択状態に保持す
   る保持回路とを具備することを特徴とする不揮発性半導
   体記憶装置。
4. 【請求項４】 前記第１のスイッチ素子に並列接続さ
   れ、非選択保持ブロックの検出時にオン状態とされる第
   ２のスイッチ素子と、 前記デコード回路及び前記設定回路の相互間に接続さ
   れ、前記非選択保持ブロックの検出時に、前記設定回路
   が前記第１のスイッチ素子をオフ状態に設定している場
   合において、前記デコード回路の出力信号変化を検出す
   ることにより、非選択保持ブロックを検出する検出回路
   とをさらに具備することを特徴とする請求項１乃至３の
   いずれかに記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記記憶回路は、電源投入直後に前記ブ
   ロックデコーダに非選択保持ブロックのアドレス信号を
   供給することを特徴とする請求項１乃至３記載の不揮発
   性半導体記憶装置。