JPWO2004097841A1 - アクセスタイムを短くしたスペアセクタを有するフラッシュメモリ - Google Patents
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Abstract
本発明は、複数の通常セクタと、通常セクタに対して置き換え可能なスペアセクタとを有する半導体メモリであって、アドレス変化信号に応答して、通常セクタを選択する通常セクタ選択信号とスペアセクタを選択するスペアセクタ選択信号とをそれぞれ生成する通常セクタ選択信号生成回路及びスペアセクタ選択信号生成回路を有する。更に、通常セクタをスペアセクタに置き換える置き換え情報を記憶し、アドレス変化信号に応答して置き換え情報が読み出される冗長メモリと、冗長メモリと同じ記憶素子を有し、アドレス変化信号に応答して当該記憶素子の記憶情報が読み出され、当該読み出し完了時に変化する出力信号を生成するレファレンス冗長メモリとを有する。そして、レファレンス冗長メモリの出力信号の変化に応答して、冗長メモリから読み出された置き換え情報に基づいて、通常セクタ選択信号またはスペアセクタ選択信号のいずれかが非選択状態にされる。
Description
本発明は、スペアセクタを有するフラッシュメモリに関し、特に、スペアセクタへの置き換え有無の判断に伴ってアクセスタイムが長くなることを防止したフラッシュメモリに関する。
半導体不揮発性メモリの一つとしてフラッシュメモリが広く普及している。フラッシュメモリは、フローティングゲートやトラップゲートを有するセルトランジスタからなる半導体メモリであり、一般に、メモリコアは複数のセクタで構成される。各セクタには、複数のワード線、複数のビット線、複数のセルトランジスタが設けられ、消去単位となる。従って、セクタは、一種のメモリブロックであり、少なくともワードデコーダをそれぞれ有する。外部から供給されるアドレスには、ワード線を選択するロウアドレスと、ビット線を選択するコラムアドレスに加えて、セクタを選択するセクタアドレスが含まれる。
半導体メモリは、製造工程上の理由から不良ビットを完全になくすことは困難である。従って、歩留まり向上のために、スペアメモリを予め設けておき、製造工程の最終段階で行われる動作試験で不良が発見された場合、その不良ビットを含む領域がスペアメモリに置き換えられる。この不良ビットをスペアメモリに置き換えたことは、冗長メモリと称されるメモリに記録される。このような冗長構成のメモリは、ＤＲＡＭにおいて広く採用されてきたが、フラッシュメモリにおいても大容量化に伴って採用されるようになっている。
ＤＲＡＭにおいて採用されてきた冗長構成は、通常メモリセルアレイに加えて、コラム方向にスペアメモリセルアレイを設けた構成である。そして、ロウアドレスに従ってワード線を選択し駆動することで、通常メモリセルアレイとスペアメモリセルアレイに共通のワード線を立ち上げる。それと並行して外部コラムアドレスが置き換えられた不良ビットに対応するか否かの判定を行い、判定結果に応じて、通常メモリセルアレイ側かスペアメモリセルアレイ側かのいずれかを選択する。かかるＤＲＡＭの冗長構成については、例えば以下の特許文献１に記載されている。
特許文献１：特開２０００−１４９５８７号公報
上記の特許文献１によれば、供給されたコラムアドレスが不良コラムと一致するか否かを判定するコラム冗長判定回路が設けられ、その冗長判定結果に応じて通常コラムデコーダを非活性化して冗長コラムデコーダを活性化する。それに伴って、通常コラム選択が確定するタイミングと冗長コラム選択が確定するタイミングとがずれてしまい、データ線のプリチャージ終了から増幅開始までの期間を十分長くする必要があるという課題が存在する。それを解決するために、特許文献１によれば、ダミー冗長判定回路を設けて、不一致の冗長判定結果のタイミングを検出し、そのタイミングで通常メモリセル側のコラムデコーダとスペアメモリセル側の冗長コラムデコーダとを同時に活性化する。これにより、通常メモリセル側とスペアメモリセル側のコラム選択動作タイミングを一致させることができ、上記のデータ線のプリチャージ終了から増幅開始までの期間を短くすることができる。
一方、本発明に係るフラッシュメモリは、セクタ構成であり、セクタそれぞれにワードデコーダが設けられる。そして、通常セクタに加えて不良セクタ救済のためにスペアセクタが設けられている。従って、上記の特許文献１とはその基本的構成が異なる。つまり、セクタ構成のフラッシュメモリでは、アクセスタイムを短縮する目的で、アクセス時にアドレスの変化を検出して生成されるＡＴＤ（アドレス・トランジッション・デテクション）信号に応答して、通常セクタとスペアセクタが両方とも活性化され、それと並行してスペアセクタへの置き換えの有無が判断される。置き換えの有無が判断された時点で、通常セクタかスペアセクタのいずれかが非活性化される。従って、通常セクタとスペアセクタの活性化タイミングにずれはなく、上記の特許文献１とは課題が異なる。
しかしながら、セクタ構成のフラッシュメモリでは、スペアメモリへの置き換え情報を記憶している冗長メモリの読み出し完了タイミングが、回路設計や製造バラツキに起因して変動するという課題がある。かかる冗長メモリの読み出し完了タイミングの変動に伴って、冗長判定タイミングを十分なマージンを考慮して設定する必要がある。
図１は、従来の冗長判定動作を示す図である。通常セクタＳＥＣとスペアセクタＳＳＥＣに対して、通常セクタ選択信号生成回路１６とスペアセクタ選択信号生成回路１８とが設けられ、通常セクタ選択信号ＲＳＥＣとスペアセクタ選択信号ＳＳＥＣとが生成される。これらの選択信号生成回路１６，１８は、ＡＴＤ信号の立ち上がりに応答して、選択信号ＲＳＥＣ，ＳＳＥＣを同時に活性状態（Ｈレベル）にする。これに応答して、通常セクタＳＥＣと冗長セクタＳＳＥＣ内のロウデコーダが活性化され、デコード動作を開始する。また、ＡＴＤ信号に応答して、冗長メモリ１０が活性化され読み出し動作を開始する。冗長メモリ１０は、例えばコンテンツ・アドレッサブル・メモリ（ＣＡＭ）で構成され、供給されたセクタアドレスが置き換え対象セクタか否かを記憶し、その置き換え情報ＣＯＵＴ（ＣＡＭ出力信号）を出力する。この置き換え情報ＣＯＵＴは、冗長メモリ１０の構成によれば、初期状態のＬレベルから、スペアセクタへの置き換えが必要な場合はＨレベルに変化し、一方、スペアセクタへの置き換えが不要な場合はＬレベルを維持する。つまり、冗長メモリ１０の読み出し動作完了のタイミングは、その出力ＣＯＵＴからは判断することができない。
そのため、タイミング回路１２を設け、ＡＴＤ信号の立ち上がりから十分な動作マージンを有する一定時間ｄｔのパルス幅を有するレディー信号ＲＥＡＤＹを生成し、レディー信号ＲＥＡＤＹの立ち下がりタイミングに応答して、冗長メモリ出力回路１４が置き換え信号ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを各選択信号生成回路１６，１８に供給する。図１中のタイミングチャートに示したとおり、冗長メモリの記憶データがＲＭ＝１の場合は、スペアセクタへの置き換え不要を示し、出力ＣＯＵＴ＝Ｌであり、それに伴って通常セクタ選択信号ＲＳＥＣのＨレベルが維持され、スペアセクタ選択信号ＳＳＥＣはＬレベルにされる。一方、冗長メモリの記憶データがＲＭ＝０の場合は、スペアセクタへの置き換えが必要であることを示し、出力ＣＯＵＴ＝Ｈであり、それに伴って通常セクタ選択信号ＲＳＥＣはＬレベルにされ、スペアセクタ選択信号ＳＳＥＣはＨレベルに維持される。
しかしながら、冗長メモリの記憶データがＲＭ＝０の場合に示されるとおり、冗長メモリ１０の読み出し動作がレディー信号ＲＥＡＤＹのタイミングよりも早く完了していても、判定タイミングがレディー信号のタイミングに制約され、選択信号生成回路１６，１８の非選択動作を早くすることができないという課題がある。これは、フラッシュメモリのアクセスタイムを長くするという問題を招いている。
そこで、本発明の目的は、アクセスタイムを短くしたスペアセクタを有するフラッシュメモリを提供することにある。
更に、本発明の別の目的は、冗長判定動作を高速にしたフラッシュメモリを提供することにある。
半導体メモリは、製造工程上の理由から不良ビットを完全になくすことは困難である。従って、歩留まり向上のために、スペアメモリを予め設けておき、製造工程の最終段階で行われる動作試験で不良が発見された場合、その不良ビットを含む領域がスペアメモリに置き換えられる。この不良ビットをスペアメモリに置き換えたことは、冗長メモリと称されるメモリに記録される。このような冗長構成のメモリは、ＤＲＡＭにおいて広く採用されてきたが、フラッシュメモリにおいても大容量化に伴って採用されるようになっている。
ＤＲＡＭにおいて採用されてきた冗長構成は、通常メモリセルアレイに加えて、コラム方向にスペアメモリセルアレイを設けた構成である。そして、ロウアドレスに従ってワード線を選択し駆動することで、通常メモリセルアレイとスペアメモリセルアレイに共通のワード線を立ち上げる。それと並行して外部コラムアドレスが置き換えられた不良ビットに対応するか否かの判定を行い、判定結果に応じて、通常メモリセルアレイ側かスペアメモリセルアレイ側かのいずれかを選択する。かかるＤＲＡＭの冗長構成については、例えば以下の特許文献１に記載されている。
特許文献１：特開２０００−１４９５８７号公報
上記の特許文献１によれば、供給されたコラムアドレスが不良コラムと一致するか否かを判定するコラム冗長判定回路が設けられ、その冗長判定結果に応じて通常コラムデコーダを非活性化して冗長コラムデコーダを活性化する。それに伴って、通常コラム選択が確定するタイミングと冗長コラム選択が確定するタイミングとがずれてしまい、データ線のプリチャージ終了から増幅開始までの期間を十分長くする必要があるという課題が存在する。それを解決するために、特許文献１によれば、ダミー冗長判定回路を設けて、不一致の冗長判定結果のタイミングを検出し、そのタイミングで通常メモリセル側のコラムデコーダとスペアメモリセル側の冗長コラムデコーダとを同時に活性化する。これにより、通常メモリセル側とスペアメモリセル側のコラム選択動作タイミングを一致させることができ、上記のデータ線のプリチャージ終了から増幅開始までの期間を短くすることができる。
一方、本発明に係るフラッシュメモリは、セクタ構成であり、セクタそれぞれにワードデコーダが設けられる。そして、通常セクタに加えて不良セクタ救済のためにスペアセクタが設けられている。従って、上記の特許文献１とはその基本的構成が異なる。つまり、セクタ構成のフラッシュメモリでは、アクセスタイムを短縮する目的で、アクセス時にアドレスの変化を検出して生成されるＡＴＤ（アドレス・トランジッション・デテクション）信号に応答して、通常セクタとスペアセクタが両方とも活性化され、それと並行してスペアセクタへの置き換えの有無が判断される。置き換えの有無が判断された時点で、通常セクタかスペアセクタのいずれかが非活性化される。従って、通常セクタとスペアセクタの活性化タイミングにずれはなく、上記の特許文献１とは課題が異なる。
しかしながら、セクタ構成のフラッシュメモリでは、スペアメモリへの置き換え情報を記憶している冗長メモリの読み出し完了タイミングが、回路設計や製造バラツキに起因して変動するという課題がある。かかる冗長メモリの読み出し完了タイミングの変動に伴って、冗長判定タイミングを十分なマージンを考慮して設定する必要がある。
図１は、従来の冗長判定動作を示す図である。通常セクタＳＥＣとスペアセクタＳＳＥＣに対して、通常セクタ選択信号生成回路１６とスペアセクタ選択信号生成回路１８とが設けられ、通常セクタ選択信号ＲＳＥＣとスペアセクタ選択信号ＳＳＥＣとが生成される。これらの選択信号生成回路１６，１８は、ＡＴＤ信号の立ち上がりに応答して、選択信号ＲＳＥＣ，ＳＳＥＣを同時に活性状態（Ｈレベル）にする。これに応答して、通常セクタＳＥＣと冗長セクタＳＳＥＣ内のロウデコーダが活性化され、デコード動作を開始する。また、ＡＴＤ信号に応答して、冗長メモリ１０が活性化され読み出し動作を開始する。冗長メモリ１０は、例えばコンテンツ・アドレッサブル・メモリ（ＣＡＭ）で構成され、供給されたセクタアドレスが置き換え対象セクタか否かを記憶し、その置き換え情報ＣＯＵＴ（ＣＡＭ出力信号）を出力する。この置き換え情報ＣＯＵＴは、冗長メモリ１０の構成によれば、初期状態のＬレベルから、スペアセクタへの置き換えが必要な場合はＨレベルに変化し、一方、スペアセクタへの置き換えが不要な場合はＬレベルを維持する。つまり、冗長メモリ１０の読み出し動作完了のタイミングは、その出力ＣＯＵＴからは判断することができない。
そのため、タイミング回路１２を設け、ＡＴＤ信号の立ち上がりから十分な動作マージンを有する一定時間ｄｔのパルス幅を有するレディー信号ＲＥＡＤＹを生成し、レディー信号ＲＥＡＤＹの立ち下がりタイミングに応答して、冗長メモリ出力回路１４が置き換え信号ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを各選択信号生成回路１６，１８に供給する。図１中のタイミングチャートに示したとおり、冗長メモリの記憶データがＲＭ＝１の場合は、スペアセクタへの置き換え不要を示し、出力ＣＯＵＴ＝Ｌであり、それに伴って通常セクタ選択信号ＲＳＥＣのＨレベルが維持され、スペアセクタ選択信号ＳＳＥＣはＬレベルにされる。一方、冗長メモリの記憶データがＲＭ＝０の場合は、スペアセクタへの置き換えが必要であることを示し、出力ＣＯＵＴ＝Ｈであり、それに伴って通常セクタ選択信号ＲＳＥＣはＬレベルにされ、スペアセクタ選択信号ＳＳＥＣはＨレベルに維持される。
しかしながら、冗長メモリの記憶データがＲＭ＝０の場合に示されるとおり、冗長メモリ１０の読み出し動作がレディー信号ＲＥＡＤＹのタイミングよりも早く完了していても、判定タイミングがレディー信号のタイミングに制約され、選択信号生成回路１６，１８の非選択動作を早くすることができないという課題がある。これは、フラッシュメモリのアクセスタイムを長くするという問題を招いている。
そこで、本発明の目的は、アクセスタイムを短くしたスペアセクタを有するフラッシュメモリを提供することにある。
更に、本発明の別の目的は、冗長判定動作を高速にしたフラッシュメモリを提供することにある。
本発明の第１の側面は、複数の通常セクタと、通常セクタに対して置き換え可能なスペアセクタとを有する半導体メモリであって、アドレス変化信号に応答して、前記通常セクタを選択する通常セクタ選択信号と前記スペアセクタを選択するスペアセクタ選択信号とをそれぞれ生成する通常セクタ選択信号生成回路及びスペアセクタ選択信号生成回路を有する。更に、通常セクタを前記スペアセクタに置き換える置き換え情報を記憶し、前記アドレス変化信号に応答して前記置き換え情報が読み出される冗長メモリと、前記冗長メモリと同じ記憶素子を有し、前記アドレス変化信号に応答して当該記憶素子の記憶情報が読み出され、当該読み出し完了時に変化する出力信号を生成するレファレンス冗長メモリとを有する。そして、前記レファレンス冗長メモリの出力信号の変化に応答して、前記冗長メモリから読み出された置き換え情報に基づいて、前記通常セクタ選択信号または前記スペアセクタ選択信号のいずれかが非選択状態にされる。
第１の側面によれば、アドレス変化に伴って通常セクタとスペアセクタとが同時に選択され、アクセス動作を開始する。そして、冗長メモリから読み出された置き換え情報に基づいて、通常セクタとスペアセクタのいずれか一方が非選択状態にされる。それにより、セクタの動作開始が早くなりアクセスタイムを短くすることができる。更に、第１の側面によれば、レファレンス冗長メモリが冗長メモリの読み出しタイミングを検出して出力信号を変化させるので、そのタイミングで冗長メモリの置き換え情報を確定させることができ、通常セクタかスペアセクタの選択状態への確定を早くすることができる。
上記第１の側面のより好ましい実施例では、前記レファレンス冗長メモリは、前記冗長メモリが記憶可能な第１及び第２の情報をそれぞれ有し、読み出し時に出力が変化する第１及び第２のレファレンス冗長メモリを有し、当該第１及び第２のレファレンス冗長メモリの出力が共に変化した時に、前記レファレンス冗長メモリの出力信号が生成される。従って、冗長メモリの読み出しに要する最長時間のタイミングでレファレンス冗長メモリの出力信号が生成されるので、冗長メモリの置き換え情報を最短のタイミングで確定することができる。
第１の側面によれば、アドレス変化に伴って通常セクタとスペアセクタとが同時に選択され、アクセス動作を開始する。そして、冗長メモリから読み出された置き換え情報に基づいて、通常セクタとスペアセクタのいずれか一方が非選択状態にされる。それにより、セクタの動作開始が早くなりアクセスタイムを短くすることができる。更に、第１の側面によれば、レファレンス冗長メモリが冗長メモリの読み出しタイミングを検出して出力信号を変化させるので、そのタイミングで冗長メモリの置き換え情報を確定させることができ、通常セクタかスペアセクタの選択状態への確定を早くすることができる。
上記第１の側面のより好ましい実施例では、前記レファレンス冗長メモリは、前記冗長メモリが記憶可能な第１及び第２の情報をそれぞれ有し、読み出し時に出力が変化する第１及び第２のレファレンス冗長メモリを有し、当該第１及び第２のレファレンス冗長メモリの出力が共に変化した時に、前記レファレンス冗長メモリの出力信号が生成される。従って、冗長メモリの読み出しに要する最長時間のタイミングでレファレンス冗長メモリの出力信号が生成されるので、冗長メモリの置き換え情報を最短のタイミングで確定することができる。
第１図は、従来の冗長判定動作を示す図である。
第２図は、本実施の形態におけるフラッシュメモリの全体構成図である。
第３図は、フラッシュメモリの動作タイミングチャート図である。
第４図は、第１の実施の形態を示す図である。
第５図は、第２の実施の形態を示す図である。
第６図は、冗長メモリの回路と動作タイミングチャートを示す図である。
第７図は、第２の実施の形態におけるレファレンス冗長メモリの回路と動作タイミングチャートを示す図である。
第８図は、冗長メモリ出力回路とセクタ選択信号生成回路とを示す図である。
第９図は、アドレス変化信号生成回路と動作タイミングチャートを示す図である。
第２図は、本実施の形態におけるフラッシュメモリの全体構成図である。
第３図は、フラッシュメモリの動作タイミングチャート図である。
第４図は、第１の実施の形態を示す図である。
第５図は、第２の実施の形態を示す図である。
第６図は、冗長メモリの回路と動作タイミングチャートを示す図である。
第７図は、第２の実施の形態におけるレファレンス冗長メモリの回路と動作タイミングチャートを示す図である。
第８図は、冗長メモリ出力回路とセクタ選択信号生成回路とを示す図である。
第９図は、アドレス変化信号生成回路と動作タイミングチャートを示す図である。
以下、図面に従って本発明の実施の形態例を説明する。しかしながら、本発明の技術的範囲は、以下の実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物まで及ぶものである。
第２図は、本実施の形態におけるフラッシュメモリの全体構成図である。第２図のフラッシュメモリは、通常セルアレイ２０は４つの通常セクタＳＥＣ０〜ＳＥＣ３を有し、不良を有する通常セクタを救済するためにスペアセクタＳＳＥＣを有する。各セクタには、ロウデコーダＸ−ＤＥＣとそれにより選択されたワード線を昇圧レベルまで昇圧するブースタ回路ＢＳＴとがそれぞれ設けられる。また、通常セクタＳＥＣ０−３とスペアセクタＳＳＥＣとはグローバルビット線ＧＢＬを共有しており、各セクタ内のローカルビット線がセクタ選択信号によってこのグローバルビット線ＧＢＬに接続される。そして、グローバルビット線ＧＢＬはＹゲート２２を介して出力回路２４に接続され、出力回路２２からデータ出力Ｄｏｕｔが出力される。各セクタ内には、ワード線とローカルビット線の交差位置にフローティングゲートを有するセルトランジスタが設けられている。このセルトランジスタは、電源がオフになっても記憶データを保持する不揮発性メモリである。
また、第２図のフラッシュメモリは、供給されるアドレスＡＤＤを入力するアドレスバッファＡＤＤＢＵＦＦを有し、そこで入力されたロウアドレスは各セクタのロウデコーダＸ−ＤＥＣに供給され、コラムアドレスはコラムデコーダＹＤＥＣに供給される。更に、アドレスＡＤＤの変化に応答してワンショットパルスのアドレス変化信号ＡＴＤを生成するＡＴＤ生成回路３０が設けられ、このアドレス変化信号ＡＴＤに応答して、冗長メモリ１０とレファレンス冗長メモリ１０Ｒとが記憶情報の読み出し動作を開始する。冗長メモリ１０とレファレンス冗長メモリ１０Ｒは、共にセクタ内のセルトランジスタと同じセルトランジスタを有し、冗長メモリ１０は、通常セクタを前記スペアセクタに置き換える置き換え情報を記憶し、アドレス変化信号ＡＴＤに応答してその置き換え情報を読み出す。一方、レファレンス冗長メモリ１０Ｒは、冗長メモリ１０と同じセルトランジスタを有し、所定の情報を記憶し、アドレス変化信号ＡＴＤに応答して記憶情報を読み出し、読み出し完了時に変化する出力信号を生成する。この所定の情報は、冗長メモリ１０における読み出し時間が最も遅いデータであり、それにより、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴが変化するタイミングは、冗長メモリ１０に必要な最短の読み出し時間に一致する。従って、この出力ＲＯＵＴのタイミングで冗長メモリ出力回路１４が冗長メモリ１０の出力ＣＯＵＴを確定させて、その出力ＣＯＵＴに基づいて冗長メモリ出力ＣＯＵＴ−ＲとＣＯＵＴ−Ｓのいずれか一方を選択状態に、他方を非選択状態にする。
更に、アドレス変化信号ＡＴＤはＥＱ生成回路３２にも供給され、アドレス変化信号ＡＴＤのワンショットパルスがなくなるタイミングで、セクタ活性化信号ＥＱを生成する。このセクタ活性化信号ＥＱは、セクタのワード線を選択レベルまで駆動するトリガ信号となる。
第３図は、フラッシュメモリの動作タイミングチャート図である。アドレスＡＤＤの変化に応答してワンショットパルスのアドレス変化信号ＡＴＤが生成される。アドレス変化信号ＡＴＤの立ち上がりエッジに応答して、通常セクタ選択信号ＲＳＥＣとスペアセクタ選択信号ＳＳＥＣとが選択状態になり、通常セクタＳＥＣ０−３及びスペアセクタＳＳＥＣ内のロウデコーダＸ−ＤＥＣがデコード動作を開始する。このとき、４つの通常セクタのうち図示しないセクタアドレスで選択された通常セクタに対してのみ、通常セクタ選択信号ＲＳＥＣが与えられる。この両セクタの同時選択状態により、通常セクタ内のワード線ＷＬ−Ｒとスペアセクタ内のワード線ＷＬ−Ｓが共に電源電圧レベルまで駆動される。この両セクタの同時選択状態に並行して、アドレス変化信号ＡＴＤに応答し、冗長メモリ１０とレファレンス冗長メモリ１０Ｒとが読み出し動作を開始する。レファレンス冗長メモリＲＯＵＴが読み出し完了タイミングでその出力ＲＯＵＴがＬレベルからＨレベルに変化すると、冗長メモリ出力回路１４が、冗長メモリ１０の出力ＣＯＵＴに応じて、冗長メモリ出力ＣＯＵＴ−ＲとＣＯＵＴ−Ｓのいずれか一方を選択状態に、他方を非選択状態にする。第３図の例では、冗長メモリ１０の出力ＣＯＵＴはスペアセクタへの切換情報に対応しており、出力ＣＯＵＴ−ＲがＬレベル（非選択状態）、出力ＣＯＵＴ−ＳがＨレベル（選択状態）になる。その結果、通常セクタ選択信号ＲＳＥＣはＬレベル（非選択状態）に変化し、それに応答して、通常セクタのロウデコーダＸ−ＤＥＣはデコード動作を停止し、ワード線ＷＬ−Ｒは電源電圧レベルからグランドレベルに下がる。一方、スペアセクタ選択信号ＳＳＥＣはＨレベル（選択状態）を維持する。その後、アドレス変化信号ＡＴＤの立ち下がりに応答して生成されるセクタ活性化信号ＥＱの立ち上がりに応答して、スペアセクタ内のワード線ＷＬ−Ｓが電源電圧より高い昇圧レベル（選択レベル）まで昇圧回路ＢＳＴにより駆動される。
以上のように、本実施の形態のフラッシュメモリは、アドレス変化に応答して、選択対象の通常セクタとスペアセクタとを同時に選択状態にして、それぞれ内蔵するロウデコーダを同時にデコード動作開始させる。このデコード動作に並行して、冗長メモリ１０の置換情報が読み出され、その読み出し動作が完了したタイミングで、通常セクタまたはスペアセクタのいずれか一方の選択状態を停止し、冗長メモリ１０の置換情報により選択されたセクタが選択状態を維持する。そして、その後のセクタ活性化信号ＥＱに応答して、そのセクタ内の読み出し動作が継続される。これにより、セクタ構成のフラッシュメモリのアクセスが、冗長メモリの読み出し判定によって遅くなるのが回避されている。
第４図は、第１の実施の形態を示す図である。この例では、レファレンス冗長メモリ１０Ｒには、冗長メモリ１０の読み出し時間が最も長いデータが書き込まれている。そして、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴは、その書き込まれたデータの読み出しが完了するタイミングでＬレベルからＨレベルに変化する。そして、冗長メモリ出力回路１４が、その出力ＲＯＵＴの変化に応答して、冗長メモリ１０の出力ＣＯＵＴを確定して、その出力ＣＯＵＴに基づき、出力ＣＯＵＴ−ＲまたはＣＯＵＴ−Ｓのいずれか一方をＨレベル、他方をＬレベルにする。それに応答して、Ｌレベルの出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを供給されたセクタ選択信号生成回路１６，１８は、その選択信号ＲＳＥＣ、ＳＳＥＣをＬレベル（非選択状態）に切り換える。
第４図のタイミングチャートには、冗長メモリ１０のデータがＲＭ＝１（スペアセクタへの置き換えなし）の場合と、ＲＭ＝０（スペアセクタへの置き換えあり）の場合とが示されている。なお、冗長メモリ１０は、前述のとおりコンテンツ・アドレッサブル・メモリであり、セクタアドレス毎にスペアセクタへの置き換えを行うか否かが記憶されている。それ以外の構成としては、冗長メモリ１０にはスペアセクタへの置き換え対象の通常セクタのセクタアドレスが記憶されていても良い。その場合は、その記憶された置き換え対象の通常セクタのセクタアドレスが読み出され、供給されたセクタアドレスと比較され、その比較結果が冗長メモリの出力ＣＯＵＴとして出力される。
アドレス変化信号ＡＴＤの立ち上がりから冗長メモリ１０の読み出しが完了するタイミングで、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴがＬレベルからＨレベルに変化する。この出力ＲＯＵＴの変化に応答して、冗長メモリ出力回路１４は、冗長メモリ１０の出力ＣＯＵＴを参照し、それに基づいて出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを出力する。冗長メモリ１０のデータがＲＭ＝１（スペアセクタへの置き換えなし）の場合は、出力ＣＯＵＴ−ＲがＨレベルに出力ＣＯＵＴ−ＳがＬレベルにされ、それに伴って、スペアセクタ選択信号ＳＳＥＣがＬレベル（非選択状態）にされ、通常セクタ選択信号ＲＳＥＣがＨレベル（選択状態）を維持する。これにより、スペアセクタ側のロウデコーダがデコード動作を停止する。一方、冗長メモリ１０のデータがＲＭ＝０（スペアセクタへの置き換えあり）の場合は、上記と逆の動作になる。この場合は、冗長メモリ１０の出力ＣＯＵＴは読み出し完了に伴ってＬレベルからＨレベルに変化しているが、それと同じタイミングでレファレンス冗長メモリ１０Ｒの出力ＲＣＯＵＴも変化している。そしてそのタイミングで、冗長メモリ出力回路１４が出力ＣＯＵＴ−ＲをＬレベルにし、それに伴って通常セクタ選択信号ＲＳＥＣがＬレベル（非選択状態）にされる。
レファレンス冗長メモリ１０Ｒの出力ＲＣＯＵＴが変化するタイミングは、読み出しが遅いほうのデータが記憶されたメモリの読み出し完了タイミングになっていて、従来例のようにアドレス変化信号ＡＴＤの立ち上がりから一定の時間後に生成されるレディー信号ＲＥＡＤＹのように動作マージンを見込んだ遅いタイミングにはなっていない。従って、通常セクタとスペアセクタの選択の確定時期が早まり、セクタ活性化信号ＥＱによるワード線の昇圧動作を早く開始することができ、全体のアクセス時間を短縮することができる。
第５図は、第２の実施の形態を示す図である。第２の実施の形態では、レファレンス冗長メモリとして、第１のレファレンス冗長メモリＲｅｆ−ＲＭ１と、第２のレファレンス冗長メモリＲｅｆ−ＲＭ２とを有し、冗長メモリ１０に記憶されるデータ「１」「０」を、第１、第２のレファレンス冗長メモリＲｅｆ−ＲＭ１，Ｒｅｆ−ＲＭ２がそれぞれ記憶する。また、第１、第２のレファレンス冗長メモリは、読み出し動作が完了するタイミングで出力ＲＯＵＴ１，ＲＯＵＴ２がＬレベルからＨレベルに変化するので、この両レファレンス出力ＲＯＵＴ１、ＲＯＵＴ２が共にＨレベルになった時点で、冗長メモリ１０の読み出し動作が必ず完了しているので、そのタイミングで、冗長メモリ出力回路１４は、冗長メモリ１０の出力ＣＯＵＴに基づいて、出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓのいずれか一方をＨレベル、他方をＬレベルにする。それに伴って、通常セクタ選択信号ＲＳＥＣかスペアセクタ選択信号ＳＳＥＣのいずれか一方が非選択状態（Ｌレベル）にされ、他方が選択状態（Ｈレベル）を維持する。
第５図のタイミングチャートでは、第２のレファレンス冗長メモリＲｅｆ−ＲＭ２の出力ＲＯＵＴ２のほうが遅くＨレベルに変化している。従って、冗長メモリ出力回路１４は、この出力ＲＯＵＴ２が変化したタイミングで、冗長メモリ１０の出力ＣＯＵＴに基づいて、出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを出力する。
第２の実施の形態では、２つのレファレンス冗長メモリを設けて、冗長メモリ１０が記憶する２種類のデータ「１」「０」をそれぞれに記憶させているので、いずれのデータの読み出し動作が遅いかを考慮することなく、レファレンス冗長メモリを構成することができる。冗長メモリ１０が４つのデータ（２ビット、４値）を記憶する場合は、４つのレファレンス冗長メモリを設けて、それら４つのデータをそれぞれ記憶させれば良い。そして、レファレンス冗長メモリの全ての出力が切り替わったタイミングで、冗長メモリ１０の出力を確定するようにすれば、最短のタイミングで正しく冗長メモリ１０の出力を確定することができる。
第６図は、冗長メモリの回路と動作タイミングチャートを示す図である。第６図（Ａ）は冗長メモリ１０の回路図である。冗長メモリは、置換情報を記憶するメモリセルトランジスタＭＣと、ラッチ回路を構成するインバータ４６，４７を有する。メモリセルトランジスタＭＣは、フローティングゲートを有する不揮発性メモリであり、そのドレインにはライトアンプ回路が接続されている。そして、置換情報のデータがメモリセルトランジスタＭＣに記憶されている。例えば、データ「１」の場合は、フローティングゲートに電荷が注入されず、メモリセルトランジスタＭＣの閾値電圧は低くなり、読み出し時にゲートＧＡＴＥが昇圧されるとトランジスタＭＣは導通する。また、データ「０」の場合は、フローティングゲートに電荷が注入され、閾値電圧は高くなり、読み出し時にゲートＧＡＴＥが昇圧されてもトランジスタＭＣは非導通状態になる。
第６図（Ｂ）の動作タイミングチャートを参照して、その動作を説明する。初期状態ではアドレス変化信号ＡＴＤがＬレベルであり、インバータ４２によりトランジスタ４３が導通し、一方、トランジスタ４０は非導通状態にあり、ノードＮ０はＬレベルになっている。従って、冗長メモリ出力ＣＯＵＴはＬレベルである。次にアドレス変化信号ＡＴＤがＨレベルに変化すると、トランジスタ４３が非導通になり、トランジスタ４０が導通し、更に、ゲートＧＡＴＥが昇圧レベルになる。従って、メモリセルトランジスタＭＣがデータ「０」であれば、メモリセルトランジスタＭＣは非導通であり、ノードＮ０は電源Ｖｃｃレベルに上昇し、データ「１」であれば、メモリセルトランジスタＭＣは導通し、トランジスタ４０のドレイン電流よりもメモリセルトランジスタＭＣのドレイン電流が大きいので、ノードＮ０はＬレベルになる。つまり、ノードＮ０は、メモリセルトランジスタが記憶する置換情報データに応じて、上昇または下降する。ノードＮ０が上昇すると、ラッチ回路の状態が反転して出力ＣＯＵＴはＬレベルからＨレベルに変化する。一方、ノードＮ０が上昇しないで下降すると、ラッチ回路状態は反転せず、出力ＣＯＵＴはＬレベルの状態を維持する。
このように、冗長メモリ１０は、トランジスタ４０の駆動能力が小さければ、データ「０」に対する読み出しが遅くなり、メモリセルトランジスタＭＣの駆動能力が小さければ、データ「１」に対する読み出しが遅くなる。そして、データ「１」の場合は、冗長メモリの出力ＣＯＵＴがＬレベル状態を維持するだけであるので、データ「１」の読み出しが完了するタイミングを知ることはできない。
なお、トランジスタ４４は、冗長メモリ選択信号ＤＥＣＯＤＥに応答して導通する選択トランジスタである。
第７図は、第２の実施の形態におけるレファレンス冗長メモリの回路と動作タイミングチャートを示す図である。第７図（Ａ）は、データ「１」を記憶する第１のレファレンス冗長メモリの回路である。このメモリセルトランジスタＭＣには常にデータ「１」が記憶される。従って、フローティングゲートには電荷は注入されておらず、閾値電圧は低く、アドレス変化信号ＡＴＤの立ち上がり時にゲートＧＡＴＥが昇圧されると、メモリセルトランジスタＭＣが導通する。そこで、ノードＮ１と電源Ｖｃｃとの間にＰチャネルトランジスタ４８が設けられ、初期状態でノードＮ１がＨレベルになる。そして、インバータ４６，４７からなるラッチ回路の後段にインバータ５０が設けられているので、初期状態では出力ＲＯＵＴ１はＬレベルになる。そして、アドレス変化信号ＡＴＤの立ち上がり後にゲートＧＡＴＥが昇圧されると、メモリセルトランジスタＭＣが導通し、ノードＮ１がＨレベルからＬレベルに下降し、やがてインバータ４５を反転して、出力ＲＯＵＴ１がＬレベルからＨレベルに変化する。つまり、第１のレファレンス冗長メモリは、データ「１」の読み出し完了のタイミングを検出する。なお、トランジスタ４９はアドレス変化信号ＡＴＤの立ち上がりに応答して導通し、アドレス変化信号ＡＴＤの立ち上がりをトリガにしてノードＮ１の変化が開始されるようにしている。
第７図（Ｂ）は、データ「０」を記憶する第２のレファレンス冗長メモリの回路である。このメモリセルトランジスタＭＣには常にデータ「０」が記憶される。従って、フローティングゲートに電荷が注入されていて、閾値電圧は高く、アドレス変化信号ＡＴＤの立ち上がり時にゲートＧＡＴＥが昇圧されても、メモリセルトランジスタＭＣは非導通のままである。第２のレファレンス冗長メモリは、第６図に示した冗長メモリと同じ回路である。つまり、初期状態ではノードＮ２はＬレベルであり、アドレス変化信号ＡＴＤの立ち上がりに応答して、トランジスタ４０が導通して、ノードＮ２が電源電圧Ｖｃｃレベルに上昇する。この上昇に伴ってインバータ４５が反転し、ラッチ回路の状態を変化させ、出力ＲＯＵＴ２を初期状態のＬレベルからＨレベルに変化させる。つまり、冗長メモリ１０のデータ「０」の場合と同じ動作である。従って、第２のレファレンス冗長メモリは、データ「０」の読み出し完了のタイミングを検出する。
第７図に示した第１及び第２のレファレンス冗長メモリを利用することにより、冗長メモリにおけるデータ「０」とデータ「１」の読み出し終了タイミングをそれぞれ検出することができる。従って、第１、第２のレファレンス冗長メモリの出力ＲＯＵＴ１、ＲＯＵＴ２の両方がＨレベルに変化したタイミングで、冗長メモリ１０の出力を確定させるようにすることで、最短のタイミングで正しい冗長メモリのデータを確定させることができる。
第１の実施の形態の場合は、冗長メモリ１０の読み出しが遅いほうのデータをあらかじめ予測しておき、その遅いほうのデータを常に記憶するレファレンス冗長メモリ１０Ｒを採用する。つまり、第７図の（Ａ）または（Ｂ）のレファレンス冗長メモリを採用する。但し、その場合は、製造バラツキに起因する読み出し速度のバラツキには対応できない。
第８図は、冗長メモリ出力回路とセクタ選択信号生成回路とを示す図である。冗長メモリ出力回路１４は、ＮＡＮＤゲート１４４により、第１、第２のレファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになる時に読み出し確定を示す信号ＲＯＵＴがＬレベルにされ、ＮＯＲゲート１４２，１４３を介して、冗長メモリの出力ＣＯＵＴとその反転信号とが出力ＣＯＵＴ−Ｓ、ＣＯＵＴ−Ｒとして出力される。つまり、このＮＯＲゲート１４２，１４３により冗長メモリの出力が確定される。
一方、通常セクタ選択信号生成回路１６は、セクタアドレスＳＥＣ−ＡＤＤをデコードするセクタデコーダ１６１と、ＮＯＲゲート１６２を有する。セクタデコーダ１６１は、アドレス変化信号ＡＴＤに応答して、セクタアドレスＳＥＣ−ＡＤＤをデコードし、選択された通常セクタ選択信号ＲＳＥＣ０−３のいずれかをＨレベルにする。つまり、セクタデコーダ１６１の出力は、４つの通常セクタの数と同じ４本ある。それに伴って、ＮＯＲゲート１６２も４個必要であり、通常セクタ選択信号ＲＳＥＣ０−３も４本ある。そして、アドレス変化信号ＡＴＤの立ち上がりに応答して、いずれかの通常セクタ選択信号ＲＳＥＣ０−３がＨレベルになり、いずれかの通常セクタＳＥＣ０−３のロウデコーダＸ−ＤＥＣがデコード動作を開始する。更に、タイミング信号ＲＯＵＴがＬレベルになるタイミングで冗長メモリの出力ＣＯＵＴが確定し、それに基づいて出力ＣＯＵＴ−ＲがＨレベルまたはＬレベルになる。スペアセクタ側への置換が検出されると、出力ＣＯＵＴ−ＲはＨレベルになり、通常セクタ選択信号ＲＳＥＣ０−３は全てＬレベルになる。それに伴って、選択通常セクタ内のロウデコーダはデコード動作を停止する。一方、スペアセクタ側への置換が検出されないと、出力ＣＯＵＴ−ＲはＬレベルのままで、通常セクタ選択信号ＲＳＥＣ０−３のいずれかの選択状態（Ｈレベル）が維持される。
スペアセクタ選択信号生成回路１８は、アドレス変化信号ＡＴＤの立ち上がりに応答して、スペアセクタ選択信号ＳＳＥＣをＨレベルにするＳＳＥＣ信号生成回路１８１を有する。これにより、スペアセクタＳＳＥＣ内のロウデコーダＸ−ＤＥＣがデコード動作を開始する。そして、タイミング信号ＲＯＵＴがＬレベルになるタイミングで冗長メモリの出力ＣＯＵＴが確定し、それに基づいて出力ＣＯＵＴ−ＳがＨレベルまたはＬレベルになる。スペアセクタ側への置換が検出されると、出力ＣＯＵＴ−ＳはＬレベルのままで、スペアセクタ選択信号ＳＳＥＣの選択状態（Ｈレベル）が維持される。一方、スペアセクタ側への置換が検出されないと、出力ＣＯＵＴ−ＳはＨレベルになり、スペアセクタ選択信号ＳＳＥＣは非選択状態（Ｌレベル）に切り換えられる。それに伴って、スペアセクタ内のロウデコーダＸ−ＤＥＣがデコーダ動作を停止する。
第９図は、アドレス変化信号生成回路と動作タイミングチャートを示す図である。ＡＴＤ生成回路３０は、外部アドレスＡＤＤの変化を検出して固定のパルス長ｄｔ２を持つワンショットパルスＡＴＤＤを生成するＡＴＤＤ生成回路３０１を有する。そして、このワンショットパルスＡＴＤＤが固定パルス長ｄｔ２後にＬレベルに下がっても、第１及び第２のレファレンス冗長メモリの出力ＲＯＵＴ１，２の両方がＨレベルにならないと、ＮＯＲゲートにより、アドレス変化信号ＡＴＤはＬレベルにならない。
パワーダウン時は、リセット信号ＲＥＳＥＴがＬレベルであり、Ｐチャネルトランジスタ３０５が導通しアドレス変化信号ＡＴＤはＬレベルになっている。アクティブ状態では、リセット信号ＲＥＳＥＴがＨレベルになり、トランジスタ３０５がオフになる。そこで、アドレスＡＤＤの変化に応答してワンショットパルスＡＴＤＤがＨレベルになると、トランジスタ３０４が導通し、アドレス変化信号ＡＴＤがＨレベルになる。ワンショットパルスＡＴＤＤが所定パルス長ｄｔ２後にＬレベルになっても、ラッチ回路３０６はＡＴＤ＝Ｈの状態を保持する。そして、第１及び第２レファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになると、ＮＡＮＤゲート３０２を介してトランジスタ３０３が導通し、アドレス変化信号ＡＴＤがＬレベルになる。
つまり、動作タイミングチャート（Ｂ）に示されるとおり、第２のレファレンス冗長メモリの出力ＲＯＵＴ２の立ち上がりが遅れる場合は、そのタイミングでアドレス変化信号ＡＴＤがＬレベルになり、第１のレファレンス冗長メモリの出力ＲＯＵＴ１の立ち上がりが遅れる場合は、破線で示すとおり、そのタイミングでアドレス変化信号ＡＴＤがＬレベルになる。このアドレス変化信号ＡＴＤがＬレベルになると、それに応答して、セクタ活性化信号ＥＱがＨレベルにされ、セクタの動作が継続される。具体的には、第３図で示したように、ロウデコーダで選択されていたワード線が昇圧回路により昇圧レベルまで駆動され、メモリセルの読み出しが行われる。
上記のように、コラム活性化信号ＥＱがレファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになるタイミングで生成されるので、動作マージンを設けることなく、最速のタイミングでコラム活性化信号ＥＱを生成することができる。レファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２をコラム活性化信号生成回路３２に供給して、同様の制御を行ってもよい。
第２図は、本実施の形態におけるフラッシュメモリの全体構成図である。第２図のフラッシュメモリは、通常セルアレイ２０は４つの通常セクタＳＥＣ０〜ＳＥＣ３を有し、不良を有する通常セクタを救済するためにスペアセクタＳＳＥＣを有する。各セクタには、ロウデコーダＸ−ＤＥＣとそれにより選択されたワード線を昇圧レベルまで昇圧するブースタ回路ＢＳＴとがそれぞれ設けられる。また、通常セクタＳＥＣ０−３とスペアセクタＳＳＥＣとはグローバルビット線ＧＢＬを共有しており、各セクタ内のローカルビット線がセクタ選択信号によってこのグローバルビット線ＧＢＬに接続される。そして、グローバルビット線ＧＢＬはＹゲート２２を介して出力回路２４に接続され、出力回路２２からデータ出力Ｄｏｕｔが出力される。各セクタ内には、ワード線とローカルビット線の交差位置にフローティングゲートを有するセルトランジスタが設けられている。このセルトランジスタは、電源がオフになっても記憶データを保持する不揮発性メモリである。
また、第２図のフラッシュメモリは、供給されるアドレスＡＤＤを入力するアドレスバッファＡＤＤＢＵＦＦを有し、そこで入力されたロウアドレスは各セクタのロウデコーダＸ−ＤＥＣに供給され、コラムアドレスはコラムデコーダＹＤＥＣに供給される。更に、アドレスＡＤＤの変化に応答してワンショットパルスのアドレス変化信号ＡＴＤを生成するＡＴＤ生成回路３０が設けられ、このアドレス変化信号ＡＴＤに応答して、冗長メモリ１０とレファレンス冗長メモリ１０Ｒとが記憶情報の読み出し動作を開始する。冗長メモリ１０とレファレンス冗長メモリ１０Ｒは、共にセクタ内のセルトランジスタと同じセルトランジスタを有し、冗長メモリ１０は、通常セクタを前記スペアセクタに置き換える置き換え情報を記憶し、アドレス変化信号ＡＴＤに応答してその置き換え情報を読み出す。一方、レファレンス冗長メモリ１０Ｒは、冗長メモリ１０と同じセルトランジスタを有し、所定の情報を記憶し、アドレス変化信号ＡＴＤに応答して記憶情報を読み出し、読み出し完了時に変化する出力信号を生成する。この所定の情報は、冗長メモリ１０における読み出し時間が最も遅いデータであり、それにより、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴが変化するタイミングは、冗長メモリ１０に必要な最短の読み出し時間に一致する。従って、この出力ＲＯＵＴのタイミングで冗長メモリ出力回路１４が冗長メモリ１０の出力ＣＯＵＴを確定させて、その出力ＣＯＵＴに基づいて冗長メモリ出力ＣＯＵＴ−ＲとＣＯＵＴ−Ｓのいずれか一方を選択状態に、他方を非選択状態にする。
更に、アドレス変化信号ＡＴＤはＥＱ生成回路３２にも供給され、アドレス変化信号ＡＴＤのワンショットパルスがなくなるタイミングで、セクタ活性化信号ＥＱを生成する。このセクタ活性化信号ＥＱは、セクタのワード線を選択レベルまで駆動するトリガ信号となる。
第３図は、フラッシュメモリの動作タイミングチャート図である。アドレスＡＤＤの変化に応答してワンショットパルスのアドレス変化信号ＡＴＤが生成される。アドレス変化信号ＡＴＤの立ち上がりエッジに応答して、通常セクタ選択信号ＲＳＥＣとスペアセクタ選択信号ＳＳＥＣとが選択状態になり、通常セクタＳＥＣ０−３及びスペアセクタＳＳＥＣ内のロウデコーダＸ−ＤＥＣがデコード動作を開始する。このとき、４つの通常セクタのうち図示しないセクタアドレスで選択された通常セクタに対してのみ、通常セクタ選択信号ＲＳＥＣが与えられる。この両セクタの同時選択状態により、通常セクタ内のワード線ＷＬ−Ｒとスペアセクタ内のワード線ＷＬ−Ｓが共に電源電圧レベルまで駆動される。この両セクタの同時選択状態に並行して、アドレス変化信号ＡＴＤに応答し、冗長メモリ１０とレファレンス冗長メモリ１０Ｒとが読み出し動作を開始する。レファレンス冗長メモリＲＯＵＴが読み出し完了タイミングでその出力ＲＯＵＴがＬレベルからＨレベルに変化すると、冗長メモリ出力回路１４が、冗長メモリ１０の出力ＣＯＵＴに応じて、冗長メモリ出力ＣＯＵＴ−ＲとＣＯＵＴ−Ｓのいずれか一方を選択状態に、他方を非選択状態にする。第３図の例では、冗長メモリ１０の出力ＣＯＵＴはスペアセクタへの切換情報に対応しており、出力ＣＯＵＴ−ＲがＬレベル（非選択状態）、出力ＣＯＵＴ−ＳがＨレベル（選択状態）になる。その結果、通常セクタ選択信号ＲＳＥＣはＬレベル（非選択状態）に変化し、それに応答して、通常セクタのロウデコーダＸ−ＤＥＣはデコード動作を停止し、ワード線ＷＬ−Ｒは電源電圧レベルからグランドレベルに下がる。一方、スペアセクタ選択信号ＳＳＥＣはＨレベル（選択状態）を維持する。その後、アドレス変化信号ＡＴＤの立ち下がりに応答して生成されるセクタ活性化信号ＥＱの立ち上がりに応答して、スペアセクタ内のワード線ＷＬ−Ｓが電源電圧より高い昇圧レベル（選択レベル）まで昇圧回路ＢＳＴにより駆動される。
以上のように、本実施の形態のフラッシュメモリは、アドレス変化に応答して、選択対象の通常セクタとスペアセクタとを同時に選択状態にして、それぞれ内蔵するロウデコーダを同時にデコード動作開始させる。このデコード動作に並行して、冗長メモリ１０の置換情報が読み出され、その読み出し動作が完了したタイミングで、通常セクタまたはスペアセクタのいずれか一方の選択状態を停止し、冗長メモリ１０の置換情報により選択されたセクタが選択状態を維持する。そして、その後のセクタ活性化信号ＥＱに応答して、そのセクタ内の読み出し動作が継続される。これにより、セクタ構成のフラッシュメモリのアクセスが、冗長メモリの読み出し判定によって遅くなるのが回避されている。
第４図は、第１の実施の形態を示す図である。この例では、レファレンス冗長メモリ１０Ｒには、冗長メモリ１０の読み出し時間が最も長いデータが書き込まれている。そして、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴは、その書き込まれたデータの読み出しが完了するタイミングでＬレベルからＨレベルに変化する。そして、冗長メモリ出力回路１４が、その出力ＲＯＵＴの変化に応答して、冗長メモリ１０の出力ＣＯＵＴを確定して、その出力ＣＯＵＴに基づき、出力ＣＯＵＴ−ＲまたはＣＯＵＴ−Ｓのいずれか一方をＨレベル、他方をＬレベルにする。それに応答して、Ｌレベルの出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを供給されたセクタ選択信号生成回路１６，１８は、その選択信号ＲＳＥＣ、ＳＳＥＣをＬレベル（非選択状態）に切り換える。
第４図のタイミングチャートには、冗長メモリ１０のデータがＲＭ＝１（スペアセクタへの置き換えなし）の場合と、ＲＭ＝０（スペアセクタへの置き換えあり）の場合とが示されている。なお、冗長メモリ１０は、前述のとおりコンテンツ・アドレッサブル・メモリであり、セクタアドレス毎にスペアセクタへの置き換えを行うか否かが記憶されている。それ以外の構成としては、冗長メモリ１０にはスペアセクタへの置き換え対象の通常セクタのセクタアドレスが記憶されていても良い。その場合は、その記憶された置き換え対象の通常セクタのセクタアドレスが読み出され、供給されたセクタアドレスと比較され、その比較結果が冗長メモリの出力ＣＯＵＴとして出力される。
アドレス変化信号ＡＴＤの立ち上がりから冗長メモリ１０の読み出しが完了するタイミングで、レファレンス冗長メモリ１０Ｒの出力ＲＯＵＴがＬレベルからＨレベルに変化する。この出力ＲＯＵＴの変化に応答して、冗長メモリ出力回路１４は、冗長メモリ１０の出力ＣＯＵＴを参照し、それに基づいて出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを出力する。冗長メモリ１０のデータがＲＭ＝１（スペアセクタへの置き換えなし）の場合は、出力ＣＯＵＴ−ＲがＨレベルに出力ＣＯＵＴ−ＳがＬレベルにされ、それに伴って、スペアセクタ選択信号ＳＳＥＣがＬレベル（非選択状態）にされ、通常セクタ選択信号ＲＳＥＣがＨレベル（選択状態）を維持する。これにより、スペアセクタ側のロウデコーダがデコード動作を停止する。一方、冗長メモリ１０のデータがＲＭ＝０（スペアセクタへの置き換えあり）の場合は、上記と逆の動作になる。この場合は、冗長メモリ１０の出力ＣＯＵＴは読み出し完了に伴ってＬレベルからＨレベルに変化しているが、それと同じタイミングでレファレンス冗長メモリ１０Ｒの出力ＲＣＯＵＴも変化している。そしてそのタイミングで、冗長メモリ出力回路１４が出力ＣＯＵＴ−ＲをＬレベルにし、それに伴って通常セクタ選択信号ＲＳＥＣがＬレベル（非選択状態）にされる。
レファレンス冗長メモリ１０Ｒの出力ＲＣＯＵＴが変化するタイミングは、読み出しが遅いほうのデータが記憶されたメモリの読み出し完了タイミングになっていて、従来例のようにアドレス変化信号ＡＴＤの立ち上がりから一定の時間後に生成されるレディー信号ＲＥＡＤＹのように動作マージンを見込んだ遅いタイミングにはなっていない。従って、通常セクタとスペアセクタの選択の確定時期が早まり、セクタ活性化信号ＥＱによるワード線の昇圧動作を早く開始することができ、全体のアクセス時間を短縮することができる。
第５図は、第２の実施の形態を示す図である。第２の実施の形態では、レファレンス冗長メモリとして、第１のレファレンス冗長メモリＲｅｆ−ＲＭ１と、第２のレファレンス冗長メモリＲｅｆ−ＲＭ２とを有し、冗長メモリ１０に記憶されるデータ「１」「０」を、第１、第２のレファレンス冗長メモリＲｅｆ−ＲＭ１，Ｒｅｆ−ＲＭ２がそれぞれ記憶する。また、第１、第２のレファレンス冗長メモリは、読み出し動作が完了するタイミングで出力ＲＯＵＴ１，ＲＯＵＴ２がＬレベルからＨレベルに変化するので、この両レファレンス出力ＲＯＵＴ１、ＲＯＵＴ２が共にＨレベルになった時点で、冗長メモリ１０の読み出し動作が必ず完了しているので、そのタイミングで、冗長メモリ出力回路１４は、冗長メモリ１０の出力ＣＯＵＴに基づいて、出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓのいずれか一方をＨレベル、他方をＬレベルにする。それに伴って、通常セクタ選択信号ＲＳＥＣかスペアセクタ選択信号ＳＳＥＣのいずれか一方が非選択状態（Ｌレベル）にされ、他方が選択状態（Ｈレベル）を維持する。
第５図のタイミングチャートでは、第２のレファレンス冗長メモリＲｅｆ−ＲＭ２の出力ＲＯＵＴ２のほうが遅くＨレベルに変化している。従って、冗長メモリ出力回路１４は、この出力ＲＯＵＴ２が変化したタイミングで、冗長メモリ１０の出力ＣＯＵＴに基づいて、出力ＣＯＵＴ−Ｒ、ＣＯＵＴ−Ｓを出力する。
第２の実施の形態では、２つのレファレンス冗長メモリを設けて、冗長メモリ１０が記憶する２種類のデータ「１」「０」をそれぞれに記憶させているので、いずれのデータの読み出し動作が遅いかを考慮することなく、レファレンス冗長メモリを構成することができる。冗長メモリ１０が４つのデータ（２ビット、４値）を記憶する場合は、４つのレファレンス冗長メモリを設けて、それら４つのデータをそれぞれ記憶させれば良い。そして、レファレンス冗長メモリの全ての出力が切り替わったタイミングで、冗長メモリ１０の出力を確定するようにすれば、最短のタイミングで正しく冗長メモリ１０の出力を確定することができる。
第６図は、冗長メモリの回路と動作タイミングチャートを示す図である。第６図（Ａ）は冗長メモリ１０の回路図である。冗長メモリは、置換情報を記憶するメモリセルトランジスタＭＣと、ラッチ回路を構成するインバータ４６，４７を有する。メモリセルトランジスタＭＣは、フローティングゲートを有する不揮発性メモリであり、そのドレインにはライトアンプ回路が接続されている。そして、置換情報のデータがメモリセルトランジスタＭＣに記憶されている。例えば、データ「１」の場合は、フローティングゲートに電荷が注入されず、メモリセルトランジスタＭＣの閾値電圧は低くなり、読み出し時にゲートＧＡＴＥが昇圧されるとトランジスタＭＣは導通する。また、データ「０」の場合は、フローティングゲートに電荷が注入され、閾値電圧は高くなり、読み出し時にゲートＧＡＴＥが昇圧されてもトランジスタＭＣは非導通状態になる。
第６図（Ｂ）の動作タイミングチャートを参照して、その動作を説明する。初期状態ではアドレス変化信号ＡＴＤがＬレベルであり、インバータ４２によりトランジスタ４３が導通し、一方、トランジスタ４０は非導通状態にあり、ノードＮ０はＬレベルになっている。従って、冗長メモリ出力ＣＯＵＴはＬレベルである。次にアドレス変化信号ＡＴＤがＨレベルに変化すると、トランジスタ４３が非導通になり、トランジスタ４０が導通し、更に、ゲートＧＡＴＥが昇圧レベルになる。従って、メモリセルトランジスタＭＣがデータ「０」であれば、メモリセルトランジスタＭＣは非導通であり、ノードＮ０は電源Ｖｃｃレベルに上昇し、データ「１」であれば、メモリセルトランジスタＭＣは導通し、トランジスタ４０のドレイン電流よりもメモリセルトランジスタＭＣのドレイン電流が大きいので、ノードＮ０はＬレベルになる。つまり、ノードＮ０は、メモリセルトランジスタが記憶する置換情報データに応じて、上昇または下降する。ノードＮ０が上昇すると、ラッチ回路の状態が反転して出力ＣＯＵＴはＬレベルからＨレベルに変化する。一方、ノードＮ０が上昇しないで下降すると、ラッチ回路状態は反転せず、出力ＣＯＵＴはＬレベルの状態を維持する。
このように、冗長メモリ１０は、トランジスタ４０の駆動能力が小さければ、データ「０」に対する読み出しが遅くなり、メモリセルトランジスタＭＣの駆動能力が小さければ、データ「１」に対する読み出しが遅くなる。そして、データ「１」の場合は、冗長メモリの出力ＣＯＵＴがＬレベル状態を維持するだけであるので、データ「１」の読み出しが完了するタイミングを知ることはできない。
なお、トランジスタ４４は、冗長メモリ選択信号ＤＥＣＯＤＥに応答して導通する選択トランジスタである。
第７図は、第２の実施の形態におけるレファレンス冗長メモリの回路と動作タイミングチャートを示す図である。第７図（Ａ）は、データ「１」を記憶する第１のレファレンス冗長メモリの回路である。このメモリセルトランジスタＭＣには常にデータ「１」が記憶される。従って、フローティングゲートには電荷は注入されておらず、閾値電圧は低く、アドレス変化信号ＡＴＤの立ち上がり時にゲートＧＡＴＥが昇圧されると、メモリセルトランジスタＭＣが導通する。そこで、ノードＮ１と電源Ｖｃｃとの間にＰチャネルトランジスタ４８が設けられ、初期状態でノードＮ１がＨレベルになる。そして、インバータ４６，４７からなるラッチ回路の後段にインバータ５０が設けられているので、初期状態では出力ＲＯＵＴ１はＬレベルになる。そして、アドレス変化信号ＡＴＤの立ち上がり後にゲートＧＡＴＥが昇圧されると、メモリセルトランジスタＭＣが導通し、ノードＮ１がＨレベルからＬレベルに下降し、やがてインバータ４５を反転して、出力ＲＯＵＴ１がＬレベルからＨレベルに変化する。つまり、第１のレファレンス冗長メモリは、データ「１」の読み出し完了のタイミングを検出する。なお、トランジスタ４９はアドレス変化信号ＡＴＤの立ち上がりに応答して導通し、アドレス変化信号ＡＴＤの立ち上がりをトリガにしてノードＮ１の変化が開始されるようにしている。
第７図（Ｂ）は、データ「０」を記憶する第２のレファレンス冗長メモリの回路である。このメモリセルトランジスタＭＣには常にデータ「０」が記憶される。従って、フローティングゲートに電荷が注入されていて、閾値電圧は高く、アドレス変化信号ＡＴＤの立ち上がり時にゲートＧＡＴＥが昇圧されても、メモリセルトランジスタＭＣは非導通のままである。第２のレファレンス冗長メモリは、第６図に示した冗長メモリと同じ回路である。つまり、初期状態ではノードＮ２はＬレベルであり、アドレス変化信号ＡＴＤの立ち上がりに応答して、トランジスタ４０が導通して、ノードＮ２が電源電圧Ｖｃｃレベルに上昇する。この上昇に伴ってインバータ４５が反転し、ラッチ回路の状態を変化させ、出力ＲＯＵＴ２を初期状態のＬレベルからＨレベルに変化させる。つまり、冗長メモリ１０のデータ「０」の場合と同じ動作である。従って、第２のレファレンス冗長メモリは、データ「０」の読み出し完了のタイミングを検出する。
第７図に示した第１及び第２のレファレンス冗長メモリを利用することにより、冗長メモリにおけるデータ「０」とデータ「１」の読み出し終了タイミングをそれぞれ検出することができる。従って、第１、第２のレファレンス冗長メモリの出力ＲＯＵＴ１、ＲＯＵＴ２の両方がＨレベルに変化したタイミングで、冗長メモリ１０の出力を確定させるようにすることで、最短のタイミングで正しい冗長メモリのデータを確定させることができる。
第１の実施の形態の場合は、冗長メモリ１０の読み出しが遅いほうのデータをあらかじめ予測しておき、その遅いほうのデータを常に記憶するレファレンス冗長メモリ１０Ｒを採用する。つまり、第７図の（Ａ）または（Ｂ）のレファレンス冗長メモリを採用する。但し、その場合は、製造バラツキに起因する読み出し速度のバラツキには対応できない。
第８図は、冗長メモリ出力回路とセクタ選択信号生成回路とを示す図である。冗長メモリ出力回路１４は、ＮＡＮＤゲート１４４により、第１、第２のレファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになる時に読み出し確定を示す信号ＲＯＵＴがＬレベルにされ、ＮＯＲゲート１４２，１４３を介して、冗長メモリの出力ＣＯＵＴとその反転信号とが出力ＣＯＵＴ−Ｓ、ＣＯＵＴ−Ｒとして出力される。つまり、このＮＯＲゲート１４２，１４３により冗長メモリの出力が確定される。
一方、通常セクタ選択信号生成回路１６は、セクタアドレスＳＥＣ−ＡＤＤをデコードするセクタデコーダ１６１と、ＮＯＲゲート１６２を有する。セクタデコーダ１６１は、アドレス変化信号ＡＴＤに応答して、セクタアドレスＳＥＣ−ＡＤＤをデコードし、選択された通常セクタ選択信号ＲＳＥＣ０−３のいずれかをＨレベルにする。つまり、セクタデコーダ１６１の出力は、４つの通常セクタの数と同じ４本ある。それに伴って、ＮＯＲゲート１６２も４個必要であり、通常セクタ選択信号ＲＳＥＣ０−３も４本ある。そして、アドレス変化信号ＡＴＤの立ち上がりに応答して、いずれかの通常セクタ選択信号ＲＳＥＣ０−３がＨレベルになり、いずれかの通常セクタＳＥＣ０−３のロウデコーダＸ−ＤＥＣがデコード動作を開始する。更に、タイミング信号ＲＯＵＴがＬレベルになるタイミングで冗長メモリの出力ＣＯＵＴが確定し、それに基づいて出力ＣＯＵＴ−ＲがＨレベルまたはＬレベルになる。スペアセクタ側への置換が検出されると、出力ＣＯＵＴ−ＲはＨレベルになり、通常セクタ選択信号ＲＳＥＣ０−３は全てＬレベルになる。それに伴って、選択通常セクタ内のロウデコーダはデコード動作を停止する。一方、スペアセクタ側への置換が検出されないと、出力ＣＯＵＴ−ＲはＬレベルのままで、通常セクタ選択信号ＲＳＥＣ０−３のいずれかの選択状態（Ｈレベル）が維持される。
スペアセクタ選択信号生成回路１８は、アドレス変化信号ＡＴＤの立ち上がりに応答して、スペアセクタ選択信号ＳＳＥＣをＨレベルにするＳＳＥＣ信号生成回路１８１を有する。これにより、スペアセクタＳＳＥＣ内のロウデコーダＸ−ＤＥＣがデコード動作を開始する。そして、タイミング信号ＲＯＵＴがＬレベルになるタイミングで冗長メモリの出力ＣＯＵＴが確定し、それに基づいて出力ＣＯＵＴ−ＳがＨレベルまたはＬレベルになる。スペアセクタ側への置換が検出されると、出力ＣＯＵＴ−ＳはＬレベルのままで、スペアセクタ選択信号ＳＳＥＣの選択状態（Ｈレベル）が維持される。一方、スペアセクタ側への置換が検出されないと、出力ＣＯＵＴ−ＳはＨレベルになり、スペアセクタ選択信号ＳＳＥＣは非選択状態（Ｌレベル）に切り換えられる。それに伴って、スペアセクタ内のロウデコーダＸ−ＤＥＣがデコーダ動作を停止する。
第９図は、アドレス変化信号生成回路と動作タイミングチャートを示す図である。ＡＴＤ生成回路３０は、外部アドレスＡＤＤの変化を検出して固定のパルス長ｄｔ２を持つワンショットパルスＡＴＤＤを生成するＡＴＤＤ生成回路３０１を有する。そして、このワンショットパルスＡＴＤＤが固定パルス長ｄｔ２後にＬレベルに下がっても、第１及び第２のレファレンス冗長メモリの出力ＲＯＵＴ１，２の両方がＨレベルにならないと、ＮＯＲゲートにより、アドレス変化信号ＡＴＤはＬレベルにならない。
パワーダウン時は、リセット信号ＲＥＳＥＴがＬレベルであり、Ｐチャネルトランジスタ３０５が導通しアドレス変化信号ＡＴＤはＬレベルになっている。アクティブ状態では、リセット信号ＲＥＳＥＴがＨレベルになり、トランジスタ３０５がオフになる。そこで、アドレスＡＤＤの変化に応答してワンショットパルスＡＴＤＤがＨレベルになると、トランジスタ３０４が導通し、アドレス変化信号ＡＴＤがＨレベルになる。ワンショットパルスＡＴＤＤが所定パルス長ｄｔ２後にＬレベルになっても、ラッチ回路３０６はＡＴＤ＝Ｈの状態を保持する。そして、第１及び第２レファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになると、ＮＡＮＤゲート３０２を介してトランジスタ３０３が導通し、アドレス変化信号ＡＴＤがＬレベルになる。
つまり、動作タイミングチャート（Ｂ）に示されるとおり、第２のレファレンス冗長メモリの出力ＲＯＵＴ２の立ち上がりが遅れる場合は、そのタイミングでアドレス変化信号ＡＴＤがＬレベルになり、第１のレファレンス冗長メモリの出力ＲＯＵＴ１の立ち上がりが遅れる場合は、破線で示すとおり、そのタイミングでアドレス変化信号ＡＴＤがＬレベルになる。このアドレス変化信号ＡＴＤがＬレベルになると、それに応答して、セクタ活性化信号ＥＱがＨレベルにされ、セクタの動作が継続される。具体的には、第３図で示したように、ロウデコーダで選択されていたワード線が昇圧回路により昇圧レベルまで駆動され、メモリセルの読み出しが行われる。
上記のように、コラム活性化信号ＥＱがレファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２が共にＨレベルになるタイミングで生成されるので、動作マージンを設けることなく、最速のタイミングでコラム活性化信号ＥＱを生成することができる。レファレンス冗長メモリの出力ＲＯＵＴ１，ＲＯＵＴ２をコラム活性化信号生成回路３２に供給して、同様の制御を行ってもよい。
本発明によれば、スペアセクタを有するフラッシュメモリのアクセスタイムを短くすることができる。
Claims (7)
- 複数の通常セクタと、通常セクタに対して置き換え可能なスペアセクタとを有する半導体メモリにおいて、
アドレス変化信号に応答して、前記通常セクタを選択する通常セクタ選択信号と前記スペアセクタを選択するスペアセクタ選択信号とをそれぞれ生成する通常セクタ選択信号生成回路及びスペアセクタ選択信号生成回路と、
通常セクタを前記スペアセクタに置き換える置き換え情報を記憶し、前記アドレス変化信号に応答して前記置き換え情報が読み出される冗長メモリと、
前記冗長メモリと同じ記憶素子を有し、前記アドレス変化信号に応答して当該記憶素子の記憶情報が読み出され、当該読み出し完了時に変化する出力信号を生成するレファレンス冗長メモリとを有し、
前記レファレンス冗長メモリの出力信号の変化に応答して、前記冗長メモリから読み出された置き換え情報に基づいて、前記通常セクタ選択信号または前記スペアセクタ選択信号のいずれかが非選択状態にされることを特徴とする半導体メモリ。 - 請求の範囲第１項において、
前記レファレンス冗長メモリは、前記冗長メモリにおける読み出し時間が最も遅い情報を記憶することを特徴とする半導体メモリ。 - 請求の範囲第１項において、
前記レファレンス冗長メモリは、前記冗長メモリが記憶可能な第１及び第２の情報をそれぞれ有し、読み出し時に出力が変化する第１及び第２のレファレンス冗長メモリを有し、当該第１及び第２のレファレンス冗長メモリの出力が共に変化した時に、前記レファレンス冗長メモリの出力信号が生成されることを特徴とする半導体メモリ。 - 請求の範囲第３項において、
前記第１のレファレンス冗長メモリは、第１のレベルの出力状態から、前記アドレス変化信号に応答して実行される読み出し動作に伴う前記第１の情報の読み出し完了時に、第２のレベルの出力状態に変化し、
前記第２のレファレンス冗長メモリは、第１のレベルの出力状態から、前記アドレス変化信号に応答して実行される読み出し動作に伴う前記第２の情報の読み出し完了時に、第２のレベルの出力状態に変化することを特徴とする半導体メモリ。 - 請求の範囲第１項において、
前記通常セクタ及びスペアセクタは、ロウアドレスに基づいてワード線を選択するロウデコーダをそれぞれ有し、前記通常セクタ選択信号及びスペアセクタ選択信号に応答してデコード動作を開始し、当該選択信号が非選択状態に変化するとデコード動作を停止することを特徴とする半導体メモリ。 - 請求の範囲第５項において、
前記アドレス変化信号の生成後、前記レファレンス冗長メモリの出力信号の変化に応答してセクタ活性化信号が生成され、
当該セクタ活性化信号に応答して、前記通常セクタ及びスペアセクタのロウデコーダがそれぞれのワード線を選択レベルに駆動することを特徴とする半導体メモリ。 - 請求の範囲第５項において、
前記アドレス変化信号の生成後、前記レファレンス冗長メモリの出力信号の変化に応答してセクタ活性化信号が生成され、
当該セクタ活性化信号に応答して、前記通常セクタ及びスペアセクタのロウデコーダがそれぞれのワード線を昇圧された選択レベルに駆動することを特徴とする半導体メモリ。
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