JP5585491B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、不揮発性のメモリセルを有する半導体メモリおよび半導体メモリを有するシステムに関する。

フラッシュメモリ等の半導体メモリは、書き込み動作により不揮発性のメモリセルのセルトランジスタの閾値電圧を変えることでデータを記憶する。例えば、データ保持特性を向上するために、共通のワード線に接続される一対のセルトランジスタにより形成される不揮発性のメモリセルが提案されている（例えば、特許文献１参照。）。この種のメモリセルでは、書き込み動作により、セルトランジスタの一方の閾値電圧は高く設定され、セルトランジスタの他方の閾値電圧は低く設定される。読み出し動作では、セルトランジスタのドレインに接続される一対のデータ線がプリチャージされた後、ワード線が活性化される。そして、メモリセルに記憶されているデータは、閾値電圧の違いにより変化する一対のデータ線の電圧差をセンスアンプにより検出することで読み出される。

国際公開ＷＯ００／４６８０９号公報

読み出し動作時に、データ線がプリチャージされる半導体メモリでは、読み出し動作サイクルの最初にプリチャージ時間が必要なため、読み出しアクセス時間は長くなってしまう。

本発明の目的は、プリチャージ動作を不要にすることで、読み出しアクセス時間を短縮することである。

本発明の一形態では、半導体メモリは、コントロールゲートおよびフローティングゲートを各々含み、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続される一対のセルトランジスタを有し、セルトランジスタが相補の論理を記憶する少なくとも１つのメモリセルと、読み出し動作時に、一対のセルトランジスタのコントロールゲートを活性化レベルに設定する第１制御回路と、読み出し動作時に、第１電圧線を第１電圧に設定し、第２電圧線を第１電圧より高い第２電圧に設定する第２制御回路と、読み出し動作時に、接続ノードに生成される電圧に応じて、メモリセルに保持されている論理を判定する読み出し回路とを有している。

読み出し動作において、メモリセルに保持されている論理に応じて、接続ノードをロウレベル電圧またはハイレベル電圧に設定できる。この結果、接続ノードのプリチャージを不要にでき、読み出しアクセス時間を短縮できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したメモリセルアレイの例を示している。 図３に示したセクタの例を示している。 図２に示したメモリコアの例を示している。 図２に示した半導体メモリが動作するときの信号線の電圧の例を示している。 図２に示したアドレス選択回路の動作の例を示している。 図２に示した半導体メモリの読み出し動作の例を示している。 図２に示した半導体メモリの書き込み動作の例を示している。 図２に示した半導体メモリの消去動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１１に示したメモリコアの例を示している。 図１１に示した半導体メモリの読み出し動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１４に示したセクタの例を示している。 図１４に示したメモリコアの例を示している。 図１４に示した半導体メモリが動作するときの信号線の電圧の例を示している。 図１４に示した半導体メモリの読み出し動作の例を示している。 図１４に示した半導体メモリの書き込み動作の例を示している。 図１４に示した半導体メモリの消去動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図２１に示したメモリコアの例を示している。 図２１に示した半導体メモリの読み出し動作の例を示している。 別の実施形態における半導体メモリのメモリセルアレイの例を示している。 図２４に示したメモリセルセルアレイを有する半導体メモリのメモリコアの例を示している。 図２５に示したメモリコアを有する半導体メモリが動作するときの信号線の電圧の例を示している。 別の実施形態における半導体メモリのメモリコアの例を示している。 図２７に示したメモリコアを有する半導体メモリが動作するときの信号線の電圧の例を示している。 別の実施形態における半導体メモリのメモリセルアレイの例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。 図３０に示したシステムの動作の例を示している。

以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。

半導体メモリＭＥＭは、一対のセルトランジスタＣＴ（ＣＴａ、ＣＴｂ）を有するメモリセルＭＣ、制御回路ＣＮＴＬ１、ＣＮＴＬ２および読み出し回路ＲＥＡＤを有している。セルトランジスタＣＴａ、ＣＴｂは、コントロールゲートＣＧおよびフローティングゲートＦＧを含み、第１電圧線ＳＬ１と第２電圧線ＳＬ２の間に接続ノードＣＮを介して直列に接続されている。例えば、セルトランジスタＣＴは、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタタイプを採用している。しかし、ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴが採用されてもよい。なお、この実施形態および以降の実施形態において、セルトランジスタＣＴａ、ＣＴｂは、導電性のフローティングゲートの代わりに、絶縁性のトラップゲートを有してもよい。

メモリセルＭＣは、書き込み動作によりセルトランジスタＣＴａ、ＣＴｂの一方がプログラムされることにより、データの論理を記憶する。すなわち、セルトランジスタＣＴａ、ＣＴｂは、書き込み動作により相補の論理を記憶する。ここで、プログラムは、コントロールゲートＣＧをハイレベル電圧に設定し、セルトランジスタＣＴのフローティングゲートＦＧに電子を注入する動作である。例えば、書き込み動作は、半導体メモリＭＥＭが搭載されるシステムＳＹＳ（図３０）の製造工程（試験工程）で行ってもよく、半導体メモリＭＥＭがシステムＳＹＳに搭載された後に、システムを動作させることで行ってもよい。

プログラムされたセルトランジスタＣＴの閾値電圧は、プログラムされないセルトランジスタの閾値電圧より高い。プログラムされたセルトランジスタＣＴは、コントロールゲートＣＧでハイレベルを受けているときにオフ状態になり、ソース、ドレイン間に電流（セル電流）は流れない。一方、プログラムされないセルトランジスタＣＴでは、コントロールゲートＣＧでハイレベルを受けているときにオン状態になり、ソース、ドレイン間に電流が流れる。例えば、メモリセルＭＣは、セルトランジスタＣＴｂの閾値電圧がセルトランジスタＣＴａの閾値電圧より高いときに論理０を保持している。反対に、メモリセルＭＣは、セルトランジスタＣＴａの閾値電圧がセルトランジスタＣＴｂの閾値電圧より高いときに論理１を保持する。

制御回路ＣＮＴＬ１は、メモリセルＭＣに保持されている論理を読み出す読み出し動作時に、セルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧを、活性化レベルであるハイレベルに設定する。なお、セルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧの電圧を制御するための信号線は、セルトランジスタＣＴａ、ＣＴｂ毎に配線されてもよい。制御回路ＣＮＴＬ２は、読み出し動作時に、第１電圧線ＳＬ１をロウレベル電圧に設定し、第２電圧線ＳＬ２をハイレベル電圧に設定する。制御回路ＣＮＴＬ１、ＣＮＴＬ２は、それぞれ第１制御回路および第２制御回路の一例である。

読み出し回路ＲＥＡＤは、読み出し動作時に、接続ノードＣＮに生成される電圧に応じて、メモリセルＭＣに保持されている論理を判定する。例えば、メモリセルＭＣが論理０を保持しているとき（閾値電圧；ＣＴｂ＞ＣＴａ）、読み出し動作において、セルトランジスタＣＴｂはオフし、セルトランジスタＣＴａはオンする。接続ノードＣＮは、第１電圧線ＳＬ１に接続され、第２電圧線ＳＬ２に接続されず、フローティング状態から第１電圧ＳＬ１に対応するロウレベル電圧に変化する。読み出し回路ＲＥＡＤは、接続ノードＣＮのロウレベル電圧をメモリセルＭＣからの読み出し電圧として検出し、ロウレベルのデータＤＯを出力する。

一方、メモリセルＭＣが論理１を保持しているとき（閾値電圧；ＣＴａ＞ＣＴｂ）、読み出し動作において、セルトランジスタＣＴａはオフし、セルトランジスタＣＴｂはオンする。接続ノードＣＮは、第１電圧線ＳＬ１に接続されず、第２電圧線ＳＬ２に接続され、フローティング状態から第２電圧ＳＬ２に対応するハイレベル電圧に変化する。読み出し回路ＲＥＡＤは、接続ノードＣＮのハイレベル電圧をメモリセルＭＣからの読み出し電圧として検出し、ハイレベルのデータＤＯを出力する。

この実施形態では、メモリセルＭＣは、書き込み動作により相補の論理を記憶する一対のセルトランジスタＣＴａ、ＣＴｂにより形成される。これにより、読み出し動作において、セルトランジスタＣＴａ、ＣＴｂの一方のみをオンさせることができ、フローティング状態の接続ノードＣＮを第１電圧ＳＬ１に対応するハイレベル電圧または第２電圧ＳＬ２に対応するロウレベル電圧に設定できる。

接続ノードＣＮがハイレベル電圧またはロウレベル電圧のいずれかに必ず変化するため、読み出し動作の開始時に接続ノードＣＮのプリチャージは不要である。したがって、読み出し動作が開始されてからデータＤＯが出力されるまでの読み出しアクセス時間を短縮できる。

また、読み出し動作時に、セルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧをハイレベルに設定することで、セルトランジスタＣＴａ、ＣＴｂの一方と他方とをオン状態とオフ状態にそれぞれ設定できる。このため、読み出し動作における接続ノードＣＮの電圧を、論理１を示すハイレベル電圧または論理０を示すロウレベル電圧に設定できる。この結果、読み出し回路を簡易なラッチ回路等により形成できる。例えば、参照電圧を用いる差動増幅回路は不要である。

読み出し動作時のプリチャージを不要にできるため、読み出し動作時の接続ノードＣＮの充放電の回数を削減できる。したがって、読み出し動作時の消費電力を削減できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、コマンド生成回路１０、テストモード制御回路１２、データ入出力回路１４、内部電圧生成回路１６、ＣＡＭアクセス制御回路１８、ＣＡＭ（Content Addressable Memory）、動作制御回路２２、内部アドレス生成回路２４、アドレス選択回路２６、メモリコア２８およびバス制御回路３０を有している。

コマンド生成回路１０は、クロック信号ＣＬＫに同期して、チップイネーブル信号ＣＥＸおよびライトイネーブル信号ＷＥＸ等をコマンド信号として受ける。なお、半導体メモリＭＥＭは、クロック信号ＣＬＫに非同期で動作してもよい。コマンド信号が読み出しコマンドを示すとき、コマンド生成回路１０は、読み出し動作を実行するために読み出しコマンド信号ＲＤＣを出力する。コマンド信号が書き込みコマンドを示すとき、コマンド生成回路１０は、書き込み動作を実行するために書き込みコマンド信号ＷＲＣを出力する。コマンド信号が消去コマンドを示すとき、コマンド生成回路１０は、消去動作を実行するために消去コマンド信号ＥＲＳＣを出力する。コマンド信号がテストコマンドを示すとき、コマンド生成回路１０はテストモード信号ＴＭを出力する。

テストモード制御回路１２は、テストコマンドとともに供給されるアドレス信号ＦＡ（ＦＡ００−ＦＡ２０）に応じて、半導体メモリＭＥＭの内部状態（初期値）を設定するために複数のテスト制御信号ＴＣＮＴを出力する。例えば、テスト制御信号ＴＣＮＴにより、ＣＡＭに保持される値が変更され、内部電圧生成回路１６により生成される内部電圧の値が変更される。

データ入出力回路１４は、書き込み動作時およびテストコマンドの入力時にデータ入力端子ＤＩＮ（ＤＩＮ００−ＤＩＮ１５）を介して書き込みデータを受け、受けたデータをデータ入力線ＤＴＩＮに出力する。データ入出力回路１４は、読み出し動作時にデータ出力線ＤＴＯＵＴを介してメモリコア２８からの読み出しデータを受け、受けたデータをデータ出力端子ＤＯＵＴ（ＤＯＵＴ００−ＤＯＵＴ１５）に出力する。なお、データ入力端子ＤＩＮおよびデータ出力端子ＤＯＵＴは、１６ビットに限定されない。また、データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴのビット数は相違してもよい。例えば、データ出力端子ＤＯＵＴのビット数をデータ入力端子ＤＩＮのビット数の４倍にしてもよい。データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴとを共通のデータ端子を介して入出力してもよい。

内部電圧生成回路１６は、電源電圧ＶＤＤ（例えば、１．８Ｖ）および接地電圧ＶＳＳに基づいてハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨ、ＶＰＷ、ＶＨ１および負電圧ＶＮＷＬ等を生成する。例えば、内部電圧生成回路１６は、電源電圧ＶＤＤより高い電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷ、ＶＨ１を生成するためのポンプ回路、および負電圧ＶＮＷＬを生成するためのポンプ回路を有している。各ポンプ回路は、ダイオード接続されるトランジスタおよびキャパシタを有している。さらに、例えば、内部電圧生成回路１６は、接地電圧ＶＳＳより高く電源電圧ＶＤＤより低い電圧ＶＢＬＨを生成するために、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続された抵抗列を含む抵抗分割回路を有している。

図６に示すように、ハイレベル電圧ＶＷＬは、読み出し動作および書き込み動作時にワード線ＷＬａ、ＷＬｂに供給される。ハイレベル電圧ＶＳＥＣＹは、読み出し動作および書き込み動作時にコラム選択信号線ＳＥＣＹに供給される。ハイレベル電圧ＶＢＬＨは、読み出し動作時にソース線ＳＬ２に供給される。ハイレベル電圧ＶＰＷは、消去動作時にメモリセルアレイのセクタＳＥＣのウエル領域ＰＷに供給される。ウエル領域ＰＷは、後述するセルトランジスタＣＴａ、ＣＴｂのバッグゲートである。負電圧ＶＮＷＬは、消去動作時にワード線ＷＬａ、ＷＬｂに供給される。

電源電圧ＶＤＤは、半導体メモリＭＥＭの他の回路にも供給される。電源電圧ＶＤＤがチップ温度等により変動することが想定されるとき、内部電圧生成回路１６は、電源電圧ＶＤＤの変動に追従しない一定の電源電圧を電源電圧ＶＤＤを用いて生成し、他の回路に供給してもよい。

ＣＡＭアクセス制御回路１８は、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨ、ＶＰＷ、ＶＨ１および負電圧ＶＮＷＬの少なくともいずれかの値を設定するための設定情報ＳＩＮＦをＣＡＭに書き込むために、テスト制御信号ＴＣＮＴに応じて、ＣＡＭ書き込みコマンドをＣＡＭに出力する。ＣＡＭは、図４に示すセクタＳＥＣと同様に、フローティングゲートを有する複数の不揮発性のメモリセルを有しており、設定情報ＳＩＮＦを記憶する。ＣＡＭは、コマンド生成回路１０からのＣＡＭ読み出し要求に応答して、ＣＡＭ内のメモリセルに記憶している設定情報ＳＩＮＦを内部電圧生成回路１６に出力する。例えば、ＣＡＭから内部電圧生成回路１６への設定情報ＳＩＮＦの転送は、半導体メモリＭＥＭのパワーオンシーケンス中に行われる。

この実施形態では、半導体メモリＭＥＭの製造工程において、テスト制御信号ＴＣＮＴが内部電圧生成回路１６に供給され、半導体メモリＭＥＭのテストが、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨ、ＶＰＷ、ＶＨ１および負電圧ＶＮＷＬの少なくともいずれかの値を変更しながら実施される。そして、最適な電圧値が判明する。最適な電圧値を示す設定情報ＳＩＮＦは、テスト制御信号ＴＣＮＴとしてＣＡＭアクセス制御回路１８に供給され、ＣＡＭに書き込まれる。この際、アドレス端子ＦＡから供給されるアドレスは、設定情報ＳＩＮＦを書き込む位置を示す。

この後、半導体メモリＭＥＭは、システムＳＹＳ（図３０）等に搭載される。半導体メモリＭＥＭは、例えば、システムＳＹＳのパワーオンシーケンス中に初期設定コマンドを受ける。コマンド生成回路１０は、ＣＡＭに保持されている設定情報ＳＩＮＦを内部電圧生成回路１６に転送するために、初期設定コマンドに応答してＣＡＭに読み出し要求を出力する。内部電圧生成回路１６は、ＣＡＭからの設定情報ＳＩＮＦに基づいて、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨ、ＶＰＷ、ＶＨ１および負電圧ＶＮＷＬの少なくともいずれかの値を最適な値に設定する。

例えば、設定情報ＳＩＮＦに基づいて、ポンプ回路内のダイオード接続されるトランジスタの接続数やキャパシタの数が変更される。あるいは、設定情報ＳＩＮＦに基づいて、抵抗分割回路の抵抗列内の接続ノードの１つが選択される。

なお、内部電圧生成回路１６がハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨ、ＶＰＷ、ＶＨ１および負電圧ＶＮＷＬの値を常に高い精度で生成可能なとき、テストモード制御回路１２、ＣＡＭアクセス制御回路１８およびＣＡＭ２０は、半導体メモリＭＥＭに形成されなくてもよい。

動作制御回路２２は、コマンド生成回路１０からの読み出しコマンド信号ＲＤＣ、書き込みコマンド信号ＷＲＣおよび消去コマンドＥＲＳＣに応じてメモリコア２８を動作させるための複数の動作制御信号ＣＮＴ（タイミング信号）を出力する。内部アドレス生成回路２４は、消去動作中の消去ベリファイ動作時に、内部アドレス信号ＩＡを順次に生成する。

アドレス選択回路２６は、アドレス端子ＦＡ（ＦＡ００−ＦＡ２０）を介して供給されるアドレス信号ＦＡまたは内部アドレス信号ＩＡを、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、セクタＳＥＣの選択および選択されたセクタＳＥＣ内のワード線ＷＬａ、ＷＬｂ（図４）の選択に使用される。コラムアドレス信号ＣＡは、選択されたセクタＳＥＣ内のビット線ＢＬ（図４）の選択に使用される。なお、この例では、２１ビットのアドレス信号ＦＡ００−２０が半導体メモリＭＥＭに供給されるが、アドレス信号ＦＡのビット数は２１ビットに限定されない。

また、アドレス選択回路２６は、書き込み動作時にデータ端子ＤＩＮを介して供給される書き込みデータＤＴＩＮを受け、書き込みデータＤＴＩＮの論理に応じてデコード信号Ｘａ、Ｘｂを所定の論理に設定する。例えば、アドレス選択回路２６は、信号生成回路の一例である。信号生成回路は、書き込みデータＤＴＩＮが論理０のときに、セルトランジスタＣＴｂを選択するためのデコード信号Ｘｂをハイレベルに活性化し、書き込みデータＤＴＩＮが論理１のときに、セルトランジスタＣＴａを選択するためのデコード信号Ｘａをハイレベルに活性化する。デコード信号Ｘａ、Ｘｂは、１６ビットのデータ端子ＤＩＮ００−１５に対応してそれぞれ生成される。アドレス選択回路２６の動作の例は、図７に示す。

メモリコア２８は、メモリセルアレイ３２、Ｘ制御回路３４、Ｙ制御回路４６、ライトアンプＷＡＭＰおよびリードアンプＲＡＭＰを有している。メモリセルアレイ３２は、複数のセクタＳＥＣを有している。各セクタＳＥＣの回路構成は、セクタアドレスの割り当てが異なることを除き互いに同じである。セクタＳＥＣの例は、図３および図４に示す。

Ｘ制御回路３４は、動作制御回路２２からの動作制御信号ＣＮＴに応じてロウアドレス信号ＲＡをデコードし、デコード結果に応じてワード線ＷＬａ、ＷＬｂおよびソース線ＳＬ１、ＳＬ２を所定の電圧に設定する。ワード線ＷＬａ、ＷＬｂおよびソース線ＳＬ１、ＳＬ２の例は図４に示す。Ｘ制御回路３４の例は図５に示す。

Ｙ制御回路４６は、動作制御回路２２からの動作制御信号ＣＮＴに応じてコラムアドレス信号ＣＡをデコードし、デコード結果に応じてビット線ＢＬを選択するためのコラム選択信号ＳＥＣＹを生成する。また、Ｙ制御回路４６は、読み出し動作時に、動作制御信号ＣＮＴに応じてラッチ信号ＬＴＸを生成する。このためにＹ制御回路４６は、コラムアドレス信号ＣＡをデコードし、コラム選択信号ＳＥＣＹを生成するコラムアドレスデコーダと、ラッチ信号ＬＴＸを生成するラッチ信号生成回路とを有している。

ライトアンプＷＡＭＰは、書き込み動作時に動作し、バス制御回路３０からのデータＤＩ（書き込みデータ）をグローバルビット線ＧＢＬに出力する。リードアンプＲＡＭＰは、読み出し動作時に動作し、グローバルビット線ＧＢＬを介してメモリセルアレイ３２から受ける読み出しデータをラッチ信号ＬＴＸに同期してラッチし、データＤＯとしてバス制御回路３０に出力する。ライトアンプＷＡＭＰおよびリードアンプＲＡＭＰの例は、図５に示す。

バス制御回路３０は、書き込み動作時に、データ入力線ＤＴＩＮを介して受ける書き込みデータをデータ入力線ＤＩに出力する。バス制御回路３０は、読み出し動作時にデータ出力線ＤＯを介して受ける読み出しデータをデータ出力線ＤＴＯＵＴに出力する。例えば、１６本のデータ入力線ＤＴＩＮが、１６ビットのデータ入力端子ＤＩＮに対応して配線され、１６本のデータ出力線ＤＯが、１６ビットのデータ出力端子ＤＯＵＴに対応して形成されている。

図３は、図２に示したメモリセルアレイ３２の例を示している。例えば、メモリセルアレイ３２は、８つのセクタＳＥＣ（ＳＥＣＡ、ＳＥＣＢ、...、ＳＥＣＨ）を有している。各セクタＳＥＣは、同じ回路構成を有し、同じ回路レイアウトである。このため、セクタＳＥＣＡについて説明する。

セクタＳＥＣＡは、１６個のデータ端子対ＤＩＮ／ＤＯＵＴ（ＤＩＮ００／ＤＩＯＵ００、ＤＩＮ０１／ＤＯＵＴ０１、...、ＤＩＮ１５／ＤＯＵＴ１５）にそれぞれ対応して、１６個のブロックＢＬＫを有している。各ブロックＢＬＫは、同じ回路構成を有し、同じ回路レイアウトである。このため、データ端子対ＤＩＮ００／ＤＯＵＴ００に対応するブロックＢＬＫについて説明する。

ブロックＢＬＫは１６本のビット線ＢＬ（ＢＬ０、ＢＬ１、...、ＢＬ１４、ＢＬ１５）と、ビット線ＢＬをグローバルビット線ＧＢＬ０にそれぞれ接続するコラムスイッチＣＳＷを有している。例えば、各コラムスイッチＣＳＷは、ｎチャネルＭＯＳトランジスタで形成され、ゲートでコラム選択信号ＳＥＣＹ（ＳＥＣＹ０、ＳＥＣＹ１、ＳＥＣＹ１４、ＳＥＣＹ１５）を受けている。なお、セクタＳＥＣＡのビット線ＢＬ０とセクタＳＥＣＢのビット線ＢＬ０とは、互いに異なる信号線である。セクタＳＥＣＡのコラム選択信号線ＳＥＣＹ０と、セクタＳＥＣＢのコラム選択信号線ＳＥＣＹ０は、互いに異なる信号線である。他のビット線ＢＬおよび他のコラム選択信号線ＳＥＣＹも同様に、セクタＳＥＣ毎に独立に配線されている。

図４は、図３に示したセクタＳＥＣの例を示している。図４は、１つのセクタＳＥＣにおける１つのデータ端子対ＤＩＮ／ＤＯＵＴに対応するブロックＢＬＫの一部の領域を示している。セクタＳＥＣは、マトリックス状に配置された複数のメモリセルＭＣを有している。各メモリセルＭＣは、ソース線ＳＬ１、ＳＬ２の間に接続ノードＣＮを介して直列に配置される一対のセルトランジスタＣＴ（ＣＴａ、ＣＴｂ）を有している。例えば、セルトランジスタＣＴａ、ＣＴｂは、ｎチャネルＭＯＳトランジスタタイプであり、コントロールゲートＣＧおよびフローティングゲートＦＧを含んでいる。

図４の横方向に並ぶセルトランジスタＣＴａのコントロールゲートＣＧは、共通のワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ、ＷＬ２ａ、...）に接続されている。図４の横方向に並ぶセルトランジスタＣＴｂのコントロールゲートＣＧは、共通のワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ、ＷＬ２ｂ、...）に接続されている。図４の縦方向に並ぶメモリセルＭＣの接続ノードＣＮは、共通のビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、...）に接続されている。図４に示すように、各セクタＳＥＣは、いわゆるＮＯＲ型のフラッシュメモリと同様の構造を有している。

なお、図４の横方向に並ぶメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧは、共通のワード線に接続されてもよい。このとき、図５に示すワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、一対のセルトランジスタＣＴａ、ＣＴｂ毎に設けられる。また、書き込み動作時にデコード信号Ｘａ、Ｘｂは、ソース線ドライバＳＤＲＶに供給される。ソース線ドライバＳＤＲＶは、デコード信号Ｘａ、Ｘｂに応じて、ソース線ＳＬ１、ＳＬ２の電圧を設定する。

図５は、図２に示したメモリコア２８の例を示している。図５では、図４に示したワード線ＷＬ０ａ、ＷＬ０ｂ、ＷＬ１ａ、ＷＬ１ｂおよびビット線ＢＬ０、ＢＬ１に接続されるメモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）と、これ等メモリセルＭＣのアクセスに必要な回路を示している。

Ｘ制御回路３４は、各ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ）、ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ）に対応してそれぞれ設けられる複数のワードデコーダＷＤＥＣおよび複数のワード線ドライバＷＤＲＶを有している。また、Ｘ制御回路３４は、各ソース線ＳＬ１、ＳＬ２、ＳＬ１に対応してそれぞれ設けられる複数のソース線ドライバＳＤＲＶを有している。ワードデコーダＷＤＥＣ、ワード線ドライバＷＤＲＶおよびソース線ドライバＳＤＲＶは、図２に示した動作制御回路２２からの動作制御信号ＣＮＴに応答して動作する。

各ワードデコーダＷＤＥＣは、デコード信号Ｘａ（またはＸｂ）、アドレスデコード信号Ｘ０（またはＸ１）、ワード線活性化信号ＷＬＡＣＺおよびセクタ選択信号ＳＳＥＬの全てが活性化レベルのときに、対応するワード線ドライバＷＤＲＶを駆動する制御信号を活性化する。デコード信号Ｘａ、Ｘｂは、図２に示したアドレス選択回路２６により生成される。アドレスデコード信号Ｘ０は、ワード線対ＷＬ０ａ、ＷＬ０ｂを選択するために生成される。アドレスデコード信号Ｘ１は、ワード線対ＷＬ１ａ、ＷＬ１ｂを選択するために生成される。

Ｘ制御回路３４は、ロウアドレス信号ＲＡに応じてセクタ選択信号ＳＳＥＬおよびアドレスデコード信号Ｘ０、Ｘ１を生成するアドレスプリデコーダを有している。アドレスプリデコーダは、ワード線対ＷＬ２ａ、ＷＬ２ｂおよびワード線対ＷＬ３ａ、ＷＬ３ｂ等を選択するためのアドレスデコード信号も生成する。ワード線活性化信号ＷＬＡＣＺは、図２に示した動作制御回路２２から出力される動作制御信号ＣＮＴの１つである。

ワード線ドライバＷＤＲＶは、読み出し動作時に、ワードデコーダＷＤＥＣから出力される制御信号の活性化に応答して、対応するワード線ＷＬａ、ＷＬｂをハイレベル電圧ＶＷＬに設定する。ワード線ドライバＷＤＲＶは、書き込み動作時に、ワードデコーダＷＤＥＣから出力される制御信号の活性化に応答して、対応するワード線ＷＬａまたはＷＬｂをハイレベル電圧ＶＷＬに設定する。ワード線ドライバＷＤＲＶは、消去動作時に、ワードデコーダＷＤＥＣから出力される制御信号の活性化に応答して、対応するワード線ＷＬａ、ＷＬｂを負電圧ＶＮＷＬに設定する。

例えば、ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、第１制御回路の一例である。第１制御回路は、プリデコーダを含んでもよい。第１制御回路は、読み出し動作時に、一対のセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧを活性化レベルに設定する。また、第１制御回路は、書き込み動作時に、論理０の書き込みデータに応じて活性化されるデコード信号Ｘｂに対応するセルトランジスタＣＴｂのコントロールゲートＣＧをハイレベル電圧ＶＷＬに設定し、セルトランジスタＣＴａのコントロールゲートＣＧをロウレベル電圧に設定する。一方、第１制御回路は、書き込み動作時に、論理１の書き込みデータに応じて活性化されるデコード信号Ｘａに対応するセルトランジスタＣＴｂのコントロールゲートＣＧをハイレベル電圧ＶＷＬに設定し、セルトランジスタＣＴｂのコントロールゲートＣＧをロウレベル電圧に設定する。

図４に示したアドレス選択回路２６は、書き込みデータＤＴＩＮの論理に応じて、デコード信号Ｘａ、Ｘｂの一方を活性化する。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、デコード信号Ｘａ、Ｘｂに応じて、セルトランジスタＣＴａ、ＣＴｂの一方のコントロールゲートＣＧをハイレベル電圧ＶＷＬに設定する。書き込みデータＤＴＩＮの論理に応じて、ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶを動作させることで、各メモリセルＭＣ内の一対のセルトランジスタＣＴａ、ＣＴｂに相補の論理を書き込むことができる。

ソース線ＳＬ１を駆動するソース線ドライバＳＤＲＶは、読み出し動作時および書き込み動作時にソース線ＳＬ１を接地電圧ＶＳＳに設定し、消去動作時にソース線ＳＬ１をフローティング状態に設定する。ソース線ＳＬ２を駆動するソース線ドライバＳＤＲＶは、読み出し動作時にソース線ＳＬ２をハイレベル電圧ＶＢＬＨに設定し、書き込み動作時にソース線ＳＬ２を接地電圧ＶＳＳに設定し、消去動作時にソース線ＳＬ１をフローティング状態に設定する。

例えば、ソース線ドライバＳＤＲＶは、第２制御回路の一例である。第２制御回路は、読み出し動作時に、ソース線ＳＬ１をロウレベル電圧ＶＳＳに設定し、ソース線ＳＬ２をハイレベル電圧ＶＢＬＨに設定する。また、第２制御回路は、書き込み動作時に、ソース線ＳＬ１、ＳＬ２を、グローバルビット線ＧＢＬおよびビット線ＢＬを介して接続ノードＣＮに供給されるハイレベル電圧ＶＨ１と異なる電圧に設定する。

Ｙ制御回路３６は、ビット線ＢＬ０、ＢＬ１にそれぞれグローバルビット線ＧＢＬに接続するコラムスイッチＣＳＷを有している。グローバルビット線ＧＢＬは、図４に示したように、１６本のビット線ＢＬ０−１５に共通に形成されている。読み出し動作および書き込み動作において、ハイレベルのコラム選択信号ＳＥＣＹ（ＳＥＣＹ０、ＳＥＣＹ１）を受けるコラムスイッチＣＳＷがオンし、１６本のビット線ＢＬ０−１５の１つがグローバルビット線ＧＢＬに接続される。

ライトアンプＷＡＭＰは、ライトアンプ制御回路ＷＡＣＮＴ、ｐチャネルＭＯＳトランジスタＰ１およびｎチャネルＭＯＳトランジスタＮ１を有している。ライトアンプ制御回路ＷＡＣＮＴは、書き込み動作時に、制御信号ＣＮＴＰ、ＣＮＴＮをロウレベルに設定する。これにより、ｐチャネルＭＯＳトランジスタＰ１がオンし、ｎチャネルＭＯＳトランジスタＮ１がオフし、グローバルビット線ＧＢＬ、ビット線ＢＬおよび接続ノード（図４）は、ハイレベル電圧ＶＨ１（例えば、５．０Ｖ）に設定される。例えば、ライトアンプＷＡＭＰは、書き込み動作時に、接続ノードＣＮをハイレベル電圧ＶＨ１に設定する電圧設定回路の一例である。

ライトアンプ制御回路ＷＡＣＮＴは、読み出し動作時および消去動作時に、制御信号ＣＮＴＰ、ＣＮＴＮをハイレベル、ロウレベルにそれぞれ設定する。これにより、ｐチャネルＭＯＳトランジスタＰ１およびｎチャネルＭＯＳトランジスタＮ１はオフし、グローバルビット線ＧＢＬは、フローティング状態に設定される。ｎチャネルＭＯＳトランジスタＮ１は、グローバルビット線ＧＢＬをロウレベル電圧ＶＬ１（例えば、０Ｖ）にリセットするときにオンする。グローバルビット線ＧＢＬのリセットが不要なとき、ｎチャネルＭＯＳトランジスタＮ１は形成されなくてもよく、制御信号ＣＮＴＮは生成されなくてもよい。

リードアンプＲＡＭＰは、読み出し動作時に動作する読み出しスイッチＲＳＷ、ラッチ回路ＬＴおよびインバータＩＶ１を有している。例えば、読み出しスイッチＲＳＷは、ＣＭＯＳトランスミッションゲートを有している。ＣＭＯＳトランスミッションゲートのｎチャネルＭＯＳトランジスタは、ラッチ信号ＬＴＸがハイレベルのときにオンする。ＣＭＯＳトランスミッションゲートのｐチャネルＭＯＳトランジスタは、ラッチ信号ＬＴＸの論理を反転したラッチ信号ＬＴＺがロウレベルのときにオンする。すなわち、読み出しスイッチＲＳＷは、ラッチ信号ＬＴＸがハイレベルの期間に、接続ノードＣＮ（図４）に生成される読み出し電圧をラッチ回路ＬＴに伝達する。読み出し電圧は、ビット線ＢＬおよびグローバルビット線ＧＢＬを介して読み出しスイッチＲＳＷに伝達される。読み出しスイッチＲＳＷは、ラッチ信号ＬＴＸがロウレベルの期間にグローバルビット線ＧＢＬとラッチ回路ＬＴの接続を遮断する。

ラッチ回路ＬＴは、入力と出力が互いに接続される２つのＣＭＯＳインバータを有している。ラッチ回路ＬＴは、読み出しスイッチＲＳＷがオンしている期間に、グローバルビット線ＧＢＬの論理を受けて保持し、保持している論理をインバータＩＶ１を介してデータ出力線ＤＯに出力する。ラッチ回路ＬＴは、読み出しスイッチＲＳＷのオフに同期して、保持している論理を確定する。なお、ラッチ回路ＬＴに保持されている論理をグローバルビット線ＧＢＬの論理に応じて反転させるために、出力が読み出しスイッチＲＳＷに接続されるラッチ回路ＬＴのＣＭＯＳインバータの駆動能力は、小さく設計されている。

例えば、リードアンプＲＡＭＰは、読み出し回路の一例である。読み出し回路は、読み出し動作時に、接続ノードＣＮに生成される読み出し電圧に応じて、メモリセルＭＣに保持されている論理を判定する。

なお、図５の例では、メモリセルＭＣ００、ＭＣ０１は論理０を保持し、メモリセルＭＣ１０、ＭＣ１１は論理１を保持している。各メモリセルＭＣは、セルトランジスタＣＴａが論理１を保持し、セルトランジスタＣＴｂが論理０を保持しているときに、論理０を保持する。反対に、各メモリセルＭＣは、セルトランジスタＣＴａが論理０を保持し、セルトランジスタＣＴｂが論理１を保持しているときに、論理１を保持する。このように、セルトランジスタＣＴａ、ＣＴｂは、相補の論理を記憶する。

各セルトランジスタＣＴａ、ＣＴｂが保持する論理は、書き込み動作により閾値電圧が高くなることで、論理１から論理０に変化し、消去動作により閾値電圧が低くなることで、論理０から論理１に変化する。換言すれば、この実施形態では、各セルトランジスタＣＴａ、ＣＴｂにおいて、閾値電圧が高い状態を論理０と定義し、閾値電圧が低い状態を論理１と定義している。

図６は、図２に示した半導体メモリＭＥＭが動作するときの信号線の電圧の例を示している。符号ＦＬＴは、フローティング状態を示している。なお、図６に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、読み出し動作時の選択ラインのワード線ＷＬａ、ＷＬｂのハイレベル電圧ＶＷＬは、５．５Ｖでもよく、書き込み動作時の選択ラインのワード線ＷＬａ、ＷＬｂのハイレベル電圧ＶＷＬは、９．０Ｖでもよい。

選択ラインは、読み出し動作または書き込み動作が実行されるセクタＳＥＣ（選択セクタ）内のメモリセルＭＣに接続されるワード線ＷＬａ、ＷＬｂ（選択ワード線）、ビット線ＢＬ（選択ビット線）およびコラム選択信号線ＳＥＣＹ（選択コラム選択信号線）である。非選択ラインは、選択ワード線以外のワード線ＷＬａ、ＷＬｂ（非選択ワード線）、選択ビット線以外のビット線ＢＬ（非選択ビット線）および選択コラム選択信号線以外のコラム選択信号線ＳＥＣＹ（非選択コラム選択信号線）である。

非選択セクタは、読み出し動作、書き込み動作および消去動作を実行しないセクタＳＥＣを示す。図６に示す電圧を用いて、図８に示す読み出し動作、図９に示す書き込み動作および図１０に示す消去動作が実行される。なお、書き込み動作および消去動作では、セルトランジスタＣＴａ、ＣＴｂの閾値電圧を確認するためにベリファイ動作が実行される。ベリファイ動作は、ワード線ＷＬａ、ＷＬｂの電圧が相違すること、およびセルトランジスタＣＴａ、ＣＴｂの閾値電圧が１つずつ確認されることを除き、読み出し動作と同様に実行される。

上述したように、一対のセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧに共通のワード線が接続されるとき、書き込み動作時のソース線ＳＬ１、ＳＬ２の電圧は、互いに異なる。具体的には、メモリセルＭＣに論理０が書き込まれるとき、ソース線ＳＬ１はワード線ＷＬａ、ＷＬｂのハイレベル電圧ＶＷＬ（例えば、９．３Ｖ）と同じ値に設定され、ソース線ＳＬ２はロウレベル（例えば、０Ｖ）に設定される。メモリセルＭＣに論理１が書き込まれるとき、ソース線ＳＬ１はロウレベル（例えば、０Ｖ）に設定され、ソース線ＳＬ２はワード線ＷＬａ、ＷＬｂのハイレベル電圧ＶＷＬと同じ値に設定される。

図７は、図２に示したアドレス選択回路２６の動作の例を示している。図７では、デコード信号Ｘａ、Ｘｂを生成する動作を示している。アドレス選択回路２６は、読み出し動作および消去動作において、一対のワード線ＷＬａ、ＷＬｂの両方を選択するために、デコード信号Ｘａ、ＸｂをハイレベルＨに設定する。アドレス選択回路２６は、書き込み動作において、論理０の書き込みデータをデータ入力線ＤＴＩＮから受けるとき、メモリセルＭＣに論理０を書き込むために、デコード信号Ｘａ、ＸｂをロウレベルＬ、ハイレベルＨにそれぞれ設定する。アドレス選択回路２６は、書き込み動作において、論理１の書き込みデータをデータ入力線ＤＴＩＮから受けるとき、メモリセルＭＣに論理１を書き込むために、デコード信号Ｘａ、ＸｂをハイレベルＨ、ロウレベルＬにそれぞれ設定する。

図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、まず、メモリセルＭＣ００を選択するためのアドレス信号ＦＡがコマンド信号とともに半導体メモリＭＥＭに供給され、メモリセルＭＣ００からデータが読み出される。次に、メモリセルＭＣ１１を選択するためのアドレス信号ＦＡがコマンド信号とともに半導体メモリＭＥＭに供給され、メモリセルＭＣ１１からデータが読み出される。なお、実際には、１回の読み出し動作により、１６ビットのデータ出力端子ＤＯＵＴに対応して、１６個のメモリセルＭＣからデータが読み出される。図８では、１ビットのデータ出力端子ＤＯＵＴに対応する動作を示している。

読み出し動作では、ソース線ＳＬ１は０Ｖに設定され、ソース線ＳＬ２はハイレベル電圧ＶＢＬＨ（例えば、０．９Ｖ）に設定される。図５に示した制御信号ＣＮＴＰ、ＣＮＴＮは、ハイレベルＨ、ロウレベルＬにそれぞれ設定されるため、グローバルビット線ＧＢＬはフローティング状態ＦＬＴに保持される。図２に示したコマンド生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して読み出しコマンドＲＤＣを認識し、動作制御回路２２に読み出し動作の実行を指示する（図８（ａ））。

動作制御回路２２は、読み出し動作を実行するために、メモリコア２８、内部電圧生成回路１６およびアドレス選択回路２６等に動作制御信号ＣＮＴを出力する。図２に示したアドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをハイレベルに設定する（図８（ｂ））。図５に示したワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、ロウアドレス信号ＲＡ、動作制御信号ＣＮＴおよびハイレベルのデコード信号Ｘａ、Ｘｂに応じて、メモリセルＭＣ００、ＭＣ０１に接続されるワード線ＷＬ０ａ、ＷＬ０ｂをハイレベル電圧ＶＷＬ（例えば、５．０Ｖ）に活性化する（図８（ｃ））。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、他のワード線ＷＬａ、ＷＬｂの非活性化状態（ロウレベル；例えば、０Ｖ）を維持する。

この例では、メモリセルＭＣ００は論理０を保持しているため、セルトランジスタＣＴ００ａの閾値電圧は低く、セルトランジスタＣＴ００ｂの閾値電圧は高い。このため、ワード線ＷＬ０ａ、ＷＬ０ｂの活性化により、セルトランジスタＣＴ００ａはオンし、セルトランジスタＣＴ００ｂはオフする。フローティング状態のビット線ＢＬ０は、オンされるセルトランジスタＣＴ００ａを介してソース線ＳＬ１に接続され、ソース線ＳＬ１と同じロウレベル（例えば、０Ｖ）に変化する（図８（ｄ））。なお、他のビット線ＢＬも、ワード線ＷＬ０ａ、ＷＬ０ｂに接続された他のメモリセルＭＣの記憶状態に応じて、ロウレベルまたはハイレベルに変化する。例えば、メモリセルＭＣ０１は、論理０を保持しているため、ビット線ＢＬ１は、ロウレベルに変化する（図８（ｅ））。

Ｙ制御回路３６は、コラムアドレスＣＡおよび動作制御信号ＣＮＴに応じてコラム選択信号線ＳＥＣＹ０をハイレベル電圧ＶＳＥＣＹ（例えば、２．５Ｖ）に活性化する（図８（ｆ））。Ｙ制御回路３６は、他のコラム選択信号線ＳＥＣＹをロウレベル（例えば０Ｖ）に維持する。コラム選択信号線ＳＥＣＹ０の活性化によりビット線ＢＬ０に接続されたコラムスイッチＣＳＷはオンし、ビット線ＢＬ０はグローバルビット線ＧＢＬに接続される。これにより、グローバルビット線ＧＢＬは、ビット線ＢＬ０とともにロウレベル（例えば、０Ｖ）に変化する（図８（ｇ））。

Ｙ制御回路３６は、動作制御信号ＣＮＴに応じてラッチ信号ＬＴＸをハイレベルに設定する（図８（ｈ））。ハイレベルのラッチ信号ＬＴＸにより読み出しスイッチＲＳＷはオンし、ラッチ回路ＬＴの入力はグローバルビット線ＧＢＬに接続される。ラッチ回路ＬＴの入力電圧は、グローバルビット線ＧＢＬの電圧とともに低下する。グローバルビット線ＧＢＬの電圧がラッチ回路ＬＴの論理閾値電圧より低くなると、ラッチ回路ＬＴに保持されている論理が反転し、ラッチ回路ＬＴの出力であるデータ出力線ＤＯはロウレベルに変化する（図８（ｉ））。すなわち、メモリセルＭＣ００に保持されているデータがデータ出力線ＤＯに読み出される。データ出力線ＤＯのロウレベルは、図２に示したバス制御回路３０およびデータ入出力回路１４を介してデータ出力端子ＤＯＵＴから出力される（図８（ｊ））。読み出しアクセス時間ｔＲＤは、読み出しコマンドＲＤＣを受けてからデータ出力端子ＤＯＵＴに読み出しデータが出力されるまでの時間である。

この後、Ｙ制御回路３６は、動作制御信号ＣＮＴに応じてラッチ信号ＬＴＸをロウレベルに設定する（図８（ｋ））。ロウレベルのラッチ信号ＬＴＸにより、読み出しスイッチＲＳＷはオフする。これにより、ラッチ回路ＬＴとグローバルビット線ＧＢＬとの接続が遮断され、ラッチ回路ＬＴに保持されている読み出しデータの論理は確定する。

次に、Ｙ制御回路３６は、動作制御信号ＣＮＴに応じてコラム選択信号線ＳＥＣＹ０をロウレベルに非活性化する（図８（ｌ））。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、動作制御信号ＣＮＴに応じてワード線ＷＬ０ａ、ＷＬ０ｂをロウレベルに非活性化する（図８（ｍ））。アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをロウレベルに戻す（図８（ｎ））。これにより、メモリセルＭＣ００の読み出し動作が完了する。

次の読み出しコマンドＲＤＣに応答する読み出し動作において、アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをハイレベルに設定する（図８（ｏ））。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、ロウアドレス信号ＲＡに応じて、メモリセルＭＣ１０、ＭＣ１１に接続されるワード線ＷＬ１ａ、ＷＬ１ｂをハイレベル電圧ＶＷＬに活性化する（図８（ｐ））。他のワード線ＷＬａ、ＷＬｂは、ロウレベルに維持される。

メモリセルＭＣ１１は、論理１を保持しているため、セルトランジスタＣＴ１１ａの閾値電圧は高く、セルトランジスタＣＴ１１ｂの閾値電圧は低い。このため、ワード線ＷＬ１ａ、ＷＬ１ｂの活性化により、セルトランジスタＣＴ１１ｂがオンし、セルトランジスタＣＴ１１ａはオフする。フローティング状態のビット線ＢＬ１は、オンされるセルトランジスタＣＴ１１ｂを介してソース線ＳＬ２に接続され、ソース線ＳＬ２のハイレベル電圧ＶＢＬＨまで上昇する（図８（ｑ））。

次に、Ｙ制御回路３６は、動作制御信号ＣＮＴに応じてコラム選択信号線ＳＥＣＹ１をハイレベル電圧ＶＳＥＣＹに活性化する（図８（ｒ））。ハイレベルのコラム選択信号線ＳＥＣＹ１により、ビット線ＢＬ１に接続されたコラムスイッチＣＳＷはオンする。コラムスイッチＣＳＷのオンによりビット線ＢＬ１はグローバルビット線ＧＢＬに接続され、グローバルビット線ＧＢＬは、ビット線ＢＬ１とともにハイレベルに変化する（図８（ｓ））。

この後、Ｙ制御回路３６は、ラッチ信号ＬＴＸをハイレベルに設定する（図８（ｔ））。ハイレベルのラッチ信号ＬＴＸにより、読み出しスイッチＲＳＷはオンし、ラッチ回路ＬＴの入力はグローバルビット線ＧＢＬに接続される。ラッチ回路ＬＴの入力電圧は、グローバルビット線ＧＢＬの電圧とともに上昇する。グローバルビット線ＧＢＬの電圧がラッチ回路ＬＴの論理閾値電圧より高くなると、ラッチ回路ＬＴに保持されている論理が反転し、ラッチ回路ＬＴの出力であるデータ出力線ＤＯはハイレベルに変化する（図８（ｕ））。すなわち、メモリセルＭＣ１１に保持されているデータがデータ出力線ＤＯに読み出される。データ出力線ＤＯのハイレベルは、動作制御信号ＣＮＴを受けて動作するバス制御回路３０およびデータ入出力回路１４を介してデータ出力端子ＤＯＵＴから出力される（図８（ｖ））。

この後、Ｙ制御回路３６は、ラッチ信号ＬＴＸをロウレベルに設定する（図８（ｗ））。ラッチ信号ＬＴＸのロウレベルへの変化に応答して、読み出しスイッチＲＳＷはオフし、ラッチ回路ＬＴとグローバルビット線ＧＢＬとの接続が遮断される。次に、Ｙ制御回路３６は、コラム選択信号線ＳＥＣＹ１をロウレベルに非活性化する（図８（ｘ））。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、ワード線ＷＬ１ａ、ＷＬ１ｂをロウレベルに非活性化する（図８（ｙ））。アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをロウレベルに戻す（図８（ｚ））。これにより、メモリセルＭＣ１１の読み出し動作が完了する。

この実施形態の読み出し動作では、メモリセルＭＣに保持されている論理に応じて、セルトランジスタＣＴａ、ＣＴｂの一方はオン状態になり、セルトランジスタＣＴａ、ＣＴｂの他方はオフ状態になる。このため、フローティング状態ＦＬＴのビット線ＢＬは、ロウレベルのソース線ＳＬ１またはハイレベルのソース線ＳＬ２のいずれかに接続され、ロウレベルまたはハイレベルに変化する。

換言すれば、メモリセルＭＣに保持されている論理に応じて、ビット線ＢＬからソース線ＳＬ１に電荷が抜かれ、あるいはソース線ＳＬ２からビット線ＢＬに電荷が供給される。読み出し動作において、メモリセルＭＣに保持されている論理に応じて、電荷が移動する方向が逆になるため、ビット線ＢＬの電圧は、メモリセルＭＣに保持されている論理に応じて、必ずハイレベルまたはロウレベルに変化する。したがって、ビットＢＬを所定の電圧にプリチャージするプリチャージ動作を、読み出し動作が開始される前に挿入しなくてもよい。また、読み出し動作後にビット線ＢＬを所定の電圧にリセットするディスチャージ動作を挿入しなくてもよい。

読み出し動作の前後でプリチャージ動作およびディスチャージ動作が不要になるため、読み出しアクセス時間ｔＲＤを短縮できる。また、読み出しコマンドＲＤＣの供給間隔である読み出し動作サイクルｔＲＣを短縮できる。読み出し動作サイクルｔＲＣがクロック信号ＣＬＫのサイクルに対応しているとき、クロック信号ＣＬＫの周波数を高くできる。この結果、データ転送レートを向上できる。

ビット線ＢＬは、読み出しデータの論理に応じてハイレベルまたはロウレベルに変化する。ビット線ＢＬの電圧は、読み出し動作後もフローティング状態として保持される。このため、同じ論理の読み出しデータを繰り返し読み出すとき、ビット線ＢＬの電圧は変化しない。ビット線ＢＬのハイレベルからロウレベルへの変化（放電）またはビット線のロウレベルからハイレベルへの変化（充電）の回数は、１回の読み出し動作サイクルｔＲＣで最大１回になる。したがって、ビット線ＢＬの充電および放電の頻度を下げることができ、読み出し動作時の消費電力を削減できる。

さらに、セルトランジスタＣＴａ、ＣＴｂは相補のスイッチとして動作するため、ビット線ＢＬをソース線ＳＬ１またはＳＬ２の電圧と同じ値まで変化させることができる。この結果、読み出し動作において、メモリセルＭＣから論理０を読み出すときのラッチ回路ＬＴの入力電圧を、ラッチ回路ＬＴの論理閾値電圧より十分に低くできる。また、メモリセルＭＣから論理１を読み出すときのラッチ回路ＬＴの入力電圧を、ラッチ回路ＬＴの論理閾値電圧より十分に高くできる。すなわち、ラッチ回路ＬＴによる読み出しマージンを大きくできる。この結果、簡易なラッチ回路ＬＴを用いて、メモリセルＭＣに保持されている論理を確実かつ迅速に判定できる。換言すれば、差動増幅回路等の複雑な読み出し回路を用いることなく、読み出しアクセス時間ｔＲＤを短縮できる。

図９は、図２に示した半導体メモリＭＥＭの書き込み動作の例を示している。この例では、図５に示したメモリセルＭＣ００に論理１が書き込まれる。書き込み動作の前に、メモリセルＭＣ００を含むセクタＳＥＣは消去動作が実行されており、メモリセルＭＣ００は論理が書き込まれていない初期状態に設定されている。初期状態では、セクタＳＥＣ内の全てのセルトランジスタＣＴａ、ＣＴｂは論理１に設定されている。なお、実際には、１回の書き込み動作により、１６ビットのデータ入力端子ＤＩＮに対応して、１６個のメモリセルＭＣにデータが書き込まれる。

図２に示したコマンド生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して論理１の書き込みデータＤＩＮとともに書き込みコマンドＷＲＣを認識し、動作制御回路２２に書き込み動作の実行を指示する（図９（ａ））。書き込みコマンドＷＲＣとともに、メモリセルＭＣ００を示すアドレス信号ＦＡが半導体メモリＭＥＭに供給される。

動作制御回路２２は、書き込み動作を実行するために、メモリコア２８、内部電圧生成回路１６およびアドレス選択回路２６等に動作制御信号ＣＮＴを出力する。書き込み動作では、ラッチ信号ＬＴＸはロウレベルＬに維持される。図５に示したソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１、ＳＬ２をロウレベル（例えば、０Ｖ）に設定する（図９（ｂ））。図５に示したライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰをロウレベルに設定する（図９（ｃ））。ロウレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオンし、グローバルビット線ＧＢＬの電圧は、ハイレベルに設定される（図９（ｄ））。

ライトアンプＷＡＭＰに供給されるハイレベル電圧ＶＨ１は、ｐチャネルＭＯＳトランジスタＰ１がオンされた後に、例えば、電源電圧ＶＤＤから５．０Ｖに昇圧される。これにより、グローバルビット線ＧＢＬの電圧は、ハイレベル電圧ＶＨ１の上昇とともに上昇する（図９（ｅ））。図２に示したアドレス選択回路２６は、データ入力線ＤＴＩＮに伝達される論理１の書き込みデータを受け、動作制御信号ＣＮＴに応じてデコード信号Ｘａをハイレベルに設定し、デコード信号Ｘｂをロウレベルに維持する（図９（ｆ））。

ハイレベルのデコード信号Ｘａを受けるワードデコーダＷＤＥＣのうち、ロウアドレス信号ＲＡにより選択される１つのワードデコーダＷＤＥＣは、ワード線ドライバＷＤＲＶを駆動するために制御信号を活性化する。制御信号の活性化を受けたワード線ドライバＷＤＲＶは、対応するワード線ＷＬ０ａをハイレベルに活性化する（図９（ｇ））。ワード線ドライバＷＤＲＶに供給されるハイレベル電圧ＶＷＬは、ワード線ドライバＷＤＲＶがワード線ＷＬ０ａを活性化した後に、例えば、電源電圧ＶＤＤから９．３Ｖに昇圧される。ワード線ＷＬ０ａは、ハイレベル電圧ＶＷＬの変化に応じて上昇する（図９（ｈ））。一方、デコード信号Ｘｂがロウレベルのため、ワード線ＷＬ０ｂは駆動されずロウレベルに保持される（図９（ｉ））。

Ｙ制御回路３６は、コラムアドレスＣＡおよび動作制御信号ＣＮＴに応じてコラム選択信号線ＳＥＣＹ０をハイレベルに活性化する（図９（ｊ））。Ｙ制御回路３６に供給されるハイレベル電圧ＶＳＥＣＹは、コラム選択信号線ＳＥＣＹ０が活性化された後に、例えば、電源電圧ＶＤＤからから９．３Ｖに昇圧される。コラム選択信号線ＳＥＣＹ０は、ハイレベル電圧ＶＳＥＣＹの上昇とともに上昇する（図９（ｋ））。Ｙ制御回路３６は、他のコラム選択信号線ＳＥＣＹをロウレベルに維持する。コラム選択信号線ＳＥＣＹ０の活性化によりビット線ＢＬ０に接続されたコラムスイッチＣＳＷがオンし、ビット線ＢＬ０がグローバルビット線ＧＢＬに接続される。これにより、ビット線ＢＬ０の電圧は上昇し、グローバルビット線ＧＢＬの電圧に等しくなる（図９（ｌ））。

メモリセルＭＣ００のセルトランジスタＣＴａのコントロールゲートＣＧ、ソース、ドレインは、例えば、９．３Ｖ、０Ｖ、５Ｖに設定され、ホットエレクトロン現象により電子がフローティングゲートＦＧに注入される。すなわち、コントロールゲートＣＧがハイレベル電圧ＶＷＬに設定されるセルトランジスタＣＴ００ａの閾値電圧は上昇する。閾値電圧の上昇により、セルトランジスタＣＴ００ａに保持されている論理は、論理１から論理０にプログラムされる。一方、メモリセルＭＣ００のセルトランジスタＣＴ００ｂの閾値電圧は、消去状態（論理１）に保持される。すなわち、メモリセルＭＣ００に論理１が書き込まれる。この後、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹは、内部電圧生成回路１６の昇圧動作の停止により、例えば、９．３Ｖから電源電圧ＶＤＤに下がる。

ワード線ＷＬ０ａおよびコラム選択信号線ＳＥＣＹ０の電圧は、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹの低下にそれぞれ追従して低下する（図９（ｍ、ｎ））。同様に、ハイレベル電圧ＶＨ１は、内部電圧生成回路１６の昇圧動作の停止により、例えば、例えば、５．０Ｖから１．８Ｖに下がる。グローバルビット線ＧＢＬの電圧は、ハイレベル電圧ＶＨ１の低下に追従して低下する（図９（ｏ））。

Ｘ制御回路３４は、動作制御信号ＣＮＴに応じてワード線ＷＬ０ａをロウレベルに非活性化する（図９（ｐ））。Ｙ制御回路３６は、動作制御信号ＣＮＴに応じてコラム選択信号線ＳＥＣＹ０をロウレベルに非活性化する（図９（ｑ））。コラム選択信号線ＳＥＣＹ０の非活性化により、コラムスイッチＣＳＷがオフする。これにより、ビット線ＢＬ０とグローバルビット線ＧＢＬの接続が解除され、ビット線ＢＬ０はフローティング状態ＦＬＴに設定される（図９（ｒ））。

ライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰをハイレベルに設定する（図９（ｓ））。ハイレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオフし、グローバルビット線ＧＢＬはフローティング状態に設定される（図９（ｔ））。なお、制御信号ＣＮＴＰがハイレベルに設定された後に、制御信号ＣＮＴＮを一時的にハイレベルに設定し、グローバルビット線ＧＢＬをロウレベルに初期化してもよい。アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａをロウレベルに戻す（図９（ｕ））。そして、メモリセルＭＣ００への論理１の書き込み動作が完了する。

一方、消去状態のメモリセルＭＣ００に論理０が書き込まれるとき、デコード信号Ｘａの代わりにデコード信号Ｘｂがハイレベルに活性化され、ワード線ＷＬ０ａの代わりにワード線ＷＬ０ｂがハイレベルに活性化される。そして、メモリセルＭＣ００のセルトランジスタＣＴｂのコントロールゲートＣＧ、ソース、ドレインは、例えば、９．３Ｖ、０Ｖ、５Ｖに設定される。これにより、電子がセルトランジスタＣＴｂのフローティングゲートＦＧに注入され、セルトランジスタＣＴ００ｂは、閾値電圧が上昇して論理０にプログラムされる。セルトランジスタＣＴ００ａは論理１を保持する。すなわち、メモリセルＭＣ００に論理１が書き込まれる。

なお、書き込み動作の完了後、フローティングゲートＦＧに電子が注入されたセルトランジスタＣＴａまたはＣＴｂの閾値電圧を確認するために書き込みベリファイ動作が実行される。書き込みベリファイ動作は、読み出し動作時より高い電圧をワード線ＷＬａ、ＷＬｂの一方に与えて実行される。書き込みベリファイ動作は、ワード線ＷＬａ、ＷＬｂのハイレベル電圧が相違すること、およびセルトランジスタＣＴａ、ＣＴｂの一方の閾値電圧を確認するために、ワード線ＷＬａ、ＷＬｂの一方のみがハイレベル電圧に設定されることを除き、読み出し動作と同様である。書き込みベリファイ動作において、セルトランジスタＣＴａまたはＣＴｂの閾値電圧が期待値より低いとき、図９に示した書き込み動作が再び実行される。

図１０は、図２に示した半導体メモリＭＥＭの消去動作の例を示している。消去動作では、ロウアドレス信号ＲＡにより選択される１つのセクタＳＥＣ内の全てのセルトランジスタＣＴａ、ＣＴｂが論理１に設定され、１つのセクタＳＥＣ内の全てのメモリセルＭＣは、論理が書き込まれていない初期状態に設定される。セルトランジスタＣＴａ、ＣＴｂの論理１は、閾値電圧が低い状態である。

図２に示したコマンド生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して消去コマンドＥＲＳＣを認識し、動作制御回路２２に消去動作の実行を指示する（図１０（ａ））。消去動作を実行するセクタＳＥＣを示すアドレス信号ＦＡ（例えば、ロウアドレス信号ＲＡの上位ビット）が消去コマンドＥＲＳＣとともに半導体メモリＭＥＭに供給される。

動作制御回路２２は、消去動作を実行するために、メモリコア２８、内部電圧生成回路１６、内部アドレス生成回路２４およびアドレス選択回路２６等に動作制御信号ＣＮＴを出力する。消去動作では、ラッチ信号ＬＴＸはロウレベルＬに設定される。ソース線ＳＬ１、ＳＬ２はフローティング状態ＦＬＴに設定される（図１０（ｂ））。図５に示したライトアンプ制御回路ＷＡＣＮＴは、制御信号ＣＮＴＰをハイレベルＨに維持し、制御信号ＣＮＴＮをロウレベルＬに維持する（図１０（ｃ））。これにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１およびｎチャネルトランジスタＮ１はオフし、グローバルビット線ＧＢＬはフローティング状態ＦＬＴに維持される（図１０（ｄ））。

図２に示したＹ制御回路３６は、全てのコラム選択信号線ＳＥＣＹ０−１５をロウレベルＬに設定する（図１０（ｅ））。これにより、全てのコラムスイッチＣＳＷはオフし、全てのビット線ＢＬ０−１５は、フローティング状態ＦＬＴに維持される（図１０（ｆ））。図２に示したアドレス選択回路２６は、動作制御信号ＣＮＴに応じて、選択されたセクタＳＥＣに対応するデコード信号Ｘａ、Ｘｂをハイレベルに設定する（図１０（ｇ））。

選択されたセクタＳＥＣ内の全てのワードデコーダＷＤＥＣは、ワード線ドライバＷＤＲＶを駆動するために制御信号を活性化する。選択されたセクタＳＥＣ内の全てのワード線ドライバＷＤＲＶは、全てのワード線ＷＬａ、ＷＬｂを負電圧に駆動する（図１０（ｈ））。ワード線ドライバＷＤＲＶに供給される負電圧ＶＮＷＬは、ワード線ドライバＷＤＲＶが駆動を開始した後に、例えば、０Ｖから−９．３Ｖまで低下する（図１０（ｉ））。

図２に示した内部電圧生成回路１６は、セルトランジスタＣＴａ、ＣＴｂのバックゲートであるウエル領域ＰＷに供給するハイレベル電圧ＶＰＷを、動作制御信号ＣＮＴに応じて生成する。ハイレベル電圧ＶＰＷは、例えば、メモリセルアレイ３２に隣接してセクタＳＥＣ毎に形成されるウエルスイッチを介して、セクタＳＥＣのウエル領域ＰＷに供給される。ハイレベル電圧ＶＰＷの初期電圧は、例えば、電源電圧ＶＤＤである。

ウエルスイッチの１つは、消去動作時に、内部電圧生成回路１６に接続されるハイレベル電圧線ＶＰＷを各セクタのウエル領域に接続するために、ロウアドレス信号ＲＡに応じてオンする。内部電圧生成回路１６は、ウエルスイッチがオンされた後に、ハイレベル電圧ＶＰＷを、例えば、電源電圧ＶＤＤから９．３Ｖに昇圧する。これにより、消去動作が実行されるセクタＳＥＣのウエル領域ＰＷは、段階的に９．３Ｖまで上昇する（図１０（ｊ））。なお、読み出し動作および書き込み動作では、全てのウエルスイッチはオフし、各セクタのウエル領域は、接地スイッチを介して接地線ＶＳＳに接続される。

これにより、消去動作が実行されるセクタＳＥＣの全てのメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧおよびバックゲート（すなわち、ウエル領域ＰＷ）は、負電圧ＶＮＷＬおよびハイレベル電圧ＶＰＷに設定される。そして、フローティングゲートＦＧから電子が放出され、全てのセルトランジスタＣＴａ、ＣＴｂの閾値電圧が低い状態に設定される。すなわち、選択されたセクタＳＥＣ内の全てのメモリセルＭＣは、論理が書き込まれていない初期状態に設定される。

この後、内部電圧生成回路１６の電圧生成動作の停止により、負電圧ＶＮＷＬは、例えば、−９．３Ｖから０Ｖまで上がり、ハイレベル電圧ＶＰＷは、例えば、９．３Ｖから電源電圧ＶＤＤまで下がる。ワード線ＷＬａ、ＷＬｂの電圧は、負電圧ＶＮＷＬの上昇に追従して上昇する（図１０（ｋ））。ウエル領域ＰＷの電圧は、ハイレベル電圧ＶＰＷの低下に追従して電源電圧ＶＤＤまで低下する（図１０（ｌ））。

アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをロウレベルに戻す（図１０（ｍ））。Ｘ制御回路３４は、動作制御信号ＣＮＴに応じてワード線ＷＬａ、ＷＬｂの駆動を停止する。ウエルスイッチは、動作制御信号ＣＮＴに応じてオフされる。消去動作が実行されるウエル領域ＰＷは、接地線ＶＳＳに接続され、電源電圧ＶＤＤから０Ｖに変化する（図１０（ｎ））。そして、１つのセクタＳＥＣの消去動作が完了する。

なお、消去動作の完了後、セルトランジスタＣＴａ、ＣＴｂの閾値電圧を確認するために消去ベリファイ動作が実行される。消去ベリファイ動作は、読み出し動作時より低い電圧を全てのワード線ＷＬａ、ＷＬｂに順に与えて実行される。ベリファイ動作を実行するメモリセルＭＣに接続されるワード線ＷＬａまたはＷＬｂと、ビット線ＢＬは、図２に示した内部アドレス生成回路２４により生成される内部アドレス信号ＩＡを用いて選択される。

消去ベリファイ動作は、ワード線ＷＬａ、ＷＬｂの電圧が相違すること、およびセルトランジスタＣＴａ、ＣＴｂの閾値電圧を１つずつ確認するために、ワード線ＷＬａ、ＷＬｂの一方のみがハイレベル電圧に設定されることを除き、読み出し動作と同様である。消去ベリファイ動作において、セルトランジスタＣＴａ、ＣＴｂの少なくとも１つの閾値電圧が期待値より高いとき、図１０に示した消去動作が再び実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、書き込みデータＤＴＩＮの論理に応じて、ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶを動作させることで、各メモリセルＭＣ内の一対のセルトランジスタＣＴａ、ＣＴｂに相補の論理を書き込むことができる。

読み出し動作時に、セルトランジスタＣＴａ、ＣＴｂの一方がオンし、他方がオフする。このため、ビット線ＢＬは、ロウレベルのソース線ＳＬ１またはハイレベルのソース線ＳＬ２のいずれかのみに接続され、ロウレベルまたはハイレベルに確実に変化する。したがって、メモリセルＭＣに保持されている論理をリードアンプＲＡＭＰにより確実に読み出すことができる。すなわち、読み出しマージンを大きくできる。

図１１は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図２に示した内部電圧生成回路１６およびメモリコア２８の代わりに、内部電圧生成回路１６Ａおよびメモリコア２８Ａを有している。半導体メモリＭＥＭのその他の構成は、図２と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリである。例えば、メモリアレイ３２の構成およびセクタＳＥＣの構成は、図３および図４と同じである。アドレス選択回路２６の動作は、図７と同じである。

内部電圧生成回路１６Ａは、図２に示したハイレベル電圧ＶＷＬの代わりに、ハイレベル電圧ＶＷＬａ、ＶＷＬｂを生成する。内部電圧生成回路１６Ａは、読み出し動作において、ハイレベル電圧ＶＷＬｂのピーク電圧を、ハイレベル電圧ＶＷＬａのピーク電圧よりも高く設定する。半導体メモリＭＥＭが動作するときの信号線の電圧は、読み出し動作時のワード線ＷＬｂの活性化電圧の値が異なることを除き、図６と同じである。

内部電圧生成回路１６Ａのその他の機能は、図２に示した内部電圧生成回路１６と同様である。メモリコア２８Ａは、図２に示したＸ制御回路３４の代わりに、Ｘ制御回路３４Ａを有している。Ｘ制御回路３４Ａの例は、図１２に示す。

図１２は、図１１に示したメモリコア２８Ａの例を示している。Ｘ制御回路３４Ａを除く構成は、図５と同じである。例えば、メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１は、図５と同じ論理を保持している。

Ｘ制御回路３４Ａは、ワード線ドライバＷＤＲＶが図５と相違している。ワードデコーダＷＤＥＣおよびソース線ドライバＳＤＲＶは、図５と同じである。ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ、...）に対応するワード線ドライバＷＤＲＶは、ハイレベル電圧ＶＷＬａ、負電圧ＶＮＷＬおよび接地電圧ＶＳＳを受けて動作する。ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ、...）に対応するワード線ドライバＷＤＲＶは、ハイレベル電圧ＶＷＬｂ、負電圧ＶＮＷＬおよび接地電圧ＶＳＳを受けて動作する。ハイレベル電圧ＶＷＬｂは、ハイレベル電圧ＶＷＬａより高い。これにより、読み出し動作において、ワード線ＷＬｂの電圧は、ワード線ＷＬａの電圧より高くなる。

ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、第１制御回路の一例である。第１制御回路は、読み出し動作時に、ソース線ＳＬ２に接続されるセルトランジスタＣＴｂのコントロールゲートの活性化レベルを、ソース線ＳＬ１に接続されるセルトランジスタＣＴａのコントロールゲートの活性化レベルより高く設定する。

図１３は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。なお、書き込み動作および消去動作は、図９および図１０と同じである。この例では、図８と同様に、図１２に示したメモリセルＭＣ００、ＭＣ１１から論理０および論理１のデータが順に読み出される。読み出し動作の波形は、ワード線ＷＬ０ｂの電圧がワード線ＷＬ０ａの電圧より高くなることを除き、図８と同様である。例えば、読み出し動作において、ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ）のハイレベル電圧ＶＷＬａは、図６に示した読み出し動作時のハイレベル電圧ＶＷＬと同じであり、ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ）のハイレベル電圧ＶＷＬｂは、図６に示した読み出し動作時のハイレベル電圧ＶＷＬより０．５Ｖ高い。

読み出し動作では、図１２に示したセルトランジスタＣＴａ、ＣＴｂは、ハイレベルのソース線ＳＬ２とロウレベルのソース線ＳＬ１との間に直列に接続される。このため、読み出し動作時に、セルトランジスタＣＴａにおいてソース線ＳＬ１に接続される電極はソースになるが、セルトランジスタＣＴｂにおいてソース線ＳＬ２に接続される電極はドレインになる。

この実施形態では、読み出し動作時に、セルトランジスタＣＴｂのコントロールゲート（ＷＬ０ｂ、ＷＬ１ｂ）のハイレベル電圧ＶＷＬｂは、セルトランジスタＣＴａのコントロールゲート(ＷＬ０ａ、ＷＬ１ｂ）のハイレベル電圧ＶＷＬａより高く設定される(図１２（ａ、ｂ））。これにより、論理１を記憶しているメモリセルＭＣ（セルトランジスタＣＴｂ＝論理１）の読み出し動作において、セルトランジスタＣＴｂのオンによりビット線ＢＬの電圧が上昇しても、セルトランジスタＣＴｂの駆動能力が低下することを防止できる。この結果、閾値電圧が相対的に低い論理１（消去状態）のセルトランジスタＣＴに流れる電流を、メモリセルＭＣ内の一対のセルトランジスタＣＴａ、ＣＴｂで互いに等しくできる。

換言すれば、ハイレベル電圧ＶＷＬｂがハイレベル電圧ＶＷＬａと同じに設定されるとき、セルトランジスタＣＴｂのソース電圧（ＢＬ）およびドレイン電圧（ＳＬ２）は、読み出し動作時に０Ｖより高くなる。これにより、ソース電圧に対するバックゲートの電圧は低くなり、閾値電圧は高くなる。この実施形態では、閾値電圧の上昇量に対応して、セルトランジスタＣＴｂのコントロールゲートの電圧を増加（オーバードライブ）させることで、ビット線ＢＬの電圧の上昇速度が低下することを防止できる。この結果、論理１を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤが、論理０を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤより長くなることを防止できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、論理１を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤを短縮できる。半導体メモリＭＥＭの読み出しアクセス時間ｔＲＤの製品仕様は、全てのメモリセルＭＣの読み出しアクセス時間ｔＲＤのワースト値により決定する。このため、論理１を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤが短縮することで、半導体メモリＭＥＭの性能を向上できる。あるいは、半導体メモリＭＥＭの良品率である歩留を向上できる。

図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図２に示した内部電圧生成回路１６およびメモリコア２８の代わりに、内部電圧生成回路１６Ｂおよびメモリコア２８Ｂを有している。半導体メモリＭＥＭのその他の構成は、図２と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリである。例えば、メモリアレイ３２Ｂの構成は、メモリセルＭＣの構造が異なることを除き図３と同じである。アドレス選択回路２６の動作は、図７と同じである。

内部電圧生成回路１６Ｂは、生成するハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨの値が図６と相違している。また、内部電圧生成回路１６Ｂは、ハイレベル電圧ＶＰＷの代わりにハイレベル電圧ＶＮＷを生成する。ハイレベル電圧ＶＮＷは、メモリセルアレイ３２Ｂの各セクタＳＥＣのウエル領域ＮＷに供給される。
ウエル領域ＮＷは、図１５に示すセルトランジスタＣＴａ、ＣＴｂのバックゲートである。

メモリコア２８Ｂは、図２に示したメモリセルアレイ３２およびＸ制御回路３４の代わりにメモリセルアレイ３２ＢおよびＸ制御回路３４Ｂを有している。メモリセルアレイ３２Ｂの例は、図１５に示す。Ｘ制御回路３４Ｂの例は、図１６に示す。

図１５は、図１４に示したメモリセルアレイ３２ＢのセクタＳＥＣの例を示している。図１５は、１つのセクタＳＥＣにおける１つのデータ端子対ＤＩＮ／ＤＯＵＴに対応するブロックＢＬＫ（図３）の一部の領域を示している。セクタＳＥＣは、マトリックス状に配置された複数のメモリセルＭＣを有している。この実施形態のメモリセルＭＣは、コントロールゲートＣＧおよびフローティングゲートＦＧを含むｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂを有している。セルトランジスタＣＴａ、ＣＴｂのバックゲートは、書き込み動作時および消去動作時にハイレベル電圧ＶＮＷに設定され、それ以外の時に電源電圧ＶＤＤ（例えば、１．８Ｖ）に設定される。セクタＳＥＣのその他の構成は、図４と同様である。

図１６は、図１４に示したメモリコア２８Ｂの例を示している。ライトアンプＷＡＭＰおよびＹ制御回路３６は、図５と同じである。リードアンプＲＡＭＰは、ラッチ回路ＬＴの出力をデータ出力線ＤＯに直接接続している。すなわち、リードアンプＲＡＭＰは、図５に示したリードアンプＲＡＭＰからインバータＩＶ１を削除して形成されている。

Ｘ制御回路３４Ｂは、ワード線ドライバＷＤＲＶおよびソース線ドライバＳＤＲＶが図５と相違している。ワードデコーダＷＤＥＣは、図５と同じである。ワード線ドライバＷＤＲＶは、読み出し動作を実行するメモリセルＭＣに接続されるワード線ＷＬａ、ＷＬｂを負電圧ＶＮＷＬ（例えば、−２．０Ｖ）に設定する。また、ワード線ドライバＷＤＲＶは、アクセスされないメモリセルＭＣに接続されるワード線ＷＬａ、ＷＬｂを電源電圧ＶＤＤ（例えば、１．８Ｖ）に設定する。ワード線ドライバＷＤＲＶのその他の機能は、図５に示したワード線ドライバＷＤＲＶと同様である。

ソース線ＳＬ１に接続されるソース線ドライバＳＤＲＶは、ソース線ＳＬ２に接続されるソース線ドライバＳＤＲＶと同様に、ソース線ＳＬ１を接地電圧ＶＳＳ、ハイレベル電圧ＶＢＬＨ、フローティング状態のいずれかに設定する機能を有している。

この例では、メモリセルＭＣ００、ＭＣ０１は論理１を保持し、メモリセルＭＣ１０、ＭＣ１１は論理０を保持している。論理１を記憶するメモリセルＭＣ００、ＭＣ０１では、セルトランジスタＣＴ００ａ、ＣＴ０１ａは、論理０に設定され、セルトランジスタＣＴ００ｂ、ＣＴ０１ｂは、論理１に設定されている。論理０を記憶するメモリセルＭＣ１０、ＭＣ１１では、セルトランジスタＣＴ１０ａ、ＣＴ１１ａは、論理１に設定され、セルトランジスタＣＴ１０ｂ、ＣＴ１１ｂは、論理０に設定されている。

論理０に設定されるセルトランジスタＣＴａ、ＣＴｂの閾値電圧（絶対値）は、論理１に設定されるセルトランジスタＣＴａ、ＣＴｂの閾値電圧（絶対値）より低い。換言すれば、読み出し動作において、コントロールゲートＣＧに負電圧（例えば、−２．０Ｖ）が印加されるとき、論理０に設定されたセルトランジスタＣＴａ、ＣＴｂはオンし、論理１に設定されたセルトランジスタＣＴａ、ＣＴｂはオフ状態を維持する。ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂに設定される論理と読み出し動作時のオン／オフとの関係は、ｎチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂ（図５）に設定される論理と読み出し動作時のオン／オフとの関係と逆になる。

図１７は、図１４に示した半導体メモリＭＥＭが動作するときの信号線の電圧の例を示している。図６と同じ要素については、詳細な説明は省略する。なお、図１７に示した電圧は一例であり、これ等以外の電圧でもよい。図１７に示す電圧を用いて、図１８に示す読み出し動作、図１９に示す書き込み動作および図２０に示す消去動作が実行される。

図１８は、図１４に示した半導体メモリＭＥＭの読み出し動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、図１６に示したメモリセルＭＣ００、ＭＣ１１から論理１および論理０のデータが順に読み出される。クロック信号ＣＬＫ、チップイネーブル信号ＣＥＸ、ライトイネーブル信号ＷＥＸ、デコード信号Ｘａ、Ｘｂおよびラッチ信号ＬＴＸの波形は、図８と同じである。

この実施形態では、セルトランジスタＣＴａ、ＣＴｂは、ｐチャネルＭＯＳトランジスタタイプである。このため、ワード線ＷＬａ、ＷＬｂの非活性化電圧は、電源電圧ＶＤＤ（例えば、１．８Ｖ）に設定される（図１８（ａ））。読み出し動作時の、ワード線ＷＬａ、ＷＬｂの活性化電圧は、負電圧ＶＮＷＬ（例えば、−２．０Ｖ）に設定される（図１８（ｂ、ｃ））。

この例では、最初にアクセスされるメモリセルＭＣ００は、論理１を保持しているため、図１６に示したセルトランジスタＣＴ００ａの閾値電圧（絶対値）は低く、セルトランジスタＣＴ００ｂの閾値電圧（絶対値）は高い。このため、ワード線ＷＬ０ａ、ＷＬ０ｂの活性化により、セルトランジスタＣＴ００ａはオンし、セルトランジスタＣＴ００ｂはオフする。フローティング状態のビット線ＢＬ０は、オンされるセルトランジスタＣＴ００ａを介してソース線ＳＬ１に接続され、ソース線ＳＬ１と同じ電圧まで低下する（図１８（ｄ））。なお、他のビット線ＢＬも、ワード線ＷＬ０ａ、ＷＬ０ｂに接続された他のメモリセルＭＣの記憶状態に応じて、ロウレベルまたはハイレベルに変化する。例えば、メモリセルＭＣ０１は、論理１を保持しているため、ビット線ＢＬ１は、ロウレベルに変化する（図１８（ｅ））。

コラム選択信号線ＳＥＣＹ０、ＳＥＣＹ１の波形は、ハイレベル電圧ＶＳＥＣＹの電圧が異なることを除き、図８と同じである。コラム選択信号線ＳＥＣＹ０の活性化によりビット線ＢＬ０に接続されたコラムスイッチＣＳＷがオンし、ビット線ＢＬ０がグローバルビット線ＧＢＬに接続される。これにより、グローバルビット線ＧＢＬは、ビット線ＢＬ０とともにロウレベルに変化する（図１８（ｆ））。

ハイレベルのラッチ信号ＬＴＸにより読み出しスイッチＲＳＷはオンし、ラッチ回路ＬＴの入力はグローバルビット線ＧＢＬに接続される（図１８（ｇ））。グローバルビット線ＧＢＬの電圧がラッチ回路ＬＴの論理閾値電圧より低くなると、ラッチ回路ＬＴに保持されている論理が反転し、ラッチ回路ＬＴの出力であるデータ出力線ＤＯはハイレベルに変化する（図１８（ｈ））。すなわち、メモリセルＭＣ００に保持されている論理１がデータ出力線ＤＯに読み出される。データ出力線ＤＯのハイレベルは、バス制御回路３０およびデータ入出力回路１４を介してデータ出力端子ＤＯＵＴから出力される（図１８（ｉ））。最初の読み出し動作が完了するまでの動作は、ワード線ＷＬ０ａ、ＷＬ０ｂの非活性化電圧が異なることを除き、図８と同様である。

次にアクセスされるメモリセルＭＣ１１は、論理０を保持しているため、図１６に示したセルトランジスタＣＴ１１ａの閾値電圧（絶対値）は高く、セルトランジスタＣＴ１１ｂの閾値電圧（絶対値）は低い。このため、ワード線ＷＬ１ａ、ＷＬ１ｂの活性化により、セルトランジスタＣＴ１１ｂはオンし、セルトランジスタＣＴ１１ａはオフする。フローティング状態のビット線ＢＬ１は、オンされるセルトランジスタＣＴ１１ｂを介してソース線ＳＬ２に接続され、ソース線ＳＬ２と同じ電圧ＶＢＬＨまで上昇する（図１８（ｊ））。メモリセルＭＣ１０は、論理０を保持しているため、ビット線ＢＬ０は、ハイレベルに変化する（図１８（ｋ））。

コラム選択信号線ＳＥＣＹ１の活性化によりビット線ＢＬ１に接続されたコラムスイッチＣＳＷがオンし、ビット線ＢＬ１がグローバルビット線ＧＢＬに接続される。これにより、グローバルビット線ＧＢＬは、ビット線ＢＬ１とともにハイレベルに変化する（図１８（ｌ））。

ハイレベルのラッチ信号ＬＴＸにより読み出しスイッチＲＳＷはオンし、ラッチ回路ＬＴの入力はグローバルビット線ＧＢＬに接続される（図１８（ｍ））。グローバルビット線ＧＢＬの電圧がラッチ回路ＬＴの論理閾値電圧より高くなると、ラッチ回路ＬＴに保持されている論理が反転し、ラッチ回路ＬＴの出力であるデータ出力線ＤＯはロウレベルに変化する（図１８（ｎ））。すなわち、メモリセルＭＣ１１に保持されている論理０がデータ出力線ＤＯに読み出される。データ出力線ＤＯのロウレベルは、バス制御回路３０およびデータ入出力回路１４を介してデータ出力端子ＤＯＵＴから出力される（図１８（ｏ））。この後、読み出し動作が完了するまでの動作は、ワード線ＷＬ１ａ、ＷＬ１ｂの非活性化電圧が異なることを除き、図８と同様である。

この実施形態の読み出し動作においても、メモリセルＭＣに保持されている論理に応じて、セルトランジスタＣＴａ、ＣＴｂの一方はオンし、セルトランジスタＣＴａ、ＣＴｂの他方はオフする。このため、フローティング状態ＦＬＴのビット線ＢＬは、ロウレベルのソース線ＳＬ１またはハイレベルのソース線ＳＬ２のいずれかに接続され、ロウレベルまたはハイレベルに変化する。したがって、上述した半導体メモリＭＥＭと同様に、ビットＢＬのプリチャージ動作またはディスチャージ動作を不要にでき、読み出しアクセス時間ｔＲＤを短縮できる。また、読み出し動作サイクルｔＲＣを短縮でき、クロック信号ＣＬＫの周波数を高くでき、データ転送レートを向上できる。

さらに、セルトランジスタＣＴａ、ＣＴｂは相補のスイッチとして動作するため、ビット線ＢＬをソース線ＳＬ１またはＳＬ２の電圧と同じ値まで変化させることができる。この結果、読み出し動作において、メモリセルＭＣから論理１を読み出すときのラッチ回路ＬＴの入力電圧を、ラッチ回路ＬＴの論理閾値電圧より十分に低くできる。また、メモリセルＭＣから論理０を読み出すときのラッチ回路ＬＴの入力電圧を、ラッチ回路ＬＴの論理閾値電圧より十分に高くできる。すなわち、ラッチ回路ＬＴによる読み出しマージンを大きくできる。この結果、簡易なラッチ回路ＬＴを用いて、メモリセルＭＣに保持されている論理を確実かつ迅速に判定できる。

図１９は、図１４に示した半導体メモリＭＥＭの書き込み動作の例を示している。図９と同じ動作については、詳細な説明は省略する。この例では、図５に示したメモリセルＭＣ００に論理１が書き込まれる。書き込み動作の前に、メモリセルＭＣ００を含むセクタＳＥＣは消去動作が実行されており、メモリセルＭＣ００は論理が書き込まれていない初期状態に設定されている。初期状態では、セクタＳＥＣ内の全てのセルトランジスタＣＴａ、ＣＴｂは論理１に設定されている。なお、実際には、１回の書き込み動作により、１６ビットのデータ入力端子ＤＩＮに対応して、１６個のメモリセルＭＣにデータが書き込まれる。

図１４に示したコマンド生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して論理１の書き込みデータＤＩＮとともに書き込みコマンドＷＲＣを認識し、動作制御回路２２に書き込み動作の実行を指示する（図１９（ａ））。書き込みコマンドＷＲＣとともに、メモリセルＭＣ００を示すアドレス信号ＦＡが半導体メモリＭＥＭに供給される。動作制御回路２２は、書き込み動作を実行するために動作制御信号ＣＮＴを出力する。

書き込み動作では、ラッチ信号ＬＴＸはロウレベルＬに維持され、ハイレベル電圧ＶＨ１は電源電圧ＶＤＤ（例えば、１．８Ｖ）に維持される。図１６に示したソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１、ＳＬ２をハイレベルＶＤＤ（例えば、１．８Ｖ）に設定する（図１９（ｂ））。図１４に示したアドレス選択回路２６は、データ入力線ＤＴＩＮに伝達される論理１の書き込みデータを受け、動作制御信号ＣＮＴに応じてデコード信号Ｘａをハイレベルに設定し、デコード信号Ｘｂをロウレベルに維持する（図１９（ｃ））。

図１６に示したライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰをロウレベルに設定する（図１９（ｄ））。ロウレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオンし、グローバルビット線ＧＢＬの電圧は、ハイレベル（例えば、電源電圧ＶＤＤ）に設定される（図１９（ｅ））。

Ｙ制御回路３６は、動作制御信号ＣＮＴに応じて、選択されたセクタＳＥＣ内の全てのコラム選択信号線ＳＥＣＹ０−１５を電源電圧ＶＤＤより高いハイレベルＶＳＥＣＹ（例えば、３．３Ｖ）に活性化する（図１９（ｆ））。コラム選択信号線ＳＥＣＹ０−１５の活性化により、選択されたセクタＳＥＣ内の全てのコラムスイッチＣＳＷがオンし、選択されたセクタＳＥＣ内の全てのビット線ＢＬ０−１５がグローバルビット線ＧＢＬに接続される。これにより、ビット線ＢＬ０−１５の電圧は、グローバルビット線ＧＢＬの電圧ＶＤＤまで上昇する（図１９（ｇ））。

次に、Ｙ制御回路３６は、コラムアドレスＣＡおよび動作制御信号ＣＮＴに応じて、書き込み動作を実行するメモリセルＭＣ００に接続されたビット線ＢＬ０に対応するコラム選択信号線ＳＥＣＹ０以外のコラム選択信号線ＳＥＣＹ１−１５をロウレベルに非活性化する（図１９（ｈ））。これにより、コラム選択信号線ＳＥＣＹ０のみがハイレベルＶＳＥＣＹに維持される（図１９（ｉ））。

ロウアドレス信号ＲＡにより選択されたセクタＳＥＣ内の全てのワードデコーダＷＤＥＣは、ワード線ＷＬａ、ＷＬｂをロウレベルに設定するための制御信号を出力する。制御信号を受けたワード線ドライバＷＤＲＶは、選択されたセクタＳＥＣ内の全てのワード線ＷＬａ、ＷＬｂをロウレベル（例えば、０Ｖ）に設定する（図１９（ｊ））。

次に、ハイレベルのデコード信号Ｘａを受けるワードデコーダＷＤＥＣのうち、ロウアドレス信号ＲＡにより選択されるワード線ＷＬ０ａに対応するワードデコーダＷＤＥＣは、ワード線ドライバＷＤＲＶを駆動するために制御信号を活性化する。制御信号の活性化を受けたワード線ドライバＷＤＲＶは、対応するワード線ＷＬ０ａをハイレベルに活性化する（図１９（ｋ））。選択されたセクタＳＥＣ内の残りのワード線ＷＬａ、ＷＬｂは、ロウレベルに維持される。ワード線ドライバＷＤＲＶに供給されるハイレベル電圧ＶＷＬは、ワード線ドライバＷＤＲＶがワード線ＷＬ０ａを活性化した後に、例えば、電源電圧ＶＤＤから９．３Ｖに昇圧される。ワード線ＷＬ０ａは、ハイレベル電圧ＶＷＬの変化に応じて上昇する（図１９（ｌ））。

次に、ソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１、ＳＬ２をハイレベルＶＢＬＨ（例えば、２．４Ｖ）に設定する（図１９（ｍ））。図１４に示した内部電圧生成回路１６Ｂは、セルトランジスタＣＴａ、ＣＴｂのバックゲートであるウエル領域ＮＷに供給するハイレベル電圧ＶＮＷを、動作制御信号ＣＮＴに応じて生成する。ハイレベル電圧ＶＮＷは、例えば、メモリセルアレイ３２に隣接してセクタＳＥＣ毎に形成されるウエルスイッチを介して、セクタＳＥＣのウエル領域ＮＷに供給される（図１９（ｎ））。ハイレベル電圧ＶＮＷの初期電圧は、例えば、電源電圧ＶＤＤである。

ライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰ、ＣＮＴＮをハイレベルに設定する（図１９（ｏ））。ハイレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオフする。ハイレベルの制御信号ＣＮＴＮにより、ライトアンプＷＡＭＰのｎチャネルＭＯＳトランジスタＮ１はオンする。これにより、グローバルビット線ＧＢＬの電圧は、ロウレベル（例えば、０Ｖ）に変化する（図１９（ｐ））。

コラムスイッチＣＳＷを介してグローバルビット線ＧＢＬに接続されているビット線ＢＬ０は、グローバルビット線ＧＢＬとともにロウレベルに変化する（図１９（ｑ））。他のビット線ＢＬ１−１５は、ハイレベル（例えば、電源電圧ＶＤＤ＝１．８Ｖ）に維持される（図１９（ｒ））。これにより、論理１が書き込まれるメモリセルＭＣ００のセルトランジスタＣＴａのコントロールゲートＣＧ、ソース、ドレイン、バックゲートは、例えば、９．３Ｖ、２．４Ｖ、０Ｖ、５．０Ｖに設定され、電子がフローティングゲートＦＧに注入される。

具体的には、ビット線ＢＬ０（ドレイン；０Ｖ）とコントロールゲートＣＧ（ゲート；１０．５Ｖ）の電圧差に応じたバンド間トンネル現象により、電子がフローティングゲートＦＧに注入される。他のビット線ＢＬ１−１５（２．４Ｖ）とコントロールゲートＣＧ（１０．５Ｖ）の電圧差は小さいため、バンド間トンネル現象は起きず、電子はフローティングゲートＦＧに注入されない。

フローティングゲートＦＧへの電子の注入により、セルトランジスタＣＴ００ａは、閾値電圧（絶対値）が下がり論理１から論理０に変化する。メモリセルＭＣ００のセルトランジスタＣＴ００ｂの閾値電圧は、消去状態（論理１）に保持される。すなわち、メモリセルＭＣ００に論理１が書き込まれる。

メモリセルＭＣ００に論理１が書き込まれた後、ライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰ、ＣＮＴＮをロウレベルに設定する（図１９（ｓ））。ロウレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオンする。ロウレベルの制御信号ＣＮＴＮにより、ライトアンプＷＡＭＰのｎチャネルＭＯＳトランジスタＮ１はオフする。これにより、グローバルビット線ＧＢＬの電圧は、ハイレベルに変化する（図１９（ｔ））。グローバルビット線ＧＢＬに接続されているビット線ＢＬ０は、グローバルビット線ＧＢＬとともにハイレベルに変化する（図１９（ｕ））。

この後、ハイレベル電圧ＶＷＬ、ＶＢＬＨ、ＶＮＷは、内部電圧生成回路１６Ｂの昇圧動作の停止により低下する。ワード線ＷＬ０ａ、ソース線ＳＬ１、ＳＬ２およびウエル領域ＮＷの電圧は、ハイレベル電圧ＶＷＬ、ＶＢＬＨ、ＶＮＷの低下に追従して低下する（図１９（ｖ、ｗ、ｘ））。

ライトアンプ制御回路ＷＡＣＮＴは、動作制御信号ＣＮＴに応じて制御信号ＣＮＴＰをハイレベルに設定する（図１９（ｙ））。ハイレベルの制御信号ＣＮＴＰにより、ライトアンプＷＡＭＰのｐチャネルＭＯＳトランジスタＰ１はオフし、グローバルビット線ＧＢＬは、フローティング状態に設定される（図１９（ｚ））。Ｙ制御回路３６は、動作制御信号ＣＮＴに応じて、コラム選択信号線ＳＥＣＹ０をロウレベルに非活性化する（図１９（Ａ））。コラム選択信号線ＳＥＣＹ０の非活性化により、対応するコラムスイッチＣＳＷがオフし、ビット線ＢＬ０とグローバルビット線ＧＢＬとの接続が解除される。ビット線ＢＬ０は、フローティング状態に設定される（図１９（Ｂ））。

ソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１をロウレベル（例えば、０Ｖ）に設定する（図１９（Ｃ））。アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａをロウレベルに戻す（図１９（Ｄ））。そして、メモリセルＭＣ００への論理１の書き込み動作が完了する。

一方、消去状態のメモリセルＭＣ００に論理０が書き込まれるとき、デコード信号Ｘａの代わりにデコード信号Ｘｂがハイレベルに活性化され、ワード線ＷＬ０ａの代わりにワード線ＷＬ０ｂがハイレベルに活性化される。そして、メモリセルＭＣ００のセルトランジスタＣＴｂのコントロールゲートＣＧ、ソース、ドレイン、バックゲートは、例えば、９．３Ｖ、２．４Ｖ、０Ｖ、５Ｖに設定され、電子がフローティングゲートＦＧに注入される。これにより、セルトランジスタＣＴ００ｂは、閾値電圧（絶対値）が低下して論理１から論理０に変化し、セルトランジスタＣＴ００ａは論理１を保持する。すなわち、メモリセルＭＣ００に論理０が書き込まれる。

なお、書き込み動作の完了後、フローティングゲートＦＧに電子が注入されたセルトランジスタＣＴａまたはＣＴｂの閾値電圧を確認するために書き込みベリファイ動作が実行される。書き込みベリファイ動作は、読み出し動作時より高い負電圧をワード線ＷＬａまたはＷＬｂに与えて実行される。書き込みベリファイ動作は、ワード線ＷＬａ、ＷＬｂの一方のみが負電圧に設定され、他方が電源電圧ＶＤＤに設定されることを除き、読み出し動作と同様である。ワード線ＷＬａ、ＷＬｂの一方のみを負電圧にすることで、セルトランジスタＣＴａ、ＣＴｂの一方の閾値電圧を確認できる。書き込みベリファイ動作において、セルトランジスタＣＴａまたはＣＴｂの閾値電圧（絶対値）が期待値より高いとき、図９に示した書き込み動作が再び実行される。

図２０は、図１４に示した半導体メモリＭＥＭの消去動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。消去動作では、ロウアドレス信号ＲＡにより選択される１つのセクタＳＥＣ内の全てのセルトランジスタＣＴａ、ＣＴｂが論理１に設定され、１つのセクタＳＥＣ内の全てのメモリセルＭＣは、論理が書き込まれていない初期状態に設定される。セルトランジスタＣＴａ、ＣＴｂの論理１は、閾値電圧（絶対値）が高い状態である。

図１４に示したコマンド生成回路１０は、クロック信号ＣＬＫの立ち上がりに同期して消去コマンドＥＲＳＣを認識し、動作制御回路２２に消去動作の実行を指示する（図２０（ａ））。消去動作を実行するセクタＳＥＣを示すアドレス信号ＦＡ（例えば、ロウアドレス信号ＲＡの上位ビット）が消去コマンドＥＲＳＣとともに半導体メモリＭＥＭに供給される。動作制御回路２２は、消去動作を実行するために動作制御信号ＣＮＴを出力する。

ラッチ信号ＬＴＸはロウレベルＬに設定される。図１０と同様に、制御信号ＣＮＴＰ、ＣＮＴＮは、ハイレベルＨおよびロウレベルＬに維持され、グローバルビット線ＧＢＬはフローティング状態ＦＬＴに維持される（図２０（ｂ、ｃ））。図１０と同様に、全てのコラム選択信号線ＳＥＣＹはロウレベルＬに設定され、全てのビット線ＢＬは、フローティング状態ＦＬＴに維持される（図１０（ｄ、ｅ））。また、選択されたセクタＳＥＣに対応するデコード信号Ｘａ、Ｘｂはハイレベルに設定される（図２０（ｆ））。

選択されたセクタＳＥＣ内の全てのワードデコーダＷＤＥＣは、ワード線ドライバＷＤＲＶを駆動するために制御信号を活性化する。選択されたセクタＳＥＣ内の全てのワード線ドライバＷＤＲＶは、全てのワード線ＷＬａ、ＷＬｂをロウレベル（例えば、０Ｖ）に駆動する（図２０（ｇ））。ワード線ドライバＷＤＲＶに供給される負電圧ＶＮＷＬは、ワード線ドライバＷＤＲＶが駆動を開始した後に、例えば、０Ｖから負電圧ＶＮＷＬ（例えば、−９．３Ｖ）まで低下する（図２０（ｈ））。このため、ワード線ＷＬａ、ＷＬｂの電圧は段階的に低下する。なお、内部電圧生成回路１６Ｂは、負電圧ＶＮＷＬを、−２．０Ｖから−９．３Ｖに低下してもよい。

図１６に示したソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１を電源電圧ＶＤＤ（例えば、１．８Ｖ）に設定する（図２０（ｉ））。内部電圧生成回路１６Ｂは、ハイレベルＶＢＬＨを、例えば、電源電圧ＶＤＤから９．３Ｖまで昇圧する。これにより、ソース線ＳＬ１、ＳＬ２は、９．３Ｖまで上昇する（図２０（ｊ））。

内部電圧生成回路１６Ｂは、セルトランジスタＣＴａ、ＣＴｂのバックゲートであるウエル領域ＮＷに供給するハイレベル電圧ＶＮＷを、動作制御信号ＣＮＴに応じて生成する。ハイレベル電圧ＶＮＷは、例えば、メモリセルアレイ３２に隣接してセクタＳＥＣ毎に形成されるウエルスイッチを介して、セクタＳＥＣのウエル領域ＮＷに供給される。ハイレベル電圧ＶＮＷの初期電圧は、例えば、電源電圧ＶＤＤである。

ウエルスイッチの１つは、消去動作時に、内部電圧生成回路１６Ｂに接続されるハイレベル電圧線ＶＮＷを各セクタのウエル領域に接続するために、ロウアドレス信号ＲＡに応じてオンする。内部電圧生成回路１６Ｂは、ウエルスイッチがオンされた後に、ハイレベル電圧ＶＮＷを、例えば、電源電圧ＶＤＤから９．３Ｖに昇圧する（図２０（ｋ））。なお、読み出し動作および書き込み動作では、全てのウエルスイッチはオフし、各セクタのウエル領域は、別のウエルスイッチを介して電源線ＶＤＤに接続される。

これにより、消去動作が実行されるセクタＳＥＣの全てのメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧ、ソース／ドレインの一方、およびチャネル領域（すなわち、ウエル領域ＮＷ）は、電圧ＶＮＷＬ、ＶＢＬＨおよびＶＮＷに設定される。そして、フローティングゲートＦＧから電子が放出され、全てのセルトランジスタＣＴａ、ＣＴｂの閾値電圧（絶対値）が高い状態に設定される。すなわち、選択されたセクタＳＥＣ内の全てのメモリセルＭＣは、論理が書き込まれていない初期状態に設定される。

この後、内部電圧生成回路１６の電圧生成動作の停止により、負電圧ＶＮＷＬは、例えば、−９．３Ｖから０Ｖを経由して電源電圧ＶＤＤまで上昇する。ワード線ＷＬａ、ＷＬｂの電圧は、負電圧ＶＮＷＬの上昇に追従して上昇する（図２０（ｌ））。ハイレベル電圧ＶＢＬＨ、ＶＮＷは、例えば、９．３Ｖから電源電圧ＶＤＤまで下がる。ソース線ＳＬ１、ＳＬ２は、ハイレベル電圧ＶＢＬＨの低下に追従して電源電圧ＶＤＤまで低下する（図２０（ｍ））。ウエル領域ＮＷの電圧は、ハイレベル電圧ＶＮＷの低下に追従して電源電圧ＶＤＤまで低下する（図２０（ｎ））。この後、ソース線ドライバＳＤＲＶは、動作制御信号ＣＮＴに応じてソース線ＳＬ１をロウレベル（例えば、０Ｖ）に設定する（図２０（ｏ））。

アドレス選択回路２６は、動作制御信号ＣＮＴに応じてデコード信号Ｘａ、Ｘｂをロウレベルに戻す（図２０（ｐ））。そして、１つのセクタＳＥＣの消去動作が完了する。

なお、消去動作の完了後、セルトランジスタＣＴａ、ＣＴｂの閾値電圧を確認するために消去ベリファイ動作が実行される。消去ベリファイ動作は、読み出し動作時より低い電圧を全てのワード線ＷＬａ、ＷＬｂに順に与えて実行される。ベリファイ動作を実行するメモリセルＭＣに接続されるワード線ＷＬａまたはＷＬｂと、ビット線ＢＬは、図１４に示した内部アドレス生成回路２４により生成される内部アドレス信号ＩＡを用いて選択される。

消去ベリファイ動作は、ワード線ＷＬａ、ＷＬｂの電圧が相違すること、およびセルトランジスタＣＴａ、ＣＴｂの閾値電圧を１つずつ確認するために、ワード線ＷＬａ、ＷＬｂの一方のみが負電圧に設定されることを除き、読み出し動作と同様である。消去ベリファイ動作において、セルトランジスタＣＴａ、ＣＴｂの少なくとも１つの閾値電圧（絶対値）が期待値より低いとき、図２０に示した消去動作が再び実行される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂを含むメモリセルＭＣを有する半導体メモリＭＥＭにおいても、読み出し動作の開始時に接続ノードＣＮおよびビット線ＢＬのプリチャージを不要にでき、読み出しアクセス時間ｔＲＤを短縮できる。メモリセルＭＣに保持されている論理をリードアンプＲＡＭＰにより確実に読み出すことができ、読み出しマージンを大きくできる。

なお、上述した実施形態と同様に、図１６の横方向に並ぶメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧは、共通のワード線に接続されてもよい。このとき、ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、一対のセルトランジスタＣＴａ、ＣＴｂ毎に設けられる。また、書き込み動作時に書き込みデータの論理に対応するデコード信号Ｘａ、Ｘｂは、ソース線ドライバＳＤＲＶに供給される。ソース線ドライバＳＤＲＶは、デコード信号Ｘａ、Ｘｂに応じて、ソース線ＳＬ１、ＳＬ２の電圧を設定する。メモリセルＭＣに論理０が書き込まれるとき、ソース線ＳＬ１はワード線のハイレベル電圧ＶＷＬ（例えば、１０．５Ｖ）と同じ値に設定され、ソース線ＳＬ２はハイレベル電圧ＶＢＬＨ（例えば、２．４Ｖ）に設定される。メモリセルＭＣに論理１が書き込まれるとき、ソース線ＳＬ１はハイレベル電圧ＶＢＬＨに設定され、ソース線ＳＬ２はワード線のハイレベル電圧ＶＷＬと同じ値に設定される。

図２１は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１４に示した内部電圧生成回路１６Ｂおよびメモリコア２８Ｂの代わりに、内部電圧生成回路１６Ｃおよびメモリコア２８Ｃを有している。半導体メモリＭＥＭのその他の構成は、図１４と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリである。例えば、メモリアレイ３２の構成は、図３と同じである。セクタＳＥＣの構成は、図１５と同じである。アドレス選択回路２６の動作は、図７と同じである。メモリコア２８Ｂは、図１４に示したＸ制御回路３４Ｂの代わりに、Ｘ制御回路３４Ｃを有している。Ｘ制御回路３４Ｃの例は、図２２に示す。

内部電圧生成回路１６Ｃは、図１４に示した内部電圧生成回路１６Ｂに負電圧ＶＮＷＬａ、ＶＮＷＬｂを生成する機能を追加している。負電圧ＶＮＷＬａは、読み出し動作時のワード線ＷＬａの活性化電圧として使用され、負電圧ＶＮＷＬｂは、読み出し動作時のワード線ＷＬｂの活性化電圧として使用される。内部電圧生成回路１６Ｃは、読み出し動作において、負電圧ＶＮＷＬａのピーク電圧を、負電圧ＶＮＷＬｂのピーク電圧よりも低く設定する。半導体メモリＭＥＭが動作するときの信号線の電圧は、読み出し動作時のワード線ＷＬａの活性化電圧の値が異なることを除き、図１７と同じである。

図２２は、図２１に示したメモリコア２８Ｃの例を示している。Ｘ制御回路３４Ｃを除く構成は、図１６と同じである。例えば、メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１は、図１６と同じ論理を保持している。

Ｘ制御回路３４Ｃは、ワード線ドライバＷＤＲＶが図１６と相違している。ワードデコーダＷＤＥＣおよびソース線ドライバＳＤＲＶは、図１６と同じである。ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ、...）に対応するワード線ドライバＷＤＲＶは、ハイレベル電圧ＶＷＬ、負電圧ＶＮＷＬａおよび電源電圧ＶＤＤを受けて動作する。ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ、...）に対応するワード線ドライバＷＤＲＶは、ハイレベル電圧ＶＷＬ、負電圧ＶＮＷＬｂおよび電源電圧ＶＤＤを受けて動作する。負電圧ＶＮＷＬａは、負電圧ＶＮＷＬｂより低い。これにより、読み出し動作において、ワード線ＷＬａの電圧は、ワード線ＷＬｂの電圧より低くなる。

ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、第１制御回路の一例である。第１制御回路は、読み出し動作時に、ソース線ＳＬ１に接続されるセルトランジスタＣＴａのコントロールゲートの活性化レベルを、ソース線ＳＬ２に接続されるセルトランジスタＣＴｂのコントロールゲートの活性化レベルより低くする。

図２３は、図２１に示した半導体メモリＭＥＭの読み出し動作の例を示している。図１８と同じ動作については、詳細な説明は省略する。なお、書き込み動作および消去動作は、図１９および図２０と同じである。この例では、図１８と同様に、図２２に示したメモリセルＭＣ００、ＭＣ１１から論理１および論理０のデータが順に読み出される。読み出し動作の波形は、ワード線ＷＬ０ａの電圧がワード線ＷＬ０ｂの電圧より低くなることを除き、図１８と同様である。例えば、読み出し動作において、ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ）の負電圧ＶＮＷＬｂは、図１７に示した読み出し動作時の負電圧ＶＷＬと同じであり、ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ）の負電圧ＶＮＷＬａは、図１７に示した読み出し動作時の負電圧ＶＮＷＬより０．５Ｖ低い。

読み出し動作では、図２２に示したセルトランジスタＣＴａ、ＣＴｂは、ハイレベルのソース線ＳＬ２とロウレベルのソース線ＳＬ１との間に直列に接続される。このため、読み出し動作時に、セルトランジスタＣＴｂにおいてソース線ＳＬ２に接続される電極はソースになるが、セルトランジスタＣＴａにおいてソース線ＳＬ１に接続される電極はドレインになる。

この実施形態では、読み出し動作時に、セルトランジスタＣＴａのコントロールゲート（ＷＬ０ａ、ＷＬ１ａ）の負電圧ＶＮＷＬａは、セルトランジスタＣＴｂのコントロールゲート(ＷＬ０ｂ、ＷＬ１ｂ）の負電圧ＶＷＬｂより低く設定される(図２３（ａ、ｂ））。これにより、論理１を記憶しているメモリセルＭＣの読み出し動作において、セルトランジスタＣＴａのオンによりフローティング状態のビット線ＢＬからソース線ＳＬ１に電荷を引き抜くときに、セルトランジスタＣＴａの駆動能力が低下することを防止できる。なお、論理１を記憶しているメモリセルＭＣのセルトランジスタＣＴａの閾値電圧（絶対値）は低い。この結果、閾値電圧（絶対値）が相対的に低い論理０（プログラム状態）のセルトランジスタＣＴに流れる電流を、メモリセルＭＣ内の一対のセルトランジスタＣＴａ、ＣＴｂで互いに等しくできる。

換言すれば、セルトランジスタＣＴａのソース電圧（ＢＬ）およびドレイン電圧（ＳＬ１）は、読み出し動作時にバックゲート（ウエル領域ＮＷ）の電圧より低くなる。これにより、ソース電圧に対するバックゲートの電圧は高くなり、閾値電圧（絶対値）は高くなる。この実施形態では、閾値電圧（絶対値）の上昇量に対応して、セルトランジスタＣＴａのコントロールゲートの電圧を減少（負にオーバードライブ）させることで、ビット線ＢＬの電圧の低下速度が低下することを防止できる。この結果、論理１を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤが、論理０を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤより長くなることを防止できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂを含むメモリセルＭＣを有する半導体メモリＭＥＭにおいても、論理１を保持するメモリセルＭＣの読み出しアクセス時間ｔＲＤを短縮できる。この結果、半導体メモリＭＥＭの性能を向上でき、あるいは半導体メモリＭＥＭの良品率である歩留を向上できる。

図２４は、別の実施形態における半導体メモリＭＥＭのメモリセルアレイ３２Ｄの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、フラッシュメモリである。メモリセルアレイ３２Ｄは、一対のメモリブロックＭＢＬＫａ、ＭＢＬＫｂを有している。メモリセルアレイ３２Ｄを除く構成は、図２に示した半導体メモリＭＥＭと同様である。アドレス選択回路２６（図２）の動作は、図７と同じである。

メモリブロックＭＢＬＫａは、マトリックス状に配置された複数のセルトランジスタＣＴａを有している。図２４の横方向に配置されるセルトランジスタＣＴａは、ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ、...）に接続されている。図２４の縦方向に配置されるセルトランジスタＣＴａは、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２，...）およびソース線ＳＬ１に接続されている。ビット線ＢＬは、メモリブロックＭＢＬＫａ、ＭＢＬＫｂに共通に配線されている。

メモリブロックＭＢＬＫｂは、マトリックス状に配置された複数のセルトランジスタＣＴｂを有している。図２４の横方向に配置されるセルトランジスタＣＴｂは、ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ、...）に接続されている。図２４の縦方向に配置されるセルトランジスタＣＴｂは、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２，...）およびソース線ＳＬ２に接続されている。

セルトランジスタＣＴａ、ＣＴｂは、ｎチャネルＭＯＳトランジスタタイプであり、コントロールゲートＣＧおよびフローティングゲートＦＧを含んでいる。各ビット線ＢＬ（接続ノードＣＮ）を介して接続されるセルトランジスタＣＴａ、ＣＴｂのうち、番号が同じワード線ＷＬａ、ＷＬｂ（例えば、ＷＬ０ａ、ＷＬ０ｂ）に接続される一対のセルトランジスタＣＴａ、ＣＴｂにより１つのメモリセルＭＣが形成されている。このように、メモリセルアレイ３２Ｄは、いわゆるＡＮＤ型のフラッシュメモリと同様の構造を有している。

メモリセルアレイ３２Ｄは、図３と同様に、例えば、８つのセクタＳＥＣ（ＳＥＣＡ、ＳＥＣＢ、...、ＳＥＣＨ）を有している。図２４に示したメモリセルセルアレイ３２Ｄは、図４に示したセクタＳＥＣに対応している。

図２５は、図２４に示したメモリセルセルアレイ３２Ｄを有する半導体メモリＭＥＭのメモリコア２８Ｄの例を示している。メモリコア２８Ｄは、メモリセルアレイ３２ＤおよびＸ制御回路３４Ｄを除いて、図５と同じである。すなわち、１つのセクタＳＥＣ内のビット線ＢＬは、コラムスイッチＣＳＷを介してグローバルビット線ＧＢＬに接続され、グローバルビット線ＧＢＬは、ライトアンプＷＡＭＰおよびリードアンプＲＡＭＰに接続されている。

Ｘ制御回路３４Ｄは、ソース線ＳＬ１、ＳＬ２に接続される一対のソース線ドライバＳＤＲＶを有している。なお、一対のソース線ドライバＳＤＲＶは、ビット線ＢＬ毎に形成されてもよい。Ｘ制御回路３４Ｄのその他の構成は、図５と同じである。上述したように、各メモリセルＭＣは、一対のセルトランジスタＣＴａ、ＣＴｂにより形成されている。例えば、図２５に太い破線で示したセルトランジスタＣＴａ、ＣＴｂにより１つのメモリセルＭＣ００が形成されている。

図２６は、図２５に示したメモリコア２８Ｄを有する半導体メモリＭＥＭが動作するときの信号線の電圧の例を示している。図６と同じ要素については、詳細な説明は省略する。図２６に示す電圧を用いて、読み出し動作、書き込み動作および消去動作が実行される。

読み出し動作時の電圧は、電圧ＶＷＬ、ＶＳＥＣＹ、ＶＢＬＨの値が異なることを除き、図６と同じである。書き込み動作時の電圧は、電圧ＶＷＬ、ＶＳＥＣＹの値が異なることを除き、図６と同じである。消去動作では、一対のワード線ＷＬａ、ＷＬｂ単位で消去動作が実行される。このため、消去動作を実行するメモリセルＭＣに接続されたワード線ＷＬａ、ＷＬｂ（選択ワード線）のみが負電圧ＶＮＷＬ（例えば、−１０．０Ｖ）に設定される。非選択ワード線ＷＬａ、ＷＬｂの電圧は、例えば、０Ｖに設定される。

消去動作時に、ソース線ＳＬ１、ＳＬ２は、ハイレベル電圧ＶＢＬＨ（例えば、８．０Ｖ）に設定される。消去動作が実行されるセクタＳＥＣのウエル領域ＰＷは、ハイレベル電圧ＶＰＷ（例えば、８．０Ｖ）に設定される。なお、図１７に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、半導体メモリＭＥＭは、図６と同じ電圧を用いて動作されてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、ｎチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂを含むメモリセルＭＣを有するＡＮＤ型の半導体メモリＭＥＭにおいても、メモリセルＭＣの読み出しアクセス時間ｔＲＤを短縮できる。

図２７は、別の実施形態における半導体メモリＭＥＭのメモリコア２８Ｅの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリである。メモリコア２８Ｅは、図１６に示したＸ制御回路３４Ｂおよびメモリセルアレイ３２Ｂの代わりに、Ｘ制御回路３４Ｅおよびメモリセルアレイ３２Ｅを有している。ライトアンプＷＡＭＰ、リードアンプＲＡＭＰおよびＹ制御回路３６は、図１６と同じである。半導体メモリＭＥＭのその他の構成は、図１４と同様である。メモリセルアレイ３２Ｅは、図３と同様に、例えば、８つのセクタＳＥＣ（ＳＥＣＡ、ＳＥＣＢ、...、ＳＥＣＨ）を有している。アドレス選択回路２６（図２）の動作は、図７と同じである。

Ｘ制御回路３４Ｅは、ソース線ドライバＳＤＲＶが図１６と相違している。ワードデコーダＷＤＥＣおよびワード線ドライバＷＤＲＶは、図１６と同じである。ソース線ドライバＳＤＲＶは、ソース線ＳＬ１、ＳＬ２毎に形成されている。なお、ソース線ドライバＳＤＲＶは、ビット線ＢＬ毎に形成されてもよい。

メモリセルアレイ３２Ｅは、図２４と同様に、一対のメモリブロックＭＢＬＫａ、ＭＢＬＫｂを有している。但し、セルトランジスタＣＴａ、ＣＴｂは、ｐチャネルＭＯＳトランジスタタイプである。各セルトランジスタＣＴａ、ＣＴｂは、コントロールゲートＣＧおよびフローティングゲートＦＧを含んでいる。各ビット線ＢＬ（接続ノードＣＮ）を介して接続されるセルトランジスタＣＴａ、ＣＴｂのうち、番号が同じワード線ＷＬａ、ＷＬｂ（例えば、ＷＬ０ａ、ＷＬ０ｂ）に接続される一対のセルトランジスタＣＴａ、ＣＴｂにより１つのメモリセルＭＣが形成されている。このように、メモリセルアレイ３２Ｅは、いわゆるＡＮＤ型のフラッシュメモリと同様の構造を有している。

図２８は、図２７に示したメモリコア２８Ｅを有する半導体メモリＭＥＭが動作するときの信号線の電圧の例を示している。図１７と同じ要素については、詳細な説明は省略する。

読み出し動作時および書き込み動作時の電圧は、図１７と同じである。消去動作では、一対のワード線ＷＬａ、ＷＬｂ単位で消去動作が実行される。このため、消去動作を実行するメモリセルＭＣに接続されたワード線ＷＬａ、ＷＬｂ（選択ワード線）のみが負電圧ＶＮＷＬ（例えば、−９．３Ｖ）に設定される。非選択ワード線ＷＬａ、ＷＬｂの電圧は、消去動作時に、例えば、電源電圧ＶＤＤから０Ｖに下げられる。

なお、図２８に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、半導体メモリＭＥＭの消去動作は、図１７と同じ電圧を用いて実行されてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴａ、ＣＴｂを含むメモリセルＭＣを有するＡＮＤ型の半導体メモリＭＥＭにおいても、メモリセルＭＣの読み出しアクセス時間ｔＲＤを短縮できる。

図２９は、別の実施形態における半導体メモリＭＥＭのメモリセルアレイ３２Ｆの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、フラッシュメモリである。メモリセルアレイ３２Ｆを除く構成は、図２に示した半導体メモリＭＥＭと同様である。すなわち、メモリセルアレイ３２Ｆは、図３と同様に、例えば、８つのセクタＳＥＣ（ＳＥＣＡ、ＳＥＣＢ、...、ＳＥＣＨ）を有している。図２９に示したメモリセルセルアレイ３２Ｅは、図４に示したセクタＳＥＣに対応している。

メモリセルアレイ３２Ｆは、マトリックス状に配置された複数のメモリセルＭＣを有している。各メモリセルＭＣは、ソース線ＳＬ１、ＳＬ２の間に接続ノードＣＮを介して直列に配置される一対のセルトランジスタＣＴ（ＣＴａ、ＣＴｂ）を有している。例えば、セルトランジスタＣＴａ、ＣＴｂは、ｎチャネルＭＯＳトランジスタタイプであり、コントロールゲートＣＧおよびフローティングゲートＦＧを含んでいる。

図２９の横方向に配置されるセルトランジスタＣＴａのコントロールゲートは、ワード線ＷＬａ（ＷＬ０ａ、ＷＬ１ａ、ＷＬ２ａ、...）に接続されている。図２９の横方向に配置されるセルトランジスタＣＴｂのコントロールゲートは、ワード線ＷＬｂ（ＷＬ０ｂ、ＷＬ１ｂ、ＷＬ２ｂ、...）に接続されている。図４の縦方向に接続されるメモリセルＭＣの接続ノードＣＮは、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、...）に接続されている。図２９に示すように、メモリセルアレイ３２Ｆは、いわゆるＡＮＤ型のフラッシュメモリと同様の構造を有している。

半導体メモリＭＥＭのメモリコアは、メモリセルアレイ３２Ｆが異なることを除き、図５と同じである。ビット線ＢＬは、図５と同様に、コラムスイッチＣＳＷを介してグローバルビット線ＧＢＬに接続されている。半導体メモリＭＥＭが動作するときの信号線の電圧は、図６と同じである。アドレス選択回路２６（図２）の動作は、図７と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図３０は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン等の基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、上述した半導体メモリＭＥＭのいずれかと、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）および周辺回路ＰＥＲＩ１、ＰＥＲＩ２とを有している。ＣＰＵ、ＲＡＭ、周辺回路ＰＥＲＩ１、ＰＥＲＩ２および半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。例えば、半導体メモリＭＥＭは、ＲＯＭ（Read Only Memory）として動作し、ＣＰＵにより実行されるプログラムを格納している。ＲＡＭは、ＣＰＵが扱うデータやパラメータを格納するバッファとして使用される。

ＣＰＵは、半導体メモリＭＥＭに格納されるプログラムを実行し、システム全体の動作を制御する。すなわち、ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するコントローラとして動作する。各周辺回路ＰＥＲＩ１、ＰＥＲＩ２は、システムＳＹＳに接続される入力装置または出力装置等を制御する。入力装置は、スイッチ、マイク、カメラ、タッチパネル、スイッチ等である。出力装置は、ディスプレイ、スピーカー、プリンタ等である。なお、システムＳＹＳのパワーオン時に、半導体メモリＭＥＭに格納されているプログラムを、ＤＭＡＣ（Direct Memory Access Controller）等によりＲＡＭに転送してもよい。このとき、ＣＰＵは、ＲＡＭ上のプログラムを実行する。

図３１は、図３０に示したシステムＳＹＳの動作の例を示している。まず、システムＳＹＳは、携帯機器等として動作を開始する前に、半導体メモリＭＥＭの消去動作を実行する。次に、システムＳＹＳは、ＣＰＵにより実行されるプログラムを半導体メモリＭＥＭに書き込むために、書き込み動作を実行する。半導体メモリＭＥＭに書き込まれるプログラムは、通信インタフェースを用いて、システムＳＹＳの外部から転送される。通信インタフェースは、周辺回路ＰＥＲＩ１またはＰＥＲＩ２としてシステムＳＹＳ内に形成されている。この後、ＣＰＵは、プログラムをフェッチするために、半導体メモリＭＥＭの読み出し動作を実行し、システムＳＹＳは携帯機器等として動作する。

なお、消去動作は、半導体メモリＭＥＭの製造工程（試験工程）またはシステムＳＹＳの製造工程（試験工程）で実行されてもよい。書き込み動作は、システムＳＹＳの製造工程（試験工程）で実行されてもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＢＬ‥ビット線；ＭＢＬＫａ、ＭＢＬＫｂ‥メモリブロック；ＣＧ‥コントロールゲート；ＣＮ‥接続ノード；ＣＮＴＬ‥制御回路；ＣＴａ、ＣＴｂ‥セルトランジスタ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＲＡＭＰ‥リードアンプ；ＲＥＡＤ‥読み出し回路；ＳＤＲＶ‥ソース線ドライバ；ＳＬ１、ＳＬ２‥ソース線；ＳＹＳ‥システム；ＷＡＭＰ‥ライトアンプ；ＷＤＥＣ‥ワードデコーダ；ＷＤＲＶ‥ワード線ドライバ；ＷＬａ、ＷＬｂ‥ワード線；Ｘａ、Ｘｂ‥デコード信号

Claims (7)

1. コントロールゲートおよびフローティングゲートを各々含み、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続される一対のセルトランジスタを有し、前記セルトランジスタが相補の論理を記憶する少なくとも１つのメモリセルと、
   読み出し動作時に、前記一対のセルトランジスタのコントロールゲートを活性化レベルに設定する第１制御回路と、
   前記読み出し動作時に、前記第１電圧線を第１電圧に設定し、前記第２電圧線を、前記第１電圧より高い第２電圧に設定する第２制御回路と、
   前記読み出し動作時に、前記接続ノードに生成される電圧に応じて、前記メモリセルに保持されている論理を判定する読み出し回路と
   を備え、
   前記一対のセルトランジスタはｎチャネルＭＯＳトランジスタタイプであり、
   前記第１制御回路は、前記読み出し動作において、閾値電圧が相対的に低く設定される消去状態のセルトランジスタに流れる電流を、前記一対のセルトランジスタで互いに等しくするために、前記第２電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルを、前記第１電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルより高くすること
   を特徴とする半導体メモリ。
2. コントロールゲートおよびフローティングゲートを各々含み、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続される一対のセルトランジスタを有し、前記セルトランジスタが相補の論理を記憶する少なくとも１つのメモリセルと、
   読み出し動作時に、前記一対のセルトランジスタのコントロールゲートを活性化レベルに設定する第１制御回路と、
   前記読み出し動作時に、前記第１電圧線を第１電圧に設定し、前記第２電圧線を、前記第１電圧より高い第２電圧に設定する第２制御回路と、
   前記読み出し動作時に、前記接続ノードに生成される電圧に応じて、前記メモリセルに保持されている論理を判定する読み出し回路と
   を備え、
   前記一対のセルトランジスタはｐチャネルＭＯＳトランジスタタイプであり、
   前記第１制御回路は、前記読み出し動作において、閾値電圧の絶対値が相対的に低く設定される書き込み状態のセルトランジスタに流れる電流を、前記一対のセルトランジスタで互いに等しくするために、前記第１電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルを、前記第２電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルより低くすること
   を特徴とする半導体メモリ。
3. 書き込み動作時に受ける書き込みデータが第１論理のときに前記一対のセルトランジスタの一方を選択するためのデコード信号を生成し、書き込みデータが第１論理と反対の第２論理のときに前記一対のセルトランジスタの他方を選択するためのデコード信号を生成する信号生成回路と、
   書き込み動作時に、前記接続ノードを第３電圧に設定する電圧設定回路と
   を備え、
   前記第１制御回路は、
   書き込みデータが第１論理のときに、生成された前記デコード信号に応じて前記一対のセルトランジスタの一方のコントロールゲートを第４電圧に設定し、前記一対のセルトランジスタの他方のコントロールゲートを前記第４電圧より低い第５電圧に設定し、
   書き込みデータが第２論理のときに、生成された前記デコード信号に応じて前記一対のセルトランジスタの他方のコントロールゲートを、前記第４電圧に設定し、前記一対のセルトランジスタの一方のコントロールゲートを前記第５電圧に設定し、
   前記第２制御回路は、書き込み動作時に、前記第１電圧線および前記第２電圧線を、前記第３電圧と異なる電圧に設定すること
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 前記書き込み動作において、コントロールゲートが前記第４電圧に設定された前記セルトランジスタの閾値電圧が変化し、
   前記読み出し動作時に、前記一対のセルトランジスタは、一方がオン状態になり、他方がオフ状態になること
   を特徴とする請求項３記載の半導体メモリ。
5. マトリックス状に配置される複数の前記セルトランジスタと、
   第１方向に沿って互いに隣接する一対の前記セルトランジスタにより形成される複数の前記メモリセルと、
   第１方向に並ぶ前記メモリセルの前記接続ノードに共通に接続される複数のビット線と、
   第１方向に交差する第２方向に並ぶ前記セルトランジスタのコントロールゲートに共通に接続される複数のワード線と、
   を備え、
   前記第１電圧線は、前記第２方向に並ぶ前記セルトランジスタに共通に接続され、
   前記第２電圧線は、前記第２方向に並ぶ前記セルトランジスタに共通に接続されていること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
6. マトリックス状に配置される複数の前記セルトランジスタをそれぞれ含み、第１方向に配列される一対のメモリブロックと、
   第１方向に並ぶ前記セルトランジスタのソース・ドレインの一方に共通に接続され、一対の前記メモリブロックに共通に配線される複数のビット線と、
   第１方向に交差する第２方向に並ぶ前記セルトランジスタのコントロールゲートに共通に接続される複数のワード線と、
   を備え、
   前記第１電圧線は、前記メモリブロックの一方において前記第１方向に並ぶ前記セルトランジスタのソース・ドレインの他方に接続され、
   前記第２電圧線は、前記メモリブロックの他方において前記第１方向に並ぶ前記セルトランジスタのソース・ドレインの他方に接続され、
   前記メモリセルは、前記ビット線の１つに接続される前記メモリブロックの一方の前記セルトランジスタの１つと、前記メモリブロックの他方の前記セルトランジスタの１つとにより形成されること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
7. 請求項１ないし請求項６のいずれか１項記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。

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