JP2020194611A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 読み出し性能を向上できる半導体記憶装置を提供する。【解決手段】 実施形態の半導体記憶装置は、直列接続された複数のメモリセルと、複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、読み出し動作を制御する制御回路１６とを含む。制御回路１６は、第１時刻において、複数のワード線に、接地電圧より高い第１電圧を印加し、第２時刻において、第１ワード線に、第１電圧をより低くかつ接地電圧以外の第２電圧を印加し、第３時刻において、第１ワード線に、第２電圧より高くかつメモリセルのデータを判定するための読み出し電圧を印加する。【選択図】 図８

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８−１６０２９５号公報
実施形態は、読み出し性能を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、直列接続された複数のメモリセルと、前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、読み出し動作を制御する制御回路とを具備する。前記制御回路は、第１時刻において、前記複数のワード線に、接地電圧より高い第１電圧を印加し、前記第１時刻に続く第２時刻において、第１ワード線に、前記第１電圧をより低くかつ接地電圧以外の第２電圧を印加し、前記第２時刻に続く第３時刻において、前記第１ワード線に、前記第２電圧より高くかつメモリセルのデータを判定するための読み出し電圧を印加する。
図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。 図２は、図１に示したメモリセルアレイに含まれる１個のブロックＢＬＫの回路図である。 図３は、メモリセルトランジスタの閾値分布の一例を示す模式図である。 図４は、図１に示したセンスアンプモジュールのブロック図である。 図５は、１つのセンスアンプユニットＳＡＵの回路図である。 図６は、図１に示したロウデコーダモジュールのブロック図である。 図７は、図６に示したブロックデコーダＢＤの回路図である。 図８は、第１実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を説明するタイミング図である。 図９は、第１実施形態に係る選択ワード線の詳細な電圧波形を説明する図である。 図１０は、第２実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を説明するタイミング図である。 図１１は、第２実施形態に係る選択ワード線の詳細な電圧波形を説明する図である。 図１２は、第３実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を説明するタイミング図である。 図１３は、第３実施形態に係る選択ワード線の詳細な電圧波形を説明する図である。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
［１−１］ ＮＡＮＤ型フラッシュメモリ１０の構成
本実施形態の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ１０である。図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１０のブロック図である。
ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディー／ビジー回路１４、レジスタ群１５（ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを含む）、シーケンサ（制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダモジュール１９、カラムデコーダ２０、及びセンスアンプモジュール２１などを備える。
メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎを備える。ｎは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。本明細書では、メモリセルトランジスタを、メモリセル、又はセルと呼ぶ場合もある。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ１１には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、バスを介して、外部装置（例えばメモリコントローラ）に接続される。入出力回路１２は、メモリコントローラとの間でバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路１３は、メモリコントローラからバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ）を受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１０の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ１０を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ１０にデータを入力することを可能にする。信号ＲＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ１０からデータを出力することを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。
レディー／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディー／ビジー信号ＲＢｎを生成する。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１０がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラは、ＮＡＮＤ型フラッシュメモリ１０から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ１０の状態を知ることができる。
ステータスレジスタ１５Ａは、ＮＡＮＤ型フラッシュメモリ１０の動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１６の指示に基づいて入出力回路１２に転送する。アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、カラムアドレス、及びロウアドレスを含む。ロウアドレスには、例えばブロックアドレスが含まれる。コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃは、例えばＳＲＡＭから構成される。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ１０を統括的に制御する。例えば、シーケンサ１６は、ロウデコーダモジュール１９、センスアンプモジュール２１、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
電圧生成回路１７は、ＮＡＮＤ型フラッシュメモリ１０の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプモジュール２１などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受ける。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介して、ロウデコーダモジュール１９に供給する。
ロウデコーダモジュール１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール１９は、デコードされたロウアドレスに基づいて、ブロックＢＬＫを選択する。そして、ロウデコーダモジュール１９は、選択されたブロックＢＬＫに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２０は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２０は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプモジュール２１は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプモジュール２１は、メモリセルトランジスタから読み出された読み出しデータを一時的に保持し、これを入出力回路１２へ転送する。また、センスアンプモジュール２１は、書き込み動作時には、入出力回路１２から転送された書き込みデータを一時的に保持する。そして、センスアンプモジュール２１は、書き込みデータをビット線に転送する。
［１−２］ メモリセルアレイ１１の回路構成
次に、メモリセルアレイ１１の回路構成について説明する。図２は、図１に示したメモリセルアレイ１１に含まれる１個のブロックＢＬＫの回路図である。
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。図２は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。
メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。選択トランジスタＳＴ１、ＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳが接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、個別の選択ゲート線ＳＧＳ、すなわち、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３が接続されるようにしてもよい。
各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、複数のビット線ＢＬ０〜ＢＬｍのいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、各ブロックＢＬＫに含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
各ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
［１−３］ メモリセルトランジスタＭＴの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図３は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。
３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲは、この順に高くなる。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶＲＥＡＤより低い。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
上記のようなデータの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
［１−４］ センスアンプモジュール２１の構成
図４は、図１に示したセンスアンプモジュール２１のブロック図である。
センスアンプモジュール２１は、ビット線ＢＬ０〜ＢＬｍに対応したセンスアンプユニットＳＡＵ０〜ＳＡＵｍを備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬ、ＸＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬ、ＸＤＬは、互いにデータが転送可能なように接続される。
データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＴＤＬは、センスアンプモジュール２１内のデータ演算用に使用される。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に設定可能である。
データラッチ回路ＸＤＬは、データを一時的に保持する。データラッチ回路ＸＤＬは、入出力回路１２に接続される。データラッチ回路ＸＤＬは、入出力回路１２から送られた書き込みデータを一時的に保持し、また、データラッチ回路ＳＤＬなどから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路１２とセンスアンプモジュール２１との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路１２が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路１２に転送される。データラッチ回路ＸＤＬの組をデータキャッシュとも呼ぶ。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
（センスアンプユニットＳＡＵの具体的な構成例）
次に、センスアンプユニットＳＡＵの具体的な構成例について説明する。図５は、１つのセンスアンプユニットＳＡＵの回路図である。センスアンプユニットＳＡＵに供給される複数の信号は、シーケンサ１６によって生成される。
センスアンプＳＡは、例えばｐチャネルＭＯＳトランジスタＴＲ１、ｎチャネルＭＯＳトランジスタＴＲ２〜ＴＲ１４、及びキャパシタＣＡＰを備える。
トランジスタＴＲ１のソースは、電圧ＶＨＳＡが供給される電源端子に接続され、そのドレインは、ノードＳＳＲＣに接続され、そのゲートは、データラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに接続される。
トランジスタＴＲ２のドレインは、ノードＳＳＲＣに接続され、そのソースは、電圧ＳＲＣＧＮＤが供給される電源端子に接続され、そのゲートは、ノードＩＮＶ_Ｓに接続される。電圧ＳＲＣＧＮＤは、例えば接地電圧ＶＳＳである。
トランジスタＴＲ３のドレインは、ノードＳＳＲＣに接続され、そのソースは、ノードＳＣＯＭに接続され、そのゲートには、信号ＢＬＸが入力される。
トランジスタＴＲ４のドレインは、ノードＳＣＯＭに接続され、そのソースは、電圧ＶＬＳＡが供給される電源端子に接続され、そのゲートには、信号ＮＬＯが入力される。電圧ＶＬＳＡは、例えば接地電圧ＶＳＳである。
トランジスタＴＲ５のドレインは、ノードＳＣＯＭに接続され、そのゲートには、信号ＢＬＣが入力される。トランジスタＴＲ６のドレインは、トランジスタＴＲ５のソースに接続され、そのソースは、対応するビット線ＢＬに接続され、そのゲートには、信号ＢＬＳが入力される。トランジスタＴＲ６は、高耐圧のＭＯＳトランジスタである。
トランジスタＴＲ７のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＳＣＯＭに接続され、そのゲートには、信号ＸＸＬが入力される。
キャパシタＣＡＰの一方の電極は、ノードＳＥＮに接続され、キャパシタＣＡＰの他方の電極には、クロック信号ＣＬＫＳＡが入力される。クロック信号ＣＬＫＳＡは、例えば接地電圧ＶＳＳに設定される。
トランジスタＴＲ８のドレインは、電圧ＶＨＬＢが供給される電源端子に接続され、そのソースは、ノードＳＥＮに接続され、そのゲートには、信号ＢＬＱが入力される。トランジスタＴＲ８は、ノードＳＥＮに電圧ＶＨＬＢを転送することで、ノードＳＥＮをプリチャージする。
トランジスタＴＲ９のソースには、クロック信号ＣＬＫＳＡが入力され、そのゲートは、ノードＳＥＮに接続される。トランジスタＴＲ１０のドレインは、バスＬＢＵＳに接続され、そのソースは、トランジスタＴＲ９のドレインに接続され、そのゲートには、信号ＳＴＢが入力される。信号ＳＴＢは、ビット線ＢＬに読み出されたデータを判定するタイミングを制御する。
データラッチ回路ＳＤＬは、インバータ回路ＩＮ１、ＩＮ２、及びｎチャネルＭＯＳトランジスタＴＲ１１、ＴＲ１２を備える。インバータ回路ＩＮ１の入力端子は、ノードＬＡＴ_Ｓに接続され、その出力端子は、ノードＩＮＶ_Ｓに接続される。インバータ回路ＩＮ２の入力端子は、ノードＩＮＶ_Ｓに接続され、その出力端子は、ノードＬＡＴ_Ｓに接続される。トランジスタＴＲ１１の一端は、ノードＩＮＶ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＩが入力される。トランジスタＴＲ１２の一端は、ノードＬＡＴ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＬが入力される。例えば、ノードＬＡＴ_Ｓに保持されるデータは、データラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ_Ｓに保持されるデータは、ノードＬＡＴ_Ｓに保持されるデータの反転データに相当する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬ、ＸＤＬの回路構成は、データラッチ回路ＳＤＬの回路構成と同様であるため、説明を省略する。
センスアンプユニットＳＡＵは、プリチャージ回路ＰＣ、及びバススイッチＢＳをさらに備える。
プリチャージ回路ＰＣは、バスＬＢＵＳをプリチャージする。プリチャージ回路ＰＣは、例えばｎチャネルＭＯＳトランジスタＴＲ１３を含む。トランジスタＴＲ１３のドレインは、バスＬＢＵＳに接続され、そのソースには、電圧ＶＨＬＢが供給される電源端子に接続され、そのゲートには、信号ＬＰＣが入力される。プリチャージ回路ＰＣは、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
バススイッチＢＳは、バスＬＢＵＳとバスＤＢＵＳとを接続する。バスＬＢＵＳは、データラッチ回路ＸＤＬに接続される。バススイッチＢＳは、例えばｎチャネルＭＯＳトランジスタＴＲ１４を含む。トランジスタＴＲ１４の一端は、バスＬＢＵＳに接続され、その他端は、バスＤＢＵＳに接続され、そのゲートには、信号ＤＳＷが入力される。
［１−５］ ロウデコーダモジュール１９の構成
図６は、図１に示したロウデコーダモジュール１９のブロック図である。ロウデコーダモジュール１９は、複数のロウデコーダＲＤ（ＲＤ０〜ＲＤｎ）を備える。ロウデコーダＲＤ０〜ＲＤｎはそれぞれ、ブロックＢＬＫ０〜ＢＬＫｎに対応して設けられる。
各ロウデコーダＲＤは、ブロックデコーダＢＤ、及び転送スイッチ群ＳＷを備える。転送スイッチ群ＳＷは、ｎチャネルＭＯＳトランジスタＴＴ０〜ＴＴ１２、ＵＤＴ０〜ＵＤＴ３、ＵＳＴを備える。トランジスタＴＴ０〜ＴＴ１２、ＵＤＴ０〜ＵＤＴ３、ＵＳＴは、高耐圧トランジスタで構成される。
ブロックデコーダＢＤは、アドレスレジスタ１５Ｂから受信したブロックアドレスをデコードする。ブロックデコーダＢＤは、デコードの結果、当該ブロックデコーダＢＤに対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、ハイレベルの信号ＢＬＫＳＥＬ、及びローレベルの信号ＲＤＥＣＡＤｎを出力する。また、ブロックデコーダＢＤは、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、ローレベルの信号ＢＬＫＳＥＬ、及びハイレベルの信号ＲＤＥＣＡＤｎを出力する。
トランジスタＴＴ０〜ＴＴ１１のゲートには、信号ＢＬＫＳＥＬが入力される。トランジスタＴＴ０〜ＴＴ７のドレインはそれぞれ、信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＴ０〜ＴＴ７のソースはそれぞれ、ワード線ＷＬ０〜ＷＬ８に接続される。トランジスタＴＴ８〜ＴＴ１１のドレインはそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＴ８〜ＴＴ１１のソースはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＴ１２のドレインは、信号線ＳＧＳＤに接続され、そのソースは、選択ゲート線ＳＧＳに接続される。
トランジスタＵＤＴ０〜ＵＤＴ３、ＵＳＴのゲートには、信号ＲＤＥＣＡＤｎが入力される。トランジスタＵＤＴ０〜ＵＤＴ３のドレインはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、トランジスタＵＤＴ０〜ＵＤＴ３のソースは、接地電圧ＶＳＳが印加される接地端子に接続される。トランジスタＵＳＴのドレインは、選択ゲート線ＳＧＳに接続され、そのソースは、接地電圧ＶＳＳが印加される接地端子に接続される。
したがって、例えば、選択ブロックＢＬＫに対応する転送スイッチ群ＳＷでは、トランジスタＴＴ０〜ＴＴ１２はオン状態となり、トランジスタＵＧＴ０〜ＵＧＴ３、ＵＳＴはオフ状態となる。これにより、ワード線ＷＬ０〜ＷＬ７はそれぞれ信号線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、選択ゲート線ＳＧＳは信号線ＳＧＳＤに接続される。
他方、非選択ブロックＢＬＫに対応する転送スイッチ群ＳＷでは、トランジスタＴＴ０〜ＴＴ１２はオフ状態となり、トランジスタＵＧＴ０〜ＵＧＴ３、ＵＳＴはオン状態となる。これにより、ワード線ＷＬは信号線ＣＧから分離され、選択ゲート線ＳＧＤ、ＳＧＳはそれぞれ、信号線ＳＧＤＤ、ＳＧＳＤから分離される。
ドライバ１８は、アドレスレジスタ１５Ｂから受信したアドレスに従って、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤに電圧を供給する。ドライバ１８から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群ＳＷ内のトランジスタＴＴ０〜ＴＴ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳに転送される。
次に、ロウデコーダＲＤに含まれるブロックデコーダＢＤの構成の一例について説明する。図７は、図６に示したブロックデコーダＢＤの回路図である。ブロックデコーダＢＤは、ＮＡＮＤゲートＮＤ、インバータ回路ＩＮＶ、及びレベルシフタＬＳを備える。
ＮＡＮＤゲートＮＤの入力端子には、アドレスレジスタ１５ＢからフロックアドレスＢＬＫＡＤＤが入力される。ブロックアドレスＢＬＫＡＤＤは、選択ブロックでは全てのビットがハイレベル、非選択ブロックでは少なくとも１つのビットがローレベルとなる。ＮＡＮＤゲートＮＤは、信号ＲＤＥＣＡＤｎを出力する。
インバータ回路ＩＮＶの入力端子は、ＮＡＮＤゲートＮＤの出力端子に接続される。インバータ回路ＩＮＶは、信号ＲＤＥＣＡＤを出力する。信号ＲＤＥＣＡＤは、レベルシフタＬＳに入力される。
レベルシフタＬＳは、昇圧電圧ＶＰＰＨを受ける。レベルシフタＬＳは、昇圧電圧ＶＰＰＨを目標電圧として、信号ＲＤＥＣＡＤを昇圧する。レベルシフタＬＳは、昇圧の結果として、信号ＢＬＫＳＥＬを出力する。
以上の構成により、ブロックデコーダＢＤは、互いに異なる論理レベルを有する信号ＢＬＫＳＥＬ、及び信号ＲＤＥＣＡＤｎを転送スイッチ群ＳＷに出力することができる。
［１−６］ 読み出し動作
上記のように構成されたＮＡＮＤ型フラッシュメモリ１０の読み出し動作について説明する。
１つのＮＡＮＤストリング内で隣接するメモリセルトランジスタの間でバンドのポテンシャルの差が大きくなると、バンド間トンネル電流が発生する可能性がある。バンド間トンネル電流が発生すると、ホットキャリアが生じ、電荷蓄積層に電荷が注入される場合がある。この場合、メモリセルトランジスタの閾値電圧が変動してしまい、読み出し動作においてフェイルビットが増加してしまう。
本実施形態では、読み出し動作の最初の期間に、ＮＡＮＤストリング内の複数のメモリセルトランジスタをオンさせ、メモリセルトランジスタにチャネルを形成する。これにより、隣接するメモリセルトランジスタ間でポテンシャルの差を低減する。
図８は、ＮＡＮＤ型フラッシュメモリ１０の読み出し動作を説明するタイミング図である。図面及び明細書において、選択ワード線を“ＷＬ_ｓｅｌ”、非選択ワード線を“ＷＬ_ｕｓｅｌ”、選択された選択ゲート線ＳＧＤを“ＳＧＤ_ｓｅｌ”、非選択の選択ゲート線ＳＧＤを“ＳＧＤ_ｕｓｅｌ”と表記する。選択ワード線とは、ブロックＢＬＫに配設された複数のワード線のうち読み出し対象の１本のワード線であり、非選択ワード線とは、選択ワード線以外の複数のワード線である。選択された選択ゲート線ＳＧＤとは、ブロックＢＬＫに配設された複数の選択ゲート線ＳＧＤのうち読み出し対象のストリングユニットＳＵに配設された選択ゲート線ＳＧＤであり、非選択の選択ゲート線ＳＧＤとは、選択された選択ゲート線ＳＧＤ以外の複数の選択ゲート線ＳＧＤである。
時刻ｔ０において、ロウデコーダモジュール１９は、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ゲート線ＳＧＳ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌの昇圧を開始する。
時刻ｔ１において、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌが電圧ＶＳＰまで昇圧される。これにより、各ＮＡＮＤストリング内の全てのトランジスタがオンする。そして、各ＮＡＮＤストリングにおいて、複数のメモリセルトランジスタにチャネルが形成され、隣接メモリセルトランジスタ間のポテンシャルの差が低減される。
電圧ＶＳＰは、メモリセルトランジスタをオンさせる電圧であり、電圧ＶＲＥＡＤ以下に設定される。例えば、電圧ＶＳＰは、電圧ＶＲＥＡＤより所定電圧だけ低く設定される。具体的には、隣接するメモリセルトランジスタ間においてバンド間トンネル電流が発生する最小の電位差をＶ＿ｂｔｂｔとすると、電圧ＶＳＰは、（ＶＲＥＡＤ−ＶＳＰ）＜Ｖ＿ｂｔｂｔの関係を満たすように設定される。
時刻ｔ１の後、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌ、及び選択ゲート線ＳＧＤ_ｕｓｅｌを降圧する。選択ゲート線ＳＧＤ_ｕｓｅｌは、０Ｖに設定される。
時刻ｔ２において、センスアンプモジュール２１は、ビット線ＢＬに、電圧ＶＢＬを印加する。また、シーケンサ１６は、ソース線ＳＬに、電圧ＶＳＬを印加する。電圧ＶＢＬは、接地電圧ＶＳＳより高く設定される。電圧ＶＳＬは、接地電圧ＶＳＳ以上、かつ電圧ＶＢＬより低く設定される。
当該読み出し動作における１回目の読み出し電圧を“ＶＣＧＲＶ１”とする。読み出し電圧ＶＣＧＲＶ１は、図３で説明した複数の読み出し電圧のいずれかに対応する。時刻ｔ２の後、選択ワード線ＷＬ_ｓｅｌの電位が“ＶＣＧＲＶ１−ΔＶ”まで降下する。
電圧“ＶＣＧＲＶ１−ΔＶ”は、０Ｖより大きく、かつ読み出し電圧ＶＣＧＲＶ１より低く設定される。電位ΔＶは、例えば０．５Ｖ程度である。電位“ＶＣＧＲＶ１−ΔＶ”は、例えば正電圧である。なお、電位“ＶＣＧＲＶ１−ΔＶ”は、０Ｖ以外の負電圧であってもよい。
電圧ΔＶは、例えば電圧ＶＳＰに応じて適宜設定可能である。電圧ΔＶの設定方法としては、以下の条件（１）〜（３）が挙げられる。
（１）電圧ＶＳＰが大きいほど、電圧ΔＶが大きい。又は、電圧ＶＳＰが小さいほど、電圧ΔＶが小さい。
（２）電圧ＶＳＰが大きいほど、電圧ΔＶが小さい。又は、電圧ＶＳＰが小さいほど、電圧ΔＶが大きい。
（３）電圧ＶＳＰに依存せず、電圧ΔＶは一定である。
本実施形態では、例えば条件（１）が適用される。
時刻ｔ３において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌの昇圧を開始し、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＣＧＲＶ１を印加する。また、ロウデコーダモジュール１９は、選択ゲート線ＳＧＤ_ｓｅｌ、及び選択ゲート線ＳＧＳに、電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態にする電圧である。ロウデコーダモジュール１９は、非選択ワード線ＷＬ_ｕｓｅｌに、電圧ＶＲＥＡＤを印加する。電圧ＶＳＧ、及び電圧ＶＲＥＡＤはそれぞれ、電圧ＶＳＰより高い。
その後、センスアンプモジュール２１は、ビット線ＢＬの電流を検知し、選択ワード線ＷＬ_ｓｅｌに接続されたメモリセルトランジスタの閾値電圧を判定する。
続いて、２回目の読み出し動作が行われる。時刻ｔ４において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＣＧＲＶ２（＞ＶＣＧＲＶ１）を印加する。その後、センスアンプモジュール２１は、ビット線ＢＬの電流を検知し、選択ワード線ＷＬ_ｓｅｌに接続されたメモリセルトランジスタの閾値電圧を判定する。
時刻ｔ５において、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの電圧がリセットされる。
図９は、選択ワード線ＷＬ_ｓｅｌの詳細な電圧波形を説明する図である。図９に示した時間は、図８に示した時間に対応している。
ワード線ＷＬの一端は、ロウデコーダモジュール１９に接続される。ロウデコーダモジュール１９を基準にして、１本のワード線ＷＬに接続された複数のメモリセルトランジスタを３つのグループに区分けする。すなわち、ロウデコーダモジュール１９に近いメモリセル群をニア側のメモリセル群、ロウデコーダモジュール１９から遠いメモリセル群をファー側のメモリセル群、ニア側とファー側との間のメモリセル群を中間（Ｍｉｄ）のメモリセル群と定義する。図９には、１本のワード線ＷＬのうち、ニア側のメモリセル群に対応する部分と、中間のメモリセル群に対応する部分と、ファー側のメモリセル群に対応する部分との電圧波形を示している。
例えばワード線ＷＬを昇圧する場合、ワード線ＷＬのＲＣ時定数（抵抗Ｒと容量Ｃとの積）に起因して、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分でそれぞれ電位が異なる。昇圧時及び降圧時において、ニア側のワード線部分の電圧の傾きが最も大きく、中間のワード線部分、及びファー側のワード線部分の順に電圧の傾きが小さくなる。
図９の時刻ｔ１において、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分の電位が最も高く、中間のワード線部分、及びファー側のワード線部分の順に電位が低くなる。その後、選択ワード線ＷＬ_ｓｅｌが電圧“ＶＣＧＲＶ１−ΔＶ”まで降下される。
時刻ｔ３において、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分の順に電位が低くなる。その後、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ１が印加される。
時刻ｔ_ｓｐにおいて、選択ワード線ＷＬ_ｓｅｌの電位が安定する。すなわち、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分の電位が略同じに設定される。
本実施形態では、選択ワード線ＷＬ_ｓｅｌに電圧ＶＳＰを印加した後、選択ワード線ＷＬ_ｓｅｌの電位を降下させる過程において、ファー側のワード線部分の電位をより速く読み出し電圧ＶＣＧＲＶ１に設定できる。これにより、セットアップ時間（時間ｔ１〜ｔ_ｓｐ）を短くすることができる。
［１−７］ 第１実施形態の効果
例えば、ワード線ＷＬに電圧ＶＳＰを印加した後、接地電圧ＶＳＳまで降下させ、その後、読み出し電圧ＶＣＧＲＶ１を印加するものとする。この場合、ファー側のワード線部分が読み出し電圧ＶＣＧＲＶ１より低い電位まで降下し、その後、読み出し電圧ＶＣＧＲＶ１に設定される可能性がある。これにより、ワード線の電位が安定する時間が長くなる。また、ワード線ＷＬに接地電圧ＶＳＳを印加した後、ファー側のワード線部分があまり降下していないタイミングで、ワード線ＷＬに読み出し電圧ＶＣＧＲＶ１を印加した場合も、ファー側のワード線部分が読み出し電圧ＶＣＧＲＶ１に安定する時間が長くなる。
これに対して、第１実施形態では、選択ワード線ＷＬ_ｓｅｌに電圧ＶＳＰを印加した後、選択ワード線ＷＬ_ｓｅｌを電圧“ＶＣＧＲＶ１−ΔＶ”まで降下させる。その後、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ１を印加するようにしている。
従って第１実施形態によれば、選択ワード線ＷＬ_ｓｅｌに電圧ＶＳＰを印加してから選択ワード線ＷＬ_ｓｅｌが読み出し電圧ＶＣＧＲＶ１に安定するまでのセットアップ時間を短縮することができる。これにより、読み出し時間を短縮することができる。結果として、ＮＡＮＤ型フラッシュメモリ１０の性能、特に読み出し性能を向上できる。
［２］ 第２実施形態
第２実施形態では、選択ワード線ＷＬ_ｓｅｌに、バンド間トンネル電流を抑制するための電圧ＶＳＰを印加した後、選択ワード線ＷＬ_ｓｅｌの電圧を２段階で制御する。すなわち、選択ワード線ＷＬ_ｓｅｌを一旦０Ｖまで降下させる。その後、選択ワード線ＷＬ_ｓｅｌに、電圧“ＶＣＧＲＶ１−ΔＶ”、読み出し電圧ＶＣＧＲＶ１の順に印加するようにしている。
［２−１］ 読み出し動作
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１０の読み出し動作について説明する。図１０は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１０の読み出し動作を説明するタイミング図である。
時刻ｔ０において、ロウデコーダモジュール１９は、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ゲート線ＳＧＳ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌの昇圧を開始する。
時刻ｔ１において、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌが電圧ＶＳＰまで昇圧される。これにより、各ＮＡＮＤストリングにおいて、複数のメモリセルトランジスタにチャネルが形成され、隣接メモリセルトランジスタ間のポテンシャルの差が低減される。
時刻１の後、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌ、及び選択ゲート線ＳＧＤ_ｕｓｅｌを降圧し、選択ワード線ＷＬ_ｓｅｌ、及び選択ゲート線ＳＧＤ_ｕｓｅｌに０Ｖを印加する。
時刻ｔ２において、センスアンプモジュール２１は、ビット線ＢＬに、電圧ＶＢＬを印加する。また、シーケンサ１６は、ソース線ＳＬに、電圧ＶＳＬを印加する。
時刻ｔ３において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌに、電圧“ＶＣＧＲＶ１−ΔＶ”を印加する。
時刻ｔ４において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＣＧＲＶ１を印加する。その後の動作は、第１実施形態と同じである。
図１１は、選択ワード線ＷＬ_ｓｅｌの詳細な電圧波形を説明する図である。図１１に示した時間は、図１０に示した時間に対応している。
時刻ｔ１において、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分の電位が最も高く、中間のワード線部分、及びファー側のワード線部分の順に電位が低くなる。その後、選択ワード線ＷＬ_ｓｅｌに０Ｖが印加される。これにより、ニア側のワード線部分の電位が概略０Ｖまで降下する。この場合、中間のワード線部分、及びファー側のワード線部分の電位をより速く降下させることができる。
時刻ｔ３において、選択ワード線ＷＬ_ｓｅｌの昇圧が開始され、選択ワード線ＷＬ_ｓｅｌに電圧“ＶＣＧＲＶ１−ΔＶ”が印加される。時刻ｔ４において、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ１が印加される。
時刻ｔ_ｓｐにおいて、選択ワード線ＷＬ_ｓｅｌの電位が安定する。すなわち、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分の電位が略同じに設定される。
本実施形態では、選択ワード線ＷＬ_ｓｅｌを一旦０Ｖまで降下させることで、ファー側のワード線部分の電位を、読み出し電圧ＶＣＧＲＶ１付近までより速く降下させることができる。これにより、セットアップ時間（時間ｔ１〜ｔ_ｓｐ）を短くすることができる。
［２−２］ 第２実施形態の変形例
第２実施形態では、期間ｔ２〜ｔ３において、選択ワード線ＷＬ_ｓｅｌを一旦０Ｖまで降下させている。しかし、０Ｖに限らず、期間ｔ２〜ｔ３において、選択ワード線ＷＬ_ｓｅｌを負電圧まで降下させてもよい。そして、選択ワード線ＷＬ_ｓｅｌに負電圧を印加した後、選択ワード線ＷＬ_ｓｅｌに電圧“ＶＣＧＲＶ１−ΔＶ”が印加される。
この変形例によれば、ファー側のワード線部分の電位をより速く降下させることができる。
［２−３］ 第２実施形態の効果
第２実施形態では、選択ワード線ＷＬ_ｓｅｌに、バンド間トンネル電流を抑制するための電圧ＶＳＰを印加した後、選択ワード線ＷＬ_ｓｅｌに、０Ｖ、及び電圧“ＶＣＧＲＶ１−ΔＶ”を順に印加する。その後、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ１を印加するようにしている。
従って、第２実施形態によれば、選択ワード線ＷＬ_ｓｅｌに電圧ＶＳＰを印加してから選択ワード線ＷＬ_ｓｅｌが読み出し電圧ＶＣＧＲＶ１に安定するまでのセットアップ時間を短縮することができる。これにより、読み出し時間を短縮することができる。結果として、ＮＡＮＤ型フラッシュメモリ１０の性能、特に読み出し性能を向上できる。
［３］ 第３実施形態
第３実施形態は、相対的に高い読み出し電圧を用いた読み出し動作の後に、相対的に低い読み出し電圧を用いた読み出し動作を行う実施例である。例えば、１回目の読み出し動作で相対的に高い読み出し電圧ＶＣＧＲＶ２（＞ＶＣＧＲＶ１）を用い、２回目の読み出し動作で相対的に低い読み出し電圧ＶＣＧＲＶ１を用いるようにしている。
［３−１］ 読み出し動作
第３実施形態に係るＮＡＮＤ型フラッシュメモリ１０の読み出し動作について説明する。図１２は、第３実施形態に係るＮＡＮＤ型フラッシュメモリ１０の読み出し動作を説明するタイミング図である。以下に、２回の読み出し動作を連続して行う場合を例に挙げて説明する。
まず、１回目の読み出し動作が行われる。時刻ｔ０において、ロウデコーダモジュール１９は、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ゲート線ＳＧＳ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌの昇圧を開始する。
時刻ｔ１において、選択ゲート線ＳＧＤ_ｓｅｌ、選択ゲート線ＳＧＤ_ｕｓｅｌ、選択ワード線ＷＬ_ｓｅｌ、及び非選択ワード線ＷＬ_ｕｓｅｌが電圧ＶＳＰまで昇圧される。これにより、各ＮＡＮＤストリングにおいて、複数のメモリセルトランジスタにチャネルが形成され、隣接メモリセルトランジスタ間のポテンシャルの差が低減される。
時刻１の後、ロウデコーダモジュール１９は、選択ゲート線ＳＧＤ_ｓｅｌに電圧ＶＳＧを印加し、選択ゲート線ＳＧＤ_ｕｓｅｌに０Ｖを印加し、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ２を印加し、非選択ワード線ＷＬ_ｕｓｅｌに電圧ＶＲＥＡＤを印加する。
時刻ｔ２において、センスアンプモジュール２１は、ビット線ＢＬに、電圧ＶＢＬを印加する。また、シーケンサ１６は、ソース線ＳＬに、電圧ＶＳＬを印加する。その後、センスアンプモジュール２１は、ビット線ＢＬの電流を検知し、選択ワード線ＷＬ_ｓｅｌに接続されたメモリセルトランジスタの閾値電圧を判定する。
続いて、２回目の読み出し動作が行われる。時刻ｔ３において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌを降圧し、選択ワード線ＷＬ_ｓｅｌに電圧“ＶＣＧＲＶ１−ΔＶ”を印加する。電圧“ＶＣＧＲＶ１−ΔＶ”の条件は、第１実施形態と同じである。読み出し電圧ＶＣＧＲＶ１は、読み出し電圧ＶＣＧＲＶ２より低い。
時刻ｔ４において、ロウデコーダモジュール１９は、選択ワード線ＷＬ_ｓｅｌに、読み出し電圧ＶＣＧＲＶ１を印加する。その後、センスアンプモジュール２１は、ビット線ＢＬの電流を検知し、選択ワード線ＷＬ_ｓｅｌに接続されたメモリセルトランジスタの閾値電圧を判定する。
時刻ｔ５において、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの電圧がリセットされる。
図１３は、選択ワード線ＷＬ_ｓｅｌの詳細な電圧波形を説明する図である。図１３に示した時間は、図１２に示した時間に対応している。
期間ｔ３〜ｔ４において、選択ワード線ＷＬ_ｓｅｌが電圧“ＶＣＧＲＶ１−ΔＶ”まで降下される。ＲＣ時定数により、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分の順に速く電位が降下される。時刻ｔ４において、ニア側のワード線部分の電位が最も低く、中間のワード線部分、及びファー側のワード線部分の順に電位が高くなる。ニア側のワード線部分の電位は、概略電圧“ＶＣＧＲＶ１−ΔＶ”である。
その後、選択ワード線ＷＬ_ｓｅｌに電圧ＶＣＧＲＶ１が印加される。時刻ｔ_ｓｐにおいて、選択ワード線ＷＬ_ｓｅｌの電位が安定する。すなわち、選択ワード線ＷＬ_ｓｅｌのうち、ニア側のワード線部分、中間のワード線部分、及びファー側のワード線部分の電位が略同じに設定される。
本実施形態では、選択ワード線ＷＬ_ｓｅｌを電圧“ＶＣＧＲＶ１−ΔＶ”まで降下させることで、ファー側のワード線部分の電位が読み出し電圧ＶＣＧＲＶ１より大きく落ち込むのを抑制できる。これにより、セットアップ時間（期間ｔ３〜ｔ_ｓｐ）を短縮することができる。
［３−２］ 第３実施形態の効果
第３実施形態では、連続した２回の読み出し動作において、１回目の読み出し電圧ＶＣＧＲＶ２が相対的に高く、２回目の読み出し電圧ＶＣＧＲＶ１相対的に低く設定される。そして、２回目の読み出し動作において、選択ワード線ＷＬ_ｓｅｌの電位を電圧“ＶＣＧＲＶ１−ΔＶ”まで降下させた後、選択ワード線ＷＬ_ｓｅｌに読み出し電圧ＶＣＧＲＶ１を印加するようにしている。
従って、第３実施形態によれば、選択ワード線ＷＬ_ｓｅｌに１回目の読み出し電圧ＶＣＧＲＶ２を印加してから選択ワード線ＷＬ_ｓｅｌが２回目の読み出し電圧ＶＣＧＲＶ１に安定するまでのセットアップ時間を短縮することができる。これにより、読み出し時間を短縮することができる。結果として、ＮＡＮＤ型フラッシュメモリ１０の性能、特に読み出し性能を向上できる。
なお、第３実施形態に第２実施形態を適用することも可能である。
また、第３実施形態は、相対的に高い読み出し電圧ＶＣＧＲＶ２を用いた読み出し動作の後に、相対的に低い読み出し電圧ＶＣＧＲＶ１を用いた読み出し動作を行うという処理が含まれていれば、３回以上の読み出し動作を連続して行う場合にも適用可能である。３回の読み出しを例に挙げると、読み出し電圧ＶＣＧＲＶ１、読み出し電圧ＶＣＧＲＶ２、読み出し電圧ＶＣＧＲＶ３の順に電圧が高くなるものとする。この場合、読み出し電圧ＶＣＧＲＶ１、読み出し電圧ＶＣＧＲＶ３、読み出し電圧ＶＣＧＲＶ２の順に読み出し動作を行う。すなわち、相対的に低い読み出し電圧、高い読み出し電圧、中間の読み出し電圧の順に読み出し動作を行う。そして、読み出し電圧ＶＣＧＲＶ２を用いた読み出し動作の前に、選択ワード線ＷＬ_ｓｅｌに電圧“ＶＣＧＲＶ２−ΔＶ”を印加する。さらにこの例の場合、読み出し電圧ＶＣＧＲＶ１を用いた１回目の読み出し動作に第１実施形態を適用することも可能である。
本明細書において、“接続”とは、電気的に接続されていることを示し、例えば、接続された２つの素子の間に、別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディー／ビジー回路、１５…レジスタ群、１６…シーケンサ、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダモジュール、２０…カラムデコーダ、２１…センスアンプモジュール、ＲＤ…ロウデコーダ、ＢＤ…ブロックデコーダ、ＳＷ…転送スイッチ群。

Claims (5)

  1. 直列接続された複数のメモリセルと、
    前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
    読み出し動作を制御する制御回路と、
    を具備し、
    前記制御回路は、
    第１時刻において、前記複数のワード線に、接地電圧より高い第１電圧を印加し、
    前記第１時刻に続く第２時刻において、第１ワード線に、前記第１電圧をより低くかつ接地電圧以外の第２電圧を印加し、
    前記第２時刻に続く第３時刻において、前記第１ワード線に、前記第２電圧より高くかつメモリセルのデータを判定するための読み出し電圧を印加する
    半導体記憶装置。
  2. 前記複数のメモリセルの一端に接続されたビット線と、
    前記複数のメモリセルの他端に接続されたソース線と、
    をさらに具備し、
    前記制御回路は、前記第３時刻の前に、前記ビット線に、第３電圧を印加し、前記ソース線に、前記第３電圧より低い第４電圧を印加する
    請求項１に記載の半導体記憶装置。
  3. 前記ビット線と前記複数のメモリセルとの間に接続された第１選択トランジスタと、
    前記ソース線と前記複数のメモリセルとの間に接続された第２選択トランジスタと、
    前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
    前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
    をさらに具備し、
    前記制御回路は、前記第１時刻において、前記第１及び第２選択ゲート線に、前記第１電圧を印加する
    請求項２に記載の半導体記憶装置。
  4. 直列接続された複数のメモリセルと、
    前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
    読み出し動作を制御する制御回路と、
    を具備し、
    前記制御回路は、
    第１時刻において、前記複数のワード線に、接地電圧より高い第１電圧を印加し、
    前記第１時刻に続く第２時刻において、第１ワード線に、接地電圧又は負電圧からなる第２電圧を印加し、
    前記第２時刻に続く第３時刻において、前記第１ワード線に、前記第１電圧をより低くかつ前記第２電圧より高い第３電圧を印加し、
    前記第３時刻に続く第４時刻において、前記第１ワード線に、前記第３電圧より高くかつメモリセルのデータを判定するための読み出し電圧を印加する
    半導体記憶装置。
  5. 直列接続された複数のメモリセルと、
    前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
    読み出し動作を制御する制御回路と、
    を具備し、
    前記制御回路は、
    第１時刻において、第１ワード線に、メモリセルのデータを判定するための第１読み出し電圧を印加し、
    前記第１時刻に続く第２時刻において、前記第１ワード線に、前記第１読み出し電圧をより低くかつ接地電圧以外の第１電圧を印加し、
    前記第２時刻に続く第３時刻において、前記第１ワード線に、前記第１電圧より高くかつ前記第１読み出し電圧より低くかつ前記メモリセルのデータを判定するための第２読み出し電圧を印加する
    半導体記憶装置。
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