JP2011054249A - 半導体記憶装置 - Google Patents

Abstract

【課題】データラッチが一つのセンスアンプを用いて、書き込みデータを破壊することなくフラグデータ読み出しを可能とした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、同時書き込み及び読み出しが行なわれる１ページ範囲に通常データ領域とフラグデータ領域とが割り付けられた不揮発性メモリセルアレイと、１ページ分のセンスアンプを有し、各センスアンプが書き込みデータを保持するデータラッチ１１を備えたセンスアンプ回路とを備えて、データ書き込み時にフラグデータ領域のフラグデータ読み出しが行なわれる。センスアンプ回路によるフラグデータの読み出し時、フラグデータ領域対応のセンスアンプでは、読み出されたフラグデータがデータラッチ１１に転送され、通常データ領域対応のセンスアンプでは、読み出されたセルデータに拘わらず前記データラッチ１１が保持する書き込みデータが再書き込みされる。
【選択図】図３

Description

この発明は、不揮発性メモリセルアレイを有する半導体記憶装置に係り、特に書き込み時のフラグ読み出し制御を考慮したセンスアンプ回路方式に関する。

電気的書き換え可能な不揮発性メモリセルを複数個直列接続してＮＡＮＤセルユニット（ＮＡＮＤストリング）を構成するＮＡＮＤ型フラッシュメモリは、大容量化により需要がますます増えている。

近年の大容量ＮＡＮＤ型フラッシュメモリでは、通常データ領域の外にフラグデータ領域を用意し、ここに例えばプロテクト情報を書き込んで特定のブロックを書込み禁止にする、といった手法が用いられる（例えば、特許文献１参照）。

ＮＡＮＤ型フラッシュメモリの通常の書き込みコマンドシーケンスでは、書き込みコマンド入力、アドレス入力、書き込みデータ入力及び書き込み実行コマンド入力がこの順に行なわれ、書き込み実行コマンド入力後に、内部書き込み動作開始に先立ってフラグデータ読み出し動作が行われる。このような書き込みコマンドシーケンスで上述のプロテクトフラグ機能を実現するためには、フラグデータ読み出し時、すでにロードされている書き込みデータが破壊されないようにすることが必要である。

書き込みデータを保持しながら、フラグデータを読み出し可能とするためには、例えばセンスアンプが複数のデータラッチを備えればよい。

多値データ記憶（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）方式の場合には、第１ページ書き込みデータを保持し、これを参照しながら第２ページデータ書き込みを行なうという必要性から、通常センスアンプが複数のデータラッチを備える（例えば、特許文献２参照）。このようなセンスアンプであれば、書き込みデータを破壊することなく、フラグデータを読み出すことが可能である。

しかし、２値データ記憶（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式では、単純にはセンスアンプは一つしかデータラッチを持たない（例えば、特許文献３参照）。このようなシンプルなセンスアンプでは、何らかの対策を講じないと、上述の書き込みコマンドシーケンスを適用したときに、書き込みデータが破壊されてしまう。

特開２００７−３２３３２１号公報 特開２００９−０７０５０１号公報 特開２００５−１１６１０２号公報

この発明は、データラッチが一つのセンスアンプを用いて、書き込みデータを破壊することなくフラグデータ読み出しを可能とした半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、同時書き込み及び読み出しが行なわれる１ページ範囲に通常データ領域とフラグデータ領域とが割り付けられた不揮発性メモリセルアレイと、
１ページ分のセンスアンプを有し、各センスアンプが書き込みデータを保持するデータラッチを備えたセンスアンプ回路とを備え、
データ書き込み時、前記フラグデータ領域のフラグデータ読み出しが行なわれる半導体記憶装置であって、
前記センスアンプ回路によるフラグデータの読み出し時、前記フラグデータ領域対応のセンスアンプでは、読み出されたフラグデータが前記データラッチに転送され、前記通常データ領域対応のセンスアンプでは、読み出されたセルデータに拘わらず前記データラッチが保持する書き込みデータが再書き込みされる
ことを特徴とする。

この発明によると、データラッチが一つのセンスアンプを用いて、書き込みデータを破壊することなくフラグデータ読み出しを可能とした半導体記憶装置を提供することができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。 同フラッシュメモリのメモリセルアレイを示す図である。 同フラッシュメモリのセンスアンプを示す図である。 同フラッシュメモリの書き込みコマンドシーケンスを示す図である。 同フラッシュメモリの１ページデータ構成を示す図である。 同フラッシュメモリのフラグデータ読み出し動作タイミング図である。 同じくフラグデータ読み出し時の通常データ領域とフラグデータ領域のセンスアンプ各ノードのデータ変化を示す図である。 同じくフラグデータ読み出し時に書き込みデータＰｄａｔａが保持される様子を示す真理値表である。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭ０−Ｍ３１とその両端に配置された二つの選択トランジスタＳ１，Ｓ２を基本とする。

ＮＡＮＤストリングＮＵは、その一端が選択トランジスタＳ１を介してビット線ＢＬ（ＢＬｅ又はＢＬｏ）に接続され、他端が選択トランジスタＳ２を介して、メモリアレイ１内で共通のソース線ＣＥＬＳＲＣに接続される。

メモリセルは例えば、Ｎ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲートを有するＭＯＳトランジスタである。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、データを不揮発に記憶させる。

ＮＡＮＤストリングＮＵ内の各メモリセルの制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤストリングの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎが配列される。

ロウデコーダ２は、アドレスに従ってブロックを選択し、選択ブロック内のワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動する。

センスアンプ回路３は、１ページ分のセンスアンプＳ／Ａを有する。センスアンプ回路２とセルアレイ１の間では、１ページ単位で読み出し／書き込みデータが一括転送される。カラムデコーダ４は、そのような書き込み／読み出しデータを１カラムずつ選択する。これにより、読み出し／書き込みデータＤａｔａについて、センスアンプ回路２と外部Ｉ／Ｏ端子の間で、シリアルデータ転送がなされる。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンドＣＭＤ入力を伴って実現している。コマンドＣＭＤは、Ｉ／Ｏバッファ６を介して、内部コントローラ５に取り込まれ、デコードされて回路動作制御に供される。内部コントローラ５は、外部制御信号（チップイネーブルＣＥｎ，書き込みイネーブルＷＥｎ，読み出しイネーブルＲＥｎ，アドレスラッチイネーブルＡＬＥ又はコマンドラッチイネーブルＣＬＥ等）と、データＩＯ端子から与えられるコマンドＣＭＤにより制御されて、書き込み、読み出し又は消去の内部動作制御を行なうことになる。

アドレスＡｄｄは、Ｉ／Ｏバッファ６を介してアドレスレジスタ７に取り込まれ、ロウデコーダ２及びカラムデコーダ４に転送されて、アドレス選択が行われる。

高電圧発生回路８は、内部コントローラ５に制御されて、書き込み電圧、書き込みパス電圧、読み出しパス電圧その他、ロウデコーダ２やセンスアンプ回路３に必要な高電圧（昇圧電圧）を発生する。

図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＢＬＳｅ，ＢＬＳｏにより駆動される選択トランジスタＳＴにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏが選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。

このセンスアンプ方式の場合は、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。

図３は、一つのセンスアンプＳＡの構成例を示す。ＴＣＡＰがセンスノードであり、これはクランプ用ＮＭＯＳトランジスタＱ１を介し、ビット線選択トランジスタＳＴを介してビット線ＢＬｅ（ＢＬｏ）に接続される。ビット線選択トランジスタＳＴは、高耐圧トランジスタである。

キャパシタＣを介して接地されたセンスノードＴＣＡＰは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ１１のデータノードＤＬ１に接続されている。データラッチ１１は、書き込み／読み出しデータを保持するためのもので、クロックトインバータの入出力を交差接続して構成されている。

データラッチ１１のデータノードＤＬ１，ＤＬ１ｎは、カラム選択信号ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ７，Ｑ８を介して、データ線ＩＯ，ＩＯｎに接続されている。データノードＤＬ１ｎにはリセット用ＮＭＯＳトランジスタＱ４が接続されている。

センスノードＴＣＡＰには、ドレインを電圧供給端子（ＶＰＲＥ）に接続したプリチャージ用ＮＭＯＳトランジスタＱ２のソースが接続されている。これは、読み出し時ビット線プリチャージを行なうためのプリチャージ回路１３を構成する。

ＶＰＲＥ端子とセンスノードＴＣＡＰとの間に、データラッチ１１のデータノードＤＬ１，ＤＬ１ｎで制御されるＮＭＯＳトランジスタＱ６とＰＭＯＳトランジスタＱＰ１からなるＣＭＯＳスイッチと、制御信号ＰＲＥ１で駆動される転送トランジスタＱ５が直列に接続されている。この部分は、データラッチ１１の保持データとセンスノードＴＣＡＰの読み出しデータとの間でＯＲ論理によりデータラッチ１１のデータ書き戻しを行なうための書き戻し回路１２を構成している。

図４は、データ書き込み時のコマンドシーケンスを示している。書き込み時、データ入力コマンドに続いてアドレスと書き込みデータを順次入力し、次に書き込み実行コマンドを入力する。これにより、内部コントローラ５のシーケンス制御による自動的な書き込み動作が行われる。具体的な内部動作として、書き込み動作に先立って、フラグデータ読み出し動作が行われる。セルアレイの書き込み及び読み出しは、ページ単位で行われる。

図５は、フラッシュメモリの１ページデータのカラム構成例を示している。１ページは、メインカラムが例えば、２ｋバイトあり、そのほかにＥＣＣデータ等の冗長カラムが例えば３２バイト用意されている。これらの通常（データ）領域とは別に、更に例えば１バイトのフラグデータを保持するためのフラグ（データ）領域が用意されている。

フラグデータ領域は、通常データ領域と同様には書き込みアクセスできず、特定のコマンドシーケンスにより、ユーザーが特定ブロックを指定してプロテクト情報を書き込むことが可能とされている領域である。

前述のようにセルアレイでは、ブロック内の１ページが同時に読み出し又は書き込みされるが、図４に示した書き込みコマンドシーケンスを適用するためには、センスアンプ回路が保持している書き込みデータを破壊することなく、フラグデータ読み出しを行なえることが必要になる。

この実施の形態のセンスアンプＳＡは、データラッチが一つのシンプルなものであるが、フラグデータ読み出し時、書き戻し回路１２を利用した論理演算により、通常データ領域ではデータラッチが保持する書き込みデータがそのまま更新即ち再書込みされ、フラグ領域ではフラグデータが読み出されるように、制御される。

以下にそのフラグデータ読み出し動作を具体的に説明する。

図６は、フラグデータ読み出しの動作タイミング図であり、図７はその各動作ステップでの主要ノード（データノードＤＬ１，センスノードＴＣＡＰ及びビット線ＢＬ）のデータ状態を、通常データ領域とフラグデータ領域について示している。

図７において、“Ｐｄａｔａ”は、センスアンプＳＡにロードされた書き込みデータであり、“Ｒｄａｔａ”は、フラグデータ読み出し動作により通常データ領域で読み出されるセルデータであり、“ＲｄａｔａＦ”は、同じくフラグ領域で読み出されるセルデータ即ちフラグデータである。

図8は、通常データ領域について、データラッチ１１が保持する書き込みデータＰｄａｔａの“０”，“１”が、フラグデータ読み出し動作によりそのまま更新される様子を示す真理値表である。Ｐｄａｔａの欄及びＤＬ１の欄は、ロードされた書込みデータＰｄａｔａである。ＴＣＡＰ及びＢＬの欄は、（ｆ）読み出し（ビット線センス）動作の結果のセンスノードＴＣＡＰとビット線ＢＬの状態を示す。Ｒｄａｔａは、プリチャージされたビット線の読み出しセルデータ即ち、Ｒｄａｔａ＝“０”または“１”であり、通常領域のプリチャージされないビット線ＢＬ及び対応センスノードＴＣＡＰは、０のままであることを示している。ＴＣＡＰｏｒＤＬ１の欄は、最終的な（ｈ）読み出しの結果のデータノードＤＬ１のデータ状態を示している。

図７に示すように、（ａ）書き込みデータロードにより、１ページの書き込みデータＰｄａｔａがデータ線ＩＯ，ＩＯｎを通して各センスアンプＳＡのデータラッチ１１にロードされる。このときフラグ領域のデータラッチはＸ（ｕｎｋｎｏｗｎ）である。

このデータロード後、（ｂ）書き込み実行コマンドが入力されると、コントローラ５のシーケンス制御により、自動的にフラグデータ読み出し動作が行われる。具体的には、（ｃ）フラグセット１が行なわれ、以下（ｄ）〜（ｈ）のフラグ読み出し動作が行なわれる。図６の（ｄ）〜（ｈ）の回路動作は、図７のそれに対応する。

（ｃ）フラグセット１は、フラグ領域のセンスアンプＳＡのデータラッチに制御データ“１”（ＤＬ１＝Ｖｄｄ）をセットする動作であり、図６ではタイミングｔ１の前の動作であって、省略されている。これは、フラグ読み出しのための、フラグ領域のビット線に対する選択的プリチャージ用のデータとなる。

（ｄ）読み出し（選択的ビット線プリチャージ）動作では、データノードＤＬ１のデータをセンスノードＴＣＡＰに転送し、これによりクランプ用トランジスタＱ１を介して選択的にビット線プリチャージを行なう。具体的には図６に示すように、タイミングｔ１で転送トランジスタＱ３のゲートＢＬＣ１に、Ｖｓｇ（Ｖｔｈの低下なく、Ｖｄｄを転送できるゲート電圧）を与え、タイミングｔ２でクランプ用トランジスタＱ１のゲートＢＬＣＬＰにＶｃｌａｍｐ（ビット線充電電圧を０．６Ｖとすれば、０．６＋Ｖｔｈ）に立ち上げ、タイミングｔ３で選択トランジスタＳＴのゲートＢＬＳｅ（又はＢＬＳｏ）をＶｓｇｈ（Ｖｔｈ低下なく、Ｖｄｄを転送できる電圧）に立ち上げる。

これにより、フラグ領域では、（ｃ）フラグセット１で設定された制御データ（ＤＬ１＝“１”（＝Ｖｄｄ））に基づいて、ビット線プリチャージが行なわれる。通常データ領域では、Ｐｄａｔａ＝“１”（＝Ｖｄｄ）のビット線のみ、プリチャージが行なわれる。

次の（ｅ）読み出し（ビット線放電）動作は、選択ページのセルデータによるビット線放電動作である。即ち選択ワード線に０Ｖ、非選択ワード線に読み出しパス電圧を与えた状態で、選択セルのデータに応じてビット線を放電させる。このときセンスアンプは切り離す。選択メモリセルがオンのときは、ビット線が放電され、オフのときは放電されず、セルデータがビット線ＢＬに現れる。

通常データ領域では、書き込みデータＰｄａｔａが“１”のビット線では、セルデータＲｄａｔａ（０又は１）が読み出され、Ｐｄａｔａが“０”のビット線は、充電されないままの０（Ｖｓｓ）である。フラグ領域は、ＤＬ１＝“１”によりビット線プリチャージが行なわれているので、フラグデータＲｄａｔａＦ（０又は１）が読み出される。

次の（ｆ）読み出し（ビット線センス）動作は、ビット線電位をセンスノードＴＣＡＰの容量を使ってセンスする動作である。即ちタイミングｔ７でクランプ用トランジスタＱ１のゲートにセンス用電圧Ｖｓｅｎ（例えば、ビット線を０．５Ｖでセンスする場合は、Ｖｓｅｎ＝０．５＋Ｖｔｈ）を与える。

ビット線がプリチャージレベルから放電して０．５Ｖ以下になった場合は、トランジスタＱ１はオンして、センスノードＴＣＡＰは、ビット線と同電位まで放電される。ビット線が０．５Ｖ以上の場合は、トランジスタＱ１がオフであり、センスノードＴＣＡＰはＶｄｄのままである。

次の（ｇ）読み出し（フラグセット０）動作は、フラグ領域のセンスアンプＳＡのデータラッチに制御データ“０”（ＤＬ１＝Ｖｓｓ）をセットする動作である。具体的には、フラグ領域について、カラム選択信号ＣＳＬを“１”として、データ線ＩＯ，ＩＯｎを介してフラグ領域のセンスアンプのみに、ＤＬ１＝Ｖｓｓをセットする。

これは、次の動作でフラグ領域では書き戻し回路１２をオフに保ち、センスノードＴＣＡＰに読み出されたフラグデータをそのままデータラッチに転送するための制御データとなる。このとき通常領域では、書き戻し回路１２が書き込みデータＰｄａｔａに従ってオン又はオフとなり、データラッチに書き込みデータが再書き込みされることになる。

即ち次の（ｈ）読み出し動作は、通常データ領域の書き込みデータＰｄａｔａを再現するための、ＤＬ１とＴＣＡＰの間のＯＲ論理動作と、その演算結果をデータラッチに転送する動作となる。

タイミングｔ１０で、ＶＰＲＥをＶｄｄに立上げ、ＰＲＥ１をＶｓｇに立ち上げて、書き戻し回路１2の転送トランジスタＱ５をオンにする。ＤＬ１が“０”（＝Ｖｓｓ）の場合は、書き戻し回路１２のトランジスタＱ６，Ｑｐ１はオフであり、センスノードＴＣＡＰのデータは書き換えられない。ＤＬ１が“１”（＝Ｖｄｄ）の場合は書き戻し回路１２がオンになり、センスノードＴＣＡＰが“１”で上書きされる。

従って、センスノードＴＣＡＰとデータノードＤＬ１の間のＯＲ論理の演算結果として、書き込みデータＰｄａｔａがセンスノードＴＣＡＰに得られることになる。タイミングｔ１２でＳＥＮ１，ＬＡＴ１を立ち下げ、ラッチのクロックドインバータをオフし、ｔ１３でＢＬＣ１をＶｓｇに立上げて転送トランジスタＱ３をオンにすると、センスノードＴＣＡＰのデータはデータノードＤＬ１に転送される。タイミングｔ１４でＳＥＮ１、次いでＬＡＴ１の順にクロックドインバータをオンすれば、ラッチ完了となる。

図８に示したように、通常領域ではセンスノードＴＣＡＰとデータノードＤＬ１のＯＲ演算の結果は、書き込みデータＰｄａｔａが“０”の場合は“０”、書き込みデータＰｄａｔａが“１”の場合は、読み出されたセルデータに拘わらず“１”となり、結局書き込みデータＰｄａｔａが壊れず保存されたことになる。

一方フラグ領域では、センスノードＴＣＡＰとデータノードＤＬ１のＯＲ演算結果は、フラグデータＲｅａｄＦとなる。即ち、制御データ（ＤＬ１＝“０”）により書き戻し回路１２がオフを保つから、センスノードＴＣＡＰの読み出しデータであるフラグデータＲｅａｄＦがそのままデータラッチに転送されることになる。

以上のようにこの実施の形態によるフラグデータ読み出し動作では、データラッチが一つのシンプルなセンスアンプを用いながら、予め入力された書き込みデータを壊さずにフラグ読み出しを実現できる。

読み出したプロテクト情報が“１”（書き込み禁止）でなければ、ロードされた書き込みデータＰｄａｔａに基づいて書き込み動作が行われる。その書き込み及び書き込みベリファイの動作を簡単に説明すれば、次の通りである。

書き込み動作は、書き込みパルス電圧印加と書き込み状態を確認する書き込みベリファイ動作の繰り返しにより行われる。まず書き込みデータＰｄａｔａに従って、選択ビット線を介してＮＡＮＤストリングのチャネル電位が設定される。その後選択ワード線に書き込み電圧Ｖｐｇｍを、非選択ワード線に書き込みパス電圧を与える。これにより、選択ワード線上の“０”書き込みセルでは浮遊ゲートに電子が注入されてしきい値が上昇し、“１”書き込みセル（書き込み禁止セル）では、フローティング状態のチャネルがブーストされて電子注入が行なわれない。非選択ワード線上の非選択セルでもチャネルがブーストされて書込みが行なわれないように、チャネル制御がなされる。

書き込みベリファイ読み出しでは、“０”書込みがなされたセル対応のビット線では、予めプリチャージされたビット線電位を保持し、“１”書込みがなされたセル及び“０”書き込み不十分のセル対応のビット線は放電される。これをセンスノードＴＣＡＰでセンスしてデータラッチ１１に転送すると、“０”書き込み不十分のセル対応のデータラッチのみ、再度“０”データとなる。“１”書き込みセル対応のビット線は放電されるが、書き戻し回路１２をオンにして読み出すことにより、再度“１”データが再現される。

こうして、“０”書き込み不十分のセルに対してのみ書き込み動作と書き込みベリファを繰り返すことができる。全ての“０”書き込みが十分になると、データラッチ１１がオール“１”となるので、これを検知して書き込みを終了する。

図３に示したデータラッチが一つのセンスアンプＳＡは、一例に過ぎない。上の実施の形態で説明したフラグデータ読み出し動作と実質同じ動作が実現できるならば、例えば書き戻し回路１２等を適宜変更することができる。

また、図７に示した（ｇ）読み出し（フラグセット０）の動作は、例えば（ｆ）読み出し（ビット線センス）動作と並行させることもできる。

更に実施の形態では、フラグデータが１バイト（＝１カラム）の場合を説明したが、フラグ領域が複数カラムであってもよい。その場合には、図６の（ｇ）読み出し（フラグセット０）動作は、複数カラムについてカラム選択信号ＣＳＬを順次たち上げてフラグセットする動作となる。

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…内部コントローラ、６…Ｉ／Ｏバッファ、７…アドレスレジスタ、８…高電圧発生回路、１１…データラッチ、１２…書き戻し回路、１３…ビット線プリチャージ回路、ＮＵ…ＮＡＮＤセルユニット（ＮＡＮＤストリング）、Ｍ０−Ｍ３１…不揮発性メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ。

Claims (5)

1. 同時書き込み及び読み出しが行なわれる１ページ範囲に通常データ領域とフラグデータ領域とが割り付けられた不揮発性メモリセルアレイと、
   １ページ分のセンスアンプを有し、各センスアンプが書き込みデータを保持するデータラッチを備えたセンスアンプ回路とを備え、
   データ書き込み時、前記フラグデータ領域のフラグデータ読み出しが行なわれる半導体記憶装置において、
   前記センスアンプ回路によるフラグデータの読み出し時、前記フラグデータ領域対応のセンスアンプでは、読み出されたフラグデータが前記データラッチに転送され、前記通常データ領域対応のセンスアンプでは、読み出されたセルデータに拘わらず前記データラッチが保持する書き込みデータが再書き込みされる
   ことを特徴とする半導体記憶装置。
2. 前記センスアンプ回路の各センスアンプは、前記メモリセルアレイのビット線及び前記データラッチに対して選択的に接続されるセンスノードと、前記データラッチが保持する書き込みデータを書き戻すための、前記センスノードに接続された書き戻し回路とを更に備え、
   前記センスアンプ回路によるフラグデータ読み出し動作として、
   （１）前記通常データ領域対応のセンスアンプでは、前記データラッチが保持する書き込みデータに応じて選択的にビット線プリチャージがなされ、同時に前記フラグデータ領域対応のセンスアンプは、データラッチにセットされた第１の制御データによりビット線プリチャージがなされ、
   （２）次に、プリチャージされたビット線でのセルデータ読み出し動作が行われ、
   （３）前記セルデータ読み出し動作の後又はそれと並行して、前記フラグデータ領域対応のセンスアンプのデータラッチに前記書き戻し回路をオフにする第２の制御データがセットされ、
   （４）次いで、前記通常データ領域対応のセンスアンプでは前記書き戻し回路により前記データラッチが保持する書き込みデータを書き戻す動作が行われ、同時に前記フラグデータ領域対応のセンスアンプでは、前記センスノードの読み出しフラグデータを前記データラッチに転送する動作が行われる
   請求項１記載の半導体記憶装置。
3. 前記書き戻し回路は、一端が電圧供給端子に接続され、他端が第１の転送トランジスタを介して前記センスノードに接続されて、二つのゲート端子が前記データラッチの二つのデータノードにより同時に制御されるＣＭＯＳスイッチを有する
   請求項１記載の半導体記憶装置。
4. 前記各センスアンプは、
   一端が電圧供給端子に接続され、他端が前記センスノードに接続されて制御信号により駆動されるプリチャージ用トランジスタを持つビット線プリチャージ回路と、
   前記データラッチと前記センスノードとの間に介在させた第２の転送トランジスタとを更に備えた
   請求項１記載の半導体記憶装置。
5. 前記不揮発性メモリセルアレイは、複数の不揮発性メモリセルが直列接続されてＮＡＮＤストリングを構成する
   請求項１記載の半導体記憶装置。

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