KR100855964B1 - 플래시 메모리 장치 및 플래시 메모리의 독출 방법 - Google Patents

플래시 메모리 장치 및 플래시 메모리의 독출 방법 Download PDF

Info

Publication number
KR100855964B1
KR100855964B1 KR1020060108529A KR20060108529A KR100855964B1 KR 100855964 B1 KR100855964 B1 KR 100855964B1 KR 1020060108529 A KR1020060108529 A KR 1020060108529A KR 20060108529 A KR20060108529 A KR 20060108529A KR 100855964 B1 KR100855964 B1 KR 100855964B1
Authority
KR
South Korea
Prior art keywords
voltage
cell
line
memory device
select
Prior art date
Application number
KR1020060108529A
Other languages
English (en)
Other versions
KR20080040489A (ko
Inventor
김호정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060108529A priority Critical patent/KR100855964B1/ko
Priority to US11/606,932 priority patent/US7551490B2/en
Publication of KR20080040489A publication Critical patent/KR20080040489A/ko
Application granted granted Critical
Publication of KR100855964B1 publication Critical patent/KR100855964B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법이 개시된다. 본 발명의 실시예에 따른 독출 방법은 메모리 셀 어레이를 구비하는 플래시 메모리 장치를 독출하는 방법으로서, 메모리 셀 어레이는 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비하며, 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결되며, 스탠바이(stand-by) 상태에서 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계, 독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 단계, 및 상기 선택 셀에 저장된 데이터를 독출하는 단계를 구비한다. 본 발명의 실시예에 따른 독출방법은 플래시 메모리 장치에 있어서 비트라인 간의 커플링 커패시턴스를 줄이며 쉴딩(Shielding)하는 효과가 있다.
플래시, 독출, 비트라인, 커플링, 프리차지

Description

플래시 메모리 장치 및 플래시 메모리의 독출 방법{Flash memory device, and method for reading therefrom}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 플래시 메모리 장치의 독출 방법을 설명하기 위한 순서도이다.
도 2는 종래의 독출 방법에서 온-셀과 오프-셀의 전압변화를 나타내는 그래프이다.
도 3은 종래의 독출 방법에서 독출하고자 하는 셀이 연결된 비트라인과 인접한 비트라인 간의 커플링 커패시턴스에 의한 잡음을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 독출 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시예에 따른 독출 방법에서 온-셀과 오프-셀의 전압변화를 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 독출 방법에서 비트라인을 쉴딩(shielding)하는 효과를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리 장치의 스탠바이 상태에서, 각 신호라인의 전압조건을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치의 독출 동작 시, 독출 동작이 이루어지기 전에 비트라인이 디스차지될 때의 각 신호라인의 전압조건을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 플래시 메모리 장치의 독출 동작 시, 각 신호라인의 전압조건을 설명하기 위한 도면이다.
본 발명은 플래시 메모리 장치에 관한 것으로, 특히 스탠바이 상태에서 비트라인들을 프리차지 시킴으로써 독출 동작시 비트라인 간의 커플링 커패시턴스를 최소화하여 커플링 노이즈를 제거할 수 있는 플래시 메모리 장치의 독출 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.
일반적으로 EEPROM의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독(read)하는 독출 모드 및 저장된 데이터를 삭제(erase)하는 소거 모드로 구분된다.
플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트 라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 낸드(NAND)형 플래시 메모리 장치와, 병렬로 배치된 노아(NOR)형 플래시 메모리 장치로 구분된다. 노아형 플래시 메모리 장치와 비교할 때, 낸드형 플래시 메모리 장치는 독출 동작 및 프로그램 동작 시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.
낸드형 플래시 메모리 장치의 독출 동작은 통상 페이지 단위로 수행되는데, 선택된 블록의 선택된 워드 라인에 연결된 메모리 셀들의 데이터(즉, 프로그램 또는 소거 상태)는 비트 라인 전압을 감지하는 페이지 버퍼 회로에 의해 판독된다. 판독된 데이터는 페이지 버퍼 회로 내의 래치들에 각각 저장된 후 순차적으로 데이터 라인으로 출력된다.
메모리 셀은, 일반적으로, 프로그램 여부에 따라 온-셀(on-cell, erased cell) 및 오프-셀(off-cell, programmed cell)로 구분된다. 오프-셀은 메모리 셀 트랜지스터의 플로팅 게이트(floating gate)에 전자가 주입되어 높은 문턱 전압을 가지며, 온-셀은 소거된 상태로 남아 낮은 문턱 전압을 갖는 메모리 셀을 말한다.
도 1은 종래의 플래시 메모리 장치의 독출 방법을 설명하기 위한 순서도이다. 도 1을 참조하면, 독출 동작이 이루어지기 전인 초기의 스탠바이 상태(stand-by state or idle state)에서는 비트라인이 접지전압(VSS)으로 디스차 지 된다(S101). 독출 명령과 어드레스 명령이 입력되어 독출 동작이 시작되면, 독출하고자 하는 셀(이하 선택 셀이라 함)의 어드레스가 셋업(set-up) 된다(S103).
셋업된 어드레스에 해당하는 어드레스의 입력에 의해 선택 셀이 연결된 비트라인(이하 선택 비트라인이라 함)만이 전원전압(VDD)으로 프리차지 되며, 로우 디코더(미도시)는 각각의 신호라인들을 독출 동작을 위한 소정의 전압으로 셋업한다(S105). 로우 디코더가 소정의 전압을 셋업하는 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려져 있으므로, 이에 대한 구체적인 설명은 생략한다.
독출 동작이 수행되도록 비트라인을 포함한 각각의 신호라인들의 전압이 설정된 후, 선택 셀이 온-셀(ON-cell)인지 오프셀(OFF-cell)인지에 따라 선택 비트라인이 디벨롭한다(S107). 좀 더 구체적으로, 선택 셀이 온-셀인 경우 선택 비트라인의 전압은 서서히 낮아지는데 반해, 오프-셀인 경우 선택 비트라인의 전압레벨은 전원전압(VDD)을 그대로 유지한다.
선택 비트라인이 디벨롭한 후, 센스앰프(미도시)는 선택 비트라인의 전압의 변화를 감지하여 증폭하며(S109), 감지하여 증폭된 데이터를 후속하는 데이터 출력 회로(미도시)로 전송함으로서 독출 동작을 완료한다. 센스앰프 및 데이터 출력 회로의 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려져 있으므로, 이에 대한 구체적인 설명은 생략한다.
데이터 출력 회로로부터 데이터가 출력되어 독출 동작이 완료된 후, 선택 비트라인은 다시 리커버리 동작을 통해 접지전압(VSS)으로 디스차지 됨으로써 모든 비트라인은 다시 디스차지 상태가 됨으로써(S111), 다시 스탠바이 상태 또는 아이들 상태로 복귀한다(S113). 한편 후속하는 독출 동작은 상술한 일련의 과정을 반복해서 진행될 것이다.
도 2는 종래의 독출 방법에서 온-셀과 오프-셀의 전압변화를 나타내는 그래프이고, 도 3은 종래의 독출 방법에서 독출하고자 하는 셀이 연결된 비트라인과 인접한 비트라인 간의 커플링 커패시턴스에 의한 잡음을 설명하기 위한 도면이다.
플래시 메모리 장치에서는 위드라인은 메모리 블록에 속하는 메모리 셀들에 공통으로 연결된다. 따라서 선택 셀이 연결된 워드라인은 선택 비트라인 뿐만 아니라 비선택 비트라인을 모두 액티브 시키게 된다. 또한 스탠바이 상태에서 선택 비트라인과 비선택 비트라인은 모두 접지전압(VSS)으로 디스차지 되어 있다. 따라서 비선택 비트라인이 접지전압(VSS)로 디스타지 되어있는 상태에서 선택 비트라인을 감지하여 증폭하는 경우, 선택 비트라인과 이웃하는 비선택 비트라인 간의 커플링 커패시턴스에 의해 비선택 비트라인 역시 전원전압(VDD) 방향으로 전압이 상승한다. 이러한 비선택 비트라인의 전압 상승은 잡음으로 작용하여 선택 셀에 인접한 셀의 저장상태의 변화를 초래하며, 이에 따라 선택 셀에 인접한 셀을 독출하는 경우 오프-셀을 온-셀로 잘못 독출하게 되는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 스탠바이 상태에서 비트라인들을 프리차지 시킴으로써 독출 동작시 비트라인 간의 커플링 커패시턴스를 최소화하여 커플링 노이즈를 제거할 수 있는 플래시 메모리 장치의 독출 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스탠바이 상태에서 비트라인들을 프리차지 시킴으로써 독출 동작시 비트라인 간의 커플링 커패시턴스를 최소화하여 커플링 노이즈를 제거할 수 있는 플래시 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 독출 방법은 메모리 셀 어레이를 구비하는 플래시 메모리 장치를 독출하는 방법으로서, 메모리 셀 어레이는 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비하며, 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결되며, 스탠바이(stand-by) 상태에서 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계, 독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 단계, 및 상기 선택 셀에 저장된 데이터를 독출하는 단계를 구비한다.
한편 본 발명의 실시예에 따른 독출 방법은 상기 스탠바이 상태에서 상기 공통 소스라인을 상기 제 1 전압으로 프리차지 하는 단계를 더 구비할 수 있다.
상기 독출하는 단계는, 상기 선택 비트라인에 상기 선택 셀의 데이터를 디벨롭 하는 단계, 상기 디벨롭 된 데이터를 감지하여 증폭하는 단계, 및 상기 감지하여 증폭된 데이터를 출력하는 단계를 구비한다.
한편 본 발명의 실시예에 따른 독출 방법은 상기 선택 셀을 선택하기 위한 어드레스가 입력되는 단계를 더 구비할 수 있다.
한편 본 발명의 실시예에 따른 독출 방법은 상기 독출 명령 및 상기 어드레스 명령에 응답하여 상기 상기 스트링 선택라인, 상기 워드라인, 상기 글로벌 선택 라인을 독출 동작을 수행하기 위한 소정의 전압들로 셋업(set up)하는 단계를 더 구비할 수 있다.
한편 본 발명의 실시예에 따른 독출 방법은, 상기 독출하는 단계 이후, 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계를 더 구비할 수 있다.
또한 상기 제 1 전압은 전원전압이고, 상기 제 2 전압은 접지전압인 것이 바람직하다.
또한 상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치이거나, 또는 노아형 플래시 메모리 장치인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이, 로우 디코더, 및 컬럼 선택 회로를 구비한다. 메모리 셀 어레이는 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비한다. 이 때 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스 터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결된다. 로우 디코더는 상기 제 1 선택라인, 상기 제 2 선택라인, 및 상기 워드라인으로 소정의 전압을 인가한다. 컬럼 선택 회로는 상기 복수의 비트라인으로 소정의 전압을 인가하며, 스탠바이(stand-by) 상태에서는 복수의 상기 비트라인들을 제 1 전압으로 프리차지 한다.
또한 상기 로우 디코더는 상기 스탠바이 모드에서 상기 공통 소스라인을 상기 제 1 전압으로 프리차지 하는 것이 바람직하다.
또한 상기 컬럼 선택 회로는 독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 것이 바람직하다.
또한 상기 컬럼 선택 회로는 소정의 동작이 완료된 후 복수의 상기 비트라인들을 상기 제 1 전압으로 프리차지 하는 것이 바람직하다.
또한 상기 제 1 전압은 전원전압이고, 상기 제 2 전압은 접지전압인 것이 바람직하다.
또한 상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치이거나, 또는 상기 플래시 메모리 장치는 노아형 플래시 메모리 장치인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 실시예에 따른 플래시 메모리 장치의 독출 동작에 있어서 비트라인 간의 커플링 커패시턴스 성분을 줄이는 방법에 대해 상세히 설명한다.
본 발명의 실시예에 따른 독출 방법을 설명하기에 앞서, 도 7을 참조하여 본 발명의 실시예에 따른 플래시 메모리 장치의 구성에 대해 먼저 설명한다. 도 7은 본 발명의 실시예에 따른 플래시 메모리 장치의 스탠바이 상태에서, 각 신호라인의 전압조건을 설명하기 위한 도면으로, 이하에서는 플래시 메모리 장치(700)의 구성에 대해 설명한다.
플래시 메모리 장치(700)는 메모리 셀 어레이(710), 로우 디코더(730), 컬럼 선택 회로(750), 및 센스앰프(770)를 구비한다. 메모리 셀 어레이(710)는 복수의 셀 스트링들로 이루어지는 적어도 하나의 메모리 블록을 구비한다. 도 7에서는 설명의 편의를 위해 선택 블록과 비선택 블록 2개의 블록만을 도시하고, 각각의 블록 별로 2개의 셀 스트링을 도시하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 다양한 개수의 셀 스트링과 메모리 블록들로 메모리 셀 어레이가 구현될 수 있음을 알 수 있을 것이다.
한편 각각의 셀 스트링은 스트링 선택 트랜지스터(SST), 적어도 하나의 메모리 셀(MC), 및 글로벌 선택 트랜지스터(GSL)로 이루어진다. 도 7에서는 설명의 편의를 위해 셀 스트링에 하나의 메모리 셀(MC)이 포함되도록 도시되어 있으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 하나의 셀 스트링은 16개, 32개 등 다양한 개수의 메모리 셀이 포함되어 구현될 수 있음을 알 수 있을 것이다.
한편 복수의 스트링 선택 트랜지스터들(SST)은 적어도 하나의 스트링 선택라인(SSL)과 연결된다. 또한 복수의 글로벌 선택 트랜지스터들(GST)은 적어도 하나의 글로벌 선택라인(GSL)과 연결된다. 또한 복수의 메모리 셀들(MC)은 적어도 하나의 워드라인(WL)과 연결된다. 이 때 셀 스트링은 대응하는 비트라인(BL)에 연결된다. 또한 복수의 글로벌 선택 트랜지스터(GST)의 소스는 공통 소스라인(CSL)에 연결된다.
로우 디코더(730)는 스트링 선택라인(SSL), 글로벌 선택라인(GSL), 워드라인(WL), 및 공통 소스라인(CSL)으로 소정의 전압을 인가한다. 즉 로우 디코더(730)는 프로그램, 소거, 독출 동작 등의 동작에 따라 해당하는 동작이 수행되도록 스트링 선택라인(SSL), 글로벌 선택라인(GSL), 워드라인(WL), 및 공통 소스라인(CSL)으로 적절한 전압을 인가한다. 각각의 동작 조건에 따라 각각의 라인들로 인가되는 전압에 대해서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려져 있으므로, 이에 대한 구체적인 설명은 생략한다.
다만 본 발명의 실시예에서 로우 디코더(730)는 스탠바이(stand-by) 상태에서 공통 소스라인을 제 1 전압으로 프리차지한다. 이러한 로우 디코더(730)의 동작에 대해서는 관련된 부분에서 후술한다. 한편, 이하의 설명에서 특별히 언급하는 것을 제외하고는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려 진 구성이 이용되므로, 이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 구성 이외의 사항에 대해서만 설명한다.
한편 컬럼 선택 회로(750)는 복수의 비트라인들(BL)으로 소정의 전압을 인가한다. 특히 본 발명의 실시예에서 스탠바이(stand-by) 상태에서는 복수의 상기 비트라인들을 제 1 전압으로 프리차지 한다. 이러한 컬럼 선택 회로(750)의 동작에 대해서는 관련된 부분에서 후술한다.
또한 컬럼 선택 회로(750)는 독출 명령이 입력되어 독출 동작이 시작되는 경우, 독출 동작이 수행되는 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 한다. 이 때, 독출 동작이 수행되는 선택 셀의 선택은 독출 명령과 함께 입력되는 어드레스 명령에 응답하여 수행된다.
또한 독출 동작을 포함한 소정의 동작이 완료되어 스탠바이 상태 또는 아이들 상태로 돌아가는 경우, 컬럼 선택 회로(750)는 복수의 비트라인들(BL)을 제 1 전압으로 프리차지 한다. 본 발명에서 제 1 전압은 전원전압(VDD)이고 제 2 전압은 접지전압(VSS)인 것이 바람직하다. 따라서 이하의 설명에서는 제 1 전압은 전원전압(VDD)이고 제 2 전압은 접지전압(VSS)인 것으로 가정하여 설명하나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 이러한 전압 값의 한정에 의해 제한되지 않음을 알 수 있을 것이다.
이하에서는 도 4와 도 7 내지 도 9를 참조하여 본 발명의 실시예에 따른 독출 방법을 설명한다. 도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 독출 방법을 설명하기 위한 순서도이고, 도 7 내지 도 9는 각각 본 발명의 실시예에 따 른 플래시 메모리 장치의 스탠바이 상태에서, 독출 동작이 이루어지기 전에 비트라인이 디스차지될 때, 그리고 독출 동작 시, 각 신호라인의 전압조건을 설명하기 위한 도면이다.
먼저 도 4 및 도 7을 참조하면, 독출 동작이 수행되기 전인 스탠바이 상태 또는 아이들 상태에서 선택 셀이 연결되는 선택 비트라인 뿐만 아니라 비선택 비트라인을 포함한 모든 비트라인들(BL)이 전원전압(VDD)으로 프리차지 된다(S401). 이 때, 도 7에 도시된 바와 같이, 공통 소스라인(CSL) 또한 전원전압(VDD)으로 프리차지 된다.
또한 스트링 선택라인(SSL), 글로벌 선택라인(GSL), 그리고 워드라인(WL)에는 은 접지전압(VSS)이 인가된다. 한편 각 비트라인들과 샌스앰프(770)의 연결상태를 조절하는 비트라인 조절신호들(BL[0] 내지 BL[n])에도 모두 접지전압(VSS)이 인가된다.
스탠바이 상태 또는 아이들 상태에서 모든 비트라인들(BL)이 전원전압(VDD)으로 프리차지 된 이후, 독출명령 및 어드레스 명령이 입력되는 경우 독출 동작이 수행된다. 먼저 독출명령과 함께 입력되는 어드레스에 응답하여 독출 동작이 수행되는 선택 셀에 해당하는 어드레스가 셋업(set-up)된다(S403).
다음으로 셋업된 어드레스에 해당하는 선택 셀이 연결된 선택 비트라인만 접지전압(VSS)으로 디스차지 된다(S405). 단계 S405에 대해 도 8을 참조하여 좀 더 구체적으로 설명하면, 셋업된 어드레스에 응답하여 일반적인 전원전압(VDD)보다 높은 승압전압(VPP)이 로드신호(NLOAD)로 인가된다.
한편 선택 비트라인 조절신호(BL[0])에도 승압전압(VPP)이 인가되며, 선택 셀이 연결되는 스트링의 스트링 선택라인(SSL)과 글로벌 선택라인(GSL)으로는 독출전압(VREAD, 예를 들어 도 4V 내지 5V 가량의 전압)이 인가된다. 이에 따라 선택 비트라인 및 감지증폭기는 접지전압(VSS)로 디스차지 된다.
접지전압(VSS)으로 디스차지 된 비트라인의 전압은 선택 셀의 상태에 따라 디벨롭(develop) 한다(S407). 선택 셀이 온-셀인 경우 공통 소스라인(CSL)으로부터 공급되는 전하에 의해 비트라인의 전압은 높아진다. 반면, 선택 셀이 오프-셀인 경우 비트라인의 전압은 유지된다. 비트라인을 디벨롭 하는 단계(S407)가 수행되면서, 온-셀과 오프-셀로 구분된 비트라인들의 전압은 더욱 더 차이가 나게 된다.
이하에서는 디벨롭 된 비트라인의 전압을 출력 데이터로 출력하는 동작을 도 9를 참조하여 설명한다. 도 9에 도시된 바와 같이, 비트라인의 디벨롭 동작 동안 로드신호(NLOAD)로 다시 접지전압(VSS)이 인가되는데, 상술한 동작에 의해 선택 셀이 연결된 비트라인의 전압이 선택 셀의 상태에 따라 하는 경우 디벨롭 하는 비트라인에 실린 데이터는 센스앰프(770))로 전달된다. 센스앰프(770)는 전달된 데이터를 래치하며(S409), 래치된 데이터는 일반적인 데이터 출력과정을 거쳐서 출력된다(S411).
데이터가 출력된 후 선택 비트라인은 리커버리 동작을 통해 전원전압(VDD)으로 다시 프리차지 되는데(S411), 이렇게 함으로써 모든 비트라인은 전원전압(VDD)으로 프리차지 되어 다시 스탠바이 상태 또는 아이들 상태로 돌아간다(S413). 후속 되는 독출 동작이 있는 경우에는 상술한 일련의 과정을 반복함으로써 독출 동작이 수행된다.
도 5는 본 발명의 실시예에 따른 독출 방법에서 온-셀과 오프-셀의 전압변화를 나타내는 그래프이고, 도 6은 본 발명의 실시예에 따른 독출 방법에서 비트라인을 쉴딩(shielding)하는 효과를 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에서는 스탠바이 상태에서 선택 비트라인과 비선택 비트라인을 전원전압(VDD)으로 프리차지 함으로써, 선택되지 않은 셀(비선택 셀)이 온-셀인 경우에도 공통 소스라인(CSL)과 비트라인은 모두 전원전압(VDD)이기 때문에 커플링 커패시턴스(도 6의 B 참조)에 의한 비트라인 간의 커플링 잡음을 제거할 수 있다. 또한, 비트라인 간의 커플링 잡음이 제거됨에 따라 비트라인 간의 쉴딩(Shielding) 효과도 볼 수 있다.
도면을 참조하여 설명한 이상의 설명에서는 본원발명이 낸드형 플래시 메모리 장치에 사용되는 것을 중심으로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본원발명의 플래시 메모리 장치가 낸드형 플래시 메모리 장치 뿐만 아니라 노아형 플래시 메모리 장치, 그리고 이와 유사한 구조를 갖는 불휘발성 메모리 장치에도 적용될 수 있음을 알 수 있을 것이다.
또한 상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의 해 정해져야 할 것이다.
상기와 같은 본 발명의 실시예에 따른 독출방법은 플래시 메모리 장치에 있어서 비트라인 간의 커플링 커패시턴스를 줄이며 쉴딩(Shielding)하는 효과가 있다.

Claims (18)

  1. 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이로서, 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결되는, 메모리 셀 어레이를 구비하는 플래시 메모리 장치를 독출하는 방법에 있어서,
    스탠바이(stand-by) 상태에서 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계;
    독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 단계; 및
    상기 선택 셀에 저장된 데이터를 독출하는 단계를 구비하는 것을 특징으로 하는 독출 방법.
  2. 제 1 항에 있어서,
    상기 스탠바이 상태에서 상기 공통 소스라인을 상기 제 1 전압으로 프리차지 하는 단계를 더 구비하는 것을 특징으로 하는 독출 방법.
  3. 제 1 항에 있어서, 상기 독출하는 단계는,
    상기 선택 비트라인에 상기 선택 셀의 데이터를 디벨롭 하는 단계;
    상기 디벨롭 된 데이터를 감지하여 증폭하는 단계; 및
    상기 감지하여 증폭된 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 독출 방법.
  4. 제 1 항에 있어서,
    상기 프리차지 단계 후, 상기 선택 셀을 선택하기 위한 어드레스가 입력되는 단계를 더 구비하는 것을 특징으로 독출 방법.
  5. 제 1 항에 있어서,
    상기 데이터를 독출하는 단계에서, 상기 독출 명령 및 어드레스 명령에 응답하여, 상기 스트링 선택라인, 상기 워드라인, 상기 글로벌 선택 라인을 독출 동작을 수행하기 위한 소정의 전압들로 셋업(set up)하는 단계를 더 구비하는 것을 특징으로 하는 독출 방법.
  6. 제 1 항에 있어서,
    상기 독출하는 단계 이후, 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계를 더 구비하는 것을 특징으로 하는 독출 방법.
  7. 제 1 항에 있어서,
    상기 제 1 전압은 전원전압인 것을 특징으로 하는 독출 방법.
  8. 제 1 항에 있어서,
    상기 제 2 전압은 접지전압인 것을 특징으로 하는 독출 방법.
  9. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 독출 방법.
  10. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 노아형 플래시 메모리 장치인 것을 특징으로 하는 독출 방법.
  11. 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이로서, 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결되는, 메모리 셀 어레이;
    상기 스트링 선택라인, 상기 글로벌 선택라인, 및 상기 워드라인으로 소정의 전압을 인가하는 로우 디코더; 및
    상기 복수의 비트라인으로 소정의 전압을 인가하는 컬럼 선택 회로를 구비하며,
    상기 컬럼 선택 회로는 스탠바이(stand-by) 상태에서 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 로우 디코더는 상기 스탠바이 상태에서 상기 공통 소스라인을 상기 제 1 전압으로 프리차지 하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 컬럼 선택 회로는 독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제 11 항에 있어서,
    상기 컬럼 선택 회로는 소정의 동작이 완료된 후 복수의 상기 비트라인들을 상기 제 1 전압으로 프리차지 하는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제 1 전압은 전원전압인 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 2 전압은 접지전압인 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 11 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 11 항에 있어서,
    상기 플래시 메모리 장치는 노아형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치.
KR1020060108529A 2006-11-03 2006-11-03 플래시 메모리 장치 및 플래시 메모리의 독출 방법 KR100855964B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060108529A KR100855964B1 (ko) 2006-11-03 2006-11-03 플래시 메모리 장치 및 플래시 메모리의 독출 방법
US11/606,932 US7551490B2 (en) 2006-11-03 2006-12-01 Flash memory device and method of reading data from flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060108529A KR100855964B1 (ko) 2006-11-03 2006-11-03 플래시 메모리 장치 및 플래시 메모리의 독출 방법

Publications (2)

Publication Number Publication Date
KR20080040489A KR20080040489A (ko) 2008-05-08
KR100855964B1 true KR100855964B1 (ko) 2008-09-02

Family

ID=39463520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060108529A KR100855964B1 (ko) 2006-11-03 2006-11-03 플래시 메모리 장치 및 플래시 메모리의 독출 방법

Country Status (2)

Country Link
US (1) US7551490B2 (ko)
KR (1) KR100855964B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
KR101458792B1 (ko) * 2008-02-11 2014-11-10 삼성전자주식회사 플래시 메모리 장치
KR101489392B1 (ko) * 2009-02-02 2015-02-03 삼성전자주식회사 메모리 장치의 리드 동작 방법
US7995398B2 (en) * 2009-11-06 2011-08-09 Flashsilicon, Inc. Structures and methods for reading out non-volatile memories
KR20130022228A (ko) 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
CN107103932B (zh) * 2016-02-19 2020-05-01 中芯国际集成电路制造(上海)有限公司 位线驱动电路及非易失性存储电路
KR20220039202A (ko) * 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013574A (ko) * 1998-08-11 2000-03-06 윤종용 반도체 메모리 장치의 비트 라인 디스챠지 회로
JP2002093181A (ja) 2000-09-20 2002-03-29 Sharp Corp 不揮発性半導体記憶装置およびその読み出し方法
JP2003157689A (ja) 2001-11-20 2003-05-30 Hitachi Ltd 半導体装置及びデータプロセッサ
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186574A (ja) 1997-09-12 1999-03-30 Sony Corp 不揮発性半導体記憶装置
JP2001184881A (ja) * 1999-12-28 2001-07-06 Toshiba Corp 不揮発性半導体メモリの読み出し回路
KR20020050367A (ko) 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
KR100535651B1 (ko) 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013574A (ko) * 1998-08-11 2000-03-06 윤종용 반도체 메모리 장치의 비트 라인 디스챠지 회로
JP2002093181A (ja) 2000-09-20 2002-03-29 Sharp Corp 不揮発性半導体記憶装置およびその読み出し方法
JP2003157689A (ja) 2001-11-20 2003-05-30 Hitachi Ltd 半導体装置及びデータプロセッサ
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Also Published As

Publication number Publication date
US20080123432A1 (en) 2008-05-29
US7551490B2 (en) 2009-06-23
KR20080040489A (ko) 2008-05-08

Similar Documents

Publication Publication Date Title
KR100406128B1 (ko) 비휘발성 반도체 기억장치
JP5112180B2 (ja) 駆動方式を改善した立体構造のフラッシュメモリ装置及びその駆動方法
JP3754279B2 (ja) 不揮発性半導体メモリ装置
US8385120B2 (en) Method of programming a nonvolatile memory device
JP5964401B2 (ja) 不揮発性半導体記憶装置
US8582371B2 (en) Semiconductor memory device and method of operating the same
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
KR100476928B1 (ko) 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
KR100855964B1 (ko) 플래시 메모리 장치 및 플래시 메모리의 독출 방법
US7286398B2 (en) Semiconductor device and method of controlling said semiconductor device
JP2011054249A (ja) 半導体記憶装置
JP5085058B2 (ja) プログラムの検証読み取り中に列スキャンを通じてプログラム時間を短縮させうるフラッシュメモリ装置のプログラム方法
KR960000345B1 (ko) Eeprom 및 eeprom 독출 방법
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
US20060209605A1 (en) Non-volatile memory device having buffer memory with improve read speed
US20110199828A1 (en) Nonvolatile memory device and method of operating same
US7907454B2 (en) Method of verifying programming operation of flash memory device
JP2014182845A (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP3946849B2 (ja) 不揮発性半導体記憶装置及びその消去方法
US20070147120A1 (en) Page buffer and related reading method
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
JP2007188547A (ja) 不揮発性半導体記憶装置
KR101610176B1 (ko) 반도체 메모리 장치 및 그것을 소거하는 방법
KR20130044698A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP2000228097A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee