KR20130044698A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 블록과, 메모리 블록에 포함된 메모리 셀들을 모두 소거하기 위한 블록 소거 동작을 실시하고, 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 워드라인들을 순차적으로 선택하여 제1 소거 검증 동작을 실시하고, 비소거 메모리 셀이 연결된 워드라인을 선택하여 선택적 소거 동작을 수행하도록 구성된 소거 동작 회로, 및 제1 소거 검증 동작에서 검출되는 비소거 메모리 셀의 워드라인 어드레스를 저장하고, 선택적 소거 동작에서 워드라인 어드레스에 의해 선택되는 워드라인의 메모리 셀들을 소거하기 위해 소거 동작 회로를 제어하도록 구성된 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
NAND 플래시 메모리 장치는 대표적인 불휘발성 메모리 장치로써, 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 다수의 메모리 셀들을 포함하며, 메모리 셀에 저장된 데이터를 삭제하기 위한 소거 동작은 메모리 블록 단위로 실시된다. 즉, 소거 동작 시 하나의 메모리 블록이 선택되며, 선택된 메모리 블록 내에 포함된 메모리 셀들은 소거 동작에 의해 동시에 소거된다. 소거 동작 후 메모리 셀들의 소거 상태를 확인하기 위하여 소거 검증 동작이 실시되고, 소거되지 않은 비소거 셀이 검출되면 소거 동작이 재실시된다.
메모리 셀들의 소거 특성이 서로 다르기 때문에, 동일한 메모리 블록 내에는 적은 횟수의 소거 동작에 의해 소거되는 패스트 소거 셀과 많은 횟수의 소거 동작에 의해 소거되는 슬로우 소거 셀이 존재한다. 따라서, 슬로우 소거 셀에 저장된 데이터를 소거하기 위해서는 슬로우 소거 셀이 소거될 때까지 허용 횟수 내에서 소거 동작 및 소거 검증 동작이 반복적으로 실시되어야 한다. 이때, 소거 동작이 메모리 블록 단위로 실시되기 때문에, 소거가 완료된 패스트 소거 셀의 소거 동작도 슬로우 소거 셀이 소거될 때까지 반복적으로 실시된다. 이러한 이유로, 패스트 소거 셀에 스트레스가 가해져 터널 산화막에 전자 트랩 사이트(electron trap site)가 형성되면서 전기적 특성이 저하된다.
본 발명의 실시예는 메모리 블록 내에서 소거가 완료된 셀들의 스트레스를 감소시키면서 비소거 셀들의 소거 동작을 실시할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 블록과, 메모리 블록에 포함된 메모리 셀들을 모두 소거하기 위한 블록 소거 동작을 실시하고, 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 워드라인들을 순차적으로 선택하여 제1 소거 검증 동작을 실시하고, 비소거 메모리 셀이 연결된 워드라인을 선택하여 선택적 소거 동작을 수행하도록 구성된 소거 동작 회로, 및 제1 소거 검증 동작에서 검출되는 비소거 메모리 셀의 워드라인 어드레스를 저장하고, 선택적 소거 동작에서 워드라인 어드레스에 의해 선택되는 워드라인의 메모리 셀들을 소거하기 위해 소거 동작 회로를 제어하도록 구성된 제어 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 블록의 소거 동작을 실시하는 단계와, 메모리 블록의 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 워드라인들을 순차적으로 선택하여 제1 소거 검증 동작을 실시하는 단계와, 제1 소거 검증 동작에서 검출된 비소거 메모리 셀의 워드라인 어드레스를 저장하는 단계, 및 비소거 메모리 셀을 소거하기 위하여 워드라인 어드레스에 의해 선택되는 워드라인의 메모리 셀들의 선택적 소거 동작을 실시하는 단계를 포함한다.
본 발명의 실시예는 메모리 블록 내에서 소거가 완료된 셀들의 스트레스를 감소시키면서 비소거 셀들의 소거 동작을 실시하여 반도체 메모리 장치의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4a 내지 도 4e는 도 3에서 도시된 블록 소거 동작, 소거 검증 동작 및 선택적 소거 동작 시 메모리 블록으로 인가되는 전압 조건들을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. 특히, 동작 회로(130~180)는 제어 회로(120)의 제어에 따라 소거 검증 동작 및 선택적 소거 동작을 더 실시할 수 있도록 구성된다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STek, STo1~STok)은 대응하는 비트 라인들(BLe1~BLek, BLo1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0ek~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C0ek~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
상기에서 설명하는 워드라인들(WL0~WLn)은 적어도 2개 이상의 워드라인 그룹들로 구분될 수 있다. 예를 들어, 64개의 워드라인들이 구비되는 경우, 2개, 4개, 8개, 16개 또는 32개의 워드라인들을 하나의 워드라인 그룹으로 설정할 수 있다. 또한, 하나의 워드라인 그룹에 하나의 워드라인만 포함될 수도 있으며, 이 경우 워드라인 그룹과 워드라인은 동일해진다. 이하에서 기재되는 워드라인 그룹은 워드라인으로 대체될 수도 있다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작을 제어하기 위한 프로그램 제어 회로, 리드 동작을 제어하기 위한 리드 제어 회로 및 소거 동작을 제어하기 위한 소거 제어 회로를 포함하며, 선택된 동작에 따라 전압 발생 회로(130)를 제어하기 위한 내부 명령 신호(CMDi)와 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 워드라인 어드레스 신호(WADD), 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력하기 위한 어드레스 생성 회로를 더 포함한다. 여기서, 워드라인 어드레스 신호(WADD)는 워드라인 그룹들을 선택된 워드라인 그룹과 비선택 워드라인 그룹들로 구분하기 위해 출력되고, 로우 어드레스 신호(RADD)는 선택된 메모리 블록과 비선택 메모리 블록들을 구분하기 위해 출력되고, 컬럼 어드레스 신호(CADD)는 비트 라인들(BLe1~BLek 또는 BLo1~BLok)을 순차적으로 선택하거나 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)을 순차적으로 선택하기 위해 출력된다.
특히, 제어 회로(120)는 소거 검증 동작 시 비소거 셀이 검출되면 비소거 셀과 연결된 워드라인 그룹들의 워드라인 어드레스를 저장하기 위한 레지스터를 더 포함한다. 선택적 소거 동작이나 선택적 소거 동작 후에 실시되는 소거 검증 동작에서 제어 회로(120)는 레지스터에 저장된 워드라인 어드레스에 따라 워드라인 어드레스 신호(WADD)를 출력할 수 있다. 그리고, 동작 회로(130~180)이때 출력되는 워드라인 어드레스 신호(WADD)에 따라 선택된 워드라인 그룹들의 메모리 셀들의 선택적 소거 동작이나 소거 검증 동작을 수행한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들(예, 소거 동작 시 Vss, Vera, Vdsl, Vssl)(예, 소거 검증 동작 시 Vvfy, Vpass, Vdsl, Vssl)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)와 워드라인 어드레스 신호(WADD)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들(예, Vss, Vpass, Vvfy, Vdsl, Vssl, Vcsl, Vera)을 글로벌 라인들, 공통 소스 라인(CSL) 및 메모리 블록의 벌크(예, P-well)로 출력한다. 예를 들어, 전압 발생 회로(130)는 소거 동작 시 선택된 메모리 블록의 워드라인들에 인가하기 위한 소거 허용 전압(Vss)을 글로벌 라인들에 출력하거나, 선택적 소거 동작 시 워드라인 어드레스 신호(WADD)에 응답하여 선택된 워드라인 그룹들에 인가하기 위한 소거 허용 전압(예, Vss)을 글로벌 라인들로 출력하고 비선택 워드라인 그룹들을 플로팅 상태로 설정하기 위하여 비선택 워드라인 그룹들과 연결될 글로벌 라인들을 플로팅 상태로 설정한다.
특히, 전압 발생 회로(130)는 소거 검증 동작 시 소거 검증 동작이 워드라인 그룹 단위로 실시될 수 있도록 순차적으로 선택되는 글로벌 워드라인 그룹들로 소거 검증 전압(Vvfy)을 출력하고, 비선택 글로벌 워드라인 그룹들로 소거 패스 전압(Vpass)을 출력한다. 또한, 전압 발생 회로(130)는 선택적 소거 동작 시 제어 회로(120)의 레지스터로부터 출력되는 워드라인 어드레스 신호(WADD)에 응답하여 비소거 셀이 연결된 워드라인 그룹들의 글로벌 워드라인 그룹들로 소거 전압(Vss)을 출력하고, 나머지 글로벌 워드라인 그룹들은 플로팅 상태로 설정한다.
선택적 소거 동작 후 실시되는 소거 검증 동작에서, 전압 발생 회로(130)는 제어 회로(120)의 레지스터로부터 출력되는 워드라인 어드레스 신호(WADD)에 응답하여 비소거 셀이 연결된 워드라인 그룹들의 글로벌 워드라인 그룹들로 소거 검증 전압(Vvfy)을 출력하고 나머지 글로벌 워드라인 그룹들로 소거 패스 전압(Vpass)을 출력한다. 이때, 소거 검증 동작이 워드라인 그룹 단위로 실시될 수 있도록, 제어 회로(120)의 레지스터에 저장된 워드라인 어드레스의 글로벌 워드라인 그룹들로 소거 검증 전압(Vvfy)을 순차적으로 출력하고, 비선택 글로벌 워드라인 그룹들로 소거 패스 전압(Vpass)을 출력할 수도 있다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 예를 들어, 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 허용 전압(Vss)이 인가되고, 선택적 소거 동작에서는 비소거 셀이 연결된 워드라인 그룹들로 소거 허용 전압(Vss)이 인가된다. 또한, 소거 검증 동작에서는 선택된 워드라인 그룹들의 메모리 셀들로 소거 검증 전압(Vvfy)이 인가되고, 비선택 워드라인 그룹들의 메모리 셀들로 소거 패스 전압(Vpass)이 인가될 수 있다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 소거 검증 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인 그룹에 소거 검증 전압(Vvfy)이 인가되고 비선택 워드라인 그룹들에 소거 패스 전압(Vpass)이 인가되면, 문턱전압이 목표 전압보다 낮아진 정상 소거 셀들의 비트라인들은 디스차지되고 문턱전압이 목표 전압보다 높은 비소거 셀들의 비트라인들은 프리차지 상태를 유지한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱된 전압에 대응하는 소거 결과 데이터를 래치한다.
열선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 프로그램 동작 시 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작 시 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 소거 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 소거 결과 데이터(PF[1]~PF[k])에 응답하여 패스/페일 신호(PF_SIGNAL)를 출력한다. 구체적으로 설명하면, 소거 검증 동작에서 선택된 워드라인 그룹에 소거 검증 전압(Vvfy)을 인가한 후 비트라인들의 전압을 센싱하고 센싱된 전압에 따라 소거 결과 데이터가 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 소거 결과 데이터(PF[1]~PF[k])는 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 소거 결과 데이터(PF[1]~PF[k])에 응답하여 소거 동작의 완료 여부(즉, 비소거 셀의 검출 여부)를 나타내는 패스/페일 신호(PF_SIGNAL)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PF_SIGNAL)에 응답하여 비소거 셀이 존재하는지를 판단하고, 그 결과에 따라 선택적 소거 동작의 실시 여부를 결정한다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 4a 내지 도 4e는 도 3에서 도시된 블록 소거 동작, 소거 검증 동작 및 선택적 소거 동작 시 메모리 블록으로 인가되는 전압 조건들을 설명하기 위한 도면들이다.
도 1, 도 3 및 도 4a를 참조하면, 단계(S301)에서 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 목표 전압보다 낮추기 위하여 소거 동작을 실시한다. 구체적으로 설명하면 다음과 같다. 제어 회로(120)로부터 로우 어드레스 신호(RADD)가 출력된다. 전압 공급 회로(130, 140)는 제어 회로(120)의 소거 제어 회로와 어드레스 생성 회로로부터 출력되는 내부 명령 신호(CMDi) 및 로우 어드레스(RADD)에 응답하여 소거 허용 전압(Vss)을 선택된 메모리 블록(110MB)의 로컬 워드라인들(WL0~WLn)로 인가하고 소거 전압(Vera)을 선택된 메모리 블록(110MB)의 벌크(예, P-웰)로 인가한다.
이때, 소거 허용 전압(Vss)은 0V로 인가되고 소거 전압(Vera)은 15V 내지 20V의 범위 내로 인가될 수 있다. 소거 허용 전압(Vss)과 소거 전압(Vera)의 전압차에 의해 메모리 셀들의 플로팅 게이트에 트랩된 전자들이 벌크로 방출되어 메모리 셀들의 문턱전압이 낮아진다.
한편, 워드라인과 셀렉트 라인 사이에 배치되는 더미 워드라인들(DWL1, DWL2)에는 비선택 워드라인 그룹들에 인가되는 전압과 동일한 전압이 인가될 수 있다.
도 1, 도 3, 도 4b 및 도 4c를 참조하면, 단계(S303)에서 문턱전압이 목표 전압보다 높은 비소거 셀을 검출하기 위하여 워드라인 그룹별로 소거 검증 동작이 실시된다. 구체적으로 설명하면 다음과 같다. 제어 회로(120)의 어드레스 생성 회로는 첫 번째 워드라인 그룹(WLG0)을 선택하기 위한 워드라인 어드레스 신호(WADD)를 출력한다. 하나의 워드라인 그룹(WLG0)에 하나의 워드라인(WL0)이 포함되는 경우 첫 번째 워드라인(WL0)을 선택하기 위한 워드라인 어드레스 신호(WADD)가 출력되고, 하나의 워드라인 그룹(WLG0)에 두개의 워드라인들(WL0, WL1)이 포함되는 경우 제1 및 제2 워드라인들(WL0, WL1)을 선택하기 위한 워드라인 어드레스 신호(WADD)가 출력된다. 그리고, 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 프리차지하기 위한 전압(Vbl)을 출력한다.
워드라인 어드레스 신호(WADD)에 응답하여 전압 공급 회로(130, 140)는 선택된 메모리 블록(110MB)의 첫 번째 로컬 워드라인 그룹(WL0)에 약 0V의 소거 검증 전압(Vvfy)을 인가하고 나머지 로컬 워드라인 그룹들(WL1~WLn)에 약 7V의 소거 패스 전압(Vpass)을 인가한다. 셀렉트 라인 전압들(Vdsl, Vssl)은 전원 전압 레벨(4.5V)로 인가되고, 공통 소스 라인(CSL)에는 0V의 전압(Vcsl)이 인가된다. 벌크에는 0V의 전압(Vera)이 인가될 수 있다. 소거 검증 전압(Vvfy)이 인가되는 로컬 워드라인 그룹의 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 정상 소거 셀과 연결되는 비트라인의 프리차지 전압은 공통 소스 라인을 통해 디스차지되고 문턱전압이 목표 전압보다 높은 비소거 셀과 연결되는 비트라인은 프리차지 상태가 유지된다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱하고 센싱된 전압에 따라 소거 결과 데이터(PF[k:1])를 래치한다.
상기에서는 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 프리차지한 후 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압 변화를 센싱하였으나, 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 디스차지하고 전원전압 레벨(Vdd)의 전압(Vcsl)을 이용하여 공통 소스 라인(CSL)을 프리차지한 후 소거 검증 전압(Vvfy)과 메모리 셀들의 문턱전압에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압 변화를 센싱하고, 센싱된 전압에 따라 소거 결과 데이터(PF[k:1])를 래치할 수도 있다.
단계(S305)에서 소거가되지 않은 소거 실패 셀(비소거 셀)이 검출되는지를 확인한다. 구체적으로 설명하면 다음과 같다. 패스/페일 체크 회로(180)는 소거 결과 데이터(PF[k:1])에 응답하여 비소거 셀의 검출 여부를 알리기 위한 패스/페일 체크 신호(PF_SIGNALS)를 출력한다.
패스/페일 체크 신호(PF_SIGNALS)에 의해 비소거 셀이 검출된 것으로 판단되면, 단계(S307)에서 제어회로(120)는 비소거 셀이 연결된 워드라인 그룹(즉, 소거 동작이 실시된 워드라인 그룹)의 워드라인 어드레스(WADD)를 레지스터에 저장한다. 워드라인 어드레스(WADD)는 어드레스 생성 회로에서 출력되므로, 어드레스 생성 회로에서 출력되는 워드라인 어드레스(WADD)가 레지스터로 저장될 수 있다.
패스/페일 체크 신호(PF_SIGNALS)에 의해 비소거 셀이 검출되지 않은 것으로 판단되면, 워드라인 어드레스(WADD)를 저장하는 단계(S307)는 생략된다.
단계(S309)에서 소거 동작이 실시된 워드라인 그룹이 마지막 워드라인 그룹인지를 확인한다. 마지막 워드라인 그룹이 아니라면, 단계(S311)에서 다음 워드라인 그룹을 선택하기 위한 워드라인 어드레스 신호(WADD)가 어드레스 생성 회로로부터 생성된다. 그리고, 다음 워드라인 그룹의 소거 검증 동작을 실시하기 위하여 단계들(S303~S309)이 실시된다.
마지막 워드라인 그룹의 소거 검증 동작까지 완료되면, 단계(S313)에서 선택된 메모리 블록(110MB)의 모든 메모리 셀들이 소거되었는지를 판단한다. 예를 들어, 제어 회로(120)의 레지스터에 저장된 워드라인 어드레스가 없다면 비소거 셀이 연결된 워드라인 그룹이 없는 것을 의미한다. 즉, 이 경우 모든 메모리 셀들이 정상적으로 소거된 것으로 판단하고 전체적인 소거 동작은 종료된다. 하지만, 비소거 셀이 연결된 워드라인 그룹들의 워드라인 어드레스가 레지스터에 저장되어 있다면, 비소거 셀을 소거하기 위한 소거 동작이 추가로 실시된다. 구체적으로 설명하면 다음과 같다.
도 1, 도 3, 및 도 4d를 참조하면, 제어 회로(120)의 레지스터에 워드라인 어드레스가 저장된 경우, 단계(S315)에서 워드라인 어드레스에 의해 선택되는 워드라인 그룹(예, WL1, WLn-1)의 메모리 셀들(비소거 셀들 포함)의 선택적 소거 동작을 실시한다. 구체적으로 설명하면 다음과 같다. 전압 공급 회로(130, 140)는 제어 회로(120)의 소거 제어 회로와 레지스터로부터 출력되는 내부 명령 신호(CMDi) 및 워드라인 어드레스 신호(WADD)에 응답하여 소거 허용 전압(Vss)을 비소거 셀이 연결된 워드라인 그룹들(WL1, WLn-1)로 인가하고, 나머지 워드라인 그룹들에 연결된 메모리 셀들의 문턱전압은 더 이상 낮아지지 않도록 나머지 워드라인 그룹들을 플로팅 상태로 설정한다. 그리고, 전압 공급 회로(130, 140)에 의해 선택된 메모리 블록(110MB)의 벌크(예, P-웰)로 15V 내지 20V의 소거 전압(Vera)이 인가되면, 소거 허용 전압(Vss)이 인가된 워드라인 그룹들(WL1, WLn-1)의 메모리 셀들의 문턱전압들만 추가로 낮아진다. 이때, 소거 동작이 추가로 실시될 때마다 소거 전압(Vera)을 상승시킬 수 있다.
도 1, 도 3 및 도 4e를 참조하면, 선택적 소거 동작을 실시한 후, 단계(S317)에서 비소거 셀을 검출하기 위하여 소거 검증 동작을 실시한다. 구체적으로 설명하면 다음과 같다. 단계(S317)에서, 제어 회로(120)의 레지스터에 저장된 워드라인 어드레스에 의해 선택되는 어드레스 그룹의 소거 검증 동작이 선택적으로 실시된다. 이때, 제1 예로써, 워드라인 어드레스에 의해 선택되는 모든 워드라인 그룹들(WL1, WLn-1)에 약 0V의 소거 검증 전압(Vvfy)을 인가하고 나머지 워드라인 그룹들에 약 7V의 소거 패스 전압(Vpass)을 인가하여 워드라인 그룹들(WL1, WLn-1)의 소거 검증 동작을 동시에 실시할 수 있다. 제2 예로써, 워드라인 어드레스에 의해 선택되는 워드라인 그룹들(WL1, WLn-1)에 약 0V의 소거 검증 전압(Vvfy)을 순차적으로 인가하고 나머지 워드라인 그룹들에 약 7V의 소거 패스 전압(Vpass)을 인가하여 워드라인 그룹들(WL1, WLn-1)의 소거 검증 동작을 워드라인 그룹별로 실시할 수도 있다. 즉, 단계들(S303, S305, S309, S311)에서 설명한 방법과 동일한 방법을 적용하여 워드라인 그룹별로 소거 검증 동작을 실시할 수 있다.
단계(S319)에서, 모든 메모리 셀의 소거 동작이 완료되었는지를 판단한다. 즉, 워드라인 어드레스에 의해 선택되는 워드라인 그룹들과 연결된 메모리 셀들 중 비소거 셀이 또 다시 검출되는지를 확인한다. 이러한 검출 동작은 단계(S305)에서 실시한방법과 동일한 방법으로 진행될 수 있다. 모든 메모리 셀들의 문턱전압이 목표 전압보다 낮아진 것으로 판단되면 소거 동작은 종료된다. 하지만, 또 다시 비소거 셀이 검출되면 비소거 셀을 소거하기 위하여 단계들(S315, S317)을 재실시한다.
단계들(S315, S317, S319)의 최대 실시 횟수가 정해져 있으며, 최대 실시 횟수까지 단계들(S315, S317, S319)이 실시된 후에도 비소거 셀이 검출되면 선택된 메모리 블록은 불량처리된다. 이로써, 소거 동작이 모두 종료된다.
상기에서 설명한 것처럼, 비소거 셀이 연결된 워드라인 그룹의 소거 동작만 선택적으로 실시함으로써, 선택적 소거 동작 시 비소거 셀이 검출되지 않은 워드라인 그룹에 연결된 메모리 셀들에 스트레스가 가해지는 것을 방지하고 메모리 셀들의 전기적 특성이 저하되는 것을 방지할 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
160 : 열선택 회로 170 : 입출력 회로
180 : 페스/페일 체크 회로

Claims (30)

  1. 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 포함된 상기 메모리 셀들을 모두 소거하기 위한 블록 소거 동작을 실시하고, 상기 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 상기 워드라인들을 순차적으로 선택하여 제1 소거 검증 동작을 실시하고, 상기 비소거 메모리 셀이 연결된 워드라인을 선택하여 선택적 소거 동작을 수행하도록 구성된 소거 동작 회로; 및
    상기 제1 소거 검증 동작에서 검출되는 상기 비소거 메모리 셀의 워드라인 어드레스를 저장하고, 상기 선택적 소거 동작에서 상기 워드라인 어드레스에 의해 선택되는 워드라인의 메모리 셀들을 소거하기 위해 상기 소거 동작 회로를 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소거 동작 회로는 상기 제1 소거 검증 동작 시 선택된 워드라인에 소거 검증 전압을 인가하고 비선택 워드라인들에 비선택 메모리 셀들을 턴온시키기 위한 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 소거 검증 동작 시 상기 소거 동작 회로는 상기 메모리 셀들과 연결되는 공통 소스 라인을 프리차지하고, 상기 선택된 워드라인 및 상기 비선택 워드라인들에 상기 소거 검증 전압 및 상기 소거 패스 전압을 인가한 후 상기 비소거 셀을 검출하기 위하여 비트라인의 전압 변화를 센싱하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소거 동작 회로는 상기 선택적 소거 동작 시 상기 워드라인 어드레스에 의해 선택된 워드라인들에 소거 허용 전압을 인가하고 비선택 워드라인들을 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소거 동작 회로는 상기 제어 회로의 제어에 따라 상기 선택적 소거 동작이 실시된 워드라인들의 메모리 셀들 중 비소거 셀들을 검출하기 위하여 제2 소거 검증 동작을 더 실시하도록 구성되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 소거 동작 회로는 상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인들에 상기 소거 검증 전압을 인가하고 나머지 워드라인들에 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 소거 동작 회로는 상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인들을 순차적으로 선택하고, 상기 제2 소거 검증 동작을 위해 선택된 워드라인에 상기 소거 검증 전압을 인가하고 나머지 워드라인들에 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 워드라인들을 적어도 2개 이상의 워드라인 그룹들로 구분되고, 상기 소거 동작 회로는 상기 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 상기 워드라인 그룹들을 순차적으로 선택하여 상기 제1 소거 검증 동작을 실시하도록 구성되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 소거 동작 회로는 상기 제1 소거 검증 동작 시 선택된 워드라인 그룹에 소거 검증 전압을 인가하고 비선택 워드라인 그룹들에 비선택 메모리 셀들을 턴온시키기 위한 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제1 소거 검증 동작 시 상기 소거 동작 회로는 상기 메모리 셀들과 연결되는 공통 소스 라인을 프리차지하고, 상기 선택된 워드라인 그룹 및 상기 비선택 워드라인 그룹들에 상기 소거 검증 전압 및 상기 소거 패스 전압을 인가한 후 상기 비소거 셀을 검출하기 위하여 비트라인의 전압 변화를 센싱하도록 구성되는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제어 회로는 상기 제1 소거 검증 동작에서 검출되는 상기 비소거 메모리 셀의 워드라인이 포함된 워드라인 그룹의 워드라인 어드레스를 저장하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 소거 동작 회로는 상기 선택적 소거 동작 시 상기 워드라인 어드레스에 의해 선택된 워드라인 그룹들에 소거 허용 전압을 인가하고 비선택 워드라인 그룹들을 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 소거 동작 회로는 상기 제어 회로의 제어에 따라 상기 선택적 소거 동작이 실시된 워드라인 그룹들의 메모리 셀들 중 비소거 셀들을 검출하기 위하여 제2 소거 검증 동작을 더 실시하도록 구성되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 소거 동작 회로는 상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인 그룹들에 상기 소거 검증 전압을 인가하고 나머지 워드라인 그룹들에 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 소거 동작 회로는 상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인 그룹들을 순차적으로 선택하고, 상기 제2 소거 검증 동작을 위해 선택된 워드라인 그룹에 상기 소거 검증 전압을 인가하고 나머지 워드라인 그룹들에 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  16. 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 블록의 소거 동작을 실시하는 단계;
    상기 메모리 블록의 상기 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 상기 워드라인들을 순차적으로 선택하여 제1 소거 검증 동작을 실시하는 단계;
    상기 제1 소거 검증 동작에서 검출된 비소거 메모리 셀의 워드라인 어드레스를 저장하는 단계; 및
    상기 비소거 메모리 셀을 소거하기 위하여 상기 워드라인 어드레스에 의해 선택되는 워드라인의 메모리 셀들의 선택적 소거 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제1 소거 검증 동작 시 선택된 워드라인에 소거 검증 전압을 인가하고 비선택 워드라인들에 비선택 메모리 셀들을 턴온시키기 위한 소거 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 소거 검증 동작 시 상기 메모리 셀들과 연결되는 공통 소스 라인을 프리차지하고, 상기 선택된 워드라인 및 상기 비선택 워드라인들에 상기 소거 검증 전압 및 상기 소거 패스 전압을 인가한 후 상기 비소거 셀을 검출하기 위하여 비트라인의 전압 변화를 센싱하는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 선택적 소거 동작 시 상기 워드라인 어드레스에 의해 선택된 워드라인들에 소거 허용 전압을 인가하고 비선택 워드라인들을 플로팅 상태로 설정하는 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 선택적 소거 동작이 실시된 후, 상기 선택적 소거 동작이 실시된 워드라인들의 메모리 셀들 중 비소거 셀들을 검출하기 위하여 제2 소거 검증 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인들에 상기 소거 검증 전압을 인가하고 나머지 워드라인들에 소거 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  22. 제 20 항에 있어서,
    상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인들을 순차적으로 선택하고, 상기 제2 소거 검증 동작을 위해 선택된 워드라인에 상기 소거 검증 전압을 인가하고 나머지 워드라인들에 소거 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  23. 제 16 항에 있어서,
    상기 워드라인들을 적어도 2개 이상의 워드라인 그룹들로 구분되고, 상기 소거 동작 회로는 상기 메모리 셀들 중 비소거 메모리 셀을 검출하기 위해 상기 워드라인 그룹들을 순차적으로 선택하여 상기 제1 소거 검증 동작을 실시하도록 구성되는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제1 소거 검증 동작 시 선택된 워드라인 그룹에 소거 검증 전압을 인가하고 비선택 워드라인 그룹들에 비선택 메모리 셀들을 턴온시키기 위한 소거 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  25. 제 23 항에 있어서,
    상기 제1 소거 검증 동작 시 상기 메모리 셀들과 연결되는 공통 소스 라인을 프리차지하고, 상기 선택된 워드라인 그룹 및 상기 비선택 워드라인 그룹들에 상기 소거 검증 전압 및 상기 소거 패스 전압을 인가한 후 상기 비소거 셀을 검출하기 위하여 비트라인의 전압 변화를 센싱하는 반도체 메모리 장치의 동작 방법.
  26. 제 23 항에 있어서, 상기 워드라인 어드레스를 저장하는 단계에서,
    상기 제1 소거 검증 동작에서 검출되는 상기 비소거 메모리 셀의 워드라인이 포함된 워드라인 그룹의 워드라인 어드레스이 저장되는 반도체 메모리 장치의 동작 방법.
  27. 제 26 항에 있어서,
    상기 선택적 소거 동작 시 상기 워드라인 어드레스에 의해 선택된 워드라인 그룹들에 소거 허용 전압을 인가하고 비선택 워드라인 그룹들을 플로팅 상태로 설정하는 반도체 메모리 장치의 동작 방법.
  28. 제 23 항에 있어서,
    상기 선택적 소거 동작이 실시된 워드라인 그룹들의 메모리 셀들 중 비소거 셀들을 검출하기 위하여 제2 소거 검증 동작을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  29. 제 28 항에 있어서,
    상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인 그룹들에 상기 소거 검증 전압을 인가하고 나머지 워드라인 그룹들에 소거 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  30. 제 28 항에 있어서,
    상기 제2 소거 검증 동작 시 상기 선택적 소거 동작이 실시된 워드라인 그룹들을 순차적으로 선택하고, 상기 제2 소거 검증 동작을 위해 선택된 워드라인 그룹에 상기 소거 검증 전압을 인가하고 나머지 워드라인 그룹들에 소거 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
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