TWI523033B - 半導體記憶體裝置、讀取方法及程式化方法 - Google Patents

Description

半導體記憶體裝置、讀取方法及程式化方法

本發明是有關於一種半導體記憶體裝置，特別是有關於一種能夠高速讀取以及寫入的操作方法。

對於反及(NAND，Not AND)型快閃記憶體(flash memory)，揭示有如下的快閃記憶體，其如眾所周知般包括：記憶體陣列(memory array)，包含將多個記憶胞串聯連接而成的NAND串(string)；以及頁面緩衝器(page buffer)，連接於記憶體陣列的位元線(bit line)，其中，頁面緩衝器保持從記憶體陣列的所選擇的頁面傳輸的資料(data)，或者保持用於對所選擇的頁面進行程式化的資料，此種頁面緩衝器包含資料暫存器(data register)及快取記憶體暫存器(cache register)，實現讀取及程式化的高速化(專利文獻1)。

現有技術文獻

專利文獻

專利文獻1：日本專利特開2013-118031號公報

在NAND型快閃記憶體的讀取操作中，由於是從感測電路(sense circuit)對位元線進行預充電(precharge)，因此存在進行讀取要耗費時間的缺點。此外，NAND型快閃記憶體是以所謂的頁面為單位來進行讀取或程式化(寫入)，無法進行如反或(NOR，Not OR)型快閃記憶體般的隨機存取(random access)。

本發明的目的在於解決此類先前的課題，提供一種能夠高速操作的半導體記憶體裝置。並且，本發明更提供一種能夠進行隨機存取的半導體記憶體裝置。

本發明的半導體記憶體裝置包括：記憶體陣列，形成有以矩陣方向排列的多個記憶胞；行選擇機構，耦接至所述記憶體陣列，根據行位址信號選擇記憶體陣列的行方向的記憶胞；列選擇機構，耦接至所述記憶體陣列，根據列位址信號選擇記憶體陣列的列方向的記憶胞；以及控制機構，進行資料從記憶胞的讀取或者資料往記憶胞的寫入，在記憶體陣列中，配置有多個元件單元，所述元件單元是由存儲資料的資料用記憶胞與存儲參考資料(reference data)的參考用記憶胞所構成，所述控制機構進行由所述行選擇機構及所述列選擇機構所選擇的所述元件單元的讀取操作、程式化操作或是抹除操作。

優選的是，在1個資料用記憶胞的行方向及列方向上， 皆不鄰接於另1個所述資料用記憶胞。優選的是，所述控制機構包括連接於記憶胞的位元線的感測電路，在進行讀取操作時，被選擇的元件單元的所述資料用記憶胞與所述參考用記憶胞同時被讀取，該感測電路對所述資料用記憶胞與所述參考用記憶胞所讀出的電流進行比較，以判斷所述資料用記憶胞所存儲的資料。優選的是，所述控制機構在進行程式化操作時，對於所選擇的元件單元的參考用記憶胞，寫入用以判斷所選擇的元件單元的資料用記憶胞中的資料的值。優選的是，當資料用記憶胞存儲第1資料時，對參考用記憶胞寫入第1參考資料，當資料用記憶胞存儲第2資料時，對參考用記憶胞寫入不同於第1參考資料的第2參考資料。優選的是，所述控制機構通過施加寫入脈衝(pulse)來進行第1資料、第1參考資料及第2參考資料的寫入。優選的是，第1參考資料的寫入脈衝數小於第1資料的寫入脈衝數，第2參考資料的寫入脈衝數介於第1資料的寫入脈衝數與第1參考資料的寫入脈衝數之間。例如，當設第1資料的寫入脈衝數為N1、第1參考資料的寫入脈衝數為R1、第2參考資料的寫入脈衝數為R2時，R1=N1-2且R2=N1-1。優選的是，所述控制機構以區塊(block)為單位對所述記憶體陣列進行抹除操作，且所述控制機構更使已完成抹除操作的所述區塊中的所述多個元件單元的所述資料用記憶胞與所述參考用記憶胞的位置反轉。

本發明的讀取方法適用於半導體記憶體裝置，所述半導體記憶體裝置包括由多個記憶胞以矩陣方向排列而成的記憶體陣 列，所述讀取方法包括：基於行位址(address)資訊及列位址資訊來對配置有多個元件單元的記憶體陣列進行讀取，其中所述元件單元是由存儲資料的資料用記憶胞與存儲參考資料的參考用記憶胞所構成；以及對從所選擇的元件單元的所述資料用記憶胞以及所述參考用記憶胞讀出的電流進行比較，以判斷所述資料用記憶胞中所存儲的資料。

本發明的程式化方法適用於半導體記憶體裝置，所述半導體記憶體裝置包括由多個記憶胞以矩陣方向排列而成的記憶體陣列，所述寫入方法包括：基於行位址資訊及列位址資訊來對配置有多個元件單元的記憶體陣列進行程式化，其中所述元件單元由存儲資料的資料用記憶胞與存儲參考資料的參考用記憶胞所構成；以及依據寫入資料對所選擇的所述元件單元的所述資料用記憶胞進行寫入，並對所述參考用記憶胞寫入依附於所述寫入資料的值。

根據本發明，可藉由以將資料用記憶胞與參考用記憶胞所構成的元件單元為單位來進行讀取及寫入，因此與先前的NAND型快閃記憶體相比，能夠進行實現NAND型快閃記憶體的隨機存取以及高速操作。

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧輸出/輸入緩衝器

130‧‧‧位址暫存器

140‧‧‧資料暫存器

150‧‧‧控制器

160‧‧‧字線選擇電路

170‧‧‧感測電路

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

Ax‧‧‧行位址資訊

Ay‧‧‧列位址資訊

BL1~BLn‧‧‧位元線

BLK(0)~BLK(m)、BLK(k)、BLK(k+1)‧‧‧記憶體區塊

C1、C2、C3‧‧‧控制信號

CTe、CTo‧‧‧接觸孔

MC0~MC7‧‧‧記憶胞

NU‧‧‧串

S100~S106‧‧‧步驟

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

TD‧‧‧選擇電晶體

TS‧‧‧選擇電晶體

U1~U4‧‧‧元件單元

Vers‧‧‧抹除電壓

Vpass‧‧‧通過電壓

Vprog‧‧‧程式化電壓

Vread‧‧‧讀取電壓

Vt、Vt_0、Vt_1、Vref0、Vref1‧‧‧閾值

Vx‧‧‧電壓

WL0~WL7‧‧‧字線

圖1是繪示本發明的實施例的半導體記憶體裝置的區塊圖。

圖2是表示本發明的實施例的記憶胞陣列的NAND串的結構的電路圖。

圖3繪示在記憶胞中存儲有「0」、「1」時的閾值Vt_0、Vt_1的分佈寬度。

圖4是表示本發明的實施例的NAND串的概略佈局(layout)的平面圖。

圖5是繪示本發明的實施例的資料用記憶胞與參考用記憶胞的配置圖。

圖6A及圖6B是繪示本發明的實施例的元件單元的配置圖。

圖7是繪示本發明的實施例的頁面程式化序列的流程圖。

圖8A、圖8B、圖8C是繪示進行頁面程式化序列時的參考元件及資料元件的狀態的說明圖。

圖9A、圖9B、圖9C繪示基於ISPP的寫入脈衝數與參考元件及資料元件的閾值的關係。

本發明是在具有形成有NAND型的快閃記憶體陣列的半導體記憶體裝置中，能夠對記憶胞進行隨機存取，其能夠實現比為典型的快閃記憶體時更高速的資料讀取。就資料抹除而言，能夠與典型的快閃記憶體同樣地以區塊為單位來進行資料的抹除。更優選的是，本發明的半導體記憶體裝置還能夠具備互換性， 例如能夠執行與典型的快閃記憶體同樣的操作。

以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際裝置(device)的比例(scale)並不相同

[實施例]

圖1繪示本發明的實施例的半導體記憶體裝置的區塊圖。但是，此處所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。

本實施例的快閃記憶體100包括：記憶體陣列110，形成有以行列方向排列的多個記憶胞；輸出/輸入緩衝器120，連接於外部輸出/輸入端子I/O，保持輸出/輸入資料；位址暫存器130，接收來自輸出/輸入緩衝器120的位址資料；資料暫存器140，保持輸出/輸入的資料；控制器(controller)150，提供控制信號C1、控制信號C2、控制信號C3等，該控制信號C1、控制信號C2、控制信號C3等是基於來自輸出/輸入緩衝器120的命令資料(command data)及外部控制信號(例如晶片賦能(chip enable)或位址閂賦能(address latch enable)等)來控制各部分；字線選擇電路160，對來自位址暫存器130的行位址資訊Ax進行解碼(decode)，並基於解碼結果來進行記憶體區塊的選擇及字線(word line)的選擇等；感測電路170，保持經由位元線而讀取的資料，或者保持經由位元線而寫入的資料等；列選擇電路180，對來自位址暫存器130的列位址資訊Ay進行解碼，並基於該解碼結 果來進行位元線的選擇等；以及內部電壓產生電路190，生成資料的讀取、程式化及抹除等所需的電壓(例如程式化電壓Vprog、通過電壓Vpass、讀取電壓Vread、抹除電壓Vers等)。

記憶體陣列110具有沿列方向配置的多個記憶體區塊BLK(0)、BLK(1)、…、BLK(m)。在區塊的一個端部，配置有感測電路170。但是，感測電路170也可配置在區塊的另一端部或者兩側的端部。

如圖2所示，在1個記憶體區塊內，沿行方向排列有n個NAND型的串NU。1個NAND型的串NU包括串聯連接的8個記憶胞MCi(i=0、1、…、7)、連接於一個端部(即記憶胞MC7的汲極)側的選擇電晶體(transistor)TD、及連接於另一端部(即記憶胞MC0的源極)側的選擇電晶體TS，選擇電晶體TD的汲極連接於對應的1個位元線BL，選擇電晶體TS的源極連接於共用的源極線SL。

記憶胞MCi的控制閘極(control gate)連接於字線WLi，選擇電晶體TD、選擇電晶體TS的閘極連接於與字線WL平行的選擇閘極線SGD、選擇閘極線SGS。字線選擇電路160在基於行位址Ax來選擇記憶體區塊時，經由該記憶體區塊的選擇閘極信號來選擇性地驅動選擇電晶體TD、選擇電晶體TS。

感測電路170包括經由位元線BL而連接的多個感測放大器(sense amplifier)。1個感測放大器包含連接於偶數位元線與奇數位元線的差分輸入，對所輸入的電壓或者電流進行比較，並 保持該比較結果，或者將比較結果提供給資料暫存器140。而且，感測放大器可從資料暫存器140接收資料，並將該資料供給至位元線。當在1個區塊中形成n個NAND串時，感測電路170包括n/2個感測放大器。感測放大器可包含公知的電路，例如包含差分放大電路等，所述差分放大電路包括將流經位元線的電流轉換成電壓的I-V轉換電路。而且，在感測電路170與位元線之間，設有位元線選擇電路，位元線選擇電路基於來自列選擇電路180的選擇信號，使所選擇的位元線連接於感測放大器。進而，感測放大器能以通過來自列選擇電路180的選擇信號來啟動或者非啟動的方式構成。

圖4是記憶體區塊BLK(k)與記憶體區塊BLK(k+1)的串NU的平面佈局，表示構成字線WL0~WL7及選擇電晶體TD/TS的選擇閘極線SGD/SGS的多晶矽(polysilicon)配線。CTo是用於將構成奇數位元線的金屬配線連接於選擇電晶體TD的汲極擴散區域的接觸孔(contact hole)，CTe是用於將構成偶數位元線的金屬配線連接於汲極擴散區域的接觸孔。

本實施例中，在1個記憶體區塊中形成有8條字線，構成為字線少於典型的NAND型快閃記憶體的數量。藉此，可有利於抑制記憶胞因程式化所造成的干擾(disturb)，並實現高速的讀取、寫入及抹除操作。但本發明不限於此，記憶體區塊中的字線數量也可多於8條。

記憶胞典型的是具有金屬氧化物半導體(Metal OxideSemiconductor，MOS)結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成於P井(well)內；穿隧(tunnel)氧化膜，形成於源極/汲極間的通道上；浮置閘極(電荷蓄積層)，形成於穿隧氧化膜上；以及控制閘極，經由介電質膜而形成於浮置閘極上。當浮置閘極中未蓄積有電荷時，即存儲有資料「1」時，閾值處於負狀態，記憶胞為常開(normally on)。當在浮置閘極中蓄積有電子時，即存儲有資料「0」時，閾值轉變(shift)為正，記憶胞為常關(normally off)。圖3繪示在記憶胞中存儲有「0」、「1」時的閾值Vt_0、Vt_1的分佈寬度。

表1是表示快閃記憶體進行各操作時所施加的偏壓電壓的一例的表格。在讀取操作中，對位元線施加某正電壓，對所選擇的字線施加某電壓Vx，對非選擇字線施加讀取電壓Vread(例如4.5V)，對選擇閘極線SGD、選擇閘極線SGS施加正電壓(例如4.5V)，使位元線選擇電晶體TD、源極線選擇電晶體TS導通，對共用源極線施加0V。在寫入操作中，對所選擇的字線施加高電壓的程式化電壓Vprog(15V~20V)，對非選擇的字線施加中間電位(例如10V)，使位元線選擇電晶體TD導通，使源極線選擇電晶體TS斷開，將與寫入目標或者禁止寫入的記憶胞相應的電位供給至位元線BL。在抹除操作中，對記憶體區塊內的所選擇的字線施加0V，對P井施加高電壓(例如21V)，將浮置閘極的電子抽出至基板，藉此，以區塊為單位來抹除數據。

在本實施例的記憶體陣列中，配置有存儲資料「0」或資料「1」的資料用記憶胞(以下稱作資料元件)及存儲參考資料的參考用記憶胞(以下稱作參考元件)。並且，共用字線的1個資料元件與鄰接於該資料元件的參考元件共同構成1個元件單元。

在本發明之實施例中，在抹除元件中存儲資料「1」，而在與抹除元件成對的參考元件中，存儲用於判定資料「1」的參考資料；在程式化元件中存儲資料「0」，而在與程式化元件成對的參考元件中，存儲用於判定資料「0」的參考資料。具體而言，請參照圖3，在抹除元件中，存儲設定閥值Vt_1的資料，在抹除元件用的參考元件中，存儲如用於設定閾值Vref1的參考資料；在程式化元件中，保持設定閥值Vt_0的資料，在程式化元件用的參考元件中，存儲如用於設定閾值Vref0的參考資料。如後所述，在進行讀取操作時，選擇包含資料元件及參考元件的1個元件單元，通過感測電路170對由資料元件與參考元件生成的電流或者電壓 進行比較，而感知由資料元件所存儲的資料。而且，在進行程式化操作時，執行對程式化元件及參考元件的寫入，從而可對參考元件設定程式化元件用的參考元件的閾值Vref0與抹除元件用的參考元件的閾值Vref1。

圖5是繪示記憶體區塊內的資料元件與參考元件的配置圖。圖中，●表示參考元件、○表示資料元件。如該圖5所示，以在字線WL7上的偶數位元線上形成參考元件、在字線WL6上的奇數位元線上形成參考元件的方式，將參考元件配置成方格花紋或者棋盤(checkerboard)狀。並且，在參考元件與參考元件之間配置資料元件，即，1個資料元件在行方向及列方向上皆不鄰接於其他資料元件。通過資料元件的四周被參考元件所包圍，從而避免程式化元件與抹除元件鄰接，抑制程式化元件與抹除元件間的非所需的浮置閘極間的電容耦合，因此能夠消除程式化操作時的干擾問題。

圖6A、圖6B繪示記憶體區塊內元件單元的配置圖。圖中，虛線表示由1個參考元件及1個資料元件構成的元件單元，且在圖6A與圖6B所示的例子中，資料元件和參考元件的位置被反轉。參考元件如圖5所示，在行方向及列方向上隔一個地配置，並且，在參考元件之間形成資料元件。1個元件單元包含共用字線的在行方向上鄰接的1個資料元件和1個參考元件所成的對。在本發明之實施例中，由於參考元件被程式化為在受到選擇時使電流始終流經的閾值，故參考元件可能會比資料元件更快地劣化。 因此，在優選的實施方式中，控制器150以區塊為單位來對分配資料元件與參考元件的位址資訊進行管理，當進行了記憶體區塊的抹除操作後，控制器150控制程式化序列以將記憶體區塊內的資料元件與參考元件的配置由圖6(A)反轉成圖6(B)所示。因此，本發明可藉由使資料元件和參考元件的位置反轉，從而使記憶體區塊內的記憶胞的劣化或特性變化均勻化。

接下來，對本實施例的快閃記憶體的操作進行說明。首先，對頁面程式化序列進行說明。圖7繪示本發明的實施例的頁面程式化序列的流程圖，圖8A、圖8B、圖8C則繪示進行頁面程式化序列時的參考元件及資料元件的狀態的說明圖。

請同時參照圖7及圖8A至圖8C。控制器150在從外部收到命令、寫入資料及位址資訊等時，回應於此而開始頁面程式化。此處假定為，在進行了記憶體區塊的抹除操作之後，選擇圖8A所示的字線WL4，對該字線WL4進行寫入。而且，字線WL4中包含元件單元U1~元件單元U4，元件單元U1~元件單元U4分別包含奇數位元線上的參考元件與偶數位元線上的資料元件所成的對，偶數位元線BL2、偶數位元線BL6的資料元件是存儲資料「0」的程式化元件，偶數位元線BL4、偶數位元線BL8的資料元件是存儲資料「1」的抹除元件。

在本發明之實施例中，偶數位元線BL2、偶數位元線BL6的程式化元件為寫入目標元件，偶數位元線BL4、偶數位元線BL8的抹除元件為禁止寫入元件。另外，奇數位元線B1、奇數 位元線B3、奇數位元線B5、奇數位元線B7的參考元件被設定成在受到選擇時始終使電流流經的閾值，因此，參考元件亦為寫入目標元件。感測電路170對寫入目標元件的位元線供給能夠寫入資料的電壓，例如0V，對寫入禁止元件的位元線供給禁止寫入資料的電壓，例如3.3V或者Vdd電壓。而且，字線選擇電路160將由內部電壓產生電路190所產生的寫入脈衝施加至選擇字線WL4，並對非選擇字線施加中間電壓(例如10V)。藉此，對選擇字線WL4的參考元件與位元線BL2、位元線BL6的程式化元件施加寫入脈衝以進行頁面程式化(S100)。

在控制器150的控制之下，程式化元件用的參考元件受到程式化，直至閾值Vt=Vref0(例如Vref0=0V或者Vref0>0V)。接著，感測電路170偵測程式化元件用的參考元件的閾值並基於該偵測結果來判定校驗(verify)的合格與否(S102)。在一實施例中，感測元件例如是偵測程式化元件用的參考元件的汲極電流Id或是偵測將汲極電流Id轉換而成的電壓以進行判定。

圖9A、圖9B、圖9C繪示基於ISPP(Incremental Step Pulse Program，增量步進脈衝程式化)的寫入脈衝數與參考元件及資料元件的閾值的關係，圖中，1個寫入脈衝被設定成僅使記憶胞的閾值偏移△V。該圖9A、圖9B、圖9C中表示：當對程式化元件用的參考元件施加了7次寫入脈衝時，校驗判定為合格。此時，於程式化元件用的參考元件(即位元線BL1、位元線BL5的參考元件)中存儲用以判斷程式化元件資料用的閾值Vref0。

接下來，對於程式化元件以外的位元線，供給用於禁止寫入的電壓，並且，以判定程式化元件用的參考元件的校驗為合格時的寫入脈衝數為基準，對程式化元件施加2次寫入脈衝(S104)。即，如圖8B所示，對位元線BL2、位元線BL6的程式化元件追加2次寫入脈衝。結果，對於程式化元件，加上參考元件被施加的寫入脈衝數，合計施加9次寫入脈衝(參照圖9A及圖9B)。其中，該步驟只要對程式化元件施加2次寫入脈衝便結束，不進行校驗。因而，被程式化了資料「0」的程式化元件的閾值Vt_0僅比參考元件的閾值Vref0大2×△V。

接下來，為了生成抹除元件用的參考元件，對於抹除元件用的參考元件以外的位元線，供給用於禁止寫入的電壓，並且，以判定程式化元件用的參考元件的校驗為合格時的寫入脈衝數為基準，對抹除元件用的參考元件施加1次寫入脈衝(S106)。即，如圖8C所示，位元線BL4、位元線BL8為抹除元件，因此對位元線BL3、位元線BL7的抹除元件用的參考元件追加1次寫入脈衝。結果，對於抹除元件用的參考元件，合計施加8次寫入脈衝。因而，如圖9A及圖9B所示，抹除元件用的參考元件的閾值Vref1被設定為大於程式化元件用的參考元件的閾值Vref0，且小於程式化元件的閾值Vt_0。這樣，完成對字線WL4的頁面程式化序列。

另外，圖9C表示進行了一定次數的程式化時的寫入脈衝數的變遷。請參照圖9C，當程式化循環次數增加時，記憶胞成為容易被程式化的狀態，因此能夠通過比圖9B少的寫入脈衝數來 獲得所需的閾值。

進行了頁面程式化的結果為，抹除元件及程式化元件的閾值Vt_1、Vt_0形成在圖3所示的分佈寬度內。而且，程式化元件用的參考元件保持如成為閾值Vref0的參考資料，抹除元件用的參考元件保持如成為Vref1=Vref0+△V的參考資料。而且，程式化元件保持如成為閾值Vt_0=Vref0+2×△V的資料。另外，在頁面程式化序列中，當然也可對任意的資料元件寫入資料「0」。

接下來，對讀取操作進行說明。在讀取操作中，被選擇的元件單元的資料元件與參考元件被同時讀取，通過感測電路170，對流經該資料元件與參考元件的2條位元線的電流或者電壓進行比較，從而判別存儲在資料元件中的資料。具體而言，字線選擇電路160基於行位址資訊Ax來選擇記憶體區塊及字線，對選擇字線施加選擇電壓Vx。該選擇電壓Vx例如被設定在圖3所示的抹除元件用的參考元件的閾值Vref1與程式化元件的閾值Vt_0的中間。而且，對於非選擇字線，施加如使程式化元件導通的讀取電壓Vread，例如4.5V。感測電路170基於列位址資訊Ay使電流流經所選擇的位元線以進行感測。若在一個位元線上連接有程式化元件，則電流不會流經位元線，而與程式化元件用的參考元件的閾值Vref0相應的電流流經另一位元線。另外，若在一個位元線上連接有抹除元件，則與抹除元件的閾值Vt_1相應的電流流經位元線，而與抹除元件用的參考元件的閾值Vref1相應的電流流經另一位元線，該電流小於流經抹除元件的電流。

舉例而言，以圖8A、圖8B、圖8C為例，對選擇字線WL4施加選擇電壓Vx，對除此以外的非選擇字線施加讀取電壓Vread。當基於列位址資訊Ay來進行位元線BL2的資料元件的讀取時，感測電路170中的連接於元件單元U1的感測放大器被啟動，除此以外的感測放大器仍為非啟動狀態。通過感測放大器來偵測位元線BL1與位元線BL2的電流或者電壓之差。此時，通過感測電路170偵測到位元線BL2的資料元件的閾值Vt_0比位元線BL1的參考元件的閾值Vref0大的情況。

而且，進行位元線BL4的資料元件的讀取時也同樣，包含與資料元件成對的參考元件的元件單元被讀取。此時，資料元件為存儲有資料「1」的抹除元件，因此在參考元件中存儲有閾值Vref1的參考資料。感測電路170偵測到參考元件的閾值Vref1比抹除元件的閾值Vt_1大的情況。

在典型的快閃記憶體中，當進行頁面讀取時，要對所有位元線進行預充電後才進行讀取，因此讀取須耗費時間。與此相對，本實施例的快閃記憶體中，只要對一對資料元件與參考元件的位元線間的電壓或電流進行比較即可，因此能夠實現高速感測。而且，並不限於頁面單位的讀取，也能夠進行位元單位的讀取。

接下來，對抹除操作進行說明。抹除操作與典型的快閃記憶體同樣，選擇記憶體區塊，並按照表1所示的偏壓條件，統一抹除記憶體區塊內的記憶胞的資料。並且，如上所述，控制器 150在進行了記憶體區塊的抹除操作時，如圖6A及圖6B所示，控制頁面程式化序列以使參考元件與資料元件的位置反轉。

上述實施例中，使程式化元件的寫入脈衝數比程式化元件用的參考元件的寫入脈衝數多2次，但這只是例示，若需要更大的裕度(margin)，則也可使追加的寫入脈衝數多於2次。此時，抹除元件用的參考元件的寫入脈衝數也可比程式化元件的寫入脈衝數少1次或者更多次。

進而，上述實施例中，在圖7所示的頁面程式化序列中，在程式化元件的寫入(S104)及對抹除元件用的參考元件的寫入(S106)中，不需要校驗，但未必限於此，也可進行校驗以判定是否達到所需的閾值Vt_0、閾值Vref1。此時，校驗電壓是施加與Vref1、Vt_0對應的電壓。

進而，上述實施例中，對於參考元件的閾值Vref0為正電壓，但並不限於此，Vref0也可為0V或者負的電壓。進而，在讀取操作時對選擇字線施加的選擇電壓Vx只要是能夠判定抹除元件的閾值Vt_1、程式化元件的閾值Vt_0、參考元件的閾值Vref0、Vref1的值即可，例如也能夠以選擇電壓為Vx=0V的方式來選擇記憶胞的閾值。

雖然上文對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內，可進行各種變形、變更。

SGD、SGS‧‧‧選擇閘極線

WL4~WL7‧‧‧字線

Claims (16)

1. 一種半導體記憶體裝置，包括：一記憶體陣列，形成有以矩陣方向排列的多個記憶胞；一行選擇機構，耦接至所述記憶體陣列，根據一行位址信號選擇所述記憶體陣列的行方向的所述記憶胞；一列選擇機構，耦接至所述記憶體陣列，根據一列位址信號選擇所述記憶體陣列的列方向的所述記憶胞；以及一控制機構，進行資料從所述記憶胞的讀取或者資料往所述記憶胞的寫入；其中在所述記憶體陣列中，配置有多個元件單元，其中所述元件單元是由存儲資料的資料用記憶胞與存儲參考資料的參考用記憶胞所構成，且1個所述資料用記憶胞在其行方向及其列方向上，皆不鄰接於另1個所述資料用記憶胞；所述控制機構進行由所述行選擇機構及所述列選擇機構所選擇的所述元件單元的讀取操作、程式化操作或是抹除操作。
2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述控制機構包括連接於所述記憶胞的位元線的一感測電路，在進行一讀取操作時，被選擇的元件單元的所述資料用記憶胞與所述參考用記憶胞同時被讀取，所述感測電路對所述資料用記憶胞與所述參考用記憶胞所讀出的電流進行比較，以判斷所述資料用記憶胞所存儲的資料。
3. 如申請專利範圍第1項所述的半導體記憶體裝置，其中 所述控制機構在進行程式化操作時，對於所選擇的所述元件單元的所述參考用記憶胞，寫入用以判斷所選擇的所述元件單元的所述資料用記憶胞中的資料的值。
4. 如申請專利範圍第3項所述的半導體記憶體裝置，其中當所述資料用記憶胞存儲第1資料時，對所述參考用記憶胞寫入第1參考資料，當所述資料用記憶胞存儲第2資料時，對所述參考用記憶胞寫入不同於所述第1參考資料的第2參考資料。
5. 如申請專利範圍第4項所述的半導體記憶體裝置，其中所述控制機構通過施加寫入脈衝來進行所述第1資料、所述第1參考資料及所述第2參考資料的寫入。
6. 如申請專利範圍第4項所述的半導體記憶體裝置，其中所述第1參考資料的寫入脈衝數小於所述第1資料的寫入脈衝數，所述第2參考資料的寫入脈衝數介於所述第1資料的寫入脈衝數與所述第1參考資料的寫入脈衝數之間。
7. 如申請專利範圍第6項所述的半導體記憶體裝置，其中當設所述第1資料的寫入脈衝數為N1、所述第1參考資料的寫入脈衝數為R1、所述第2參考資料的寫入脈衝數為R2時，R1=N1-2且R2=N1-1。
8. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述控制機構以區塊為單位對所述記憶體陣列進行抹除操作，且所述控制機構更使已完成抹除操作的所述區塊中的所述多個元件單元的所述資料用記憶胞與所述參考用記憶胞的位置反 轉。
9. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述記憶體陣列為一反及型快閃記憶體陣列。
10. 一種讀取方法，適用於一半導體記憶體裝置，所述半導體記憶體裝置包括由多個記憶胞以矩陣方向排列而成的一記憶體陣列，所述讀取方法包括：基於行位址資訊及列位址資訊來對配置有多個元件單元的所述記憶體陣列進行讀取，其中所述元件單元由存儲資料的資料用記憶胞與存儲參考資料的參考用記憶胞所構成，且1個所述資料用記憶胞在其行方向及其列方向上，皆不鄰接於另1個所述資料用記憶胞；以及對從所選擇的所述元件單元的所述資料用記憶胞以及所述參考用記憶胞讀出的電流進行比較，以判斷所述資料用記憶胞中所存儲的資料。
11. 一種程式化方法，適用於一半導體記憶體裝置，所述半導體記憶體裝置包括由多個記憶胞以矩陣方向排列而成的一記憶體陣列，所述程式化方法包括：基於行位址資訊及列位址資訊來對配置有多個元件單元的所述記憶體陣列進行程式化，其中所述元件單元由存儲資料的資料用記憶胞與存儲參考資料的參考用記憶胞所構成，且1個所述資料用記憶胞在其行方向及其列方向上，皆不鄰接於另1個所述資料用記憶胞；以及 依據一寫入資料對所選擇的所述元件單元的所述資料用記憶胞進行寫入，並對所述參考用記憶胞寫入依附於所述寫入資料的值。
12. 如申請專利範圍第11項所述的程式化方法，其中當在所述資料用記憶胞中存儲第1資料時，對所述參考用記憶胞寫入第1參考資料，當在所述資料用記憶胞存儲第2資料時，對所述參考用記憶胞寫入不同於所述第1參考資料的第2參考資料。
13. 如申請專利範圍第12項所述的程式化方法，其中所述第1資料、所述第1參考資料及所述第2參考資料是通過施加寫入脈衝而被寫入。
14. 如申請專利範圍第13項所述的程式化方法，其中所述第1參考資料的寫入脈衝數小於所述第1資料的寫入脈衝數，所述第2參考資料的寫入脈衝數處於所述第1資料的寫入脈衝數與所述第1參考資料的寫入脈衝數之間。
15. 如申請專利範圍第14項所述的程式化方法，其中當設所述第1資料的寫入脈衝數為N1、所述第1參考資料的寫入脈衝數為R1、所述第2參考資料的寫入脈衝數為R2時，R1=N1-2且R2=N1-1。
16. 如申請專利範圍第11項所述的程式化方法，其中所述記憶體陣列為一反及型快閃記憶體陣列。