JP3800925B2 - 磁気ランダムアクセスメモリ回路 - Google Patents
磁気ランダムアクセスメモリ回路 Download PDFInfo
- Publication number
- JP3800925B2 JP3800925B2 JP2000142361A JP2000142361A JP3800925B2 JP 3800925 B2 JP3800925 B2 JP 3800925B2 JP 2000142361 A JP2000142361 A JP 2000142361A JP 2000142361 A JP2000142361 A JP 2000142361A JP 3800925 B2 JP3800925 B2 JP 3800925B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- decoder
- line
- word line
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
Description
【０００１】
【発明の属する技術分野】
本発明はランダムアクセスメモリ回路、特に磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ。以下、ＭＲＡＭという）回路に関する。
【０００２】
【従来の技術】
ＭＲＡＭ回路は、多数のメモリセルがワード線とビット線の交点に配置されている。基本的には、そのメモリセルは絶縁層あるいは金属層を挟んだ二枚の強磁性層から構成されている。デジタル情報は強磁性層の磁化の向きによって表されており、その情報は意図的に書き換えられない限り、無限に保持される。メモリセルの状態を書き換えるために、ワード電流とビット電流により閾値より大きな合成磁場をメモリセルに印加し、強磁性層の磁化を反転させる。
【０００３】
第１の技術として、米国特許第５７４８５１９号およびＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ Ｏｎ Ｃｏｍｐｏｎｅｎｔｓ Ｐａｃｋａｇｉｎｇ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ−Ｐａｒｔ Ａ、Ｕｏ１．１７０、Ｎｏ．３、ＰＰ．３７３−３７９に、記憶セルとして巨大磁気抵抗効果（ＧＭＲ：ｇｉａｎｔ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を用いたＭＲＡＭ回路が開示されている。このＭＲＡＭ回路は、図７に示すように、一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路はメモリアレイである第１アレイ６０４および第２アレイ６０５、デコーダである行デコーダ６０２および列デコーダ６０３および比較器６０６より構成される。行デコーダ６０２と列デコーダ６０３は、アドレスバス６０１にそれぞれ接続されている。第１アレイ６０４および第２アレイ６０５のうちの一方は読み出し時の参照セルとして用いられる。それぞれのセルアレイにおいて、１つの行には複数のＧＭＲ素子が直列接続されている。読み出し時には、第１アレイ６０４および第２アレイ６０５の双方の選択された行に電流を流し、生じた電圧の差分を比較器６０６で検出する。
【０００４】
第２の従来技術として、米国特許第５６４０３４３号に、トンネル型磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレイをもつＭＲＡＭ回路が開示されている。このＭＲＡＭ回路は、図８に示すように、行デコーダ７０１、７０２と、列デコーダ７０３、７０４と、これらに接続される交点に磁気トンネル接合素子とを有するマトリックス回路により構成されている。このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作するが、この開示において、電圧あるいは電流の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００５】
【発明が解決しようとする課題】
第１の従来技術では、直列接続の記憶セルの抵抗を直接検出する。この抵抗には、行に直列接続されたトランジスタのオン抵抗も含まれている。また、記憶セルアレイと参照セルアレイが分離され、それらの距離が離れている。そのため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンの実現が困難であった。そのため、記憶セルのウェハ上での特性の均一性が要求された。また、複数の直列に接続された記憶セルの電圧を検出するため、行全体の抵抗に比べて抵抗の磁気変化分が小さくなり、素子ばらつき、ノイズ耐性に劣る。また、検出感度を大きくするためには、検出電流を大きくするか、ＧＭＲ素子を細長くして素子抵抗を大きくする必要がある。これらは、消費電力の増大および回路面積の増大を招くという問題がある。
【０００６】
第２の従来技術では各記憶セルにダイオードを備えている。また、これと同様に各セルにトランジスタを備えたセルも容易に構成することができる。しかし、ダイオードあるいはトランジスタを備えた記憶セルは、セルの構成が複雑になるため、集積化を妨げる。しかし、完全にオン、オフのスイッチとして動作しない磁気抵抗素子のみで２次元アレイを構成するには、各セル間の電流の回り込みなどを考慮する必要があり、容易ではない。
また、一般的なＧＭＲ素子では、膜面に平行に電流を流すため、基本抵抗は配線抵抗と同等である。従って、配線とトランジスタと磁気抵抗素子を直列接続して、全体の電圧を直接測定する方法を用いると、配線と、トランジスタでの電圧降下が無視できず、高精度な読み出し回路（センスアンプ）が必要となる。
【０００７】
さらに、Ｊｏｕｒｎａｌ ｏｆ Ｍａｇｎｅｔｉｃｓ Ｓｏｃｉｅｔｙ ｏｆＪａｐａｎ、Ｕｏ１．２３、Ｎｏ．１−２、ＰＰ．５５−５７に述べられているように、トンネル型磁気抵抗素子は、接合の両端に印加される電圧が増加するに従い、磁気抵抗比（ＭＲ比）が減少する。これは、一般にバイアス効果と呼ばれ、周知である。このバイアス効果によりＴＭＲ素子の両端に大きな電圧をかけても、磁気による素子電圧の変化分は比例して大きくなるわけではなく、従って高感度な読み出し回路が必要となる。また、Ｊｏｕｒｎａｌ ｏｆ Ｍａｇｎｅｔｉｓｍａｎｄ Ｍａｇｎｅｔｉｃ Ｍａｔｅｒｉａｌｓ Ｕｏｌ．１９８−１９９、ＰＰ．１６４−１６６などで述べられているように、薄いトンネルバリアを用いているＴＭＲ素子の両端に大きな電圧をかけることは、トンネルバリアを電界、熱などで破壊し、素子寿命を短くするという問題がある。
【０００８】
本発明は、ウェハ上での場所に依存する磁気抵抗素子の特性ばらつきの影響を極力排除し、動作マージンの広い磁気ランダムアクセスメモリ回路を提供することを目的とする。また、本発明は、磁気抵抗素子と直列に接続された配線およびトランジスタの抵抗による電圧降下がもたらす、読み出し回路の検出感度の低下を防ぎ、高精度かつ高速な読み出しが可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
さらに本発明は、特にトンネル型磁気抵抗素子を用いて、磁気抵抗のバイアス効果およびトンネルバリアの破壊を防止し、高精度かつ高速な読み出しが可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
さらに、本発明では、基本記憶セル内のダイオードまたはトランジスタを排除し、高集積化が可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的達成のため、本発明にかかる磁気ランダムアクセスメモリ回路は、互いに交差する複数のセンス線と複数のワード線を持ち、センス線とワード線の各交点に磁気抵抗素子が２次元アレイ状にならべられた磁気ランダムアクセスメモリ回路において、接続されているすべてのセンス線と選択されていない全てのワード線の電位が等しく保たれ、かつ選択されているワード線が接地され、あらかじめ高電圧に充電されたコンデサがセンス線に電圧降下素子を介して接続され、前記コンデンサが充電電荷を電圧降下素子、センス線、磁気抵抗素子およびワード線を介して放電可能にこれらに接続されていることを特徴とする。
【００１０】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、Ｘデコーダを含み複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線の各交点において、一端がワード線に、他端がセンス線にそれぞれ接続されるように、磁気抵抗素子がアレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部では、互いに直列接続した第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが各センス線に直列接続されて、第１のＭＯＳトランジスタはその一端子がセンス線に、他端子が第２のＭＯＳトランジスタの一端子に、ゲートが基準電圧部にそれぞれ接続され、第２のＭＯＳトランジスタはその一端子が第１のＭＯＳトランジスタの一端子に、他端子が電源に、ゲートがＹデコーダ部にそれぞれ接続され、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタの接続部に出力線が接続され、かつその接続部がコンデンサを介して接地され、一方、Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの接続部がワード線に接続され、第３のＭＯＳトランジスタの他端は電源に接続され、第４のＭＯＳトランジスタの他端は接地されていることを特徴とする。
【００１１】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、同一のワード線および隣接する２本のセンス線間に１対の磁気抵抗素子が接続され、磁気抵抗素子の一方が記憶セルとされ、他方がその記憶セルと常に相補のデータを記憶する参照セルとされて、記憶セルと参照セルの各抵抗値状態にもとづく各コンデンサの電圧差が検出されることを特徴とする。
【００１２】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、複数のＸ周辺回路部および複数のセルアレイがＹ周辺回路部に対してそれぞれ対象に配置され、各セルアレイに対してＹデコーダが共通に接続され、各セルアレイにおいて少なくとも１本以上のワード線とそのワード線と交差する各センス線との間に参照セルとなる基準抵抗が接続されて、一方のセルアレイ中の磁気抵抗素子からなる記憶セルと、他方のセルアレイ中の基準抵抗からなる参照セルとの各抵抗値状態にもとづく各コンデンサの電圧差が検出されることを特徴とする。
【００１３】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、Ｘデコーダを含み複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線の各交点において、一端がワード線に、他端がセンス線にそれぞれ接続されるように磁気抵抗素子がアレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部には、各センス線に対応して、各一端が電源線に接続され、各他端が第１のコンデンサおよび第２のコンデンサを介してそれぞれ接地され、それぞれのゲートにＹデコーダ信号が入力される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタが並列に配置され、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのコンデンサ側の各端子が、各ゲートにＹデコーダ信号が入力されて互いに相補的に動作する第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタを介して接続され、さらに第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタの直列接続部から、ゲートに基準電圧を入力する第９のＭＯＳトランジスタを介してセンス線が延び出し、第１のコンデンサと第５のＭＯＳトランジスタとの接続部および第２のコンデンサと第６のＭＯＳトランジスタとの接続部に得られる信号差が検出され、一方Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第１０のＭＯＳトランジスタおよび第１１のＭＯＳトランジスタの接続部が各ワード線と接続され、第１０のＭＯＳトランジスタの一端は電源に接続され、さらに第１１のＭＯＳトランジスタの一端が接地されて、ＸデコーダとＹデコーダとの相対的動作タイミングを制御するタイミング制御回路を設けられていることを特徴とする。
【００１４】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、センス線の電位を一定に保つ第１のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第３のＭＯＳトランジスタ、もしくはそれら両方の第１のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにして、センス線またはワード線の電位が帰還制御されるようにしたことを特徴とする。
【００１５】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、センス線の電位を一定に保つ第９のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第１０のＭＯＳトランジスタ、もしくはそれら両方の第９のＭＯＳトランジスタおよび第１０のＭＯＳトランジスタのゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにしてセンス線またはワード線の電位が帰還制御されるようにしたことを特徴とする。
【００１７】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、磁気抵抗素子がトンネル型磁気抵抗素子であることを特徴とする。
【００１８】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、磁気抵抗素子が巨大磁気抵抗効果素子であることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の一形態を図について説明する。
図１は、本発明の磁気ランダムアクセスメモリ（以下、ＭＲＡＭという）回路を示し、ここでは、一例として４×４ビットのＭＲＡＭ回路を示したが、用途に応じてｍ×ｎビットのＭＲＡＭ回路を構成できる。図示したように、本発明のＭＲＡＭ回路は、Ｙデコーダ（Ｙ−ｄｅｃｏｄｅｒ）１０１を含むＹ周辺回路１０２、Ｘデコーダ（Ｘ−ｄｅｃｏｄｅｒ）１０３を含むＸ周辺回路１０４およびセルアレイ１０５から構成される。
【００２０】
Ｙ周辺回路１０２は、Ｙデコーダ１０１と、ゲートがＹデコーダ１０１に接続されたＭＯＳトランジスタ１０９〜１１２、このＭＯＳトランジスタ１０９〜１１２に接続された電源１０６、ゲートに基準電圧部１０７からの出力が接続されたＭＯＳトランジスタ１１７〜１２０、片側が接地されたコンデンサ１１３〜１１６で構成されている。ＭＯＳトランジスタ１０９〜１１２とＭＯＳトランジスタ１１７〜１２０およびコンデンサ１１３〜１１６はそれぞれ互いに接続されており、これらの接続点には、コンデンサ１１３〜１１６の電位を検出するため、出力線１５３〜１５６を介し後段の出力回路に接続されている。また、ＭＯＳトランジスタ１１７〜１２０の他方の不純物領域は、セルアレイ１０５のセンス線１２１〜１２４にそれぞれ接続されている。
【００２１】
Ｘ周辺回路１０４は、Ｘデコーダ１０３と、ゲートがＸデコーダ１０３に接続されたＭＯＳトランジスタ１２９〜１３２、これと相補に動作するＭＯＳトランジスタ１２５〜１２８、ＭＯＳトランジスタ１２５〜１２８に接続された電源１０８から構成される。ＭＯＳトランジスタ１２９〜１３２の一方の不純物領域は接地され、ＭＯＳトランジスタ１２９〜１３２の他方の不純物領域と、ＭＯＳトランジスタ１２５〜１２８は相互に接続されている。また、この接続点には、セルアレイ１０５のワード線１３３〜１３６とそれぞれ接続されている。
セルアレイ１０５は、センス線１２１〜１２４、ワード線１３３〜１３６および磁気抵抗素子１３７〜１５２で構成される。磁気抵抗素子１３７〜１５２はそれぞれ、センス線１２１〜１２４とワード線１３３〜１３６の交点に配置され、センス線１２１〜１２４とワード線１３３〜１３６の双方に接続されている。なお、磁気抵抗素子１３７〜１５２としてトンネル型磁気抵抗素子や巨大磁気抵抗効果素子が用いられる。
【００２２】
ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ１０９〜１１２はオン状態になっており、コンデンサ１１３〜１１６は充電され、所定の初期電圧（ＶD0）になる。同様に、コンデンサ１１３〜１１６と接続されているＭＯＳトランジスタ１１７〜１２０の入力側は所定の初期電圧（ＶD0）である。また、このとき、出力線１５３〜１５６にも同様の電圧ＶD0が生じている。ＭＯＳトランジスタ１１７〜１２０は、センス線１２１〜１２４を一定の低電圧に保持するために設けられたＭＯＳトランジスタである。ＭＯＳトランジスタ１１７〜１２０の出力側の電圧（ＶS ）は、基準電圧部１０７の発生する基準電圧（Ｖref ）と、ＭＯＳトランジスタ１１７〜１２０の閾値特性で決められる一定の降下電圧（Ｖdrp ）で決定され、ＭＯＳトランジスタ１１７〜１２０の入力側の電圧（ＶD ）が変動しても出力側の電圧（ＶS ）は変動しない。ＶS 、Ｖref 、Ｖdrp 間には、
ＶS ＝Ｖref −Ｖdrp （ただし、ＶD ＞ＶS ） ………（１）
の関係が成り立つ。従って、すべてのセンス線１２１〜１２４は等電位（ＶS ）状態にある。
【００２３】
ＭＯＳトランジスタ１２５〜１２８とＭＯＳトランジスタ１２９〜１３２は、Ｘデコーダ１０３からの信号に応じて、相補に動作する。ＭＲＡＭ回路が待機状態にある時には、ＭＯＳトランジスタ１２５〜１２８がオンしており、ＭＯＳトランジスタ１２９〜１３２はオフ状態である。この時、電源１０８とワード線１３３〜１３６は、それぞれＭＯＳトランジスタ１２５〜１２８を介して接続されて、センス線１２１〜１２４と同様に、すべてのワード線１３３〜１３６は等電位（ＶS ）状態に保たれている。
【００２４】
ワード線１３３〜１３６をセンス線１２１〜１２４と等電位のＶS に保つためには、いくつかの方法が考えられる。具体的には、例えば、図１において電源１０８でＶS を与えることにより、ワード線１３３〜１３６をＶS に保つ事が可能である。別の方法としては、ＭＯＳトランジスタ１２５のゲートに接続しているインバータ１５７は、例えば、図２に示したようなＰ型ＭＯＳトランジスタ１５８とＮ型ＭＯＳトランジスタ１５９とから構成される。この場合、Ｐ型ＭＯＳトランジスタ１５８のソース電極と基準電圧部１０７を接続し、ＭＯＳトランジスタ１２５の閾値特性により、センス線１２１〜１２４と同様にワード線１３３をＶS に保つ事が可能となる。これらはワード線１３３〜１３６をＶS に保つための一例である。
【００２５】
次に、例えば磁気抵抗素子１４２に保持されたデータを読み出す場合について説明する。磁気抵抗素子１４２はセルアレイの２行２列に位置している。はじめに、Ｘデコーダ１０３からの信号により、ＭＯＳトランジスタ１３０がオンになり、これと同時にＭＯＳトランジスタ１２６がオフとなる。従って２行目のワード線１３４はＭＯＳトランジスタ１３０を介して接地され、電源１０６、ＭＯＳトランジスタ１１０、ＭＯＳトランジスタ１１８、センス線１２２、磁気抵抗素子１４２、ワード線１３４、ＭＯＳトランジスタ１３０の順に、電流が流れる。この時、同一のワード線１３４に接続されている磁気抵抗素子１４１、１４３、１４４にも同様に電流が流れるが、これについては後述する。
【００２６】
ここで重要なのは、すべてのセンス線１２１〜１２４はＭＯＳトランジスタ１１７〜１２０により、等電位（ＶS ）に保たれていることと、選択されていないワード線１３３、１３５、１３６も、それぞれＭＯＳトランジスタ１２５、１２７、１２８により、等電位（ＶS ）に保たれていることである。このために、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線１２１〜１２４にはそれぞれ電圧ＶS および各磁気抵抗素子１４１〜１４４の抵抗値から決定される大きさの電流が流れる。
【００２７】
２行目のワード線１３４の選択に続いて、Ｙデコーダ１０１のからの信号により２列目のセンス線１２２が選択される。この時、ＭＯＳトランジスタ１１０はオフとなり、２列目のセンス線１２２は電源１０６から切り離されるが、コンデンサ１１４に充電された電荷を放電しながら、磁気抵抗素子１４２には電流が流れつづける。この結果、コンデンサ１１４に生じる電圧、すなわち、ＭＯＳトランジスタ１１８の入力側の電圧は低下するが、ＭＯＳトランジスタ１１８の出力側の電圧（ＶS ）は前述したように（１）式で決定付けられるため、変化せず、一定に保たれる。このとき、ｔ時間後のコンデンサ１１４に生じｎ電圧の時間変化ＶD（ｔ） は、初期電圧ＶD0、コンデンサ１１４の容量Ｃ、センス線１２２に流れる電流ＩS 、ＭＯＳトランジスタ１１８の出力側の電圧ＶS およびＭＯＳトランジスタ１１８の負荷抵抗となるセンス線１２２、磁気抵抗素子１４２、ワード線１３４、ＭＯＳトランジスタ１３０の合成抵抗Ｒを用いると、（２）式に示す通りとなる。
【００２８】
【数１】
【００２９】
（２）式に示したように、コンデンサ１１４に生じる電圧の時間変化は磁気抵抗素子１４２の抵抗により変化率が異なる。すなわち、磁気抵抗素子１４２が高抵抗状態にある時には、コンデンサ１１４に生じる電圧の時間変化は小さく、反対に磁気抵抗素子１４２が低抵抗状態にある時には、コンデンサ１１４に生じる電圧の時間変化は大きい。ある一定時間経過後に、コンデンサ１１４の電圧あるいは電圧変化を出力線１５４を通して検出することで、磁気抵抗素子１４２の抵抗状態すなわち保持しているデータを読み出すことができる。
【００３０】
本発明のＭＲＡＭ回路では、磁気抵抗素子１４２に印加される電圧はＶS であるので、磁気抵抗素子１４２を破壊する電圧あるいは、バイアス依存性により著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサ１１４の作用により、出力線１５４に生じる電圧は、後段の検出回路に十分な程度まで大きくすることができる。
また、本発明のＭＲＡＭ回路では、磁気抵抗素子１４２と直列につながれた配線抵抗、ＭＯＳトランジスタ１３０の抵抗が大きい、あるいは、磁気抵抗素子１４２の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサ１１３〜１１６の容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子１３７〜１５２の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００３１】
本発明のＭＲＡＭ回路は、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。読み出し速度は、主に、コンデンサ１１３〜１１６の容量Ｃ、磁気抵抗素子１３７〜１５２の電気抵抗値および磁気抵抗素子１３７〜１５２に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサ１１３〜１１６の充電は待機時間中に行われ、読み出し速度には影響しない。
【００３２】
また、前述したように、本回路では、同一のワード線１３４に接続されている磁気抵抗素子１４１、１４３、１４４にも同様に電流が流れる。従って、ＭＯＳトランジスタ１１０と同様に、ＭＯＳトランジスタ１０９、１１１、１１２もオフにすると、磁気抵抗素子１４１、１４３、１４４に記録された情報を、それぞれ、出力線１５３、１５５、１５６から同時に並行して読み出すことができる。
【００３３】
さらに、読み出しの消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。
また、例に示したデータ読み出しのシーケンスでは、ＭＯＳトランジスタ１３０がオンになり、これと同時にＭＯＳトランジスタ１２６がオフになった後に、ＭＯＳトランジスタ１１０がオフとなっているが、これらのＭＯＳトランジスタのスイッチの順序は逆になっても良いし、また同時にスイッチさせることも本質的には可能である。
【００３４】
図３は、本発明の実施の他の形態を示す。図３に示したＭＲＡＭ回路は、基本的には図１に示した回路と同じ動作をするが、同一のワード線に接続され、かつ隣接した２本のセンス線に接続された２つの磁気抵抗素子を対とし、お互いに相補のデータを書き込むことを特徴としている。すなわち、一方の磁気抵抗素子が高抵抗状態の時には、他方の磁気抵抗素子は必ず低抵抗状態になるように、それぞれの磁気抵抗素子の磁化方向を設定する。記憶データが"１"である場合に、どちらの磁気抵抗素子を高抵抗状態にするかは任意であり、回路ごとに決めることができる。それぞれの磁気抵抗素子には、センス線とＭＯＳトランジスタを介してコンデンサが接続されている。２つのコンデンサの電圧を差動増幅器を用いて比較し、この差動増幅器の出力をデータ出力としている。この回路では、２つの磁気抵抗素子を用いて１ビットの情報を記憶するので、図３に示したＭＲＡＭ回路は、４×２＝８ビットの情報を記憶する回路の例である。
【００３５】
次に、例えば磁気抵抗素子２４１、２４２に保持されたデータを読み出す場合について説明する。磁気抵抗素子２４１はセルアレイの２行１列、磁気抵抗素子２４２はセルアレイの２行２列に位置している。はじめにＸデコーダ２０３からの信号により、ＭＯＳトランジスタ２３０がオンになり、これと同時にＭＯＳトランジスタ２２６がオフとなる。従って、２行目のワード線２３４はＭＯＳトランジスタ２３０を介して接地され、電源２０６、ＭＯＳトランジスタ２０９、ＭＯＳトランジスタ２１７、センス線２２１、磁気抵抗素子２４１、ワード線２３４、ＭＯＳトランジスタ２３０と、電流が流れる。また同様に、電源２０６、ＭＯＳトランジスタ２１０、ＭＯＳトランジスタ２１８、センス線２２２、磁気抵抗素子２４２、ワード線２３４、ＭＯＳトランジスタ２３０の経路でも電流が流れる。
【００３６】
すべてのセンス線２２１〜２２４はＭＯＳトランジスタ２１７〜２２０によって等電位（ＶS ）に保たれており、また選択されていないワード線２３３、２３５、２３６もそれぞれＭＯＳトランジスタ２２５、２２７、２２８により、等電位（ＶS ）に保たれている。このため、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線２２１〜２２４にはそれぞれＶS および各磁気抵抗素子２４１〜２４４の抵抗値から決定される大きさの電流が流れる。
【００３７】
２行目のワード線２３４の選択に続いて、Ｙデコーダ２０１のからの信号により１列目のセンス線２２１と、２列目のセンス線２２２が選択される。この時、ＭＯＳトランジスタ２０９、２１０はオフとなり、１列目のセンス線２２１と２列目のセンス線２２２は電源２０６から切り離されるが、コンデンサ２１３、２１４に充電された電荷を放電しながら、磁気抵抗素子２４１、２４２には電流が流れつづける。この結果、コンデンサ２１３、２１４に生じる電圧、すなわち、ＭＯＳトランジスタ２１７、２１８の入力側の電圧は低下するが、ＭＯＳトランジスタ２１７、２１８の出力側の電圧（ＶS ）は前述したように（１）式で決定付けられるため、変化せず、一定に保たれる。このとき、ｔ時間後のコンデンサ２１３、２１４に生じるの電圧の時間変化ＶD （ｔ）は、（２）式に示した通りである。
【００３８】
（２）式に示したように、コンデンサ２１３、２１４に生じる電圧の時間変化は磁気抵抗素子２４１、２４２の抵抗により変化率が異なる。例えば、記憶データが"１"であるときには、磁気抵抗素子２４１が高抵抗状態、かつ、磁気抵抗素子２４２が低抵抗状態であるとすると、コンデンサ２１３の電圧低下よりコンデンサ２１４の電圧低下の時間変化が大きい。反対に記憶データが"０"であるときには、磁気抵抗素子２４１が低抵抗状態、かつ、磁気抵抗素子２４２が高抵抗状態となり、コンデンサ２１３の電圧低下よりコンデンサ２１４の電圧低下の時間変化は小さい。ある一定時間経過後に、コンデンサ２１３とコンデンサ２１４の電圧の差を差動増幅器２５３で判定し、その判定結果を読み出しデータとして出力線２５５より出力する。
【００３９】
あるｔ時間経過後のコンデンサ２１３とコンデンサ２１４の電圧の差ＶOUT （ｔ）は（２）式にもとづき（３）式に示すようにして求められる。
ＶOUT（ｔ）＝（ＶS ／Ｃ）｛（１／ＲL ）−（１／ＲH ）｝ｔ ……（３）
【００４０】
ここでＲL 、ＲH はそれぞれ、磁気抵抗素子が低抵抗状態と高抵抗状態でのＭＯＳトランジスタの負荷抵抗（負荷となるセンス線、磁気抵抗素子、ＭＯＳトランジスタ２３０の合成抵抗）である。（３）式において、例えばコンデンサの容量Ｃを１ｐＦ、ＭＯＳトランジスタの出力側の電圧ＶS を２５０ｍＶ、磁気抵抗素子が低抵抗状態のＲL を１０ｋΩ、高抵抗状態の時のＲH を１２ｋΩと容易に実現可能な値を仮定し、コンデンサ２１３、２１４の放電時間を２４ｎｓｅｃとすると、記憶データの”１”、”０”に応じてＶOUT （２４ｎｓｅｃ）が±１００ｍＶの出力が得られることがわかる。既存の半導体ＤＲＡＭのセンスアンプ（差動増幅器）の入力電圧（検出電圧）は１００ｍＶ程度になっており、この±１００ｍＶの信号は容易に検出できることは自明である。
【００４１】
この実施の形態によるＭＲＡＭ回路では、磁気抵抗素子２４１、２４２に印加される電圧はＶS であるので、磁気抵抗素子２４１、２４２を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサ２１３、２１４の作用により、差動増幅器（検出器）２５３に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
また、読み出し速度は、主に、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００４２】
さらに、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。また隣接する磁気抵抗素子からの信号を参照データとするので、プロセスばらつきに対する回路動作の安定性に優れている。
また、前記ＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００４３】
さらに、前述したように、同一のワード線２３４に接続されている磁気抵抗素子２４３、２４４にも同様に電流が流れる。従ってＭＯＳトランジスタ２０９、２１０と同様に、ＭＯＳトランジスタ２１１、２１２もオフにすると、磁気抵抗素子２４３、２４４に記録された情報も差動増幅器（検出器）２５４から同時に並行して読み出すことができる。
また、読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、前記データ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００４４】
図４は本発明の実施の他の形態を示す。図４に示したＭＲＡＭ回路は、基本的には図３に示した回路と同じ動作をするが、出力を差動増幅で比較する際の参照信号は、相補のデータが書き込まれた磁気抵抗素子ではなく、基準抵抗から得ることを特徴としている。ここでは、ＭＲＡＭ回路は、Ｙデコーダ３０１を含むＹ周辺回路３０２、第１のＸデコーダ３０３を含む第１のＸ周辺回路３０４、第１のセルアレイ３０５および前記のＹ周辺回路３０２に対して、それぞれ対称的な位置に配置される、第２のＸデコーダ３０６を含む第２のＸ周辺回路３０７、第２のセルアレイ３０８、から構成されている。それぞれのセルアレイ３０５、３０８における、少なくとも１本以上のワード線には、基準抵抗が接続される。図４に示した例では、第１のセルアレイ３０５では、ワード線３１３に基準抵抗３１５〜３１８が接続され、第２のセルアレイ３０８では、ワード線３２７に基準抵抗３２８〜３３１が接続されている。
【００４５】
この実施の形態によれば、例えば、第１のセルアレイ３０５のセンス線３１０とワード線３１４に接続された磁気抵抗素子３２０の情報を読み出す場合には、第２のセルアレイ３０８のセンス線３２４とワード線３２７に接続された基準抵抗３２９からの信号を参照信号とし、第１および第２のＭＲＡＭ回路と同様の原理を用いて、差動増幅器３３３を用いて出力を得る。また、この時、同一のワード線に接続されている、磁気抵抗素子３１９、３２１、３２２に記憶された情報も、差動増幅器３３２、３３４、３３５を用いて、基準抵抗３２８、３３０、３３１からの信号と比較することで並行に読み出すことが可能である。
なお、第１のセルアレイ３０５のワード線３１３に接続された基準抵抗３１５〜３１８は、第２のセルアレイ３０８に配置された磁気抵抗素子の読み出しの際の参照に使用される。
【００４６】
従って、この実施の形態によるＭＲＡＭ回路は、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。また、基準抵抗３１５〜３１８、３２８〜３３１からの信号を参照データに用いることで、チップの面積効率が高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れる。
また、各磁気抵抗素子に印加される電圧はＶS であるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
さらに、ＭＲＡＭ回路の読み出し速度は、主にコンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００４７】
また、磁気抵抗素子に対して直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
さらに、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、例に示したデータ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００４８】
図５は、本発明の実施の他の形態を示す。図５に示したＭＲＡＭ回路は、基本的には図４に示した回路と同じ動作をするが、読み出しの対象となる磁気抵抗素子自身の状態を変化させて生成される信号を差動増幅の参照信号とする、自己参照式の読み出し方法である。ここでは、Ｙデコーダ４０１を含むＹ周辺回路４０２、Ｘデコーダ４０３を含むＸ周辺回路４０４およびセルアレイ４０５から構成される。さらに、タイミング制御回路であるタイミングコントローラ４０６により、Ｙデコーダ４０１とＸデコーダ４０３の動作タイミングを制御している。Ｘ周辺回路４０４は、前記の各実施の形態に記述されたものとほぼ同じである。
【００４９】
一方、Ｙ周辺回路４０２は、Ｙデコーダ４０１、ゲートがＹデコーダ４０１に接続された第５のＭＯＳトランジスタ４１０、４１２、第６のＭＯＳトランジスタ４１１、４１３、これらのＭＯＳトランジスタ４１０〜４１３に接続された電源４０７、ゲートにＹデコーダ４０１からの出力が接続され、お互いに相補に動作する第７および第８のＭＯＳトランジスタ４１８、４１９および４２０、４２１、ゲートに基準電圧部４０８からの出力が接続された第９のＭＯＳトランジスタ４２２、４２３、片側が接地されたコンデンサ４１４〜４１７、出力を検出する差動増幅器４４６、４４７から構成されている。
【００５０】
この実施の形態では、ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ４１０〜４１３はオン状態になっており、コンデンサ４１４〜４１７は充電され、所定の初期電圧（ＶD0）になる。また、この時、ＭＯＳトランジスタ４１８、４２０はオン状態で、ＭＯＳトランジスタ４１９、４２１はオフ状態となっている。従って、ＭＯＳトランジスタ４１８、４２０を介して、コンデンサ４１４、４１６と接続されている第９のＭＯＳトランジスタ４２２、４２３の入力側も所定の初期電圧である。第９のＭＯＳトランジスタ４２２、４２３は、センス線４２４、４２５を一定の低電圧に保持するために設けられたＭＯＳトランジスタである。
【００５１】
第９のＭＯＳトランジスタ４２２、４２３の出力側の電圧は、基準電圧部４０８の発生する基準電圧（Ｖref ）と、第９のＭＯＳトランジスタ４２２、４２３の閾値特性で決められる一定の降下電圧（Ｖdrp ）で決定され、ＭＯＳトランジスタ４２２、４２３の入力側の電圧（ＶD ）が変動しても出力側の電圧（ＶS ）は変動せず、（１）式で決められる。このため、すべてのセンス線４２４、４２５は等電位（ＶS ）状態にある。同様に、待機状態では、第１０のＭＯＳトランジスタ４２６〜４２９によりすべてのワード線４３４〜４３７は等電位（ＶS ）状態に保たれている。
【００５２】
例えば、磁気抵抗素子４４０に保持されたデータを読み出す場合には、Ｘデコーダ４０３からの信号により、第１１のＭＯＳトランジスタ４３１をオン、同時に第１０のＭＯＳトランジスタ４２７をオフとする。この結果、ＭＯＳトランジスタ４１０、ＭＯＳトランジスタ４１８、ＭＯＳトランジスタ４２２、磁気抵抗素子４４０を通って電流が流れる。この時、すべてのセンス線４２４、４２５はＭＯＳトランジスタ４２２、４２３により、また、選択されていないワード線４３４、４３６、４３７もそれぞれ第１０のＭＯＳトランジスタ４２６、４２８、４２９のオフ状態により、等電位（ＶS ）に保たれている。従って、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線４２４、４２５には、それぞれＶS および各磁気抵抗素子４４０、４４１の抵抗値から決定される大きさの電流が流れる。次に、Ｙデコーダ４０１のからの信号により、ＭＯＳトランジスタ４１０はオフとなり、コンデンサ４１４に充電された電荷を放電しながら、磁気抵抗素子４４０には電流が流れつづける。この結果、コンデンサ４１４に生じる電圧は（２）式に従って、低下する。
【００５３】
次に、一定時間経過後に、一時的に、第１１のＭＯＳトランジスタ４３１をオフ、これと同時に第１０のＭＯＳトランジスタ４２７をオンとし、磁気抵抗素子４４０を通り流れていた電流を止める。その後、書き込み回路を動作させて、磁気抵抗素子４４０に”０”または”１”を参照データとして書き込むか、一時的な中間状態に保ち、ＭＯＳトランジスタ４１８をオフ、ＭＯＳトランジスタ４１９オンをにする。再び、ＭＯＳトランジスタ４３１をオン、第１０のＭＯＳトランジスタ４２７をオフとすると、ＭＯＳトランジスタ４１１、ＭＯＳトランジスタ４１９、第９のＭＯＳトランジスタ４２２、磁気抵抗素子４４０の経路で電流が流れる。次に、ＭＯＳトランジスタ４１１をオフとすると、コンデンサ４１５に充電された電荷を放電しながら、磁気抵抗素子４４０には電流が流れ続ける。この結果、磁気抵抗素子４４０の参照状態に応じて、コンデンサ４１５に生じる電圧は低下する。
【００５４】
再び、一定時間経過後に、第１１のＭＯＳトランジスタ４３１をオフ、これと同時にＭＯＳトランジスタ４２７をオンとし、磁気抵抗素子４４０を通り流れていた電流を止め、コンデンサ４１４とコンデンサ４１５の電圧差を差動増幅器４４６を用いて、検出する。最後に、磁気抵抗素子４４０に元のデータを再書き込みするか、または一時的な中間状態から定常状態に戻すことにより、ＭＲＡＭ回路全体としてはデータの非破壊読出しが実現される。
【００５５】
この実施の形態におけるＭＲＡＭ回路でも、記憶セル構成が非常に簡単であるため、高集積化を行いやすく、また、自己参照方式で検出できるために、チップの面積効率が高く、高集積化が可能で、かつプロセスばらつきに対する回路動作の安定性に優れている。
また、磁気抵抗素子４４０に印加される電圧はＶS であるので、磁気抵抗素子４４０を破壊する電圧、あるいは著しく特性を劣化させる電圧よりも小さく保つことができる。しかし、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
さらに、ＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで、非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００５６】
また、前記ＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
また、前述したように、本回路では、同一のワード線４３５に接続されている磁気抵抗素子４４１も同様に電流が流れるため、同時に並行して読み出すことができる。
さらに、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、例に示したデータ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００５７】
図６は本発明の実施の他の形態を示す。この形態にあっても、基本動作は前記各実施の形態と同じである。なお、図１と同一の構成部分には同一符号を付してある。ここでは、センス線５０６〜５０９の電位をより正確に制御するために、比較器５１０〜５１３を設け、その出力をＭＯＳトランジスタ５０１〜５０４のゲートに入力している。比較器５１０〜５１３の正の入力（正帰還）は基準電圧部５０５に接続され、負の入力（負帰還）は、それぞれセンス線５０６〜５０９に接続されている。これにより、何れかのセンス線の電位が基準電圧部５０５の基準電圧より低い場合には、ＭＯＳトランジスタ５０１〜５０４のうち、対応するＭＯＳトランジスタのゲート電圧を上げ、その結果出力電圧であるセンス線５０６〜５０９の電位をあげる。これとは反対に、何れかのセンス線の電位が基準電圧部５０５の基準電圧より高い場合には、ＭＯＳトランジスタ５０１〜５０４のうち、対応するＭＯＳトランジスタのゲート電圧を下げ、その結果、センス線の電位を下げる。これにより、すべてのセンス線の電位を正確に一定に保つことができる。
【００５８】
本発明により、製造ばらつきに対して、安定動作が可能なＭＲＡＭ回路が得られた。また、この回路は、ＭＯＳトランジスタ５０１〜５０４の相互コンダクタンスによるセンス線５０６〜５０９の電位の変動も押さえることができ、非常に広い動作マ−ジンで、安定動作が可能である。
また、ここでは、ＭＲＡＭ回路が動作中の帰還制御を行う比較器５１０〜５１３の例を示したが、通常のメモリ回路（素子）の記憶読み出し動作を行う前に、各センス線、各ワード線の電位が等しくなるように、あらかじめ更正する機能を有する比較器を用いても効果がある。この場合は、磁気抵抗素子などを用いて、更正した回路パラメータを不揮発に保持できる比較器の使用が効果的である。
【００５９】
なお、図６ではセンス線５０６〜５０９の電位をより正確に制御するために、比較器５１０〜５１３を基準電圧部５０５およびＭＯＳトランジスタ５０１〜５０４間に接続したものを示したが、同様の構成の比較器を図３の基準電圧部２０７およびＭＯＳトランジスタ２１７〜２２０間、図４の基準電圧部３９７およびＭＯＳトランジスタ３４７〜３５０間と基準電圧部３９８およびＭＯＳトランジスタ３７７〜３８０間、図５の基準電圧部４０８およびＭＯＳトランジスタ４２２、４２３間に設けてもよく、この場合には前記同様に全てのセンス線の電位を一定に保ことができる。
【００６０】
【発明の効果】
以上説明したように、本発明のＭＲＡＭ回路は、特にトンネル型磁気抵抗素子（ＴＭＲ）を用いたＭＲＡＭ回路では、磁気抵抗素子を破壊する電圧あるいは、バイアス効果により著しく特性を劣化させる電圧よりも小さく保つことが可能であるか、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
【００６１】
また、本発明のＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧により決定され、これらのパラメータを最適化することで、非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。また、本ＭＲＡＭ回路では、同一のワード線に接続されている磁気抵抗素子からも同時に並行して読み出すことができ、より高速な読み出しが可能である。
さらに、本発明のＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、コンデンサの容量、磁気抵抗素子に印加する電圧、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間を最適化することで、十分な読み出し電圧を得ることができる。
また、適切な参照セルを設けることで、チップの面積効率が高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れるＭＲＡＭ回路を得ることができる。
【００６２】
さらに、本発明のＭＲＡＭは、各センス線およびワード線を等電位に保つことで、基本記憶セル内のダイオードまたはトランジスタを排除し、セル構造が簡単となり、高集積化を行いやすい。
さらに、本発明のＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高いという効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の一形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図２】 図１におけるインバータの詳細を示す回路図である。
【図３】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図４】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図５】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図６】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図７】 従来の磁気ランダムアクセスメモリ回路を示す回路図である。
【図８】 従来のさらに他の磁気ランダムアクセスメモリ回路を示す回路図である。
【符号の説明】
１０１、２０１、３０１、４０１ Ｙデコーダ
１０２、２０２、３０２、４０２ Ｙ周辺回路
１０３、２０３、３０３、３０６、４０３ Ｘデコーダ
１０４、２０４、３０４、３０７、４０４ Ｘ周辺回路
１０５、２０５、３０５、３０８、４０５ セルアレイ
１０６、１０８、２０６、２０８、４０７、４０９ 電源
１０７、２０７、４０８、５０５ 基準電圧部
１０９〜１１２、２０９〜２１２、５０１〜５０４ 第１のＭＯＳトランジスタ
１１３〜１１６、２１３〜２１６、４１４〜４１７ コンデンサ
１１７〜１２０、２１７〜２２０ 第２のＭＯＳトランジスタ
１２１〜１２４、２２１〜２２４、３０９〜３１２、３２３〜３２６、４２４〜４２５、５０６〜５０９ センス線
１２５〜１２８、２２５〜２２８ 第３のＭＯＳトランジスタ
１２９〜１３２、２２９〜２３２ 第４のＭＯＳトランジスタ
１３３〜１３６、２３３〜２３６、３１３、３１４、３２７、４３４〜４３７ワード線
１３７〜１５２、２３７〜２５２、３１９〜３２２、４３８〜４４５ 磁気抵抗素子
１５３〜１５６、２５５、２５６ 出力線
１５７ インバータ
３１５〜３１８、３２８〜３３１ 基準抵抗
４０６ タイミングコントローラ（タイミング制御回路）
４１０、４１２ 第５のＭＯＳトランジスタ
４１１、４１３ 第６のＭＯＳトランジスタ
４１８、４２０ 第７のＭＯＳトランジスタ
４１９、４２１ 第８のＭＯＳトランジスタ
４２２、４２３ 第９のＭＯＳトランジスタ
４２６〜４２９ 第１０のＭＯＳトランジスタ
４３０〜４３３ 第１１のＭＯＳトランジスタ
５１０〜５１３ 比較器
【発明の属する技術分野】
本発明はランダムアクセスメモリ回路、特に磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ。以下、ＭＲＡＭという）回路に関する。
【０００２】
【従来の技術】
ＭＲＡＭ回路は、多数のメモリセルがワード線とビット線の交点に配置されている。基本的には、そのメモリセルは絶縁層あるいは金属層を挟んだ二枚の強磁性層から構成されている。デジタル情報は強磁性層の磁化の向きによって表されており、その情報は意図的に書き換えられない限り、無限に保持される。メモリセルの状態を書き換えるために、ワード電流とビット電流により閾値より大きな合成磁場をメモリセルに印加し、強磁性層の磁化を反転させる。
【０００３】
第１の技術として、米国特許第５７４８５１９号およびＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ Ｏｎ Ｃｏｍｐｏｎｅｎｔｓ Ｐａｃｋａｇｉｎｇ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ−Ｐａｒｔ Ａ、Ｕｏ１．１７０、Ｎｏ．３、ＰＰ．３７３−３７９に、記憶セルとして巨大磁気抵抗効果（ＧＭＲ：ｇｉａｎｔ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を用いたＭＲＡＭ回路が開示されている。このＭＲＡＭ回路は、図７に示すように、一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路はメモリアレイである第１アレイ６０４および第２アレイ６０５、デコーダである行デコーダ６０２および列デコーダ６０３および比較器６０６より構成される。行デコーダ６０２と列デコーダ６０３は、アドレスバス６０１にそれぞれ接続されている。第１アレイ６０４および第２アレイ６０５のうちの一方は読み出し時の参照セルとして用いられる。それぞれのセルアレイにおいて、１つの行には複数のＧＭＲ素子が直列接続されている。読み出し時には、第１アレイ６０４および第２アレイ６０５の双方の選択された行に電流を流し、生じた電圧の差分を比較器６０６で検出する。
【０００４】
第２の従来技術として、米国特許第５６４０３４３号に、トンネル型磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレイをもつＭＲＡＭ回路が開示されている。このＭＲＡＭ回路は、図８に示すように、行デコーダ７０１、７０２と、列デコーダ７０３、７０４と、これらに接続される交点に磁気トンネル接合素子とを有するマトリックス回路により構成されている。このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作するが、この開示において、電圧あるいは電流の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００５】
【発明が解決しようとする課題】
第１の従来技術では、直列接続の記憶セルの抵抗を直接検出する。この抵抗には、行に直列接続されたトランジスタのオン抵抗も含まれている。また、記憶セルアレイと参照セルアレイが分離され、それらの距離が離れている。そのため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンの実現が困難であった。そのため、記憶セルのウェハ上での特性の均一性が要求された。また、複数の直列に接続された記憶セルの電圧を検出するため、行全体の抵抗に比べて抵抗の磁気変化分が小さくなり、素子ばらつき、ノイズ耐性に劣る。また、検出感度を大きくするためには、検出電流を大きくするか、ＧＭＲ素子を細長くして素子抵抗を大きくする必要がある。これらは、消費電力の増大および回路面積の増大を招くという問題がある。
【０００６】
第２の従来技術では各記憶セルにダイオードを備えている。また、これと同様に各セルにトランジスタを備えたセルも容易に構成することができる。しかし、ダイオードあるいはトランジスタを備えた記憶セルは、セルの構成が複雑になるため、集積化を妨げる。しかし、完全にオン、オフのスイッチとして動作しない磁気抵抗素子のみで２次元アレイを構成するには、各セル間の電流の回り込みなどを考慮する必要があり、容易ではない。
また、一般的なＧＭＲ素子では、膜面に平行に電流を流すため、基本抵抗は配線抵抗と同等である。従って、配線とトランジスタと磁気抵抗素子を直列接続して、全体の電圧を直接測定する方法を用いると、配線と、トランジスタでの電圧降下が無視できず、高精度な読み出し回路（センスアンプ）が必要となる。
【０００７】
さらに、Ｊｏｕｒｎａｌ ｏｆ Ｍａｇｎｅｔｉｃｓ Ｓｏｃｉｅｔｙ ｏｆＪａｐａｎ、Ｕｏ１．２３、Ｎｏ．１−２、ＰＰ．５５−５７に述べられているように、トンネル型磁気抵抗素子は、接合の両端に印加される電圧が増加するに従い、磁気抵抗比（ＭＲ比）が減少する。これは、一般にバイアス効果と呼ばれ、周知である。このバイアス効果によりＴＭＲ素子の両端に大きな電圧をかけても、磁気による素子電圧の変化分は比例して大きくなるわけではなく、従って高感度な読み出し回路が必要となる。また、Ｊｏｕｒｎａｌ ｏｆ Ｍａｇｎｅｔｉｓｍａｎｄ Ｍａｇｎｅｔｉｃ Ｍａｔｅｒｉａｌｓ Ｕｏｌ．１９８−１９９、ＰＰ．１６４−１６６などで述べられているように、薄いトンネルバリアを用いているＴＭＲ素子の両端に大きな電圧をかけることは、トンネルバリアを電界、熱などで破壊し、素子寿命を短くするという問題がある。
【０００８】
本発明は、ウェハ上での場所に依存する磁気抵抗素子の特性ばらつきの影響を極力排除し、動作マージンの広い磁気ランダムアクセスメモリ回路を提供することを目的とする。また、本発明は、磁気抵抗素子と直列に接続された配線およびトランジスタの抵抗による電圧降下がもたらす、読み出し回路の検出感度の低下を防ぎ、高精度かつ高速な読み出しが可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
さらに本発明は、特にトンネル型磁気抵抗素子を用いて、磁気抵抗のバイアス効果およびトンネルバリアの破壊を防止し、高精度かつ高速な読み出しが可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
さらに、本発明では、基本記憶セル内のダイオードまたはトランジスタを排除し、高集積化が可能な磁気ランダムアクセスメモリ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的達成のため、本発明にかかる磁気ランダムアクセスメモリ回路は、互いに交差する複数のセンス線と複数のワード線を持ち、センス線とワード線の各交点に磁気抵抗素子が２次元アレイ状にならべられた磁気ランダムアクセスメモリ回路において、接続されているすべてのセンス線と選択されていない全てのワード線の電位が等しく保たれ、かつ選択されているワード線が接地され、あらかじめ高電圧に充電されたコンデサがセンス線に電圧降下素子を介して接続され、前記コンデンサが充電電荷を電圧降下素子、センス線、磁気抵抗素子およびワード線を介して放電可能にこれらに接続されていることを特徴とする。
【００１０】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、Ｘデコーダを含み複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線の各交点において、一端がワード線に、他端がセンス線にそれぞれ接続されるように、磁気抵抗素子がアレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部では、互いに直列接続した第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが各センス線に直列接続されて、第１のＭＯＳトランジスタはその一端子がセンス線に、他端子が第２のＭＯＳトランジスタの一端子に、ゲートが基準電圧部にそれぞれ接続され、第２のＭＯＳトランジスタはその一端子が第１のＭＯＳトランジスタの一端子に、他端子が電源に、ゲートがＹデコーダ部にそれぞれ接続され、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタの接続部に出力線が接続され、かつその接続部がコンデンサを介して接地され、一方、Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの接続部がワード線に接続され、第３のＭＯＳトランジスタの他端は電源に接続され、第４のＭＯＳトランジスタの他端は接地されていることを特徴とする。
【００１１】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、同一のワード線および隣接する２本のセンス線間に１対の磁気抵抗素子が接続され、磁気抵抗素子の一方が記憶セルとされ、他方がその記憶セルと常に相補のデータを記憶する参照セルとされて、記憶セルと参照セルの各抵抗値状態にもとづく各コンデンサの電圧差が検出されることを特徴とする。
【００１２】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、複数のＸ周辺回路部および複数のセルアレイがＹ周辺回路部に対してそれぞれ対象に配置され、各セルアレイに対してＹデコーダが共通に接続され、各セルアレイにおいて少なくとも１本以上のワード線とそのワード線と交差する各センス線との間に参照セルとなる基準抵抗が接続されて、一方のセルアレイ中の磁気抵抗素子からなる記憶セルと、他方のセルアレイ中の基準抵抗からなる参照セルとの各抵抗値状態にもとづく各コンデンサの電圧差が検出されることを特徴とする。
【００１３】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、Ｘデコーダを含み複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線の各交点において、一端がワード線に、他端がセンス線にそれぞれ接続されるように磁気抵抗素子がアレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部には、各センス線に対応して、各一端が電源線に接続され、各他端が第１のコンデンサおよび第２のコンデンサを介してそれぞれ接地され、それぞれのゲートにＹデコーダ信号が入力される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタが並列に配置され、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのコンデンサ側の各端子が、各ゲートにＹデコーダ信号が入力されて互いに相補的に動作する第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタを介して接続され、さらに第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタの直列接続部から、ゲートに基準電圧を入力する第９のＭＯＳトランジスタを介してセンス線が延び出し、第１のコンデンサと第５のＭＯＳトランジスタとの接続部および第２のコンデンサと第６のＭＯＳトランジスタとの接続部に得られる信号差が検出され、一方Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第１０のＭＯＳトランジスタおよび第１１のＭＯＳトランジスタの接続部が各ワード線と接続され、第１０のＭＯＳトランジスタの一端は電源に接続され、さらに第１１のＭＯＳトランジスタの一端が接地されて、ＸデコーダとＹデコーダとの相対的動作タイミングを制御するタイミング制御回路を設けられていることを特徴とする。
【００１４】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、センス線の電位を一定に保つ第１のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第３のＭＯＳトランジスタ、もしくはそれら両方の第１のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにして、センス線またはワード線の電位が帰還制御されるようにしたことを特徴とする。
【００１５】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、センス線の電位を一定に保つ第９のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第１０のＭＯＳトランジスタ、もしくはそれら両方の第９のＭＯＳトランジスタおよび第１０のＭＯＳトランジスタのゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにしてセンス線またはワード線の電位が帰還制御されるようにしたことを特徴とする。
【００１７】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、磁気抵抗素子がトンネル型磁気抵抗素子であることを特徴とする。
【００１８】
また、本発明にかかる磁気ランダムアクセスメモリ回路は、磁気抵抗素子が巨大磁気抵抗効果素子であることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の一形態を図について説明する。
図１は、本発明の磁気ランダムアクセスメモリ（以下、ＭＲＡＭという）回路を示し、ここでは、一例として４×４ビットのＭＲＡＭ回路を示したが、用途に応じてｍ×ｎビットのＭＲＡＭ回路を構成できる。図示したように、本発明のＭＲＡＭ回路は、Ｙデコーダ（Ｙ−ｄｅｃｏｄｅｒ）１０１を含むＹ周辺回路１０２、Ｘデコーダ（Ｘ−ｄｅｃｏｄｅｒ）１０３を含むＸ周辺回路１０４およびセルアレイ１０５から構成される。
【００２０】
Ｙ周辺回路１０２は、Ｙデコーダ１０１と、ゲートがＹデコーダ１０１に接続されたＭＯＳトランジスタ１０９〜１１２、このＭＯＳトランジスタ１０９〜１１２に接続された電源１０６、ゲートに基準電圧部１０７からの出力が接続されたＭＯＳトランジスタ１１７〜１２０、片側が接地されたコンデンサ１１３〜１１６で構成されている。ＭＯＳトランジスタ１０９〜１１２とＭＯＳトランジスタ１１７〜１２０およびコンデンサ１１３〜１１６はそれぞれ互いに接続されており、これらの接続点には、コンデンサ１１３〜１１６の電位を検出するため、出力線１５３〜１５６を介し後段の出力回路に接続されている。また、ＭＯＳトランジスタ１１７〜１２０の他方の不純物領域は、セルアレイ１０５のセンス線１２１〜１２４にそれぞれ接続されている。
【００２１】
Ｘ周辺回路１０４は、Ｘデコーダ１０３と、ゲートがＸデコーダ１０３に接続されたＭＯＳトランジスタ１２９〜１３２、これと相補に動作するＭＯＳトランジスタ１２５〜１２８、ＭＯＳトランジスタ１２５〜１２８に接続された電源１０８から構成される。ＭＯＳトランジスタ１２９〜１３２の一方の不純物領域は接地され、ＭＯＳトランジスタ１２９〜１３２の他方の不純物領域と、ＭＯＳトランジスタ１２５〜１２８は相互に接続されている。また、この接続点には、セルアレイ１０５のワード線１３３〜１３６とそれぞれ接続されている。
セルアレイ１０５は、センス線１２１〜１２４、ワード線１３３〜１３６および磁気抵抗素子１３７〜１５２で構成される。磁気抵抗素子１３７〜１５２はそれぞれ、センス線１２１〜１２４とワード線１３３〜１３６の交点に配置され、センス線１２１〜１２４とワード線１３３〜１３６の双方に接続されている。なお、磁気抵抗素子１３７〜１５２としてトンネル型磁気抵抗素子や巨大磁気抵抗効果素子が用いられる。
【００２２】
ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ１０９〜１１２はオン状態になっており、コンデンサ１１３〜１１６は充電され、所定の初期電圧（ＶD0）になる。同様に、コンデンサ１１３〜１１６と接続されているＭＯＳトランジスタ１１７〜１２０の入力側は所定の初期電圧（ＶD0）である。また、このとき、出力線１５３〜１５６にも同様の電圧ＶD0が生じている。ＭＯＳトランジスタ１１７〜１２０は、センス線１２１〜１２４を一定の低電圧に保持するために設けられたＭＯＳトランジスタである。ＭＯＳトランジスタ１１７〜１２０の出力側の電圧（ＶS ）は、基準電圧部１０７の発生する基準電圧（Ｖref ）と、ＭＯＳトランジスタ１１７〜１２０の閾値特性で決められる一定の降下電圧（Ｖdrp ）で決定され、ＭＯＳトランジスタ１１７〜１２０の入力側の電圧（ＶD ）が変動しても出力側の電圧（ＶS ）は変動しない。ＶS 、Ｖref 、Ｖdrp 間には、
ＶS ＝Ｖref −Ｖdrp （ただし、ＶD ＞ＶS ） ………（１）
の関係が成り立つ。従って、すべてのセンス線１２１〜１２４は等電位（ＶS ）状態にある。
【００２３】
ＭＯＳトランジスタ１２５〜１２８とＭＯＳトランジスタ１２９〜１３２は、Ｘデコーダ１０３からの信号に応じて、相補に動作する。ＭＲＡＭ回路が待機状態にある時には、ＭＯＳトランジスタ１２５〜１２８がオンしており、ＭＯＳトランジスタ１２９〜１３２はオフ状態である。この時、電源１０８とワード線１３３〜１３６は、それぞれＭＯＳトランジスタ１２５〜１２８を介して接続されて、センス線１２１〜１２４と同様に、すべてのワード線１３３〜１３６は等電位（ＶS ）状態に保たれている。
【００２４】
ワード線１３３〜１３６をセンス線１２１〜１２４と等電位のＶS に保つためには、いくつかの方法が考えられる。具体的には、例えば、図１において電源１０８でＶS を与えることにより、ワード線１３３〜１３６をＶS に保つ事が可能である。別の方法としては、ＭＯＳトランジスタ１２５のゲートに接続しているインバータ１５７は、例えば、図２に示したようなＰ型ＭＯＳトランジスタ１５８とＮ型ＭＯＳトランジスタ１５９とから構成される。この場合、Ｐ型ＭＯＳトランジスタ１５８のソース電極と基準電圧部１０７を接続し、ＭＯＳトランジスタ１２５の閾値特性により、センス線１２１〜１２４と同様にワード線１３３をＶS に保つ事が可能となる。これらはワード線１３３〜１３６をＶS に保つための一例である。
【００２５】
次に、例えば磁気抵抗素子１４２に保持されたデータを読み出す場合について説明する。磁気抵抗素子１４２はセルアレイの２行２列に位置している。はじめに、Ｘデコーダ１０３からの信号により、ＭＯＳトランジスタ１３０がオンになり、これと同時にＭＯＳトランジスタ１２６がオフとなる。従って２行目のワード線１３４はＭＯＳトランジスタ１３０を介して接地され、電源１０６、ＭＯＳトランジスタ１１０、ＭＯＳトランジスタ１１８、センス線１２２、磁気抵抗素子１４２、ワード線１３４、ＭＯＳトランジスタ１３０の順に、電流が流れる。この時、同一のワード線１３４に接続されている磁気抵抗素子１４１、１４３、１４４にも同様に電流が流れるが、これについては後述する。
【００２６】
ここで重要なのは、すべてのセンス線１２１〜１２４はＭＯＳトランジスタ１１７〜１２０により、等電位（ＶS ）に保たれていることと、選択されていないワード線１３３、１３５、１３６も、それぞれＭＯＳトランジスタ１２５、１２７、１２８により、等電位（ＶS ）に保たれていることである。このために、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線１２１〜１２４にはそれぞれ電圧ＶS および各磁気抵抗素子１４１〜１４４の抵抗値から決定される大きさの電流が流れる。
【００２７】
２行目のワード線１３４の選択に続いて、Ｙデコーダ１０１のからの信号により２列目のセンス線１２２が選択される。この時、ＭＯＳトランジスタ１１０はオフとなり、２列目のセンス線１２２は電源１０６から切り離されるが、コンデンサ１１４に充電された電荷を放電しながら、磁気抵抗素子１４２には電流が流れつづける。この結果、コンデンサ１１４に生じる電圧、すなわち、ＭＯＳトランジスタ１１８の入力側の電圧は低下するが、ＭＯＳトランジスタ１１８の出力側の電圧（ＶS ）は前述したように（１）式で決定付けられるため、変化せず、一定に保たれる。このとき、ｔ時間後のコンデンサ１１４に生じｎ電圧の時間変化ＶD（ｔ） は、初期電圧ＶD0、コンデンサ１１４の容量Ｃ、センス線１２２に流れる電流ＩS 、ＭＯＳトランジスタ１１８の出力側の電圧ＶS およびＭＯＳトランジスタ１１８の負荷抵抗となるセンス線１２２、磁気抵抗素子１４２、ワード線１３４、ＭＯＳトランジスタ１３０の合成抵抗Ｒを用いると、（２）式に示す通りとなる。
【００２８】
【数１】
（２）式に示したように、コンデンサ１１４に生じる電圧の時間変化は磁気抵抗素子１４２の抵抗により変化率が異なる。すなわち、磁気抵抗素子１４２が高抵抗状態にある時には、コンデンサ１１４に生じる電圧の時間変化は小さく、反対に磁気抵抗素子１４２が低抵抗状態にある時には、コンデンサ１１４に生じる電圧の時間変化は大きい。ある一定時間経過後に、コンデンサ１１４の電圧あるいは電圧変化を出力線１５４を通して検出することで、磁気抵抗素子１４２の抵抗状態すなわち保持しているデータを読み出すことができる。
【００３０】
本発明のＭＲＡＭ回路では、磁気抵抗素子１４２に印加される電圧はＶS であるので、磁気抵抗素子１４２を破壊する電圧あるいは、バイアス依存性により著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサ１１４の作用により、出力線１５４に生じる電圧は、後段の検出回路に十分な程度まで大きくすることができる。
また、本発明のＭＲＡＭ回路では、磁気抵抗素子１４２と直列につながれた配線抵抗、ＭＯＳトランジスタ１３０の抵抗が大きい、あるいは、磁気抵抗素子１４２の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサ１１３〜１１６の容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子１３７〜１５２の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００３１】
本発明のＭＲＡＭ回路は、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。読み出し速度は、主に、コンデンサ１１３〜１１６の容量Ｃ、磁気抵抗素子１３７〜１５２の電気抵抗値および磁気抵抗素子１３７〜１５２に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサ１１３〜１１６の充電は待機時間中に行われ、読み出し速度には影響しない。
【００３２】
また、前述したように、本回路では、同一のワード線１３４に接続されている磁気抵抗素子１４１、１４３、１４４にも同様に電流が流れる。従って、ＭＯＳトランジスタ１１０と同様に、ＭＯＳトランジスタ１０９、１１１、１１２もオフにすると、磁気抵抗素子１４１、１４３、１４４に記録された情報を、それぞれ、出力線１５３、１５５、１５６から同時に並行して読み出すことができる。
【００３３】
さらに、読み出しの消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。
また、例に示したデータ読み出しのシーケンスでは、ＭＯＳトランジスタ１３０がオンになり、これと同時にＭＯＳトランジスタ１２６がオフになった後に、ＭＯＳトランジスタ１１０がオフとなっているが、これらのＭＯＳトランジスタのスイッチの順序は逆になっても良いし、また同時にスイッチさせることも本質的には可能である。
【００３４】
図３は、本発明の実施の他の形態を示す。図３に示したＭＲＡＭ回路は、基本的には図１に示した回路と同じ動作をするが、同一のワード線に接続され、かつ隣接した２本のセンス線に接続された２つの磁気抵抗素子を対とし、お互いに相補のデータを書き込むことを特徴としている。すなわち、一方の磁気抵抗素子が高抵抗状態の時には、他方の磁気抵抗素子は必ず低抵抗状態になるように、それぞれの磁気抵抗素子の磁化方向を設定する。記憶データが"１"である場合に、どちらの磁気抵抗素子を高抵抗状態にするかは任意であり、回路ごとに決めることができる。それぞれの磁気抵抗素子には、センス線とＭＯＳトランジスタを介してコンデンサが接続されている。２つのコンデンサの電圧を差動増幅器を用いて比較し、この差動増幅器の出力をデータ出力としている。この回路では、２つの磁気抵抗素子を用いて１ビットの情報を記憶するので、図３に示したＭＲＡＭ回路は、４×２＝８ビットの情報を記憶する回路の例である。
【００３５】
次に、例えば磁気抵抗素子２４１、２４２に保持されたデータを読み出す場合について説明する。磁気抵抗素子２４１はセルアレイの２行１列、磁気抵抗素子２４２はセルアレイの２行２列に位置している。はじめにＸデコーダ２０３からの信号により、ＭＯＳトランジスタ２３０がオンになり、これと同時にＭＯＳトランジスタ２２６がオフとなる。従って、２行目のワード線２３４はＭＯＳトランジスタ２３０を介して接地され、電源２０６、ＭＯＳトランジスタ２０９、ＭＯＳトランジスタ２１７、センス線２２１、磁気抵抗素子２４１、ワード線２３４、ＭＯＳトランジスタ２３０と、電流が流れる。また同様に、電源２０６、ＭＯＳトランジスタ２１０、ＭＯＳトランジスタ２１８、センス線２２２、磁気抵抗素子２４２、ワード線２３４、ＭＯＳトランジスタ２３０の経路でも電流が流れる。
【００３６】
すべてのセンス線２２１〜２２４はＭＯＳトランジスタ２１７〜２２０によって等電位（ＶS ）に保たれており、また選択されていないワード線２３３、２３５、２３６もそれぞれＭＯＳトランジスタ２２５、２２７、２２８により、等電位（ＶS ）に保たれている。このため、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線２２１〜２２４にはそれぞれＶS および各磁気抵抗素子２４１〜２４４の抵抗値から決定される大きさの電流が流れる。
【００３７】
２行目のワード線２３４の選択に続いて、Ｙデコーダ２０１のからの信号により１列目のセンス線２２１と、２列目のセンス線２２２が選択される。この時、ＭＯＳトランジスタ２０９、２１０はオフとなり、１列目のセンス線２２１と２列目のセンス線２２２は電源２０６から切り離されるが、コンデンサ２１３、２１４に充電された電荷を放電しながら、磁気抵抗素子２４１、２４２には電流が流れつづける。この結果、コンデンサ２１３、２１４に生じる電圧、すなわち、ＭＯＳトランジスタ２１７、２１８の入力側の電圧は低下するが、ＭＯＳトランジスタ２１７、２１８の出力側の電圧（ＶS ）は前述したように（１）式で決定付けられるため、変化せず、一定に保たれる。このとき、ｔ時間後のコンデンサ２１３、２１４に生じるの電圧の時間変化ＶD （ｔ）は、（２）式に示した通りである。
【００３８】
（２）式に示したように、コンデンサ２１３、２１４に生じる電圧の時間変化は磁気抵抗素子２４１、２４２の抵抗により変化率が異なる。例えば、記憶データが"１"であるときには、磁気抵抗素子２４１が高抵抗状態、かつ、磁気抵抗素子２４２が低抵抗状態であるとすると、コンデンサ２１３の電圧低下よりコンデンサ２１４の電圧低下の時間変化が大きい。反対に記憶データが"０"であるときには、磁気抵抗素子２４１が低抵抗状態、かつ、磁気抵抗素子２４２が高抵抗状態となり、コンデンサ２１３の電圧低下よりコンデンサ２１４の電圧低下の時間変化は小さい。ある一定時間経過後に、コンデンサ２１３とコンデンサ２１４の電圧の差を差動増幅器２５３で判定し、その判定結果を読み出しデータとして出力線２５５より出力する。
【００３９】
あるｔ時間経過後のコンデンサ２１３とコンデンサ２１４の電圧の差ＶOUT （ｔ）は（２）式にもとづき（３）式に示すようにして求められる。
ＶOUT（ｔ）＝（ＶS ／Ｃ）｛（１／ＲL ）−（１／ＲH ）｝ｔ ……（３）
【００４０】
ここでＲL 、ＲH はそれぞれ、磁気抵抗素子が低抵抗状態と高抵抗状態でのＭＯＳトランジスタの負荷抵抗（負荷となるセンス線、磁気抵抗素子、ＭＯＳトランジスタ２３０の合成抵抗）である。（３）式において、例えばコンデンサの容量Ｃを１ｐＦ、ＭＯＳトランジスタの出力側の電圧ＶS を２５０ｍＶ、磁気抵抗素子が低抵抗状態のＲL を１０ｋΩ、高抵抗状態の時のＲH を１２ｋΩと容易に実現可能な値を仮定し、コンデンサ２１３、２１４の放電時間を２４ｎｓｅｃとすると、記憶データの”１”、”０”に応じてＶOUT （２４ｎｓｅｃ）が±１００ｍＶの出力が得られることがわかる。既存の半導体ＤＲＡＭのセンスアンプ（差動増幅器）の入力電圧（検出電圧）は１００ｍＶ程度になっており、この±１００ｍＶの信号は容易に検出できることは自明である。
【００４１】
この実施の形態によるＭＲＡＭ回路では、磁気抵抗素子２４１、２４２に印加される電圧はＶS であるので、磁気抵抗素子２４１、２４２を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサ２１３、２１４の作用により、差動増幅器（検出器）２５３に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
また、読み出し速度は、主に、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００４２】
さらに、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。また隣接する磁気抵抗素子からの信号を参照データとするので、プロセスばらつきに対する回路動作の安定性に優れている。
また、前記ＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００４３】
さらに、前述したように、同一のワード線２３４に接続されている磁気抵抗素子２４３、２４４にも同様に電流が流れる。従ってＭＯＳトランジスタ２０９、２１０と同様に、ＭＯＳトランジスタ２１１、２１２もオフにすると、磁気抵抗素子２４３、２４４に記録された情報も差動増幅器（検出器）２５４から同時に並行して読み出すことができる。
また、読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、前記データ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００４４】
図４は本発明の実施の他の形態を示す。図４に示したＭＲＡＭ回路は、基本的には図３に示した回路と同じ動作をするが、出力を差動増幅で比較する際の参照信号は、相補のデータが書き込まれた磁気抵抗素子ではなく、基準抵抗から得ることを特徴としている。ここでは、ＭＲＡＭ回路は、Ｙデコーダ３０１を含むＹ周辺回路３０２、第１のＸデコーダ３０３を含む第１のＸ周辺回路３０４、第１のセルアレイ３０５および前記のＹ周辺回路３０２に対して、それぞれ対称的な位置に配置される、第２のＸデコーダ３０６を含む第２のＸ周辺回路３０７、第２のセルアレイ３０８、から構成されている。それぞれのセルアレイ３０５、３０８における、少なくとも１本以上のワード線には、基準抵抗が接続される。図４に示した例では、第１のセルアレイ３０５では、ワード線３１３に基準抵抗３１５〜３１８が接続され、第２のセルアレイ３０８では、ワード線３２７に基準抵抗３２８〜３３１が接続されている。
【００４５】
この実施の形態によれば、例えば、第１のセルアレイ３０５のセンス線３１０とワード線３１４に接続された磁気抵抗素子３２０の情報を読み出す場合には、第２のセルアレイ３０８のセンス線３２４とワード線３２７に接続された基準抵抗３２９からの信号を参照信号とし、第１および第２のＭＲＡＭ回路と同様の原理を用いて、差動増幅器３３３を用いて出力を得る。また、この時、同一のワード線に接続されている、磁気抵抗素子３１９、３２１、３２２に記憶された情報も、差動増幅器３３２、３３４、３３５を用いて、基準抵抗３２８、３３０、３３１からの信号と比較することで並行に読み出すことが可能である。
なお、第１のセルアレイ３０５のワード線３１３に接続された基準抵抗３１５〜３１８は、第２のセルアレイ３０８に配置された磁気抵抗素子の読み出しの際の参照に使用される。
【００４６】
従って、この実施の形態によるＭＲＡＭ回路は、記憶セル構成が非常に簡単であるため、高集積化を行いやすい。また、基準抵抗３１５〜３１８、３２８〜３３１からの信号を参照データに用いることで、チップの面積効率が高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れる。
また、各磁気抵抗素子に印加される電圧はＶS であるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことができる。しかしながら、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
さらに、ＭＲＡＭ回路の読み出し速度は、主にコンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００４７】
また、磁気抵抗素子に対して直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
さらに、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、例に示したデータ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００４８】
図５は、本発明の実施の他の形態を示す。図５に示したＭＲＡＭ回路は、基本的には図４に示した回路と同じ動作をするが、読み出しの対象となる磁気抵抗素子自身の状態を変化させて生成される信号を差動増幅の参照信号とする、自己参照式の読み出し方法である。ここでは、Ｙデコーダ４０１を含むＹ周辺回路４０２、Ｘデコーダ４０３を含むＸ周辺回路４０４およびセルアレイ４０５から構成される。さらに、タイミング制御回路であるタイミングコントローラ４０６により、Ｙデコーダ４０１とＸデコーダ４０３の動作タイミングを制御している。Ｘ周辺回路４０４は、前記の各実施の形態に記述されたものとほぼ同じである。
【００４９】
一方、Ｙ周辺回路４０２は、Ｙデコーダ４０１、ゲートがＹデコーダ４０１に接続された第５のＭＯＳトランジスタ４１０、４１２、第６のＭＯＳトランジスタ４１１、４１３、これらのＭＯＳトランジスタ４１０〜４１３に接続された電源４０７、ゲートにＹデコーダ４０１からの出力が接続され、お互いに相補に動作する第７および第８のＭＯＳトランジスタ４１８、４１９および４２０、４２１、ゲートに基準電圧部４０８からの出力が接続された第９のＭＯＳトランジスタ４２２、４２３、片側が接地されたコンデンサ４１４〜４１７、出力を検出する差動増幅器４４６、４４７から構成されている。
【００５０】
この実施の形態では、ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ４１０〜４１３はオン状態になっており、コンデンサ４１４〜４１７は充電され、所定の初期電圧（ＶD0）になる。また、この時、ＭＯＳトランジスタ４１８、４２０はオン状態で、ＭＯＳトランジスタ４１９、４２１はオフ状態となっている。従って、ＭＯＳトランジスタ４１８、４２０を介して、コンデンサ４１４、４１６と接続されている第９のＭＯＳトランジスタ４２２、４２３の入力側も所定の初期電圧である。第９のＭＯＳトランジスタ４２２、４２３は、センス線４２４、４２５を一定の低電圧に保持するために設けられたＭＯＳトランジスタである。
【００５１】
第９のＭＯＳトランジスタ４２２、４２３の出力側の電圧は、基準電圧部４０８の発生する基準電圧（Ｖref ）と、第９のＭＯＳトランジスタ４２２、４２３の閾値特性で決められる一定の降下電圧（Ｖdrp ）で決定され、ＭＯＳトランジスタ４２２、４２３の入力側の電圧（ＶD ）が変動しても出力側の電圧（ＶS ）は変動せず、（１）式で決められる。このため、すべてのセンス線４２４、４２５は等電位（ＶS ）状態にある。同様に、待機状態では、第１０のＭＯＳトランジスタ４２６〜４２９によりすべてのワード線４３４〜４３７は等電位（ＶS ）状態に保たれている。
【００５２】
例えば、磁気抵抗素子４４０に保持されたデータを読み出す場合には、Ｘデコーダ４０３からの信号により、第１１のＭＯＳトランジスタ４３１をオン、同時に第１０のＭＯＳトランジスタ４２７をオフとする。この結果、ＭＯＳトランジスタ４１０、ＭＯＳトランジスタ４１８、ＭＯＳトランジスタ４２２、磁気抵抗素子４４０を通って電流が流れる。この時、すべてのセンス線４２４、４２５はＭＯＳトランジスタ４２２、４２３により、また、選択されていないワード線４３４、４３６、４３７もそれぞれ第１０のＭＯＳトランジスタ４２６、４２８、４２９のオフ状態により、等電位（ＶS ）に保たれている。従って、各セルにＭＯＳトランジスタあるいは、ダイオードを用いずとも、意図しない経路からの電流の流入を防ぐことができ、センス線４２４、４２５には、それぞれＶS および各磁気抵抗素子４４０、４４１の抵抗値から決定される大きさの電流が流れる。次に、Ｙデコーダ４０１のからの信号により、ＭＯＳトランジスタ４１０はオフとなり、コンデンサ４１４に充電された電荷を放電しながら、磁気抵抗素子４４０には電流が流れつづける。この結果、コンデンサ４１４に生じる電圧は（２）式に従って、低下する。
【００５３】
次に、一定時間経過後に、一時的に、第１１のＭＯＳトランジスタ４３１をオフ、これと同時に第１０のＭＯＳトランジスタ４２７をオンとし、磁気抵抗素子４４０を通り流れていた電流を止める。その後、書き込み回路を動作させて、磁気抵抗素子４４０に”０”または”１”を参照データとして書き込むか、一時的な中間状態に保ち、ＭＯＳトランジスタ４１８をオフ、ＭＯＳトランジスタ４１９オンをにする。再び、ＭＯＳトランジスタ４３１をオン、第１０のＭＯＳトランジスタ４２７をオフとすると、ＭＯＳトランジスタ４１１、ＭＯＳトランジスタ４１９、第９のＭＯＳトランジスタ４２２、磁気抵抗素子４４０の経路で電流が流れる。次に、ＭＯＳトランジスタ４１１をオフとすると、コンデンサ４１５に充電された電荷を放電しながら、磁気抵抗素子４４０には電流が流れ続ける。この結果、磁気抵抗素子４４０の参照状態に応じて、コンデンサ４１５に生じる電圧は低下する。
【００５４】
再び、一定時間経過後に、第１１のＭＯＳトランジスタ４３１をオフ、これと同時にＭＯＳトランジスタ４２７をオンとし、磁気抵抗素子４４０を通り流れていた電流を止め、コンデンサ４１４とコンデンサ４１５の電圧差を差動増幅器４４６を用いて、検出する。最後に、磁気抵抗素子４４０に元のデータを再書き込みするか、または一時的な中間状態から定常状態に戻すことにより、ＭＲＡＭ回路全体としてはデータの非破壊読出しが実現される。
【００５５】
この実施の形態におけるＭＲＡＭ回路でも、記憶セル構成が非常に簡単であるため、高集積化を行いやすく、また、自己参照方式で検出できるために、チップの面積効率が高く、高集積化が可能で、かつプロセスばらつきに対する回路動作の安定性に優れている。
また、磁気抵抗素子４４０に印加される電圧はＶS であるので、磁気抵抗素子４４０を破壊する電圧、あるいは著しく特性を劣化させる電圧よりも小さく保つことができる。しかし、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
さらに、ＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧ＶS により決定され、これらのパラメータを最適化することで、非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。
【００５６】
また、前記ＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、（２）式のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧ＶS 、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
また、前述したように、本回路では、同一のワード線４３５に接続されている磁気抵抗素子４４１も同様に電流が流れるため、同時に並行して読み出すことができる。
さらに、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高い。なお、例に示したデータ読み出しのシーケンスは一例であり、別のシーケンスを採用することは任意である。
【００５７】
図６は本発明の実施の他の形態を示す。この形態にあっても、基本動作は前記各実施の形態と同じである。なお、図１と同一の構成部分には同一符号を付してある。ここでは、センス線５０６〜５０９の電位をより正確に制御するために、比較器５１０〜５１３を設け、その出力をＭＯＳトランジスタ５０１〜５０４のゲートに入力している。比較器５１０〜５１３の正の入力（正帰還）は基準電圧部５０５に接続され、負の入力（負帰還）は、それぞれセンス線５０６〜５０９に接続されている。これにより、何れかのセンス線の電位が基準電圧部５０５の基準電圧より低い場合には、ＭＯＳトランジスタ５０１〜５０４のうち、対応するＭＯＳトランジスタのゲート電圧を上げ、その結果出力電圧であるセンス線５０６〜５０９の電位をあげる。これとは反対に、何れかのセンス線の電位が基準電圧部５０５の基準電圧より高い場合には、ＭＯＳトランジスタ５０１〜５０４のうち、対応するＭＯＳトランジスタのゲート電圧を下げ、その結果、センス線の電位を下げる。これにより、すべてのセンス線の電位を正確に一定に保つことができる。
【００５８】
本発明により、製造ばらつきに対して、安定動作が可能なＭＲＡＭ回路が得られた。また、この回路は、ＭＯＳトランジスタ５０１〜５０４の相互コンダクタンスによるセンス線５０６〜５０９の電位の変動も押さえることができ、非常に広い動作マ−ジンで、安定動作が可能である。
また、ここでは、ＭＲＡＭ回路が動作中の帰還制御を行う比較器５１０〜５１３の例を示したが、通常のメモリ回路（素子）の記憶読み出し動作を行う前に、各センス線、各ワード線の電位が等しくなるように、あらかじめ更正する機能を有する比較器を用いても効果がある。この場合は、磁気抵抗素子などを用いて、更正した回路パラメータを不揮発に保持できる比較器の使用が効果的である。
【００５９】
なお、図６ではセンス線５０６〜５０９の電位をより正確に制御するために、比較器５１０〜５１３を基準電圧部５０５およびＭＯＳトランジスタ５０１〜５０４間に接続したものを示したが、同様の構成の比較器を図３の基準電圧部２０７およびＭＯＳトランジスタ２１７〜２２０間、図４の基準電圧部３９７およびＭＯＳトランジスタ３４７〜３５０間と基準電圧部３９８およびＭＯＳトランジスタ３７７〜３８０間、図５の基準電圧部４０８およびＭＯＳトランジスタ４２２、４２３間に設けてもよく、この場合には前記同様に全てのセンス線の電位を一定に保ことができる。
【００６０】
【発明の効果】
以上説明したように、本発明のＭＲＡＭ回路は、特にトンネル型磁気抵抗素子（ＴＭＲ）を用いたＭＲＡＭ回路では、磁気抵抗素子を破壊する電圧あるいは、バイアス効果により著しく特性を劣化させる電圧よりも小さく保つことが可能であるか、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出できる。
【００６１】
また、本発明のＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量、磁気抵抗素子の電気抵抗値および磁気抵抗素子に印加する電圧により決定され、これらのパラメータを最適化することで、非常に高速な読み出しが可能である。また、コンデンサの充電は待機時間中に行われ、読み出し速度には影響しない。また、本ＭＲＡＭ回路では、同一のワード線に接続されている磁気抵抗素子からも同時に並行して読み出すことができ、より高速な読み出しが可能である。
さらに、本発明のＭＲＡＭ回路では、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れないとしても、コンデンサの容量、磁気抵抗素子に印加する電圧、磁気抵抗素子の電気抵抗値およびコンデンサの放電に要する時間を最適化することで、十分な読み出し電圧を得ることができる。
また、適切な参照セルを設けることで、チップの面積効率が高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れるＭＲＡＭ回路を得ることができる。
【００６２】
さらに、本発明のＭＲＡＭは、各センス線およびワード線を等電位に保つことで、基本記憶セル内のダイオードまたはトランジスタを排除し、セル構造が簡単となり、高集積化を行いやすい。
さらに、本発明のＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高いという効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の一形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図２】 図１におけるインバータの詳細を示す回路図である。
【図３】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図４】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図５】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図６】 本発明の実施の他の形態による磁気ランダムアクセスメモリ回路を示す回路図である。
【図７】 従来の磁気ランダムアクセスメモリ回路を示す回路図である。
【図８】 従来のさらに他の磁気ランダムアクセスメモリ回路を示す回路図である。
【符号の説明】
１０１、２０１、３０１、４０１ Ｙデコーダ
１０２、２０２、３０２、４０２ Ｙ周辺回路
１０３、２０３、３０３、３０６、４０３ Ｘデコーダ
１０４、２０４、３０４、３０７、４０４ Ｘ周辺回路
１０５、２０５、３０５、３０８、４０５ セルアレイ
１０６、１０８、２０６、２０８、４０７、４０９ 電源
１０７、２０７、４０８、５０５ 基準電圧部
１０９〜１１２、２０９〜２１２、５０１〜５０４ 第１のＭＯＳトランジスタ
１１３〜１１６、２１３〜２１６、４１４〜４１７ コンデンサ
１１７〜１２０、２１７〜２２０ 第２のＭＯＳトランジスタ
１２１〜１２４、２２１〜２２４、３０９〜３１２、３２３〜３２６、４２４〜４２５、５０６〜５０９ センス線
１２５〜１２８、２２５〜２２８ 第３のＭＯＳトランジスタ
１２９〜１３２、２２９〜２３２ 第４のＭＯＳトランジスタ
１３３〜１３６、２３３〜２３６、３１３、３１４、３２７、４３４〜４３７ワード線
１３７〜１５２、２３７〜２５２、３１９〜３２２、４３８〜４４５ 磁気抵抗素子
１５３〜１５６、２５５、２５６ 出力線
１５７ インバータ
３１５〜３１８、３２８〜３３１ 基準抵抗
４０６ タイミングコントローラ（タイミング制御回路）
４１０、４１２ 第５のＭＯＳトランジスタ
４１１、４１３ 第６のＭＯＳトランジスタ
４１８、４２０ 第７のＭＯＳトランジスタ
４１９、４２１ 第８のＭＯＳトランジスタ
４２２、４２３ 第９のＭＯＳトランジスタ
４２６〜４２９ 第１０のＭＯＳトランジスタ
４３０〜４３３ 第１１のＭＯＳトランジスタ
５１０〜５１３ 比較器
Claims (9)
- Ｘデコーダを含んで複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線とが互いに交差する各交点において、その一端がワード線に、他端がセンス線にそれぞれ接続されるように、磁気抵抗素子が２次元アレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、
Ｙ周辺回路部では、互いに直列接続した電圧降下素子および第１のＭＯＳトランジスタが各センス線に直列接続され、電圧降下素子はその一端子がセンス線に、他端子が第１のＭＯＳトランジスタの一端子にそれぞれ接続され、第１のＭＯＳトランジスタはその一端子が電圧降下素子一端子に、他端子が電源に、ゲートがＹデコーダ部にそれぞれ接続され、電圧降下素子および第１のＭＯＳトランジスタの接続部に出力線が接続され、かつその接続部がコンデンサを介して接地され、一方、Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタの接続部がワード線に接続され、第２のＭＯＳトランジスタの他端は電源に接続され、第３のＭＯＳトランジスタの他端は接地されていることを特徴とする磁気ランダムアクセスメモリ回路。 - Ｘデコーダを含んで複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線とが互いに交差する各交点において、その一端がワード線に、他端がセンス線にそれぞれ接続されるように、磁気抵抗素子が２次元アレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部では、互いに直列接続した第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが各センス線に直列接続され、第１のＭＯＳトランジスタはその一端子がセンス線に、他端子が第２のＭＯＳトランジスタの一端子に、ゲートが基準電圧部にそれぞれ接続され、第２のＭＯＳトランジスタはその一端子が第１のＭＯＳトランジスタの一端子に、他端子が電源に、ゲートがＹデコーダ部にそれぞれ接続され、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタの接続部に出力線が接続され、かつその接続部がコンデンサを介して接地され、一方、Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの接続部がワード線に接続され、第３のＭＯＳトランジスタの他端は電源に接続され、第４のＭＯＳトランジスタの他端は接地されていることを特徴とする磁気ランダムアクセスメモリ回路。
- 同一のワード線および隣接する２本のセンス線間に１対の磁気抵抗素子が接続され、磁気抵抗素子の一方が記憶セルとされ、他方がその記憶セルと常に相補のデータを記憶する参照セルとされて、記憶セルと参照セルの各抵抗値状態にもとづく各コンデンサの電圧差を検出可能としたことを特徴とする請求項２に記載の磁気ランダムアクセスメモリ回路。
- 複数のＸ周辺回路部および複数のセルアレイがＹ周辺回路部に対してそれぞれ対象に配置され、各セルアレイに対してＹデコーダが共通に接続され、各セルアレイにおいて少なくとも１本以上のワード線とそのワード線と交差する各センス線との間に参照セルとなる基準抵抗が接続されて、一方のセルアレイ中の磁気抵抗素子からなる記憶セルと、他方のセルアレイ中の基準抵抗からなる参照セルとの各抵抗値状態にもとづく各コンデンサの電圧差を検出可能としたことを特徴とする請求項２に記載の磁気ランダムアクセスメモリ回路。
- Ｘデコーダを含んで複数のワード線が延び出るＸ周辺回路部と、Ｙデコーダを含み複数のセンス線が延び出るＹ周辺回路部と、前記ワード線とセンス線とが互いに交差する各交点において、一端がワード線に、他端がセンス線にそれぞれ接続されるように磁気抵抗素子が２次元アレイ状に配列されたセルアレイとで構成された磁気ランダムアクセスメモリ回路において、Ｙ周辺回路部には、各センス線に対応して、各一端が電源線に接続され、各他端が第１のコンデンサおよび第２のコンデンサを介してそれぞれ接地され、それぞれのゲートにＹデコーダ信号が入力される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタが並列に配置され、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのコンデンサ側の各端子が、各ゲートにＹデコーダ信号が入力されて互いに相補的に動作する第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタを介して接続され、さらに第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタの直列接続部から、ゲートに基準電圧を入力する第９のＭＯＳトランジスタを介してセンス線が延び出し、第１のコンデンサと第５のＭＯＳトランジスタとの接続部および第２のコンデンサと第６のＭＯＳトランジスタとの接続部に得られる信号差が検出され、一方、Ｘ周辺回路部では、Ｘデコーダ信号をゲート信号として互いに相補的に動作する、互いに直列接続された第１０のＭＯＳトランジスタおよび第１１のＭＯＳトランジスタの接続部が各ワード線と接続され、第１０のＭＯＳトランジスタの一端は電源に接続され、第１１のＭＯＳトランジスタの一端が接地されて、ＸデコーダとＹデコーダとの相対的動作タイミングを制御するタイミング制御回路が設けられていることを特徴とする磁気ランダムアクセスメモリ回路。
- センス線の電位を一定に保つ第１のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第３のＭＯＳトランジスタ、もしくはそれら両方の第１のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにして、センス線またはワード線の電位が帰還制御されるようにしたことを特徴とする請求項２乃至請求項４のいずれかに記載の磁気ランダムアクセスメモリ回路。
- センス線の電位を一定に保つ第９のＭＯＳトランジスタ、またはワード線の電位を一定に保つ第１０のＭＯＳトランジスタ、もしくはそれら両方の第９のＭＯＳトランジスタおよび第１０のＭＯＳトランジスタの各ゲートに、基準電位とセンス線またはワード線の電位とを比較する比較器などから構成される制御回路の出力が入力されるようにしてセンス線またはワード線の電位が帰還制御されるようにしたことを特徴とする請求項５に記載の磁気ランダムアクセスメモリ回路。
- 磁気抵抗素子がトンネル型磁気抵抗素子であることを特徴とする請求項１乃至請求項７に記載の磁気ランダムアクセスメモリ回路。
- 磁気抵抗素子が巨大磁気抵抗効果素子であることを特徴とする請求項１乃至請求項７に記載の磁気ランダムアクセスメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142361A JP3800925B2 (ja) | 2000-05-15 | 2000-05-15 | 磁気ランダムアクセスメモリ回路 |
| US09/854,481 US6341084B2 (en) | 2000-05-15 | 2001-05-15 | Magnetic random access memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142361A JP3800925B2 (ja) | 2000-05-15 | 2000-05-15 | 磁気ランダムアクセスメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001325791A JP2001325791A (ja) | 2001-11-22 |
| JP3800925B2 true JP3800925B2 (ja) | 2006-07-26 |
Family
ID=18649347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142361A Expired - Lifetime JP3800925B2 (ja) | 2000-05-15 | 2000-05-15 | 磁気ランダムアクセスメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6341084B2 (ja) |
| JP (1) | JP3800925B2 (ja) |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19914489C1 (de) * | 1999-03-30 | 2000-06-08 | Siemens Ag | Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher |
| DE10032275A1 (de) * | 2000-07-03 | 2002-01-24 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt und Verfahren zum Betrieb eines solchen Speichers |
| US6493259B1 (en) * | 2000-08-14 | 2002-12-10 | Micron Technology, Inc. | Pulse write techniques for magneto-resistive memories |
| US6724654B1 (en) * | 2000-08-14 | 2004-04-20 | Micron Technology, Inc. | Pulsed write techniques for magneto-resistive memories |
| DE10059181C2 (de) * | 2000-11-29 | 2002-10-24 | Infineon Technologies Ag | Integrierter magnetoresistiver Halbleiterspeicher und Herstellungsverfahren dafür |
| JP3920565B2 (ja) * | 2000-12-26 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP2002230965A (ja) * | 2001-01-24 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 不揮発性メモリ装置 |
| US6385109B1 (en) * | 2001-01-30 | 2002-05-07 | Motorola, Inc. | Reference voltage generator for MRAM and method |
| US6504753B1 (en) * | 2001-03-21 | 2003-01-07 | Matrix Semiconductor, Inc. | Method and apparatus for discharging memory array lines |
| US7177181B1 (en) * | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
| JP4731041B2 (ja) | 2001-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100403313B1 (ko) * | 2001-05-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 바이폴라 접합 트랜지스터를 이용한 마그네틱 램 및 그형성방법 |
| US7042043B2 (en) * | 2001-08-30 | 2006-05-09 | Micron Technology, Inc. | Programmable array logic or memory devices with asymmetrical tunnel barriers |
| US7087954B2 (en) * | 2001-08-30 | 2006-08-08 | Micron Technology, Inc. | In service programmable logic arrays with low tunnel barrier interpoly insulators |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US7068544B2 (en) | 2001-08-30 | 2006-06-27 | Micron Technology, Inc. | Flash memory with low tunnel barrier interpoly insulators |
| US7476925B2 (en) * | 2001-08-30 | 2009-01-13 | Micron Technology, Inc. | Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators |
| US6754108B2 (en) * | 2001-08-30 | 2004-06-22 | Micron Technology, Inc. | DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6778441B2 (en) * | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
| US7132711B2 (en) | 2001-08-30 | 2006-11-07 | Micron Technology, Inc. | Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers |
| US7075829B2 (en) | 2001-08-30 | 2006-07-11 | Micron Technology, Inc. | Programmable memory address and decode circuits with low tunnel barrier interpoly insulators |
| US6385079B1 (en) * | 2001-08-31 | 2002-05-07 | Hewlett-Packard Company | Methods and structure for maximizing signal to noise ratio in resistive array |
| US6545906B1 (en) * | 2001-10-16 | 2003-04-08 | Motorola, Inc. | Method of writing to scalable magnetoresistance random access memory element |
| JP4570313B2 (ja) * | 2001-10-25 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100486708B1 (ko) * | 2001-11-24 | 2005-05-03 | 삼성전자주식회사 | 자기 랜덤 액세스 메모리 및 그 작동 방법 |
| SG102019A1 (en) | 2001-12-04 | 2004-02-27 | Inst Data Storage | Magnetic tunnel junction magnetic random access memory |
| US6839269B2 (en) * | 2001-12-28 | 2005-01-04 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US6512689B1 (en) * | 2002-01-18 | 2003-01-28 | Motorola, Inc. | MRAM without isolation devices |
| US6687168B2 (en) * | 2002-01-18 | 2004-02-03 | Hewlett-Packard Development Company, L.P. | Method for writing data bits to a memory array |
| JP4046513B2 (ja) * | 2002-01-30 | 2008-02-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4088954B2 (ja) | 2002-03-04 | 2008-05-21 | 日本電気株式会社 | 半導体記憶装置の読み出し回路 |
| US6778421B2 (en) * | 2002-03-14 | 2004-08-17 | Hewlett-Packard Development Company, Lp. | Memory device array having a pair of magnetic bits sharing a common conductor line |
| US6885573B2 (en) * | 2002-03-15 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Diode for use in MRAM devices and method of manufacture |
| JP4071531B2 (ja) * | 2002-04-23 | 2008-04-02 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| US6744663B2 (en) * | 2002-06-28 | 2004-06-01 | Motorola, Inc. | Circuit and method for reading a toggle memory cell |
| JP3828462B2 (ja) | 2002-07-10 | 2006-10-04 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその駆動方法 |
| US7095646B2 (en) * | 2002-07-17 | 2006-08-22 | Freescale Semiconductor, Inc. | Multi-state magnetoresistance random access cell with improved memory storage density |
| US6850455B2 (en) * | 2002-08-02 | 2005-02-01 | Unity Semiconductor Corporation | Multiplexor having a reference voltage on unselected lines |
| US6970375B2 (en) * | 2002-08-02 | 2005-11-29 | Unity Semiconductor Corporation | Providing a reference voltage to a cross point memory array |
| US6917539B2 (en) * | 2002-08-02 | 2005-07-12 | Unity Semiconductor Corporation | High-density NVRAM |
| US6753561B1 (en) | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
| US6831854B2 (en) | 2002-08-02 | 2004-12-14 | Unity Semiconductor Corporation | Cross point memory array using distinct voltages |
| US6850429B2 (en) * | 2002-08-02 | 2005-02-01 | Unity Semiconductor Corporation | Cross point memory array with memory plugs exhibiting a characteristic hysteresis |
| US6834008B2 (en) * | 2002-08-02 | 2004-12-21 | Unity Semiconductor Corporation | Cross point memory array using multiple modes of operation |
| US6798685B2 (en) * | 2002-08-02 | 2004-09-28 | Unity Semiconductor Corporation | Multi-output multiplexor |
| US6781906B2 (en) * | 2002-11-19 | 2004-08-24 | Hewlett-Packard Development Company, L.P. | Memory cell sensing integrator |
| JP3766380B2 (ja) * | 2002-12-25 | 2006-04-12 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法 |
| JP2004213771A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| WO2004061854A1 (ja) | 2003-01-06 | 2004-07-22 | Nec Corporation | 半導体記憶装置 |
| US6868025B2 (en) * | 2003-03-10 | 2005-03-15 | Sharp Laboratories Of America, Inc. | Temperature compensated RRAM circuit |
| JP4407828B2 (ja) * | 2003-04-21 | 2010-02-03 | 日本電気株式会社 | データの読み出し方法が改善された磁気ランダムアクセスメモリ |
| US6667901B1 (en) * | 2003-04-29 | 2003-12-23 | Hewlett-Packard Development Company, L.P. | Dual-junction magnetic memory device and read method |
| US7042783B2 (en) * | 2003-06-18 | 2006-05-09 | Hewlett-Packard Development Company, L.P. | Magnetic memory |
| KR100560661B1 (ko) * | 2003-06-19 | 2006-03-16 | 삼성전자주식회사 | 자기 메모리의 읽기 방법 |
| US6956763B2 (en) * | 2003-06-27 | 2005-10-18 | Freescale Semiconductor, Inc. | MRAM element and methods for writing the MRAM element |
| US6842364B1 (en) * | 2003-07-07 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Memory cell strings in a resistive cross point memory cell array |
| US6862211B2 (en) * | 2003-07-07 | 2005-03-01 | Hewlett-Packard Development Company | Magneto-resistive memory device |
| US6967366B2 (en) * | 2003-08-25 | 2005-11-22 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory with reduced switching field variation |
| GB0320339D0 (en) * | 2003-08-29 | 2003-10-01 | Isis Innovation | Resistance array reader |
| JP4543639B2 (ja) * | 2003-08-29 | 2010-09-15 | ソニー株式会社 | 半導体記憶装置 |
| US6842365B1 (en) * | 2003-09-05 | 2005-01-11 | Freescale Semiconductor, Inc. | Write driver for a magnetoresistive memory |
| US7021900B2 (en) * | 2003-10-08 | 2006-04-04 | Prueitt Melvin L | Vapor-powered kinetic pump |
| US7310265B2 (en) * | 2003-10-14 | 2007-12-18 | Agency For Science, Technology And Research | Magnetic memory device |
| WO2005043545A1 (en) * | 2003-10-31 | 2005-05-12 | Agency For Science, Technology And Research | Nano-contacted magnetic memory device |
| US7023753B2 (en) * | 2003-11-30 | 2006-04-04 | Union Semiconductor Technology Corporation | Current controlled word and sense source |
| US7054185B2 (en) * | 2003-11-30 | 2006-05-30 | Union Semiconductor Technology Corporation | Optimized MRAM current sources |
| US7082050B2 (en) * | 2003-11-30 | 2006-07-25 | Union Semiconductor Technology Corporation | Method to equalize word current circuitry |
| US7126844B2 (en) * | 2003-11-30 | 2006-10-24 | Union Semiconductor Technology Corporation | Apparatus to improve stability of an MRAM over process and operational variations |
| US7113422B2 (en) | 2003-11-30 | 2006-09-26 | Union Semiconductor Technology Corporation | Method for optimizing MRAM circuit performance |
| EP1560221B1 (en) * | 2004-01-29 | 2008-09-03 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US7366030B2 (en) * | 2004-01-29 | 2008-04-29 | Micron Technology, Inc. | Simultaneous read circuit for multiple memory cells |
| US7042757B2 (en) * | 2004-03-04 | 2006-05-09 | Hewlett-Packard Development Company, L.P. | 1R1D MRAM block architecture |
| CA2573147C (en) * | 2004-07-06 | 2013-03-26 | Kenet, Inc. | Voltage random access memory (vram) |
| KR100590563B1 (ko) * | 2004-10-27 | 2006-06-19 | 삼성전자주식회사 | 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법 |
| RU2310928C2 (ru) * | 2004-10-27 | 2007-11-20 | Самсунг Электроникс Ко., Лтд. | Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства |
| US7129098B2 (en) * | 2004-11-24 | 2006-10-31 | Freescale Semiconductor, Inc. | Reduced power magnetoresistive random access memory elements |
| US7292467B2 (en) * | 2005-04-22 | 2007-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic random access memory device |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US8110469B2 (en) * | 2005-08-30 | 2012-02-07 | Micron Technology, Inc. | Graded dielectric layers |
| US7577018B2 (en) | 2006-03-07 | 2009-08-18 | Tdk Corporation | Readout circuit of magnetic memory |
| ITMI20061037A1 (it) * | 2006-05-26 | 2007-11-27 | St Microelectronics Srl | Metodo di lettura di un dispositivo elettronico non volatile e relativo dispositivo |
| JP4702359B2 (ja) * | 2007-12-26 | 2011-06-15 | 日本電気株式会社 | 半導体記憶装置の読み出し回路 |
| US7505334B1 (en) * | 2008-05-28 | 2009-03-17 | International Business Machines Corporation | Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition |
| US8199576B2 (en) | 2009-04-08 | 2012-06-12 | Sandisk 3D Llc | Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture |
| US8351236B2 (en) | 2009-04-08 | 2013-01-08 | Sandisk 3D Llc | Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture |
| JP5284225B2 (ja) * | 2009-09-01 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置とその読み出し方法 |
| JP4936484B2 (ja) * | 2010-03-17 | 2012-05-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US8526237B2 (en) | 2010-06-08 | 2013-09-03 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof |
| US8547720B2 (en) | 2010-06-08 | 2013-10-01 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines |
| US9183925B2 (en) * | 2012-04-09 | 2015-11-10 | Panasonic Intellectual Property Management Co., Ltd. | Variable resistance nonvolatile memory device and method of performing the forming operation |
| US8952470B2 (en) * | 2012-09-10 | 2015-02-10 | James John Lupino | Low cost high density nonvolatile memory array device employing thin film transistors and back to back Schottky diodes |
| US9165631B2 (en) * | 2012-09-13 | 2015-10-20 | Qualcomm Incorporated | OTP scheme with multiple magnetic tunnel junction devices in a cell |
| CN105518892A (zh) * | 2013-09-09 | 2016-04-20 | J·J·卢皮诺 | 采用薄膜晶体管和肖特基二极管的非易失性存储器装置 |
| JP5731624B1 (ja) * | 2013-12-04 | 2015-06-10 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US9472257B2 (en) * | 2014-05-15 | 2016-10-18 | Qualcomm Incorporated | Hybrid magnetoresistive read only memory (MRAM) cache mixing single-ended and differential sensing |
| US10295612B2 (en) * | 2016-04-05 | 2019-05-21 | Apple Inc. | Electronic device with resistive sensor array |
| US10622066B2 (en) | 2017-09-21 | 2020-04-14 | Samsung Electronics Co., Ltd. | Resistive memory device including reference cell and operating method thereof |
| CN112530488B (zh) * | 2019-09-18 | 2023-12-19 | 联华电子股份有限公司 | 嵌入磁阻式随机存取存储器的电路选择器 |
| JP2021150497A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5699293A (en) * | 1996-10-09 | 1997-12-16 | Motorola | Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device |
| US5748519A (en) | 1996-12-13 | 1998-05-05 | Motorola, Inc. | Method of selecting a memory cell in a magnetic random access memory device |
| US6259644B1 (en) * | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
| US6191972B1 (en) | 1999-04-30 | 2001-02-20 | Nec Corporation | Magnetic random access memory circuit |
-
2000
- 2000-05-15 JP JP2000142361A patent/JP3800925B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-15 US US09/854,481 patent/US6341084B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6341084B2 (en) | 2002-01-22 |
| JP2001325791A (ja) | 2001-11-22 |
| US20010048608A1 (en) | 2001-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3800925B2 (ja) | 磁気ランダムアクセスメモリ回路 | |
| JP3985432B2 (ja) | 磁気ランダムアクセスメモリ | |
| JP3812805B2 (ja) | トンネル磁気抵抗素子を利用した半導体記憶装置 | |
| US6128239A (en) | MRAM device including analog sense amplifiers | |
| US7272034B1 (en) | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells | |
| US7272035B1 (en) | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells | |
| JP2002100181A (ja) | 磁気ランダムアクセスメモリ | |
| US6512690B1 (en) | High sensitivity common source amplifier MRAM cell, memory array and read/write scheme | |
| US6185143B1 (en) | Magnetic random access memory (MRAM) device including differential sense amplifiers | |
| US7161861B2 (en) | Sense amplifier bitline boost circuit | |
| US8320166B2 (en) | Magnetic random access memory and method of reading data from the same | |
| US7881094B2 (en) | Voltage reference generation for resistive sense memory cells | |
| US7233537B2 (en) | Thin film magnetic memory device provided with a dummy cell for data read reference | |
| KR20030070544A (ko) | 데이터 저장 장치 및 데이터 저장 장치 제조 프로세스 | |
| JP4071531B2 (ja) | 薄膜磁性体記憶装置 | |
| WO2006085459A1 (ja) | 半導体記憶装置及び半導体記憶装置の読み出し方法 | |
| JP4084084B2 (ja) | 薄膜磁性体記憶装置 | |
| US6961262B2 (en) | Memory cell isolation | |
| US6822897B2 (en) | Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance | |
| US7203088B2 (en) | Magnetoresistive random access memory and driving method thereof | |
| KR101136038B1 (ko) | 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템 | |
| KR100941505B1 (ko) | 강자성 터널접합소자를 이용한 자기기억장치 | |
| JP2003085966A (ja) | 磁気メモリ装置の読み出し回路 | |
| US20040240266A1 (en) | Magnetic random access memory using memory cells with rotated magnetic storage elements | |
| JP2003204046A (ja) | 磁気抵抗ラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060411 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060424 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3800925 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |