JP2003204046A - 磁気抵抗ラム - Google Patents
磁気抵抗ラムInfo
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- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
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Abstract
(57)【要約】
【課題】 ワードラインとＰ−Ｎダイオードとの間にＭ
ＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏ
ｎ）を結合して２つ以上のデータを記憶させ、構造が簡
単でセルサイズが小さいセルを具現し、さらに、ビット
ラインとセルプレートとの間に複数個のセルをＮＡＮＤ
型に連結してセルアレイを具現することにより、簡単な
構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 【解決手段】 半導体基板内の複数のＮ＋領域に複数の
Ｐ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バ
リヤー導電層、ＭＴＪ、及びワードラインを積層してＭ
ＲＡＭセルアレイとし、Ｎ＋領域の一端はビットライン
と連結し、他端はダイオードを介してセルプレートと接
続する。
ＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏ
ｎ）を結合して２つ以上のデータを記憶させ、構造が簡
単でセルサイズが小さいセルを具現し、さらに、ビット
ラインとセルプレートとの間に複数個のセルをＮＡＮＤ
型に連結してセルアレイを具現することにより、簡単な
構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 【解決手段】 半導体基板内の複数のＮ＋領域に複数の
Ｐ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バ
リヤー導電層、ＭＴＪ、及びワードラインを積層してＭ
ＲＡＭセルアレイとし、Ｎ＋領域の一端はビットライン
と連結し、他端はダイオードを介してセルプレートと接
続する。
Description
【０００１】
【発明の属する技術分野】本発明は磁気抵抗ラム（Ｍａ
ｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ：以下、ＭＲＡＭと記す）に係り、
特に、ワードラインとＰ−Ｎダイオードとの間にＭＴＪ
（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏ
ｎ：以下、ＭＴＪと記す）を備え、少なくとも２つ以上
のデータを記憶するメモリセル等がＮＡＮＤ型に直列連
結されてデータを読み出す／書き込む磁気抵抗ラムに関
する。
ｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ：以下、ＭＲＡＭと記す）に係り、
特に、ワードラインとＰ−Ｎダイオードとの間にＭＴＪ
（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏ
ｎ：以下、ＭＴＪと記す）を備え、少なくとも２つ以上
のデータを記憶するメモリセル等がＮＡＮＤ型に直列連
結されてデータを読み出す／書き込む磁気抵抗ラムに関
する。
【０００２】
【従来の技術】大部分の半導体メモリ製造会社等は、次
世代記憶素子の１つとして強磁性体物質を利用したＭＲ
ＡＭを開発している。ＭＲＡＭは、磁気物質の薄膜に磁
気分極（Ｍａｇｎｅｔｉｃ Ｐｏｌａｒｉｚａｔｉｏ
ｎ）状態を貯蔵する形態のメモリであり、ビットライン
電流とワードライン電流の組合せにより生成された磁場
によって磁気分極状態を変更、又は感知することにより
書込み／読出し動作が行われる。
世代記憶素子の１つとして強磁性体物質を利用したＭＲ
ＡＭを開発している。ＭＲＡＭは、磁気物質の薄膜に磁
気分極（Ｍａｇｎｅｔｉｃ Ｐｏｌａｒｉｚａｔｉｏ
ｎ）状態を貯蔵する形態のメモリであり、ビットライン
電流とワードライン電流の組合せにより生成された磁場
によって磁気分極状態を変更、又は感知することにより
書込み／読出し動作が行われる。
【０００３】このようなＭＲＡＭは、一般にＧＭＲ（Ｇ
ｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）、
ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔ
ｉｏｎ）等の多くの種類のセルで構成されている。すな
わち、ＭＲＡＭはスピンが電子の伝達現象に至大なる影
響を及ぼすという原理に基づき発生する巨大磁気抵抗
（ＧＭＲ）現象や、スピン偏極磁気透過現象を利用して
メモリ素子を具現する。
ｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）、
ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔ
ｉｏｎ）等の多くの種類のセルで構成されている。すな
わち、ＭＲＡＭはスピンが電子の伝達現象に至大なる影
響を及ぼすという原理に基づき発生する巨大磁気抵抗
（ＧＭＲ）現象や、スピン偏極磁気透過現象を利用して
メモリ素子を具現する。
【０００４】先ず、巨大磁気抵抗（ＧＭＲ）現象を利用
したＭＲＡＭは、非磁性層を間に置いた２つの磁性層で
のスピン方向が異なる場合、スピン方向が同じ場合より
抵抗が大きく異なるという原理を利用して具現される。
そして、スピン偏極磁気透過現象を利用したＭＲＡＭ
は、絶縁層を間に置いた２つの磁性層でスピン方向が同
じ場合、スピン方向が異なる場合より電流透過が遥かに
よく発生するという原理を利用して具現される。
したＭＲＡＭは、非磁性層を間に置いた２つの磁性層で
のスピン方向が異なる場合、スピン方向が同じ場合より
抵抗が大きく異なるという原理を利用して具現される。
そして、スピン偏極磁気透過現象を利用したＭＲＡＭ
は、絶縁層を間に置いた２つの磁性層でスピン方向が同
じ場合、スピン方向が異なる場合より電流透過が遥かに
よく発生するという原理を利用して具現される。
【０００５】このような従来のＭＲＡＭは、図１に示さ
れているように、１つのスイッチング素子Ｔと１つのＭ
ＴＪを備えて１Ｔ＋１ＭＴＪの構造を有する。ここで、
ＭＴＪは図２（ａ）及び図２（ｂ）と同じ構造を有す
る。
れているように、１つのスイッチング素子Ｔと１つのＭ
ＴＪを備えて１Ｔ＋１ＭＴＪの構造を有する。ここで、
ＭＴＪは図２（ａ）及び図２（ｂ）と同じ構造を有す
る。
【０００６】具体的に、ＭＴＪは固定強磁性層（Ｆｉｘ
ｅｄ ｍａｇｎｅｔｉｃ ｌａｙｅｒ）４、トンネル接
合層（Ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｌａｙｅｒ）
３及び可変強磁性層（Ｆｒｅｅ ｍａｇｎｅｔｉｃ ｌ
ａｙｅｒ）２が積層され構成されている。ここで、可変
強磁性層２と固定強磁性層４は大凡ＮｉＦｅＣｏ／Ｃｏ
Ｆｅで構成され、トンネル接合層３はＡｌ２Ｏ３で構成
されている。そして、可変強磁性層２と固定強磁性層４
は互いに異なる厚さを有する。このような厚さの差によ
り固定強磁性層４は、強い磁場でのみ磁気分極状態が変
化し、可変強磁性層２は弱い磁場でも磁気分極状態が変
化する。
ｅｄ ｍａｇｎｅｔｉｃ ｌａｙｅｒ）４、トンネル接
合層（Ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｌａｙｅｒ）
３及び可変強磁性層（Ｆｒｅｅ ｍａｇｎｅｔｉｃ ｌ
ａｙｅｒ）２が積層され構成されている。ここで、可変
強磁性層２と固定強磁性層４は大凡ＮｉＦｅＣｏ／Ｃｏ
Ｆｅで構成され、トンネル接合層３はＡｌ２Ｏ３で構成
されている。そして、可変強磁性層２と固定強磁性層４
は互いに異なる厚さを有する。このような厚さの差によ
り固定強磁性層４は、強い磁場でのみ磁気分極状態が変
化し、可変強磁性層２は弱い磁場でも磁気分極状態が変
化する。
【０００７】図２（ａ）は、可変強磁性層２と固定強磁
性層４の磁化方向が同じ状態を示す図である。このよう
な場合、センシング電流が大きい。その反面、図２ｂは
可変強磁性層２と固定強磁性層４の磁化方向が逆の場合
を示す図である。このような場合、センシング電流が小
さい。ここで、可変強磁性層２は外部磁場により磁化極
性の方向が変化し、この可変強磁性層２の磁化極性の方
向に従い“０”又は“１”の情報が記憶される。したが
って、書込み時には固定強磁性層４は磁気分極状態が変
化せず、可変強磁性層２のみ磁気分極状態が変化する。
性層４の磁化方向が同じ状態を示す図である。このよう
な場合、センシング電流が大きい。その反面、図２ｂは
可変強磁性層２と固定強磁性層４の磁化方向が逆の場合
を示す図である。このような場合、センシング電流が小
さい。ここで、可変強磁性層２は外部磁場により磁化極
性の方向が変化し、この可変強磁性層２の磁化極性の方
向に従い“０”又は“１”の情報が記憶される。したが
って、書込み時には固定強磁性層４は磁気分極状態が変
化せず、可変強磁性層２のみ磁気分極状態が変化する。
【０００８】具体的に、ＭＲＡＭセルは図１に示されて
いるように、複数のワードラインＷＬ１〜ＷＬ４と複数
のビットラインＢＬ１、ＢＬ２及びこれらにより選択さ
れるセル１を備えている。さらに、複数のビットライン
ＢＬ１、ＢＬ２と各々連結されるセンスアンプＳＡ１、
ＳＡ２を備えている。
いるように、複数のワードラインＷＬ１〜ＷＬ４と複数
のビットラインＢＬ１、ＢＬ２及びこれらにより選択さ
れるセル１を備えている。さらに、複数のビットライン
ＢＬ１、ＢＬ２と各々連結されるセンスアンプＳＡ１、
ＳＡ２を備えている。
【０００９】このような構造を有する従来のＭＲＡＭセ
ルは、ワードラインＷＬ４選択信号によりセル１が選択
され、スイッチング素子Ｔを介してＭＴＪに一定の電圧
が印加されると、ＭＴＪの極性に従いビットラインＢＬ
２に流れるセンシング電流が変化する。したがって、こ
のセンシング電流をセンスアンプＳＡ２により増幅する
ことにより、データを読み出すことができるようにな
る。
ルは、ワードラインＷＬ４選択信号によりセル１が選択
され、スイッチング素子Ｔを介してＭＴＪに一定の電圧
が印加されると、ＭＴＪの極性に従いビットラインＢＬ
２に流れるセンシング電流が変化する。したがって、こ
のセンシング電流をセンスアンプＳＡ２により増幅する
ことにより、データを読み出すことができるようにな
る。
【００１０】しかし、前述したように作動する従来の磁
気抵抗ラムは、１つのセルが１Ｔ＋１ＭＴＪの構造を有
するためセルの構造が複雑である。すなわち、１つのセ
ルがトランジスタＴとＭＴＪを別に備えるためセルの構
造が複雑であり、これを具現するための工程が難しい。
さらに、従来のＭＲＡＭセルはその構造的な問題点によ
り、セルサイズの面においても不利であるという問題点
がある。
気抵抗ラムは、１つのセルが１Ｔ＋１ＭＴＪの構造を有
するためセルの構造が複雑である。すなわち、１つのセ
ルがトランジスタＴとＭＴＪを別に備えるためセルの構
造が複雑であり、これを具現するための工程が難しい。
さらに、従来のＭＲＡＭセルはその構造的な問題点によ
り、セルサイズの面においても不利であるという問題点
がある。
【００１１】
【技術文献１】 ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会
議、２０００年２月）論文要旨集、第１２８頁〜第１２
９頁
議、２０００年２月）論文要旨集、第１２８頁〜第１２
９頁
【技術文献２】 ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会
議、２０００年２月）論文要旨集、第１３０頁〜第１３
１頁
議、２０００年２月）論文要旨集、第１３０頁〜第１３
１頁
【００１２】
【発明が解決しようとする課題】そこで本発明の目的は
上記種々の問題を解決するため、ワードラインとＰ−Ｎ
ダイオードとの間にＭＴＪを結合して２つ以上のデータ
を記憶させ、構造が簡単でセルサイズが小さいＭＲＡＭ
用セルを具現することにある。
上記種々の問題を解決するため、ワードラインとＰ−Ｎ
ダイオードとの間にＭＴＪを結合して２つ以上のデータ
を記憶させ、構造が簡単でセルサイズが小さいＭＲＡＭ
用セルを具現することにある。
【００１３】本発明の他の目的は上記種々の問題を解決
するため、ビットラインとセルプレートとの間に複数個
の上記セルをＮＡＮＤ型に連結してセルアレイを具現す
ることにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）
を具現することにある。
するため、ビットラインとセルプレートとの間に複数個
の上記セルをＮＡＮＤ型に連結してセルアレイを具現す
ることにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）
を具現することにある。
【００１４】
【課題を解決するための手段】上記の技術的課題を解決
するためになされた本発明による磁気抵抗ラムは、半導
体基板にドーピングされたＮ＋領域と前記Ｎ＋領域のラ
イン上にドーピングされたＰ型の不純物領域でなるＰ−
Ｎダイオード、Ｐ型の不純物領域の上に積層されたバリ
ヤー導電層、及びバリヤー導電層とワードラインとの間
に備えられたＭＴＪで構成されたＭＲＡＭセルを備え、
ＭＴＪの磁化方向に従ってＭＴＪとＰ−Ｎダイオードと
の間に流れる電流を制御し、複数のデータを記憶するこ
とを特徴とする。
するためになされた本発明による磁気抵抗ラムは、半導
体基板にドーピングされたＮ＋領域と前記Ｎ＋領域のラ
イン上にドーピングされたＰ型の不純物領域でなるＰ−
Ｎダイオード、Ｐ型の不純物領域の上に積層されたバリ
ヤー導電層、及びバリヤー導電層とワードラインとの間
に備えられたＭＴＪで構成されたＭＲＡＭセルを備え、
ＭＴＪの磁化方向に従ってＭＴＪとＰ−Ｎダイオードと
の間に流れる電流を制御し、複数のデータを記憶するこ
とを特徴とする。
【００１５】さらに好ましくは、上記の技術的課題を解
決するためになされた本発明の磁気抵抗ラムは、同一の
ビットラインと連結された複数のＭＲＡＭセルを備え、
複数のＭＲＡＭセルは各々のドレインとソースがＮＡＮ
Ｄ型に直列連結され、ＭＲＡＭセルの一方のドレインは
ビットラインと連結され、他のＭＲＡＭセルのソースは
セルプレートと連結され、各々のゲートは相違するワー
ドラインと連結され、異なるＭＲＡＭセルとセルプレー
トとの間にダイオードを備えていることを特徴とする。
決するためになされた本発明の磁気抵抗ラムは、同一の
ビットラインと連結された複数のＭＲＡＭセルを備え、
複数のＭＲＡＭセルは各々のドレインとソースがＮＡＮ
Ｄ型に直列連結され、ＭＲＡＭセルの一方のドレインは
ビットラインと連結され、他のＭＲＡＭセルのソースは
セルプレートと連結され、各々のゲートは相違するワー
ドラインと連結され、異なるＭＲＡＭセルとセルプレー
トとの間にダイオードを備えていることを特徴とする。
【００１６】
【発明の実施の形態】図３（ａ）及び図３（ｂ）の磁気
抵抗ラムは、Ｐ−Ｎダイオード素子のＰ型の不純物領域
３３の上にＭＴＪ１５を積層した構造である。
抵抗ラムは、Ｐ−Ｎダイオード素子のＰ型の不純物領域
３３の上にＭＴＪ１５を積層した構造である。
【００１７】その構造を見ると、本発明に係る磁気抵抗
ラムは半導体基板３１にＮ＋領域３２をドーピングし、
Ｎ＋領域３２のライン上にＰ型の不純物領域３３をドー
ピングしてＰ−Ｎダイオードを形成する。そして、Ｐ型
の不純物領域３３の上にはバリヤー（Ｂａｒｒｉｅｒ）
導電層２０が積層される。バリヤー導電層２０の上には
固定強磁性層１３、トンネル接合層１２及び可変強磁性
層１１でなるＭＴＪ１５が積層され、ＭＴＪ１５の上に
ワードライン１０が形成されている。
ラムは半導体基板３１にＮ＋領域３２をドーピングし、
Ｎ＋領域３２のライン上にＰ型の不純物領域３３をドー
ピングしてＰ−Ｎダイオードを形成する。そして、Ｐ型
の不純物領域３３の上にはバリヤー（Ｂａｒｒｉｅｒ）
導電層２０が積層される。バリヤー導電層２０の上には
固定強磁性層１３、トンネル接合層１２及び可変強磁性
層１１でなるＭＴＪ１５が積層され、ＭＴＪ１５の上に
ワードライン１０が形成されている。
【００１８】図４（ａ）及び図４（ｂ）は、ＭＲＡＭセ
ル構造の他の実施の形態である。
ル構造の他の実施の形態である。
【００１９】その構造を見ると、本発明に係る磁気抵抗
ラムは半導体基板３１上に酸化膜３２が蒸着され、酸化
膜３２上に蒸着されたＮ型のポリシリコン３３のライン
上にＰ型の不純物領域３４をドーピングしてＰ−Ｎダイ
オードを形成する。そして、Ｐ型の不純物領域３４の上
にはバリヤー導電層２０が積層される。バリヤー導電層
２０の上には固定強磁性層１３、トンネル接合層１２及
び可変強磁性層１１からなるＭＴＪ１５が積層され、Ｍ
ＴＪ１５の上にワードライン１０が形成されている。
ラムは半導体基板３１上に酸化膜３２が蒸着され、酸化
膜３２上に蒸着されたＮ型のポリシリコン３３のライン
上にＰ型の不純物領域３４をドーピングしてＰ−Ｎダイ
オードを形成する。そして、Ｐ型の不純物領域３４の上
にはバリヤー導電層２０が積層される。バリヤー導電層
２０の上には固定強磁性層１３、トンネル接合層１２及
び可変強磁性層１１からなるＭＴＪ１５が積層され、Ｍ
ＴＪ１５の上にワードライン１０が形成されている。
【００２０】このような構成を有するＭＲＡＭセルの動
作過程を見ると、次の通りである。
作過程を見ると、次の通りである。
【００２１】ＭＲＡＭセルは、ＭＴＪ１５の可変強磁性
層１１の磁化方向に従いロジック“１”又はロジック
“０”のデータを書き込む。図３（ａ）及び図４（ａ）
は、ロジック“１”を記憶する磁化状態を例示した図で
ある。図３（ｂ）及び図４（ｂ）は、ロジック“０”を
記憶する磁化状態を例示した図である。
層１１の磁化方向に従いロジック“１”又はロジック
“０”のデータを書き込む。図３（ａ）及び図４（ａ）
は、ロジック“１”を記憶する磁化状態を例示した図で
ある。図３（ｂ）及び図４（ｂ）は、ロジック“０”を
記憶する磁化状態を例示した図である。
【００２２】先ず、磁気抵抗ラムの書込み動作は、Ｐ−
Ｎダイオードに一定のトリガー電圧が印加された状態
で、書込み電流を生成するために、一定のレベルの電圧
がワードライン１０を介して印加されることにより行わ
れる。このとき、ワードライン１０に印加される電圧レ
ベルに従いＭＴＪ１５の可変強磁性層１１の磁化方向が
決められる。すなわち、ＭＲＡＭセルにはワードライン
１０に供給される電流の量に従い、各々ロジック“１”
又はロジック“０”が書込まれる。
Ｎダイオードに一定のトリガー電圧が印加された状態
で、書込み電流を生成するために、一定のレベルの電圧
がワードライン１０を介して印加されることにより行わ
れる。このとき、ワードライン１０に印加される電圧レ
ベルに従いＭＴＪ１５の可変強磁性層１１の磁化方向が
決められる。すなわち、ＭＲＡＭセルにはワードライン
１０に供給される電流の量に従い、各々ロジック“１”
又はロジック“０”が書込まれる。
【００２３】また、ＭＲＡＭセルの読出し動作は、ＭＴ
Ｊ１５の可変強磁性層１１の磁化方向に従い変化する電
流の量をセンシングすることにより行われる。具体的
に、ワードライン１０とＰ−Ｎダイオードとの間に流れ
る電流Ｉ１の量に従いＭＴＪ１５の磁化方向が変化し、
それに従いＭＲＡＭセルでセンシングされる電流の量が
変化する。
Ｊ１５の可変強磁性層１１の磁化方向に従い変化する電
流の量をセンシングすることにより行われる。具体的
に、ワードライン１０とＰ−Ｎダイオードとの間に流れ
る電流Ｉ１の量に従いＭＴＪ１５の磁化方向が変化し、
それに従いＭＲＡＭセルでセンシングされる電流の量が
変化する。
【００２４】すなわち、ワードライン１０に一定のトリ
ガー電圧が印加され、Ｐ−Ｎダイオードに一定のセンシ
ング電圧が印加されると、ＭＴＪ１５にトンネリング電
流Ｉ１が流れる。このとき、固定強磁性層１３と可変強
磁性層１１の磁化極性方向が図３（ａ）及び図４（ａ）
のように同一であれば、センシング電流が大きい。その
反面、固定強磁性層１３と可変強磁性層１１の磁化方向
が図３（ｂ）及び図４（ｂ）のように逆であれば、セン
シング電流が小さい。したがって、ＭＲＡＭセルに流れ
るセンシング電流の量の多少を感知して可変強磁性層１
１の磁化方向を感知し、ＭＲＡＭセルに貯蔵された情報
がセンシングされる。
ガー電圧が印加され、Ｐ−Ｎダイオードに一定のセンシ
ング電圧が印加されると、ＭＴＪ１５にトンネリング電
流Ｉ１が流れる。このとき、固定強磁性層１３と可変強
磁性層１１の磁化極性方向が図３（ａ）及び図４（ａ）
のように同一であれば、センシング電流が大きい。その
反面、固定強磁性層１３と可変強磁性層１１の磁化方向
が図３（ｂ）及び図４（ｂ）のように逆であれば、セン
シング電流が小さい。したがって、ＭＲＡＭセルに流れ
るセンシング電流の量の多少を感知して可変強磁性層１
１の磁化方向を感知し、ＭＲＡＭセルに貯蔵された情報
がセンシングされる。
【００２５】一方、図５はワードラインＷＬの電圧に従
い電流の大きさが変化することを示すグラフである。
い電流の大きさが変化することを示すグラフである。
【００２６】ワードライン１０に一定のトリガー電圧が
印加された状態で、ＭＴＪ１５に流れる電流が大きけれ
ばロジック“１”のデータが書き込まれたものであり、
電流が小さければロジック“０”のデータが書き込まれ
たものである。したがって、ＭＴＪ１５に流れる電流Ｉ
１の量に従ってＭＴＪ１５の磁化方向が決められ、ＭＲ
ＡＭセルにデータを書き込む。さらに、センシングされ
る電流の量に従い、ビットラインに貯蔵しようとするデ
ータを伝達できることになる。
印加された状態で、ＭＴＪ１５に流れる電流が大きけれ
ばロジック“１”のデータが書き込まれたものであり、
電流が小さければロジック“０”のデータが書き込まれ
たものである。したがって、ＭＴＪ１５に流れる電流Ｉ
１の量に従ってＭＴＪ１５の磁化方向が決められ、ＭＲ
ＡＭセルにデータを書き込む。さらに、センシングされ
る電流の量に従い、ビットラインに貯蔵しようとするデ
ータを伝達できることになる。
【００２７】したがって、本発明はワードライン１０と
Ｐ−Ｎダイオードとの間にＭＴＪ１５を構成し、ＭＴＪ
１５に流れる電流を制御して２つ以上のデータをＭＲＡ
Ｍセルに読出し及び書込みする磁気抵抗ラムを構成す
る。
Ｐ−Ｎダイオードとの間にＭＴＪ１５を構成し、ＭＴＪ
１５に流れる電流を制御して２つ以上のデータをＭＲＡ
Ｍセルに読出し及び書込みする磁気抵抗ラムを構成す
る。
【００２８】このような構造を有する本発明に係るＭＲ
ＡＭセルは、図６のようなシンボルで表わすことができ
る。以下では、ＭＲＡＭセルを図６のようなシンボルに
代替して表わす。
ＡＭセルは、図６のようなシンボルで表わすことができ
る。以下では、ＭＲＡＭセルを図６のようなシンボルに
代替して表わす。
【００２９】前述した磁気抵抗ラムのＭＲＡＭセルアレ
イに関する構造を説明する。先ず、図７は本発明の、第
１の実施の形態に係る磁気抵抗ラムのセルアレイを示す
図である。
イに関する構造を説明する。先ず、図７は本発明の、第
１の実施の形態に係る磁気抵抗ラムのセルアレイを示す
図である。
【００３０】図７に示した磁気抵抗ラムのセルアレイ
は、複数のワードラインＷＬ１＿０〜ＷＬｎ＿０、ＷＬ
１＿１〜ＷＬｎ＿１と複数のビットラインＢＬ１〜ＢＬ
ｎを備えている。さらに、複数のビットラインＢＬ１〜
ＢＬｎに各々連結された複数のセンスアンプＳＡ１〜Ｓ
Ａｎを備えている。そして、複数のセンスアンプＳＡ１
〜ＳＡｎはセンスアンプイネーブル信号ＳＥＮの入力に
従い増幅されたデータ信号ＳＡ＿ＯＵＴを出力する。
は、複数のワードラインＷＬ１＿０〜ＷＬｎ＿０、ＷＬ
１＿１〜ＷＬｎ＿１と複数のビットラインＢＬ１〜ＢＬ
ｎを備えている。さらに、複数のビットラインＢＬ１〜
ＢＬｎに各々連結された複数のセンスアンプＳＡ１〜Ｓ
Ａｎを備えている。そして、複数のセンスアンプＳＡ１
〜ＳＡｎはセンスアンプイネーブル信号ＳＥＮの入力に
従い増幅されたデータ信号ＳＡ＿ＯＵＴを出力する。
【００３１】ここで、ＭＲＡＭセルアレイはｎ個のＭＲ
ＡＭセルがソースとドレインとの間の結合で直列に連結
され、直列に連結されたｎ個のＭＲＡＭセルの一端はビ
ットラインＢＬ（ＢＬ１・・・ＢＬｎのいずれか）に連
結される。そして、直列に連結されたｎ個のＭＲＡＭセ
ルの他の一端はセルプレートＣＰに連結される。このよ
うな構造をＮＡＮＤ型に直列連結されたＭＲＡＭセルグ
ループという。ｎ個のＭＲＡＭセルグループに含まれた
各々のＭＲＡＭセル１１１、１２１、１３１、１４１の
ドレインはビットラインＢＬに連結される。そして、Ｍ
ＲＡＭセル１１ｎ、１２ｎ、１３ｎ、１４ｎのソースは
各々ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を介してセルプ
レートＣＰに連結される。
ＡＭセルがソースとドレインとの間の結合で直列に連結
され、直列に連結されたｎ個のＭＲＡＭセルの一端はビ
ットラインＢＬ（ＢＬ１・・・ＢＬｎのいずれか）に連
結される。そして、直列に連結されたｎ個のＭＲＡＭセ
ルの他の一端はセルプレートＣＰに連結される。このよ
うな構造をＮＡＮＤ型に直列連結されたＭＲＡＭセルグ
ループという。ｎ個のＭＲＡＭセルグループに含まれた
各々のＭＲＡＭセル１１１、１２１、１３１、１４１の
ドレインはビットラインＢＬに連結される。そして、Ｍ
ＲＡＭセル１１ｎ、１２ｎ、１３ｎ、１４ｎのソースは
各々ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を介してセルプ
レートＣＰに連結される。
【００３２】さらに、１つのビットラインＢＬには複数
のＭＲＡＭセルグループが連結される。ＭＲＡＭセルグ
ループをなすＭＲＡＭセル等のゲートには、ワードライ
ンＷＬ（ＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ
＿１のいずれか）が各々連結される。ここで、１つのＭ
ＲＡＭセルグループをなす各々のＭＲＡＭセル１１１・
・・１１ｎと、他のビットラインＢＬに連結されたＭＲ
ＡＭセルグループのＭＲＡＭセル１２１・・・１２ｎ
は、ワードラインＷＬ１＿０・・・ＷＬｎ＿０を共通に
用いる。
のＭＲＡＭセルグループが連結される。ＭＲＡＭセルグ
ループをなすＭＲＡＭセル等のゲートには、ワードライ
ンＷＬ（ＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ
＿１のいずれか）が各々連結される。ここで、１つのＭ
ＲＡＭセルグループをなす各々のＭＲＡＭセル１１１・
・・１１ｎと、他のビットラインＢＬに連結されたＭＲ
ＡＭセルグループのＭＲＡＭセル１２１・・・１２ｎ
は、ワードラインＷＬ１＿０・・・ＷＬｎ＿０を共通に
用いる。
【００３３】さらに、ＭＲＡＭセルグループに含まれた
各々のＭＲＡＭセル１３１・・・１３ｎと他のビットラ
インＢＬに連結されたＭＲＡＭセルグループの各々のＭ
ＲＡＭセル１４１・・・１４ｎもワードラインＷＬ＿１
・・・ＷＬｎ＿１を共通に用いる。そして、各々のＭＲ
ＡＭセルグループとセルプレートＣＰとの間にはダイオ
ードＤ１、Ｄ２、Ｄ３、Ｄ４が各々連結される。
各々のＭＲＡＭセル１３１・・・１３ｎと他のビットラ
インＢＬに連結されたＭＲＡＭセルグループの各々のＭ
ＲＡＭセル１４１・・・１４ｎもワードラインＷＬ＿１
・・・ＷＬｎ＿１を共通に用いる。そして、各々のＭＲ
ＡＭセルグループとセルプレートＣＰとの間にはダイオ
ードＤ１、Ｄ２、Ｄ３、Ｄ４が各々連結される。
【００３４】一方、本発明に係る第２の実施の形態は図
８のような構成を有することができる。
８のような構成を有することができる。
【００３５】図８に示したＭＲＡＭセルアレイは、複数
のワードラインＷＬ１・・・ＷＬｎと複数のビットライ
ンＢＬ及びそれに対応する複数のビットラインバーＢＬ
Ｂを備えている。さらに、一対のビットラインＢＬとビ
ットラインバーＢＬＢに共通に連結されるセンスアンプ
ＳＡを備えている。
のワードラインＷＬ１・・・ＷＬｎと複数のビットライ
ンＢＬ及びそれに対応する複数のビットラインバーＢＬ
Ｂを備えている。さらに、一対のビットラインＢＬとビ
ットラインバーＢＬＢに共通に連結されるセンスアンプ
ＳＡを備えている。
【００３６】ＭＲＡＭセル２１１・・・２１ｎ、２２１
・・・２２ｎは、各々ソースとドレインがＮＡＮＤ型に
直列連結される。スイッチングトランジスタＮ１の一端
はビットラインに連結され、スイッチングトランジスタ
Ｎ２の一端はビットラインバーＢＬＢに各々連結され
る。そして、スイッチングトランジスタＮ１の他の一端
とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結
されたＭＲＡＭセル２１１・・・２１ｎが連結される。
ＭＲＡＭセル２１ｎのソースとセルプレートＣＰとの間
にはダイオードＤ５が構成される。さらに、スイッチン
グトランジスタＮ２の他の一端とセルプレートＣＰとの
間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル２２
１・・・２２ｎが連結される。ＭＲＡＭセル２２ｎのソ
ースとセルプレートＣＰとの間にはダイオードＤ６が構
成される。
・・・２２ｎは、各々ソースとドレインがＮＡＮＤ型に
直列連結される。スイッチングトランジスタＮ１の一端
はビットラインに連結され、スイッチングトランジスタ
Ｎ２の一端はビットラインバーＢＬＢに各々連結され
る。そして、スイッチングトランジスタＮ１の他の一端
とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結
されたＭＲＡＭセル２１１・・・２１ｎが連結される。
ＭＲＡＭセル２１ｎのソースとセルプレートＣＰとの間
にはダイオードＤ５が構成される。さらに、スイッチン
グトランジスタＮ２の他の一端とセルプレートＣＰとの
間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル２２
１・・・２２ｎが連結される。ＭＲＡＭセル２２ｎのソ
ースとセルプレートＣＰとの間にはダイオードＤ６が構
成される。
【００３７】なお、スイッチングトランジスタＮ１のゲ
ートにはスイッチング制御信号ＣＳＷ１が印加され、ス
イッチングトランジスタＮ２のゲートにはスイッチング
制御信号ＣＳＷ２が印加される。同一のビットラインＢ
ＬとビットラインバーＢＬＢに構成されるＭＲＡＭセル
等のゲートにはワードラインＷＬ１・・・ＷＬｎが共通
に連結される。
ートにはスイッチング制御信号ＣＳＷ１が印加され、ス
イッチングトランジスタＮ２のゲートにはスイッチング
制御信号ＣＳＷ２が印加される。同一のビットラインＢ
ＬとビットラインバーＢＬＢに構成されるＭＲＡＭセル
等のゲートにはワードラインＷＬ１・・・ＷＬｎが共通
に連結される。
【００３８】さらに、本発明に係る第３の実施の形態は
図９のような構成を有することができる。
図９のような構成を有することができる。
【００３９】図９に示したＭＲＡＭセルアレイは、複数
のワードラインＷＬ１・・・ＷＬｎと、複数のビットラ
インＢＬ及びそれに対応する複数のビットラインバーＢ
ＬＢを備えている。さらに、一対のビットラインＢＬと
ビットラインバーＢＬＢに共通に連結されるセンスアン
プＳＡを備えている。
のワードラインＷＬ１・・・ＷＬｎと、複数のビットラ
インＢＬ及びそれに対応する複数のビットラインバーＢ
ＬＢを備えている。さらに、一対のビットラインＢＬと
ビットラインバーＢＬＢに共通に連結されるセンスアン
プＳＡを備えている。
【００４０】ＭＲＡＭセル３１１・・・３１ｎ、３２１
・・・３２ｎは、各々ソースとドレインとの間の結合で
ＮＡＮＤ型に直列連結される。スイッチングトランジス
タＮ３の一端はビットラインＢＬに連結され、スイッチ
ングトランジスタＮ４の一端はビットラインバーＢＬＢ
に各々連結される。そして、スイッチングトランジスタ
Ｎ３の他の一端とセルプレートＣＰとの間には、ＮＡＮ
Ｄ型に直列連結されたＭＲＡＭセル３１１・・・３１ｎ
が連結される。ＭＲＡＭセル３１ｎのソースとセルプレ
ートＣＰとの間にはダイオードＤ７が構成される。
・・・３２ｎは、各々ソースとドレインとの間の結合で
ＮＡＮＤ型に直列連結される。スイッチングトランジス
タＮ３の一端はビットラインＢＬに連結され、スイッチ
ングトランジスタＮ４の一端はビットラインバーＢＬＢ
に各々連結される。そして、スイッチングトランジスタ
Ｎ３の他の一端とセルプレートＣＰとの間には、ＮＡＮ
Ｄ型に直列連結されたＭＲＡＭセル３１１・・・３１ｎ
が連結される。ＭＲＡＭセル３１ｎのソースとセルプレ
ートＣＰとの間にはダイオードＤ７が構成される。
【００４１】さらに、スイッチングトランジスタＮ４の
他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に
直列連結されたＭＲＡＭセル３２１・・・３２ｎが連結
される。ＭＲＡＭセル３２ｎのソースとセルプレートＣ
Ｐとの間にはダイオードＤ８が構成される。そして、ス
イッチングトランジスタＮ３、Ｎ４のゲートにはスイッ
チング制御信号ＣＳＷ３が共通に印加される。同一のビ
ットラインＢＬとＢＬＢに構成されるＭＲＡＭセル等の
ゲートにはワードラインＷＬ１・・・ＷＬｎが共通に連
結される。
他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に
直列連結されたＭＲＡＭセル３２１・・・３２ｎが連結
される。ＭＲＡＭセル３２ｎのソースとセルプレートＣ
Ｐとの間にはダイオードＤ８が構成される。そして、ス
イッチングトランジスタＮ３、Ｎ４のゲートにはスイッ
チング制御信号ＣＳＷ３が共通に印加される。同一のビ
ットラインＢＬとＢＬＢに構成されるＭＲＡＭセル等の
ゲートにはワードラインＷＬ１・・・ＷＬｎが共通に連
結される。
【００４２】さらに、本発明に係る第４の実施の形態は
図１０のような構成を有することができる。
図１０のような構成を有することができる。
【００４３】図１０に示したＭＲＡＭセルアレイは複数
のワードラインＷＬ１・・・ＷＬｎと、複数のビットラ
インＢＬ１・・・ＢＬｎを備えている。さらに、ビット
ラインＢＬ１・・・ＢＬｎに各々連結される複数のセン
スアンプＳＡ１・・・ＳＡｎを備えている。
のワードラインＷＬ１・・・ＷＬｎと、複数のビットラ
インＢＬ１・・・ＢＬｎを備えている。さらに、ビット
ラインＢＬ１・・・ＢＬｎに各々連結される複数のセン
スアンプＳＡ１・・・ＳＡｎを備えている。
【００４４】ＭＲＡＭセル４１１・・・４１ｎ、４２１
・・・４２ｎは、各々ソースとドレインとの間の結合で
ＮＡＮＤ型に直列連結される。スイッチングトランジス
タＮ５の一端がビットラインＢＬ１に連結され、スイッ
チングトランジスタＮ６の一端がＢＬｎに各々連結され
る。そして、スイッチングトランジスタＮ５の他の一端
とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結
されたＭＲＡＭセル４１１・・・４１ｎが連結される。
ＭＲＡＭセル４１ｎのソースとセルプレートＣＰとの間
にはダイオードＤ９が構成される。さらに、スイッチン
グトランジスタＮ６の他の一端とセルプレートＣＰとの
間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル４２
１・・・４２ｎが連結されるように構成される。ＭＲＡ
Ｍセル４２ｎのソースとセルプレートＣＰとの間にはダ
イオードＤ１０が構成される。
・・・４２ｎは、各々ソースとドレインとの間の結合で
ＮＡＮＤ型に直列連結される。スイッチングトランジス
タＮ５の一端がビットラインＢＬ１に連結され、スイッ
チングトランジスタＮ６の一端がＢＬｎに各々連結され
る。そして、スイッチングトランジスタＮ５の他の一端
とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結
されたＭＲＡＭセル４１１・・・４１ｎが連結される。
ＭＲＡＭセル４１ｎのソースとセルプレートＣＰとの間
にはダイオードＤ９が構成される。さらに、スイッチン
グトランジスタＮ６の他の一端とセルプレートＣＰとの
間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル４２
１・・・４２ｎが連結されるように構成される。ＭＲＡ
Ｍセル４２ｎのソースとセルプレートＣＰとの間にはダ
イオードＤ１０が構成される。
【００４５】なお、スイッチングトランジスタＮ５、Ｎ
６のゲートにはスイッチング制御信号ＣＳＷ４が共通に
印加され、各々のビットラインＢＬ１・・・ＢＬｎに構
成されるＭＲＡＭセル等のゲートにはワードラインＷＬ
１・・・ＷＬｎが共通に連結される。
６のゲートにはスイッチング制御信号ＣＳＷ４が共通に
印加され、各々のビットラインＢＬ１・・・ＢＬｎに構
成されるＭＲＡＭセル等のゲートにはワードラインＷＬ
１・・・ＷＬｎが共通に連結される。
【００４６】前述のような構成を有する本発明に係る実
施の形態等は、図１１及び図１２に示されているよう
に、読出し及び書込み動作を行う。ここで、読出し及び
書込み動作は第１の実施の形態の動作に基づき説明す
る。さらに、第２の実施の形態〜第４の実施の形態にお
いて動作に必要なスイッチング制御信号ＣＳＷに印加さ
れる信号はビットラインの選択につながり出力されるも
のであり、当業者であれば容易に実施することができる
水準のものであるので具体的な説明は省略する。
施の形態等は、図１１及び図１２に示されているよう
に、読出し及び書込み動作を行う。ここで、読出し及び
書込み動作は第１の実施の形態の動作に基づき説明す
る。さらに、第２の実施の形態〜第４の実施の形態にお
いて動作に必要なスイッチング制御信号ＣＳＷに印加さ
れる信号はビットラインの選択につながり出力されるも
のであり、当業者であれば容易に実施することができる
水準のものであるので具体的な説明は省略する。
【００４７】読出しモードでは、図１１に示されている
ように、初期区間ｔ０、メモリセル選択区間ｔ１、セン
スアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に
区分される。
ように、初期区間ｔ０、メモリセル選択区間ｔ１、セン
スアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に
区分される。
【００４８】先ず、初期区間ｔ０でビットライン等とワ
ードライン等にはデータを読出し又は書込みしないロー
レベルの電圧が維持され、センスアンプはディスエーブ
ル状態である。
ードライン等にはデータを読出し又は書込みしないロー
レベルの電圧が維持され、センスアンプはディスエーブ
ル状態である。
【００４９】その後、メモリセル選択区間ｔ１でＭＲＡ
Ｍセルに貯蔵されたデータを読み出すため、データが貯
蔵されたアドレスに該当するＭＲＡＭセルに連結された
ワードラインＷＬとビットラインＢＬが選択される。メ
モリセル選択区間ｔ１で選択されたワードラインには一
定のトリガー電圧が印加され、選択されていないワード
ラインにはグラウンド電圧が印加される。そして、選択
されたビットラインにはセルプレートＣＰを介して一定
のレベルのセンシング電圧が印加される。
Ｍセルに貯蔵されたデータを読み出すため、データが貯
蔵されたアドレスに該当するＭＲＡＭセルに連結された
ワードラインＷＬとビットラインＢＬが選択される。メ
モリセル選択区間ｔ１で選択されたワードラインには一
定のトリガー電圧が印加され、選択されていないワード
ラインにはグラウンド電圧が印加される。そして、選択
されたビットラインにはセルプレートＣＰを介して一定
のレベルのセンシング電圧が印加される。
【００５０】このとき、ビットラインＢＬに連結された
センスアンプＳＡに選択されたメモリセルに該当するＭ
ＲＡＭセルのデータが出力される。すなわち、図３
（ａ）及び図３（ｂ）で説明されているように、ワード
ラインＷＬを介して一定のトリガー電圧が印加され、Ｍ
ＴＪ１５の磁化方向に従いセンシング電流の量が決めら
れる。その結果、ロジック“１”がセンシングされた場
合、多量の電流がＭＲＡＭセルの該当ビットラインＢＬ
に出力される。その反面、ロジック“０”がセンシング
された場合、少量の電流がＭＲＡＭセルの該当ビットラ
インＢＬに出力される。
センスアンプＳＡに選択されたメモリセルに該当するＭ
ＲＡＭセルのデータが出力される。すなわち、図３
（ａ）及び図３（ｂ）で説明されているように、ワード
ラインＷＬを介して一定のトリガー電圧が印加され、Ｍ
ＴＪ１５の磁化方向に従いセンシング電流の量が決めら
れる。その結果、ロジック“１”がセンシングされた場
合、多量の電流がＭＲＡＭセルの該当ビットラインＢＬ
に出力される。その反面、ロジック“０”がセンシング
された場合、少量の電流がＭＲＡＭセルの該当ビットラ
インＢＬに出力される。
【００５１】このように該当ＭＲＡＭセルに貯蔵された
データに該当する量の電流がビットラインＢＬに出力さ
れ、ビットラインＢＬにセンシングされるに十分な量の
電流が出力されるとセンスアンプイネーブル区間ｔ２に
進入する。センスアンプイネーブル区間ｔ２でセンスア
ンプイネーブル信号ＳＥＮが一定のレベルでセンスアン
プＳＡに印加されると、センスアンプＳＡはビットライ
ンＢＬに印加された信号をセンシングし、センシングさ
れたデータＳＡ＿ＯＵＴを読出しデータで出力する。結
局、ビットラインＢＬに供給される電流の量が多ければ
センスアンプＳＡはロジック“１”でデータをセンシン
グし、ビットラインＢＬに供給される電流の量が少なけ
ればセンスアンプＳＡはロジック“０”でデータをセン
シングする。
データに該当する量の電流がビットラインＢＬに出力さ
れ、ビットラインＢＬにセンシングされるに十分な量の
電流が出力されるとセンスアンプイネーブル区間ｔ２に
進入する。センスアンプイネーブル区間ｔ２でセンスア
ンプイネーブル信号ＳＥＮが一定のレベルでセンスアン
プＳＡに印加されると、センスアンプＳＡはビットライ
ンＢＬに印加された信号をセンシングし、センシングさ
れたデータＳＡ＿ＯＵＴを読出しデータで出力する。結
局、ビットラインＢＬに供給される電流の量が多ければ
センスアンプＳＡはロジック“１”でデータをセンシン
グし、ビットラインＢＬに供給される電流の量が少なけ
ればセンスアンプＳＡはロジック“０”でデータをセン
シングする。
【００５２】次いで、設定された出力時間が経過すると
終了区間ｔ３に進入する。終了区間ｔ３でワードライン
ＷＬとビットラインＢＬを選択するための信号と、セン
スアンプをイネーブルするための信号ＳＥＮが初期区間
ｔ０状態に戻る。よって、ＭＲＡＭセルに貯蔵されたデ
ータに対応する電流が該当ビットラインＢＬに出力され
ることが中止され、センシングされたデータＳＡ＿ＯＵ
Ｔの出力も中止される。
終了区間ｔ３に進入する。終了区間ｔ３でワードライン
ＷＬとビットラインＢＬを選択するための信号と、セン
スアンプをイネーブルするための信号ＳＥＮが初期区間
ｔ０状態に戻る。よって、ＭＲＡＭセルに貯蔵されたデ
ータに対応する電流が該当ビットラインＢＬに出力され
ることが中止され、センシングされたデータＳＡ＿ＯＵ
Ｔの出力も中止される。
【００５３】ここで、第２及び第３の実施の形態に構成
されるビットラインバーＢＬＢに連結されるＭＲＡＭセ
ルには、ビットラインＢＬに貯蔵されるデータと逆のデ
ータが貯蔵される。そして、ビットラインバーＢＬＢに
はビットラインＢＬに貯蔵されたロジックデータと逆の
値の電流が出力され、該当センスアンプＳＡはビットラ
インバーＢＬＢで出力される電流を基準にデータをセン
シングする。
されるビットラインバーＢＬＢに連結されるＭＲＡＭセ
ルには、ビットラインＢＬに貯蔵されるデータと逆のデ
ータが貯蔵される。そして、ビットラインバーＢＬＢに
はビットラインＢＬに貯蔵されたロジックデータと逆の
値の電流が出力され、該当センスアンプＳＡはビットラ
インバーＢＬＢで出力される電流を基準にデータをセン
シングする。
【００５４】一方、図１２を参照しながらＭＲＡＭセル
アレイの書込みモードでの動作を説明する。
アレイの書込みモードでの動作を説明する。
【００５５】先ず、書込みモードは初期区間ｔ０、メモ
リセル選択区間ｔ１及び書込み終了区間ｔ２に区分され
る。
リセル選択区間ｔ１及び書込み終了区間ｔ２に区分され
る。
【００５６】初期区間ｔ０で選択されるワードラインＷ
Ｌと選択されないワードラインＷＬには同様にグラウン
ド電圧が印加される。書込み区間ｔ１に進入すると共に
選択されたワードラインＷＬには、一定の書込み電流を
センシングするため大きい電圧と大きい電流が印加され
る。
Ｌと選択されないワードラインＷＬには同様にグラウン
ド電圧が印加される。書込み区間ｔ１に進入すると共に
選択されたワードラインＷＬには、一定の書込み電流を
センシングするため大きい電圧と大きい電流が印加され
る。
【００５７】書込み区間ｔ１で選択されたワードライン
にはトリガー電圧が印加され、セルプレートＣＰとビッ
トラインＢＬには一定の電流を生成するため少ない電圧
が印加される。したがって、ＭＴＪ１５に流れる電流Ｉ
１の量に従いＭＴＪ１５の可変強磁性層１１の磁化方向
が決められる。それに従い、ＭＲＡＭセルにはロジック
“０”又はロジック“１”のデータが貯蔵される。一
方、セルプレートＣＰとビットラインＢＬとの間の電流
の量を調節することにより、ＭＲＡＭに形成される可変
強磁性層１１の磁化方向が少しずつ異なるよう調整され
ることにより２つ以上のデータの貯蔵が可能である。
にはトリガー電圧が印加され、セルプレートＣＰとビッ
トラインＢＬには一定の電流を生成するため少ない電圧
が印加される。したがって、ＭＴＪ１５に流れる電流Ｉ
１の量に従いＭＴＪ１５の可変強磁性層１１の磁化方向
が決められる。それに従い、ＭＲＡＭセルにはロジック
“０”又はロジック“１”のデータが貯蔵される。一
方、セルプレートＣＰとビットラインＢＬとの間の電流
の量を調節することにより、ＭＲＡＭに形成される可変
強磁性層１１の磁化方向が少しずつ異なるよう調整され
ることにより２つ以上のデータの貯蔵が可能である。
【００５８】したがって、ＭＲＡＭセルにデータを貯蔵
するための時間が書込み区間ｔ１に保障され、その後書
込み終了区間ｔ２でワードラインにはグラウンド電圧が
印加される。ここで、第２及び第３の実施の形態に構成
されるビットラインバーＢＬＢに連結されるＭＲＡＭセ
ルには、ビットラインＢＬに貯蔵されるデータと逆のデ
ータが貯蔵される。
するための時間が書込み区間ｔ１に保障され、その後書
込み終了区間ｔ２でワードラインにはグラウンド電圧が
印加される。ここで、第２及び第３の実施の形態に構成
されるビットラインバーＢＬＢに連結されるＭＲＡＭセ
ルには、ビットラインＢＬに貯蔵されるデータと逆のデ
ータが貯蔵される。
【００５９】
【発明の効果】前述のように、本発明はＭＲＡＭセルを
簡単な構造に構成することができるので、そのセルアレ
イとＭＲＡＭの構造が改善されるに伴いそのための工程
を改善することができる。
簡単な構造に構成することができるので、そのセルアレ
イとＭＲＡＭの構造が改善されるに伴いそのための工程
を改善することができる。
【００６０】なお、本発明により改善された構造はＭＲ
ＡＭのセルサイズを縮小してセンシングマージンを改善
するという効果が得られる。
ＡＭのセルサイズを縮小してセンシングマージンを改善
するという効果が得られる。
【図１】従来のＭＲＡＭセルアレイを示す図である。
【図２】（ａ）及び（ｂ）は、一般的なＭＴＪの構成図
である。
である。
【図３】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセ
ルの構造を示す断面図である。
ルの構造を示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセ
ルの他の実施の形態を示す図である。
ルの他の実施の形態を示す図である。
【図５】本発明に係るＭＲＡＭセルの電圧対電流特性を
示すグラフである。
示すグラフである。
【図６】本発明に係るＭＲＡＭセルのシンボル例示図で
ある。
ある。
【図７】本発明に係るＭＲＡＭセルアレイの第１の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図８】本発明に係るＭＲＡＭセルアレイの第２の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図９】本発明に係るＭＲＡＭセルアレイの第３の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図１０】本発明に係るＭＲＡＭセルアレイの第４の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図１１】本発明に係るＭＲＡＭセルアレイの読出し時
の動作タイミング図である。
の動作タイミング図である。
【図１２】本発明に係るＭＲＡＭセルアレイの書込み時
の動作タイミング図である。
の動作タイミング図である。
２、１１ 可変強磁性層
３、１２ トンネル接合層
４、１３ 固定強磁性層
１０ ワードライン
１５ ＭＴＪ
２０ バリヤー導電層
３１ 半導体基板
３２ Ｎ＋領域（図３（ａ）、（ｂ））、または、酸化
膜（図４（ａ）、（ｂ）） ３３ Ｐ型の不純物領域（図３（ａ）、（ｂ））、また
は、Ｎ型のポリシリコン（図４（ａ）、（ｂ）） ３４ Ｐ型の不純物領域（図４（ａ）、（ｂ））
膜（図４（ａ）、（ｂ）） ３３ Ｐ型の不純物領域（図３（ａ）、（ｂ））、また
は、Ｎ型のポリシリコン（図４（ａ）、（ｂ）） ３４ Ｐ型の不純物領域（図４（ａ）、（ｂ））
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金 廷 桓
大韓民国ソウル市東大門区踏十里５洞サム
ヒアパート５−903
(72)発明者 桂 勲 佑
大韓民国京畿道利川市夫鉢邑鷹岩里97梨花
アパート101−1102
(72)発明者 金 徳 柱
大韓民国濟州道濟州市梨湖２洞1048
(72)発明者 朴 濟 勲
大韓民国京畿道城南市盆唐区金谷洞181チ
ョンソルハンラアパート307−1403
Ｆターム(参考） 5F083 FZ10 GA09 HA02 KA05 LA03
LA12
Claims (15)
- 【請求項１】 半導体基板にドーピングされたＮ＋領
域、 前記Ｎ＋領域のライン上にドーピングされたＰ型の不純
物領域でなるＰ−Ｎダイオード、 前記Ｐ型の不純物領域の上に積層されたバリヤー導電
層、及び前記バリヤー導電層とワードラインとの間に備
えられたＭＴＪ、で構成されるＭＲＡＭセルを備え、 前記ワードラインに印加される電圧の大きさに従って前
記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデ
ータを書き込む／読み出すことを特徴とする磁気抵抗ラ
ム。 - 【請求項２】 半導体基板上に蒸着された酸化膜、 前記酸化膜上に積層されたＮ型のポリシリコンと、前記
Ｎ型のポリシリコンのライン上にドーピングされたＰ型
の不純物領域でなるＰ−Ｎダイオード、 前記Ｐ型の不純物領域の上に積層されたバリヤー導電
層、及び前記バリヤー導電層とワードラインとの間に備
えられたＭＴＪで構成されるＭＲＡＭセルを備え、 前記ワードラインに印加される電圧の大きさに従って前
記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデ
ータを書き込む／読み出すことを特徴とする磁気抵抗ラ
ム。 - 【請求項３】 多数のワードライン、多数のビットライ
ン及び多数のＭＲＡＭセルグループで構成された磁気抵
抗ラムにおいて、 前記ＭＲＡＭセルグループは、１つのビットラインの一
側に全て位置すると共にゲートが各々互いに異なるワー
ドラインに連結されている複数のＭＲＡＭセルで構成さ
れるが、 前記複数のＭＲＡＭセルは各々のドレインとソースがＮ
ＡＮＤ型になるよう直列連結され、前記ＭＲＡＭセルグ
ループの一端は前記１つのビットラインに連結され、残
りの端はダイオードを経てセルプレートに連結されてい
ることを特徴とする磁気抵抗ラム。 - 【請求項４】 前記１つのビットラインは、少なくとも
１つ以上のＭＲＡＭセルグループと連結されていること
を特徴とする請求項３に記載の磁気抵抗ラム。 - 【請求項５】 １つのスイッチング制御信号に従い、前
記ＭＲＡＭセルグループを複数のビットラインに選択的
に連結させるスイッチング手段をさらに備えていること
を特徴とする請求項３に記載の磁気抵抗ラム。 - 【請求項６】 前記スイッチング手段は、 第１のビットラインと第１のＭＲＡＭセルグループとの
間に連結され、ゲートを介して前記スイッチング制御信
号が印加される第１のスイッチング素子、及び第２のビ
ットラインと第２のＭＲＡＭセルグループとの間に連結
され、ゲートを介して前記スイッチング制御信号が印加
される第２のスイッチング素子、で構成されていること
を特徴とする請求項５に記載の磁気抵抗ラム。 - 【請求項７】 １つのスイッチング制御信号に従い、前
記ＭＲＡＭセルグループを前記ビットラインとビットラ
インバーに選択的に連結させるスイッチング手段をさら
に備えていることを特徴とする請求項３に記載の磁気抵
抗ラム。 - 【請求項８】 前記スイッチング手段は、 ビットラインと第３のＭＲＡＭセルグループとの間に連
結され、ゲートを介して前記スイッチング制御信号が印
加される第３のスイッチング素子、及びビットラインバ
ーと第４のＭＲＡＭセルグループとの間に連結され、ゲ
ートを介して前記スイッチング制御信号が印加される第
４のスイッチング素子で構成されていることを特徴とす
る請求項７に記載の磁気抵抗ラム。 - 【請求項９】 前記ビットラインとビットラインバー
は、１つのセンスアンプを共有することを特徴とする請
求項７に記載の磁気抵抗ラム。 - 【請求項１０】 第１のスイッチング制御信号により、
第５のＭＲＡＭセルグループを前記ビットラインに選択
的に連結させる第１のスイッチング手段、及び第２のス
イッチング制御信号により、第６のＲＡＭセルグループ
をビットラインバーに選択的に連結させる第２のスイッ
チング手段をさらに備えていることを特徴とする請求項
３に記載の磁気抵抗ラム。 - 【請求項１１】 前記第１のスイッチング手段は、 前記ビットラインと第５のＭＲＡＭセルグループとの間
に連結され、ゲートを介して前記第１のスイッチング制
御信号が印加される第５のスイッチング素子で構成され
ていることを特徴とする請求項１０に記載の磁気抵抗ラ
ム。 - 【請求項１２】 前記第２のスイッチング手段は、 前記ビットラインバーと第６のＭＲＡＭセルグループと
の間に連結され、ゲートを介して前記第２のスイッチン
グ制御信号が印加される第６のスイッチング素子で構成
されていることを特徴とする請求項１０に記載の磁気抵
抗ラム。 - 【請求項１３】 前記ビットラインとビットラインバー
は、１つのセンスアンプを共有することを特徴とする請
求項１０に記載の磁気抵抗ラム。 - 【請求項１４】 前記ＭＲＡＭセルは、 半導体基板にドーピングされたＮ＋領域と、前記Ｎ＋領
域のライン上にドーピングされたＰ型の不純物領域でな
るＰ−Ｎダイオード、 前記Ｐ型の不純物領域の上に積層されたバリヤー導電
層、及び前記バリヤー導電層とワードラインとの間に備
えられたＭＴＪを備え、 前記ワードラインに印加される電圧の大きさに従い前記
ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデー
タを書き込む／読み出すことを特徴とする請求項３に記
載の磁気抵抗ラム。 - 【請求項１５】 前記ＭＲＡＭセルは、 半導体基板上に蒸着された酸化膜、 前記酸化膜上に積層されたＮ型のポリシリコンと、 前記Ｎ型ポリシリコンのライン上にドーピングされたＰ
型の不純物領域でなるＰ−Ｎダイオード、 前記Ｐ型の不純物領域の上に積層されたバリヤー導電
層、及び前記バリヤー導電層とワードラインとの間に備
えられたＭＴＪを備え、 前記ワードラインに印加される電圧の大きさに従って前
記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデ
ータを書き込む／読み出すことを特徴とする請求項３に
記載の磁気抵抗ラム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-077170 | 2001-12-07 | ||
| KR10-2001-0077169A KR100513368B1 (ko) | 2001-12-07 | 2001-12-07 | 자기저항 램 |
| KR2001-077169 | 2001-12-07 | ||
| KR10-2001-0077170A KR100513369B1 (ko) | 2001-12-07 | 2001-12-07 | 자기저항 램 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008193058A Division JP2008300863A (ja) | 2001-12-07 | 2008-07-28 | 磁気抵抗ラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204046A true JP2003204046A (ja) | 2003-07-18 |
Family
ID=26639501
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352526A Pending JP2003204046A (ja) | 2001-12-07 | 2002-12-04 | 磁気抵抗ラム |
| JP2008193058A Pending JP2008300863A (ja) | 2001-12-07 | 2008-07-28 | 磁気抵抗ラム |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008193058A Pending JP2008300863A (ja) | 2001-12-07 | 2008-07-28 | 磁気抵抗ラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6868003B2 (ja) |
| JP (2) | JP2003204046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152258A (ja) * | 2007-12-19 | 2009-07-09 | Hitachi Ltd | 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置 |
| JP2012028798A (ja) * | 2011-09-14 | 2012-02-09 | Sony Corp | メモリ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054118B2 (en) * | 2002-03-28 | 2006-05-30 | Nve Corporation | Superparamagnetic field sensing devices |
| JP4399211B2 (ja) * | 2002-12-21 | 2010-01-13 | 株式会社ハイニックスセミコンダクター | バイオセンサー |
| US6947333B2 (en) * | 2003-10-30 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | Memory device |
| US20100128519A1 (en) * | 2008-11-25 | 2010-05-27 | Seagate Technology Llc | Non volatile memory having increased sensing margin |
| CN105470385A (zh) * | 2015-10-30 | 2016-04-06 | 上海磁宇信息科技有限公司 | 交叉矩阵列式磁性随机存储器制造工艺 |
| JP6178451B1 (ja) * | 2016-03-16 | 2017-08-09 | 株式会社東芝 | メモリセルおよび磁気メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| JP3839958B2 (ja) * | 1998-06-01 | 2006-11-01 | 株式会社東芝 | 磁気記憶装置 |
-
2002
- 2002-10-23 US US10/277,735 patent/US6868003B2/en not_active Expired - Lifetime
- 2002-12-04 JP JP2002352526A patent/JP2003204046A/ja active Pending
-
2008
- 2008-07-28 JP JP2008193058A patent/JP2008300863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152258A (ja) * | 2007-12-19 | 2009-07-09 | Hitachi Ltd | 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置 |
| JP2012028798A (ja) * | 2011-09-14 | 2012-02-09 | Sony Corp | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008300863A (ja) | 2008-12-11 |
| US6868003B2 (en) | 2005-03-15 |
| US20030107914A1 (en) | 2003-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080424 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080728 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090721 |