JP3839958B2 - 磁気記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、読み出し時の出力信号が大きく高集積化が容易な磁気記憶装置（Ｍａｇｎｅｔｉｃ ＲＡＭ）に関する。
【０００２】
【従来の技術】
磁性薄膜の磁化状態をディジタルビットの情報格納として用い、その抵抗変化を記憶情報読み出しに用いた磁気記憶メモリセルが、例えば特願平５−１０１６４１号に開示されている。ところが、従来のメモリセルの構成では、２枚の磁性体薄膜で金属薄膜を挟んでいるために、磁性体の抵抗の面抵抗が、例えば、１００Ω／ｓｈｅｅｔ以下と小さく、磁性体薄膜の抵抗変化量に対応した出力電圧振幅も数十ｍＶ以下と小さかった。そのため、従来の半導体を用いたセンスアンプでは、十分な信号を得られず、高速に読み出し動作できない欠点があった。
【０００３】
そこで、絶縁膜を２枚の磁性体薄膜で挟んだメモリセルを用いることによって、磁性体薄膜間の抵抗を大きくし、出力信号電圧をより大きくする構造（以後tunneling magnetic resistance；以後ＴＭＲと記）が提案され、マトリクスアレ イ状に形成することによってメモリセルアレイを形成することが報告されている（王 智剛・中村慶久、“ＧＭＲ人工格子メモリーの記憶メカニズム”、日本応用磁気学会誌２０，３６９−３７２（１９９６））。このＴＭＲの物理的機構については、例えば、Mark Johnson and John Clarke Spin-polarized scanning tunneling microscope: Concept, design, and preliminary results from a prototype operated in air J. Appl. Phys. 67(10),6141(1990) にも記載されている。
【０００４】
図３０は、従来のＴＭＲメモリセルの構成を示す模式図である。１１はデータ選択線、３０１，３０３はそれぞれ２０Ｏｅ以上のほぼ同じ保磁力を有し強磁性体膜からなる第１及び第２の磁性体膜、３０２は非磁性絶縁膜、１４はデータ転送線である。第１の磁性体膜３０１，非磁性絶縁膜３０２及び第２の磁性体膜３０３は積層構造で磁気状態によって抵抗変化を生ずるメモリセル１３を形成している。
【０００５】
磁性体膜３０１，３０３の磁化容易方向が選択データ選択線１１sel と平行に形成されており、磁性体膜３０１，３０３の磁化の向きをそれぞれの膜で全体として前記磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、つまり、“０”及び“１”の状態に対応する１ビットの論理情報を記憶する。ここで、第１の磁性体膜３０１の磁化の向きは、記憶保持状態において、第２の磁性体膜３０３の磁化の向きとほぼ平行または反平行となるように形成されている。さらに、第１の磁性体膜３０１と第２の磁性体膜３０３の磁化の向きが平行の場合は、反平行な場合に比較して、第１の磁性体膜３０１と第２の磁性体膜３０３とのスピンまで考慮した状態密度（density of states ）がより一致するため、より第１の磁性体膜３０１と第２の磁性体膜３０３との間のトンネル電流が大きくなる。よって、磁化の向きが平行な場合、反平行な場合に比較して、選択データ選択線１１sel とデータ転送線１４との抵抗が高くなり、磁化の状態を抵抗値変化で読み出すことができる。
【０００６】
また、図３１に、メモリセルマトリクスを形成した回路図を模式的に表す。２本のデータ転送線１４（１４sel ，１４unsel ）と４本のデータ選択線１１（１１sel ，１１unsel ）の交点にそれぞれメモリセル１３（１３sel ，１３unsel ）が形成されている。選択データ選択線１１sel に接続されたメモリセル１３sel に選択的にデータを書き込み及び読み出しを行う。一方、非選択データ選択線１１unsel に接続されたメモリセル１３unsel には、誤書き込みや誤読み出し、及びデータ破壊を防ぐよう回路構成及びタイミング調整をする必要がある。データ選択線１１の一方は、いわゆるアドレスデコーダに接続され、選択データ選択線１１sel に電流を排他選択的に供給する。
【０００７】
また、データ転送線１４には、メモリセル１３が並列に接続されている。さらに、データ転送線１４sel ，１４unsel の一端は、それぞれ、差動センスアンプ１６sel ，１６unsel の入力端子１７sel ，１７unsel に接続されている。差動センスアンプ１６sel ，１６unsel には、それぞれ入力端子１７sel ，１７unsel とそれぞれ対となるデータ転送線１８sel ，１８unsel が接続されている。
【０００８】
しかし、本発明者は、上述した構成で選択メモリセル１３sel の読み出し動作を行った場合、データ転送線１４に並列に接続されている非選択メモリセル１３unsel によってメモリセル読み出し信号の電圧振幅が小さくなることを詳細検討の上見いだした。
【０００９】
以下にこのことを説明する。選択メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel 、複数の非選択メモリセル１３unsel の抵抗値の加算平均値をＲunsel 、選択データ選択線１１sel に印加する電圧をＶDD、非選択データ選択線１１unsel に印加する電圧を０Ｖとする。データ転送線１４に並列に接続されているメモリセルの個数をｍ個とし、センスアンプ１６に流れる電流をＩとすると、図３２のような等価回路が成り立つ。電流Ｉとしては、読み出し電位を与えるためのバイアス電流源に流れる電流やセンスアンプの入力端子に流れるオフセット電流を含めることとする。なお、図３２（ａ）は“０”状態のデータを読み出す場合の等価回路図、図３２（ｂ）は“１”状態のデータを読み出す場合の等価回路図である。
【００１０】
選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧Ｖ0 は、以下のようになる。
【００１１】
【数１】
【００１２】
また、メモリセル１３の“１”に対応するデータ転送線１４の電圧Ｖ1 は、以下のようになる。
【００１３】
【数２】
【００１４】
選択メモリセル１３sel の“１”及び“０”を正しく弁別できるためには、Ｖ0 及びＶ1 が非選択メモリセル１３unsel の抵抗Ｒunsel の状態によらず重なる領域ができないことが必要となる。
【００１５】
ここで、メモリセル１３の抵抗の非線型性が小さい場合を考える。この時、Ｖ0 はＲunsel ＝（Ｒsel −ΔＲsel ）となる場合に最小値をとり、Ｖ１はＲunsel ＝Ｒsel となる場合に最大値をとる。この条件の時、Ｖ0 及びＶ1 が最も接近する。そこで、この場合のＶ0 とＶ1 との差、ΔＶが最小出力信号電圧振幅となり、以下のようになる。
【００１６】
【数３】
【００１７】
式（３）より、従来構成では、読み出し電流Ｉ及びΔＲsel が一定の条件では、並列接続されたメモリセル１３の個数ｍが増大すると、ｍに反比例して最小出力信号電圧振幅が小さくなる。従って、信号電圧振幅がアレイノイズなどの雑音程度になると、誤読み出しが生じたり、読み出しが困難になるという問題が生じる。
【００１８】
一般的には、αを１以上の数として、Ｖ0 のＲunsel がα（Ｒsel −ΔＲsel ）、Ｖ1 のＲunsel がαＲsel となる場合に、ΔＶ＝ＩΔＲsel ／（ｍ−１＋α）となり前記の問題が生じる。
【００１９】
なお、メモリ素子がトンネル電流を用いたＴＭＲ素子であって、ＴＭＲ素子の両電極の電圧が低い場合、より実効抵抗が大きくなり、αが大きくなるので、前記問題が同様に生じる。
【００２０】
さらに、本問題は、ＴＭＲメモリセルである場合により顕著となる。なぜなら、ＴＭＲ素子では、その両端の電圧差が小さい時に、両電極のスピンを考慮した状態密度の重なりが大きくなるため、トンネル抵抗値の相対変化率が最大となるためである。
【００２１】
この状態は、例えば、α，βを１以上の数として、Ｖ0 のＲunsel がα（Ｒse l −βΔＲsel ）に、Ｖ1 のＲunsel がαＲsel になる場合を考えれば良い。この場合、Ｖ0 はＲunsel ＝α（Ｒsel −ΔＲsel ）となる場合、Ｖ1 はＲunsel ＝αＲsel となる場合よりも、式（３）から、ΔＶがより小さくなることは明らかであり、より電圧マージンが小さくなる。
【００２２】
また、並列接続されたメモリセルの数ｍが増えるのに従って、非選択メモリセル１３unsel の容量が増加し、データ転送線１４の容量が増大するため、高速で読み出すことができなくなる。また、逆に並列数ｍを減らすと、センスアンプやデータ選択へのスイッチ回路の割合が増大し、高集積化が困難となる問題が生じたり、ビット線抵抗が上昇して電流が流せない問題が生じる。
【００２３】
なお、以上の問題は、差動センスアンプ以外のセンスアンプ、例えば、サンプル／ホールド型センスアンプを用いた場合にも生ずる。このサンプル／ホールド型センスアンプは、メモリセル１３sel の“０”及び“１”の抵抗値の差を時系列で読み出し、それぞれを比較することによってデータの弁別を行うもので、例えばＵＳＰ−４，８２９，４７６で公知の回路である。
【００２４】
さらに、読み出し信号量ΔＶを増やすために、読み出し電流Ｉを増大させると、データ転送線１４の電流上昇によるエレクトロマイグレーションが起こりやすくなり信頼性が低下する。また、データ選択線の発生する熱によって、抵抗変化率が減少または、局所的に変化したり、読み出し回数によって、温度上昇の程度が異なるため、読み出しの履歴に依存した抵抗変化が生じてしまう。そこで、読み出しデータの信号出力が変化したり、近隣のメモリセルの抵抗値が変化する。そこで、高集積化を図ると、アレイノイズが上昇して読み出しが困難になる問題が生ずる。もちろん、読み出し電流Ｉを増加させると、メモリセルの消費電力が大きくなるという問題が生ずる。
【００２５】
【発明が解決しようとする課題】
このように従来のＴＭＲを用いたメモリセルでメモリセルアレイに形成すると、並列数が増大するにしたがって大きな読み出し信号を得つつ高集積化を図るのが困難であるという問題があった。
【００２６】
本発明の目的は、複数のＴＭＲを用いたメモリセルを接続しても、大きな読み出し信号を得られ高速動作可能で、かつ、高密度メモリセルを形成できる磁気記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００２８】
（１） 本発明の一例に係わる磁気記憶装置は、第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成が厚さ方向に変化する膜からなることを特徴とする。
【００２９】
（２） 本発明の一例に係わる磁気記憶装置は、第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成の異なる積層膜から形成されていることを特徴とする。
【００３１】
本願発明の好ましい実施態様を以下に記す。
【００３２】
前記メモリセルの整流性接合にある順方向の電流Ｉを流した場合の抵抗とメモリセルの抵抗の和が、前記メモリセルの整流性接合に逆方向の電流−Ｉを流した場合の抵抗よりも小さい。
【００３３】
前記データ選択線とデータ転送線が直交する。
【００３４】
前記データ選択線に増幅器の入力が接続されている。
【００３５】
前記非磁性絶縁膜の伝導電子のスピン緩和長は、非磁性絶縁膜の膜厚より大きい。
【００３６】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００３７】
本発明の構造を用いれば、並列に接続するメモリセル数を増やしても、並列に接続した選択されていないメモリセルの状態の依存せず、読み出し信号量も大きく確保できる。従って、メモリセルの雑音が大きくても安定した読み出し動作を実現できる。
【００３８】
また、信号電圧振幅が大きいため、サンプル／ホールド型センスアンプを用いなくても、差動センスアンプを用いてメモリセルの読み出しを行うことができ、時系列でデータを読み出す必要がなく、より高速にメモリセルの読み出しを行うことができる。
【００３９】
また、時系列でデータを読み出す必要がないため、サンプル／ホールド間での電源電圧の変動を受けることが少なく、安定なメモリセル動作が実現できる。また、配線やメモリセル素子の絶対寸法ばらつきがあっても、各素子のバラツキの共通オフセット分を差動センスアンプを用いて相殺することができ、安定したメモリセル動作が実現できる。
【００４０】
また、並列に接続するメモリセルの個数を増大させても、読み出し出力を大きく確保でき、より並列にするメモリセルの個数を増大させることができ、センスアンプや周辺回路の面積に対するメモリセルの面積の比率を増大させることができ、メモリセルの占有率を増大させることができる。
【００４１】
本発明のメモリセルの構造を用いれば、データ読み出し時のデータ転送線の電流が小さくても、データ“１”と“０”とで十分な抵抗差を得ることができる。そこで、読み出し時に、データ選択線の電流上昇によるエレクトロマイグレーションが起こりやすくなり信頼性が低下する問題や、データ選択線の発生する熱によって、抵抗変化率が減少または、局所的に変化したり、読み出し回数によって、温度上昇の程度が異なるため、読み出しの履歴に依存した抵抗変化が生ずる問題を減少できる。また、データ選択線の発生する熱によって、読み出しデータの信号出力が変化したり、近隣のメモリセルの抵抗値が変化する問題を減少できる。そこで、高集積化しても、アレイノイズが上昇して読み出しが困難になりにくくなる。
【００４２】
また、非選択メモリセルに流れる電流が減少するので、消費電力を小さくすることができる。
【００４３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００４４】
［第１実施形態］
先ず、本発明の概要について等価回路図を用いて説明する。
図１は、本発明の第１実施形態に係わるＴＭＲメモリセルのメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。
【００４５】
４本のデータ選択線１１（選択データ選択線１１sel ，非選択データ選択線１１unsel ）が、それぞれ整流素子１２及びメモリセル１３（選択メモリセル１３sel ，非選択メモリセル１３unsel ）を介して１本のデータ転送線１４に接続されている。なお、整流素子１２の整流方向は全て同じである。
【００４６】
ここで、選択データ選択線１１sel に接続された選択メモリセル１３sel に対して選択的に、データの書き込み及び読み出しが行われる。一方、非選択データ選択線１１unsel に接続された非選択メモリセル１３unsel には、誤書き込みや誤読み出し、及びデータの破壊を防ぐよう回路構成及びタイミング調整をする必要がある。
【００４７】
ここで、１つのメモリセル１３と、メモリセル１３に接続された１つの整流素子１２とが１組となって１つのメモリセルブロックを形成している。従って、本回路図では、４つのメモリセルブロックがデータ転送線１４に接続されている。
【００４８】
データ転送線１４に４つのメモリセル１３が接続され、１ｘ４のメモリセル構成となっている。図では簡単のために記していないが、データ選択線１１には、並列にメモリセル１３が接続されていることが高密度メモリセルを形成するのに望ましい。もちろん、データ転送線１４及びデータ選択線１１に接続されるメモリセルの数は４つに限らず複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００４９】
またさらに、図示されていないが、データ選択線１１は、いわゆるアドレスコーダに接続され、選択データ選択線１１sel に対して電流を排他選択的に供給する。このアドレスデコーダについては、Ｄｙｎａｍｉｃ ＲＡＭやＳｔａｔｉｃ
ＲＡＭ等で周知の回路を用いればよい。
【００５０】
さらに、データ転送線１４の一方は、ｎ型ＭＩＳＦＥＴからなる第１のトランジスタ１５のゲート電極に接続されている。また、第１のトランジスタ１５のソース電極は、例えば０Ｖの一定電圧の電圧ノードに接続され、そのドレイン電極は、差動センスアンプ１６の入力端子１７に接続されている。
【００５１】
第１のトランジスタ１５は、４つのメモリセルブロックの何れかから読み出され、データ転送線１４に流れる信号電圧を増幅し、差動センスアンプ１６の入力信号余裕を大きく確保するためのものである。
【００５２】
また、差動センスアンプ１６に、入力端子１７とそれぞれ対となるデータ転送線１８が接続されている。
さらに、データ転送線１４には、ｎ型ＭＩＳＦＥＴからなる第２のトランジスタ１９のソース電極に接続されている。また、第２のトランジスタ１９のドレイン電極は、例えば電圧ＶDDとなる電圧ノード２０に接続されている。電圧ＶDDは、選択データ選択線１１sel に加わる電圧の最大値以下で、且つ選択データ選択線１１sel の電圧の最小値以上となっている。第２のトランジスタ１９は、データ転送線１４を通じて選択メモリセル１３sel に読み出し電流を流すためのものである。
【００５３】
次に、本回路の動作を図２のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel の電位ＶWLsel 及び非選択データ選択線１１unsel の電位ＶWLunsel を、後述するデータ転送線１４のプリチャージ電圧、例えばＶDD以上にすることによって、データ転送線１４からデータ選択線１１sel ，１１unsel に流れる電流を遮断し、データ転送線１４を浮遊状態にする。
【００５４】
次いで、トランジスタ１９のゲート電圧Ｖreadを０からＶDDにしてトランジスタ１９をｏｎ状態にし、データ転送線１４と電圧ノード２０とを接続し、データ転送線１４の電位ＶBLをプリチャージ電圧ＶDDに充電する。
【００５５】
そして、選択データ選択線１１sel の電位ＶWLsel を前記プリチャージ電圧よりも低い電位である０Ｖにし、選択メモリセル１３sel に電流を流す。この時、非選択データ選択線１１unsel の電位ＶWLunsel は、プリチャージ電圧以上の電圧に保ったままにする。
【００５６】
選択メモリセル１３sel に電流を流した際、選択メモリセル１３sel のデータ状態が“０”の場合、選択メモリセル１３sel の抵抗は、“１”の状態の選択メモリセル１３sel の抵抗より低いため、データ転送線１４の電位ＶBLは、“１”の状態よりも電圧降下量が大きくなる。
【００５７】
トランジスタ１９のドレイン電極からソース電極に流れる電流をＩとし、メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel とし、非選択メモリセル１３unsel の抵抗値の平均値をＲunsel とし、選択データ選択線１１sel に印加する電圧を０Ｖ、非選択データ選択線１１unsel に印加する電圧をＶDDとする。また、直列に接続された整流素子の順方向の電流を流した場合の抵抗をＲF 、逆方向に電流を流した場合の抵抗をＲB とし、データ転送線１４に並列に接続されているメモリセルの個数をｍ個とする。
【００５８】
ここで、選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧Ｖ3 は、以下のようになる。
【００５９】
【数４】
【００６０】
また、選択メモリセル１３sel の“１”に対応するデータ転送線１４の電圧Ｖ4 は、以下のようになる。
【００６１】
【数５】
【００６２】
選択メモリセル１３sel の“１”及び“０”の状態をそれぞれ正しく弁別するためには、Ｖ3 とＶ4 とが非選択メモリセル１３unsel のデータ転送線１４に並列に接続されている抵抗Ｒunsel によらず重なる領域ができない、つまり抵抗Ｒunsel の値によらず常にＶ4 ＞Ｖ3 であることが必要である。
【００６３】
ここで、非選択メモリセル１３sel の抵抗Ｒunsel の最大値をＲunselmaxとすると、データ転送線１４の電圧Ｖ4 は最小値Ｖ4min をとり、式（５）より、
【数６】
【００６４】
となる。ここで、α＝（Ｒunselmax＋ＲB ）／（Ｒsel ＋ＲF ）である。
【００６５】
一方、非選択メモリセル１３sel の抵抗Ｒunsel の最小値をＲunselminとすると、Ｖ3 は最大値Ｖ3max をとり、Ｖ3max とＶ4min とが最も接近する。従って 、Ｖ4min ＞Ｖ3max であれば、選択メモリセル１３sel の状態を判別することができる。
【００６６】
ここで、Ｒunselmin＝Ｒunselmax−αΔＲsel となる条件では、Ｖ4min とＶ3max との差である最小出力信号電圧振幅ΔＶ’は以下のように表される。
【００６７】
ΔＶ’＝Ｖ4min −Ｖ3max ＝ＩΔＲsel α／（ｍ＋α−１） （６）
この値は、α＝１とすると整流素子１２を入れない場合の式（３）の値に等しい。
【００６８】
以上から、ＲunselminとＲunselmaxとがＲunselmin＝Ｒunselmax −ΔＲ sel となるように固定した場合と比較して、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）つまりα＞１となるように、ＲB とＲF とを調整することによって、Ｒunselmin＞Ｒunselmax−αΔＲsel となるため、α＝１の場合の式（３）のΔＶよりもより大きなΔＶ’を得ることができ、より信号出力が大きくなる。
【００６９】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB 、つまり整流性接合を逆方向に流れる場合の抵抗ＲB が、整流性接合を順方向に流れる場合の抵抗ＲF よりも十分高い場合を考えると、式（４）及び式（５）から以下のようになる。
【００７０】
ΔＶ’＝Ｖ4 −Ｖ3 〜ΔＲsel ｛ＶDD（ｍ−１）／ＲB ＋Ｉ｝ （７）
式（７）では、ΔＶ’はＩΔＲsel より必ず大きくなり、式（３）のΔＶ＝ＩΔＲsel ／ｍと比較して、ｍが増えてもΔＶ’が減少することなく、安定した読み出し出力を得ることができる。
【００７１】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の場合、非選択メモリセル１３unsel に流れる電流を整流素子１２を接続しない場合よりも小さくできるため、非選択メモリセル１３unsel の誤読み出しや、消費電力の増大を防ぐことができる。
【００７２】
次に、本発明のメモリセルブロックの具体的な構成を説明する。図３は本発明の第１実施形態に係わる磁気記憶装置のメモリセルブロックの構成を示す図である。図３（ａ）は平面図、図３（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図３（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。
【００７３】
Ｂ又はＩｎが１０16〜１０18ｃｍ-3添加されたｐ型シリコン基板３１上に、Ｓｂ，ＰまたはＡｓを不純物濃度として１０16〜１０21ｃｍ-3添加され厚さ１０〜５００ｎｍのｎ+ 型シリコン層３２、及びＳｂ，Ｐ又はＡｓを不純物濃度として１０15〜１０18ｃｍ-3添加され厚さ５〜１００ｎｍのｎ型シリコン層３３が順次積層されている。なお、ｎ+ 型シリコン層３２及びｎ型シリコン層３３はライン状に２本形成され、ｎ+ 型シリコン層３２は、データ選択線として機能する。このデータ選択線のｎ層３２，３３は、ｐ型シリコン基板と逆バイアスを印加することにより、互いに電気的に分離されている。
【００７４】
２本のｎ+ 型シリコン層３２及びｎ型シリコン層３３からなるライン状の積層構造は、ｐ型シリコン基板３１上に形成された第１の素子分離絶縁膜３４によって互いに絶縁分離されている。なお、第１の素子分離絶縁膜３４の厚さは１０〜５００ｎｍであり、その表面はｎ型シリコン層３３の表面と同じか表面より高い位置にある。
【００７５】
ｎ型シリコン層３３上の所定領域に、導電体層３５及び第１のバリアメタル層３６が積層されている。なお、導電体層３５とｎ型シリコン層３３とは、ショットキー接合となっており、ｎ型シリコン層３３をカソードとするショットキーダイオード（整流素子）３７が形成されている。また、導電体層３５及び第１のバリアメタル層３６の周囲は、厚さ５０〜１０００ｎｍの第２の素子分離絶縁膜３８が形成されている。
【００７６】
第１のバリアメタル層３６及び第２の素子分離絶縁膜３８上の所定領域に、第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１及び第２のバリアメタル層４２が形成されている。第１の磁性体膜３９，非磁性絶縁膜４０及び第２の磁性体膜４１は、格子状に形成され、その１辺の方向はｎ型シリコン層３３の長手方向と平行であることが望ましい。第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１及び第２のバリアメタル層４２の周囲は、厚さ１０〜５００ｎｍの第３の素子分離絶縁膜４３が形成されている。
【００７７】
そして、第２のバリアメタル層４２及び第３の素子分離絶縁膜４３上にＢ−Ｂ’方向に長手方向を有するデータ転送線１４が形成されている。
【００７８】
図３において、第１の磁性体膜３９は強磁性体で構成され、第２の磁性体膜４１は、第１の磁性体膜３９と比べて保持力が小さい強磁性体、若しくは保磁力が小さい、例えば２０Ｏｅ以下の保持力を有する軟磁性体で構成されている。
【００７９】
ここで必要なのは、第２の磁性体膜４１の保磁力が、第１の磁性体膜３９の保磁力よりも小さいことであり、必ずしも第１の磁性体膜３９が強磁性体で第２の磁性体膜４１が軟磁性体である必要はなく、第１および第２の磁性体膜３９，４１が共に強磁性体であっても良いし、第１および第２の磁性体膜３９，４１が共に軟磁性体であっても良い。
【００８０】
ここで、第１の磁性体膜３９としては、例えば厚さ０．５〜５００ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ，ＮｉＦｅＣｏ，ＣｏＰｔおよびこれらの積層膜を用いることが可能である。
【００８１】
また、第２の磁性体膜４１としては、保磁力が第１の磁性体膜３９よりも小さく、磁化は同程度であることが望ましく、厚さ０．５〜５００ｎｍのＮｉＦｅ，ＣｏＦｅ，ＮｉＦｅＣｏ，ＣｏＴａＺｒ，ＣｏＮｂＺｒ，ＦｅＴａＮ、またはＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅ等の積層膜を用いることが可能である。
【００８２】
第２の磁性体膜４１の保磁力を第１の磁性体膜３９の保磁力よりも小さくするには、例えば第２の磁性体膜４１の材質を変えるだけでなく、同じ組成を用いても第２の磁性体膜４１の膜厚を第１の磁性体膜３９のそれよりも薄くすることによって実現することができる。
【００８３】
第２の磁性体膜４１および第１の磁性体膜３９は、非磁性絶縁膜４０を挟んでおり、第１の磁性体膜３９から第２の磁性体膜４１へと流れる電流は、非磁性絶縁膜４０を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜４０の伝導電子のスピン緩和長は、非磁性絶縁膜４０の膜厚よりも大きくなる。例えば、非磁性絶縁膜４０としては、厚さ０．２〜５０ｎｍのシリコン酸化膜，シリコン窒化膜，Ｔｉ酸化膜，またはアルミ酸化膜を用いることが可能である。
【００８４】
ここで、第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１からなる積層構造で磁気状態によって磁気抵抗が生じる磁気記憶部を形成している。これらは、データ選択線が積層して形成された場所で磁気状態を記憶するメモリセル１３となっている。ここで、第１及び第２の磁性体膜３９，４１の磁化方向が平行な場合に、第１及び第２の磁性体膜３９，４１のスピンを考慮した状態密度が一致するため、第１の磁性体膜３９と第２の磁性体膜４１との間に流れる電流の抵抗が低くなる。また、第１及び第２の磁性体膜３９，４１の磁化方向が反平行な場合に、第１の磁性体膜３９と第２の磁性体膜４１との間に流れる電流の抵抗が高くなる。また、第１の磁性体膜３９と第２の磁性体膜４１との交換磁界は、第２の磁性体膜４１の保磁力よりも弱いことが、それぞれの膜の磁化を独立に制御できるために望ましい。
【００８５】
また、磁気記憶部の中心部分でデータ転送線１４に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第１及び第２の磁性体膜３９，４１の膜厚を厚くすることによって、ネール磁壁の厚さを小さくしデータ転送線の幅を大きくすることが望ましい。
【００８６】
ここで、第１のバリアメタル層３６は、例えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線１４は、例えば、５０〜１０００ｎｍからなるＷ、Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。ｐ型シリコン基板３１に逆バイアスを印加することによって、ｎ+ 型シリコン層３２とｐ型シリコン基板３１とが電気的に分離されるように形成されている。図３においては、隣接する２本のデータ選択線にそれぞれ、１つのメモリセルが２つ形成されている。また、素子分離絶縁膜３４，３８，４３は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる。
【００８７】
ここで、第１の磁性体膜３９及び第２の磁性体膜４１の磁化容易方向がｎ+ 型シリコン層３２の長手方向と平行に形成されている。この磁化容易方向を形成する方法としては、例えばＮｉＦｅでは、磁場を磁化容易方向に印加しながら膜堆積を行うことによって５〜１５Ｏｅ程度の異方性磁界を作りつけることができる。また、第１及び第２の磁性体膜３９，４１の磁化の向きを全体として磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、すなわち、１ビットの論理情報を記憶している。
【００８８】
次に、図４〜７の工程図を用いて、図３に示した磁気記憶装置の製造工程を説明する。図４〜７において、（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）に対応する図である。
【００８９】
先ず、図４（ａ）に示すように、例えば、シリコン基板の表面にボロン濃度１０15ｃｍ-3のｐ型層を形成したｐ型シリコン基板３１を準備する。そして、ｐ型シリコン基板３１の表面を酸化し、例えば０．０１〜０．０５μｍの厚さの熱酸化膜（不図示）を形成する。さらに、シリコン窒化膜又はシリコン酸化膜からなる絶縁膜を例えば０．０３〜０．５μｍ堆積した後、絶縁膜のパターニングを行ってマスク材（不図示）を形成する。そして、マスク材をマスクにｐ型シリコン基板３１を選択的にエッチングし、深さ０．０５〜０．５μｍ程度のトレンチを形成する。
【００９０】
そして、シリコン酸化膜またはシリコン窒化膜からなる絶縁膜を０．１〜１μｍ堆積する。この後、シリコン基板３１表面に比べ±０．３μｍの高さの範囲に入るようにエッチバックまたはポリッシングによってトレンチ内以外の絶縁膜取り除いて、第１の素子分離絶縁膜３４を形成する。そして、マスク材及び熱酸化膜を、例えば、反応性エッチングによって取り除く。
【００９１】
次いで、露出するｐ型シリコン基板３１の表面を酸化し、例えば０．０１〜０．０５μｍの厚さの犠牲酸化膜となるシリコン酸化膜を作成する。レジストを全面に塗布した後、リソグラフィ技術を用いて所定パターンのレジストパターンを形成し、次いで、ボロンやインジウムを、例えば、加速電圧３０〜２０００ｅＶ、１０12〜１０16ｃｍ-2イオン注入してｐ型シリコン基板３１の不純物濃度を最適化する。
【００９２】
なお、イオン注入の際、少なくとも第１の素子分離絶縁膜３４の底面より下に最適化されたｐ型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は１０16〜１０18ｃｍ-3となるようにし、複数の第１の素子分離絶縁膜３４の下に最適化されたｐ型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。
【００９３】
次いで、図５に示すように、例えばリン，砒素又はアンチモンを加速電圧５０〜２０００ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｐ型シリコン基板３１の表面にｎ+ 型シリコン層３２を形成する。
【００９４】
なお、イオン注入の際、第１の素子分離絶縁膜３４の底面より上にｎ型層が形成されるように、イオンの打ち込み深さを調節する。そして、第１の素子分離絶縁膜３４によって、ｎ+ 型シリコン層３２が他のｎ+ 型シリコン層３２と互いに分離され、複数のデータ選択線を形成する。なお、リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。
【００９５】
さらに、例えば、リン、砒素、またはアンチモンを例えば、加速電圧３０〜１０００ｅＶ、ドーズ量１０12〜１０15ｃｍ-2程度でイオン注入してｎ+ 型シリコン層３２より基板表面に近い領域にｎ型シリコン層３３を形成する。
【００９６】
イオン注入の際、ｎ型シリコン層３３が、ｎ+ 型シリコン層３２よりも基板３１の表面に近い領域に形成され、且つｎ+ 型シリコン層３２よりも不純物濃度が小さくなるようにする。リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。また、ｎ+ 型シリコン層３２及びｎ型シリコン層３３を形成するイオン注入は、２回に分ける必要はなく一回で行っても良い。この後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えても良い。さらに、例えば、弗化アンモニウム溶液や希フッ酸水溶液を用いて犠牲酸化膜を選択的に取り除く。
【００９７】
次いで、図６に示すように、例えばシリコン酸化膜，シリコン窒化膜，ＰＳＧ又はＢＰＳＧを厚さ５０〜１０００ｎｍ堆積し、第２の素子分離絶縁膜３８を形成する。そして、コンタクト孔の開口パターンを有するレジストパターンを形成した後、第２の素子分離絶縁膜３８をエッチングしてｎ型シリコン層３３に接続するコンタクト孔を形成する。
【００９８】
さらに、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，Ｗ，Ｃｕ，Ａｌ又はＡｌＳｉからなる電極材を全面に５０〜１０００ｎｍの厚さで堆積した後、ＣＭＰ又はエッチバックによって第２の素子分離絶縁膜３８上の電極材を除去し、コンタクト孔に導電体層３５を埋め込み形成する。このとき、導電体層３５の表面が、第２の素子分離絶縁膜３８の表面より僅かに下にあるようにする。
【００９９】
なお、導電体層３５としては、単一組成の膜ではなく、例えば、バリアメタルとなるＴｉＮやＴｉ、Ｔａ、ＴａＮまたはその積層膜を、１〜７０ｎｍ堆積した後、導電体層３５となる電極材を堆積してもよい。
【０１００】
そして、第１のバリアメタル層３６となるＴａＮやＴｉ、ＴｉＮ、ＴａＷから導電膜を、例えば、厚さ１〜１００ｎｍ堆積し、ＣＭＰ又はエッチバックによって、前記コンタクト孔に第１のバリアメタル層３６を埋め込み形成する。
【０１０１】
また、導電膜を全面に堆積した後、リソグラフィ及びエッチングを行って第１のバリアメタル層３６を形成しても良い。
なお、第２の素子分離絶縁膜３８の表面と第１のバリアメタル層３６の表面との高さを一致させることによって、下地段差を小さくし、段差被覆率が良くないスパッタ等の成膜方法で第１の磁性体膜３９を形成しても、膜厚及び組成の均一性が良い膜を形成することができる。
【０１０２】
次いで、図７に示すように、例えば、第１の磁性体膜３９として、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ又はこれらの積層膜を厚さ５００〜０．５ｎｍ、スパッタリング方法等によって堆積する。
【０１０３】
次いで、非磁性絶縁膜４０となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜等の非磁性の絶縁膜を厚さ０．２〜５０ｎｍ、ＣＶＤ又はスパッタリング法によって堆積する。
【０１０４】
次に、第２の磁性体膜４１として、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を厚さ５００〜０．５ｎｍを、例えば、ＣＶＤまたはスパッタリングによって堆積する。さらに、第２のバリアメタル層４２として、例えばＴａＮやＴｉＮ、ＴａＷまたはその積層膜を厚さ１〜１００ｎｍで、例えば、ＣＶＤまたはスパッタリング法によって形成する。
【０１０５】
そして、リソグラフィ技術を用いて第２のバリアメタル層にマスクを形成した後、イオンミリングによって、第２のバリアメタル層４２，第２の磁性体膜４１，非磁性絶縁膜４０，第１の磁性体膜３９をエッチングし、図７に示す形状を得る。
【０１０６】
ここで、第１のバリアメタル層３６をパターニングによって形成する場合、第１のバリアメタル層３６を第１の磁性体膜３９を堆積する前にあらかじめパターニングするのではなく、第１の磁性体膜３９のパターニングと同時にイオンミリングによって、第１のバリアメタル層３６のパターニングを第１のバリアメタル層３６等のパターニング時に行うことも可能である。
【０１０７】
この後、例えば、第３の素子分離絶縁膜４３として、シリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ３〜１１００ｎｍで全面に堆積した後、例えば、第２のバリアメタル層４２が表面に出るまでＣＭＰまたはエッチバックによって第３の素子分離絶縁膜４３を埋め込み形成する。
【０１０８】
さらに、例えば、Ｗ、Ａｌ、ＡｌＣｕまたはＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、パターニングすることでＡ−Ａ’方向に長手方向を有するデータ転送線１４を形成する。
【０１０９】
なお、上述した本製造方法では、図５と図６に示した工程の間に、ＭＩＳＦＥＴのゲート電極及びソース・ドレイン層を形成する工程を追加することによって、ＭＩＳＦＥＴ及び配線層をメモリセルと同時に形成できる。
【０１１０】
図８は、ｐ型ＭＩＳＦＥＴをメモリセルブロックと同時形成した場合の図である。なお、図８（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）の部位に対応する図である。
【０１１１】
ｎ型シリコン層３３上にゲート絶縁膜８１が形成され、ゲート絶縁膜８１及び第１の素子分離絶縁膜３４上にゲート電極８２が形成されている。ゲート電極８２の両脇のｎ型シリコン層８３の表面にｐ型ソース・ドレイン層８３が形成されている。
【０１１２】
なお、ゲート絶縁膜８１は、厚さが３〜２０ｎｍのシリコン酸化膜，シリコン窒化膜，タンタル酸化膜，チタン酸化膜，（Ｂａ，Ｓｒ）ＴｉＯ3 、ＳｒＴｉＯ3 からなる。さらに、ゲート電極８２は、例えば、ｎ型またはｐ型ポリシリコンを用いて３０〜５００ｎｍの厚さで形成されている。
【０１１３】
この形成法としては、第１の素子分離絶縁膜３４の形成後に、ｎ型シリコン層３３の表面を酸化又は窒化して厚さ３〜２０ｎｍのゲート絶縁膜となる絶縁膜を形成する。そして、ゲート電極８２となる多結晶シリコン膜を３０〜５００ｎｍ全面に堆積し、リン，砒素，又はボロンをイオン注入して多結晶シリコン膜を低抵抗化する。なお、多結晶シリコン膜上に、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜を、１０〜３００ｎｍ全面に堆積しても良い。さらに、リソグラフィーと反応性イオンエッチングにより絶縁膜及び多結晶シリコン膜をパターニングして、ゲート電極８２及びゲート絶縁膜８１を形成する。
【０１１４】
そして、リソグラフィ技術を用いて所定領域にマスクとなるレジストパターンを形成した後、ｐ型不純物であるボロン，又はＢＦ2 を例えば、加速電圧１〜３０ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｐ型ソース・ドレイン層８３を作成する。そして、この後、図７以降の導電体層３５の形成を行えばよい。
【０１１５】
なお、ｐ型ソース・ドレイン層８３の形成後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えても良い。また、例えば、ＣｏかＴｉを０．０１〜０．３ｕｍ全面堆積し、６００度以上の熱工程を経ることによって選択的にソース・ドレイン層上にＣｏシリサイドを形成し、残った金属をエッチングによって取り除き、ソース・ドレイン層を低抵抗化してもよい。
【０１１６】
またさらには、データ転送線１４を前記ＭＩＳＦＥＴトランジスタ回路の配線層として用いることもできる。データ転送線１４をトランジスタの配線層として用いると、工程をさらに短縮し、他の半導体回路と同一基板上に集積化することができる。
【０１１７】
図９は、データ転送線１４をゲート電極８２とｐ型ソース・ドレイン層８３に対する配線層として用いた例を示す図である。なお、図９（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）に対応する部位であり、図９（ｄ）は同図（ｂ）のＣ−Ｃ’部の断面図である。
【０１１８】
ゲート電極８２が、導電体層３５及び第１のバリアメタル層３６を介して、データ転送線１４に接続されており、ｐ型ソース・ドレイン層８３が、導電体層３５及び第１のバリアメタル層３６を介して、データ転送線１４に接続されている。つまり、ｐ型ソース・ドレイン層８３とゲート電極８２とが、データ転送線１４を介して接続されている。勿論、データ転送線１４が複数のｐ型ソース・ドレイン層８３と、複数のゲート電極８２とに接続されていても良い。
【０１１９】
この形成法としては、図６に示した工程の代わりに以下の工程を用いればよい。図８に示したＭＩＳＦＥＴのゲート電極８２及びｐ型ソース・ドレイン層８３の形成後にシリコン酸化膜，シリコン窒化膜，ＰＳＧ又はＢＰＳＧからなる第２の素子分離絶縁膜３８を例えば、厚さ５０〜１０００ｎｍ堆積する。
【０１２０】
そして、コンタクト孔のマスクパターンを形成した後、マスクパターンをマスクにゲート電極８２及びｐ型ソース・ドレイン層８３が露出するまで第２の素子分離絶縁膜３８をエッチングする。この際、メモリセル部分のコンタクト孔では、図９に示すようにｎ型シリコン層３３が露出するまでエッチングを行えば、これら構造はメモリセルとは同時形成できる。これには、例えば、第２の素子分離絶縁膜３８とシリコンとの選択比が大きなエッチングを行えばよい。さらに、導電材を厚さ５０〜１０００ｎｍ堆積した後、ＣＭＰまたはエッチバックによって、前記コンタクト孔に導電体層３５を埋め込み形成する。
【０１２１】
さらに、第１のバリアメタル層３６となるＴａＮやＴｉ、ＴｉＮ、Ｔａｗから導電膜層を、例えば、厚さ１〜１００ｎｍ堆積し、ＣＭＰまたはエッチバックによって、前記コンタクト孔に第１のバリアメタル層３６を導電体層３５上に埋め込み形成する。これら工程で、ＴＭＲメモリセル部分では、図６（ａ），（ｂ），（ｃ）の形状を得ることができる。
【０１２２】
さらに、第２のバリアメタル層膜４２，第２の磁性体膜４１，非磁性絶縁膜４０及び第１の磁性体膜３９の堆積及びエッチングする工程は、図６から図７までの工程と同じである。この時、周辺回路部で第２のバリアメタル層膜４２，第２の磁性体膜４１，非磁性絶縁膜４０及び第１の磁性体膜３９がエッチングされるようにする。
【０１２３】
さらに、第３の素子分離絶縁膜４３を厚さ３〜１１００ｎｍ全面堆積する。その後、磁気メモリセル部で第２のバリアメタル層４２が露出するまで第３の素子分離絶縁膜４３をエッチングする。さらに、パターニングを行うことにより、第３の素子分離絶縁膜４３に、図９に示すような第１のバリアメタル層３６に接続するコンタクト孔を形成する。さらに、例えば、Ｗ、Ａｌ、ＡｌＣｕまたはＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、リソグラフィによってＡ−Ａ’方向にパターニングすることでデータ転送線１４を形成する。これにより、データ転送線１４と第１のバリアメタル層３６が電気的に接触することになる。
【０１２４】
以上述べたように、トランジスタを形成する工程と配線層を形成する工程を組み合わせることによって、データ転送線と磁気メモリセルと読み出し回路やセンスアンプを集積化することができ、センスアンプと磁気メモリセルとの間の距離を小さくすることができ、より寄生容量及び配線抵抗を小さくすることができる。寄生容量を減らすことによって、充電を行う必要が少なくなるため、より低消費電力、且つ配線遅延の小さな高速、高密度のメモリセルが実現することができる。本実施形態では整流素子に半導体を用いたダイオードを用いている。従って、半導体の不純物添加量を変化させることにより、ＲF 及びＲB を再現性良く制御することができる。また、高いＲB を得ることが容易に実現できる。
【０１２５】
（変形例１）
次に、本実施形態の変形例１について説明する。図１０は、本変形例の読み出し回路の構成を示す図である。なお、図１０において、図１と同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１２６】
本変形例では、図１に示した回路図と、整流素子の整流方向及び整流素子がｐｎ接合ダイオード１０１で構成されている点が異なる。
【０１２７】
次に、本回路の動作を図１１のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel の電位ＶWLsel 及び非選択データ選択線１１unsel の電位ＶWLunsel を、データ転送線１４のプリチャージ電圧以下である、例えば０Ｖにすることによって、データ転送線１４からデータ選択線１１に流れる電流を遮断し、データ転送線１４を浮遊状態にする。
【０１２８】
次いで、トランジスタ１９のゲート電圧Ｖreadを０ＶからＶDDにすることによって、トランジスタ１９をｏｎ状態にし、データ転送線１４の電位ＶBLをプリチャージ電圧である、例えば０Ｖに充電する。
【０１２９】
次いで、選択データ選択線１１sel の電位ＶWLsel をプリチャージ電圧よりも高い電圧であるＶDDにし、選択メモリセル１３sel に選択的に電流を流す。なお、非選択データ選択線１１unsel の電圧ＶWLunsel は、プリチャージ電圧以下の電圧に保ったままとする。
【０１３０】
選択メモリセル１３sel に電流を流した際、選択メモリセル１３sel のデータ状態が“０”の場合、“１”の状態のメモリセル１３sel の抵抗より低いため、データ転送線１４の電圧は、データ状態が“０”の場合は“１”の場合よりも電圧降下量が大きくなる。
【０１３１】
トランジスタ１９のドレイン電極からソース電極に流れる電流をＩとすると、選択メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel とし、非選択メモリセル１３unsel の抵抗値の平均値をＲunsel とし、選択データ選択線１１sel に印加する電圧をＶDD、非選択データ選択線１１unsel に印加する電圧を０Ｖとする。
【０１３２】
また、直列に接続されたｐｎ接合ダイオード１０１の順方向に電流を流した場合の抵抗をＲF 、逆方向に電流を流した場合の抵抗をＲB とし、データ転送線１４並列に接続されているメモリセルの個数をｍ個とする。
【０１３３】
ここで、選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧ＶBLは、以下のようになる。
【０１３４】
【数７】
【０１３５】
また、選択メモリセル１３sel の“１”に対応するデータ転送線１４の電圧Ｖ6 は、以下のようになる。
【０１３６】
【数８】
【０１３７】
選択メモリセル１３sel の“１”及び“０”の状態をそれぞれ正しく弁別するためには、Ｖ5 及びＶ6 が、データ転送線１４に並列に接続されている他の非選択メモリセル１３unsel の状態によらず重なる領域ができない、つまり抵抗Ｒunsel の値によらず常にＶ6 ＞Ｖ5 であることが必要である。
【０１３８】
ここで、非選択メモリセル１３sel の抵抗Ｒunsel の最大値をＲunselmaxとすると、データ転送線１４の電圧Ｖ6 は最小値Ｖ6minをとる。
【０１３９】
一方、非選択メモリセル１３sel の抵抗Ｒunsel の最小値をＲunselminとすると、Ｖ5 はこの最大値Ｖ5maxをとり、Ｖ5 及びＶ6 が最も接近する。ここでＲunsel ＝Ｒunselmax−αΔＲsel となる条件では、Ｖ6minとＶ5maxとの差である最小出力信号電圧振幅ΔＶ”は以下のように表される。ここで、α＝（Ｒunselmax＋ＲB ）／（Ｒsel ＋ＲF ）である。
【０１４０】
ΔＶ”＝Ｖ5max−Ｖ6min＝ＩΔＲsel α／（ｍ＋α−１） （１０）
この値は、ｐｎ接合ダイオード１０１を入れない従来例（３）の値に等しい。
【０１４１】
以上から、ＲunselminとＲunselmaxとがＲunsel ＝Ｒunselmax−Ｒsel となるように固定した場合と比較して、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）、つまりα＞１となるようにＲB とＲF とを調整することによって、Ｒunselmin＞Ｒunselmax−αΔＲsel となる条件を満たすことができ、α＝１の場合の式（１０）のΔＶ”よりもより大きなΔＶ”を得ることができる。
【０１４２】
さらに、例えば、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の条件、つまり整流性接合を逆方向に流れる場合の抵抗が、整流性接合を順方向に流れる場合の抵抗よりも十分高い場合を考えると、式（８）及び式（９）から以下のようになる。
【０１４３】
ΔＶ”＝Ｖ5 −Ｖ6 〜ＩΔＲsel （１１）
式（１１）でのΔＶ”はΔＲsel 程度であり、式（３）のΔＶ＝ＩΔＲsel ／ｍと比較してｍが増えてもΔＶ”が減少することなく、安定した読み出し出力を得ることができる。
【０１４４】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の場合、非選択メモリセル１３unsel に流れる電流を、整流性接合を接続しない場合よりも小さくできるため、非選択メモリセル１３unsel の誤読み出しや、消費電力の増大を防ぐことができる。
【０１４５】
図１２に本発明の第１実施形態の変形例１の具体的構成を示す。図１２（ａ）は平面図、図１２（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１２（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図３と同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１４６】
本変形例では、ｐ型シリコン基板３１の代わりに、ｎ型シリコン基板１２１を用い、ｎ+ 型シリコン層３２及びｎ型シリコン層３３が形成されていた領域に、ｐ+ 型シリコン層１２２，ｐ型シリコン層１２３が形成され、導電体層３５に接触するｐ型シリコン層の表面にｎ型シリコン層１２４が形成されている。ｐ型シリコン層１２３とｎ型シリコン層１２４とは、ｐｎ接合を形成し、ｐｎ接合ダイオード１０１となっている。
【０１４７】
なお、ｎ型シリコン基板１２１は、Ｓｂ，ＰまたはＡｓを不純物濃度として１０15〜１０18ｃｍ-3添加されたものである。又、ｐ+ 型シリコン層１２２は、Ｂ又はＩｎを不純物濃度として１０16〜１０21ｃｍ-3添加され、ｐ型シリコン層１２３と合わせた厚さが１０〜５００ｎｍである。ｐ型シリコン層１２３は、Ｂ又はＩｎが１０16〜１０18ｃｍ-3程度添加されたものである。又、ｎ型シリコン層１２４は、Ｓｂ，Ｐ又はＡＳを１０15〜１０18ｃｍ-3程度添加され、厚さが５〜１００ｎｍである。
【０１４８】
さらに、ｎ型シリコン基板１２１に逆バイアス電圧を印加することによって、ｐ+ 型シリコン層１２２とｎ型シリコン基板１２１とが電気的に分離されるように形成されている。
【０１４９】
ｐ+ 型シリコン層１２２は、データ選択線として機能し、データ転送線１４と直交する方向、つまり、図１２（ａ）ではＢ−Ｂ’方向にパターニングされて形成されている。図１２においては、隣接する２本のデータ選択線にそれぞれ、１つのメモリセル２つが形成されている。
【０１５０】
次に、図１３を用いて本変形例の磁気記憶装置のメモリセルブロックの製造工程を説明する。
先ず、リン又はアンチモンの濃度が１０15〜１０16ｃｍ-3であるｎ型シリコン基板１２１に素子分離絶縁膜３４を形成する。この工程は、第１実施形態の図４に示した工程において、ｎ型シリコン基板３１がｐ型シリコン基板に変わっただけなので、詳細な説明を省略する。
【０１５１】
次いで、露出するｎ型シリコン基板１２１の表面を酸化し、たとえば０．０１〜０．０５μｍの厚さのシリコン酸化膜を作成する。そして、レジストを全面に塗布後、リソグラフィ技術を用いて所定領域にレジストパターンを形成した後、Ｓｂ，Ｐ又はＡｓを、例えば加速電圧３０〜２０００ｅＶ、ドーズ量１０12〜１０16ｃｍ-2程度でイオン注入してｎ型シリコン基板１２１の不純物濃度を最適化する。
【０１５２】
なお、イオン注入の際、少なくとも第１の素子分離絶縁膜３４の底面より下に最適化されたｎ型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は１０16〜１０18ｃｍ-3となるようにし、複数の第１の素子分離絶縁膜３４の下に最適化されたｎ型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。
【０１５３】
次いで、半導体領域の表面を酸化し、例えば０．０１〜０．０５μｍの厚さのイオン注入の犠牲酸化膜となるＳｉ酸化膜を作成する。そして、Ｂ又はＩｎを例えば加速電圧５０〜２０００ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｎ型シリコン基板１２１の表面にｐ+ 型シリコン層１２２を形成する。
【０１５４】
なお、イオン注入の際、第１の素子分離絶縁膜３４の底面より上にｐ型層が形成されるように、イオンの打ち込み深さを調節する。そして、第１の素子分離絶縁膜３４によって、ｐ+ 型シリコン層１２２が他のｎ+ 型シリコン層１２２と互いに分離され、複数のデータ選択線を形成する。
【０１５５】
さらに、Ｂ又はＩｎを例えば、加速電圧３０〜１０００ｅＶ、ドーズ量１０12〜１０15ｃｍ-2程度でイオン注入してｐ+ 型シリコン層１２２の表面にｐ型シリコン層１２３を形成する。
【０１５６】
イオン注入の際、ｐ型シリコン層１２３が、ｐ+ 型シリコン層１２２よりも基板１２１の表面に近い領域に形成され、且つｐ+ 型シリコン層１２２よりも不純物濃度が小さくなるようにする。また、ｐ+ 型シリコン層１２２及びｐ型シリコン層１２３を形成するイオン注入は、２回に分ける必要はなく１回で行っても良い。
【０１５７】
さらに、リン，砒素又はアンチモンを例えば、加速電圧５〜１００ｅＶ、ドーズ量１０14〜１０17ｃｍ-2程度でイオン注入してｐ型シリコン層１２３の表面にｎ型シリコン層１２４を形成する。イオン注入後、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。そしてさらに、例えば、弗化アンモニウム溶液や希フッ酸によって犠牲酸化膜を取り除く。
【０１５８】
その後、図６以降に示した製造工程と同一な工程を経て本変形例の磁気記憶装置が形成される。なお、ｎ型シリコン層１２４は、第２の素子分離絶縁膜３８に形成されたコンタクト孔に導電体層３５となる金属を堆積する前に、例えば、リン、砒素、またはアンチモンを例えば、加速電圧５〜１００ｅＶ、１０14〜１０17ｃｍ-2イオン注入することによって形成してもよい。
【０１５９】
本変形例では、ショットキー接合ダイオードではなくｐｎ接合ダイオードを用いているため、逆方向電流をより小さく保つことができる。よって、順方向電流に対する逆方向電流の比をより大きく確保できる。また、非選択メモリセルに流れる逆方向電流を小さく保つことができ、より多くのメモリセルを並列接続させることができ、よりメモリセルの高密度に配置することができる。
【０１６０】
またさらに、非選択データ選択線を第１実施形態よりも低い電圧にすることができ、選択したデータ選択線のみ、ＶDDに充電することができる。よって、第１実施形態よりも、より、データ選択線を充実するための電流を小さくでき、消費電力を低く保つことができる。また、一つのデータ選択線のみをＶDDにすればよいので、第１実施形態よりもデータ選択線からのリーク電流を低く抑えることができる。
【０１６１】
（変形例２）
図１３に本発明の第１実施形態の変形例２の構造を示す。図１３（ａ）は平面図を、図１３（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１３（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図３と同一の部分には、同一符号を付し、詳細な説明は省略する。
【０１６２】
本変形例の基本的な構造は、図３に示した第１実施形態とほぼ同一であるが、ｎ型シリコン層３２がｐ型シリコン基板３１上ではなく、絶縁体層１３１上に形成されている点が異なっている。
【０１６３】
なお、絶縁体層１３１は、例えば、１０〜４００ｎｍの厚さのシリコン酸化膜，シリコン窒化膜又はアルミ酸化膜で形成されている。また、素子分離絶縁膜３４は絶縁体層１３１に接するように形成され、隣接するｎ+ 型シリコン層３２及びｎ型シリコン層３３は素子分離絶縁膜３４及び絶縁体層１３１によって互いに分離されている。
【０１６４】
本変形例の製造工程は、第１実施形態に示した製造工程において、例えば、ｐ型シリコン基板３１の代わりに、１０〜４００ｎｍの厚さの埋め込み酸化膜上に１０〜２００ｎｍの厚さの表面シリコン膜が形成されたＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏｒ）基板を用い、素子分離絶縁膜３４が埋め込み酸化膜に接するように形成すればよく、埋め込み酸化膜が絶縁体層１３１となる。
【０１６５】
本変形例では、データ選択線となるｎ+ 型シリコン層３２及びｎ型シリコン層３３が、絶縁体層１３１上に形成されているため、データ選択線（ｎ+ 型シリコン層３２）の容量を小さくすることができる。従って、データ選択線の充放電をより高速に行うことができ、充放電に必要な電荷量をより少なくすることができる。さらに、データ選択線からのリーク電流を防止でき、結合容量によるノイズも小さくでき、データ選択線間の距離も小さくできる。以上から、第１実施形態に示した磁気記憶装置よりも、より高速低消費電力、及び高密度化が実現できる。
【０１６６】
（変形例３）
図１４は、第１実施形態の変形例３に係わるメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。なお、図１と同一の部分には、同一符号を付し詳細な説明は省略する。
【０１６７】
本変形例は、図１０に示した変形例１と比べて、整流素子がショットキーダイオード１２で形成されている点、並びにメモリセル１３と整流素子（ショットキーダイオード１２）との配置関係が逆になっている点が異なっている。
【０１６８】
次に、本回路の動作は図１５に示したタイミング図のようになる。このタイミングについては、図１１に示したタイミングと同じなので説明は省略する。
【０１６９】
さらに、図１６に本変形例３のＴＭＲメモリセルブロックの具体的な構成例を示す。ここで、図１６（ａ）は平面図を、図１６（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１６（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図を示している。なお、図１６において、図３と同一部分には、同一符号を付し詳細な説明は省略する。
【０１７０】
本変形例は、基本的な構成は第１実施形態と同じであるが、データ転送線（ｎ+ 型シリコン層３２）が、図１６（ａ）のＢ−Ｂ’方向に延在して形成されており、データ選択線１１は、図１６（ａ）Ａ−Ａ’方向に延在して磁気メモリセルの上方に形成されている点が異なっている。
【０１７１】
すなわち、図１６においては、Ｂ−Ｂ’方向に磁気メモリセルがデータ転送線に並列接続され、Ａ−Ａ’方向に二つの磁気メモリセルがデータ選択線１１に並列接続され、全体として２×２の磁気メモリセルアレイがクロスポイント形成されている。なお製造方法については、第１実施形態でデータ転送線（ｎ+ 型シリコン層３２）とデータ選択線１１とを組み替えて形成すればよく、同一なので省略する。
【０１７２】
本変形例においては、例えばデータ選択線１１にＡｌやＣｕなどの金属を使うことによって、データ選択線１１の抵抗を小さく保つことができ、データ選択線１１に流す電流を増加させることができるため、データ選択線１１に接続するメモリセルの数を増やすことができ、高密度化が実現できる。さらに、データ選択線１１に対する寄生容量や抵抗も小さくすることができるため、より消費電力が小さく高速に動作するメモリセルを実現できる。
【０１７３】
［第２実施形態］
第２実施形態では、ＴＭＲメモリセルに整流素子を接続するのではなく、ＴＭＲメモリセル自体が整流作用を有する構造について説明する。図１７は、本発明の第２実施形態に係わるＴＭＲメモリセル部分の熱平衡状態のバンドダイアグラムを示す図である。
【０１７４】
本ダイアグラムでは、強磁性体で形成された第１の磁性体膜１７１のフェルミエネルギーと非磁性絶縁膜１７２とのエネルギー障壁ｑΦ1 と、強磁性体で形成された第２の磁性体膜１７３のフェルミエネルギーと非磁性絶縁膜１７２とのエネルギー障壁ｑΦ2 とが異なっている。
【０１７５】
熱平衡状態では、非磁性絶縁膜１７２は、非対称なトンネルバリアを形成している。なお、このΦ1 とΦ2 の大小関係は、Φ2 ＞Φ1 でなくとも、Φ2 ＜Φ1 でも構わず、非対称なトンネルバリアが形成されればよい。
【０１７６】
非磁性絶縁膜１７２の非対称なトンネルバリアによって、ＴＭＲメモリセルに順方向に電流を流した場合と、逆方向に電流を流した場合とで、抵抗値に差ができる。つまり、ＴＭＲメモリセルが整流性を有する。そこで、第１実施形態で述べたように、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）となるようにＲB とＲF とを調整し、整流性が存在することによってより信号出力を従来よりも増大させることができる。
【０１７７】
本実施形態では、非対称なトンネルバリアを用いることで、第１実施形態のようにメモリセルに直列に整流素子を接続しなくても、整流性を得ることができる。これを以下に説明する。
【０１７８】
図１８（ａ）に図１７に示したダイアグラムの第２の磁性体膜１７３に正電圧Ｖを印加した場合のＴＭＲメモリセルのバンドダイアグラムを、また、図１８（ｂ）に第２の磁性体膜１７３に負電圧−Ｖを印加した場合のＴＭＲのバンドダイアグラムを図示する。
【０１７９】
第２の磁性体膜１７３に正電圧Ｖを印加した場合、図１８（ａ）に示すように、第１の磁性体膜１７１から第２の磁性体膜１７３へトンネルする電流は、すべて非磁性絶縁膜１７２の厚さｄだけダイレクトトンネリングする。
【０１８０】
一方、第２の磁性体膜１７３に負電圧−Ｖを印加した場合、図１８（ｂ）に示すように、第２の磁性体膜１７３から第１の磁性体膜１７１には、非磁性絶縁膜１７２の厚さｄよりも薄いｄ’の領域をトンネルしたキャリアによって、ファウラー・ノルドハイム（Fowler-Nordheim ）電流が流れる。
【０１８１】
従って、第２の磁性体膜１７３に負電圧−Ｖを印加した場合（図１８（ｂ））、正電圧Ｖを印加した場合（図１８（ａ））よりも、より大きな電流が流れる。従って、絶対値が等しく向きが異なる電圧を第１の磁性体膜１７１と第２の磁性体膜１７３との間に加えることによって、電流の向きによって抵抗値に差を持たせることができる。
【０１８２】
また、第１の磁性体膜１７１と第２の磁性体膜１７３との間の電圧差Ｖ’（＜Ｖ）が、両方向の電流ともダイレクトトンネリングするような場合であっても、やはりトンネル電流の方向によって非対称性が存在する。
【０１８３】
これを、正電圧Ｖ’が加えられた場合（図１９（ａ））と、負電圧−Ｖ’が加えられた場合（図１９（ｂ））で説明する。なお、説明を簡単にするために、ｑＶ’＝ｑΦ2 −ｑΦ1 とし、ｑΦ1 ＝ｑΦ2 ／２とする。ここで、ＷＫＢ近似では、ポテンシャルバリアをｘ方向に通過する電子のトンネル確率Ｐは、トンネルする距離をｄ、位置ｘにおける電子の減衰定数をｋ（ｘ）として、
【数９】
【０１８４】
で与えられる。ここで、図１９（ａ）において、フェルミ面の電子がトンネルすることを考えると、ｋ（ｘ）は、位置ｘにおける前記電子の障壁高さＥ’を用いて、電子の有効質量をｍ、プランク定数をｈとして、
２π（２ｍＥ’）0.5 ／ｈ
となる。そこで、図１９（ａ），（ｂ）の場合にトンネル確率Ｐの指数の中の項を計算すると、位置ｘにおける障壁高さＥ’が異なるために、前者は後者の１．０６倍あり、より電流が減少する。
【０１８５】
従って、トンネル障壁に非対称性がある場合には、障壁幅が等しい場合にもトンネル電流に非対称性が生じ、電流の向きによって抵抗値に差を持たせることができる。
【０１８６】
次に、本実施形態の具体的なＴＭＲメモリセルの構成を説明する。図２０は、本発明の第２実施形態に係わる磁気記憶装置の具体的な構成を示す図である。図２０（ａ）は平面図を、図２０（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図２０（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。
【０１８７】
絶縁層２０１中に、Ｂ−Ｂ’方向に沿って２本のデータ選択線２０２が形成されている。各データ選択線２０２上に、データ選択線２０２の長手方向に沿った方向に、第１のバリアメタル層２０３が形成されている。第１のバリアメタル層２０３の膜厚が厚く形成された領域上に、強磁性体からなる第１の磁性体膜２０４，非磁性絶縁膜２０５，強磁性体からなる第２の磁性体膜２０６，及び第２のバリアメタル層２０７が積層されている。
【０１８８】
そして、第２のバリアメタル層２０７の表面とほぼ同じ高さに、素子分離絶縁膜２０８が形成されている。そして、第２のバリアメタル２０７及び素子分離絶縁膜２０８上に、Ａ−Ａ’方向に沿ってデータ転送線１４が形成されている。
【０１８９】
本実施形態で必要なのは、非磁性絶縁膜２０５と第２の磁性体膜２０６との障壁高さが、非磁性絶縁膜２０５と第１の磁性体膜２０４との障壁高さと異なり、非磁性絶縁膜２０５の障壁が第１の磁性体膜２０４と第２の磁性体膜２０６との印加電圧が０Ｖである場合に非対称になることである。
【０１９０】
なお、非磁性絶縁膜２０５としては、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を用いることが可能である。
【０１９１】
なお、第１の磁性体膜２０４としては、例えば、厚さ５００〜０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ及びこれらの積層膜を用いることが可能である。また、第２の磁性体膜２０６としては、厚さ５００〜０．５ｎｍの、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅ等の積層膜を用いることが可能である。
【０１９２】
なお、第２の磁性体膜２０６の非磁性絶縁膜２０５に対する障壁と、第１の磁性体膜２０４の非磁性絶縁膜２０５に対する障壁とが異なる値を持つよう、第２の磁性体膜２０６と第１の磁性体膜２０４と異なる材料又は組成のものを選択する必要がある。
【０１９３】
第１の磁性体膜２０４及び第２の磁性体膜２０６は、非磁性絶縁膜２０５を挟んでおり、第１の磁性体膜２０４から第２の磁性体膜２０６へと流れる電流、及び第２の磁性体膜２０６から第１の磁性体膜２０４へと流れる電流は、非磁性絶縁膜２０５を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜２０５の伝導電子のスピン緩和長は前記非磁性絶縁膜の膜厚より厚くなる。
【０１９４】
ここで、第１の磁性体膜２０４，非磁性絶縁膜２０５及び第２の磁性体膜２０６が積層された構造が、磁気状態によって抵抗変化が生じるメモリセル１３を構成している。ここで、第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化が平行の場合に、第１の磁性体膜２０４と第２の磁性体膜２０６とのスピンを考慮した状態密度が一致するため、非磁性体膜２０５を介して第１の磁性体膜２０４と第２の磁性体膜２０６との間に流れる電流の抵抗が低くなる。また逆に、それぞれの第１及び第２の磁性体膜２０４，２０６の磁化方向が反平行な場合、非磁性絶縁膜２０５を介して第１の磁性体膜２０４と第２の磁性体膜２０６とに流れる電流の抵抗が最も高くなる。
【０１９５】
また、第２の磁性体膜２０６に第１の磁性体膜２０４に比べてＶの電圧を印加した場合に流れる電流は、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの電圧を印加した場合に流れる電流と異なる値を持つ。
【０１９６】
また、磁気記憶部中心部分でデータ転送線１４に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第１の磁性体膜２０４及び第２の磁性体膜２０６の膜厚を厚くすることによって、ネール磁壁の厚さよりもデータ転送線の幅を大きくすることが望ましい。
【０１９７】
また、第２のバリアメタル層２０７は、例えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線１４は、例えば厚さ５０〜１０００ｎｍからなるＷ、Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。
【０１９８】
第１のバリアメタル層２０３は、例えば厚さ１〜１００ｎｍのＴａＮやＴｉ、ＴｉＮ、ＴａＷからなり、上部構造からの不純物汚染を防ぎ配線間の密着性を向上する役割がある。また、データ選択線２０２は、例えば厚さ５０〜１０００ｎｍからなるＴｉ、Ｗ、Ｃｕ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、Ｗ、Ａｌ、ＡｌＳｉから形成される。
【０１９９】
図２０において、隣接する２本のデータ選択線２０２にそれぞれ、メモリセルが１つ形成され、１つのデータ転送線１４に並列接続されている。この１つのデータ転送線１４に並列接続されているメモリセル１３において、第２の磁性体膜２０６と第１の磁性体膜２０４の積層の順番が一致している。
【０２００】
また、絶縁層２０１及び素子分離絶縁膜２０８は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる絶縁膜層である。ここで、本実施形態では、第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化容易方向がデータ選択線２０２と平行に形成されている。第１の磁性体膜２０４及び第２の磁性体膜２０６に、磁化容易方向を形成する方法としては、例えばＮｉＦｅでは、磁化容易方向に磁場を印加しながら膜堆積を行うことによって５〜１５Ｏｅ程度の異方性磁界を作りつけることができる。第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化の向きを全体として前記磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、すなわち、１ビットの論理情報を記憶している。
【０２０１】
次に、図２１，２２を用いて、本実施形態のＴＭＲメモリセルの製造工程を説明する。なお、図２１，２２における（ａ），（ｂ）、（ｃ）に示す部位は、それぞれ図２０（ａ），（ｂ），（ｃ）に示した部位に対応している。
【０２０２】
先ず、図２１に示すように、基体（不図示）上に例えばシリコン酸化膜またはシリコン窒化膜，ＰＳＧ，ＢＰＳＧからなる絶縁層２０１が、例えば厚さ５０〜１０００ｎｍ堆積されたものを用意する。
【０２０３】
次いで、配線が形成される領域に開口部を有するマスクパターンを形成した後、マスクパターンをマスクに絶縁膜２０１をエッチングし、例えば深さ４０〜８００ｎｍの溝を形成する。エッチングの際、絶縁層２０１は、エッチング溝の下部に残っているのが望ましい。
【０２０４】
さらに、Ｔｉ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、Ｗ、ＣｕまたはＡｌ、ＡｌＳｉから形成された導電体材料を、例えば、厚さ５０〜１０００ｎｍ堆積した後、ＣＭＰまたはエッチバックすることによって、溝にデータ選択線２０２を埋め込み形成する。なお、データ選択線２０２としては、単一組成の膜ではなく、例えば、バリアメタルとなるＴｉＮやＴｉ、Ｔａ、ＴａＮまたはその積層膜を、例えば、１〜７０ｎｍ堆積して、その後に、ＡｌやＷ、ＡｌＳｉ、ＡｌＣｕＳｉなどを堆積してもよい。
【０２０５】
なお、この形成方法の代わりに、絶縁層２０１の一部となる第１の絶縁膜及びデータ選択線２０２となる導電体材料を順次全面に堆積した後、パターンニングしてデータ選択線２０２の一部を部分的に残し、さらに、絶縁層２０１の一部となる第２の絶縁膜を堆積し、ＣＭＰまたはエッチバックによって、データ選択線２０２が形成されていない部分に第２の絶縁膜を埋め込み形成し、第１の絶縁膜と第２の絶縁膜とから絶縁層２０１を形成してもよい。
【０２０６】
次いで、図２２に示すように、ＴａＮやＴｉ、ＴｉＮ、ＴａＷからなる導電体材料を厚さ１〜１００ｎｍ堆積した後、パターニングを行って少なくともデータ選択線２０２を含む領域上に導電体材料を残し、第１のバリアメタル層２０３を形成する。なお、各データ選択線２０２上の第１のバリアメタル層２０３はそれぞれ分離されている。
【０２０７】
そして、第１の磁性体膜２０４となる、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ，またはこれらの積層膜を厚さ５００〜０．５ｎｍ、例えばスパッタリング方法によって堆積する。そして、非磁性絶縁膜２０５となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ０．２〜５０ｎｍ、ＣＶＤまたはスパッタリングによって堆積する。次に、第２の磁性体膜２０６となる、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を厚さ５００〜０．５ｎｍを、例えば、ＣＶＤまたはスパッタリングによって堆積する。さらに、第２のバリアメタル層２０７として、例えばＴａＮやＴｉＮ、ＴａＷまたはその積層膜を厚さ１〜１００ｎｍで、例えば、ＣＶＤまたはスパッタリングによって形成する。
【０２０８】
この後、絶縁層２０１上の積層構造物をパターニングし、データ選択線２０２上に第１のバリアメタル層２０３が形成され、第１のバリアメタル層２０３上の一部に選択的に、第１の磁性体膜２０４，非磁性絶縁膜２０５，第２の磁性体膜２０６及び第２のバリアメタル層２０７が形成された構造を得る。
【０２０９】
この後、シリコン酸化膜，シリコン窒化膜，チタン酸化膜又はアルミ酸化膜を厚さ３〜１１００ｎｍ全面に堆積した後、例えば、第２のバリアメタル層２０７が表面に出るまでＣＭＰまたはエッチバックすることによって素子分離絶縁膜２０８を埋め込み形成する。さらに、例えば、Ｗ，Ａｌ，ＡｌＣｕ又はＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、パターニングすることでデータ転送線１４を形成する。
【０２１０】
本実施形態の回路構成としては、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて＋Ｖの正電圧を印加した場合に流れる電流が、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの負電圧を印加した場合に流れる電流よりも小さい場合には、第１実施形態の図１に示した回路図で、整流素子１２と磁気メモリセル１３とを、本実施形態の磁気メモリセル１３に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図２と同じでよい。
【０２１１】
また、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて＋Ｖの正電圧を印加した場合に流れる電流が、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの負電圧を印加した場合に流れる電流よりも大きい場合には、第１実施形態の変形例１の図１０に示した回路図で、整流素子１２とメモリセル１３とを、第２実施形態のメモリセル１３に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図１１と同じでよい。
【０２１２】
本実施形態では、半導体基板が無くても、整流素子をメモリセルとを絶縁膜中に集積でき、配線層にメモリセルが実現できる。よって、配線層と積層してセンスアンプなどの半導体回路を形成し、例えば前記半導体回路に積層してメモリセルを形成することで、より周辺回路を含めたメモリセルの面積を小さくすることができる。さらに、メモリセルを複数層に渡って積層することも可能である。
【０２１３】
また、データ転送線とデータ選択線に抵抗の低い金属配線を用いて、クロスポイントセルが実現できる。よって、より、基板と配線との間の容量が低減し、容量を充電するための電荷が低減するため、より高速及び低消費電力なメモリセルが実現できる。さらに、金属配線は半導体配線よりも、同断面積で抵抗が小さいため、より寄生抵抗を小さくでき、一つのデータ転送線及びデータ選択線に接続されるメモリセルの接続個数を増大させることができる。
【０２１４】
（変形例１）
図２３は、第２実施形態の変形例１に係わるＴＭＲメモリセルのバンドダイアグラムを示す図である。図２３のバンドダイアグラムは、図１７のバンドダイアグラムに対応するものであるが、非磁性絶縁膜２３１が、バリア高さの異なる多層膜で形成されており、第１の磁性体膜１７１と第２の磁性体膜１７３に対して非対称なバリアを形成している。
【０２１５】
ここで、例えば、第１の磁性体膜１７１に接する第１の非磁性絶縁膜２３１ａの障壁高さとしてはｑΦ1 となっている。一方、第２の磁性体膜１７３に接する第２の非磁性絶縁膜の障壁高さは、ｑΦ2 となっており、ｑΦ1 とは異なる。
【０２１６】
第２の非磁性絶縁膜２３１ｂと第１の非磁性絶縁膜２３１ａの組み合わせとしては、例えば、シリコン酸化膜とシリコン窒化膜、シリコン窒化膜とタンタル酸化膜、シリコン窒化膜とチタン酸化膜、シリコン窒化膜とＢＳＴＯ強誘電体膜、シリコン酸化膜とタンタル酸化膜，シリコン酸化膜とチタン酸化膜等が挙げられる。
【０２１７】
本変形例の場合、第１の磁性体膜１７１と第２の磁性体膜１７３とが、同じ材料で形成されていてもよく、例えば、第１及び第２の磁性体膜１７１，１７３の材料としては、例えば、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を用いることが可能である。
【０２１８】
図２４に本発明の本変形例の具体的な構造例を示す。図２４（ａ）は平面図、図２４（ｂ）は同図（ａ）のＡ−Ａ’部の断面図を、図２４（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図２４において、図２０と同一の部分には同一符号を付し、詳しい説明は省略する。
【０２１９】
本変形例の特徴は、図２２に示したＴＭＲメモリセルの非磁性絶縁膜２０５の代わりに、障壁高さが異なる２層の絶縁膜、第１の非磁性絶縁膜２４５ａ及び第２の非磁性絶縁膜２４５ｂが形成されていることである。
【０２２０】
第１の非磁性絶縁膜２４５ａと第２の非磁性絶縁膜２４５ｂの材料が異なるため、第２の磁性体膜２０６と第２の非磁性絶縁膜２４５ｂとの障壁高さが、第１の非磁性絶縁膜２４５ａと第１の磁性体膜２０４との障壁高さと異なり、第１の非磁性絶縁膜２４５ａの障壁が第１の磁性体膜２０４と第２の磁性体膜２０６との印加電圧が０Ｖである場合にトンネル絶縁膜のバンドダイアグラムが非対称になる。
【０２２１】
本変形例の磁気記憶装置の製造方法は、第２実施形態で説明した製造方法とほぼ同一であるが、非磁性絶縁膜２０５を堆積する代わりに、例えば、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第１の非磁性絶縁膜２４５ａと、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第２の非磁性絶縁膜２４５ｂとを順次堆積すればよい。なお、第１の非磁性絶縁膜２４５ａと第２の非磁性絶縁膜２４５ｂとは、それぞれ第１及び第２の磁性膜２０４，２０６に対して、異なる障壁高さを与えるように選ばれる。
【０２２２】
本変形例では、第１の磁性体膜２０４と第２の磁性体膜２０６とが同じ組成の磁性膜であっても、第１及び第２の磁性膜２４５ａ，２４５ｂを適当に選ぶことによって、非対称なトンネルバリアを形成することができる。
【０２２３】
従って、第１及び第２の磁性体膜２０４，２０６の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。また、非磁性絶縁膜が、積層膜で形成されているので、非磁性トンネル絶縁膜のピンホールなどの点欠陥を通じた絶縁破壊やリーク電流の問題も、積層膜を構成するそれぞれ膜のピンホールの位置が変わるため、小さくすることができる。
【０２２４】
（変形例２）
図２５は、第２実施形態の変形例２に係わるＴＭＲメモリセルの構成を示す断面図である。
【０２２５】
表面がほぼ平坦な第１の磁性体膜２５１上に、表面に凹凸を有する非磁性絶縁膜２５２が形成されており、更にその上に第２の磁性体膜２５３が形成されている。
【０２２６】
非磁性絶縁膜２５２に形成された凹凸の曲率半径ｒは、非磁性絶縁膜２５２の平均厚さをｄとして、ｒ＜＜ｄとなるように形成されることが望ましく、例えば、１００ｎｍ以下の曲率半径を持つ凹凸となっている。このような条件では、非磁性絶縁膜２５２の電界は、表面の凸凹による電界集中のため、図２６（ａ）のダイアグラムに示すように、第２の磁性体膜２５３付近で大きな傾きを持つ。この電界集中の増加係数は、電界集中がない場合に比べて、ほぼ、ｒ／ｄ×ｌｎ（１＋ｄ／ｒ）に比例するので、ｒ＜＜ｄとなるように形成されることが望ましい。
【０２２７】
図２６において、図２６（ａ）は第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合、図２６（ｂ）は第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合を示している。
【０２２８】
第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合（図２６（ａ））、第２の磁性体膜２５３に接した部分の電界集中のため、第２の磁性体膜２５３のフェルミ面からトンネルするバリア厚さは、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合（図２６（ｂ））に比較して薄くなる。
【０２２９】
従って、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合（図２６（ａ））には、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合（図２６（ｂ））に比較して大きな電流が流れ、印加電圧の絶対値が等しくても、電流の非対称性が生じる。
【０２３０】
また、電流の非対称性を得るには、第１の磁性体膜２５１の凹凸が、第２の磁性体膜２５３のそれよりも大きくなってもよい。ここで、第１及び第２の磁性体膜２５１，２５３としては、例えば、厚さ５００〜０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ及びこれらの積層膜を用いることが可能である。また、第１の磁性体膜２５１と第２の磁性体膜２５３とは、異なる組成でも良いし、同じ組成でも良い。
【０２３１】
また、非磁性絶縁膜２５２としては、厚さ０．２から５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜が挙げられる。
【０２３２】
製造方法は、第２実施形態の製造方法とほぼ同一であるが、非磁性絶縁膜２５２を堆積する時に、例えば、表面凹凸が増加する条件で堆積すれば良い。例えばＡｌやｐｏｌｙＳｉ等を窒化または酸化すると絶縁膜となる金属または半導体を、表面凝集が起きる条件で堆積し、その後窒化又は酸化を行うことによって、表面に凹凸を有する非磁性絶縁膜を形成することが可能である。
【０２３３】
本変形例では、第１の磁性体膜２５１と第２の磁性体膜２５３とに同じ組成の磁性膜を用いても、非磁性絶縁膜の表面に凹凸を形成することによって、非対称なトンネルバリアを形成することができる。従って、第１及び第２の磁性体膜２５１，２５３の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。
【０２３４】
さらに、積層膜を非磁性絶縁膜として用いる変形例１と異なり、非磁性絶縁膜を単層膜で形成することができ、第１の非磁性絶縁膜と第２の非磁性絶縁膜との成長界面の汚染の影響がない。
【０２３５】
［第３実施形態］
図２７は、ＴＭＲメモリセル１３の典型的な電流−電圧特性を示す特性図である。ＴＭＲメモリセル１３に流れるトンネル電流Ｉは、端子間の電圧Ｖの増加に応じてトンネル電流に寄与できる状態密度が増加するため、電圧Ｖに比例せず、より増加する現象が一般的に生じる。従って、ＴＭＲメモリセルでは、その両端に印加する電圧が大きければ等価抵抗Ｖ／Ｉが小さく、電圧が小さければ等価抵抗Ｖ／Ｉが大きくなる。
【０２３６】
図２８は、上述した特徴を引き出すように形成された、ＴＭＲメモリセルの読み出し回路を示す図である。なお、図２８において、図１と同一な部分には同一符号を付し、その詳細な説明を省略する。
【０２３７】
本回路では、選択メモリセル１３sel 及び非選択メモリセル１３unsel は、図２７に示すように、ＴＭＲメモリセルの両端に印加する電圧が大きい場合に、等価抵抗Ｖ／Ｉが小さく、電圧が小さい場合の等価抵抗Ｖ／Ｉが大きくなるようになっている。
【０２３８】
データ転送線１４の一方は、トランジスタ２８１のソース・ドレイン層の一端に接続されている。また、トランジスタ２８１のソース・ドレイン層のもう他端は、例えば、差動センスアンプ１６の入力端子１７に接続されている。さらに、トランジスタ２８１のゲート電極は、トランジスタ２８１のしきい値よりも高い電圧Ｖｃを持つ電圧ノードに接続されている。なお、トランジスタ２８１のしきい値をＶthとして、Ｖc −Ｖth＜（後述するトランジスタ２８２のドレイン電圧）が成立するようにＶc が定められている。
【０２３９】
さらに、センスアンプの入力端子１７は、ｎ型ＭＩＳＦＥＴからなるトランジスタ２８２のソース電極に接続されている。また、トランジスタ２８２のドレイン電極は、例えば電圧ＶDDの一定電圧の電圧ノードと接続されている。この電圧ＶDDは、データ選択線１１の電圧の最大値にトランジスタ２８１のしきい値を加えた値以下で、且つデータ選択線１１の電圧の最小値以上となっている。
【０２４０】
以上のような構成にすることで、読み出し時のデータ転送線１４の電圧と非選択データ選択線１１unsel の電圧との差をデータ転送線１４の電圧と選択データ選択線１１sel の電圧との差より低く保つことによって、非選択メモリセル１３unsel の等価抵抗を高く保ちつつ、選択メモリセル１３sel の等価抵抗を低くすることができ、読み出し信号電圧振幅ΔＶを従来よりも大きく確保することができる。
【０２４１】
なお、非選択メモリセル１３unsel の抵抗を選択メモリセル１３sel の抵抗よりも高く保つことにより、読み出し信号振幅ΔＶが増大し非選択メモリセル１３unsel の記憶状態による擾乱を受けることが少なくなることは、第１実施形態において（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）となるようにＲB とＲF とを調整することによって、式（１０）のΔＶ”よりもより大きなΔＶ”を得ることができることを示したことで明らかであるので、説明を省略する。
【０２４２】
次に、本回路の動作を図２９のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel 及び非選択データ選択線１１unsel を、後述するデータ転送線１４のプリチャージ電圧Ｖc −Ｖthにすることによって、データ転送線１４からデータ選択線１１に流れる電流を減少させ、データ転送線１４の電圧ＶBLが速やかにＶc −Ｖthとなるようにする。
【０２４３】
次に、トランジスタ２８２のゲート電圧Ｖpre を０ＶからＶbiasにした後、再び０Ｖとすることによって、トランジスタ２８２をｏｎ状態にし、データ転送線１４の電位ＶBLをプリチャージ電圧に充電する。このプリチャージ電圧は、トランジスタ２８１のしきい値をＶthとすると、Ｖc −Ｖthとなり、トランジスタ２８１はｏｆｆ状態となり、差動センスアンプ１６の入力端子１７の電位Ｖinはトランジスタ２８２のドレイン電圧であるＶDDとなる。
【０２４４】
次いで、選択データ選択線１１sel の電位ＶWLsel をプリチャージ電圧よりも低い電圧である、例えば０Ｖにし、選択メモリセル１３sel に電流を供給する。この時、非選択データ選択線１１unsel の電位ＶWLunsel は、プリチャージ電圧以上の電圧に保ったままとする。
【０２４５】
選択メモリセル１３sel に電流を供給した際、選択メモリセル１３sel のデータ状態が“０”の場合は、“１”の場合よりも抵抗が低いため、データ転送線１４の電圧ＶBLは、データ状態が“０”の場合は“１”の場合よりも電圧降下量が大きくなる。
【０２４６】
この後、データ転送線１４の電位ＶBLが低下するため、トランジスタ２８１が再びｏｎ状態となり、差動センスアンプ１６からデータ転送線１４に電流が流れる。ここで、トランジスタ２８１に流れる電流Ｉは、トランジスタ２８１が飽和領域で動作しているため、（Ｖc −Ｖth−ＶBL）2 に比例する。そのため、ＶBLが（Ｖc −Ｖth）より小さくなるのに従って、トランジスタ２８１のコンダクタンスがより大きくなる。
【０２４７】
従って、選択データ選択線１１sel から流れる電流によってデータ転送線１４の電位ＶBLが低下すると、トランジスタ２８１に流れる電流が増大し、データ転送線１４の電位ＶBLをＶc −Ｖthに維持しようとする。そこで、データ転送線１４の電位ＶBLが低下するのを防止することができる。
【０２４８】
従って、読み出し動作の間、データ転送線１４と非選択データ選択線１１unsel の間の電位差を従来例よりも小さく保つことができ、非選択メモリセル１３unsel の抵抗ばらつきによる読み出しマージンの低下を抑えることができる。
【０２４９】
また、データ転送線１４の電位Ｖ BLがより一定になるため、データ転送線１４と非選択データ選択線１１unsel との間の電位差を読み出し動作の間、従来よりも一定に保つことができる。従って、選択メモリセル１３sel に印加される電圧をより一定にすることができ、読み出し動作をより安定に行うことができる。
【０２５０】
一方、入力端子１７の電圧は、トランジスタ２８２によるプリチャージ以後、選択メモリセル１３sel を経て供給される電流による放電によって低下する。この低下量をΔＶa 、入力端子１７の容量をＣ、メモリセル１３sel に流れる電流をＩ、選択データ選択線１１sel を選択してからの経過時間をｔとすると、データ転送線１４がトランジスタ１８３に流れる電流でほぼ（Ｖc −Ｖth）に再充電された場合に、ΔＶa ＝Ｉｔ／Ｃで表せる。
【０２５１】
従って、入力端子１７の容量Ｃを十分小さくすることで、入力端子１７の電圧の低下量ΔＶa を大きくすることができ、データ転送線１４の容量に依存せず、大きな信号出力を入力端子１７で取り出すことができる。
【０２５２】
なお、本発明は、上記実施形態に限定されるものではない。例えば、非磁性絶縁膜や素子分離絶縁膜等の絶縁膜としては、熱酸化によって形成された酸化膜、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜、スパッタ法等の成膜手法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜であってもよいし、またこれらを組み合わせて形成されたものであってもよい。また、絶縁膜自体は、磁性膜や金属膜を絶縁膜に変換するこれら以外の方法、例えば堆積した磁性膜に酸素イオンを注入する方法や、堆積した磁性膜を酸化する方法を用いてもかまわない。また、もちろん、レジスト，Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ，シリコン窒化膜，タンタル酸化膜、またはＡｌ2 Ｏ3 の単層膜、或いはそれらの複合膜を用いることもできる。
【０２５３】
また、第１及び第２の磁性体膜は、希薄磁性半導体であるＨｇＭｎＴｅやＣｄＭｎＳｅ、ＩｎＭｎＡｓ、ＧａＭｎＡｓでも良い。この場合、非磁性絶縁膜としては、ｎ型またはｐ型にドープしたＨｇＣｄＴｅ、ＩｎＧａＡｓでもよい。また、第１及び第２の磁性体膜は、ＭｎＦｅ2 Ｏ4 、Ｆｅ3 Ｏ4 、ＣｏＦｅ2 Ｏ4 、ＮｉＦｅ2 Ｏ4 などのスピネルフェライトでもよい。また、第１の磁性体膜と第２の磁性体膜との上下関係は入れ替えてもかまわない。
【０２５４】
また、第１及び第２の磁性体膜に挟まれた非磁性絶縁膜は、半導体膜でも良く、前記磁性体膜の面抵抗よりも絶縁膜の面抵抗の方が大きくなればよい。
【０２５５】
さらに、第１及び第３実施形態のＴＭＲメモリセル構造の第１の磁性体膜，非磁性絶縁膜及び第２の磁性体膜の積層構造を、グラニュラー薄膜で置き換えてもよい。グラニュラー膜の構成としては、例えば、非磁性絶縁膜としてＡｌ2 Ｏ3 やＳｉＯ2 ，ＭｇＯ，ＨｆＯ2 などからなる非磁性絶縁体母相中に、Ｃｏ等の強誘電体材料からなる直径０．１μｍ以下の第１の磁性粒子と、第１の磁性粒子と保持力が異なり、直径０．１μｍ以下のＦｅ等の磁性粒子とを分散させた構造にするとよい。すると、第１の磁性体膜と第２の磁性体膜との磁化ベクトルの配列変化に応じて抵抗変化が生ずる。
【０２５６】
グラニュラー膜では、磁性粒子の間隔によって抵抗変化量が決まるので、グラニュラー膜の薄膜は、非磁性絶縁膜ほど薄くする必要がなく、１０ｎｍ程度でもよい。このため、より成膜条件のばらつきを抑えることができる。
【０２５７】
本実施形態では、トランジスタ１５，１９，２８２としてｎ型ＭＩＳＦＥＴを用いたが、ゲート入力を反転すれば、ｐ型ＭＩＳＦＥＴを用いてもよい。また、ｎ型ＭＩＳＦＥＴでなく、例えばｎｐｎバイポーラトランジスタでもよいし、ｐｎｐバイポーラトランジスタでもよい。
【０２５８】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０２５９】
【発明の効果】
以上説明したように本発明によれば、データ転送線とデータ選択線に、整流作用を有する素子を挿入することによって、データ転送線に複数のＴＭＲメモリセルを接続しても、大きな読み出し信号を得つつ高集積化を図ることができる。
【０２６０】
また、その電流出力端子の一端が前記データ転送線に接続され、しきい値がＶthであるトランジスタと、このトランジスタの制御入力端子に電圧Ｖc を供給する電圧ノードとを具備しする磁気記憶装置において、メモリセルからのデータの読み出し動作時、該トランジスタの電流出力端子の他端の電圧を、Ｖc −Ｖthより高くすることによって、データ転送線に複数のＴＭＲメモリセルを接続しても、大きな読み出し信号を得つつ高集積化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＴＭＲメモリセルのメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図。
【図２】図１の回路の読み出し動作を説明するためのタイミングチャートを示す図。
【図３】第１実施形態に係わる磁気記憶装置のメモリセルブロックの構成を示す図。
【図４】図３のメモリセルブロックの製造工程を示す工程図。
【図５】図３のメモリセルブロックの製造工程を示す工程図。
【図６】図３のメモリセルブロックの製造工程を示す工程図。
【図７】図３のメモリセルブロックの製造工程を示す工程図。
【図８】ｐ型ＭＩＳＦＥＴを図３に示したメモリセルブロックと同時形成した場合の構成を示す図。
【図９】データ転送線をゲート電極とｐ型ソース・ドレイン層に対する配線層として用いた例を示す図。
【図１０】変形例１に係わる磁気記憶装置のメモリセルブロックを含む読み出し回路の構成を示す図。
【図１１】図１０の回路の動作を説明するためのタイミングチャートを示す図。
【図１２】図１０に示した磁気記憶装置のメモリセルブロックの具体的な構成を示す図。
【図１３】図１２のメモリセルブロックの製造工程を示す図。
【図１４】第１実施形態の変形例３に係わるメモリセルマトリクスの読み取り動作を行う回路構成を示す図。
【図１５】図１５の動作を説明するためのタイミングチャートを示す図。
【図１６】図１４の回路図のメモリセルブロックの具体的な構成を示す図。
【図１７】第２実施形態に係わるＴＭＲメモリセル部分の熱平衡状態のバンドダイアグラムを示す図。
【図１８】図１７において、±Ｖの電圧を印加した場合のＴＭＲメモリセルのバンドダイアグラムを示す図。
【図１９】図１７において、±Ｖ’（＜Ｖ）の電圧を印加した場合のＴＭＲメモリセルのバンドダイアグラムを示す図。
【図２０】第２実施形態に係わる磁気記憶装置のＴＭＲメモリセルの構成を示す図。
【図２１】図２０に示したＴＭＲメモリセルの製造工程を示す図。
【図２２】図２０に示したＴＭＲメモリセルの製造工程を示す図。
【図２３】第２実施形態の変形例１に係わるＴＭＲメモリセルのバンドダイアグラムを示す図。
【図２４】図２３のＴＭＲメモリセルの具体的な構成を示す図。
【図２５】第２実施形態の変形例２に係わるＴＭＲメモリセルの構成を示す断面図。
【図２６】図２５に示したＴＭＲメモリセルに電圧を印加した場合のダイアグラムを示す図。
【図２７】ＴＭＲメモリセルの典型的な電流−電圧特性を示す特性図。
【図２８】第３実施形態に係わるＴＭＲメモリセルの読み出し回路を示す図。
【図２９】図２８の回路の動作を説明するためのタイミングチャートを示す図。
【図３０】従来のＴＭＲメモリセル，データ選択線及びデータ転送線の構成を示す模式図。
【図３１】従来のメモリセルマトリクスを形成した回路図を模式的に示す図。
【図３２】データ転送線１４に並列にｍ個のメモリセルが接続された場合、メモリセルのデータを読み出す際の等価回路を示す図。
【符号の説明】
１１…データ選択線
１２…整流素子
１３…メモリセル
１４…データ転送線
３１…基板
３１…ｐ型シリコン基板
３２…ｎ+ 型シリコン層
３３…ｎ型シリコン層
３４…素子分離絶縁膜
３５…導電体層
３６…第１のバリアメタル層
３７…ショットキーダイオード
３８…第２の素子分離絶縁膜
３９…第１の磁性体膜
４０…非磁性絶縁膜
４１…磁性体膜
４２…第２のバリアメタル層
４３…第３の素子分離絶縁膜
８１…ゲート絶縁膜
８２…ゲート電極
８３…ｐ型ソース・ドレイン層
１０１…ｐｎ接合ダイオード
１２１…ｎ型シリコン基板
１２２…ｐ+ 型シリコン層
１２３…ｐ型シリコン層
１２４…ｎ型シリコン層
１３１…絶縁体層
１７１…第１の磁性体膜
１７２…非磁性絶縁膜
１７３…第２の磁性体膜
１８３…トランジスタ
２０１…絶縁層
２０２…データ選択線
２０３…第１のバリアメタル層
２０４…第１の磁性体膜
２０５…絶縁膜
２０５…非磁性絶縁膜
２０６…第２の磁性体膜
２０７…第２のバリアメタル層
２０８…素子分離絶縁膜
２３１…非磁性絶縁膜
２４５ａ，ｂ…非磁性体絶縁膜
２５１…第１の磁性体膜
２５２…非磁性体絶縁膜
２５３…第２の磁性体膜
【発明の属する技術分野】
本発明は、読み出し時の出力信号が大きく高集積化が容易な磁気記憶装置（Ｍａｇｎｅｔｉｃ ＲＡＭ）に関する。
【０００２】
【従来の技術】
磁性薄膜の磁化状態をディジタルビットの情報格納として用い、その抵抗変化を記憶情報読み出しに用いた磁気記憶メモリセルが、例えば特願平５−１０１６４１号に開示されている。ところが、従来のメモリセルの構成では、２枚の磁性体薄膜で金属薄膜を挟んでいるために、磁性体の抵抗の面抵抗が、例えば、１００Ω／ｓｈｅｅｔ以下と小さく、磁性体薄膜の抵抗変化量に対応した出力電圧振幅も数十ｍＶ以下と小さかった。そのため、従来の半導体を用いたセンスアンプでは、十分な信号を得られず、高速に読み出し動作できない欠点があった。
【０００３】
そこで、絶縁膜を２枚の磁性体薄膜で挟んだメモリセルを用いることによって、磁性体薄膜間の抵抗を大きくし、出力信号電圧をより大きくする構造（以後tunneling magnetic resistance；以後ＴＭＲと記）が提案され、マトリクスアレ イ状に形成することによってメモリセルアレイを形成することが報告されている（王 智剛・中村慶久、“ＧＭＲ人工格子メモリーの記憶メカニズム”、日本応用磁気学会誌２０，３６９−３７２（１９９６））。このＴＭＲの物理的機構については、例えば、Mark Johnson and John Clarke Spin-polarized scanning tunneling microscope: Concept, design, and preliminary results from a prototype operated in air J. Appl. Phys. 67(10),6141(1990) にも記載されている。
【０００４】
図３０は、従来のＴＭＲメモリセルの構成を示す模式図である。１１はデータ選択線、３０１，３０３はそれぞれ２０Ｏｅ以上のほぼ同じ保磁力を有し強磁性体膜からなる第１及び第２の磁性体膜、３０２は非磁性絶縁膜、１４はデータ転送線である。第１の磁性体膜３０１，非磁性絶縁膜３０２及び第２の磁性体膜３０３は積層構造で磁気状態によって抵抗変化を生ずるメモリセル１３を形成している。
【０００５】
磁性体膜３０１，３０３の磁化容易方向が選択データ選択線１１sel と平行に形成されており、磁性体膜３０１，３０３の磁化の向きをそれぞれの膜で全体として前記磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、つまり、“０”及び“１”の状態に対応する１ビットの論理情報を記憶する。ここで、第１の磁性体膜３０１の磁化の向きは、記憶保持状態において、第２の磁性体膜３０３の磁化の向きとほぼ平行または反平行となるように形成されている。さらに、第１の磁性体膜３０１と第２の磁性体膜３０３の磁化の向きが平行の場合は、反平行な場合に比較して、第１の磁性体膜３０１と第２の磁性体膜３０３とのスピンまで考慮した状態密度（density of states ）がより一致するため、より第１の磁性体膜３０１と第２の磁性体膜３０３との間のトンネル電流が大きくなる。よって、磁化の向きが平行な場合、反平行な場合に比較して、選択データ選択線１１sel とデータ転送線１４との抵抗が高くなり、磁化の状態を抵抗値変化で読み出すことができる。
【０００６】
また、図３１に、メモリセルマトリクスを形成した回路図を模式的に表す。２本のデータ転送線１４（１４sel ，１４unsel ）と４本のデータ選択線１１（１１sel ，１１unsel ）の交点にそれぞれメモリセル１３（１３sel ，１３unsel ）が形成されている。選択データ選択線１１sel に接続されたメモリセル１３sel に選択的にデータを書き込み及び読み出しを行う。一方、非選択データ選択線１１unsel に接続されたメモリセル１３unsel には、誤書き込みや誤読み出し、及びデータ破壊を防ぐよう回路構成及びタイミング調整をする必要がある。データ選択線１１の一方は、いわゆるアドレスデコーダに接続され、選択データ選択線１１sel に電流を排他選択的に供給する。
【０００７】
また、データ転送線１４には、メモリセル１３が並列に接続されている。さらに、データ転送線１４sel ，１４unsel の一端は、それぞれ、差動センスアンプ１６sel ，１６unsel の入力端子１７sel ，１７unsel に接続されている。差動センスアンプ１６sel ，１６unsel には、それぞれ入力端子１７sel ，１７unsel とそれぞれ対となるデータ転送線１８sel ，１８unsel が接続されている。
【０００８】
しかし、本発明者は、上述した構成で選択メモリセル１３sel の読み出し動作を行った場合、データ転送線１４に並列に接続されている非選択メモリセル１３unsel によってメモリセル読み出し信号の電圧振幅が小さくなることを詳細検討の上見いだした。
【０００９】
以下にこのことを説明する。選択メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel 、複数の非選択メモリセル１３unsel の抵抗値の加算平均値をＲunsel 、選択データ選択線１１sel に印加する電圧をＶDD、非選択データ選択線１１unsel に印加する電圧を０Ｖとする。データ転送線１４に並列に接続されているメモリセルの個数をｍ個とし、センスアンプ１６に流れる電流をＩとすると、図３２のような等価回路が成り立つ。電流Ｉとしては、読み出し電位を与えるためのバイアス電流源に流れる電流やセンスアンプの入力端子に流れるオフセット電流を含めることとする。なお、図３２（ａ）は“０”状態のデータを読み出す場合の等価回路図、図３２（ｂ）は“１”状態のデータを読み出す場合の等価回路図である。
【００１０】
選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧Ｖ0 は、以下のようになる。
【００１１】
【数１】
また、メモリセル１３の“１”に対応するデータ転送線１４の電圧Ｖ1 は、以下のようになる。
【００１３】
【数２】
選択メモリセル１３sel の“１”及び“０”を正しく弁別できるためには、Ｖ0 及びＶ1 が非選択メモリセル１３unsel の抵抗Ｒunsel の状態によらず重なる領域ができないことが必要となる。
【００１５】
ここで、メモリセル１３の抵抗の非線型性が小さい場合を考える。この時、Ｖ0 はＲunsel ＝（Ｒsel −ΔＲsel ）となる場合に最小値をとり、Ｖ１はＲunsel ＝Ｒsel となる場合に最大値をとる。この条件の時、Ｖ0 及びＶ1 が最も接近する。そこで、この場合のＶ0 とＶ1 との差、ΔＶが最小出力信号電圧振幅となり、以下のようになる。
【００１６】
【数３】
式（３）より、従来構成では、読み出し電流Ｉ及びΔＲsel が一定の条件では、並列接続されたメモリセル１３の個数ｍが増大すると、ｍに反比例して最小出力信号電圧振幅が小さくなる。従って、信号電圧振幅がアレイノイズなどの雑音程度になると、誤読み出しが生じたり、読み出しが困難になるという問題が生じる。
【００１８】
一般的には、αを１以上の数として、Ｖ0 のＲunsel がα（Ｒsel −ΔＲsel ）、Ｖ1 のＲunsel がαＲsel となる場合に、ΔＶ＝ＩΔＲsel ／（ｍ−１＋α）となり前記の問題が生じる。
【００１９】
なお、メモリ素子がトンネル電流を用いたＴＭＲ素子であって、ＴＭＲ素子の両電極の電圧が低い場合、より実効抵抗が大きくなり、αが大きくなるので、前記問題が同様に生じる。
【００２０】
さらに、本問題は、ＴＭＲメモリセルである場合により顕著となる。なぜなら、ＴＭＲ素子では、その両端の電圧差が小さい時に、両電極のスピンを考慮した状態密度の重なりが大きくなるため、トンネル抵抗値の相対変化率が最大となるためである。
【００２１】
この状態は、例えば、α，βを１以上の数として、Ｖ0 のＲunsel がα（Ｒse l −βΔＲsel ）に、Ｖ1 のＲunsel がαＲsel になる場合を考えれば良い。この場合、Ｖ0 はＲunsel ＝α（Ｒsel −ΔＲsel ）となる場合、Ｖ1 はＲunsel ＝αＲsel となる場合よりも、式（３）から、ΔＶがより小さくなることは明らかであり、より電圧マージンが小さくなる。
【００２２】
また、並列接続されたメモリセルの数ｍが増えるのに従って、非選択メモリセル１３unsel の容量が増加し、データ転送線１４の容量が増大するため、高速で読み出すことができなくなる。また、逆に並列数ｍを減らすと、センスアンプやデータ選択へのスイッチ回路の割合が増大し、高集積化が困難となる問題が生じたり、ビット線抵抗が上昇して電流が流せない問題が生じる。
【００２３】
なお、以上の問題は、差動センスアンプ以外のセンスアンプ、例えば、サンプル／ホールド型センスアンプを用いた場合にも生ずる。このサンプル／ホールド型センスアンプは、メモリセル１３sel の“０”及び“１”の抵抗値の差を時系列で読み出し、それぞれを比較することによってデータの弁別を行うもので、例えばＵＳＰ−４，８２９，４７６で公知の回路である。
【００２４】
さらに、読み出し信号量ΔＶを増やすために、読み出し電流Ｉを増大させると、データ転送線１４の電流上昇によるエレクトロマイグレーションが起こりやすくなり信頼性が低下する。また、データ選択線の発生する熱によって、抵抗変化率が減少または、局所的に変化したり、読み出し回数によって、温度上昇の程度が異なるため、読み出しの履歴に依存した抵抗変化が生じてしまう。そこで、読み出しデータの信号出力が変化したり、近隣のメモリセルの抵抗値が変化する。そこで、高集積化を図ると、アレイノイズが上昇して読み出しが困難になる問題が生ずる。もちろん、読み出し電流Ｉを増加させると、メモリセルの消費電力が大きくなるという問題が生ずる。
【００２５】
【発明が解決しようとする課題】
このように従来のＴＭＲを用いたメモリセルでメモリセルアレイに形成すると、並列数が増大するにしたがって大きな読み出し信号を得つつ高集積化を図るのが困難であるという問題があった。
【００２６】
本発明の目的は、複数のＴＭＲを用いたメモリセルを接続しても、大きな読み出し信号を得られ高速動作可能で、かつ、高密度メモリセルを形成できる磁気記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００２８】
（１） 本発明の一例に係わる磁気記憶装置は、第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成が厚さ方向に変化する膜からなることを特徴とする。
【００２９】
（２） 本発明の一例に係わる磁気記憶装置は、第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成の異なる積層膜から形成されていることを特徴とする。
【００３１】
本願発明の好ましい実施態様を以下に記す。
【００３２】
前記メモリセルの整流性接合にある順方向の電流Ｉを流した場合の抵抗とメモリセルの抵抗の和が、前記メモリセルの整流性接合に逆方向の電流−Ｉを流した場合の抵抗よりも小さい。
【００３３】
前記データ選択線とデータ転送線が直交する。
【００３４】
前記データ選択線に増幅器の入力が接続されている。
【００３５】
前記非磁性絶縁膜の伝導電子のスピン緩和長は、非磁性絶縁膜の膜厚より大きい。
【００３６】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００３７】
本発明の構造を用いれば、並列に接続するメモリセル数を増やしても、並列に接続した選択されていないメモリセルの状態の依存せず、読み出し信号量も大きく確保できる。従って、メモリセルの雑音が大きくても安定した読み出し動作を実現できる。
【００３８】
また、信号電圧振幅が大きいため、サンプル／ホールド型センスアンプを用いなくても、差動センスアンプを用いてメモリセルの読み出しを行うことができ、時系列でデータを読み出す必要がなく、より高速にメモリセルの読み出しを行うことができる。
【００３９】
また、時系列でデータを読み出す必要がないため、サンプル／ホールド間での電源電圧の変動を受けることが少なく、安定なメモリセル動作が実現できる。また、配線やメモリセル素子の絶対寸法ばらつきがあっても、各素子のバラツキの共通オフセット分を差動センスアンプを用いて相殺することができ、安定したメモリセル動作が実現できる。
【００４０】
また、並列に接続するメモリセルの個数を増大させても、読み出し出力を大きく確保でき、より並列にするメモリセルの個数を増大させることができ、センスアンプや周辺回路の面積に対するメモリセルの面積の比率を増大させることができ、メモリセルの占有率を増大させることができる。
【００４１】
本発明のメモリセルの構造を用いれば、データ読み出し時のデータ転送線の電流が小さくても、データ“１”と“０”とで十分な抵抗差を得ることができる。そこで、読み出し時に、データ選択線の電流上昇によるエレクトロマイグレーションが起こりやすくなり信頼性が低下する問題や、データ選択線の発生する熱によって、抵抗変化率が減少または、局所的に変化したり、読み出し回数によって、温度上昇の程度が異なるため、読み出しの履歴に依存した抵抗変化が生ずる問題を減少できる。また、データ選択線の発生する熱によって、読み出しデータの信号出力が変化したり、近隣のメモリセルの抵抗値が変化する問題を減少できる。そこで、高集積化しても、アレイノイズが上昇して読み出しが困難になりにくくなる。
【００４２】
また、非選択メモリセルに流れる電流が減少するので、消費電力を小さくすることができる。
【００４３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００４４】
［第１実施形態］
先ず、本発明の概要について等価回路図を用いて説明する。
図１は、本発明の第１実施形態に係わるＴＭＲメモリセルのメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。
【００４５】
４本のデータ選択線１１（選択データ選択線１１sel ，非選択データ選択線１１unsel ）が、それぞれ整流素子１２及びメモリセル１３（選択メモリセル１３sel ，非選択メモリセル１３unsel ）を介して１本のデータ転送線１４に接続されている。なお、整流素子１２の整流方向は全て同じである。
【００４６】
ここで、選択データ選択線１１sel に接続された選択メモリセル１３sel に対して選択的に、データの書き込み及び読み出しが行われる。一方、非選択データ選択線１１unsel に接続された非選択メモリセル１３unsel には、誤書き込みや誤読み出し、及びデータの破壊を防ぐよう回路構成及びタイミング調整をする必要がある。
【００４７】
ここで、１つのメモリセル１３と、メモリセル１３に接続された１つの整流素子１２とが１組となって１つのメモリセルブロックを形成している。従って、本回路図では、４つのメモリセルブロックがデータ転送線１４に接続されている。
【００４８】
データ転送線１４に４つのメモリセル１３が接続され、１ｘ４のメモリセル構成となっている。図では簡単のために記していないが、データ選択線１１には、並列にメモリセル１３が接続されていることが高密度メモリセルを形成するのに望ましい。もちろん、データ転送線１４及びデータ選択線１１に接続されるメモリセルの数は４つに限らず複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００４９】
またさらに、図示されていないが、データ選択線１１は、いわゆるアドレスコーダに接続され、選択データ選択線１１sel に対して電流を排他選択的に供給する。このアドレスデコーダについては、Ｄｙｎａｍｉｃ ＲＡＭやＳｔａｔｉｃ
ＲＡＭ等で周知の回路を用いればよい。
【００５０】
さらに、データ転送線１４の一方は、ｎ型ＭＩＳＦＥＴからなる第１のトランジスタ１５のゲート電極に接続されている。また、第１のトランジスタ１５のソース電極は、例えば０Ｖの一定電圧の電圧ノードに接続され、そのドレイン電極は、差動センスアンプ１６の入力端子１７に接続されている。
【００５１】
第１のトランジスタ１５は、４つのメモリセルブロックの何れかから読み出され、データ転送線１４に流れる信号電圧を増幅し、差動センスアンプ１６の入力信号余裕を大きく確保するためのものである。
【００５２】
また、差動センスアンプ１６に、入力端子１７とそれぞれ対となるデータ転送線１８が接続されている。
さらに、データ転送線１４には、ｎ型ＭＩＳＦＥＴからなる第２のトランジスタ１９のソース電極に接続されている。また、第２のトランジスタ１９のドレイン電極は、例えば電圧ＶDDとなる電圧ノード２０に接続されている。電圧ＶDDは、選択データ選択線１１sel に加わる電圧の最大値以下で、且つ選択データ選択線１１sel の電圧の最小値以上となっている。第２のトランジスタ１９は、データ転送線１４を通じて選択メモリセル１３sel に読み出し電流を流すためのものである。
【００５３】
次に、本回路の動作を図２のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel の電位ＶWLsel 及び非選択データ選択線１１unsel の電位ＶWLunsel を、後述するデータ転送線１４のプリチャージ電圧、例えばＶDD以上にすることによって、データ転送線１４からデータ選択線１１sel ，１１unsel に流れる電流を遮断し、データ転送線１４を浮遊状態にする。
【００５４】
次いで、トランジスタ１９のゲート電圧Ｖreadを０からＶDDにしてトランジスタ１９をｏｎ状態にし、データ転送線１４と電圧ノード２０とを接続し、データ転送線１４の電位ＶBLをプリチャージ電圧ＶDDに充電する。
【００５５】
そして、選択データ選択線１１sel の電位ＶWLsel を前記プリチャージ電圧よりも低い電位である０Ｖにし、選択メモリセル１３sel に電流を流す。この時、非選択データ選択線１１unsel の電位ＶWLunsel は、プリチャージ電圧以上の電圧に保ったままにする。
【００５６】
選択メモリセル１３sel に電流を流した際、選択メモリセル１３sel のデータ状態が“０”の場合、選択メモリセル１３sel の抵抗は、“１”の状態の選択メモリセル１３sel の抵抗より低いため、データ転送線１４の電位ＶBLは、“１”の状態よりも電圧降下量が大きくなる。
【００５７】
トランジスタ１９のドレイン電極からソース電極に流れる電流をＩとし、メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel とし、非選択メモリセル１３unsel の抵抗値の平均値をＲunsel とし、選択データ選択線１１sel に印加する電圧を０Ｖ、非選択データ選択線１１unsel に印加する電圧をＶDDとする。また、直列に接続された整流素子の順方向の電流を流した場合の抵抗をＲF 、逆方向に電流を流した場合の抵抗をＲB とし、データ転送線１４に並列に接続されているメモリセルの個数をｍ個とする。
【００５８】
ここで、選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧Ｖ3 は、以下のようになる。
【００５９】
【数４】
また、選択メモリセル１３sel の“１”に対応するデータ転送線１４の電圧Ｖ4 は、以下のようになる。
【００６１】
【数５】
選択メモリセル１３sel の“１”及び“０”の状態をそれぞれ正しく弁別するためには、Ｖ3 とＶ4 とが非選択メモリセル１３unsel のデータ転送線１４に並列に接続されている抵抗Ｒunsel によらず重なる領域ができない、つまり抵抗Ｒunsel の値によらず常にＶ4 ＞Ｖ3 であることが必要である。
【００６３】
ここで、非選択メモリセル１３sel の抵抗Ｒunsel の最大値をＲunselmaxとすると、データ転送線１４の電圧Ｖ4 は最小値Ｖ4min をとり、式（５）より、
【数６】
となる。ここで、α＝（Ｒunselmax＋ＲB ）／（Ｒsel ＋ＲF ）である。
【００６５】
一方、非選択メモリセル１３sel の抵抗Ｒunsel の最小値をＲunselminとすると、Ｖ3 は最大値Ｖ3max をとり、Ｖ3max とＶ4min とが最も接近する。従って 、Ｖ4min ＞Ｖ3max であれば、選択メモリセル１３sel の状態を判別することができる。
【００６６】
ここで、Ｒunselmin＝Ｒunselmax−αΔＲsel となる条件では、Ｖ4min とＶ3max との差である最小出力信号電圧振幅ΔＶ’は以下のように表される。
【００６７】
ΔＶ’＝Ｖ4min −Ｖ3max ＝ＩΔＲsel α／（ｍ＋α−１） （６）
この値は、α＝１とすると整流素子１２を入れない場合の式（３）の値に等しい。
【００６８】
以上から、ＲunselminとＲunselmaxとがＲunselmin＝Ｒunselmax −ΔＲ sel となるように固定した場合と比較して、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）つまりα＞１となるように、ＲB とＲF とを調整することによって、Ｒunselmin＞Ｒunselmax−αΔＲsel となるため、α＝１の場合の式（３）のΔＶよりもより大きなΔＶ’を得ることができ、より信号出力が大きくなる。
【００６９】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB 、つまり整流性接合を逆方向に流れる場合の抵抗ＲB が、整流性接合を順方向に流れる場合の抵抗ＲF よりも十分高い場合を考えると、式（４）及び式（５）から以下のようになる。
【００７０】
ΔＶ’＝Ｖ4 −Ｖ3 〜ΔＲsel ｛ＶDD（ｍ−１）／ＲB ＋Ｉ｝ （７）
式（７）では、ΔＶ’はＩΔＲsel より必ず大きくなり、式（３）のΔＶ＝ＩΔＲsel ／ｍと比較して、ｍが増えてもΔＶ’が減少することなく、安定した読み出し出力を得ることができる。
【００７１】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の場合、非選択メモリセル１３unsel に流れる電流を整流素子１２を接続しない場合よりも小さくできるため、非選択メモリセル１３unsel の誤読み出しや、消費電力の増大を防ぐことができる。
【００７２】
次に、本発明のメモリセルブロックの具体的な構成を説明する。図３は本発明の第１実施形態に係わる磁気記憶装置のメモリセルブロックの構成を示す図である。図３（ａ）は平面図、図３（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図３（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。
【００７３】
Ｂ又はＩｎが１０16〜１０18ｃｍ-3添加されたｐ型シリコン基板３１上に、Ｓｂ，ＰまたはＡｓを不純物濃度として１０16〜１０21ｃｍ-3添加され厚さ１０〜５００ｎｍのｎ+ 型シリコン層３２、及びＳｂ，Ｐ又はＡｓを不純物濃度として１０15〜１０18ｃｍ-3添加され厚さ５〜１００ｎｍのｎ型シリコン層３３が順次積層されている。なお、ｎ+ 型シリコン層３２及びｎ型シリコン層３３はライン状に２本形成され、ｎ+ 型シリコン層３２は、データ選択線として機能する。このデータ選択線のｎ層３２，３３は、ｐ型シリコン基板と逆バイアスを印加することにより、互いに電気的に分離されている。
【００７４】
２本のｎ+ 型シリコン層３２及びｎ型シリコン層３３からなるライン状の積層構造は、ｐ型シリコン基板３１上に形成された第１の素子分離絶縁膜３４によって互いに絶縁分離されている。なお、第１の素子分離絶縁膜３４の厚さは１０〜５００ｎｍであり、その表面はｎ型シリコン層３３の表面と同じか表面より高い位置にある。
【００７５】
ｎ型シリコン層３３上の所定領域に、導電体層３５及び第１のバリアメタル層３６が積層されている。なお、導電体層３５とｎ型シリコン層３３とは、ショットキー接合となっており、ｎ型シリコン層３３をカソードとするショットキーダイオード（整流素子）３７が形成されている。また、導電体層３５及び第１のバリアメタル層３６の周囲は、厚さ５０〜１０００ｎｍの第２の素子分離絶縁膜３８が形成されている。
【００７６】
第１のバリアメタル層３６及び第２の素子分離絶縁膜３８上の所定領域に、第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１及び第２のバリアメタル層４２が形成されている。第１の磁性体膜３９，非磁性絶縁膜４０及び第２の磁性体膜４１は、格子状に形成され、その１辺の方向はｎ型シリコン層３３の長手方向と平行であることが望ましい。第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１及び第２のバリアメタル層４２の周囲は、厚さ１０〜５００ｎｍの第３の素子分離絶縁膜４３が形成されている。
【００７７】
そして、第２のバリアメタル層４２及び第３の素子分離絶縁膜４３上にＢ−Ｂ’方向に長手方向を有するデータ転送線１４が形成されている。
【００７８】
図３において、第１の磁性体膜３９は強磁性体で構成され、第２の磁性体膜４１は、第１の磁性体膜３９と比べて保持力が小さい強磁性体、若しくは保磁力が小さい、例えば２０Ｏｅ以下の保持力を有する軟磁性体で構成されている。
【００７９】
ここで必要なのは、第２の磁性体膜４１の保磁力が、第１の磁性体膜３９の保磁力よりも小さいことであり、必ずしも第１の磁性体膜３９が強磁性体で第２の磁性体膜４１が軟磁性体である必要はなく、第１および第２の磁性体膜３９，４１が共に強磁性体であっても良いし、第１および第２の磁性体膜３９，４１が共に軟磁性体であっても良い。
【００８０】
ここで、第１の磁性体膜３９としては、例えば厚さ０．５〜５００ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ，ＮｉＦｅＣｏ，ＣｏＰｔおよびこれらの積層膜を用いることが可能である。
【００８１】
また、第２の磁性体膜４１としては、保磁力が第１の磁性体膜３９よりも小さく、磁化は同程度であることが望ましく、厚さ０．５〜５００ｎｍのＮｉＦｅ，ＣｏＦｅ，ＮｉＦｅＣｏ，ＣｏＴａＺｒ，ＣｏＮｂＺｒ，ＦｅＴａＮ、またはＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅ等の積層膜を用いることが可能である。
【００８２】
第２の磁性体膜４１の保磁力を第１の磁性体膜３９の保磁力よりも小さくするには、例えば第２の磁性体膜４１の材質を変えるだけでなく、同じ組成を用いても第２の磁性体膜４１の膜厚を第１の磁性体膜３９のそれよりも薄くすることによって実現することができる。
【００８３】
第２の磁性体膜４１および第１の磁性体膜３９は、非磁性絶縁膜４０を挟んでおり、第１の磁性体膜３９から第２の磁性体膜４１へと流れる電流は、非磁性絶縁膜４０を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜４０の伝導電子のスピン緩和長は、非磁性絶縁膜４０の膜厚よりも大きくなる。例えば、非磁性絶縁膜４０としては、厚さ０．２〜５０ｎｍのシリコン酸化膜，シリコン窒化膜，Ｔｉ酸化膜，またはアルミ酸化膜を用いることが可能である。
【００８４】
ここで、第１の磁性体膜３９，非磁性絶縁膜４０，第２の磁性体膜４１からなる積層構造で磁気状態によって磁気抵抗が生じる磁気記憶部を形成している。これらは、データ選択線が積層して形成された場所で磁気状態を記憶するメモリセル１３となっている。ここで、第１及び第２の磁性体膜３９，４１の磁化方向が平行な場合に、第１及び第２の磁性体膜３９，４１のスピンを考慮した状態密度が一致するため、第１の磁性体膜３９と第２の磁性体膜４１との間に流れる電流の抵抗が低くなる。また、第１及び第２の磁性体膜３９，４１の磁化方向が反平行な場合に、第１の磁性体膜３９と第２の磁性体膜４１との間に流れる電流の抵抗が高くなる。また、第１の磁性体膜３９と第２の磁性体膜４１との交換磁界は、第２の磁性体膜４１の保磁力よりも弱いことが、それぞれの膜の磁化を独立に制御できるために望ましい。
【００８５】
また、磁気記憶部の中心部分でデータ転送線１４に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第１及び第２の磁性体膜３９，４１の膜厚を厚くすることによって、ネール磁壁の厚さを小さくしデータ転送線の幅を大きくすることが望ましい。
【００８６】
ここで、第１のバリアメタル層３６は、例えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線１４は、例えば、５０〜１０００ｎｍからなるＷ、Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。ｐ型シリコン基板３１に逆バイアスを印加することによって、ｎ+ 型シリコン層３２とｐ型シリコン基板３１とが電気的に分離されるように形成されている。図３においては、隣接する２本のデータ選択線にそれぞれ、１つのメモリセルが２つ形成されている。また、素子分離絶縁膜３４，３８，４３は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる。
【００８７】
ここで、第１の磁性体膜３９及び第２の磁性体膜４１の磁化容易方向がｎ+ 型シリコン層３２の長手方向と平行に形成されている。この磁化容易方向を形成する方法としては、例えばＮｉＦｅでは、磁場を磁化容易方向に印加しながら膜堆積を行うことによって５〜１５Ｏｅ程度の異方性磁界を作りつけることができる。また、第１及び第２の磁性体膜３９，４１の磁化の向きを全体として磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、すなわち、１ビットの論理情報を記憶している。
【００８８】
次に、図４〜７の工程図を用いて、図３に示した磁気記憶装置の製造工程を説明する。図４〜７において、（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）に対応する図である。
【００８９】
先ず、図４（ａ）に示すように、例えば、シリコン基板の表面にボロン濃度１０15ｃｍ-3のｐ型層を形成したｐ型シリコン基板３１を準備する。そして、ｐ型シリコン基板３１の表面を酸化し、例えば０．０１〜０．０５μｍの厚さの熱酸化膜（不図示）を形成する。さらに、シリコン窒化膜又はシリコン酸化膜からなる絶縁膜を例えば０．０３〜０．５μｍ堆積した後、絶縁膜のパターニングを行ってマスク材（不図示）を形成する。そして、マスク材をマスクにｐ型シリコン基板３１を選択的にエッチングし、深さ０．０５〜０．５μｍ程度のトレンチを形成する。
【００９０】
そして、シリコン酸化膜またはシリコン窒化膜からなる絶縁膜を０．１〜１μｍ堆積する。この後、シリコン基板３１表面に比べ±０．３μｍの高さの範囲に入るようにエッチバックまたはポリッシングによってトレンチ内以外の絶縁膜取り除いて、第１の素子分離絶縁膜３４を形成する。そして、マスク材及び熱酸化膜を、例えば、反応性エッチングによって取り除く。
【００９１】
次いで、露出するｐ型シリコン基板３１の表面を酸化し、例えば０．０１〜０．０５μｍの厚さの犠牲酸化膜となるシリコン酸化膜を作成する。レジストを全面に塗布した後、リソグラフィ技術を用いて所定パターンのレジストパターンを形成し、次いで、ボロンやインジウムを、例えば、加速電圧３０〜２０００ｅＶ、１０12〜１０16ｃｍ-2イオン注入してｐ型シリコン基板３１の不純物濃度を最適化する。
【００９２】
なお、イオン注入の際、少なくとも第１の素子分離絶縁膜３４の底面より下に最適化されたｐ型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は１０16〜１０18ｃｍ-3となるようにし、複数の第１の素子分離絶縁膜３４の下に最適化されたｐ型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。
【００９３】
次いで、図５に示すように、例えばリン，砒素又はアンチモンを加速電圧５０〜２０００ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｐ型シリコン基板３１の表面にｎ+ 型シリコン層３２を形成する。
【００９４】
なお、イオン注入の際、第１の素子分離絶縁膜３４の底面より上にｎ型層が形成されるように、イオンの打ち込み深さを調節する。そして、第１の素子分離絶縁膜３４によって、ｎ+ 型シリコン層３２が他のｎ+ 型シリコン層３２と互いに分離され、複数のデータ選択線を形成する。なお、リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。
【００９５】
さらに、例えば、リン、砒素、またはアンチモンを例えば、加速電圧３０〜１０００ｅＶ、ドーズ量１０12〜１０15ｃｍ-2程度でイオン注入してｎ+ 型シリコン層３２より基板表面に近い領域にｎ型シリコン層３３を形成する。
【００９６】
イオン注入の際、ｎ型シリコン層３３が、ｎ+ 型シリコン層３２よりも基板３１の表面に近い領域に形成され、且つｎ+ 型シリコン層３２よりも不純物濃度が小さくなるようにする。リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。また、ｎ+ 型シリコン層３２及びｎ型シリコン層３３を形成するイオン注入は、２回に分ける必要はなく一回で行っても良い。この後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えても良い。さらに、例えば、弗化アンモニウム溶液や希フッ酸水溶液を用いて犠牲酸化膜を選択的に取り除く。
【００９７】
次いで、図６に示すように、例えばシリコン酸化膜，シリコン窒化膜，ＰＳＧ又はＢＰＳＧを厚さ５０〜１０００ｎｍ堆積し、第２の素子分離絶縁膜３８を形成する。そして、コンタクト孔の開口パターンを有するレジストパターンを形成した後、第２の素子分離絶縁膜３８をエッチングしてｎ型シリコン層３３に接続するコンタクト孔を形成する。
【００９８】
さらに、Ｔｉ，ＴｉＮ，ＴｉＳｉ，ＷＳｉ，Ｗ，Ｃｕ，Ａｌ又はＡｌＳｉからなる電極材を全面に５０〜１０００ｎｍの厚さで堆積した後、ＣＭＰ又はエッチバックによって第２の素子分離絶縁膜３８上の電極材を除去し、コンタクト孔に導電体層３５を埋め込み形成する。このとき、導電体層３５の表面が、第２の素子分離絶縁膜３８の表面より僅かに下にあるようにする。
【００９９】
なお、導電体層３５としては、単一組成の膜ではなく、例えば、バリアメタルとなるＴｉＮやＴｉ、Ｔａ、ＴａＮまたはその積層膜を、１〜７０ｎｍ堆積した後、導電体層３５となる電極材を堆積してもよい。
【０１００】
そして、第１のバリアメタル層３６となるＴａＮやＴｉ、ＴｉＮ、ＴａＷから導電膜を、例えば、厚さ１〜１００ｎｍ堆積し、ＣＭＰ又はエッチバックによって、前記コンタクト孔に第１のバリアメタル層３６を埋め込み形成する。
【０１０１】
また、導電膜を全面に堆積した後、リソグラフィ及びエッチングを行って第１のバリアメタル層３６を形成しても良い。
なお、第２の素子分離絶縁膜３８の表面と第１のバリアメタル層３６の表面との高さを一致させることによって、下地段差を小さくし、段差被覆率が良くないスパッタ等の成膜方法で第１の磁性体膜３９を形成しても、膜厚及び組成の均一性が良い膜を形成することができる。
【０１０２】
次いで、図７に示すように、例えば、第１の磁性体膜３９として、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ又はこれらの積層膜を厚さ５００〜０．５ｎｍ、スパッタリング方法等によって堆積する。
【０１０３】
次いで、非磁性絶縁膜４０となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜等の非磁性の絶縁膜を厚さ０．２〜５０ｎｍ、ＣＶＤ又はスパッタリング法によって堆積する。
【０１０４】
次に、第２の磁性体膜４１として、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を厚さ５００〜０．５ｎｍを、例えば、ＣＶＤまたはスパッタリングによって堆積する。さらに、第２のバリアメタル層４２として、例えばＴａＮやＴｉＮ、ＴａＷまたはその積層膜を厚さ１〜１００ｎｍで、例えば、ＣＶＤまたはスパッタリング法によって形成する。
【０１０５】
そして、リソグラフィ技術を用いて第２のバリアメタル層にマスクを形成した後、イオンミリングによって、第２のバリアメタル層４２，第２の磁性体膜４１，非磁性絶縁膜４０，第１の磁性体膜３９をエッチングし、図７に示す形状を得る。
【０１０６】
ここで、第１のバリアメタル層３６をパターニングによって形成する場合、第１のバリアメタル層３６を第１の磁性体膜３９を堆積する前にあらかじめパターニングするのではなく、第１の磁性体膜３９のパターニングと同時にイオンミリングによって、第１のバリアメタル層３６のパターニングを第１のバリアメタル層３６等のパターニング時に行うことも可能である。
【０１０７】
この後、例えば、第３の素子分離絶縁膜４３として、シリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ３〜１１００ｎｍで全面に堆積した後、例えば、第２のバリアメタル層４２が表面に出るまでＣＭＰまたはエッチバックによって第３の素子分離絶縁膜４３を埋め込み形成する。
【０１０８】
さらに、例えば、Ｗ、Ａｌ、ＡｌＣｕまたはＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、パターニングすることでＡ−Ａ’方向に長手方向を有するデータ転送線１４を形成する。
【０１０９】
なお、上述した本製造方法では、図５と図６に示した工程の間に、ＭＩＳＦＥＴのゲート電極及びソース・ドレイン層を形成する工程を追加することによって、ＭＩＳＦＥＴ及び配線層をメモリセルと同時に形成できる。
【０１１０】
図８は、ｐ型ＭＩＳＦＥＴをメモリセルブロックと同時形成した場合の図である。なお、図８（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）の部位に対応する図である。
【０１１１】
ｎ型シリコン層３３上にゲート絶縁膜８１が形成され、ゲート絶縁膜８１及び第１の素子分離絶縁膜３４上にゲート電極８２が形成されている。ゲート電極８２の両脇のｎ型シリコン層８３の表面にｐ型ソース・ドレイン層８３が形成されている。
【０１１２】
なお、ゲート絶縁膜８１は、厚さが３〜２０ｎｍのシリコン酸化膜，シリコン窒化膜，タンタル酸化膜，チタン酸化膜，（Ｂａ，Ｓｒ）ＴｉＯ3 、ＳｒＴｉＯ3 からなる。さらに、ゲート電極８２は、例えば、ｎ型またはｐ型ポリシリコンを用いて３０〜５００ｎｍの厚さで形成されている。
【０１１３】
この形成法としては、第１の素子分離絶縁膜３４の形成後に、ｎ型シリコン層３３の表面を酸化又は窒化して厚さ３〜２０ｎｍのゲート絶縁膜となる絶縁膜を形成する。そして、ゲート電極８２となる多結晶シリコン膜を３０〜５００ｎｍ全面に堆積し、リン，砒素，又はボロンをイオン注入して多結晶シリコン膜を低抵抗化する。なお、多結晶シリコン膜上に、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜を、１０〜３００ｎｍ全面に堆積しても良い。さらに、リソグラフィーと反応性イオンエッチングにより絶縁膜及び多結晶シリコン膜をパターニングして、ゲート電極８２及びゲート絶縁膜８１を形成する。
【０１１４】
そして、リソグラフィ技術を用いて所定領域にマスクとなるレジストパターンを形成した後、ｐ型不純物であるボロン，又はＢＦ2 を例えば、加速電圧１〜３０ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｐ型ソース・ドレイン層８３を作成する。そして、この後、図７以降の導電体層３５の形成を行えばよい。
【０１１５】
なお、ｐ型ソース・ドレイン層８３の形成後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えても良い。また、例えば、ＣｏかＴｉを０．０１〜０．３ｕｍ全面堆積し、６００度以上の熱工程を経ることによって選択的にソース・ドレイン層上にＣｏシリサイドを形成し、残った金属をエッチングによって取り除き、ソース・ドレイン層を低抵抗化してもよい。
【０１１６】
またさらには、データ転送線１４を前記ＭＩＳＦＥＴトランジスタ回路の配線層として用いることもできる。データ転送線１４をトランジスタの配線層として用いると、工程をさらに短縮し、他の半導体回路と同一基板上に集積化することができる。
【０１１７】
図９は、データ転送線１４をゲート電極８２とｐ型ソース・ドレイン層８３に対する配線層として用いた例を示す図である。なお、図９（ａ），（ｂ），（ｃ）は、それぞれ図３（ａ），（ｂ），（ｃ）に対応する部位であり、図９（ｄ）は同図（ｂ）のＣ−Ｃ’部の断面図である。
【０１１８】
ゲート電極８２が、導電体層３５及び第１のバリアメタル層３６を介して、データ転送線１４に接続されており、ｐ型ソース・ドレイン層８３が、導電体層３５及び第１のバリアメタル層３６を介して、データ転送線１４に接続されている。つまり、ｐ型ソース・ドレイン層８３とゲート電極８２とが、データ転送線１４を介して接続されている。勿論、データ転送線１４が複数のｐ型ソース・ドレイン層８３と、複数のゲート電極８２とに接続されていても良い。
【０１１９】
この形成法としては、図６に示した工程の代わりに以下の工程を用いればよい。図８に示したＭＩＳＦＥＴのゲート電極８２及びｐ型ソース・ドレイン層８３の形成後にシリコン酸化膜，シリコン窒化膜，ＰＳＧ又はＢＰＳＧからなる第２の素子分離絶縁膜３８を例えば、厚さ５０〜１０００ｎｍ堆積する。
【０１２０】
そして、コンタクト孔のマスクパターンを形成した後、マスクパターンをマスクにゲート電極８２及びｐ型ソース・ドレイン層８３が露出するまで第２の素子分離絶縁膜３８をエッチングする。この際、メモリセル部分のコンタクト孔では、図９に示すようにｎ型シリコン層３３が露出するまでエッチングを行えば、これら構造はメモリセルとは同時形成できる。これには、例えば、第２の素子分離絶縁膜３８とシリコンとの選択比が大きなエッチングを行えばよい。さらに、導電材を厚さ５０〜１０００ｎｍ堆積した後、ＣＭＰまたはエッチバックによって、前記コンタクト孔に導電体層３５を埋め込み形成する。
【０１２１】
さらに、第１のバリアメタル層３６となるＴａＮやＴｉ、ＴｉＮ、Ｔａｗから導電膜層を、例えば、厚さ１〜１００ｎｍ堆積し、ＣＭＰまたはエッチバックによって、前記コンタクト孔に第１のバリアメタル層３６を導電体層３５上に埋め込み形成する。これら工程で、ＴＭＲメモリセル部分では、図６（ａ），（ｂ），（ｃ）の形状を得ることができる。
【０１２２】
さらに、第２のバリアメタル層膜４２，第２の磁性体膜４１，非磁性絶縁膜４０及び第１の磁性体膜３９の堆積及びエッチングする工程は、図６から図７までの工程と同じである。この時、周辺回路部で第２のバリアメタル層膜４２，第２の磁性体膜４１，非磁性絶縁膜４０及び第１の磁性体膜３９がエッチングされるようにする。
【０１２３】
さらに、第３の素子分離絶縁膜４３を厚さ３〜１１００ｎｍ全面堆積する。その後、磁気メモリセル部で第２のバリアメタル層４２が露出するまで第３の素子分離絶縁膜４３をエッチングする。さらに、パターニングを行うことにより、第３の素子分離絶縁膜４３に、図９に示すような第１のバリアメタル層３６に接続するコンタクト孔を形成する。さらに、例えば、Ｗ、Ａｌ、ＡｌＣｕまたはＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、リソグラフィによってＡ−Ａ’方向にパターニングすることでデータ転送線１４を形成する。これにより、データ転送線１４と第１のバリアメタル層３６が電気的に接触することになる。
【０１２４】
以上述べたように、トランジスタを形成する工程と配線層を形成する工程を組み合わせることによって、データ転送線と磁気メモリセルと読み出し回路やセンスアンプを集積化することができ、センスアンプと磁気メモリセルとの間の距離を小さくすることができ、より寄生容量及び配線抵抗を小さくすることができる。寄生容量を減らすことによって、充電を行う必要が少なくなるため、より低消費電力、且つ配線遅延の小さな高速、高密度のメモリセルが実現することができる。本実施形態では整流素子に半導体を用いたダイオードを用いている。従って、半導体の不純物添加量を変化させることにより、ＲF 及びＲB を再現性良く制御することができる。また、高いＲB を得ることが容易に実現できる。
【０１２５】
（変形例１）
次に、本実施形態の変形例１について説明する。図１０は、本変形例の読み出し回路の構成を示す図である。なお、図１０において、図１と同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１２６】
本変形例では、図１に示した回路図と、整流素子の整流方向及び整流素子がｐｎ接合ダイオード１０１で構成されている点が異なる。
【０１２７】
次に、本回路の動作を図１１のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel の電位ＶWLsel 及び非選択データ選択線１１unsel の電位ＶWLunsel を、データ転送線１４のプリチャージ電圧以下である、例えば０Ｖにすることによって、データ転送線１４からデータ選択線１１に流れる電流を遮断し、データ転送線１４を浮遊状態にする。
【０１２８】
次いで、トランジスタ１９のゲート電圧Ｖreadを０ＶからＶDDにすることによって、トランジスタ１９をｏｎ状態にし、データ転送線１４の電位ＶBLをプリチャージ電圧である、例えば０Ｖに充電する。
【０１２９】
次いで、選択データ選択線１１sel の電位ＶWLsel をプリチャージ電圧よりも高い電圧であるＶDDにし、選択メモリセル１３sel に選択的に電流を流す。なお、非選択データ選択線１１unsel の電圧ＶWLunsel は、プリチャージ電圧以下の電圧に保ったままとする。
【０１３０】
選択メモリセル１３sel に電流を流した際、選択メモリセル１３sel のデータ状態が“０”の場合、“１”の状態のメモリセル１３sel の抵抗より低いため、データ転送線１４の電圧は、データ状態が“０”の場合は“１”の場合よりも電圧降下量が大きくなる。
【０１３１】
トランジスタ１９のドレイン電極からソース電極に流れる電流をＩとすると、選択メモリセル１３sel の“０”に対応する抵抗値をＲsel −ΔＲsel 、“１”状態に対応する抵抗値をＲsel とし、非選択メモリセル１３unsel の抵抗値の平均値をＲunsel とし、選択データ選択線１１sel に印加する電圧をＶDD、非選択データ選択線１１unsel に印加する電圧を０Ｖとする。
【０１３２】
また、直列に接続されたｐｎ接合ダイオード１０１の順方向に電流を流した場合の抵抗をＲF 、逆方向に電流を流した場合の抵抗をＲB とし、データ転送線１４並列に接続されているメモリセルの個数をｍ個とする。
【０１３３】
ここで、選択メモリセル１３sel の“０”に対応するデータ転送線１４の電圧ＶBLは、以下のようになる。
【０１３４】
【数７】
また、選択メモリセル１３sel の“１”に対応するデータ転送線１４の電圧Ｖ6 は、以下のようになる。
【０１３６】
【数８】
選択メモリセル１３sel の“１”及び“０”の状態をそれぞれ正しく弁別するためには、Ｖ5 及びＶ6 が、データ転送線１４に並列に接続されている他の非選択メモリセル１３unsel の状態によらず重なる領域ができない、つまり抵抗Ｒunsel の値によらず常にＶ6 ＞Ｖ5 であることが必要である。
【０１３８】
ここで、非選択メモリセル１３sel の抵抗Ｒunsel の最大値をＲunselmaxとすると、データ転送線１４の電圧Ｖ6 は最小値Ｖ6minをとる。
【０１３９】
一方、非選択メモリセル１３sel の抵抗Ｒunsel の最小値をＲunselminとすると、Ｖ5 はこの最大値Ｖ5maxをとり、Ｖ5 及びＶ6 が最も接近する。ここでＲunsel ＝Ｒunselmax−αΔＲsel となる条件では、Ｖ6minとＶ5maxとの差である最小出力信号電圧振幅ΔＶ”は以下のように表される。ここで、α＝（Ｒunselmax＋ＲB ）／（Ｒsel ＋ＲF ）である。
【０１４０】
ΔＶ”＝Ｖ5max−Ｖ6min＝ＩΔＲsel α／（ｍ＋α−１） （１０）
この値は、ｐｎ接合ダイオード１０１を入れない従来例（３）の値に等しい。
【０１４１】
以上から、ＲunselminとＲunselmaxとがＲunsel ＝Ｒunselmax−Ｒsel となるように固定した場合と比較して、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）、つまりα＞１となるようにＲB とＲF とを調整することによって、Ｒunselmin＞Ｒunselmax−αΔＲsel となる条件を満たすことができ、α＝１の場合の式（１０）のΔＶ”よりもより大きなΔＶ”を得ることができる。
【０１４２】
さらに、例えば、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の条件、つまり整流性接合を逆方向に流れる場合の抵抗が、整流性接合を順方向に流れる場合の抵抗よりも十分高い場合を考えると、式（８）及び式（９）から以下のようになる。
【０１４３】
ΔＶ”＝Ｖ5 −Ｖ6 〜ＩΔＲsel （１１）
式（１１）でのΔＶ”はΔＲsel 程度であり、式（３）のΔＶ＝ＩΔＲsel ／ｍと比較してｍが増えてもΔＶ”が減少することなく、安定した読み出し出力を得ることができる。
【０１４４】
さらに、ｍＲsel ＋（ｍ−１）ＲF ＜＜ＲB の場合、非選択メモリセル１３unsel に流れる電流を、整流性接合を接続しない場合よりも小さくできるため、非選択メモリセル１３unsel の誤読み出しや、消費電力の増大を防ぐことができる。
【０１４５】
図１２に本発明の第１実施形態の変形例１の具体的構成を示す。図１２（ａ）は平面図、図１２（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１２（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図３と同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１４６】
本変形例では、ｐ型シリコン基板３１の代わりに、ｎ型シリコン基板１２１を用い、ｎ+ 型シリコン層３２及びｎ型シリコン層３３が形成されていた領域に、ｐ+ 型シリコン層１２２，ｐ型シリコン層１２３が形成され、導電体層３５に接触するｐ型シリコン層の表面にｎ型シリコン層１２４が形成されている。ｐ型シリコン層１２３とｎ型シリコン層１２４とは、ｐｎ接合を形成し、ｐｎ接合ダイオード１０１となっている。
【０１４７】
なお、ｎ型シリコン基板１２１は、Ｓｂ，ＰまたはＡｓを不純物濃度として１０15〜１０18ｃｍ-3添加されたものである。又、ｐ+ 型シリコン層１２２は、Ｂ又はＩｎを不純物濃度として１０16〜１０21ｃｍ-3添加され、ｐ型シリコン層１２３と合わせた厚さが１０〜５００ｎｍである。ｐ型シリコン層１２３は、Ｂ又はＩｎが１０16〜１０18ｃｍ-3程度添加されたものである。又、ｎ型シリコン層１２４は、Ｓｂ，Ｐ又はＡＳを１０15〜１０18ｃｍ-3程度添加され、厚さが５〜１００ｎｍである。
【０１４８】
さらに、ｎ型シリコン基板１２１に逆バイアス電圧を印加することによって、ｐ+ 型シリコン層１２２とｎ型シリコン基板１２１とが電気的に分離されるように形成されている。
【０１４９】
ｐ+ 型シリコン層１２２は、データ選択線として機能し、データ転送線１４と直交する方向、つまり、図１２（ａ）ではＢ−Ｂ’方向にパターニングされて形成されている。図１２においては、隣接する２本のデータ選択線にそれぞれ、１つのメモリセル２つが形成されている。
【０１５０】
次に、図１３を用いて本変形例の磁気記憶装置のメモリセルブロックの製造工程を説明する。
先ず、リン又はアンチモンの濃度が１０15〜１０16ｃｍ-3であるｎ型シリコン基板１２１に素子分離絶縁膜３４を形成する。この工程は、第１実施形態の図４に示した工程において、ｎ型シリコン基板３１がｐ型シリコン基板に変わっただけなので、詳細な説明を省略する。
【０１５１】
次いで、露出するｎ型シリコン基板１２１の表面を酸化し、たとえば０．０１〜０．０５μｍの厚さのシリコン酸化膜を作成する。そして、レジストを全面に塗布後、リソグラフィ技術を用いて所定領域にレジストパターンを形成した後、Ｓｂ，Ｐ又はＡｓを、例えば加速電圧３０〜２０００ｅＶ、ドーズ量１０12〜１０16ｃｍ-2程度でイオン注入してｎ型シリコン基板１２１の不純物濃度を最適化する。
【０１５２】
なお、イオン注入の際、少なくとも第１の素子分離絶縁膜３４の底面より下に最適化されたｎ型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は１０16〜１０18ｃｍ-3となるようにし、複数の第１の素子分離絶縁膜３４の下に最適化されたｎ型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。
【０１５３】
次いで、半導体領域の表面を酸化し、例えば０．０１〜０．０５μｍの厚さのイオン注入の犠牲酸化膜となるＳｉ酸化膜を作成する。そして、Ｂ又はＩｎを例えば加速電圧５０〜２０００ｅＶ、ドーズ量１０13〜１０16ｃｍ-2程度でイオン注入してｎ型シリコン基板１２１の表面にｐ+ 型シリコン層１２２を形成する。
【０１５４】
なお、イオン注入の際、第１の素子分離絶縁膜３４の底面より上にｐ型層が形成されるように、イオンの打ち込み深さを調節する。そして、第１の素子分離絶縁膜３４によって、ｐ+ 型シリコン層１２２が他のｎ+ 型シリコン層１２２と互いに分離され、複数のデータ選択線を形成する。
【０１５５】
さらに、Ｂ又はＩｎを例えば、加速電圧３０〜１０００ｅＶ、ドーズ量１０12〜１０15ｃｍ-2程度でイオン注入してｐ+ 型シリコン層１２２の表面にｐ型シリコン層１２３を形成する。
【０１５６】
イオン注入の際、ｐ型シリコン層１２３が、ｐ+ 型シリコン層１２２よりも基板１２１の表面に近い領域に形成され、且つｐ+ 型シリコン層１２２よりも不純物濃度が小さくなるようにする。また、ｐ+ 型シリコン層１２２及びｐ型シリコン層１２３を形成するイオン注入は、２回に分ける必要はなく１回で行っても良い。
【０１５７】
さらに、リン，砒素又はアンチモンを例えば、加速電圧５〜１００ｅＶ、ドーズ量１０14〜１０17ｃｍ-2程度でイオン注入してｐ型シリコン層１２３の表面にｎ型シリコン層１２４を形成する。イオン注入後、イオン注入欠陥回復のための７００〜１１００度、１０秒〜６０分程度の熱工程を加えても良い。そしてさらに、例えば、弗化アンモニウム溶液や希フッ酸によって犠牲酸化膜を取り除く。
【０１５８】
その後、図６以降に示した製造工程と同一な工程を経て本変形例の磁気記憶装置が形成される。なお、ｎ型シリコン層１２４は、第２の素子分離絶縁膜３８に形成されたコンタクト孔に導電体層３５となる金属を堆積する前に、例えば、リン、砒素、またはアンチモンを例えば、加速電圧５〜１００ｅＶ、１０14〜１０17ｃｍ-2イオン注入することによって形成してもよい。
【０１５９】
本変形例では、ショットキー接合ダイオードではなくｐｎ接合ダイオードを用いているため、逆方向電流をより小さく保つことができる。よって、順方向電流に対する逆方向電流の比をより大きく確保できる。また、非選択メモリセルに流れる逆方向電流を小さく保つことができ、より多くのメモリセルを並列接続させることができ、よりメモリセルの高密度に配置することができる。
【０１６０】
またさらに、非選択データ選択線を第１実施形態よりも低い電圧にすることができ、選択したデータ選択線のみ、ＶDDに充電することができる。よって、第１実施形態よりも、より、データ選択線を充実するための電流を小さくでき、消費電力を低く保つことができる。また、一つのデータ選択線のみをＶDDにすればよいので、第１実施形態よりもデータ選択線からのリーク電流を低く抑えることができる。
【０１６１】
（変形例２）
図１３に本発明の第１実施形態の変形例２の構造を示す。図１３（ａ）は平面図を、図１３（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１３（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図３と同一の部分には、同一符号を付し、詳細な説明は省略する。
【０１６２】
本変形例の基本的な構造は、図３に示した第１実施形態とほぼ同一であるが、ｎ型シリコン層３２がｐ型シリコン基板３１上ではなく、絶縁体層１３１上に形成されている点が異なっている。
【０１６３】
なお、絶縁体層１３１は、例えば、１０〜４００ｎｍの厚さのシリコン酸化膜，シリコン窒化膜又はアルミ酸化膜で形成されている。また、素子分離絶縁膜３４は絶縁体層１３１に接するように形成され、隣接するｎ+ 型シリコン層３２及びｎ型シリコン層３３は素子分離絶縁膜３４及び絶縁体層１３１によって互いに分離されている。
【０１６４】
本変形例の製造工程は、第１実施形態に示した製造工程において、例えば、ｐ型シリコン基板３１の代わりに、１０〜４００ｎｍの厚さの埋め込み酸化膜上に１０〜２００ｎｍの厚さの表面シリコン膜が形成されたＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏｒ）基板を用い、素子分離絶縁膜３４が埋め込み酸化膜に接するように形成すればよく、埋め込み酸化膜が絶縁体層１３１となる。
【０１６５】
本変形例では、データ選択線となるｎ+ 型シリコン層３２及びｎ型シリコン層３３が、絶縁体層１３１上に形成されているため、データ選択線（ｎ+ 型シリコン層３２）の容量を小さくすることができる。従って、データ選択線の充放電をより高速に行うことができ、充放電に必要な電荷量をより少なくすることができる。さらに、データ選択線からのリーク電流を防止でき、結合容量によるノイズも小さくでき、データ選択線間の距離も小さくできる。以上から、第１実施形態に示した磁気記憶装置よりも、より高速低消費電力、及び高密度化が実現できる。
【０１６６】
（変形例３）
図１４は、第１実施形態の変形例３に係わるメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。なお、図１と同一の部分には、同一符号を付し詳細な説明は省略する。
【０１６７】
本変形例は、図１０に示した変形例１と比べて、整流素子がショットキーダイオード１２で形成されている点、並びにメモリセル１３と整流素子（ショットキーダイオード１２）との配置関係が逆になっている点が異なっている。
【０１６８】
次に、本回路の動作は図１５に示したタイミング図のようになる。このタイミングについては、図１１に示したタイミングと同じなので説明は省略する。
【０１６９】
さらに、図１６に本変形例３のＴＭＲメモリセルブロックの具体的な構成例を示す。ここで、図１６（ａ）は平面図を、図１６（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１６（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図を示している。なお、図１６において、図３と同一部分には、同一符号を付し詳細な説明は省略する。
【０１７０】
本変形例は、基本的な構成は第１実施形態と同じであるが、データ転送線（ｎ+ 型シリコン層３２）が、図１６（ａ）のＢ−Ｂ’方向に延在して形成されており、データ選択線１１は、図１６（ａ）Ａ−Ａ’方向に延在して磁気メモリセルの上方に形成されている点が異なっている。
【０１７１】
すなわち、図１６においては、Ｂ−Ｂ’方向に磁気メモリセルがデータ転送線に並列接続され、Ａ−Ａ’方向に二つの磁気メモリセルがデータ選択線１１に並列接続され、全体として２×２の磁気メモリセルアレイがクロスポイント形成されている。なお製造方法については、第１実施形態でデータ転送線（ｎ+ 型シリコン層３２）とデータ選択線１１とを組み替えて形成すればよく、同一なので省略する。
【０１７２】
本変形例においては、例えばデータ選択線１１にＡｌやＣｕなどの金属を使うことによって、データ選択線１１の抵抗を小さく保つことができ、データ選択線１１に流す電流を増加させることができるため、データ選択線１１に接続するメモリセルの数を増やすことができ、高密度化が実現できる。さらに、データ選択線１１に対する寄生容量や抵抗も小さくすることができるため、より消費電力が小さく高速に動作するメモリセルを実現できる。
【０１７３】
［第２実施形態］
第２実施形態では、ＴＭＲメモリセルに整流素子を接続するのではなく、ＴＭＲメモリセル自体が整流作用を有する構造について説明する。図１７は、本発明の第２実施形態に係わるＴＭＲメモリセル部分の熱平衡状態のバンドダイアグラムを示す図である。
【０１７４】
本ダイアグラムでは、強磁性体で形成された第１の磁性体膜１７１のフェルミエネルギーと非磁性絶縁膜１７２とのエネルギー障壁ｑΦ1 と、強磁性体で形成された第２の磁性体膜１７３のフェルミエネルギーと非磁性絶縁膜１７２とのエネルギー障壁ｑΦ2 とが異なっている。
【０１７５】
熱平衡状態では、非磁性絶縁膜１７２は、非対称なトンネルバリアを形成している。なお、このΦ1 とΦ2 の大小関係は、Φ2 ＞Φ1 でなくとも、Φ2 ＜Φ1 でも構わず、非対称なトンネルバリアが形成されればよい。
【０１７６】
非磁性絶縁膜１７２の非対称なトンネルバリアによって、ＴＭＲメモリセルに順方向に電流を流した場合と、逆方向に電流を流した場合とで、抵抗値に差ができる。つまり、ＴＭＲメモリセルが整流性を有する。そこで、第１実施形態で述べたように、（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）となるようにＲB とＲF とを調整し、整流性が存在することによってより信号出力を従来よりも増大させることができる。
【０１７７】
本実施形態では、非対称なトンネルバリアを用いることで、第１実施形態のようにメモリセルに直列に整流素子を接続しなくても、整流性を得ることができる。これを以下に説明する。
【０１７８】
図１８（ａ）に図１７に示したダイアグラムの第２の磁性体膜１７３に正電圧Ｖを印加した場合のＴＭＲメモリセルのバンドダイアグラムを、また、図１８（ｂ）に第２の磁性体膜１７３に負電圧−Ｖを印加した場合のＴＭＲのバンドダイアグラムを図示する。
【０１７９】
第２の磁性体膜１７３に正電圧Ｖを印加した場合、図１８（ａ）に示すように、第１の磁性体膜１７１から第２の磁性体膜１７３へトンネルする電流は、すべて非磁性絶縁膜１７２の厚さｄだけダイレクトトンネリングする。
【０１８０】
一方、第２の磁性体膜１７３に負電圧−Ｖを印加した場合、図１８（ｂ）に示すように、第２の磁性体膜１７３から第１の磁性体膜１７１には、非磁性絶縁膜１７２の厚さｄよりも薄いｄ’の領域をトンネルしたキャリアによって、ファウラー・ノルドハイム（Fowler-Nordheim ）電流が流れる。
【０１８１】
従って、第２の磁性体膜１７３に負電圧−Ｖを印加した場合（図１８（ｂ））、正電圧Ｖを印加した場合（図１８（ａ））よりも、より大きな電流が流れる。従って、絶対値が等しく向きが異なる電圧を第１の磁性体膜１７１と第２の磁性体膜１７３との間に加えることによって、電流の向きによって抵抗値に差を持たせることができる。
【０１８２】
また、第１の磁性体膜１７１と第２の磁性体膜１７３との間の電圧差Ｖ’（＜Ｖ）が、両方向の電流ともダイレクトトンネリングするような場合であっても、やはりトンネル電流の方向によって非対称性が存在する。
【０１８３】
これを、正電圧Ｖ’が加えられた場合（図１９（ａ））と、負電圧−Ｖ’が加えられた場合（図１９（ｂ））で説明する。なお、説明を簡単にするために、ｑＶ’＝ｑΦ2 −ｑΦ1 とし、ｑΦ1 ＝ｑΦ2 ／２とする。ここで、ＷＫＢ近似では、ポテンシャルバリアをｘ方向に通過する電子のトンネル確率Ｐは、トンネルする距離をｄ、位置ｘにおける電子の減衰定数をｋ（ｘ）として、
【数９】
で与えられる。ここで、図１９（ａ）において、フェルミ面の電子がトンネルすることを考えると、ｋ（ｘ）は、位置ｘにおける前記電子の障壁高さＥ’を用いて、電子の有効質量をｍ、プランク定数をｈとして、
２π（２ｍＥ’）0.5 ／ｈ
となる。そこで、図１９（ａ），（ｂ）の場合にトンネル確率Ｐの指数の中の項を計算すると、位置ｘにおける障壁高さＥ’が異なるために、前者は後者の１．０６倍あり、より電流が減少する。
【０１８５】
従って、トンネル障壁に非対称性がある場合には、障壁幅が等しい場合にもトンネル電流に非対称性が生じ、電流の向きによって抵抗値に差を持たせることができる。
【０１８６】
次に、本実施形態の具体的なＴＭＲメモリセルの構成を説明する。図２０は、本発明の第２実施形態に係わる磁気記憶装置の具体的な構成を示す図である。図２０（ａ）は平面図を、図２０（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図２０（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。
【０１８７】
絶縁層２０１中に、Ｂ−Ｂ’方向に沿って２本のデータ選択線２０２が形成されている。各データ選択線２０２上に、データ選択線２０２の長手方向に沿った方向に、第１のバリアメタル層２０３が形成されている。第１のバリアメタル層２０３の膜厚が厚く形成された領域上に、強磁性体からなる第１の磁性体膜２０４，非磁性絶縁膜２０５，強磁性体からなる第２の磁性体膜２０６，及び第２のバリアメタル層２０７が積層されている。
【０１８８】
そして、第２のバリアメタル層２０７の表面とほぼ同じ高さに、素子分離絶縁膜２０８が形成されている。そして、第２のバリアメタル２０７及び素子分離絶縁膜２０８上に、Ａ−Ａ’方向に沿ってデータ転送線１４が形成されている。
【０１８９】
本実施形態で必要なのは、非磁性絶縁膜２０５と第２の磁性体膜２０６との障壁高さが、非磁性絶縁膜２０５と第１の磁性体膜２０４との障壁高さと異なり、非磁性絶縁膜２０５の障壁が第１の磁性体膜２０４と第２の磁性体膜２０６との印加電圧が０Ｖである場合に非対称になることである。
【０１９０】
なお、非磁性絶縁膜２０５としては、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を用いることが可能である。
【０１９１】
なお、第１の磁性体膜２０４としては、例えば、厚さ５００〜０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ及びこれらの積層膜を用いることが可能である。また、第２の磁性体膜２０６としては、厚さ５００〜０．５ｎｍの、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅ等の積層膜を用いることが可能である。
【０１９２】
なお、第２の磁性体膜２０６の非磁性絶縁膜２０５に対する障壁と、第１の磁性体膜２０４の非磁性絶縁膜２０５に対する障壁とが異なる値を持つよう、第２の磁性体膜２０６と第１の磁性体膜２０４と異なる材料又は組成のものを選択する必要がある。
【０１９３】
第１の磁性体膜２０４及び第２の磁性体膜２０６は、非磁性絶縁膜２０５を挟んでおり、第１の磁性体膜２０４から第２の磁性体膜２０６へと流れる電流、及び第２の磁性体膜２０６から第１の磁性体膜２０４へと流れる電流は、非磁性絶縁膜２０５を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜２０５の伝導電子のスピン緩和長は前記非磁性絶縁膜の膜厚より厚くなる。
【０１９４】
ここで、第１の磁性体膜２０４，非磁性絶縁膜２０５及び第２の磁性体膜２０６が積層された構造が、磁気状態によって抵抗変化が生じるメモリセル１３を構成している。ここで、第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化が平行の場合に、第１の磁性体膜２０４と第２の磁性体膜２０６とのスピンを考慮した状態密度が一致するため、非磁性体膜２０５を介して第１の磁性体膜２０４と第２の磁性体膜２０６との間に流れる電流の抵抗が低くなる。また逆に、それぞれの第１及び第２の磁性体膜２０４，２０６の磁化方向が反平行な場合、非磁性絶縁膜２０５を介して第１の磁性体膜２０４と第２の磁性体膜２０６とに流れる電流の抵抗が最も高くなる。
【０１９５】
また、第２の磁性体膜２０６に第１の磁性体膜２０４に比べてＶの電圧を印加した場合に流れる電流は、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの電圧を印加した場合に流れる電流と異なる値を持つ。
【０１９６】
また、磁気記憶部中心部分でデータ転送線１４に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第１の磁性体膜２０４及び第２の磁性体膜２０６の膜厚を厚くすることによって、ネール磁壁の厚さよりもデータ転送線の幅を大きくすることが望ましい。
【０１９７】
また、第２のバリアメタル層２０７は、例えば、厚さ１〜１００ｎｍのＴａＮやＴｉＮ、ＴａＷからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線１４は、例えば厚さ５０〜１０００ｎｍからなるＷ、Ａｌ、ＡｌＣｕまたはＣｕから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。
【０１９８】
第１のバリアメタル層２０３は、例えば厚さ１〜１００ｎｍのＴａＮやＴｉ、ＴｉＮ、ＴａＷからなり、上部構造からの不純物汚染を防ぎ配線間の密着性を向上する役割がある。また、データ選択線２０２は、例えば厚さ５０〜１０００ｎｍからなるＴｉ、Ｗ、Ｃｕ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、Ｗ、Ａｌ、ＡｌＳｉから形成される。
【０１９９】
図２０において、隣接する２本のデータ選択線２０２にそれぞれ、メモリセルが１つ形成され、１つのデータ転送線１４に並列接続されている。この１つのデータ転送線１４に並列接続されているメモリセル１３において、第２の磁性体膜２０６と第１の磁性体膜２０４の積層の順番が一致している。
【０２００】
また、絶縁層２０１及び素子分離絶縁膜２０８は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる絶縁膜層である。ここで、本実施形態では、第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化容易方向がデータ選択線２０２と平行に形成されている。第１の磁性体膜２０４及び第２の磁性体膜２０６に、磁化容易方向を形成する方法としては、例えばＮｉＦｅでは、磁化容易方向に磁場を印加しながら膜堆積を行うことによって５〜１５Ｏｅ程度の異方性磁界を作りつけることができる。第１の磁性体膜２０４及び第２の磁性体膜２０６の磁化の向きを全体として前記磁化容易方向に沿って１つの向き及び逆の向きに記憶することによって、例えば、２つの状態、すなわち、１ビットの論理情報を記憶している。
【０２０１】
次に、図２１，２２を用いて、本実施形態のＴＭＲメモリセルの製造工程を説明する。なお、図２１，２２における（ａ），（ｂ）、（ｃ）に示す部位は、それぞれ図２０（ａ），（ｂ），（ｃ）に示した部位に対応している。
【０２０２】
先ず、図２１に示すように、基体（不図示）上に例えばシリコン酸化膜またはシリコン窒化膜，ＰＳＧ，ＢＰＳＧからなる絶縁層２０１が、例えば厚さ５０〜１０００ｎｍ堆積されたものを用意する。
【０２０３】
次いで、配線が形成される領域に開口部を有するマスクパターンを形成した後、マスクパターンをマスクに絶縁膜２０１をエッチングし、例えば深さ４０〜８００ｎｍの溝を形成する。エッチングの際、絶縁層２０１は、エッチング溝の下部に残っているのが望ましい。
【０２０４】
さらに、Ｔｉ、ＴｉＮ、ＴｉＳｉ、ＷＳｉ、Ｗ、ＣｕまたはＡｌ、ＡｌＳｉから形成された導電体材料を、例えば、厚さ５０〜１０００ｎｍ堆積した後、ＣＭＰまたはエッチバックすることによって、溝にデータ選択線２０２を埋め込み形成する。なお、データ選択線２０２としては、単一組成の膜ではなく、例えば、バリアメタルとなるＴｉＮやＴｉ、Ｔａ、ＴａＮまたはその積層膜を、例えば、１〜７０ｎｍ堆積して、その後に、ＡｌやＷ、ＡｌＳｉ、ＡｌＣｕＳｉなどを堆積してもよい。
【０２０５】
なお、この形成方法の代わりに、絶縁層２０１の一部となる第１の絶縁膜及びデータ選択線２０２となる導電体材料を順次全面に堆積した後、パターンニングしてデータ選択線２０２の一部を部分的に残し、さらに、絶縁層２０１の一部となる第２の絶縁膜を堆積し、ＣＭＰまたはエッチバックによって、データ選択線２０２が形成されていない部分に第２の絶縁膜を埋め込み形成し、第１の絶縁膜と第２の絶縁膜とから絶縁層２０１を形成してもよい。
【０２０６】
次いで、図２２に示すように、ＴａＮやＴｉ、ＴｉＮ、ＴａＷからなる導電体材料を厚さ１〜１００ｎｍ堆積した後、パターニングを行って少なくともデータ選択線２０２を含む領域上に導電体材料を残し、第１のバリアメタル層２０３を形成する。なお、各データ選択線２０２上の第１のバリアメタル層２０３はそれぞれ分離されている。
【０２０７】
そして、第１の磁性体膜２０４となる、Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ，またはこれらの積層膜を厚さ５００〜０．５ｎｍ、例えばスパッタリング方法によって堆積する。そして、非磁性絶縁膜２０５となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ０．２〜５０ｎｍ、ＣＶＤまたはスパッタリングによって堆積する。次に、第２の磁性体膜２０６となる、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を厚さ５００〜０．５ｎｍを、例えば、ＣＶＤまたはスパッタリングによって堆積する。さらに、第２のバリアメタル層２０７として、例えばＴａＮやＴｉＮ、ＴａＷまたはその積層膜を厚さ１〜１００ｎｍで、例えば、ＣＶＤまたはスパッタリングによって形成する。
【０２０８】
この後、絶縁層２０１上の積層構造物をパターニングし、データ選択線２０２上に第１のバリアメタル層２０３が形成され、第１のバリアメタル層２０３上の一部に選択的に、第１の磁性体膜２０４，非磁性絶縁膜２０５，第２の磁性体膜２０６及び第２のバリアメタル層２０７が形成された構造を得る。
【０２０９】
この後、シリコン酸化膜，シリコン窒化膜，チタン酸化膜又はアルミ酸化膜を厚さ３〜１１００ｎｍ全面に堆積した後、例えば、第２のバリアメタル層２０７が表面に出るまでＣＭＰまたはエッチバックすることによって素子分離絶縁膜２０８を埋め込み形成する。さらに、例えば、Ｗ，Ａｌ，ＡｌＣｕ又はＣｕを厚さ５０〜１０００ｎｍ全面堆積した後、パターニングすることでデータ転送線１４を形成する。
【０２１０】
本実施形態の回路構成としては、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて＋Ｖの正電圧を印加した場合に流れる電流が、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの負電圧を印加した場合に流れる電流よりも小さい場合には、第１実施形態の図１に示した回路図で、整流素子１２と磁気メモリセル１３とを、本実施形態の磁気メモリセル１３に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図２と同じでよい。
【０２１１】
また、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて＋Ｖの正電圧を印加した場合に流れる電流が、第２の磁性体膜２０６に第１の磁性体膜２０４に比べて−Ｖの負電圧を印加した場合に流れる電流よりも大きい場合には、第１実施形態の変形例１の図１０に示した回路図で、整流素子１２とメモリセル１３とを、第２実施形態のメモリセル１３に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図１１と同じでよい。
【０２１２】
本実施形態では、半導体基板が無くても、整流素子をメモリセルとを絶縁膜中に集積でき、配線層にメモリセルが実現できる。よって、配線層と積層してセンスアンプなどの半導体回路を形成し、例えば前記半導体回路に積層してメモリセルを形成することで、より周辺回路を含めたメモリセルの面積を小さくすることができる。さらに、メモリセルを複数層に渡って積層することも可能である。
【０２１３】
また、データ転送線とデータ選択線に抵抗の低い金属配線を用いて、クロスポイントセルが実現できる。よって、より、基板と配線との間の容量が低減し、容量を充電するための電荷が低減するため、より高速及び低消費電力なメモリセルが実現できる。さらに、金属配線は半導体配線よりも、同断面積で抵抗が小さいため、より寄生抵抗を小さくでき、一つのデータ転送線及びデータ選択線に接続されるメモリセルの接続個数を増大させることができる。
【０２１４】
（変形例１）
図２３は、第２実施形態の変形例１に係わるＴＭＲメモリセルのバンドダイアグラムを示す図である。図２３のバンドダイアグラムは、図１７のバンドダイアグラムに対応するものであるが、非磁性絶縁膜２３１が、バリア高さの異なる多層膜で形成されており、第１の磁性体膜１７１と第２の磁性体膜１７３に対して非対称なバリアを形成している。
【０２１５】
ここで、例えば、第１の磁性体膜１７１に接する第１の非磁性絶縁膜２３１ａの障壁高さとしてはｑΦ1 となっている。一方、第２の磁性体膜１７３に接する第２の非磁性絶縁膜の障壁高さは、ｑΦ2 となっており、ｑΦ1 とは異なる。
【０２１６】
第２の非磁性絶縁膜２３１ｂと第１の非磁性絶縁膜２３１ａの組み合わせとしては、例えば、シリコン酸化膜とシリコン窒化膜、シリコン窒化膜とタンタル酸化膜、シリコン窒化膜とチタン酸化膜、シリコン窒化膜とＢＳＴＯ強誘電体膜、シリコン酸化膜とタンタル酸化膜，シリコン酸化膜とチタン酸化膜等が挙げられる。
【０２１７】
本変形例の場合、第１の磁性体膜１７１と第２の磁性体膜１７３とが、同じ材料で形成されていてもよく、例えば、第１及び第２の磁性体膜１７１，１７３の材料としては、例えば、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＴａＺｒ、ＣｏＮｂＺｒ、ＦｅＴａＮまたは、ＣｏＺｒＮｂ／ＮｉＦｅ／ＣｏＦｅなどの積層膜を用いることが可能である。
【０２１８】
図２４に本発明の本変形例の具体的な構造例を示す。図２４（ａ）は平面図、図２４（ｂ）は同図（ａ）のＡ−Ａ’部の断面図を、図２４（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図である。なお、図２４において、図２０と同一の部分には同一符号を付し、詳しい説明は省略する。
【０２１９】
本変形例の特徴は、図２２に示したＴＭＲメモリセルの非磁性絶縁膜２０５の代わりに、障壁高さが異なる２層の絶縁膜、第１の非磁性絶縁膜２４５ａ及び第２の非磁性絶縁膜２４５ｂが形成されていることである。
【０２２０】
第１の非磁性絶縁膜２４５ａと第２の非磁性絶縁膜２４５ｂの材料が異なるため、第２の磁性体膜２０６と第２の非磁性絶縁膜２４５ｂとの障壁高さが、第１の非磁性絶縁膜２４５ａと第１の磁性体膜２０４との障壁高さと異なり、第１の非磁性絶縁膜２４５ａの障壁が第１の磁性体膜２０４と第２の磁性体膜２０６との印加電圧が０Ｖである場合にトンネル絶縁膜のバンドダイアグラムが非対称になる。
【０２２１】
本変形例の磁気記憶装置の製造方法は、第２実施形態で説明した製造方法とほぼ同一であるが、非磁性絶縁膜２０５を堆積する代わりに、例えば、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第１の非磁性絶縁膜２４５ａと、厚さ０．２〜５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第２の非磁性絶縁膜２４５ｂとを順次堆積すればよい。なお、第１の非磁性絶縁膜２４５ａと第２の非磁性絶縁膜２４５ｂとは、それぞれ第１及び第２の磁性膜２０４，２０６に対して、異なる障壁高さを与えるように選ばれる。
【０２２２】
本変形例では、第１の磁性体膜２０４と第２の磁性体膜２０６とが同じ組成の磁性膜であっても、第１及び第２の磁性膜２４５ａ，２４５ｂを適当に選ぶことによって、非対称なトンネルバリアを形成することができる。
【０２２３】
従って、第１及び第２の磁性体膜２０４，２０６の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。また、非磁性絶縁膜が、積層膜で形成されているので、非磁性トンネル絶縁膜のピンホールなどの点欠陥を通じた絶縁破壊やリーク電流の問題も、積層膜を構成するそれぞれ膜のピンホールの位置が変わるため、小さくすることができる。
【０２２４】
（変形例２）
図２５は、第２実施形態の変形例２に係わるＴＭＲメモリセルの構成を示す断面図である。
【０２２５】
表面がほぼ平坦な第１の磁性体膜２５１上に、表面に凹凸を有する非磁性絶縁膜２５２が形成されており、更にその上に第２の磁性体膜２５３が形成されている。
【０２２６】
非磁性絶縁膜２５２に形成された凹凸の曲率半径ｒは、非磁性絶縁膜２５２の平均厚さをｄとして、ｒ＜＜ｄとなるように形成されることが望ましく、例えば、１００ｎｍ以下の曲率半径を持つ凹凸となっている。このような条件では、非磁性絶縁膜２５２の電界は、表面の凸凹による電界集中のため、図２６（ａ）のダイアグラムに示すように、第２の磁性体膜２５３付近で大きな傾きを持つ。この電界集中の増加係数は、電界集中がない場合に比べて、ほぼ、ｒ／ｄ×ｌｎ（１＋ｄ／ｒ）に比例するので、ｒ＜＜ｄとなるように形成されることが望ましい。
【０２２７】
図２６において、図２６（ａ）は第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合、図２６（ｂ）は第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合を示している。
【０２２８】
第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合（図２６（ａ））、第２の磁性体膜２５３に接した部分の電界集中のため、第２の磁性体膜２５３のフェルミ面からトンネルするバリア厚さは、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合（図２６（ｂ））に比較して薄くなる。
【０２２９】
従って、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して負の電圧−Ｖを印加した場合（図２６（ａ））には、第２の磁性体膜２５３に第１の磁性体膜２５１に比較して正の電圧＋Ｖを印加した場合（図２６（ｂ））に比較して大きな電流が流れ、印加電圧の絶対値が等しくても、電流の非対称性が生じる。
【０２３０】
また、電流の非対称性を得るには、第１の磁性体膜２５１の凹凸が、第２の磁性体膜２５３のそれよりも大きくなってもよい。ここで、第１及び第２の磁性体膜２５１，２５３としては、例えば、厚さ５００〜０．５ｎｍのＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎやそれらの合金ＮｉＦｅやＣｏＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔ及びこれらの積層膜を用いることが可能である。また、第１の磁性体膜２５１と第２の磁性体膜２５３とは、異なる組成でも良いし、同じ組成でも良い。
【０２３１】
また、非磁性絶縁膜２５２としては、厚さ０．２から５０ｎｍのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜が挙げられる。
【０２３２】
製造方法は、第２実施形態の製造方法とほぼ同一であるが、非磁性絶縁膜２５２を堆積する時に、例えば、表面凹凸が増加する条件で堆積すれば良い。例えばＡｌやｐｏｌｙＳｉ等を窒化または酸化すると絶縁膜となる金属または半導体を、表面凝集が起きる条件で堆積し、その後窒化又は酸化を行うことによって、表面に凹凸を有する非磁性絶縁膜を形成することが可能である。
【０２３３】
本変形例では、第１の磁性体膜２５１と第２の磁性体膜２５３とに同じ組成の磁性膜を用いても、非磁性絶縁膜の表面に凹凸を形成することによって、非対称なトンネルバリアを形成することができる。従って、第１及び第２の磁性体膜２５１，２５３の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。
【０２３４】
さらに、積層膜を非磁性絶縁膜として用いる変形例１と異なり、非磁性絶縁膜を単層膜で形成することができ、第１の非磁性絶縁膜と第２の非磁性絶縁膜との成長界面の汚染の影響がない。
【０２３５】
［第３実施形態］
図２７は、ＴＭＲメモリセル１３の典型的な電流−電圧特性を示す特性図である。ＴＭＲメモリセル１３に流れるトンネル電流Ｉは、端子間の電圧Ｖの増加に応じてトンネル電流に寄与できる状態密度が増加するため、電圧Ｖに比例せず、より増加する現象が一般的に生じる。従って、ＴＭＲメモリセルでは、その両端に印加する電圧が大きければ等価抵抗Ｖ／Ｉが小さく、電圧が小さければ等価抵抗Ｖ／Ｉが大きくなる。
【０２３６】
図２８は、上述した特徴を引き出すように形成された、ＴＭＲメモリセルの読み出し回路を示す図である。なお、図２８において、図１と同一な部分には同一符号を付し、その詳細な説明を省略する。
【０２３７】
本回路では、選択メモリセル１３sel 及び非選択メモリセル１３unsel は、図２７に示すように、ＴＭＲメモリセルの両端に印加する電圧が大きい場合に、等価抵抗Ｖ／Ｉが小さく、電圧が小さい場合の等価抵抗Ｖ／Ｉが大きくなるようになっている。
【０２３８】
データ転送線１４の一方は、トランジスタ２８１のソース・ドレイン層の一端に接続されている。また、トランジスタ２８１のソース・ドレイン層のもう他端は、例えば、差動センスアンプ１６の入力端子１７に接続されている。さらに、トランジスタ２８１のゲート電極は、トランジスタ２８１のしきい値よりも高い電圧Ｖｃを持つ電圧ノードに接続されている。なお、トランジスタ２８１のしきい値をＶthとして、Ｖc −Ｖth＜（後述するトランジスタ２８２のドレイン電圧）が成立するようにＶc が定められている。
【０２３９】
さらに、センスアンプの入力端子１７は、ｎ型ＭＩＳＦＥＴからなるトランジスタ２８２のソース電極に接続されている。また、トランジスタ２８２のドレイン電極は、例えば電圧ＶDDの一定電圧の電圧ノードと接続されている。この電圧ＶDDは、データ選択線１１の電圧の最大値にトランジスタ２８１のしきい値を加えた値以下で、且つデータ選択線１１の電圧の最小値以上となっている。
【０２４０】
以上のような構成にすることで、読み出し時のデータ転送線１４の電圧と非選択データ選択線１１unsel の電圧との差をデータ転送線１４の電圧と選択データ選択線１１sel の電圧との差より低く保つことによって、非選択メモリセル１３unsel の等価抵抗を高く保ちつつ、選択メモリセル１３sel の等価抵抗を低くすることができ、読み出し信号電圧振幅ΔＶを従来よりも大きく確保することができる。
【０２４１】
なお、非選択メモリセル１３unsel の抵抗を選択メモリセル１３sel の抵抗よりも高く保つことにより、読み出し信号振幅ΔＶが増大し非選択メモリセル１３unsel の記憶状態による擾乱を受けることが少なくなることは、第１実施形態において（Ｒunselmax＋ＲB ）＞（Ｒsel ＋ＲF ）となるようにＲB とＲF とを調整することによって、式（１０）のΔＶ”よりもより大きなΔＶ”を得ることができることを示したことで明らかであるので、説明を省略する。
【０２４２】
次に、本回路の動作を図２９のタイミングチャートを用いて説明する。
先ず、選択データ選択線１１sel 及び非選択データ選択線１１unsel を、後述するデータ転送線１４のプリチャージ電圧Ｖc −Ｖthにすることによって、データ転送線１４からデータ選択線１１に流れる電流を減少させ、データ転送線１４の電圧ＶBLが速やかにＶc −Ｖthとなるようにする。
【０２４３】
次に、トランジスタ２８２のゲート電圧Ｖpre を０ＶからＶbiasにした後、再び０Ｖとすることによって、トランジスタ２８２をｏｎ状態にし、データ転送線１４の電位ＶBLをプリチャージ電圧に充電する。このプリチャージ電圧は、トランジスタ２８１のしきい値をＶthとすると、Ｖc −Ｖthとなり、トランジスタ２８１はｏｆｆ状態となり、差動センスアンプ１６の入力端子１７の電位Ｖinはトランジスタ２８２のドレイン電圧であるＶDDとなる。
【０２４４】
次いで、選択データ選択線１１sel の電位ＶWLsel をプリチャージ電圧よりも低い電圧である、例えば０Ｖにし、選択メモリセル１３sel に電流を供給する。この時、非選択データ選択線１１unsel の電位ＶWLunsel は、プリチャージ電圧以上の電圧に保ったままとする。
【０２４５】
選択メモリセル１３sel に電流を供給した際、選択メモリセル１３sel のデータ状態が“０”の場合は、“１”の場合よりも抵抗が低いため、データ転送線１４の電圧ＶBLは、データ状態が“０”の場合は“１”の場合よりも電圧降下量が大きくなる。
【０２４６】
この後、データ転送線１４の電位ＶBLが低下するため、トランジスタ２８１が再びｏｎ状態となり、差動センスアンプ１６からデータ転送線１４に電流が流れる。ここで、トランジスタ２８１に流れる電流Ｉは、トランジスタ２８１が飽和領域で動作しているため、（Ｖc −Ｖth−ＶBL）2 に比例する。そのため、ＶBLが（Ｖc −Ｖth）より小さくなるのに従って、トランジスタ２８１のコンダクタンスがより大きくなる。
【０２４７】
従って、選択データ選択線１１sel から流れる電流によってデータ転送線１４の電位ＶBLが低下すると、トランジスタ２８１に流れる電流が増大し、データ転送線１４の電位ＶBLをＶc −Ｖthに維持しようとする。そこで、データ転送線１４の電位ＶBLが低下するのを防止することができる。
【０２４８】
従って、読み出し動作の間、データ転送線１４と非選択データ選択線１１unsel の間の電位差を従来例よりも小さく保つことができ、非選択メモリセル１３unsel の抵抗ばらつきによる読み出しマージンの低下を抑えることができる。
【０２４９】
また、データ転送線１４の電位Ｖ BLがより一定になるため、データ転送線１４と非選択データ選択線１１unsel との間の電位差を読み出し動作の間、従来よりも一定に保つことができる。従って、選択メモリセル１３sel に印加される電圧をより一定にすることができ、読み出し動作をより安定に行うことができる。
【０２５０】
一方、入力端子１７の電圧は、トランジスタ２８２によるプリチャージ以後、選択メモリセル１３sel を経て供給される電流による放電によって低下する。この低下量をΔＶa 、入力端子１７の容量をＣ、メモリセル１３sel に流れる電流をＩ、選択データ選択線１１sel を選択してからの経過時間をｔとすると、データ転送線１４がトランジスタ１８３に流れる電流でほぼ（Ｖc −Ｖth）に再充電された場合に、ΔＶa ＝Ｉｔ／Ｃで表せる。
【０２５１】
従って、入力端子１７の容量Ｃを十分小さくすることで、入力端子１７の電圧の低下量ΔＶa を大きくすることができ、データ転送線１４の容量に依存せず、大きな信号出力を入力端子１７で取り出すことができる。
【０２５２】
なお、本発明は、上記実施形態に限定されるものではない。例えば、非磁性絶縁膜や素子分離絶縁膜等の絶縁膜としては、熱酸化によって形成された酸化膜、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜、スパッタ法等の成膜手法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜であってもよいし、またこれらを組み合わせて形成されたものであってもよい。また、絶縁膜自体は、磁性膜や金属膜を絶縁膜に変換するこれら以外の方法、例えば堆積した磁性膜に酸素イオンを注入する方法や、堆積した磁性膜を酸化する方法を用いてもかまわない。また、もちろん、レジスト，Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ，シリコン窒化膜，タンタル酸化膜、またはＡｌ2 Ｏ3 の単層膜、或いはそれらの複合膜を用いることもできる。
【０２５３】
また、第１及び第２の磁性体膜は、希薄磁性半導体であるＨｇＭｎＴｅやＣｄＭｎＳｅ、ＩｎＭｎＡｓ、ＧａＭｎＡｓでも良い。この場合、非磁性絶縁膜としては、ｎ型またはｐ型にドープしたＨｇＣｄＴｅ、ＩｎＧａＡｓでもよい。また、第１及び第２の磁性体膜は、ＭｎＦｅ2 Ｏ4 、Ｆｅ3 Ｏ4 、ＣｏＦｅ2 Ｏ4 、ＮｉＦｅ2 Ｏ4 などのスピネルフェライトでもよい。また、第１の磁性体膜と第２の磁性体膜との上下関係は入れ替えてもかまわない。
【０２５４】
また、第１及び第２の磁性体膜に挟まれた非磁性絶縁膜は、半導体膜でも良く、前記磁性体膜の面抵抗よりも絶縁膜の面抵抗の方が大きくなればよい。
【０２５５】
さらに、第１及び第３実施形態のＴＭＲメモリセル構造の第１の磁性体膜，非磁性絶縁膜及び第２の磁性体膜の積層構造を、グラニュラー薄膜で置き換えてもよい。グラニュラー膜の構成としては、例えば、非磁性絶縁膜としてＡｌ2 Ｏ3 やＳｉＯ2 ，ＭｇＯ，ＨｆＯ2 などからなる非磁性絶縁体母相中に、Ｃｏ等の強誘電体材料からなる直径０．１μｍ以下の第１の磁性粒子と、第１の磁性粒子と保持力が異なり、直径０．１μｍ以下のＦｅ等の磁性粒子とを分散させた構造にするとよい。すると、第１の磁性体膜と第２の磁性体膜との磁化ベクトルの配列変化に応じて抵抗変化が生ずる。
【０２５６】
グラニュラー膜では、磁性粒子の間隔によって抵抗変化量が決まるので、グラニュラー膜の薄膜は、非磁性絶縁膜ほど薄くする必要がなく、１０ｎｍ程度でもよい。このため、より成膜条件のばらつきを抑えることができる。
【０２５７】
本実施形態では、トランジスタ１５，１９，２８２としてｎ型ＭＩＳＦＥＴを用いたが、ゲート入力を反転すれば、ｐ型ＭＩＳＦＥＴを用いてもよい。また、ｎ型ＭＩＳＦＥＴでなく、例えばｎｐｎバイポーラトランジスタでもよいし、ｐｎｐバイポーラトランジスタでもよい。
【０２５８】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０２５９】
【発明の効果】
以上説明したように本発明によれば、データ転送線とデータ選択線に、整流作用を有する素子を挿入することによって、データ転送線に複数のＴＭＲメモリセルを接続しても、大きな読み出し信号を得つつ高集積化を図ることができる。
【０２６０】
また、その電流出力端子の一端が前記データ転送線に接続され、しきい値がＶthであるトランジスタと、このトランジスタの制御入力端子に電圧Ｖc を供給する電圧ノードとを具備しする磁気記憶装置において、メモリセルからのデータの読み出し動作時、該トランジスタの電流出力端子の他端の電圧を、Ｖc −Ｖthより高くすることによって、データ転送線に複数のＴＭＲメモリセルを接続しても、大きな読み出し信号を得つつ高集積化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＴＭＲメモリセルのメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図。
【図２】図１の回路の読み出し動作を説明するためのタイミングチャートを示す図。
【図３】第１実施形態に係わる磁気記憶装置のメモリセルブロックの構成を示す図。
【図４】図３のメモリセルブロックの製造工程を示す工程図。
【図５】図３のメモリセルブロックの製造工程を示す工程図。
【図６】図３のメモリセルブロックの製造工程を示す工程図。
【図７】図３のメモリセルブロックの製造工程を示す工程図。
【図８】ｐ型ＭＩＳＦＥＴを図３に示したメモリセルブロックと同時形成した場合の構成を示す図。
【図９】データ転送線をゲート電極とｐ型ソース・ドレイン層に対する配線層として用いた例を示す図。
【図１０】変形例１に係わる磁気記憶装置のメモリセルブロックを含む読み出し回路の構成を示す図。
【図１１】図１０の回路の動作を説明するためのタイミングチャートを示す図。
【図１２】図１０に示した磁気記憶装置のメモリセルブロックの具体的な構成を示す図。
【図１３】図１２のメモリセルブロックの製造工程を示す図。
【図１４】第１実施形態の変形例３に係わるメモリセルマトリクスの読み取り動作を行う回路構成を示す図。
【図１５】図１５の動作を説明するためのタイミングチャートを示す図。
【図１６】図１４の回路図のメモリセルブロックの具体的な構成を示す図。
【図１７】第２実施形態に係わるＴＭＲメモリセル部分の熱平衡状態のバンドダイアグラムを示す図。
【図１８】図１７において、±Ｖの電圧を印加した場合のＴＭＲメモリセルのバンドダイアグラムを示す図。
【図１９】図１７において、±Ｖ’（＜Ｖ）の電圧を印加した場合のＴＭＲメモリセルのバンドダイアグラムを示す図。
【図２０】第２実施形態に係わる磁気記憶装置のＴＭＲメモリセルの構成を示す図。
【図２１】図２０に示したＴＭＲメモリセルの製造工程を示す図。
【図２２】図２０に示したＴＭＲメモリセルの製造工程を示す図。
【図２３】第２実施形態の変形例１に係わるＴＭＲメモリセルのバンドダイアグラムを示す図。
【図２４】図２３のＴＭＲメモリセルの具体的な構成を示す図。
【図２５】第２実施形態の変形例２に係わるＴＭＲメモリセルの構成を示す断面図。
【図２６】図２５に示したＴＭＲメモリセルに電圧を印加した場合のダイアグラムを示す図。
【図２７】ＴＭＲメモリセルの典型的な電流−電圧特性を示す特性図。
【図２８】第３実施形態に係わるＴＭＲメモリセルの読み出し回路を示す図。
【図２９】図２８の回路の動作を説明するためのタイミングチャートを示す図。
【図３０】従来のＴＭＲメモリセル，データ選択線及びデータ転送線の構成を示す模式図。
【図３１】従来のメモリセルマトリクスを形成した回路図を模式的に示す図。
【図３２】データ転送線１４に並列にｍ個のメモリセルが接続された場合、メモリセルのデータを読み出す際の等価回路を示す図。
【符号の説明】
１１…データ選択線
１２…整流素子
１３…メモリセル
１４…データ転送線
３１…基板
３１…ｐ型シリコン基板
３２…ｎ+ 型シリコン層
３３…ｎ型シリコン層
３４…素子分離絶縁膜
３５…導電体層
３６…第１のバリアメタル層
３７…ショットキーダイオード
３８…第２の素子分離絶縁膜
３９…第１の磁性体膜
４０…非磁性絶縁膜
４１…磁性体膜
４２…第２のバリアメタル層
４３…第３の素子分離絶縁膜
８１…ゲート絶縁膜
８２…ゲート電極
８３…ｐ型ソース・ドレイン層
１０１…ｐｎ接合ダイオード
１２１…ｎ型シリコン基板
１２２…ｐ+ 型シリコン層
１２３…ｐ型シリコン層
１２４…ｎ型シリコン層
１３１…絶縁体層
１７１…第１の磁性体膜
１７２…非磁性絶縁膜
１７３…第２の磁性体膜
１８３…トランジスタ
２０１…絶縁層
２０２…データ選択線
２０３…第１のバリアメタル層
２０４…第１の磁性体膜
２０５…絶縁膜
２０５…非磁性絶縁膜
２０６…第２の磁性体膜
２０７…第２のバリアメタル層
２０８…素子分離絶縁膜
２３１…非磁性絶縁膜
２４５ａ，ｂ…非磁性体絶縁膜
２５１…第１の磁性体膜
２５２…非磁性体絶縁膜
２５３…第２の磁性体膜
Claims (2)
- 第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、
前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成が厚さ方向に変化する膜からなることを特徴とする磁気記憶装置。 - 第１の磁性体と第２の磁性体との間に非磁性体絶縁膜が形成された複数のメモリセルと、前記複数のメモリセルの第１の磁性体に電気的に共通に接続されたデータ転送線とを具備し、
前記複数のメモリセルは、前記データ転送線と複数のデータ選択線とが交差する位置に形成され、前記第１の磁性体に対する前記非磁性体絶縁膜の障壁高さは、前記第２の磁性体に対する前記非磁性体絶縁膜の障壁高さと異なり、前記非磁性体絶縁膜は組成の異なる積層膜から形成されていることを特徴とする磁気記憶装置。
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