JP7330360B2 - 磁気メモリ構造およびデバイス - Google Patents

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Description

本出願は、メモリ技術の分野に関し、詳細には、スピン軌道トルク磁気抵抗性ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）の方法および装置に関する。
スピン軌道トルク磁気抵抗性ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）は、低書込電力、高速読出速度、ゼロ漏洩、およびＣＭＯＳプロセスとの互換性を有する不揮発性メモリの１つのタイプである。ＳＯＴ－ＭＲＡＭは、重金属層上に配置される磁気トンネル接合（ＭＪＴ）を備える。ＭＴＪは、基準層、トンネルバリア層、および自由層を含み、トンネルバリア層は、基準層と自由層によって挟まれる。トンネルバリア層は、薄い絶縁層からなる。基準層および自由層は、強磁性体である。基準層の磁化方向が固定される一方で、自由層の磁化方向は切換可能である。
ＭＴＪのトンネルバリア層は、量子トンネル現象に起因して、その両端間に電流が流れることができるように設計される。トンネル磁気抵抗効果は、ＳＯＴ－ＭＲＡＭデバイスの読出動作のために使用される。ＭＴＪの２つの固有抵抗レベルが存在することができる。基準層と自由層の磁化状態が平行であるとき、抵抗は比較的低い。基準層と自由層の磁化状態が逆平行であるとき、抵抗は比較的高い。２つの固有抵抗レベルによってデータを記憶することが可能になる。たとえば、比較的低い抵抗レベルがデータ「１」に対応してよく、比較的高い抵抗レベルがデータ「０」に対応してよい。
ＳＯＴ－ＭＲＡＭデバイスの書込動作は、自由層の磁化の方向を変えることによって実施される。スピンホール効果（ＳＨＥ）の結果として、電流を伝達する導体の横方向境界で、電流がスピン蓄積を誘起する。ＳＯＴ－ＭＲＡＭデバイスでは、自由層は、重金属層上に配置される。電流が重金属層に沿って流れると、横断方向にスピン流が作られる。この場合、トルクまたはスピン軌道トルク（ＳＯＴ）が誘起され、ＳＯＴは、ＳＨＥおよび／またはＲａｓｈｂａ効果に基づいて自由層中の磁化に作用する。そのため、自由層の磁化の方向を切り換えることができ、このことは、重金属層を通して電流を注入することによって、自由層の中に情報を書き込むことができることを意味する。通常のＳＯＴ－ＭＲＡＭは、単一レベルメモリデバイスである。たとえば、通常のＳＯＴ－ＭＲＡＭは、データ「０」または「１」だけを記憶するため使用され、これは、マルチレベルメモリデバイスではなく、高密度メモリ用途には実用性が低い。
開示される方法およびシステムは、上で記載された１つまたは複数の問題および他の問題を解決することを対象とする。
本開示の一態様では、メモリデバイスは、制御回路およびメモリ構造の少なくとも１つのアレイを備えることができる。制御回路がメモリデバイスを制御することができる。各メモリ構造は、金属層および金属層上に配置される第１の磁気トンネル接合（ＭＴＪ）を備えることができる。金属層は、第１の領域および第２の領域を含むことができる。第１の領域の少なくとも第１の部分の電気抵抗率は、第２の領域の電気抵抗率とは異なる。第１の磁気トンネル接合（ＭＪＴ）は、金属層に隣接する第１の自由層、第１の自由層に隣接する第１のバリア層、および第１のバリア層に隣接する第１の基準層を備えることができる。第１の自由層は、金属層の第１の領域と接触する。第１の自由層の磁化の方向は、金属層に沿って流れる電流の影響下で、第１の方向と第２の方向の間で切換可能である。第１のバリア層は、電気絶縁材料を含む。第１の自由層は、金属層と第１のバリア層の間に配置される。第１の基準層の磁化の方向は、第１の方向または第２の方向に沿ったままである。第１のバリア層は、第１の自由層と第１の基準層の間に配置される。
本開示の別の態様では、方法は、基板上に金属層を堆積するステップと、イオン注入プロセスを実施するステップと、自由層を堆積するステップと、バリア層を堆積するステップと、基準層を堆積するステップと、金属層上に複数の第１の磁気トンネル接合（ＭＴＪ）および複数の第２の磁気トンネル接合（ＭＴＪ）を形成するステップと、メモリ構造のアレイを形成するステップとを含むことができる。金属層は、複数の第１のコンタクト領域および複数の第２のコンタクト領域を備えることができる。各第１のコンタクト領域は、第２のコンタクト領域のうちの１つに隣接することができる。各第１のコンタクト領域の少なくとも一部は、イオン注入プロセスによって処理することができる。各第１の磁気トンネル接合（ＭＴＪ）は、第１のコンタクト領域のうちの１つに隣接することができる。各第２の磁気トンネル接合（ＭＴＪ）は、第２のコンタクト領域のうちの１つに隣接することができる。各メモリ構造は、第１の磁気トンネル接合（ＭＴＪ）のうちの１つおよび第２の磁気トンネル接合（ＭＴＪ）のうちの１つを備えることができる。
本開示の別の態様では、電子デバイスは、マイクロプロセッサ、メモリデバイス、コントローラ、出力モジュール、および入力モジュールを備えることができる。コントローラがメモリデバイスを制御することができる。メモリデバイスは、メモリ構造の少なくとも１つのアレイを備えることができる。各メモリ構造は、金属層上に配置される少なくとも第１の磁気トンネル接合（ＭＴＪ）を備えることができる。金属層は、第１の領域および第２の領域を含むことができる。第１の領域の少なくとも第１の部分の電気抵抗率は、第２の領域の電気抵抗率とは異なる。第１の磁気トンネル接合（ＭＴＪ）は、第１の自由層、第１のバリア層、および第１の基準層を備えることができる。第１の自由層は、金属層の第１のコンタクト領域と接触することができる。第１の自由層は、金属層と第１のバリア層の間に配置することができる。第１のバリア層は、電気絶縁材料を含み、第１の自由層と第１の基準層の間に配置することができる。第１の自由層の磁化の方向は、金属層に沿って流れる電流の影響下で、第１の方向と第２の方向の間で切換可能であってよい。第１の基準層の磁化の方向は、第１の方向または第２の方向に沿ったままであってよい。
本開示の他の態様は、本開示の記載、請求項、および図面に照らして、当業者が理解することができる。
本開示の実施形態によるメモリデバイスを図示する概略ブロック図である。 スピン軌道トルク磁気抵抗性ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）構造を図示する概略構造図である。 スピン軌道トルク磁気抵抗性ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）構造を図示する概略構造図である。 本開示の実施形態によるイオン注入の効果を概略的に図示する図である。 本開示の実施形態によるイオン注入の効果を概略的に図示する図である。 本開示の実施形態によるイオン注入の効果を概略的に図示する図である。 本開示の別の実施形態によるマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態によるマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の実施形態によるマルチレベルＳＯＴ－ＭＲＡＭ構造の製造を図示する概略フローチャートである。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による別のマルチレベルＳＯＴ－ＭＲＡＭ構造を図示する概略構造図である。 本開示の別の実施形態による電子デバイスを図示する概略ブロック図である。
以下では、添付図面を参照して、本開示の実施形態における技術的な解決策を記載する。可能な場合には、同じまたは同様の部分を参照するため、図面を通して同じ参照番号を使用することになる。明らかに、記載される実施形態は、本開示の単なるいくつかの、すべてでない実施形態である。様々な実施形態の特徴は、交換および／または組み合わせることができる。本開示の実施形態に基づいて、創造的な努力なしに、当業者によって得られる他の実施形態は、本開示の保護範囲内に入る。
図１Ａは、本開示の実施形態と一致する、メモリデバイス１０を図示する概略ブロック図である。デバイス１０は、メモリ領域１２および制御回路１４を含むことができる。メモリ領域１２は、メモリ構造のアレイ１６を備えることができる。デバイス１０は、制御回路１４の制御下で読出動作、書込動作、および／または消去動作を含む動作を実施することができる。メモリ領域は、メモリ構造の１つより多いアレイ１６（たとえば、メモリセル）を備えることができる。いくつかの実施形態では、デバイス１０は、複数のメモリ領域を含むことができ、各メモリ領域は、メモリ構造の１つまたは複数のアレイ１６を備えることができる。メモリ構造は、下で詳細に考察される。任意選択で、デバイス１０は、考察される磁気メモリ、ＤＲＡＭ、ＳＲＡＭ、およびフラッシュなどといった異なるタイプのメモリを含むことができる。
制御回路１４は、コマンド／アドレス／クロック入力回路、デコーダ、電圧およびタイミング発生器、入出力回路などを備えることができる。いくつかの実施形態では、制御回路１４は、メモリ領域１２と同じダイ上に設けることができる。いくつかの他の実施形態では、制御回路１４は、別個のダイ上に設けることができる。いくつかの実施形態では、制御回路１４は、マイクロコントローラ、専用論理回路、または別の好適なプロセッサを含むことができる。いくつかの他の実施形態では、制御回路１４は、データを記憶するためおよびデータをフェッチするための組込型メモリを含むことができる。あるいは、メモリデバイス１０は、制御回路１４を含まなくてよく、代わりに外部制御に依拠してよい。たとえば、外部制御は、メモリデバイス１０とは別個である、ホスト電子デバイスまたはプロセッサもしくはコントローラによって提供することができる。
メモリ構造１６は、スピン軌道トルク磁気抵抗性ランダムアクセスメモリ（ＳＯＴ－ＭＲＡＭ）に基づいたメモリ構造であってよい。図１Ｂおよび図１Ｃは、単一レベルＳＯＴ－ＭＲＡＭ構造１００の概略構造図を図示する。図１Ｂおよび図１Ｃは、基準層１０１、バリア層１０２、自由層１０３、および金属層１０４を含むことができる構造１００の断面図である。端子１、２、および３は、それぞれ、金属層１０４と基準層１０１の２つの端部に電気的に結合することができる。基準層１０１は、強磁性体材料を含むことができる。基準層１０１の磁化方向は、高いエネルギバリアに起因して安定であり、構造１００の動作期間に固定することができる。自由層１０３は、強磁性体材料をやはり含むことができる。自由層１０３の磁化方向は、やはり、高いエネルギバリアに起因して安定であってよい。しかし、基準層１０１とは対照的に、自由層１０３の磁化方向は、動作期間にある種の外部の影響下で切り換えることができる。自由層１０３の磁化方向の変化を情報を記憶するために使用することができる。バリア層１０２は、非磁性または弱磁性である、電気絶縁材料を含むことができる。基準層１０１、バリア１０２、および自由層１０３が磁気トンネル接合（ＭＴＪ）を形成することができ、ＭＴＪの電気抵抗を、記憶した情報を読み出すために使用することができる。
ＭＴＪの電気抵抗は、基準層１０１および自由層１０３の磁化によって決定することができる。基準層１０１と自由層１０３の磁化状態が平行であるとき、抵抗は比較的低い。磁化状態が逆平行であるとき、抵抗は比較的高い。基準層１０１の磁化方向が固定されるので、自由層１０３の磁化方向の変化を情報を記憶するために利用することができる。自由層１０３の磁化状態は、金属層１０４に加えられる電流を使用して切り換えることができる。電流は、構造１００の書込電流として機能することができる。
図１Ｂを参照して、基準層１０１の磁化状態が頁から出る方向に沿って配置されると仮定する。電流が端子１から端子２に流れるとき、金属層１０４の境界に、横断方向に対応するスピン流が作られる。自由層１０３が金属層１０４と接触するため、その磁化状態は、誘起されるスピン軌道トルク（ＳＯＴ）によって変えることができる。そのため、自由層１０３の磁化状態は、元の方向が頁に入るものである場合、頁から出る方向に切り換えることができる。このため、基準層１０１と自由層１０３の磁化状態は平行になることができる。ＭＴＪの電気抵抗が端子１と端子３または端子２と端子３を介して測定されるとき、平行な磁化状態に起因して、抵抗レベルは比較的低い。
電流が、図１Ｃに示されるように、端子２から端子１に流れるなど方向を変えるとき、スピン流が金属層１０４の境界で変化する。ＳＯＴの影響下で、自由層１０３の磁化状態は、頁に入る方向に切り換えることができる。結果として、基準層１０１と自由層１０３の磁化状態は逆平行になることができる。ＭＴＪの電気抵抗が端子１と端子３または端子２と端子３を介して測定されるとき、電気抵抗は、比較的低い抵抗から比較的高い抵抗に変化する。
こうして、ＳＯＴ－ＭＲＡＭデバイス１００の書込プロセスは、金属層１０４に電流を加えることによって実施することができ、読出プロセスは、ＭＴＪの電気抵抗を測定することによって実施することができる。
図２Ａ、図２Ｂ、および図２Ｃは、イオン注入の効果を図式的に上面図で図示する。図２Ａに示されるように金属層２００がイオン注入手順によって処理される。非金属材料のイオンを、金属層２００の中へと加速すること、または打ち込むことができる。さらに、金属層２００は、熱処理プロセスまたはアニーリングプロセスを通過することができる。イオン注入領域２０１は、図２Ｂに示されるように形成することができる。非金属元素が領域２０１に導入されるために、領域２０１の電気抵抗率は、金属層２００の他の領域より大きくなる。
図２Ｂに示されるように、イオン注入プロセスの後に３つの領域２０１、２０２、および２０３が作られ、これらは、電流が金属層２００の左側面と右側面の間を流れると仮定して、電流の経路に垂直な方向に沿って構成される。領域の中でも、領域２０１の電気抵抗率は、イオン注入に起因して、それぞれ領域２０２および２０３の電気抵抗率より大きい。
金属層２００のセグメントが、電流の経路に垂直な方向に沿って領域２０１、２０２、および２０３へと分割されるので、３つの領域は、電気的に平行に接続される。図２Ｃに示されるように、電流１が金属層２００に加えられるとき、電流は、それぞれ領域２０２、２０１、および２０３を通過する３つのサブ電流１’、２’、および３’へと分割することができる。イオン注入の効果に起因して領域２０１の電気抵抗率が領域２０２および２０３のものより大きいために、領域２０１中の電流密度は、領域２０２および２０３中の電流密度より小さい場合がある。したがって、イオン注入プロセスは、領域２０１の電気抵抗率を増加させることができ、このことが次いで、そこの電流密度を減少させることができる。電流密度を領域２０１などといったイオン注入領域で減少させることができる一方で、電流１が変わらないままの場合に、領域２０２および２０３などといったイオン注入領域以外の電流密度を増加させることができる。
図３Ａおよび図３Ｂは、本開示の実施形態と一致する、例示的なマルチレベルＳＯＴ－ＭＲＡＭ構造３００の概略構造図を示す。図３Ａは、構造３００の斜視図であり、図３Ｂは、構造３００の上面図での図示である。図３Ａおよび図３Ｂに示されるように、構造３００は、電気的に平行に接続されるＭＴＪ３０１とＭＴＪ３０２を備えることができる。ＭＴＪ３０１は、基準層３０３、基準層３０３に隣接するバリア層３０４、およびバリア層３０４に隣接する自由層３０５を含むことができる。ＭＴＪ３０２は、基準層３０６、基準層３０６に隣接するバリア層３０７、およびバリア層３０７に隣接する自由層３０８を含むことができる。ＭＴＪ３０１とＭＴＪ３０２は、金属層３０９上に配置して、所定の距離だけ離間することができる。ＭＴＪ３０１において、バリア層３０４を基準層３０３と自由層３０５によって挟むことができる。自由層３０５は、金属層３０９と接触し、バリア層３０４と金属層３０９によって挟まれてよい。ＭＴＪ３０２において、バリア層３０７を基準層３０６と自由層３０８によって挟むことができる。自由層３０８は、金属層３０９と接触し、バリア層３０７と金属層３０９によって挟まれてよい。端子１および２は、それぞれ、金属層３０９の２つの端部に電気的に結合することができる。端子３と基準層３０３および３０６を電気的に結合することができる。端子１または２をビット線に電気的に結合することができる。端子３をワード線に電気的に結合することができる。
基準層３０３および３０６は、Ｃｏ２Ｆｅ６Ｂ２などといった強磁性体材料を含むことができる。基準層３０３および３０６の磁化方向は、高いエネルギバリアに起因して安定であり、構造３００の動作期間に固定することができる。自由層３０５は基準層３０３より薄く配置して、Ｃｏ２Ｆｅ６Ｂ２などといった強磁性体材料を含むことができる。自由層３０８は基準層３０６より薄く配置して、Ｃｏ２Ｆｅ６Ｂ２などといった強磁性体材料を含むことができる。自由層３０５および３０８の磁化方向は、やはり、高いエネルギバリアに起因して安定であってよい。しかし、基準層とは対照的に、自由層３０５および３０８の磁化方向は、構造３００の動作期間にある外部の影響下で、２つの方向の間で個々に切換可能であってよい。自由層３０５および３０８の磁化方向の変化をマルチレベル情報を記憶するために使用することができる。バリア層３０４および３０７は、トンネルバリア層として各々働くことができる。それらは、非磁性または弱磁性である、電気絶縁材料を含むことができる。たとえば、バリア層３０４および３０７はＭｇＯを含むことができる。金属層３０９は、タングステン（Ｗ）などといった非磁性重金属で作ることができる。重金属は、比較的強いスピン軌道結合を作ることができる。
ＭＴＪ３０１および３０２の電気抵抗を、構造３００で記憶された情報を読み出すために使用することができる。ＭＴＪ３０１と３０２が同じ構造および同じ材料を備えると仮定する。たとえば、バリア層３０４と３０７は、同じ材料および同じ厚さを含むことができる。ＭＴＪ３０１などといったＭＴＪのうちの１つは、下の考察の中の例として使用することができ、これは、ＭＴＪ３０２にも適用される。ＭＴＪ３０１の電気抵抗は、基準層３０３および自由層３０５の磁化方向によって決定することができる。基準層３０３と自由層３０５の磁化状態が平行であるとき、ＭＴＪ３０１の電気抵抗は比較的低い。基準層３０３と自由層３０５の磁化状態が逆平行であるとき、ＭＴＪ３０１の電気抵抗は比較的高い。基準層３０３の磁化方向が固定されるので、自由層３０５の磁化方向の変化を情報を記憶するために利用することができる。自由層３０５の磁化状態は、端子１および２を介して金属層３０９に加えられる電流を使用して切り換えることができる。電流は、構造３００の書込電流として機能することができる。
基準層３０３および３０６の磁化状態は、Ｘ軸の正の方向に沿って配置されると仮定する。上述したように、電流が端子１から端子２に流れるとき、金属層３０９の境界に、横断方向に対応するスピン流を作ることができる。自由層３０５および３０８が金属層３０９と接触するため、それらの磁化状態は、ＳＯＴによって切り換えることができる。そのため、自由層３０５および３０８の磁化状態を、Ｘ軸の正の方向に切り換えることができる。この場合、基準層３０３と自由層３０５の磁化状態が平行になることができる。同様に、基準層３０６と自由層３０８の磁化状態がやはり平行になることができる。ＭＴＪ３０１および３０２の電気抵抗が端子１と端子３または端子２と端子３を介して測定されるとき、平行な磁化状態に起因して、電気抵抗レベルは比較的低くてよい。
電流が、端子２から端子１に流れるなど方向を変えるとき、スピン流が金属層３０９の境界で変化する。ＳＯＴの影響下で、自由層３０５および３０８の磁化状態を、Ｘ軸の負の方向に切り換えることができる。結果として、基準層３０３と自由層３０５の磁化状態は逆平行になることができる。同様に、基準層３０６と自由層３０８の磁化状態が逆平行になることができる。ＭＴＪ３０１および３０２の電気抵抗が端子１と端子３または端子２と端子３を介して測定されるとき、電気抵抗は、比較的低い抵抗から比較的高い抵抗に変化することができる。
したがって、構造３００の書込プロセスは、金属層３０９に電流を加えることによって実施することができ、読出プロセスは、電気的に平行に接続されるＭＴＪ３０１とＭＴＪ３０２の電気抵抗を測定することによって実施することができる。
構造３００の上の記載は、単一レベルＳＯＴ－ＭＲＡＭデバイスの動作を反映することができ、「１」または「０」などのデータだけを記憶して読み出すことができる。
図３Ｂは、ＳＯＴ－ＭＲＡＭ構造３００の図示であり、簡単にするためにＭＴＪ３０１および３０２が省略された上面図を表す。上述したように、自由層３０５および３０８が金属層３０９と接触する。自由層３０５および３０８が、それぞれ、金属層３０９のコンタクト領域３１０および３１１の表面と接触すると仮定する。図３Ｂに示されるように、点線の矩形がコンタクト領域３１０および３１１を図示する。コンタクト領域３１０および３１１の形状が、自由層３０５および３０８の形状またはＭＴＪ３０１および３０２の形状と一致し、したがって、自由層３０５および３０８の形状またはＭＴＪ３０１および３０２の形状を反映することができる。いくつかの実施形態では、自由層３０５および３０８またはＭＴＪ３０１および３０２は、矩形形状、正方形形状、または円形を有することができる。いくつかの他の実施形態では、自由層３０５および３０８またはＭＴＪ３０１および３０２は、不規則形状を有することができる。下の考察では、矩形形状が使用される。さらに、コンタクト領域３１１などといったコンタクト領域のうちの１つにイオンを打ち込むことができる。シリコン、リン、または窒素などといった非金属材料のイオンを注入のために使用することができる。アニーリングステップが注入プロセスに続く場合がある。
イオン注入後に、コンタクト領域３１１の電気抵抗率が増加する場合がある。コンタクト領域３１１の電気抵抗率は、コンタクト領域３１０ならびに領域３１２および３１３を含む金属層３０９の残りの電気抵抗率より大きくなる場合がある。図３Ｂに示されるように、金属層３０９のセグメントを、Ｘ軸に沿って、すなわち電流の経路に垂直な方向に沿って配置される領域３１２、３１１、および３１３へと分割することができる。領域３１２、３１１、および３１３が電気的に平行に結合されるため、金属層３０９に加えられる電流を、３つのサブ電流へと分割することができる。領域３１１中の電気抵抗率が領域３１２および３１３中のものより大きいことに起因して、領域３１０中の電流密度は、領域３１１中の電流密度より大きい場合がある。より大きい電流密度によって、自由層３０５の中に注入できるより大きいスピン流密度を誘起することができる。
いくつかの実施形態では、ＭＴＪ３０１とＭＴＪ３０２が同じ構造および同じ材料を備えることができる。したがって、自由層３０５と自由層３０８は、磁化方向を切り換えるための、同じ電流密度の閾値を有することができる。領域３１０中の電流密度が領域３１１中のものより大きいため、書込電流が金属層３０９に注入されるときに、３つのシナリオがある。領域３１０と領域３１１の両方の電流密度が電流密度の閾値より大きいように書込電流が配置されると、自由層３０５と自由層３０８の磁化を同時に切り換えることができる。領域３１０中の電流密度が閾値より大きい一方で、領域３１１中の電流密度が閾値より小さいとき、１つの自由層、自由層３０５だけの磁化を切り換えることができる。領域３１０中の電流密度が閾値より小さいとき、自由層３０５と自由層３０８のどちらの磁化も切り換えることができない。
したがって、構造３００は、４つの識別可能な電気抵抗状態を実現することができ、これが４つのメモリ状態または４つのメモリレベルを表すことができる。４つの電気抵抗状態は、ＭＴＪ３０１および３０２の電気抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４に対応することができ、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４であるように配置される。
電気抵抗Ｒ１を有する第１の電気抵抗状態は、領域３１１中の閾値より大きい電流密度を発生する電流を使用して書き込むことができる。自由層３０５と自由層３０８が同じ閾値を有し、領域３１０中の電流密度が領域３１１中のものより大きいとき、電流密度は、領域３１０と領域３１１の両方で同時に閾値よりも大きい。そのため、自由層３０５と自由層３０８の磁化は、一緒に切り換えることができる。ＭＴＪ３０１とＭＴＪ３０２の両方が、基準層および自由層にとって、平行な磁化状態を有することができる。ＭＴＪ３０１および３０２の電気抵抗が最小である。
電気抵抗Ｒ２を有する第２の電気抵抗状態は、２つの電流を順次使用して書き込むことができる。第１の電流は、領域３１０と領域３１１の両方の中に閾値より大きい電流密度を発生させる。第２の電流は、領域３１０だけの中に閾値より大きい電流密度を発生させる。ＭＴＪ３０１とＭＴＪ３０２の両方の基準層と自由層について、逆平行磁化状態にするように第１の電流を加えることができる。第２の電流が自由層３０５の磁化状態だけを切り換えることができるため、そのことを利用して、ＭＴＪ３０１の基準層および自由層について、平行な磁化状態にすることができる。ＭＴＪ３０１および３０２の電気抵抗Ｒ２は、２番目に小さい。
電気抵抗Ｒ３を有する第３の電気抵抗状態は、同様に、２つの連続した電流を使用して書き込むことができる。第１の電流は、領域３１０と領域３１１の両方の中に閾値より大きい電流密度を発生させることができる。第２の電流は、領域３１０だけの中に閾値より大きい電流密度を発生させることができる。ＭＴＪ３０１とＭＴＪ３０２の両方の基準層と自由層について、平行な磁化状態にするように第１の電流が使用される。第２の電流が自由層３０５の磁化状態だけを切り換えることができるため、そのことを使用して、ＭＴＪ３０１の基準層および自由層について、逆平行な磁化状態にすることができる。ＭＴＪ３０１および３０２の電気抵抗Ｒ３は、２番目に大きい。
電気抵抗Ｒ４を有する第４の電気抵抗状態は、領域３１０と領域３１１の両方の中に閾値より大きい電流密度を発生できる電流を使用して書き込むことができる。ＭＴＪ３０１とＭＴＪ３０２の両方が、基準層および自由層にとって逆平行な磁化状態に切り換えることができる。ＭＴＪ３０１および３０２の電気抵抗Ｒ４は、最も大きい。
図３Ｃは、本開示の実施形態と一致する、構造３００の概略製造プロセスを図示するフローチャート３２０である。製造プロセス３２０は、構造３００ならびに構造３００のアレイのバッチ製造に適用可能である。ステップ３２１では、重金属の層を基板上に堆積することができる。ステップ３２２では、イオン注入プロセスを実施することができる。たとえば、非金属材料のイオンを領域３１１の中に打ち込むことができる。さらに、アニーリングプロセスが実施される。次いで、ステップ３２３では、ＭＴＪのための自由層として、強磁性体材料の層を金属層上に堆積することができる。ステップ３２４では、バリア層として、電気絶縁材料の層を堆積することができる。次いで、ステップ３２５では、基準層として、強磁性体材料の別の層を堆積することができる。次に、エッチング除去ステップのステップ３２６が実施される。積層した層の部分を選択的にエッチング除去して、ＭＴＪ３０１および３０２を形成することができる。フォトレジスト層およびマスクをドライエッチングプロセス中で使用することができる。ＭＴＪ３０１は、金属層の領域３１０の上方で、領域３１０に隣接して配置することができる。ＭＴＪ３０２は、領域３１１の上方で、領域３１１に隣接して配置することができる。そのため、自由層３０５および３０８は、それぞれ、領域３１０および３１１と接触することができる。ステップ３２６の後に、銅などのコンタクト金属を堆積して、端子１、２、および３を形成することができる。
バッチ製造プロセスでは、ステップ３２５またはステップ３２６の後に、別のエッチング除去ステップを実施することができる。このエッチング除去ステップを使用して、金属層を切除し、構造３００のアレイを形成することができる。構造３００のアレイでは、各構造３００がコンタクト領域３１０とコンタクト領域３１１の対、ならびにＭＴＪ３０１とＭＴＪ３０２の対を備えることができる。したがってアレイでは、各コンタクト領域３１０が対応するコンタクト領域３１１に隣接することができ、各ＭＴＪ３０１が対応するＭＴＪ３０２に隣接することができる。
図４Ａおよび図４Ｂは、本開示の実施形態と一致する、別の例示的なマルチレベルＳＯＴ－ＭＲＡＭ構造４００の概略構造図を示す。図４Ａは、構造４００の斜視図であり、図４Ｂは、構造４００の上面図での図示である。構造４００は図３Ａおよび図３Ｂに示される構造３００と同様であるが、イオン注入領域の異なる構成を有する。構造４００は、電気的に平行に接続されるＭＴＪ４０１およびＭＴＪ４０２を備えることができる。ＭＴＪ４０１は、基準層４０３、バリア層４０４、および自由層４０５を含むことができる。ＭＴＪ４０２は、基準層４０６、バリア層４０７、および自由層４０８を含むことができる。ＭＴＪ４０１とＭＴＪ４０２は、金属層４０９上に配置して、所定の距離だけ離間することができる。ＭＴＪ４０１において、バリア層４０４を基準層４０３と自由層４０５によって挟むことができる。自由層４０５は、金属層４０９と接触することができる。ＭＴＪ４０２において、バリア層４０７を基準層４０６と自由層４０８によって挟むことができる。自由層４０８は、金属層４０９と接触することができる。端子１および２は、それぞれ、金属層４０９の２つの端部に電気的に結合することができる。端子３と基準層４０３および４０６を電気的に結合することができる。
基準層４０３および４０６は、強磁性体材料を含むことができる。基準層４０３および４０６の磁化方向は、構造４００の動作期間に固定することができる。自由層４０５および４０８は、強磁性体材料をやはり含むことができる。自由層４０５および４０８の磁化方向は、ある外部の影響下で、２つの方向の間で切換可能であってよい。自由層４０５および４０８の磁化方向の変化をマルチレベル情報を記憶するために使用することができる。バリア層４０４および４０７は、電気絶縁材料を含むことができる。金属層４０９は、非磁性重金属で作ることができる。
図３Ａおよび図３Ｂに図示される構造３００と同様に、ＭＴＪ４０１と４０２が同じ構造および同じ材料を備えると仮定する。ＭＴＪ４０１および４０２の電気抵抗を、構造４００で記憶された情報を読み出すために使用することができる。
自由層４０５および４０８の磁化状態は、端子１および２を介して金属層４０９に加えられる電流を使用して切り換えることができる。電流は、構造４００の書込電流として機能することができる。書込電流が端子１から端子２に流れるとき、自由層４０５および４０８の磁化状態を、Ｘ軸の正の方向に切り換えることができる。書込電流が端子２から端子１に流れるとき、自由層４０５および４０８の磁化状態を、Ｘ軸の負の方向に切り換えることができる。
したがって、構造４００の書込プロセスは、金属層４０９に電流を加えることによって実施することができ、読出プロセスは、電気的に平行に接続されるＭＴＪ４０１とＭＴＪ４０２の電気抵抗を測定することによって実施することができる。
デバイス４００の上の記載は、単一レベルメモリデバイスの動作を反映することができ、「１」または「０」などのデータだけを記憶して読み出すことができる。
図４Ｂは、構造４００の図示であり、ＭＴＪ４０１および４０２が省略された上面図を表すことができる。以前に言及したように、自由層４０５および４０８が金属層４０９と接触する。自由層４０５および４０８が、それぞれ、金属層４０９のコンタクト領域４１０および４１１の表面と接触すると仮定する。図４Ｂに示されるように、点線の矩形がコンタクト領域４１０および４１１を図示することができる。さらに、イオン注入プロセスを領域４１２および４１３で実施することができ、これらは、Ｘ軸の方向に沿ったコンタクト領域４１１の２つの対向する側面に隣接する。非金属材料のイオンを注入プロセスで使用することができる。アニーリングステップが注入に続く場合がある。
そのため、領域４１２および４１３の電気抵抗率が増加し、コンタクト領域４１０および４１１を含む金属層４０９の残り領域の電気抵抗率より大きくなる場合がある。図４Ｂに示されるように、金属層４０９のセグメントは、Ｘ軸に沿って配置される領域４１２、４１１、および４１３へと分割される。領域４１２、４１１、および４１３が電気的に平行に結合されるため、金属層４０９に加えられる電流が、３つのサブ電流へと分割される。領域４１２および４１３中の電気抵抗率が領域４１１中のものより大きいことに起因して、領域４１１中の電流密度は、領域４１０中の電流密度より大きい。より大きい電流密度によって、自由層４０５の中に注入できるより大きいスピン流密度を誘起することができる。
上述したように、ＭＴＪ４０１とＭＴＪ４０２が同じ構造および同じ材料を備えることができる。したがって、自由層４０５と自由層４０８は、磁化方向を切り換えるための、同じ電流密度の閾値を有する。領域４１１中の電流密度が領域４１０中のものより大きいため、書込電流が金属層４０９に注入されるときに、３つのシナリオがあり得る。領域４１０と領域４１１の両方の電流密度が閾値より大きいように書込電流が配置されると、自由層４０５と自由層４０８の磁化状態を一緒に切り換えることができる。領域４１１中の電流密度が閾値より大きい一方で、領域４１０中の電流密度が閾値より低いとき、１つの自由層、自由層４０８だけの磁化状態を切り換えることができる。領域４１１中の電流密度が閾値より低いとき、自由層４０５と自由層４０８のどちらの磁化状態も切り換えることができない。
こうして、構造４００は、３つの識別可能な電気抵抗状態を実現することができ、これが３つのメモリ状態または３つのメモリレベルを表すことができる。
第１の電気抵抗状態は、領域４１０中の閾値より大きい電流密度を発生する電流を使用して書き込むことができる。領域４１１中の電流密度が領域４１０中のものより大きいために、電流密度は、領域４１０と領域４１１の両方の中の閾値より大きい。そのため、自由層４０５と自由層４０８の磁化状態は、一緒に切り換えることができる。また、ＭＴＪ４０１とＭＴＪ４０２の両方が、基準層および自由層にとって、平行な磁化状態を有することができる。ＭＴＪ４０１および４０２の電気抵抗が最小である。
同様に、第２の電気抵抗状態は、領域４１０と領域４１１の両方の中に閾値より大きい電流密度を発生する電流を使用して書き込むことができる。ＭＴＪ４０１とＭＴＪ４０２の両方が、基準層および自由層にとって逆平行な磁化状態に切り換えることができる。ＭＴＪ４０１および４０２の電気抵抗が最大である。
第３の電気抵抗状態は、２つの電流を順次使用して書き込むことができる。第１の電流は、領域４１０と領域４１１の両方の中に閾値より大きい電流密度を発生させることができる。第２の電流は、領域４１１だけの中に閾値より大きい電流密度を発生させることができる。ＭＴＪ４０１とＭＴＪ４０２の両方における基準層と自由層について、平行または逆平行の磁化状態にするように第１の電流を加えることができる。第２の電流が自由層４０８の磁化状態だけを切り換えることができるため、そのことを利用して、ＭＴＪ４０２における基準層および自由層について、平行または逆平行な磁化状態にすることができる。第３の電気抵抗状態では、ＭＴＪ４０１とＭＴＪ４０２を異なる磁化状態に切り換えることができ、基準層および自由層について、一方のＭＴＪが平行な磁化状態を有することができ、他方のＭＴＪが逆平行な磁化状態を有することができる。ＭＴＪ４０１および４０２の電気抵抗は、最小値と最大値の間である。
図５Ａおよび図５Ｂは、本開示の実施形態と一致する、別の例示的なマルチレベルＳＯＴ－ＭＲＡＭ構造５００の概略構造図を示す。図５Ａは、構造５００の斜視図であり、図５Ｂは、構造５００の上面図での図示である。構造５００は図３Ａおよび図３Ｂに示される構造３００と同様であるが、イオン注入領域の異なる構成を有することができる。構造５００は、電気的に平行に接続されるＭＴＪ５０１とＭＴＪ５０２を備えることができる。ＭＴＪ５０１は、基準層５０３、バリア層５０４、および自由層５０５を含むことができる。ＭＴＪ５０２は、基準層５０６、バリア層５０７、および自由層５０８を含むことができる。ＭＴＪ５０１とＭＴＪ５０２は、金属層５０９上に配置して、所定の距離だけ離間することができる。ＭＴＪ５０１において、バリア層５０４を基準層５０３と自由層５０５によって挟むことができる。自由層５０５は、金属層５０９と接触することができる。ＭＴＪ５０２において、バリア層５０７を基準層５０６と自由層５０８によって挟むことができる。自由層５０８は、同様に金属層５０９と接触することができる。端子１および２は、それぞれ、金属層５０９の２つの端部に電気的に結合することができる。端子３と基準層５０３および５０６を電気的に結合することができる。
基準層５０３および５０６は、強磁性体材料を含み、固定された磁化方向を有することができる。自由層５０５および５０８は、強磁性体材料をやはり含むことができる。自由層５０５および５０８の磁化方向は、２つの方向の間で切換可能であってよい。自由層５０５および５０８の磁化方向の変化をマルチレベル情報を記憶するために使用することができる。バリア層５０４および５０７は、電気絶縁材料を含むことができる。金属層５０９は、非磁性重金属で作ることができる。
図３Ａおよび図３Ｂに図示される構造３００と同様に、ＭＴＪ５０１とＭＴＪ５０２が同じ構造および同じ材料を備えると仮定する。ＭＴＪ５０１および５０２の電気抵抗を、構造５００で記憶された情報を読み出すために使用することができる。
自由層５０５および５０８の磁化状態は、端子１および２を介して金属層５０９に加えられる電流を使用して切り換えることができる。電流は、構造５００の書込電流として機能することができる。電流が端子１から端子２に流れるとき、自由層５０５および５０８の磁化状態を、Ｘ軸の正の方向に切り換えることができる。電流が端子２から端子１に流れるとき、自由層５０５および５０８の磁化状態を、Ｘ軸の負の方向に切り換えることができる。
したがって、構造５００の書込プロセスは、金属層５０９に電流を加えることによって実施することができ、読出プロセスは、電気的に平行に接続されるＭＴＪ５０１とＭＴＪ５０２の電気抵抗を測定することによって実施することができる。
構造５００の上の記載は、単一レベルメモリデバイスの動作を反映し、「１」または「０」などのデータだけを記憶して読み出すことができる。
図５Ｂは、構造５００の図示である。図は、ＭＴＪ５０１および５０２が省略された上面図を表すことができる。言及したように、自由層５０５および５０８がそれぞれ金属層５０９と接触することができる。ＭＴＪ５０１または自由層５０５が領域５１０に隣接することができる。ＭＴＪ５０２または自由層５０８が領域５１１、５１２、および５１３を含むコンタクト領域に隣接することができる。領域５１２と領域５１３は、領域５１１によって分離される、すなわち、Ｘ軸に沿って所定の距離だけ離間される。領域５１４および５１５は、それぞれ、領域５１２および５１３に隣接することができる。領域５１０～５１５は、図５Ｂに示されるように点線で描かれる。さらに、イオン注入を、領域５１２、５１３、５１４、および５１５に行うことができる。非金属材料のイオンを注入プロセスで使用することができる。アニーリングステップが注入に続く場合がある。
そのため、領域５１２～５１５の電気抵抗率が増加し、領域５１０および５１１を含む金属層５０９の残りの電気抵抗率より大きくなる場合がある。図５Ｂに示されるように、金属層５０９のセグメントは、Ｘ軸に沿って配置される領域５１１～５１５へと分割することができる。領域５１１～５１５が電気的に平行に結合され、領域５１２と領域５１４、領域５１３と領域５１５が２つの組合せ領域を表すことができるため、金属層５０９に加えられる電流を、３つのサブ電流へと分割することができる。１つのサブ電流が領域５１１を通過する一方で、他の２つがそれぞれ組合せ領域を通過する。組合せ領域中の電気抵抗率がより大きいことに起因して、領域５１１中の電流密度は、領域５１２～５１５中の電流密度より大きい。領域５１１中の電流密度は、領域５１０中の電流密度よりやはり大きい。加えて、領域５１０中の電流密度は、領域５１２～５１５中の電流密度より大きい。
自由層５０５と自由層５０８は、磁化方向を切り換えるための、同じ電流密度の閾値を有することができるため、４つのシナリオがあり得る。第１に、領域５１２および５１３中の電流密度が閾値より大きいとき、領域５１０および５１１中の電流密度はやはり閾値より大きい。次に、自由層５０５と自由層５０８のすべての部分の磁化状態を、一緒に切り換えることができる。第２に、電流密度が領域５１２および５１３中の閾値より低く、領域５１０および５１１中の閾値より高いとき、自由層５０５の磁化状態を完全に切り換えることができる一方で、自由層５０８の磁化状態は、単に部分的に切り換えることができる。自由層５０８の部分的に切り換えられる部分は、領域５１１の上方で領域５１１に隣接する。第３に、電流密度が、領域５１１中でだけ閾値より高いとき、自由層５０５の磁化状態を切り換えることができない一方で、自由層５０８の磁化状態は、部分的に切り換えることができる。自由層５０８の部分的に切り換えられる部分は、領域５１１の上方で領域５１１に隣接する。第４に、電流密度が領域５１１中の閾値より低いとき、自由層５０５と自由層５０８のどちらの磁化状態も切り換えることができない。
したがって、構造５００は、８つの識別可能な電気抵抗状態を実現することができ、これが８つのメモリ状態または８つのメモリレベルを表すことができる。
第１および第２の抵抗状態は、領域５１２および５１３の中の閾値より大きい電流密度を発生する書込電流を使用して書き込むことができ、このことは、電流密度が領域５１０～５１３中の閾値より大きいことを意味する。そのため、自由層５０５と自由層５０８のすべての部分の磁化状態を、一緒に切り換えることができる。第１の電気抵抗状態は、基準層および自由層について平行な磁化状態を有するＭＴＪ５０１とＭＴＪ５０２に対応する、最低の電気抵抗値を有する。第２の電気抵抗状態は、基準層および自由層について逆平行な磁化状態を有するＭＴＪ５０１とＭＴＪ５０２に対応する、最大の電気抵抗値を有する。
第３および第４の電気抵抗状態は、２つの電流を順次使用して書き込むことができる。第１の電流は、領域５１０～５１３の中に閾値より大きい電流密度を発生させる。第２の電流は、領域５１０中で閾値より大きいが領域５１２および５１３中で閾値より低い電流密度を発生させる。これは、電流密度が同様に領域５１１中の閾値より大きいことを意味する。第１の電流が加えられると、自由層５０５と自由層５０８の磁化状態を一緒に切り換えることができる。第３の抵抗状態では、第１の電流が加えられて、ＭＴＪ５０１とＭＴＪ５０２において、基準層および自由層について平行な磁化状態を作ることができる。次いで、第２の電流が加えられて、ＭＴＪ５０１において基準層および自由層について完全に、ＭＴＪ５０２において基準層および自由層について部分的に逆の磁化状態を作る。そのため、ＭＴＪ５０１のすべての部分が逆平行な磁化状態を有することができ、領域５１１と一致するＭＴＪ５０２の１つの部分が逆平行な磁化状態を有することができ、領域５１２および５１３と一致するＭＴＪ５０２の残りの部分が平行な磁化状態を有することができ、これは、第３の電気抵抗状態を表す。同様に、ＭＴＪ５０１のすべての部分および領域５１１と一致するＭＴＪ５０２の１つの部分が平行な磁化状態を有し、領域５１２および５１３と一致するＭＴＪ５０２の残りの２つの部分が逆平行な磁化状態を有するようにするため、第１および第２の電流を配置することができ、これは、第４の電気抵抗状態を表す。領域５１１、５１２、および５１３と一致するＭＴＪ５０２の３つの部分が、電気的に平行に結合される。したがって、ＭＴＪ５０２の電気抵抗は、電気的に平行に接続される３つの電気抵抗器に対応する。
第５から第８の電気抵抗状態は、３つの電流を順次使用して書き込むことができる。第１の電流は、領域５１０～５１３の中に閾値より大きい電流密度を発生させることができる。第２の電流は、領域５１０および５１１中で閾値より大きいが領域５１２および５１３中で閾値より低い電流密度を発生させることができる。第３の電流は、領域５１１中で閾値より大きいが領域５１０、５１２および５１３中で閾値より低い電流密度を発生させることができる。第１、第２、および第３の電流は、情報を順次書き込むために使用することができる。自由層または自由層の一部の磁化状態が複数回切り換えられるとき、有効であるのは最後の回である。
第５から第８の電気抵抗状態は、以下のように定義することができる。第５から第８の電気抵抗状態に対応する構造５００の抵抗値は、領域５１０～５１３の設計およびＭＴＪ５０１および５０２の設計に依存することができる。
ＭＴＪ５０１のすべての部分が平行な磁化状態を有し、ＭＴＪ５０２のすべての部分が逆平行な磁化状態を有するとき、それは、第５の電気抵抗状態を表す。
ＭＴＪ５０１のすべての部分が逆平行な磁化状態を有し、ＭＴＪ５０２のすべての部分が平行な磁化状態を有するとき、それは、第６の電気抵抗状態を表す。
ＭＴＪ５０１のすべての部分ならびに領域５１２および５１３と一致するＭＴＪ５０２の２つの部分が平行な磁化状態を有し、領域５１１と一致するＭＴＪ５０２の残りの部分が逆平行な磁化状態を有するとき、それは、第７の電気抵抗状態を表す。
ＭＴＪ５０１のすべての部分ならびに領域５１２および５１３と一致するＭＴＪ５０２の２つの部分が逆平行な磁化状態を有し、領域５１１と一致するＭＴＪ５０２の残りの部分が平行な磁化状態を有するとき、それは、第８の電気抵抗状態を表す。
図６Ａおよび図６Ｂは、本開示の実施形態と一致する、別の例示的なマルチレベルＳＯＴ－ＭＲＡＭ構造６００の概略構造図を示す。図６Ａは、構造６００の斜視図であり、図６Ｂは、構造６００の上面図での図示である。構造６００は上に示される構造３００、４００、および５００と同様であるが、それでもイオン注入領域の異なる構成を有する。構造６００は、電気的に平行に接続されるＭＴＪ６０１とＭＴＪ６０２を備えることができる。ＭＴＪ６０１は、基準層６０３、バリア層６０４、および自由層６０５を含むことができる。ＭＴＪ６０２は、基準層６０６、バリア層６０７、および自由層６０８を含むことができる。ＭＴＪ６０１とＭＴＪ６０２は、金属層６０９上に配置して、所定の距離だけ離間することができる。ＭＴＪ６０１において、バリア層６０４を基準層６０３と自由層６０５によって挟むことができる。自由層６０５は、金属層６０９と接触することができる。ＭＴＪ６０２において、バリア層６０７を基準層６０６と自由層６０８によって挟むことができる。自由層６０８は、同様に金属層６０９と接触することができる。端子１および２は、それぞれ、金属層６０９の２つの端部に電気的に結合することができる。端子３と基準層６０３および６０６を電気的に結合することができる。
基準層６０３および６０６は、強磁性体材料を含み、固定された磁化方向を有することができる。自由層６０５および６０８は、強磁性体材料をやはり含むことができる。自由層６０５および６０８の磁化方向は、２つの方向の間で切換可能であってよい。自由層６０５および６０８の磁化方向の変化をマルチレベル情報を記憶するために使用することができる。バリア層６０４および６０７は、電気絶縁材料を含むことができる。金属層６０９は、非磁性重金属で作ることができる。
図３Ａおよび図３Ｂに図示される構造３００と同様に、ＭＴＪ６０１とＭＴＪ６０２が同じ構造および同じ材料を備えると仮定する。ＭＴＪ６０１および６０２の電気抵抗を、構造６００で記憶された情報を読み出すために使用することができる。
自由層６０５および６０８の磁化状態は、端子１および２を介して金属層６０９に加えられる電流を使用して切り換えることができる。電流は、構造６００の書込電流として機能することができる。電流が端子１から端子２に流れるとき、自由層６０５および６０８の磁化状態を、Ｘ軸の正の方向に切り換えることができる。電流が端子２から端子１に流れるとき、自由層６０５および６０８の磁化状態を、Ｘ軸の負の方向に切り換えることができる。
したがって、構造６００の書込プロセスは、金属層６０９に電流を加えることによって実施することができ、読出プロセスは、電気的に平行に接続されるＭＴＪ６０１とＭＴＪ６０２の電気抵抗を測定することによって実施することができる。
構造６００の上の記載は、単一レベルメモリデバイスの動作を反映し、「１」または「０」などのデータだけを記憶して読み出すことができる。
図６Ｂは、構造６００の図示である。図は、ＭＴＪ６０１および６０２が省略された上面図を表すことができる。自由層６０５および６０８が、それぞれ、金属層６０９の２つのコンタクト領域の表面と接触することができる。１つのコンタクト領域が領域６１０を含むことができる一方で、他のコンタクト領域が領域６１１および６１２を含むことができる。領域６１３および６１４は、それぞれ、領域６１２および６１１に隣接することができる。領域６１０～６１４は、図６Ｂに示されるように点線で描かれる。さらに、イオン注入が領域６１２に行われる。非金属材料のイオンを注入プロセスで使用することができる。アニーリングステップが注入に続く場合がある。
したがって、領域６１２の抵抗率が増加し、領域６１０、６１１、６１３、および６１４を含む金属層６０９の残りの抵抗率より大きくなる場合がある。図６Ｂに示されるように、金属層６０９のセグメントは、Ｘ軸に沿って配置される領域６１１～６１４へと分割される。領域６１１～６１４は電気的に平行に結合される。領域６１１と領域６１４は組合せ領域を表すことができる。こうして、金属層６０９に加えられる電流を、３つのサブ電流へと分割することができる。１つのサブ電流が領域６１２を通過する一方で、他の２つが領域６１３および組合せ領域を通過する。領域６１２中の抵抗率がより大きいことに起因して、領域６１０および６１１中の電流密度が領域６１２中の電流密度より大きく、領域６１１中の電流密度が領域６１０中の電流密度より大きい。
上で述べた実施形態のように、自由層６０５と自由層６０８は、磁化方向を切り換えるための、同じ電流密度の閾値を有することができる。領域６１０、６１１、および６１２中に３つの電流密度があるため、書込電流が金属層６０９に注入されるときに、４つのシナリオがあり得る。第１に、電流密度が領域６１０、６１１、および６１２中の閾値より大きいとき、自由層６０５と自由層６０８の磁化状態を、一緒に切り換えることができる。第２に、電流密度が領域６１０および６１１の中だけ閾値より大きいとき、自由層６０５の磁化状態を完全に切り換えることができる一方で、自由層６０８の磁化状態を部分的に切り換えることができる。自由層６０８の部分的に切り換えられる部分は、領域６１１に対応する。第３に、電流密度が領域６１１の中だけ閾値より大きいとき、自由層６０８の磁化状態を部分的に切り換えることができる。自由層６０８の部分的に切り換えられる部分は、領域６１１に対応する。第４に、電流密度が領域６１０、６１１、および６１２の中で閾値より低いとき、自由層６０５と自由層６０８のどちらの磁化状態も切り換えることができない。
したがって、構造６００は、下で説明するように８つの識別可能な電気抵抗状態を実現することができ、これが８つのメモリ状態または８つのメモリレベルを表すことができる。
第１および第２の抵抗状態は、領域６１０、６１１、および６１２の中の閾値より大きい電流密度を発生する書込電流を使用して書き込むことができる。そのため、自由層６０５と自由層６０８のすべての部分の磁化状態を、一緒に切り換えることができる。第１の電気抵抗状態は、基準層および自由層について平行な磁化状態を有するＭＴＪ６０１とＭＴＪ６０２に対応する、最低の電気抵抗値を有する。第２の電気抵抗状態は、基準層および自由層について逆平行な磁化状態を有するＭＴＪ６０１とＭＴＪ６０２に対応する、最大の電気抵抗値を有する。
第３および第４の電気抵抗状態は、２つの電流を順次使用して書き込むことができる。第１の電流は、領域６１０、６１１、および６１２の中に閾値より大きい電流密度を発生させる。第２の電流は、領域６１０および６１１中で閾値より大きいが領域６１２中で閾値より低い電流密度を発生させる。第１の電流が加えられると、自由層６０５と自由層６０８のすべての部分の磁化状態を一緒に切り換えることができる。第３の抵抗状態では、第１の電流が加えられて、ＭＴＪ６０１とＭＴＪ６０２において、基準層および自由層について平行な磁化状態を作ることができる。次いで、第２の電流が加えられて、ＭＴＪ６０１において基準層および自由層について完全に、ＭＴＪ６０２において基準層および自由層について部分的に逆の磁化状態を作る。そのため、ＭＴＪ６０１のすべての部分が逆平行な磁化状態を有することができ、領域６１１と一致するＭＴＪ６０２の１つの部分が逆平行な磁化状態を有することができ、領域６１２と一致するＭＴＪ６０２の他の部分が平行な磁化状態を有することができ、これは、第３の電気抵抗状態を表す。同様に、ＭＴＪ６０１のすべての部分および領域６１１と一致するＭＴＪ６０２の１つの部分が平行な磁化状態を有し、領域６１２と一致するＭＴＪ６０２の他の部分が逆平行な磁化状態を有するようにするため、第１および第２の電流を配置することができ、これは、第４の電気抵抗状態を表す。領域６１１および６１２と一致するＭＴＪ６０２の２つの部分が、電気的に平行に結合される。したがって、ＭＴＪ６０２の電気抵抗は、電気的に平行に接続される２つの電気抵抗器に対応する。
第５から第８の電気抵抗状態は、３つの電流を順次使用して書き込むことができる。第１の電流は、領域６１０～６１２の中に閾値より大きい電流密度を発生させることができる。第２の電流は、領域６１０および６１１中で閾値より大きいが領域６１２中で閾値より低い電流密度を発生させることができる。第３の電流は、領域６１１中で閾値より大きいが領域６１０および６１２中で閾値より低い電流密度を発生させることができる。第１、第２、および第３の電流は、情報を順次書き込むために使用することができる。
第５から第８の電気抵抗状態は、以下のように定義することができる。第５から第８の電気抵抗状態に対応する構造６００の抵抗値は、領域６１０～６１２の設計およびＭＴＪ６０１および６０２の設計に依存することができる。
ＭＴＪ６０１のすべての部分が平行な磁化状態を有し、ＭＴＪ６０２のすべての部分が逆平行な磁化状態を有するとき、それは、第５の電気抵抗状態を表す。
ＭＴＪ６０１のすべての部分が逆平行な磁化状態を有し、ＭＴＪ６０２のすべての部分が平行な磁化状態を有するとき、それは、第６の電気抵抗状態を表す。
ＭＴＪ６０１のすべての部分および領域６１２と一致するＭＴＪ６０２の部分が平行な磁化状態を有し、領域６１１と一致するＭＴＪ６０２の他の部分が逆平行な磁化状態を有するとき、それは、第７の電気抵抗状態を表す。
ＭＴＪ６０１のすべての部分および領域６１２と一致するＭＴＪ６０２の部分が逆平行な磁化状態を有し、領域６１１と一致するＭＴＪ６０２の他の部分が平行な磁化状態を有するとき、それは、第８の電気抵抗状態を表す。
図７Ａおよび図７Ｂは、本開示の実施形態と一致する、別の例示的なマルチレベルＳＯＴ－ＭＲＡＭ構造７００の概略構造図を示す。図７Ａは、構造７００の斜視図であり、図７Ｂは、構造７００の上面図での図示である。構造７００はただ１つのＭＴＪ、ＭＴＪ７０１を有し、これは、図６Ａおよび図６Ｂに示される構造６００の部分と同様である。ＭＴＪ７０１は、基準層７０２、バリア層７０３、および自由層７０４を含むことができる。ＭＴＪ７０１は、金属層７０５上に配置することができる。ＭＴＪ７０１において、バリア層７０３は基準層７０２と自由層７０４によって挟まれる。自由層７０４は、金属層７０５と接触し、バリア層７０３と金属層７０５によって挟まれてよい。端子１および２は、それぞれ、金属層７０５の２つの端部に電気的に結合することができる。端子３と基準層７０２を電気的に結合することができる。
基準層７０２は、強磁性体材料を含み、固定された磁化方向を有することができる。自由層７０４は、強磁性体材料をやはり含むことができる。自由層７０４の磁化方向は、２つの方向の間で切換可能であってよい。自由層７０４の磁化方向の変化をマルチレベル情報を記憶するために使用することができる。バリア層７０３は、電気絶縁材料を含むことができる。金属層７０５は、非磁性重金属で作ることができる。ＭＴＪ７０１の電気抵抗を、構造７００で記憶された情報を読み出すために使用することができる。
自由層７０４の磁化状態は、端子１および２を介して金属層７０５に加えられる電流を使用して切り換えることができる。電流は、構造７００の書込電流として機能することができる。電流が端子１から端子２に流れるとき、自由層７０４の磁化状態を、Ｘ軸の正の方向に切り換えることができる。電流が端子２から端子１に流れるとき、自由層７０４の磁化状態を、Ｘ軸の負の方向に切り換えることができる。
したがって、構造７００の書込プロセスは、金属層７０５に電流を加えることによって実施することができ、読出プロセスは、ＭＴＪ７０１の電気抵抗を測定することによって実施することができる。
図７Ｂは、構造７００の図示である。図は、ＭＴＪ７０１が省略された上面図を表すことができる。自由層７０４が金属層７０５のコンタクト領域の表面と接触すると仮定する。コンタクト領域は、領域７０６および７０７を含むことができ、それらはそれぞれ領域７０９および７０８に隣接する。領域７０６～７０９は、図７Ｂに示されるように点線で描かれる。さらに、イオン注入が領域７０７に行われる。非金属材料のイオンを注入プロセスで使用することができる。アニーリングステップが注入に続く場合がある。
そのため、領域７０７の電気抵抗率が増加し、領域７０６、７０８、および７０９を含む金属層７０５の残りの電気抵抗率より大きくなる場合がある。図７Ｂに示されるように、金属層７０５のセグメントは、Ｘ軸に沿って配置される領域７０６～７０９へと分割することができる。領域７０６～７０９は電気的に平行に結合される。領域７０６と領域７０９は組合せ領域を表すことができる。こうして、金属層７０５に加えられる電流を、３つのサブ電流へと分割することができる。１つのサブ電流が領域７０７を通過する一方で、他の２つが領域７０８および組合せ領域を通過する。領域７０７中の電気抵抗率がより大きいことに起因して、領域７０６中の電流密度は、領域７０７中の電流密度より大きい。領域７０６および７０７は、自由層７０４の２つの部分に対応する。
２つの電流密度があるため、書込電流が金属層７０５に注入されるときに、３つのシナリオがあり得る。第１に、領域７０６と領域７０７の両方の電流密度が、磁化方向を切り換えるための電流密度の閾値より大きいとき、自由層７０４すべての磁化状態を切り換えることができる。第２に、電流密度が領域７０６中の閾値より大きいが、領域７０７中の閾値より低いとき、自由層７０４の磁化状態を部分的に切り換えることができる。自由層７０４の部分的に切り換えられる部分は、領域７０６に対応することができる。第３に、電流密度が領域７０６および７０７の中の閾値より低いとき、自由層７０４の磁化状態を切り換えることができない。
したがって、構造７００は、下で説明するように４つの識別可能な電気抵抗状態を実現することができ、これが４つのメモリ状態または４つのメモリレベルを表すことができる。
第１および第２の抵抗状態は、領域７０６および７０７の中の閾値より大きい電流密度を発生する書込電流を使用して書き込むことができる。そのため、自由層７０４のすべての部分の磁化状態を切り換えることができる。第１の電気抵抗状態は、基準層および自由層について平行な磁化状態を有するＭＴＪ７０１に対応する、最低の電気抵抗値を有する。第２の電気抵抗状態は、基準層および自由層について逆平行な磁化状態を有するＭＴＪ７０１に対応する、最大の電気抵抗値を有する。
第３および第４の電気抵抗状態は、２つの電流を順次使用して書き込むことができる。第１の電流は、領域７０６および７０７の中に閾値より大きい電流密度を発生させる。第２の電流は、領域７０６中で閾値より大きいが領域７０７中で閾値より低い電流密度を発生させる。第１の電流が加えられると、自由層７０４のすべての部分の磁化状態を一緒に切り換えることができる。第３の抵抗状態では、第１の電流が加えられて、ＭＴＪ７０１において、基準層および自由層について平行な磁化状態を作ることができる。次いで、第２の電流が加えられて、ＭＴＪ７０１において基準層および自由層について部分的に逆の磁化状態を作る。そのため、領域７０６と一致するＭＴＪ７０１の１つの部分が逆平行な磁化状態を有することができ、領域７０７と一致するＭＴＪ７０１の他の部分が平行な磁化状態を有することができ、これは、第３の電気抵抗状態を表す。同様に、領域７０６と一致するＭＴＪ７０１の１つの部分が平行な磁化状態を有し、領域７０７と一致するＭＴＪ７０１の他の部分が逆平行な磁化状態を有するようにするため、第１および第２の電流を配置することができ、これは、第４の電気抵抗状態を表す。領域７０６および７０７と一致するＭＴＪ７０１の２つの部分が、電気的に平行に結合される。したがって、ＭＴＪ７０１の電気抵抗は、電気的に平行に接続される２つの電気抵抗器に対応する。
図８は、本開示の実施形態と一致する、電子デバイス８００を図示する概略ブロック図である。デバイス８００としては、デスクトップまたはポータブルコンピュータ、サーバ、スマートフォン、スマートウォッチなどといったコンピューティングデバイスを挙げることができる。デバイス８００としては、（スイッチまたはルータなどの）ネットワーキングデバイス、デジタル画像、音声、および／または動画の記録器、車両、電気器具、および玩具などを挙げることもできる。示されるように、デバイス８００は、マイクロプロセッサ８０１、メモリコントローラ８０２、メモリデバイス８０３、出力モジュール８０４、および入力モジュール８０５を備えることができる。
マイクロプロセッサ８０１（たとえば、中央処理装置（ＣＰＵ））は、メモリコントローラ８０２および出力モジュール８０４の動作を含む、電子デバイス８００の全体動作を制御することができる。出力モジュール８０４は、ディスプレイおよび／またはスピーカを含むことができる。入力モジュール８０５は、キーボード、キーパッド、コンピュータマウス、またはタッチスクリーンを含むことができる。いくつかの実施形態では、出力モジュール８０４と入力モジュール８０５は、タッチスクリーンを使用して組み合わせることができる。マイクロプロセッサ８０１は、入力モジュール８０５（たとえば、キーボード）によって生成される入力信号にしたがって、出力モジュール８０４（たとえば、ディスプレイ）を通してメモリデバイス８０３に記憶された情報を表示することができる。
メモリデバイス８０３は、１つまたは複数のメモリ領域を備えることができる。いくつかの実施形態では、各メモリ領域は、上で記載した磁気メモリ構造の１つまたは複数のアレイを備えることができる。いくつかの他の実施形態では、各メモリ領域は、上で記載した磁気メモリ構造の１つまたは複数のアレイおよび他のタイプのメモリの１つまたは複数のアレイを備えることができる。メモリコントローラ８０２は、メモリデバイス８０３の動作を制御する。メモリデバイス８０３により実施される動作は、消去、書込、および読出を含む。いくつかの実施形態では、メモリデバイス８０３は、制御回路を含むことができる。メモリコントローラ８０２は、制御回路を介してメモリデバイス８０３を制御することができる。いくつかの他の実施形態では、メモリデバイス８０３は、何ら制御回路を含まない場合がある。このとき、メモリコントローラ８０２が、メモリデバイス８０３を直接制御することができる。
本開示の原理および実装は本明細書中の具体的な実施形態を使用することによって記載されるが、実施形態の上の記載は、単に、本開示の方法および方法の中核概念を理解するのを助けることが意図される。加えて、上述の様々な実施形態の特徴を組み合わせて、追加の実施形態を形成することができる。一方で、当業者は、本開示の概念にしたがって、具体的な実装形態および応用範囲に修正を行うことができる。したがって、本明細書の内容は、本開示に対する制限と見なすべきではない。
１ 端子
１’ サブ電流
２ 端子
２’ サブ電流
３ 端子
３’ サブ電流
１０ メモリデバイス
１２ メモリ領域
１４ 制御回路
１６ メモリ構造
１００ 単一レベルＳＯＴ－ＭＲＡＭ構造、ＳＯＴ－ＭＲＡＭデバイス
１０１ 基準層
１０２ バリア層
１０３ 自由層
１０４ 金属層
２００ 金属層
２０１ イオン注入領域
２０２ 領域
２０３ 領域
３００ マルチレベルＳＯＴ－ＭＲＡＭ構造
３０１ ＭＴＪ
３０２ ＭＴＪ
３０３ 基準層
３０４ バリア層
３０５ 自由層
３０６ 基準層
３０７ バリア層
３０８ 自由層
３０９ 金属層
３１０ コンタクト領域
３１１ コンタクト領域
３１２ 領域
３１３ 領域
３２０ フローチャート、製造プロセス
４００ マルチレベルＳＯＴ－ＭＲＡＭ構造
４０１ ＭＴＪ
４０２ ＭＴＪ
４０３ 基準層
４０４ バリア層
４０５ 自由層
４０６ 基準層
４０７ バリア層
４０８ 自由層
４０９ 金属層
４１０ コンタクト領域
４１１ コンタクト領域
４１２ 領域
４１３ 領域
５００ マルチレベルＳＯＴ－ＭＲＡＭ構造
５０１ ＭＴＪ
５０２ ＭＴＪ
５０３ 基準層
５０４ バリア層
５０５ 自由層
５０６ 基準層
５０７ バリア層
５０８ 自由層
５０９ 金属層
５１０ 領域
５１１ 領域
５１２ 領域
５１３ 領域
５１４ 領域
５１５ 領域
６００ マルチレベルＳＯＴ－ＭＲＡＭ構造
６０１ ＭＴＪ
６０２ ＭＴＪ
６０３ 基準層
６０４ バリア層
６０５ 自由層
６０６ 基準層
６０７ バリア層
６０８ 自由層
６０９ 金属層
６１０ 領域
６１１ 領域
６１２ 領域
６１３ 領域
６１４ 領域
７００ マルチレベルＳＯＴ－ＭＲＡＭ構造
７０１ ＭＴＪ
７０２ 基準層
７０３ バリア層
７０４ 自由層
７０５ 金属層
７０６ 領域
７０７ 領域
７０９ 領域
７０８ 領域
８００ 電子デバイス
８０１ マイクロプロセッサ
８０２ メモリコントローラ
８０３ メモリデバイス
８０４ 出力モジュール
８０５ 入力モジュール

Claims (16)

  1. メモリデバイスを制御する制御回路、および
    メモリ構造の少なくとも１つのアレイ
    を備え、各メモリ構造が、
    第１の領域および第２の領域を含む金属層であって、前記第１の領域の第１の部分および第２の部分の電気抵抗率が、前記第２の領域の電気抵抗率とは異なる、金属層、ならびに
    前記金属層上に配置される第１の磁気トンネル接合（ＭＴＪ）
    を備え、
    前記第１の磁気トンネル接合（ＭＴＪ）が、
    前記金属層に隣接し、前記金属層の前記第１の領域と接触する第１の自由層であって、前記第１の自由層の磁化の方向が、前記金属層に沿って流れる電流の影響下で、第１の方向と第２の方向の間で切換可能である、第１の自由層と、
    前記自由層に隣接し、電気絶縁材料を含む第１のバリア層であって、前記第１の自由層が前記金属層と前記第１のバリア層の間に配置される、第１のバリア層と、
    前記第１のバリア層に隣接する第１の基準層であって、前記第１の基準層の磁化の方向が、前記第１の方向または前記第２の方向に沿ったままであり、前記第１のバリア層が前記第１の自由層と前記第１の基準層の間に配置される、第１の基準層と
    を備え、
    前記金属層において、前記第１の領域の前記第１の部分および前記第２の部分が前記第１の方向または第２の方向に沿って所定の距離だけ離間され、前記第１の領域の前記第１の部分と前記第２の部分の電気抵抗率が同じであり、前記第１の部分および前記第２の部分を除いた前記第１の領域と前記第２の領域の電気抵抗率が同じである、メモリデバイス。
  2. 各メモリ構造が、
    前記金属層上に配置される第２の磁気トンネル接合（ＭＴＪ）
    をさらに備え、
    前記第２の磁気トンネル接合（ＭＴＪ）が、
    前記金属層に隣接し、前記金属層の前記第２の領域と接触する第２の自由層であって、前記第２の自由層の磁化の方向が、前記金属層に沿って流れる前記電流の前記影響下で、前記第１の方向と前記第２の方向の間で切換可能である、第２の自由層と、
    前記第２の自由層に隣接し、電気絶縁材料を含む第２のバリア層であって、前記第２の自由層が前記金属層と前記第２のバリア層の間に配置される、第２のバリア層と、
    前記第２のバリア層に隣接する第２の基準層であって、前記第２の基準層の磁化の方向が、前記第１の方向または前記第２の方向に沿ったままであり、前記第２のバリア層が前記第２の自由層と前記第２の基準層の間に配置される、第２の基準層と
    を備える、請求項１に記載のデバイス。
  3. 前記金属層および前記第１のバリア層が非磁性であり、前記第１の自由層が第１の強磁性体層を含み、前記第１の基準層が第２の強磁性体層を含む、請求項１に記載のデバイス。
  4. 前記金属層が、
    前記第１の方向または第２の方向に沿った前記第１の領域の２つの対向する側面に隣接する第３の領域および第４の領域
    をさらに備え、
    前記第３の領域と第４の領域の電気抵抗率が同じであり、前記第１の部分および前記第２の部分を除いた前記第１の領域と第３の領域の電気抵抗率が異なる、請求項２に記載のデバイス。
  5. 前記第１の基準層と前記第２の基準層が電気的に結合される、請求項２に記載のデバイス。
  6. 前記第１の領域の前記第１の部分がイオン注入プロセスによって処理される、請求項１に記載のデバイス。
  7. 前記第１の領域の各部分の電気抵抗率が、前記第２の領域の電気抵抗率とは異なる、請求項２に記載のデバイス。
  8. 前記第１の磁気トンネル接合（ＭＴＪ）と前記第２の磁気トンネル接合（ＭＴＪ）が同じ構成を有する、請求項２に記載のデバイス。
  9. メモリ構造のアレイを製造するための方法であって、
    基板上に金属層を堆積するステップであって、前記金属層が複数の第１のコンタクト領域および複数の第２のコンタクト領域を備え、各第１のコンタクト領域が前記複数の第２のコンタクト領域のうちの１つに隣接する、ステップと、
    前記複数の第１のコンタクト領域中でイオン注入プロセスを実施するステップであって、各第１のコンタクト領域の少なくとも１つの部分が前記イオン注入プロセスによって処理される、ステップと、
    自由層を堆積するステップであって、前記自由層が第１の磁気材料を含む、ステップと、
    バリア層を堆積するステップであって、前記バリア層が電気絶縁材料を含む、ステップと、
    基準層を堆積するステップであって、前記基準層が第２の磁気材料を含む、ステップと、
    前記金属層上に複数の第１の磁気トンネル接合（ＭＴＪ）および複数の第２の磁気トンネル接合（ＭＴＪ）を形成するステップであって、各第１の磁気トンネル接合（ＭＴＪ）が前記複数の第１のコンタクト領域のうちの１つに隣接し、各第２の磁気トンネル接合（ＭＴＪ）が前記複数の第２のコンタクト領域のうちの１つに隣接する、ステップと、
    メモリ構造のアレイを形成するステップであって、各メモリ構造が、前記複数の第１の磁気トンネル接合（ＭＴＪ）のうちの１つおよび前記複数の第２の磁気トンネル接合（ＭＴＪ）のうちの１つを備える、ステップと
    を含み、
    各第１のコンタクト領域の前記少なくとも１つの部分の電気抵抗率が、前記複数の第２のコンタクト領域の電気抵抗率とは異なる、方法。
  10. 各第１のコンタクト領域のすべての部分が前記イオン注入プロセスによって処理される、請求項９に記載の方法。
  11. 第１の領域および第２の領域を含む金属層であって、前記第１の領域の第１の部分および第２の部分の電気抵抗率が、前記第２の領域の電気抵抗率とは異なる、金属層と、
    前記金属層に隣接し、前記金属層の前記第１の領域と接触する第１の自由層であって、前記第１の自由層の磁化の方向が、前記金属層に沿って流れる電流の影響下で、第１の方向と第２の方向の間で切換可能である、第１の自由層と、
    前記自由層に隣接し、電気絶縁材料を含む第１のバリア層であって、前記第１の自由層が前記金属層と前記第１のバリア層の間に配置される、第１のバリア層と、
    前記第１のバリア層に隣接する第１の基準層であって、前記第１の基準層の磁化の方向が、前記第１の方向または前記第２の方向に沿ったままであり、前記第１のバリア層が前記第１の自由層と前記第１の基準層の間に配置される、第１の基準層と
    を備え、
    前記金属層において、前記第１の領域の前記第１の部分および前記第２の部分が前記第１の方向または第２の方向に沿って所定の距離だけ離間され、前記第１の領域の前記第１の部分と前記第２の部分の電気抵抗率が同じであり、前記第１の部分および前記第２の部分を除いた前記第１の領域と前記第２の領域の電気抵抗率が同じである、メモリデバイス。
  12. 前記金属層に隣接し、前記金属層と接触する第２の自由層であって、前記第２の自由層の磁化の方向が、前記金属層に沿って流れる前記電流の前記影響下で、前記第１の方向と前記第２の方向の間で切換可能である、第２の自由層と、
    前記第２の自由層に隣接し、電気絶縁材料を含む第２のバリア層であって、前記第２の自由層が前記金属層と前記第２のバリア層の間に配置される、第２のバリア層と、
    前記第２のバリア層に隣接する第２の基準層であって、前記第２の基準層の磁化の方向が、前記第１の方向または前記第２の方向に沿ったままであり、前記第２のバリア層が前記第２の自由層と前記第２の基準層の間に配置される、第２の基準層と
    をさらに備える、請求項１１に記載のデバイス。
  13. 前記第１の領域の各部分の電気抵抗率が、前記第２の領域の電気抵抗率とは異なる、請求項１１に記載のデバイス。
  14. 前記第１の基準層と前記第２の基準層が電気的に結合される、請求項１２に記載のデバイス。
  15. 前記金属層および前記第１のバリア層が非磁性であり、前記第１の自由層が第１の強磁性体層を含み、前記第１の基準層が第２の強磁性体層を含む、請求項１１に記載のデバイス。
  16. 前記第１の領域の前記第１の部分がイオン注入プロセスによって処理される、請求項１１に記載のデバイス。
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