JP2017059594A - 磁気メモリ - Google Patents

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Abstract

【課題】低電流の書き込みを可能にする磁気メモリを提供する。【解決手段】本実施形態による磁気メモリは、磁化方向が可変の第１磁性層と、磁化方向が固定された第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を有する積層構造を備えた磁気抵抗素子と、第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、前記第１部分と前記第１非磁性層との間に前記第１磁性層が位置する、導電性の第２非磁性層と、少なくとも前記第１部分と、前記第１磁性層との間に設けられ前記第２非磁性層よりも電気伝導率が高い第３非磁性層と、を備えている。【選択図】図１

Description

本発明の実施形態は、磁気メモリに関する。
磁気メモリ（ＭＲＡＭ(Magnetic Random Access Memory)）は速い読出し、書込み速度、優れた耐久性、不揮発性、及び動作中における低消費電力といった利点により高い関心がもたれている。ＭＲＡＭは、磁気抵抗素子、例えばＧＭＲ(Giant Magneto Resistive)素子またはＴＭＲ(Tunnel Magneto Resistance)素子をメモリ素子として有する不揮発性メモリであり、メモリ素子に情報を格納することができる。
ＭＲＡＭの１つの例として、磁性体に電流を流すことによって磁性体の磁化の向きを反転させるスピン注入磁化反転方式を用いたランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ(Spin Transfer Torque Magnetic Random Access Memory)が知られている。このようなスピン注入磁化反転方式が用いられることによって、ナノスケールの磁性体内の磁化状態を局所的な磁場によって制御しやすくなり、さらに、磁性体の微細化に応じて磁化を反転させるための電流の値も小さくすることができると期待されている。ここで、ＳＴＴ−ＭＲＡＭ方式では、同一の端子を用いて大きな電流で書き込み、小さな電流で読み出しを行うことにより、読み出し電流による磁化反転（書き込み）を抑制している。
一方、Ｋｕを磁性体の磁気異方性、Ｖを磁性体の体積、ｋＢをボルツマン定数、Ｔを絶対温度とするとき、磁性体の熱安定性を示す指標Δ（＝ＫｕＶ／ｋＢＴ）が知られている。微細化が進めても上記指標Δを確保するためには、磁気異方性Ｋｕを増加することが考えられる。磁気異方性Ｋｕを増加させると書き込み電流を上げる必要がある。したがって、指標Δを確保することは、低電流化と微細化（高密度化）に対して二律背反となる。さらに、読み出し電流による磁性体の磁化反転によって、磁性体の書き込みエラー率が増加する。
そこで、スピンホール効果あるいはスピン軌道相互作用を用いて、書き込み電流端子と、読み込み電流端子を分離して、書き込みエラー率を低下させる方法が提案されている。この方式は、書き込みエラー率を改善できる。しかし、スピン軌道相互作用を担う層（以下、ＳＯＬとも云う）は、ある膜厚でスピンホール角（θＳＨ）が変わることが知られている。ここで、スピンホール角とは、スピン伝導率の電気伝導率に対する比を意味する。更に、スピン軌道相互作用を担う層の膜厚を厚くすると電流密度が一定の場合、電流量が増加してしまう。このため、スピン軌道相互作用を担う層の膜厚を制御することは重要である。
しかし、スピン軌道相互作用を担う層の膜厚を薄くすると、素子作製時のダメージやオーバーエッチングによる断線や電流印加時のエレクトロマイグレーションが発生する。また、ダメージやオーバーエッチングを抑制すると、磁気抵抗効果素子の部分のエッチングが不十分となり、側壁がテーパー形状となる。これにより、素子サイズの拡大および素子サイズのバラつきの増加が発生する。このように、スピン軌道相互作用を担う層の薄膜化による低電流書き込みと、スピン軌道相互作用を担う層の特性劣化は二律背反となる。
特開２０１４−４５１９６号公報
本実施形態は、低電流の書き込みを可能にする磁気メモリを提供する。
本実施形態の磁気メモリは、磁化方向が可変の第１磁性層と、磁化方向が固定された第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を有する積層構造を備えた磁気抵抗素子と、第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、前記第１部分と前記第１非磁性層との間に前記第１磁性層が位置する、導電性の第２非磁性層と、少なくとも前記第１部分と、前記第１磁性層との間に設けられ前記第２非磁性層よりも電気伝導率が高い第３非磁性層と、を備えている。
第１実施形態による磁気メモリのメモリ素子を示す断面図。 第１実施形態の効果を説明する図。 第１実施形態の一変形例による磁気メモリのメモリ素子に用いられる磁気抵抗素子を示す断面図。 第２実施形態による磁気メモリのメモリ素子を示す断面図。 第３実施形態による磁気メモリのメモリ素子を示す断面図。 第４実施形態による磁気メモリのメモリ素子を示す断面図。 第５実施形態による磁気メモリのメモリ素子を示す断面図。 第６実施形態による磁気メモリを示す断面図。 第７実施形態による磁気メモリのメモリ素子を示す断面図。 第７実施形態の第１変形例による磁気メモリのメモリ素子を示す断面図。 第７実施形態の第２変形例による磁気メモリのメモリ素子を示す断面図。 第８実施形態による磁気メモリの製造方法を示す断面図。 第８実施形態による磁気メモリの製造方法を示す断面図。 第８実施形態による磁気メモリの製造方法を示す断面図。 第９実施形態による磁気メモリを示す回路図。
以下、図面を参照して実施形態を詳細に説明する。
（第１実施形態）
第１実施形態による磁気メモリについて図１を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図１に示す。このメモリ素子１は、スピン軌道相互作用（以下、ＳＯ(Spin-Orbit Coupling)とも云う）を用いたメモリ素子である。この第１実施形態に係るメモリ素子１は、非磁性層１０と、この非磁性層１０の一部の領域上に設けられた磁気抵抗素子２０とを備えている。非磁性層１０は、第１非磁性層１２と、この第１非磁性層１２上に設けられた第２非磁性層１４と、を備えている。すなわち、非磁性層１０は、非磁性材料が積層された非磁性積層膜となっている。
磁気抵抗素子２０は、第２非磁性層の一部の領域上に設けられた第１磁性層２２と、第１磁性層２２上に設けられた非磁性のスペーサ層２４と、スペーサ層２４上に設けられた第２磁性層２６と、を備えている。第１磁性層１２は磁化方向が可変であり、第２磁性層１６は磁化方向が固定されている。ここで、磁化方向が可変とは、磁気抵抗素子２０に書き込み動作を行った前後において、磁性層１２の磁化方向が変化可能であることを意味する。磁化方向が固定されているとは、磁気抵抗素子２０に書き込み動作を行った前後において、磁性層１６の磁化方向が不変であることを意味する。磁気抵抗素子２０は、第１磁性層１２と第２磁性層１６の磁化方向が平行（同じ方向）であるときは、第１磁性層１２と第２磁性層１６との間の抵抗（ＲＰ）は低い。第１磁性層１２と第２磁性層１６の磁化方向が反平行（逆方向）であるときは、第１磁性層１２と第２磁性層１６との間の抵抗（ＲＡＰ）は高い。
非磁性層１０は、この非磁性層１０に紙面の左方から右方に向かって電流を流したときに、スピン軌道相互作用によって、アップスピンを有する電子およびダウンスピンを有する電子のうちの一方の電子（例えば、アップスピンを有する電子）が、非磁性層１０の上面に流れ、他方の電子（例えば、ダウンスピンを有する電子）が非磁性層１０の下面に流れる。すなわち、紙面上で左方から右方に向かって非磁性層１０の上面を、アップスピンおよびダウンスピンのうち一方にスピン偏極された電子が流れ、非磁性層１０の下面を他方にスピン偏極された電子が流れる。これにより、非磁性層１０の上面に流れる一方にスピン偏極された電子からのスピントルクが第１磁性層２２の磁化に作用し、第１磁性層２２の磁化方向が反転可能となる。非磁性層１０は、スピン軌道相互作用を担う層となる。なお、非磁性層１０に紙面上で右方から左方に電流を流すと、上述した場合と逆に、例えばダウンスピンを有する電子が非磁性層１０の上面に流れ、アップスピンを有する電子が非磁性層１０の下面に流れる。したがって、非磁性層１０に流れる電流の向きによって第１磁性層２２に磁化方向を反転することができる。非磁性層１０に電流を流すための２つの端子が非磁性層の磁気抵抗素子２０を挟む２つの領域に設けられ、この２つの端子間に電流を流すことにより、上記書き込みを行うことができる。磁気メモリがアレイ状に配置された複数のメモリ素子を備えている場合、後述する第９実施形態に示すように、上記２つの端子の一方に選択トランジスタを設けることが好ましい。
本実施形態においては、非磁性層１０は、第１非磁性層１２と、第２非磁性層１４との積層構造から構成され、第２非磁性層１４は、第１非磁性層１２よりも電気伝導率が高い。すなわち、第１非磁性層１２の電気伝導率をσ１、第２非磁性層１４の電気伝導率をσ２とすると、
σ１＜σ２
となる関係を満たしている。
第２非磁性層１４は、磁気抵抗素子２０の第１磁性層２２に効率よくスピントルクを付与するために、高いスピンホール角を有する層である。第１非磁性層１２は、第２非磁性層１４の断線の防止およびエレクトロマイグレーションの抑制する役目を有する。ここで、σＩ＜σ２とすることで、電流は第１非磁性層１２よりも第２非磁性層１４に集中して流れ、低電流で磁気抵抗素子２０の第１磁性層２２へスピントルクを効率的に作用させることができる。
また、第２非磁性層１４の厚さがスピン拡散長より薄くなると、第２非磁性層１４と第１磁性層２２との界面に対して反対側の界面、すなわち第２非磁性層１４と第１非磁性層１２との界面で生じる逆向きのトルクの影響で第１磁性層２２へ作用するスピントルクが減少してしまう。しかし、本実施形態においては、第１非磁性層が逆向きスピンに対してスピンシンク（スピン吸収）の効果を有する。このため、第２非磁性層１４の厚さをスピン拡散長より薄くしても、スピントルクが減少せずに、磁気抵抗素子２０の第１磁性層２２へスピントルクを作用させることができる。
次に、比較例として、非磁性層１０が単層構造を有する以外は、第１実施形態と同じ構成のメモリ素子を考える。すなわち、比較例においては、非磁性層１０は、第２非磁性層１４から構成されている。本実施形態のメモリ素子および比較例のメモリ素子において、第１磁性層２２の磁化方向が反転可能な電流値に対する第２非磁性層１４の厚さ依存性をシミュレーションにより求めた結果を図２に示す。すなわち、図２において、横軸は第２非磁性層１４の厚さｔ（ｎｍ）を示し、縦軸は、第１磁性層２２の磁化方向が反転可能な電流値を示す。なお、図２においては、縦軸は、第１磁性層２２の磁化方向が反転可能な電流値ＩｗをＳＴＴ−ＭＲＡＭの反転可能な電流値Ｉｗ-ＳＴＴで規格化している。また、第１実施形態および比較例のメモリ素子においては、磁気抵抗素子２０に面内形状異方性を付与するために、磁気抵抗素子２０のアスペクト比（横（紙面の左右方向）の長さと、縦（紙面の奥行き方向）の長さの比）を２として、短辺長の長さを５０ｎｍとした。また、スピンホール角は０．１５、スピン拡散長を１ｎｍとして見積もった。また、第１実施形態および比較例のメモリ素子において、書き込みに必要な非磁性層１０の電流密度を一定としている。
図２からわかるように、第１実施形態においては、第２非磁性層１４の厚さが７ｎｍより薄くなると、ＳＴＴ−ＭＲＡＭの反転可能な電流値Ｉｗ-ＳＴＴよりも小さくすることができる。さらに、スピン拡散長近傍の厚さ（１ｎｍ）になると、スピンシンクの効果により比較例の磁気メモリに比べて書き込み電流を小さくすることができる。
また、図２では示されないが、第２非磁性層１４の厚さを１０ｎｍ以下とすると、比較例では磁気抵抗素子２０が設けられた領域の外側の領域（外部領域）での断線やエレクトロマイグレーションの発生率が上がることがわかった。このため、非磁性層１０は、２層以上の積層構造とすることが望ましい。
以上説明したように、磁気抵抗素子２０への情報（データ）の書き込みは、磁気抵抗素子２０を挟む非磁性層１０の２つの領域にそれぞれ端子（図示せず）を設け、これらの端子間に電流を流すことにより、行うことができる。
これに対して、磁気抵抗素子２０に記憶されたデータの読み出しは、上記２つの端子の一方と、磁気抵抗素子２０の第２磁性層２６に接続された端子との間に電流を流し、それらの端子間の電圧を読み出すことにより、行うことができる。なお、図１では、第２磁性層２６に接続された選択トランジスタ３２が設けられているが、読み出しはこの選択トランジスタ３２を介して行う。
以上説明したように、第１実施形態によれば、低電流の書き込みを可能にする磁気メモリを提供することができる。
（材料）
次に、第１実施形態および後述する各実施形態のメモリ素子の構成部材に関する材料について説明する。
（第２非磁性層１４）
第２非磁性層１４は高いスピンホール効果を有した材料を用いることが好ましく、例えば、β−Ｔａ（タンタル）、β−Ｗ（タングステン）のような負の大きなスピンホール角持つものから、Ｐｔ（プラチナ）、Ａｕ（金）のような正の大きなスピンホール角を持つものなどを用いることができるが、これらに限定されない。
（第１非磁性層１２）
第１非磁性層１２は、スピンシンク層として、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｃｒ（クロム）、Ｉｒ（イリジウム）、Ｍｏ（モリブデン）、Ｒｅ（レニウム）、Ｎｂ（ニオブ）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｈｆ（ハフニウム）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）の中から選択された１つ以上の元素を含むことが好ましい。
更に、第１非磁性層１２として、上記元素とＢ（ボロン）とを含む化合物、例えばホウ化物を用いてもよい。このホウ化物、例えば、ＨｆＢ、ＡｌＢ、ＭｇＢ、ＴｉＢ、ＨｆＡｌＢ、ＨｆＡｌＭｇＢ等からなる材料は、スピンシンク効果の他に、第１磁性層２２にＣｏＦｅＢを用いた際の第１磁性層２２からのＢの拡散を補償することができる効果も有する。
更に、第１非磁性層１２として、Ｈｆを含む材料を用いてもよい。この場合、後述するスペーサ層（ＭｇＯなど）の側部の再付着物となった際に、側壁絶縁性に優れ、磁気抵抗素子２０において、高いＭＲ比またはＴＭＲ比を得ることができる。
また、σＩ＜σ２の関係を満たすために、第１非磁性層１２の導電率を第２非磁性層１４の導電率より下げる必要がある。しかし、第２非磁性層１４にβ−Ｔａまたはβ−Ｗを用いた場合、その抵抗率（導電率の逆数）は数百１００μΩｃｍから１０００μΩｃｍと高い、すなわち、導電率が低い。このため、さらに導電率を下げるには、上記材料の酸化物、または窒化物を用いることができる。酸化または窒化の量はプラズマ処理により制御可能であり、第１非磁性層１２が絶縁体とならない程度の酸化または窒化を行うことで導電率を下げることが可能である。
更に、第２非磁性層１４にＴａ、Ｗを用いた場合、第１非磁性層１２としては、同一材料でかつ第２非磁性層とは結晶性の異なる層とすることもできる。例えば、前述のようにβ−Ｔａまたはβ−Ｗはその抵抗率は数百μΩｃｍから１０００μΩｃｍと高いが、第１非磁性層１２としてアモルファス構造とすることでその抵抗率を更に上げることができる。
また、第２非磁性層１４にＴａ、Ｗを用いた場合、第１非磁性層１２として、α−Ｔａまたはα−Ｗを用いることで、抵抗率を下げることも可能であり、結晶性を変えることでその抵抗率（導電率）を調整することができる。したがって、第２非磁性層１４と第１非磁性層１２は同じ材料で結晶性が異なる構成とすることもできる。
（第１磁性層２２）
第１磁性層２２は、強磁性材料、軟磁性材料、人工格子、またはフェリ磁性材料などが用いられる。強磁性材料として、Ｌ１０構造又はＬ１１構造の磁性材料が用いられる。より具体的な例としては、ＦｅＰｄ（鉄−パラジウム）、ＦｅＰｔ（鉄−白金）、ＣｏＰｄ（コバルト−パラジウム）、またはＣｏＰｔ（コバルト−白金）等が用いられる。軟磁性材料としては、ＣｏＦｅＢ（コバルト−鉄−ボロン）等が用いられる。人工格子として、ＮｉＦｅ（ニッケル−鉄）、Ｆｅ（鉄）、又はＣｏ（コバルト）等の磁性材料と、Ｃｕ（銅）、Ｐｄ（パラジウム）、又はＰｔ（白金）等の非磁性材料との積層構造が例示される。
また、第１磁性層２２として、面内方向に磁気異方性を有する磁性材料または垂直磁気異方性を有する磁性材料を用いることができる。反転電流を下げるには、面内方向に磁気異方性を有する材料を用いることが好ましい。
（スペーサ層２４）
スペーサ層２４としては、例えば、ＭｇＯ（酸化マグネシウム）が用いられ。ＭｇＯのような絶縁材料が用いられたスペーサ層２４は、トンネルバリア層ともよばれる。ＭｇＯ層２４は、例えば、１０Å（１ｎｍ）の厚さを有する。また、スペーサ層２４として、ＣａＯ（酸化カルシウム）、ＳｒＯ（酸化ストロンチウム）、ＴｉＯ（酸化チタン）、ＶＯ（酸化バナジウム）、ＮｂＯ（酸化ニオブ）、またはＡｌ２Ｏ３（酸化アルミニウム）を用いてもよい。
スペーサ層２４として、ＭｇやＡｌの窒化物を用いてもよい。また、これらの酸化物または窒化物からなる単層膜に限らず、これらの絶縁体の積層膜が、スペーサ層２４に用いられてもよい。ＭｇＯは、ＮａＣｌ（塩化ナトリウム）構造の結晶構造を有する。ＭｇＯのように結晶配向している材料として、例えば、ＭｇＡｌ２Ｏ４などのスピネル型の材料を用いてもよい。
また、スペーサ層２４として、例えば、Ｃｕ等の非磁性金属を用いてもよい。
（第２磁性層２６）
一般に熱安定性のため、第２磁性層２６は、第１磁性層２２の厚さよりも大きな厚さを有する。そのため、第２磁性層２６から発生する磁場分布が大きくなり、第２磁性層２６からの漏れ磁場（漏洩磁界）が、第１磁性層２２に不均一に印加される。第１磁性層２２に印加される第２磁性層からの漏れ磁場は、第１磁性層２２の磁化の向きを第２磁性層２６の磁化の向きと平行にする向きに作用する。第１磁性層２２に印加される第２磁性層２６からの漏れ磁場は、第１磁性層２２の磁化反転磁場を変化させ、第１磁性層２２の熱安定性を劣化させる。第２磁性層からの漏れ磁場の影響で、第１磁性層２２の保磁力ＨＣがシフトし、第２磁性層２６と第１磁性層２２との磁化の向きの関係が平行状態である場合と反平行状態である場合とで、それら磁化配列状態の熱安定性が変化する可能性がある。このように、第２磁性層２６の漏れ磁場に起因して磁気抵抗素子の動作が不安になる可能性があるため、第２磁性層２６の飽和磁化ＭＳは小さいことが好ましい。
第２磁性層２６の材料としては、Ｃｏ（コバルト）、ＣｏＦｅＢ（コバルト−鉄−ボロン） を用い、面内方向に異方性を付与するために反強磁性材料であるＩｒＭｎ（イリジウム−マンガン）等で、第２磁性層２６の磁化方向を固着しても良い。この場合、反強磁性材料からなる層は、第２磁性層２６に近接して配置される。
また、垂直方向に磁化させる場合は、飽和磁化ＭＳが小さく、異方性磁界が大きな希土類金属−遷移金属を用いた磁性層（以下、希土類金属−遷移金属磁性層、またはフェリ磁性層とも云う）が用いられる。これらの磁性層として、例えばＴｂＣｏＦｅ（テルビウム−コバルト−鉄）、ＣｏとＰｔを積層させた人工格子、ＦｅとＰｔをＬ１０に規則化させた結晶膜等が挙げられる。
なお、第１実施形態の一変形例として、磁気抵抗素子２０の代わりに図３に示す磁気抵抗素子２０Ａを用いてもよい。この変形例による磁気メモリ２０Ａは、図１に示す磁気抵抗素子２０において、第２磁性層２６とスペーサ層２４との間にＣｏＦｅＢからなる磁性層（界面磁性層）２５を挟んだ構成を有している。このような構成を備えたことにより、第２磁性層２６の分極率を向上させることが可能となり、高いＭＲ比（磁気抵抗比）を有する磁気メモリを得ることができる。
（第２実施形態）
第２実施形態による磁気メモリについて図４を参照して説明する。この第２実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図４に示す。この第２実施形態のメモリ素子１Ａは、図１に示す第１実施形態のメモリ素子１において、非磁性層１０を非磁性層１０Ａに置き換えた構成を有している。この非磁性層１０Ａは、図１に示す非磁性層１０の第２非磁性層１４上に、第２非磁性層１４よりも電気伝導率の低い材料からなる第３非磁性層１６を設けた構成を有している。
このような構成とすることにより、第２非磁性層１４に、より効率的に電流を流すことができる。すなわち、書き込み時に磁気抵抗素子２０への電流リークを抑制することができる。更に、磁気抵抗素子２０をエッチングで加工する際に、第３非磁性層１６は、第２非磁性層１４を保護する役割を有するため、第２非磁性層１４のダメージによるスピンホール角の劣化を防止することができる。また、エレクトロマイグレーション発生を抑制することができる。
なお、この第２実施形態において、第３非磁性層１６は、第１非磁性層１２と同じ材料を用いてもよい。また、第１非磁性層１２と異なる材料を用いてもよい。
また、この第２実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
以上説明したように、第２実施形態も第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第３実施形態）
第３実施形態による磁気メモリについて図５を参照して説明する。この第３実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図５に示す。この第３実施形態のメモリ素子１Ｂは、図１に示す第１実施形態のメモリ素子１において、非磁性層１０を非磁性層１０Ｂに置き換えた構成を有している。
この非磁性層１０Ｂは、磁気抵抗素子２０の直下に位置する第１部分１５ａと、この第１部分１５ａの両側に設けられ第１部分１５ａに接合する第２および第３部分１５ｂ、１５ｃと、を備えている。第１部分１５ａは、第１実施形態で説明した第１非磁性層１２と同じ材料からなる第１層１２ａと、第１層１２ａ上に設けられ第２非磁性層１４と同じ材料からなる第２層１４ａと、を備えている。したがって、第１層１２ａの電気伝導率は第１非磁性層１２と同じσ１であり、第２層１４ａの電気電伝導率は第２非磁性層１４とおなじσ２となる。なお、第１部分１５ａは、第１磁性層２２と実質的に同じ幅（図面上で左右方向の長さ）を有している。すなわち、第１層１２ａおよび第２層１４ａは、第１磁性層２２と実質的に同じ幅を有している。
第２および第３部分１５ｂ、１５ｃは、第１層１２ａおよび第２層１４ａよりも電気伝導率が高い非磁性材料から形成される。したがって、第２および第３部分の電気伝導率をσ３とすれば、
σＩ ＜ σ２ ＜ σ３
となる関係を満たす。なお、第２および第３部分は同じ材料で形成してもよいが、異なる材料で形成してもよい。異なる材料を用いた場合も、これらの材料は、上記関係式を満たす。
このように構成された第３実施形態の磁気メモリは、メモリ素子の作製の面では複雑となるが、第２および第３部分１５ｂ、１５ｃを高い電気伝導率を有する材料で形成しているため、磁気抵抗素子２０の第１磁性層２２に作用するスピントルクの量を変えることなく、非磁性層１０Ｂ全体の電気伝導率を上げることが可能となり、エレクトロマイグレーションに対する耐性を向上することができる。
なお、第２および第３部分１５ｂ、１５ｃは、第１層１２ａの電気伝導率と第２層１４ａの電気伝導率との間の電気伝導率を有する非磁性材料から形成しても良い。
また、この第３実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
また、第３実施形態において、図４に示す第２実施形態と同様に、第１磁性層２２と第２層１４ａとの間に第１層１２ａよりも電気伝導率の低い非磁性層を設けてもよい。
この第３実施形態も、第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第４実施形態）
第４実施形態による磁気メモリについて図６を参照して説明する。この第４実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図６に示す。この第４実施形態のメモリ素子１Ｃは、図５に示す第３実施形態のメモリ素子１Ｂにおいて、非磁性層１０Ｂを非磁性層１０Ｃに置き換えた構成を有している。
この非磁性層比１０Ｃは、非磁性層１０Ｂの第２および第３部分１５ｂ、１５ｃを第２非磁性層１４と同じ材料で構成した構造を有している。すなわち、磁気抵抗素子２０の下方に位置する第１層１２ａの上面および側面を覆うように第２非磁性層１４が設けられている。
したがって、この第４実施形態においては、第１実施形態に比べて、非磁性層１０Ｂに占める第２非磁性層１４の体積が大きくなり、非磁性層１０Ｂ全体の電気伝導率を第１実施形態の非磁性層１０の電気伝導率に比べて大きくすることができる。
第３および第４実施形態のいずれのメモリ素子においても、第１層１２ａが逆向きのスピンを吸収またはシンクする機能を有する。このため、第１層１２ａを設けずに非磁性層１０Ｂ全体が第２非磁性層１４から構成される場合と比較して、第２非磁性層１４の厚さをスピン拡散長より狭めても、磁気抵抗素子２０の第１磁性層２２へのスピントルクが低下するのを抑制することができる。
また、この第４実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
この第４実施形態も第３実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第５実施形態）
第５実施形態による磁気メモリについて図７を参照して説明する。この第５実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図７に示す。この第５実施形態のメモリ素子１Ｄは、図１に示す第１実施形態のメモリ素子１において、非磁性層１０を非磁性層１０Ｄに置き換えた構成を有している。
非磁性層１０Ｄは、第１実施形態の非磁性層１０において、磁気抵抗素子２０のそれぞれの側面から非磁性層１０Ｄの端部に向かうにつれて、非磁性層１０Ｄの上面と下面との距離が小さくなる構造を有している。すなわち、磁気抵抗素子２０が設けられた領域を除いた領域で非磁性層１０Ｄの上面が下方に傾いた構造を有している。
このような構造は、後述する製造方法において説明する磁気抵抗素子２０の形状を画定するためのエッチング時のオーバーエッチングによって形成される。すなわち、第５実施形態における非磁性層１０Ｄは、第１非磁性層１２と同じ材質からなる第１非磁性層１２ｂと、この第１非磁性層１２ｂ上に設けられ、第２非磁性層１４と同じ材質からなる第２非磁性層１４ｂと、を備えている。第２非磁性層１４ｂは第１部分と、第２部分とを有し、第１部分上に磁気抵抗素子２０が位置し厚さが一定である。第２部分は磁気抵抗素子２０の側面から離れるにつれて、厚さが減少する構造を有している。
第１非磁性層１２ｂは、第２非磁性層１４ｂが位置し厚さが一定の第１部分と、第２非磁性層１４ｂの端部から離れるにつれて厚さが減少する第２部分とを有する。
このような構造の非磁性層１０Ｄを備えたメモリ素子においても、磁気抵抗素子２０の第１磁性層２２が第２非磁性層１４ｂに隣接しているので、第１実施形態の場合と同様に、第１磁性層２２にスピントルクの量を付与することが可能となり、低電流で効率的に第１磁性層２２にスピントルクを付与することができる。
また、第２非磁性層１４ｂは、磁気抵抗素子２０の側面から離れるにつれて厚さが線型に減少し、第１非磁性層１２ｂは、第２非磁性層１４ｂの端部から外側に向かうに連れて厚さが線型に減少しているので、電流の局所的な集中による断線やエレクトロマイグレーションを抑制することができる。
非磁性層１０Ｄは、磁気抵抗素子２０の側面から離れるに連れて、厚さが徐々に減少する構造を有しているので、特定部分に歪応力を集中させることがない。更に磁気抵抗素子２０の磁気歪による特性ばらつきや、非磁性層１０Ｄの結晶性ばらつきによるスピントルクのばらつきを抑制することができる。また、第１磁性層２２に対して第２非磁性層１４ｂが大きくなるため、第１磁性層２２の端部からスピントルクを付与することができる。このため、第１および第２非磁性層が厚さを急峻に減少させた場合と比べて、効率的に、すなわち低電流で、磁化反転を行うことができる。
また、この第５実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
この第５実施形態も第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第６実施形態）
第６実施形態の磁気メモリを図８に示す。この第６実施形態に磁気メモリは、第１非磁性層１２およびこの第１非磁性層１２上に設けられた第２非磁性層１４を有する非磁性層１０上に、第１実施形態で説明した複数の磁気抵抗素子２０が設けられた構造を有している。
１つの非磁性層１０に対して１つの磁気抵抗素子２０を設ける場合は、磁気抵抗素子２０が複数個アレイ上に配置するときには、非磁性層毎に少なくとも１つの選択トランジスタが必要になる。
しかし、この第６実施形態のように、非磁性層１０上に複数の磁気抵抗素子２０を設けることにより、１つの非磁性層１０に対して１つの磁気抵抗素子２０を設ける場合に比べて、選択トランジスタの個数を減らすことができる。
一方、記録する（書き込みを行う）際には、１つの非磁性層１０上に設けられた全ての磁気抵抗素子２０にスピントルクが付与される。このため、スピントルクによる反転を起こさないように非磁性層１０に印加する電流ＩＷを調整する。実際に記録反転を行う磁気抵抗素子２０には選択的に電圧を印加することで、磁気抵抗素子２０中の第１磁性層２２の保磁力を低下させ、上記調整されたＩＷでの反転が可能となる。同様に、記録反転を行う磁気抵抗素子２０に電流を流すことによってスピン伝達トルクを与えることで、記録反転を行う磁気抵抗素子２０のみ上記調整されたＩＷでの反転が可能となる。
また、この第６実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
この第６実施形態も第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第７実施形態）
第７実施形態の磁気メモリについて図９を参照して説明する。この第７実施形態の磁気メモリは、少なくとも１つのメモリ素子を有し、このメモリ素子の断面を図９に示す。この第７実施形態のメモリ素子１Ｅは、図１に示す第１実施形態のメモリ素子１の積層順序を逆にした構造を有している。すなわち、メモリ素子１Ｅは、第２磁性層２６上にスペーサ層２４が設けられ、スペーサ層２４上に第１磁性層２２が設けられ、第１磁性層層２２上に第２非磁性層１４が設けられ、第２非磁性層１４上に第１非磁性層１２が設けられた構造を有している。
このように、磁気抵抗素子２０を形成した後、非磁性層を形成する場合は、磁気抵抗素子２０を画定するエッチング後、絶縁膜を埋め込み、この絶縁膜の表面を平坦化し、磁気抵抗素子２０の第２磁性層２２の表面を露出させる。この後に、非磁性層１０が形成される。したがって、非磁性層１０の形成時の平坦度は高くないため、数ｎｍオーダーの非磁性層を単一層で形成した場合は、断線やエレクトロマイグレーションの発生する率が高くなる。
しかし、第７実施形態のように、非磁性層１０が第２非磁性層１４と第１非磁性層１２の２層構造からなっている場合は、断線やエレクトロマイグレーションによる故障を大幅に減少させることができる。
また、第２非磁性層１４が５ｎｍ以下となった場合、第１非磁性層１２はスピンをシンクする機能も有する。このため、第１非磁性層が無く、非磁性層１０が第２非磁性層１４からなる単層の場合に比べて、第７実施形態のメモリ素子１Ｅは、必要な記録電流を減少させることができる。
また、この第７実施形態において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
この第７実施形態も第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第１変形例）
第７実施形態の第１変形例による磁気メモリについて図１０を参照して説明する。この第１変形例の磁気メモリは、少なくとも１つのメモリ素子１Ｆを有し、このメモリ素子１Ｆの断面を図１０に示す。
この第１変形例のメモリ素子１Ｆは、図９に示す第７実施形態のメモリ素子１Ｅにおいて、非磁性層１０を非磁性層１０Ｅに置き換えた構成を有している。非磁性層層１０Ｅは、第１磁性層２２上に設けられ第１磁性層２２と同じ平面形状を有する第２非磁性層１４ｃと、この第２非磁性層１４ｃ上に設けられた第１非磁性層１２とを備えている。すなわち、第２非磁性層１４ｃは磁気抵抗素子２０の形状を画定するエッチング時に磁気抵抗素子２０と一緒にエッチングされる。続いて、絶縁膜を埋め込み、この絶縁膜の表面を平坦化し、第２非磁性層１４ｃの表面を露出させる。その後、第１非磁性層１２が形成される。
このような構成のメモリ素子１Ｆにおいては、第２非磁性層１４ｃが磁気抵抗素子２０のキャップ層となっている。
この第１変形例も第７実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
また、この第１変形例において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
（第２変形例）
第７実施形態の第２変形例による磁気メモリについて図１１を参照して説明する。この第２変形例の磁気メモリは、少なくとも１つのメモリ素子１Ｇを有し、このメモリ素子１Ｇの断面を図１１に示す。
この第２変形例のメモリ素子１Ｇは、図９に示す第７実施形態のメモリ素子１Ｅにおいて、第１磁性層２２と、第２非磁性層１４との間に第３非磁性層１６ａを設けた構成を有している。この第３非磁性層１６ａは、第２非磁性層１４よりも電気伝導率の低い材料からなっている。第３非磁性層１６ａは、第１非磁性層１２と同じ材料を用いてもよい。また、第１非磁性層１２と異なる材料を用いてもよい。
この第２変形例も第７実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
また、この第２変形例において、磁気抵抗素子２０の代わりに、図３に示す磁気抵抗素子２０Ａを用いてもよい。
（第８実施形態）
次に、第８実施形態による磁気メモリの製造方法について図１２乃至図１３を参照して説明する。この第８実施形態の製造方法は、図７に示す第５実施形態の磁気メモリを製造するものである。
まず、図１２に示すように、基板（図示せず）上に、第１非磁性層１２、第２非磁性層１４、第１磁性層２２、スペーサ層２４、および第２磁性層２６をこの順序で積層する。
次に、図１３に示すように、第２磁性層２６、スペーサ層２４、および第１磁性層２２からなる積層膜に対してイオンビームエッチング（ＩＢＥ）を行って、磁気抵抗素子の形状に画定する。ＩＢＥは、Ａｒ等の不活性ガスを用いたイオンミリングによって実施される。また、ＩＢＥは、上記積層膜に入射するイオンの角度を傾斜する方向、例えば、磁気抵抗素子２０の積層膜の膜面に対して垂直な方向に対して５０度程度傾斜した方向に調整することで、スペーサ層２４の側壁に再付着層が形成されないようにする。このＩＢＥは、例えば、第２非磁性層１４の上部が加工されるまで実施される。このとき、第１非磁性層１２の一部もミリングされる。このミリングによって、磁気抵抗素子２０の平面形状が画定される。
続いて、ＩＢＥの入射角度を、上記積層膜の膜面に対して垂直方向になるように変え、ＩＢＥで傾斜させた際に影となる部分で発生したテーパー形状を除去しながら、第１非磁性層１２が更にミリングされる。その結果、Ａｒイオンによってミリングされた第１非磁性層１２の一部が、上記積層膜の側部に堆積し、再付着層２８が形成される（図１３）。このミリングによって、非磁性層１０は非磁性層１０Ｄとなり、第５実施形態のメモリ素子１Ｄが形成される。
次に、図１４に示すように、上記積層膜の側壁に堆積した再付着層２８を酸化又は窒化し、絶縁化された再付着層２８ａが形成される。ここで、再付着層２８の酸化は、例えば、大気暴露によって実施される。但し、再付着層２８の酸化は、大気暴露以外でも可能であり、真空中で酸素ガス、ラジカル酸素、プラズマ酸素又はクラスター酸素イオンに曝すことで、再付着層２８の十分な酸化は可能である。また、再付着層２８の窒化は、例えば、ラジカル窒素、プラズマ窒素又はクラスター窒素イオンによって実施される。なお、再付着層の酸化物、窒化物は、価数状態に関わりなく、絶縁性が確保されていれば良い。
スペーサ２４の側部に堆積した再付着層２８が導電性を有すると、スペーサ層２４の側部に電気が通り、ショート不良が生じる。ショート不良を防止するために、再付着層２８ａの抵抗率は、０．０００５Ωｃｍ２以上であることが望ましい。また、スペーサ層２４の側部に堆積した金属が酸化等により絶縁化していても、この絶縁層の破壊電圧耐性はスペーサ層２４に比べて低いと、耐電圧が低下して、磁気抵抗素子２０に対する繰り返される読み書きの絶縁耐性が劣化する。つまり、スペーサ層２４の側部に堆積する再付着層２８の材料は、スペーサ層２４と同種の材料、又は、酸化した際に高い絶縁破壊耐性を有することが望ましい。
スペーサ層２４にＭｇＯ、またはＢを含有したＭｇＯを用いると、破壊電圧は、５ＭＶ／ｃｍ〜２０ＭＶ／ｃｍ程度となる。このため、再付着層２８は、酸化された状態においてＭｇＯやＭｇＢＯ、または、酸化することで破壊電圧が５ＭＶ／ｓｍ以上となる材料を用いることが望ましく、例えば、Ｈｆ、Ａｌ、及びＭｇの群から選択された少なくとも１つの元素と、Ｂとを組み合わせた材料を酸化させた酸化物を用いることが望ましい。
また、図１４に示す工程で、再付着層２８を絶縁化するための酸化には、酸素ガスや、ラジカル酸素、プラズマ酸素への暴露工程が必要となる。再付着層２８の酸化プロセスにおいて、酸素強度が強すぎると、第１磁性層２２、または第２磁性層２６、非磁性層１０が酸化され、磁気特性や導電性が劣化してしまう。再付着層２８を酸化させるための酸化プロセスは、磁性体を酸化させない程度の弱い酸化であっても、再付着層２８は完全に酸化できることが望まれる。つまり、第１磁性層および第２磁性層２６に比べ、再付着層２８の方が酸化し易い材料であることが必要となる。
また、窒化を用いた場合、ＢＮ、ＭｇＮ、ＡｌＮは、良好な耐電圧特性を有する絶縁体である。このため、Ｍｇ、Ａｌ、またはＢを主体とする材料を用い、磁気抵抗素子２０を画定する際に用いられるＩＢＥによってスペーサ層２４の側部にＭｇ、Ａｌ、またはＢを堆積させ、窒化させることで、絶縁不良の無い磁気抵抗素子２０を製造することが可能になる。
第１磁性層２２で用いられる、Ｆｅ、Ｃｏは、窒素に対する反応性が酸素に比べ弱い。つまり、再付着層２８として、窒化し易い材料、かつ、窒化後に良好な絶縁体及び耐破壊電圧特性を有する材料を用いれば、第１磁性層２２および第２磁性層２６の窒化による磁気特性の劣化を抑えつつ、再付着層２８の窒化による絶縁化を図ることが可能になる。
また、図１３、１４で示したように、第２非磁性層１４をオーバーミリングして、磁気抵抗素子２０が形成された領域以外の領域に第２非磁性層１４が存在しない状況であっても、下部の第１非磁性層１２によって導通可能となるため、断線は発生しない。
この第８実施形態の製造方法によって製造された磁気メモリも、第５実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
（第９実施形態）
第９実施形態による磁気メモリの回路図を図１５に示す。この第９実施形態の磁気メモリは、メモリセルＭＣがアレイ状に配置されたメモリセルアレイ１００と、同一列方向に配置されたメモリセルＭＣに対応して設けられた２本のワード線ＷＬ１、ＷＬ２と、同一行方向に配置されたメモリセルＭＣに対応して設けられた３本のビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線選択回路１１０と、ビット線選択回路１２０ａ、１２０ｂと、書き込み回路１３０ａ、１３０ｂと、読み出し回路１４０ａ、１４０ｂと、を備えている。
各メモリセルＭＣは、第１乃至第７実施形態のいずれかのメモリ素子と、選択トランジスタ３２、３４と、を備えている。ここでは、メモリ素子として図１に示す第１実施形態のメモリ素子１を用いた場合を例にとって説明する。
メモリセルＭＣにおいて、メモリ素子１は、図１に示すように、非磁性層（非磁性積層膜）１０と、磁気抵抗素子２０と、を有している。磁気抵抗素子２０の一端は、非磁性層１０の第２非磁性層１４（図１参照）に接続され、他端は、選択トランジスタ３２のソースおよびドレインのうちの一方が接続される。選択トランジスタ３２は、ソースおよびドレインのうちの他方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続される。非磁性層１０は、一端が選択トランジスタ３４のソースおよびドレインのうちの一方に接続され、他端がビット線ＢＬ３に接続される。選択トランジスタ３４は、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続される。
（書き込み動作）
次に、メモリセルへの書き込みについて説明する。まず、書き込みを行うメモリセルＭＣの選択トランジスタ３４がオン状態となるように、この選択トランジスタ３４のゲートが接続されているワード線ＷＬ２にワード線選択回路１１０がハイレベルの電位を印加する。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおける選択トランジスタ３４もオン状態となる。しかし、上記メモリセルＭＣ内の選択トランジスタ３２のゲートに接続されるワード線ＷＬ１および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、書き込みを行うメモリセルＭＣに接続されるビット線ＢＬ２およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ２およびＢＬ３に、書き込み回路１３０ａ、１３０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に書き込み電流が流される。この書き込み電流によって磁気抵抗素子２０の第１磁性層２２（図１参照）の磁化方向が磁化反転可能となり、書き込みが行われる。なお、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの他方から一方に書き込み電流を流せば、磁気抵抗素子２０の第１磁性層２２（図１参照）の磁化方向が、前述した場合と反対方向に磁化反転可能となり、書き込みが行われる。
（読み出し動作）
次に、メモリセルからの読み出し動作について説明する。まず、読み出しを行うメモリセルＭＣに接続されるワード線ＷＬ１にハイレベルの電位を印加し、上記メモリセルＭＣ内の選択トランジスタ３２をオン状態にする。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおける選択トランジスタ３２もオン状態となる。しかし、上記メモリセルＭＣ内の選択トランジスタ３４のゲートに接続されるワード線ＷＬ２および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、読み出しを行うメモリセルＭＣに接続されるビット線ＢＬ１およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ１およびビット線ＢＬ３に、読み出し回路１４０ａ、１４０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に読み出し電流が流される。このとき、例えば、上記選択されたビット線ＢＬ１およびＢＬ３間の電圧を読み出し回路１４０ａ、１４０ｂによって検出することにより、磁気抵抗素子２０の第１磁性層２２（図１参照）と第２磁性層２６との間に磁化方向が互いに平行状態（同じ向き）にあるか、または互いに反平行状態（逆向き）にあるかを検出することができる。すなわち、読み出しを行うことができる。
この第９実施形態も第１実施形態と同様に、低電流の書き込みを可能にする磁気メモリを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ メモリ素子
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 非磁性層
１２、１２ａ、１２ｂ 第１非磁性層
１４、１４ａ、１４ｂ 第２非磁性層
１５ａ 第１部分
１５ｂ 第２部分
１５ｃ 第３部分
１６ 第３非磁性層
２０ 磁気抵抗素子
２２ 第１磁性層
２４ スペーサ層（非磁性層）
２６ 第２磁性層
３２ 選択トランジスタ
３４ 選択トランジスタ
１００ メモリセルアレイ
１１０ ワード線選択回路
１２０ａ、１２０ｂ ビット線選択回路
１３０ａ、１３０ｂ 書き込み回路
１４０ａ、１４０ｂ 読み出し回路

Claims (13)

  1. 磁化方向が可変の第１磁性層と、磁化方向が固定された第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を有する積層構造を備えた磁気抵抗素子と、
    第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、前記第１部分と前記第１非磁性層との間に前記第１磁性層が位置する、導電性の第２非磁性層と、
    少なくとも前記第１部分と、前記第１磁性層との間に設けられ前記第２非磁性層よりも電気伝導率が高い第３非磁性層と、
    を備えた磁気メモリ。
  2. 前記第３非磁性層は、前記第１部分と前記第１磁性層との間に設けられた第４部分と、第５部分と、第６部分とを、有し、前記第４部分が前記第５部分と前記第６部分との間に位置し、前記第５部分は前記第４部分から前記第５部分に向かって厚さが減少する部分を含み、前記第６部分は前記第４部分から前記第６部分に向かって厚さが減少する部分を含む請求項１記載の磁気メモリ。
  3. 前記第２部分は前記第１部分から前記第２部分に向かって厚さが減少する部分を含み、前記第３部分は前記第１部分から前記第３部分に向かって厚さが減少する部分を含む請求項２記載の磁気メモリ。
  4. 磁化方向が可変の第１磁性層と、磁化方向が固定された第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を有する磁気抵抗素子と、
    第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、前記第１部分と前記第１非磁性層との間に前記第１磁性層が位置する、導電性の非磁性部材であって、前記第１部分は、第２非磁性層と、前記第２非磁性層と前記第１磁性層との間に位置し前記第２非磁性層よりも電気伝導率が高い第３非磁性層と、を有し、前記第２および第３部分は、前記第２非磁性層よりも電気伝導率が高い非磁性材料を含む非磁性部材と、
    を備えた磁気メモリ。
  5. 前記第２および第３部分は、前記第３非磁性層よりも電気伝導率が高い非磁性材料を含む請求項４記載の磁気メモリ。
  6. 前記第１磁性層は前記第３非磁性層に接している請求項１乃至５のいずれかに記載の磁気メモリ。
  7. 前記第１磁性層と前記第３非磁性層との間に、前記第３非磁性層よりも電気伝導率が低い第４非磁性層を更に備えた請求項１または４記載の磁気メモリ。
  8. 前記第２非磁性層と前記第３非磁性層は、同じ元素を含むが結晶構造が異なる請求項１乃至７のいずれかに記載の磁気メモリ。
  9. 前記第２非磁性層は、Ｈｆ、Ａｌ、Ｍｇ、およびＴｉからなる群から選択された少なくとも１つ元素と、Ｂと、を含む請求項１乃至８のいずれかに記載の磁気メモリ。
  10. 前記第２部分に接続される第１端子と、前記第３部分に接続される第２端子と、を更に備えた請求項１乃至９のいずれかに記載の磁気メモリ。
  11. 前記磁気抵抗素子は、複数個であって、各磁気抵抗素子の前記第１磁性層と、前記第３非磁性層とが対向配置されている請求項１乃至１０のいずれかに記載の磁気メモリ。
  12. 磁化方向が可変の第１磁性層と、磁化方向が固定された第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１非磁性層と、を有する積層構造を備えた磁気抵抗素子と、
    第１端子および第２端子を有する第１非磁性配線であって、前記第１端子と前記第２端子との間の領域に前記積層構造が位置し、前記第１非磁性層と前記第１非磁性配線との間に前記第１磁性層が位置する、第１非磁性配線と、
    前記第１非磁性配線と前記積層構造との間に設けられ前記第１非磁性配線よりも電気伝導率が高い第２非磁性配線と、
    を備えた磁気メモリ。
  13. 第１および第２配線と、
    前記第１および第２配線と交差する第３乃至第４配線と、
    前記第１乃至第２配線と交差し、前記第１端子に接続される第５配線と、
    ソースおよびドレインの一方が前記第２磁性層に接続され、他方が前記第３配線に接続され、ゲートが前記第１配線に接続された第１トランジスタと、
    ソースおよびドレインの一方が前記第２端子に接続され、他方が前記第４配線に接続され、ゲートが前記第２配線に接続された第２トランジスタと、
    を更に備えた請求項１０または１２記載の磁気メモリ。
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Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017208576A1 (ja) * 2016-06-03 2017-12-07 国立大学法人東北大学 磁性積層膜、磁気メモリ素子、磁気メモリ、及びその製造方法
WO2018180701A1 (ja) * 2017-03-29 2018-10-04 Tdk株式会社 スピン流磁化反転素子、磁気抵抗効果素子及び磁気メモリ
WO2018185991A1 (ja) * 2017-04-03 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、および電子機器
US10109332B2 (en) 2017-03-21 2018-10-23 Kabushiki Kaisha Toshiba Magnetic memory device
JP2018182256A (ja) * 2017-04-21 2018-11-15 Tdk株式会社 スピン流磁化回転素子、磁気抵抗効果素子及び磁気メモリ
US10141037B2 (en) 2017-03-17 2018-11-27 Kabushiki Kaisha Toshiba Magnetic memory device
US10211394B1 (en) 2017-09-20 2019-02-19 Kabushiki Kaisha Toshiba Magnetic memory
WO2019045055A1 (ja) * 2017-09-04 2019-03-07 Tdk株式会社 スピン軌道トルク型磁化反転素子及び磁気メモリ
WO2019049591A1 (ja) * 2017-09-07 2019-03-14 Tdk株式会社 スピン流磁化反転素子及びスピン軌道トルク型磁気抵抗効果素子
JP2019054079A (ja) * 2017-09-14 2019-04-04 株式会社東芝 磁気記憶装置
JP2019057553A (ja) * 2017-09-20 2019-04-11 株式会社東芝 磁気記憶装置
CN109786544A (zh) * 2017-11-14 2019-05-21 Tdk株式会社 自旋轨道转矩型磁化旋转元件、自旋轨道转矩型磁阻效应元件和磁存储器
JP6539008B1 (ja) * 2018-02-19 2019-07-03 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US10374150B2 (en) 2017-06-16 2019-08-06 Kabushiki Kaisha Toshiba Magnetic memory device
WO2019159428A1 (ja) * 2018-02-19 2019-08-22 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
WO2019167575A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
WO2019230352A1 (ja) * 2018-05-31 2019-12-05 Tdk株式会社 スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JPWO2019031226A1 (ja) * 2017-08-07 2019-12-19 Tdk株式会社 スピン流磁気抵抗効果素子及び磁気メモリ
JP2020035792A (ja) * 2018-08-27 2020-03-05 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
KR20200066848A (ko) * 2018-12-03 2020-06-11 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자
KR20200095056A (ko) * 2019-01-31 2020-08-10 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
WO2020166141A1 (ja) * 2019-02-13 2020-08-20 国立大学法人東北大学 磁性積層膜、磁気メモリ素子及び磁気メモリ
US10783947B2 (en) 2018-03-19 2020-09-22 Kabushiki Kaisha Toshiba Magnetic memory device
WO2020194366A1 (ja) * 2019-03-22 2020-10-01 Tdk株式会社 不揮発性連想メモリセル、不揮発性連想メモリ装置、及びモニター方法
US10902900B2 (en) 2018-09-13 2021-01-26 Kabushiki Kaisha Toshiba Magnetic memory device
US10930702B2 (en) 2018-11-19 2021-02-23 Samsung Electronics Co., Ltd. Magnetic memory devices
JPWO2020050329A1 (ja) * 2018-09-05 2021-08-30 学校法人慶應義塾 スピントロニクスデバイス、磁気メモリ及び電子機器
JP2021150639A (ja) * 2020-03-19 2021-09-27 コリア ユニバーシティ リサーチ アンド ビジネス ファウンデーションKorea University Research And Business Foundation タングステン窒化物を有するスピン軌道トルクスイッチング素子
WO2022070588A1 (ja) * 2020-10-02 2022-04-07 Tdk株式会社 磁気素子及び集積装置
WO2022102770A1 (ja) * 2020-11-16 2022-05-19 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
WO2022107609A1 (ja) * 2020-11-20 2022-05-27 ソニーセミコンダクタソリューションズ株式会社 記憶装置、電子機器及び記憶装置の製造方法
JP2022542154A (ja) * 2020-02-19 2022-09-29 長江存儲科技有限責任公司 磁気メモリ構造およびデバイス
WO2023095186A1 (ja) * 2021-11-24 2023-06-01 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
WO2023106001A1 (ja) * 2021-12-10 2023-06-15 慶應義塾 スピントロニクスデバイス、磁気メモリ、電子機器、及びスピントロニクスデバイスの作製方法
WO2023170738A1 (ja) * 2022-03-07 2023-09-14 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
JP7478429B2 (ja) 2019-10-03 2024-05-07 国立大学法人京都大学 磁気メモリ素子

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9734850B1 (en) 2016-06-28 2017-08-15 Western Digital Technologies, Inc. Magnetic tunnel junction (MTJ) free layer damping reduction
US20180061887A1 (en) * 2016-08-25 2018-03-01 HGST Netherlands B.V. Magnetoresistive random access memory (mram) with an interconnect that generates a spin current and a magnetic field effect
JP6733496B2 (ja) * 2016-10-27 2020-07-29 Tdk株式会社 スピン軌道トルク型磁化反転素子及び磁気メモリ
US10263179B2 (en) * 2017-07-18 2019-04-16 Nxp B.V. Method of forming tunnel magnetoresistance (TMR) elements and TMR sensor element
JP7114096B2 (ja) * 2017-09-15 2022-08-08 国立大学法人東北大学 メモリ回路デバイス及びその使用方法
KR102365117B1 (ko) 2017-11-29 2022-02-21 삼성전자주식회사 자기 기억 소자
US11575083B2 (en) 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11508903B2 (en) 2018-06-28 2022-11-22 Intel Corporation Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11374164B2 (en) * 2018-06-29 2022-06-28 Intel Corporation Multi-layer spin orbit torque electrodes for perpendicular magnetic random access memory
US11380838B2 (en) 2018-06-29 2022-07-05 Intel Corporation Magnetic memory devices with layered electrodes and methods of fabrication
US10879307B2 (en) 2018-09-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US11239413B2 (en) * 2018-10-31 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
JP6970654B2 (ja) * 2018-11-28 2021-11-24 株式会社東芝 磁気記憶装置
US10600465B1 (en) * 2018-12-17 2020-03-24 Spin Memory, Inc. Spin-orbit torque (SOT) magnetic memory with voltage or current assisted switching
US10658021B1 (en) 2018-12-17 2020-05-19 Spin Memory, Inc. Scalable spin-orbit torque (SOT) magnetic memory
US10930843B2 (en) * 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
US11062752B2 (en) * 2019-01-11 2021-07-13 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11276730B2 (en) * 2019-01-11 2022-03-15 Intel Corporation Spin orbit torque memory devices and methods of fabrication
CN109888089A (zh) * 2019-01-28 2019-06-14 北京航空航天大学 一种制备sot-mram底电极的方法
JP2021090041A (ja) 2019-11-26 2021-06-10 Tdk株式会社 磁化回転素子、磁気抵抗効果素子、半導体素子、磁気記録アレイ及び磁気抵抗効果素子の製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280641A (ja) * 2001-03-22 2002-09-27 Alps Electric Co Ltd 交換結合膜及び前記交換結合膜を用いた磁気検出素子
JP2003282837A (ja) * 2002-03-27 2003-10-03 Sony Corp 磁気メモリ装置およびその製造方法
JP2005019457A (ja) * 2003-06-23 2005-01-20 Nec Corp 磁気ランダム・アクセス・メモリとその製造方法
WO2009110537A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 Ｍｒａｍ混載システム
WO2009110530A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 半導体装置
JP2010245415A (ja) * 2009-04-09 2010-10-28 Nec Corp 磁気抵抗記憶装置及びその製造方法
JP2011040580A (ja) * 2009-08-11 2011-02-24 Toshiba Corp 磁気抵抗メモリ及びその製造方法
JP2012039124A (ja) * 2011-08-30 2012-02-23 Sony Corp 不揮発性磁気メモリ装置
JP2013069821A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性記憶装置
JP2013125565A (ja) * 2011-12-14 2013-06-24 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2013243336A (ja) * 2012-01-30 2013-12-05 Quantu Mag Consultancy Co Ltd Ｍｔｊ素子及びその製法、並びにｍｒａｍデバイス
JP2014045196A (ja) * 2012-08-26 2014-03-13 Samsung Electronics Co Ltd スイッチングに基づいたスピン軌道相互作用を使用する磁気トンネルリング接合と、磁気トンネルリング接合を利用するメモリを提供するための方法及びシステム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7050275B2 (en) 2001-02-20 2006-05-23 Alps Electric Co., Ltd. Exchange coupled film having improved current-carrying reliability and improved rate of change in resistance and magnetic sensing element using same
JP4417660B2 (ja) 2003-06-24 2010-02-17 三井造船株式会社 誘導加熱による熱処理方法
US7366009B2 (en) * 2004-01-10 2008-04-29 Honeywell International Inc. Separate write and read access architecture for a magnetic tunnel junction
KR101457511B1 (ko) 2011-08-18 2014-11-04 코넬 유니버시티 스핀 홀 효과 자기 장치, 방법, 및 적용
KR20130092930A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법
US8889433B2 (en) 2013-03-15 2014-11-18 International Business Machines Corporation Spin hall effect assisted spin transfer torque magnetic random access memory
US9076954B2 (en) 2013-08-08 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing magnetic memories switchable using spin accumulation and selectable using magnetoelectric devices
US9691458B2 (en) * 2013-10-18 2017-06-27 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280641A (ja) * 2001-03-22 2002-09-27 Alps Electric Co Ltd 交換結合膜及び前記交換結合膜を用いた磁気検出素子
JP2003282837A (ja) * 2002-03-27 2003-10-03 Sony Corp 磁気メモリ装置およびその製造方法
JP2005019457A (ja) * 2003-06-23 2005-01-20 Nec Corp 磁気ランダム・アクセス・メモリとその製造方法
WO2009110537A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 Ｍｒａｍ混載システム
WO2009110530A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 半導体装置
JP2010245415A (ja) * 2009-04-09 2010-10-28 Nec Corp 磁気抵抗記憶装置及びその製造方法
JP2011040580A (ja) * 2009-08-11 2011-02-24 Toshiba Corp 磁気抵抗メモリ及びその製造方法
JP2012039124A (ja) * 2011-08-30 2012-02-23 Sony Corp 不揮発性磁気メモリ装置
JP2013069821A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性記憶装置
JP2013125565A (ja) * 2011-12-14 2013-06-24 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2013243336A (ja) * 2012-01-30 2013-12-05 Quantu Mag Consultancy Co Ltd Ｍｔｊ素子及びその製法、並びにｍｒａｍデバイス
JP2014045196A (ja) * 2012-08-26 2014-03-13 Samsung Electronics Co Ltd スイッチングに基づいたスピン軌道相互作用を使用する磁気トンネルリング接合と、磁気トンネルリング接合を利用するメモリを提供するための方法及びシステム

Cited By (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11200933B2 (en) 2016-06-03 2021-12-14 Tohoku University Magnetic multilayer film, magnetic memory element, magnetic memory and method for producing same
WO2017208576A1 (ja) * 2016-06-03 2017-12-07 国立大学法人東北大学 磁性積層膜、磁気メモリ素子、磁気メモリ、及びその製造方法
US10580472B2 (en) 2017-03-17 2020-03-03 Kabushiki Kaisha Toshiba Magnetic memory device
US10141037B2 (en) 2017-03-17 2018-11-27 Kabushiki Kaisha Toshiba Magnetic memory device
US10109332B2 (en) 2017-03-21 2018-10-23 Kabushiki Kaisha Toshiba Magnetic memory device
US10395709B2 (en) 2017-03-21 2019-08-27 Kabushiki Kaisha Toshiba Magnetic memory device
JPWO2018180701A1 (ja) * 2017-03-29 2019-04-04 Tdk株式会社 スピン流磁化反転素子、磁気抵抗効果素子及び磁気メモリ
WO2018180701A1 (ja) * 2017-03-29 2018-10-04 Tdk株式会社 スピン流磁化反転素子、磁気抵抗効果素子及び磁気メモリ
JP2019110326A (ja) * 2017-03-29 2019-07-04 Tdk株式会社 記憶素子及び磁気メモリ
CN110506327B (zh) * 2017-04-03 2023-12-12 索尼半导体解决方案公司 磁存储元件和电子设备
CN110506327A (zh) * 2017-04-03 2019-11-26 索尼半导体解决方案公司 磁存储元件和电子设备
WO2018185991A1 (ja) * 2017-04-03 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、および電子機器
JP7177040B2 (ja) 2017-04-03 2022-11-22 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、および電子機器
JPWO2018185991A1 (ja) * 2017-04-03 2020-02-13 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、および電子機器
US11551737B2 (en) 2017-04-03 2023-01-10 Sony Semiconductor Solutions Corporation Magnetic storage element and electronic apparatus
JP2018182256A (ja) * 2017-04-21 2018-11-15 Tdk株式会社 スピン流磁化回転素子、磁気抵抗効果素子及び磁気メモリ
JP7024204B2 (ja) 2017-04-21 2022-02-24 Tdk株式会社 スピン流磁化回転素子、磁気抵抗効果素子及び磁気メモリ
US10374150B2 (en) 2017-06-16 2019-08-06 Kabushiki Kaisha Toshiba Magnetic memory device
JPWO2019031226A1 (ja) * 2017-08-07 2019-12-19 Tdk株式会社 スピン流磁気抵抗効果素子及び磁気メモリ
US11264563B2 (en) 2017-09-04 2022-03-01 Tdk Corporation Spin-orbit-torque magnetization rotational element and magnetic memory
WO2019045055A1 (ja) * 2017-09-04 2019-03-07 Tdk株式会社 スピン軌道トルク型磁化反転素子及び磁気メモリ
CN111052398B (zh) * 2017-09-04 2023-09-29 Tdk株式会社 自旋轨道转矩型磁化反转元件和磁存储器
JP2019047001A (ja) * 2017-09-04 2019-03-22 Tdk株式会社 スピン軌道トルク型磁化反転素子及び磁気メモリ
US11832526B2 (en) 2017-09-04 2023-11-28 Tdk Corporation Spin-orbit-torque magnetization rotational element and magnetic memory
CN111052398A (zh) * 2017-09-04 2020-04-21 Tdk株式会社 自旋轨道转矩型磁化反转元件和磁存储器
US11641784B2 (en) 2017-09-07 2023-05-02 Tdk Corporation Spin-current magnetization rotational element and spin orbit torque type magnetoresistance effect element
JPWO2019049591A1 (ja) * 2017-09-07 2019-12-19 Tdk株式会社 スピン流磁化反転素子、スピン軌道トルク型磁気抵抗効果素子、及びスピン流磁化反転素子の製造方法
WO2019049591A1 (ja) * 2017-09-07 2019-03-14 Tdk株式会社 スピン流磁化反転素子及びスピン軌道トルク型磁気抵抗効果素子
US10910554B2 (en) 2017-09-07 2021-02-02 Tdk Corporation Spin-current magnetization rotational element and spin orbit torque type magnetoresistance effect element
JP2019054079A (ja) * 2017-09-14 2019-04-04 株式会社東芝 磁気記憶装置
US10453513B2 (en) 2017-09-14 2019-10-22 Kabushiki Kaisha Toshiba Magnetic memory device
US10211394B1 (en) 2017-09-20 2019-02-19 Kabushiki Kaisha Toshiba Magnetic memory
JP2019057553A (ja) * 2017-09-20 2019-04-11 株式会社東芝 磁気記憶装置
US10490730B2 (en) 2017-09-20 2019-11-26 Kabushiki Kaisha Toshiba Magnetic memory device with increased storage density
CN109786544A (zh) * 2017-11-14 2019-05-21 Tdk株式会社 自旋轨道转矩型磁化旋转元件、自旋轨道转矩型磁阻效应元件和磁存储器
JP2019091791A (ja) * 2017-11-14 2019-06-13 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP7098914B2 (ja) 2017-11-14 2022-07-12 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
CN109786544B (zh) * 2017-11-14 2024-04-30 Tdk株式会社 自旋轨道转矩型磁化旋转元件、磁阻效应元件和磁存储器
US11063210B2 (en) 2017-11-14 2021-07-13 Tdk Corporation Spin-orbit-torque magnetization rotational element, spin-orbit-torque magnetoresistance effect element, and magnetic memory
US11538984B2 (en) 2018-02-19 2022-12-27 Tdk Corporation Spin element and magnetic memory
US11903327B2 (en) 2018-02-19 2024-02-13 Tdk Corporation Spin element and magnetic memory
JP6539008B1 (ja) * 2018-02-19 2019-07-03 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
WO2019159428A1 (ja) * 2018-02-19 2019-08-22 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
WO2019159885A1 (ja) * 2018-02-19 2019-08-22 Tdk株式会社 スピン素子及び磁気メモリ
US11031541B2 (en) 2018-02-19 2021-06-08 Tdk Corporation Spin-orbit torque type magnetization rotating element, spin-orbit torque type magnetoresistance effect element, and magnetic memory
JP2019145847A (ja) * 2018-02-19 2019-08-29 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
US11211547B2 (en) 2018-02-28 2021-12-28 Tdk Corporation Spin-orbit-torque type magnetization rotating element, spin-orbit-torque type magnetoresistance effect element, and magnetic memory
JP6610847B1 (ja) * 2018-02-28 2019-11-27 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
WO2019167575A1 (ja) * 2018-02-28 2019-09-06 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
US10783947B2 (en) 2018-03-19 2020-09-22 Kabushiki Kaisha Toshiba Magnetic memory device
WO2019230352A1 (ja) * 2018-05-31 2019-12-05 Tdk株式会社 スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JPWO2019230352A1 (ja) * 2018-05-31 2020-06-11 Tdk株式会社 スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP2020035792A (ja) * 2018-08-27 2020-03-05 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP7095490B2 (ja) 2018-08-27 2022-07-05 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JPWO2020050329A1 (ja) * 2018-09-05 2021-08-30 学校法人慶應義塾 スピントロニクスデバイス、磁気メモリ及び電子機器
JP7352293B2 (ja) 2018-09-05 2023-09-28 慶應義塾 スピントロニクスデバイス、磁気メモリ及び電子機器
US11875832B2 (en) 2018-09-05 2024-01-16 Keio University Spintronics device, magnetic memory, and electronic apparatus
US10902900B2 (en) 2018-09-13 2021-01-26 Kabushiki Kaisha Toshiba Magnetic memory device
US10930702B2 (en) 2018-11-19 2021-02-23 Samsung Electronics Co., Ltd. Magnetic memory devices
KR20200066848A (ko) * 2018-12-03 2020-06-11 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자
KR102576209B1 (ko) * 2018-12-03 2023-09-07 삼성전자주식회사 스핀-궤도 토크 라인을 갖는 반도체 소자
KR20200095056A (ko) * 2019-01-31 2020-08-10 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
KR102518015B1 (ko) * 2019-01-31 2023-04-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
US11004900B2 (en) 2019-01-31 2021-05-11 Samsung Electronics Co., Ltd. Magnetoresistive random access memory device and method of manufacturing the same
US11532667B2 (en) 2019-02-13 2022-12-20 Tohoku University Magnetic laminated film, magnetic memory element, and magnetic memory
WO2020166141A1 (ja) * 2019-02-13 2020-08-20 国立大学法人東北大学 磁性積層膜、磁気メモリ素子及び磁気メモリ
JP7475057B2 (ja) 2019-02-13 2024-04-26 国立大学法人東北大学 磁性積層膜、磁気メモリ素子及び磁気メモリ
WO2020194366A1 (ja) * 2019-03-22 2020-10-01 Tdk株式会社 不揮発性連想メモリセル、不揮発性連想メモリ装置、及びモニター方法
JP7478429B2 (ja) 2019-10-03 2024-05-07 国立大学法人京都大学 磁気メモリ素子
US11690298B2 (en) 2020-02-19 2023-06-27 Yangtze Memory Technologies Co., Ltd. Magnetic memory structure and device
JP7330360B2 (ja) 2020-02-19 2023-08-21 長江存儲科技有限責任公司 磁気メモリ構造およびデバイス
JP2022542154A (ja) * 2020-02-19 2022-09-29 長江存儲科技有限責任公司 磁気メモリ構造およびデバイス
US11600770B2 (en) 2020-03-19 2023-03-07 Korea University Research And Business Foundation Spin-orbit torque switching device with tungsten nitride
JP2021150639A (ja) * 2020-03-19 2021-09-27 コリア ユニバーシティ リサーチ アンド ビジネス ファウンデーションKorea University Research And Business Foundation タングステン窒化物を有するスピン軌道トルクスイッチング素子
JP7278250B2 (ja) 2020-03-19 2023-05-19 コリア ユニバーシティ リサーチ アンド ビジネス ファウンデーション タングステン窒化物を有するスピン軌道トルクスイッチング素子
WO2022070588A1 (ja) * 2020-10-02 2022-04-07 Tdk株式会社 磁気素子及び集積装置
WO2022102122A1 (ja) * 2020-11-16 2022-05-19 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
WO2022102770A1 (ja) * 2020-11-16 2022-05-19 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
WO2022107609A1 (ja) * 2020-11-20 2022-05-27 ソニーセミコンダクタソリューションズ株式会社 記憶装置、電子機器及び記憶装置の製造方法
WO2023095186A1 (ja) * 2021-11-24 2023-06-01 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ
WO2023106001A1 (ja) * 2021-12-10 2023-06-15 慶應義塾 スピントロニクスデバイス、磁気メモリ、電子機器、及びスピントロニクスデバイスの作製方法
WO2023170738A1 (ja) * 2022-03-07 2023-09-14 Tdk株式会社 磁化回転素子、磁気抵抗効果素子及び磁気メモリ

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