JP2011040580A - 磁気抵抗メモリ及びその製造方法 - Google Patents

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Abstract

【課題】特性の向上、製造コストの低減を可能とする磁気抵抗メモリを提供する。
【解決手段】本発明の例に関わる磁気抵抗メモリは、半導体基板３０上に設けられる選択トランジスタ２と、選択トランジスタ２の拡散層２３，２４上にそれぞれ設けられるコンタクトプラグ５０Ａ，５０Ｂと、コンタクトプラグ５０Ａに電気的に接続される下部電極１０と、下部電極１０上に設けられる磁気抵抗効果素子１と、磁気抵抗効果素子１上に設けられる上部電極１９と、を具備し、下部電極１０は、その底面の寸法が上面の寸法より長いテーパー状の断面形状を有し、下部電極１０の一端が、コンタクトプラグ５０Ａ上面に接触し、磁気抵抗効果素子１は、コンタクトプラグ５０Ａの直上から半導体基板表面に対して平行方向にずれた位置に設けられている。
【選択図】図２

Description

本発明は、磁気抵抗メモリ及びその製造方法に関する。
磁気抵抗メモリの一種として磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）がある。磁気ランダムアクセスメモリは、磁気抵抗効果素子を構成する２つの強磁性層の磁化方向の相対的な関係の変化により、磁気抵抗効果素子の抵抗値が変化することを利用して、データを記憶するメモリである。
磁気ランダムアクセスメモリのメモリセルは、複数の強磁性層と非磁性層とが積層された磁気抵抗効果素子と、選択スイッチとして機能する電界効果トランジスタ（以下、選択トランジスタとよぶ）とを有する。磁気抵抗効果素子は、磁化方向が不変な強磁性層（以下、磁化不変層または参照層とよぶ）と、磁化方向が可変な強磁性層（以下、磁化自由層または記憶層とよぶ）と、これらの強磁性層に挟まれた非磁性層とから構成される。磁化自由層の磁化方向を変化させることによって、データが書き込まれる。
一般的に、選択トランジスタは半導体基板上に配置され、磁気抵抗効果素子は選択トランジスタより上層の配線レベルに層間絶縁膜を介して配置される。選択トランジスタと磁気抵抗効果素子とを接続するために、層間絶縁膜内に埋め込まれたコンタクトプラグが用いられる。
例えば、磁気抵抗効果素子は、下部電極を介して、コンタクトプラグの直上に配置される。通常、コンタクトプラグを構成する金属の結晶構造は、磁性層の結晶構造と異なる。このため、下部電極がコンタクトプラグと磁性層との結晶構造の違いを緩衝できない場合、コンタクトプラグの結晶性が、磁性層の結晶性に影響を及ぼすことが懸念される。磁気抵抗効果素子の特性は、素子を構成する磁性層の結晶性に大きく依存する。そのため、磁性層の結晶性がコンタクトプラグの結晶性の影響を受けると、素子特性が劣化する。
また、磁気抵抗効果素子に対するコンタクトプラグの結晶性の悪影響を回避する一方法として、磁気抵抗効果素子をコンタクトプラグ直上から平行方向にずらして、配置する場合がある（例えば、特許文献１参照）。この場合には、フォトリソグラフィー技術及びエッチング技術を用いて、磁気抵抗効果素子を加工する工程と下部電極を加工する工程とが、それぞれ別途に実行されるため、製造工程数が増え、製造コストが増大してしまう。
特開２００５−４４８４８号公報
本発明は、特性の向上、製造コストの低減を可能とする磁気抵抗メモリを提供する。
本発明の一態様に係る磁気抵抗メモリは、半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間の前記半導体基板表面上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極とを有する選択トランジスタと、前記第１及び第２の拡散層上にそれぞれ設けられる第１及び第２のコンタクトプラグと、前記選択トランジスタを覆う層間絶縁膜上に設けられ、前記第１のコンタクトプラグに電気的に接続される下部電極と、前記下部電極上に設けられ、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１及び第２の磁性層間に挟まれる中間層と、を有する磁気抵抗効果素子と、前記磁気抵抗効果素子上に設けられる上部電極と、前記上部電極上に設けられ、前記磁気抵抗効果素子に電気的に接続される第１のビット線と、前記第２のコンタクトプラグ上に設けられ、前記第２の拡散層に電気的に接続される第２のビット線と、を具備し、前記下部電極は、その底面の寸法がその上面の寸法より長いテーパー状の断面形状を有し、前記下部電極の一端が、前記第１のコンタクトプラグ上面に接触し、前記磁気抵抗効果素子は、前記第１のコンタクトプラグの直上から前記半導体基板表面に対して平行方向にずれた位置に設けられている、ことを備える。
本発明の一態様に係る磁気抵抗メモリの製造方法は、半導体基板上に、第１及び第２の拡散層を有する選択トランジスタを形成する工程と、前記選択トランジスタを覆う層間絶縁膜を前記半導体基板上に形成し、前記第１及び第２の拡散層上にそれぞれ設けられる第１及び第２のコンタクトプラグを、前記層間絶縁膜内に形成する工程と、前記層間絶縁膜上に、第１の導電層、２つの磁性層と前記２つの磁性層間に挟まれる中間層とを含む積層体及び第２の導電層を、順次積層する工程と、前記第２の導電層にパターニングを施して、前記第１のコンタクトプラグ上方から半導体基板表面に対して平行方向にずらした位置に、上部電極を形成する工程と、前記上部電極をマスクに用いて、前記半導体基板表面に対して斜め方向からイオンビームを照射して、前記積層体と前記第１の導電層をエッチングし、前記上部電極下方に磁気抵抗効果素子を形成するのと同時に、底面の寸法が上面の寸法より長いテーパー状の断面形状を有し、その一端が前記第１のコンタクトプラグ上面に接触する下部電極を形成する工程と、を備える。
本発明によれば、磁気抵抗メモリの特性の向上、製造コストの低減を可能とすることができる。
磁気ランダムアクセスメモリのメモリセルアレイの構成例を示す等価回路図。 第１の実施形態に係る磁気ランダムアクセスメモリの構造を示す断面図。 磁気抵抗効果素子の構造の一例を示す平面図。 磁気抵抗効果素子の構造の一例を示す断面図。 マスクの膜厚と下部電極の寸法との関係を示す図。 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第１の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第２の実施形態に係る磁気ランダムアクセスメモリの構造を示す断面図。 第２の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 第２の実施形態に係る磁気ランダムアクセスメモリの製造方法の一工程を示す図。 本発明の実施形態に係る磁気ランダムアクセスメモリの変形例を示す図。
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下、磁気抵抗メモリの一例として磁気ランダムアクセスメモリにて説明する。
［実施形態］
（１） 第１の実施形態
以下、図１乃至図１０を参照して、本発明の第１の実施形態に係る磁気ランダムアクセスメモリについて説明する。
（ａ） 構成
図１乃至図５を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの構成について説明する。
図１は、磁気ランダムアクセスメモリのメモリセルアレイ１の等価回路を示している。
メモリセルアレイ１００内には、Ｘ方向に延在する複数のビット線ＢＬ，ｂＢＬと、Ｙ方向に延在する複数のワード線ＷＬと、が設けられる。１つのメモリセルＭＣに対して、１本のワード線ＷＬと２本のビット線ＢＬ，ｂＢＬとが接続される。この２本のビット線ＢＬ，ｂＢＬは、１組のビット線対をなしている。
メモリセルアレイ１００内には、複数のメモリセルＭＣが、アレイ状に配置されている。Ｘ方向に沿って配列されている複数のメモリセルＭＣは、１組のビット線対ＢＬ，ｂＢＬに共通に接続されている。また、Ｙ方向に沿って配列されている複数のメモリセルＭＣは、１本のワード線ＷＬに共通に接続されている。
メモリセルＭＣのそれぞれは、１つの磁気抵抗効果素子１と１つの選択スイッチ素子２とから構成されている。選択スイッチ素子２は、例えば、電界効果トランジスタである。以下、選択スイッチ素子２のことを、選択トランジスタ２とよぶ。
磁気抵抗効果素子１の一端は、ビット線対をなす一方のビット線ＢＬに接続されている。磁気抵抗効果素子１の他端は、選択トランジスタ２の電流経路（ソース／ドレイン）の一端に接続されている。選択トランジスタ２の電流経路（ソース／ドレイン）の他端は、ビット線対をなす他方のビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
磁気抵抗効果素子１は、２つ強磁性層の磁化方向が平行又は反平行になる２つの定常状態をとり、その２つの定常状態に応じて、素子１の抵抗値が変化する。磁気抵抗効果素子１において、２つの定常状態のうちの１つの状態を“０”データ、他の１つの状態を“１”データに、それぞれ対応させることによって、２値データがメモリセルＭＣに記憶される。
図２を用いて、本実施形態に係る磁気ランダムアクセスメモリを構成するメモリセルの構造について説明する。
図２は、１つのメモリセルＭＣの構造を示す断面図である。図２において、メモリセルＭＣの構造は、ビット線の延在方向（Ｘ方向）に沿う断面を示している。
半導体基板３０内には、素子分離絶縁膜３１が埋め込まれ、この素子分離絶縁膜３１によって、素子形成領域（半導体領域）ＡＡが、区画される。
選択トランジスタ２は、素子形成領域ＡＡ内に設けられる。素子形成領域ＡＡとしての半導体基板３０内には、２つの拡散層（第１及び第２の拡散層）２３，２４が、設けられる。２つの拡散層２３，２４は、トランジスタ２のソース／ドレイン領域となる。２つの拡散層（以下、ソース／ドレイン拡散層と呼ぶ）２３，２４間の半導体基板（チャネル領域）３０表面上には、ゲート絶縁膜２１が設けられる。ゲート電極２２は、ゲート絶縁膜２１上に設けられる。ゲート電極２２はＹ方向に延在し、Ｙ方向に配列された複数の選択トランジスタ２で共通に用いられる。つまり、ゲート電極２２は、ワード線ＷＬとして機能する。
ソース／ドレイン拡散層２３，２４上には、コンタクトプラグ５０Ａ，５０Ｂが設けられる。コンタクトプラグ５０Ａ，５０Ｂは、半導体基板３０表面を覆う第１の層間絶縁膜３３内に、埋め込まれている。
下部電極１０は、層間絶縁膜３３上に設けられている。磁気抵抗効果素子１は、下部電極１０上に設けられる。また、磁気抵抗効果素子１上には、上部電極１９が設けられる。
磁気抵抗効果素子１は、コンタクトプラグ５０Ａ直上から、半導体基板３０表面に対して平行方向にずらした位置に設けられている。磁気抵抗効果素子１は、コンタクトプラグ５０Ｂ側にずれて配置されている。例えば、磁気抵抗効果素子１は、下部電極１０及び層間絶縁膜３３を介して、選択トランジスタ２のゲート電極２２上方、又は、ゲート電極２２とコンタクトプラグ５０Ａとの間の領域（拡散層２３）の上方に、配置されている。また、磁気抵抗効果素子１は、ゲート電極２２とコンタクトプラグ５０Ｂとの間の領域（拡散層２４）の上方に配置されてもよい。
下部電極１０の一端は、コンタクトプラグ５０Ａに接触している。磁気抵抗効果素子１は、下部電極１０及びコンタクトプラグ５０Ａを経由して、選択トランジスタ２のソース／ドレイン拡散層２３に電気的に接続される。これによって、磁気抵抗効果素子１の一端が、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続される。
磁気抵抗効果素子１及び下部／上部電極１０，１９は、第２の層間絶縁膜３４に覆われる。磁気抵抗効果素子１上方に、第３の層間絶縁膜３５を介して、Ｘ方向に延在する第１のビット線ＢＬが設けられる。ビット線ＢＬは、層間絶縁膜３５内に設けられた中間配線５２Ａ及びビアプラグ５３を経由して、上部電極１９に接続されている。これによって、磁気抵抗効果素子１の他端が、ビット線ＢＬに接続される。
層間絶縁膜３４内において、磁気抵抗効果素子１のＸ方向に隣接して、ビアプラグ５１が設けられている。ビアプラグ５１は、コンタクトプラグ５０Ｂ上に設けられている。層間絶縁膜３５内には、配線５２Ｂが設けられている。配線５２Ｂは、図２中の手前又は奥行き方向に引き出され、例えば、第１のビット線と対をなす第２のビット線ｂＢＬとして機能する。但し、配線５２Ｂは、第２のビット線ｂＢＬに接続される中間配線でもよい。
配線５２Ｂは、２つのプラグ５０Ｂ，５１を経由して、選択トランジスタ２のソース／ドレイン拡散層２４に電気的に接続される。これによって、選択トランジスタ２の電流経路の他端（ソース／ドレイン）が、ビット線ｂＢＬに接続される。
図３及び図４を用いて、磁気抵抗効果素子１の構造について、説明する。図３は、磁気抵抗効果素子１の平面構造を示している。また、図４は、磁気抵抗効果素子１の構造例を示している。
図３に示すように、磁気抵抗効果素子１及び２つの電極１０，１９は、円形、楕円形又は円に近似した平面形状を有する。
図４の（ａ）に示されるように、磁気抵抗効果素子１は、第１の強磁性層（以下、参照層とよぶ）１１、中間層１２、第２の強磁性層（以下、記憶層とよぶ）１３が順に積層された積層構造を有する。尚、参照層１１と記憶層１３とは、積層順序が逆であってもよい。このように、磁気ランダムアクセスメモリに用いられる磁気抵抗効果素子１は、中間層１２が２枚の強磁性層１１，１３に挟まれた積層構造を有する素子であって、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子である。以下では、磁気抵抗効果素子１のことを、ＭＴＪ素子１とよぶ。
記憶層１３は、磁化（或いはスピン）の方向が可変であり、その磁化方向が反転する。参照層１１は、磁化の方向が不変であり、その磁化方向は一方向に固着している。「参照層１１の磁化方向が不変である」とは、記憶層１３の磁化方向を反転させるために使用される磁化反転電流を参照層１１に流した場合に、参照層１１の磁化方向が変化しないことを意味する。したがって、ＭＴＪ素子１において、参照層１１として磁化反転電流の大きな磁性層を用い、記憶層１３として参照層１１よりも反転電流の小さい磁性層を用いることによって、磁化方向が可変な記憶層１３と磁化方向が不変な参照層１１とを備えたＭＴＪ素子１が実現される。
スピン偏極電子により磁化反転を引き起こす場合、その磁化反転電流は磁性層の減衰定数、異方性磁界、及び、体積に比例するため、これらを適切に調整して、記憶層１３と参照層１１との磁化反転電流に差を設けることができる。また、参照層１１の磁化を固定する方法としては、参照層１１に隣接して反強磁性層（図示せず）を設け、参照層１１と反強磁性層との交換結合によって、参照層１１の磁化方向を固定してもよい。
参照層１１及び記憶層１３の容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化とよぶ）、膜面に対して平行であってもよい（以下、面内磁化とよぶ）。垂直磁化の磁性層は、膜面に対して垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。ＭＴＪ素子１が垂直磁化型である場合、面内磁化型の素子１のように磁化方向を決定するのに、素子１の形状（例えば、平面形状）を制御する必要がなく、素子の微細化に適しているという利点がある。
参照層１１及び記憶層１３は、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。中間層１３は、例えば、非磁性体からなり、絶縁体、半導体、金属などが用いられる。中間層１３は、これに絶縁体又は半導体を用いた場合はトンネルバリア層と呼ばれる。
尚、参照層１１及び記憶層１３の各々は、図示されるような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、参照層１１及び記憶層１３の各々は、強磁性層／非磁性層／強磁性層の３層からなり、２つの強磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、２つの強磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。
図３に示すように、ＭＴＪ素子１は、コンタクトプラグ５０Ａと上下に重ならない位置に、設けられている。
ＭＴＪ素子１は、例えば、テーパー状の断面形状を有する。ＭＴＪ素子１（磁性層１１）の底面の長さＬｂは、ＭＴＪ素子１（磁性層１３）の上面の長さＬｔよりも長い。ＭＴＪ素子１の底面の長さＬｂは、下部電極１０の上面の長さに実質的に等しい。また、ＭＴＪ素子１の上面の長さＬｔは、上部電極１０の底面の長さに実質的に等しい。
下部電極１０は、テーパー状の断面形状を有し、下部電極１０の底面の長さＬが下部電極１０の上面の長さＬｂよりも長い。下部電極１０において、その底面に対して側面がなす角度は鋭角になっており、下部電極１０は所定のテーパー角θＡを有している。下部電極１０は、例えば、コンタクトプラグ５０Ａ上面を覆う。
上部電極１９は、ＭＴＪ素子１及び下部電極１０を加工するためのハードマスクとして、機能する。
図３及び図４に示されるように、下部電極１０は、ＭＴＪ素子１（参照層１１）の底面端部から延在する広がりを有する。以下では、下部電極１０において、ＭＴＪ素子１の端部から広がる部分のことを、スカート部（第２の部分）９１とよぶ。また、以下では、スカート部９１の長さＬｓのことを、スカート長Ｌｓとよぶ。スカート長Ｌｓは、基板表面に対して平行方向（以下、基板平行方向とよぶ）におけるＭＴＪ素子１の底面端部から下部電極１０の底面端部までの寸法（長さ）である。
尚、下部電極１０において、スカート部１５を除いたＭＴＪ素子１直下の部分のことを、ボディ部（第１の部分）９０とよぶ。図３及び図４に示される例では、スカート部９１は、ボディ部９０の側面から放射状に延在し、ボディ部９０の側面を覆っている。
また、図４の（ｂ）に示すように、ＭＴＪ素子１は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子１は、第１の参照層１１Ａ、第１の中間層１２Ａ、磁化自由層１３、第２の中間層１２Ｂ、第２の参照層１１Ｂが順に積層された積層構造を有している。このようなダブルジャンクション構造は、スピン注入による磁化自由層の磁化反転を制御しやすいという利点がある。ダブルジャンクション構造のＭＴＪ素子１であっても、図４の（ａ）に示されるＭＴＪ素子１と同様に、テーパー状の断面形状を有し、ＭＴＪ素子１（磁性層１１Ａ）の底面の長さＬｂが、ＭＴＪ素子１（磁性層１１Ｂ）の上面の長さＬｔより長くなっている。
以下の実施形態では、図４の（ａ）に示されるＭＴＪ素子１を用いて、説明する。
ここで、スピン注入書き込み方式によるＭＴＪ素子１の書き込み動作について説明する。参照層１１と記憶層１３との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、参照層１１から記憶層１３へ向かう電子が供給される。参照層１１を通過した電子のうちマジョリティーな電子は、参照層１１の磁化方向に対して平行なスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１３に移動することにより、スピントルクが記憶層１３に印加され、記憶層１３の磁化方向は、参照層１１の磁化方向と平行に揃えられる。この平行配列のとき、ＭＴＪ素子１の抵抗値は最も小さくなる。参照層１１及び記憶層１３の磁化方向が平行状態になっている場合が、例えば、“０”データと規定される。
参照層１１と記憶層１３との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、記憶層１３から参照層１１へ向かう電子が供給される。参照層１１によって反射された電子のうちマジョリティーな電子は、参照層１１の磁化方向に対して反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が記憶層１３に移動することにより、スピントルクが記憶層１３に印加され、記憶層１３の磁化方向は、参照層１１の磁化方向と反平行に揃えられる。この反平行配列のとき、ＭＴＪ素子１の抵抗値は最も大きくなる。参照層１１及び記憶層１３の磁化方向が反平行状態になっている場合が、例えば、“１”データと規定される。
本実施形態の磁気ランダムアクセスメモリにおいては、選択トランジスタ２は半導体基板３０上に設けられ、磁気抵抗効果素子（ＭＴＪ素子）１は、層間絶縁膜３３上の下部電極１０上に設けられる。層間絶縁膜３３内には、コンタクトプラグ５０Ａが埋め込まれている。ＭＴＪ素子１は、このコンタクトプラグ５０Ａと下部電極１０とを経由して、選択トランジスタ２のソース／ドレイン拡散層（電流経路の一端）２３に接続される。
本実施形態においては、下部電極１０はテーパー状の断面形状を有し、その一端がコンタクトプラグ５０Ａに接触し、ＭＴＪ素子１は、コンタクトプラグ５０Ａの直上からずれた位置に配置されていることを特徴とする。
上記のように、上部電極１９は、ＭＴＪ素子１及び下部電極１０を形成するときに、ハードマスクとして用いられる。上部電極１９をマスクとして、後述の傾斜イオンミリングを用いて、ＭＴＪ素子１と下部電極１９とが形成される。これによって、ＴＪ素子１をコンタクトプラグ５０Ａ直上から基板平行方向へずらした位置に形成するのと同時に、テーパー状の断面形状を有する下部電極１０を形成することができる。それゆえ、選択トランジスタに電気的に接続されるＭＴＪ素子１を、一度のエッチング工程によって、コンタクトプラグ５０Ａと上下に重ならない位置に形成できる。また、ＭＴＪ素子１は、傾斜イオンミリングによって生じる下部電極１０のスカート部９１を利用して、コンタクトプラグ５０Ａに接続される。
テーパー状の下部電極１０の広がり、換言すると、下部電極１０のスカート部９１の長さ（スカート長Ｌｓ）は、ハードマスクとしての上部電極１９の膜厚に対して、相関関係を有する。
図５を用いて、上部電極１９の膜厚とスカート長Ｌｓとの関係について、説明する。
図５は、上部電極をマスクとして、傾斜イオンミリングを用いて、ＭＴＪ素子１及び下部電極１０を形成した場合のシミュレーション結果を示している。本実施形態において、傾斜イオンミリングとは、ＭＴＪ素子１を形成するために照射するイオンビームが、所定の入射角θＩを有するように、半導体基板の垂直方向（以下、基板垂直方向とよぶ）に対して斜め方向から照射されて、部材を加工する物理的エッチング法である。
図５の（ａ）において、ＭＴＪ素子の加工前の上部電極１９の膜厚は、６０ｎｍに設定され、図５の（ｂ）において、ＭＴＪ素子の加工前の上部電極１９の膜厚は、２００ｎｍに設定されている。図５の（ａ）及び図５の（ｂ）において、傾斜イオンミリングに用いられるイオンビームの入射角（以下、イオン入射角）θＩは、４５°に設定されている。イオン入射角θＩは、基板表面に対して垂直方向とイオンビームＩＢの入射方向がなす角度である。ＭＴＪ素子１の厚さは、図５の（ａ）と図５の（ｂ）とでそれぞれ同じ厚さであって、例えば、３５ｎｍに設定されている。また、加工前の下部電極１０の膜厚は、図５の（ａ）と図５の（ｂ）とでそれぞれ同じ厚さであって、例えば、２０ｎｍに設定されている。
図５（ａ）に示すシミュレーション結果のように、加工前の上部電極（ハードマスク）の膜厚が５０ｎｍに設定された場合、スカート部９１のスカート長Ｌｓは、０．０５μｍ〜０．０７μｍ程度となる。つまり、この場合においては、０．０５〜０．０７μｍ程度を上限として、ＭＴＪ素子１の形成位置を、コンタクトプラグの直上から基板表面に対して平行方向に移動させることができる。
また、図５（ｂ）に示すシミュレーション結果のように、加工前の上部電極（ハードマスク）の膜厚が１００ｎｍに設定された場合、スカート部９１のスカート長Ｌｓは、０．１２５μｍ〜０．１３０μｍ程度となる。この場合においては、０．１２０μｍ〜０．１３０μｍ程度を上限として、ＭＴＪ素子１の形成位置を、コンタクトプラグの直上から基板表面に対して平行方向に移動させることができる。
このように、ハードマスクとしての上部電極１９の膜厚を厚くすることで、下部電極１０のスカート長Ｌｓを長くすることができる。
また、例えば、ＭＴＪ素子１も、テーパー状の断面形状を有する。この場合において、ＭＴＪ素子１において、下側の磁性層１１の基板平行方向の寸法（長さ）が、上側の磁性層１３の基板平行方向の寸法（長さ）以上になる。
ここで、下部電極１０（スカート部９１）の底面端部と上部電極１９の上面端部とをつないだ直線と基板表面に対して垂直方向とがなす角度のことを、角θＨＭとよぶ。傾斜イオンミリングによりＭＴＪ素子を形成する場合、ＭＴＪ素子１を中間層（トンネルバリア層）１２の側面に、中間層より下方の磁性層１１及び下部電極１０に起因する材料が付着するリデポジションが生じる。このリデポジションは、中間層１２を挟み込む２つの磁性層１１，１３間のショートの原因となる。リデポジションによるショートを抑制するために、角θＨＭは、３０°以上であり、９０°より小さいことが好ましい。尚、角θＨＭは、傾斜イオンミリングのイオン入射角θＩと実質的に同じ大きさを有する。
以上のように、下部電極１０のスカート長Ｌｓは、ＭＴＪ素子１の加工のためのマスクとして用いられる上部電極１９の膜厚に依存する。よって、下部電極１０に接触するコンタクトプラグのサイズ（上面の面積又は寸法）を考慮して、上部電極（ハードマスク）１９の膜厚を変化させて、コンタクトプラグの直上から基板平行方向にずれた位置に設けられたＭＴＪ素子１と、スカート部９１がコンタクトプラグ５０Ａに接触する下部電極１０とを形成できる。
尚、ここでは、ＭＴＪ素子１の厚さを一定にして、上部電極（ハードマスク）１９の膜厚を変化させたシミュレーション結果を示しているが、ＭＴＪ素子１の厚さに対しても、スカート長Ｌｓが依存するのはもちろんである。上部電極の膜厚と同様に、ＭＴＪ素子１の厚さが大きくなれば、スカート長Ｌｓは長くなり、ＭＴＪ素子１の厚さが小さくなれば、スカート長Ｌｓは短くなる。このように、下部電極１０上に積層されるＭＴＪ素子１及び上部電極（ハードマスク）１９の厚さを調整することで、所定のスカート長Ｌｓを得ることができる。また、角θＨＭは、イオン入射角θＩと実質的に同じ角度を有するため、スカート長Ｌｓはイオン入射角とも相関関係を有する。例えば、イオン入射角θＩが０°に近くなるとスカート長Ｌｓは短くなり、その角θＩが０°から大きな角度になるにしたがってスカート長Ｌｓは長くなっていく。
以上のように、本実施形態では、上部電極１９がハードマスクに用いられた傾斜イオンミリングによって、ＭＴＪ素子１及び下部電極１０を一度の工程で加工することによって、図２乃至図４に示すように、下部電極１０がテーパー状となり、下部電極１０はスカート部９１を有した構造になる。
このスカート部９１を利用して、ＭＴＪ素子１とコンタクトプラグ５０Ａとが電気的に接続されることによって、ＭＴＪ素子１と下部電極とを一度の工程で加工した場合においても、ＭＴＪ素子１がコンタクトプラグ５０Ａと上下に重ならないように、ＭＴＪ素子１の位置をコンタクトプラグ５０Ａ直上から基板平行方向へずらすことができる。
よって、特に下部電極１０が緩衝層（バッファ層）として十分に機能しない場合に、ＭＴＪ素子（磁気抵抗効果素子）１の磁性層の結晶性に対して、コンタクトプラグ５０Ａの結晶性（例えば、結晶粒の大きさ）が影響を及ぼすのを除外できる。
また、上記のように、ＭＴＪ素子１及び下部電極１０は、一度のイオンミリング工程で加工されるので、ＭＴＪ素子１の形成位置をコンタクトプラグ５０Ａ直上からずらしても、製造工程は増加しない。
したがって、本発明の第１の実施形態によれば、磁気ランダムアクセスメモリの特性の向上と製造コストの低減を両立できる。
（ｂ） 製造方法
以下、図２乃至図１２を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について、説明する。尚、図６乃至図１２は、磁気ランダムアクセスメモリを構成するメモリセルＭＣのＸ方向に沿う断面を示している。
はじめに、図６に示されているように、半導体基板３０内に、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３１が埋め込まれ、素子分離領域が形成される。この素子分離領域の形成によって、素子形成領域ＡＡが、区画される。
そして、半導体基板３０のアクティブ領域ＡＡ上に、メモリセルＭＣを構成するための選択トランジスタ２が形成される。選択トランジスタの形成工程について、以下のとおりである。
素子形成領域ＡＡ表面上に、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、例えば、熱酸化法によって形成されたシリコン酸化膜である。次に、導電層（例えば、ポリシリコン層）が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、ゲート絶縁膜２１上に形成される。導電層は、例えば、フォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、所定のパターンに加工される。これによって、ゲート電極２２がゲート絶縁膜２１上に形成される。ゲート電極２２は、ワード線として用いるために、Ｙ方向に延在するように形成され、Ｙ方向に沿って配列する複数の選択トランジスタで共有される。
そして、ソース／ドレイン拡散層２３，２４が、半導体基板３０内に形成される。拡散層２３，２４は、ゲート電極２２をマスクに用いて、例えば、砒素（Ａｓ）、リン（Ｐ）などの不純物をイオン注入法によって、半導体基板３０内に注入することによって、形成される。
以上の工程によって、半導体基板３０上に、選択トランジスタ２が形成される。
次に、図７に示すように、第１の層間絶縁膜３３が、例えば、ＣＶＤ法を用いて、選択トランジスタ２を覆うように、半導体基板３０上に形成される。層間絶縁膜３３の上面は、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、平坦化される。
それから、層間絶縁膜３３内に、ソース／ドレイン拡散層２３，２４の上面が露出するように、コンタクトホールが形成される。形成されたコンタクトホール内に、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）が充填され、コンタクトプラグ５０Ａ，５０Ｂがそれぞれ形成される。
層間絶縁膜３３上に、第１の導電層１０Ａ、積層体１Ａ及び第２の導電層１９Ａが、例えば、スパッタリング法やＣＶＤ法を用いて、順次形成される。第１の導電層１０Ａは、下部電極となる。第１の導電層１０Ａには、例えば、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）の単層膜、チタンと窒化チタンとの積層膜（Ｔｉ／ＴｉＮ）などが用いられる。積層体１Ａは、磁気抵抗効果素子１Ａとなる。積層体１Ａは、少なくとも２つの磁性層と、２つの磁性層に挟まれた中間層（例えば、非磁性層）とを含んでいる。第２の導電層１９Ａは、ハードマスク及び上部電極となる。尚、導電層１９Ａは、積層体１Ａの加工時に除去されないように、積層体１Ａを構成する膜や導電層１０Ａよりも大きい剛性の導電体が用いられる。
続いて、図８に示すように、積層体１Ａ上の導電層が、フォトリソグラフィー技術及びＲＩＥ法を用いて、加工される。これによって、積層体１Ａを加工するためのハードマスク１９が、形成される。上述のように、ハードマスク１９は、上部電極としても用いられる。ハードマスク１９は、コンタクトプラグ５０Ａの直上からずれた位置に形成される。ハードマスク１９をコンタクトプラグ５０Ａ直上からずらす大きさ（Ｘ方向の寸法）は、ハードマスク１９の膜厚に応じて、設定される。但し、ハードマスク１９の形成位置は、ハードマスク１９の膜厚に加えて、例えば、積層体１Ａの厚さを考慮して、設定される場合もある。
図９に示すように、積層体及び導電層が加工されて、ＭＴＪ素子１及び下部電極１０が形成される。ＭＴＪ素子１及び下部電極１０を形成するために、傾斜イオンミリングが用いられる。イオンミリングに用いるイオンは、例えば、アルゴン（Ａｒ）である。イオンビームＩＢは、そのイオン入射角θＩが半導体基板表面に対して斜め方向になるように、照射される。上述のように、イオン入射角θＩは、基板表面に対して垂直方向とイオンビームＩＢの入射方向がなす角度である。イオン入射角θＩは、基板３０を傾斜させて設定される。
傾斜イオンミリングによってＭＴＪ素子１を形成する際、半導体基板３０が回転された状態で、イオンミリングが実行される。
傾斜イオンミリングによりＭＴＪ素子１が形成される場合、加工された部材のリデポジションによって、ＭＴＪ素子１を構成する中間層の側面に、中間層より下方の磁性層及び下部電極１０に起因する材料（導電体）が付着し、その付着した部材がＭＴＪ素子１の磁性層間のショートの原因となる。それゆえ、イオンビームによるエッチングの横成分を大きくしてリデポジションを抑制するために、イオン入射角θＩは３０°以上であり、９０°より小さいことが好ましい。尚、イオン入射角θＩは、３０°程度に設定されることが好ましいが、必ずしもこの値に限定されない。
また基板３０を回転させながらの傾斜イオンミリングを用いて、ＭＴＪ素子１及び下部電極１０を形成することによって、図３に示すように、ＭＴＪ素子１及び下部電極１０は、円形状の平面形状を有する。
ＭＴＪ素子１は、ハードマスク１９直下に形成される。上記のように、ハードマスク１９は、コンタクトプラグ５０Ａ直上から基板平行方向にずれた位置に形成されるため、ＭＴＪ素子１も、コンタクトプラグ５０Ａ直上から基板平行方向にずれた位置に形成される。ＭＴＪ素子１の断面構造は、例えば、図４の（ａ）に示されるように、傾斜イオンミリングを用いた加工によって、例えば、テーパー状になる。
下部電極１０の断面構造は、例えば、図４の（ａ）に示されるように、傾斜イオンミリングによって、テーパー状になり、その底面の長さＬが上面の長さＬｂより長くなる。下部電極１０の側面が下部電極１０の底面に対してなす角度は、鋭角になっており、下部電極１０は所定のテーパー角θＡを有する。下部電極１０は、ＭＴＪ素子１直下のボディ部９０と、ボディ部９０の側面上のスカート部９１とから形成されている。スカート部（テーパー形状）９１の発生は、半導体基板３０の回転によって、イオンビームＩＢ照射方向に対してマスク１９及び積層体（ＭＴＪ素子１）の影に入る領域が生じ、その領域内の部材のエッチングレートが、イオンビームが照射されている領域内の部材のエッチングレートに比較して遅くなることに起因する。
スカート部９１は、所定のスカート長Ｌｓを有している。このスカート部９１がコンタクトプラグ５０Ａ上に、形成されている。下部電極１０のボディ部９０は、コンタクトプラグ５０Ａに接触しない。例えば、形成されたＭＴＪ素子１及び下部／上部電極１０，１９において、下部電極１０（スカート部９１）底面の端部と上部電極１９上面の端部とをつないだ直線と基板垂直方向とがなす角度θＨＭは、イオン入射角θＩとほぼ同じ値を有する。
図５を例に用いて説明したように、下部電極１０のスカート長Ｌｓは、上部電極１９及びＭＴＪ素子１の厚さと相関関係を有する。そのため、上部電極１９及びＭＴＪ素子１の厚さを調整することによって、ＭＴＪ素子１の形成位置を、スカート長Ｌｓの範囲内で、コンタクトプラグ５０Ａの直上から基板平行方向にずらすことができる。ＭＴＪ素子１とコンタクトプラグ５０Ａとの電気的接続は、傾斜イオンミリングによって形成されたスカート部９０によって、確保される。
また、ＭＴＪ素子１の加工及び下部電極１０の加工は、同じハードマスク（上部電極）１９を用いた一度の加工（傾斜イオンミリング）によって、同時に実行される。
ＭＴＪ素子１及び下部電極１０が形成された後、図１０に示すように、第２の層間絶縁膜３４が、層間絶縁膜３３上に堆積される。コンタクトプラグ５０Ｂ上方において、コンタクトホールが層間絶縁膜３４内に形成される。そして、形成されたコンタクトホール内に金属が埋め込まれ、ビアプラグ５１が第２の層間絶縁膜３４内に形成される。
そして、層間絶縁膜３４上に、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属膜が、例えば、スパッタ法を用いて堆積される。堆積された金属膜はフォトリソグラフィー技術及びＲＩＥ法を用いて、加工される。これによって、上部電極上１９に、中間配線５２Ａが形成される。また、ビアプラグ５１上には、配線５２Ｂが形成される。配線５２Ｂは、例えば、第２のビット線ｂＢＬである。
この後、図２に示されるように、層間絶縁膜３４上に、第３の層間絶縁膜３５が、例えば、ＣＶＤ法を用いて、堆積される。中間配線５２Ａ上の層間絶縁膜３５内に、コンタクトホールが形成される。このコンタクトホール内に、ビアプラグ５３が埋め込まれる。そして、層間絶縁膜３５上に、第１のビット線ＢＬが形成される。第１のビット線ＢＬは、ビアプラグ５３及び上部電極１９を経由して、ＭＴＪ素子１に電気的に接続される。
以上の工程によって、本実施形態に係る磁気ランダムアクセスメモリが完成する。
図２乃至図１０を用いて説明したように、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造方法では、上部電極１９が、ＭＴＪ素子１及び下部電極１０を形成するためのマスクとして用いられる。ハードマスクとしての上部電極１９は、コンタクトプラグ５０直上から基板平行方向にずらした位置に形成される。そして、基板を回転させながらの傾斜イオンミリングによって部材が加工され、ＭＴＪ素子１及び下部電極１０が上部電極１９をマスクとして形成される。
これによって、コンタクトプラグ５０Ａ上方（直上）から基板平行方向へずれた位置に、ＭＴＪ素子１が形成される。それゆえ、下部電極１０がＭＴＪ素子１とコンタクトプラグ５０Ａとの結晶構造の違いを緩衝できなくとも、コンタクトプラグ５０Ａを構成する金属の結晶性（例えば、結晶粒の大きさ）がＭＴＪ素子を構成する磁性層に悪い影響を与えることなしに、ＭＴＪ素子を形成できる。したがって、本実施形態では、ＭＴＪ素子１の特性を向上できる。
また、傾斜イオンミリングによって形成された下部電極１０は、テーパー状の断面形状を有し、ＭＴＪ素子１直下における下部電極１０のボディ部９０側面に、所定のスカート長Ｌｓを有するスカート部９１が形成される。スカート部９１は、ボディ部９０側面からコンタクトプラグ５０Ａ側へ延在し、コンタクトプラグ５０Ａ上面に接触するように形成される。
このように、基板を回転させながらの傾斜イオンミリングを用いて、スカート部９１を有する下部電極１０を形成することによって、コンタクトプラグ５０Ａ直上からずれた位置に形成されたＭＴＪ素子を、スカート部９１を利用して、コンタクトプラグ５０Ａに電気的に接続できる。
よって、ＭＴＪ素子１の形成位置をコンタクトプラグ５０Ａ直上からずらした構造であっても、１つのハードマスク（上部電極）１９を用いた加工（傾斜イオンミリング）によって、ＭＴＪ素子と下部電極１０とを同時に形成できる。
それゆえ、本実施形態においては、製造工程を増加させずに、ＭＴＪ素子の特性を向上でき、磁気ランダムアクセスメモリの製造コストも増加しない。
したがって、本発明の第１の実施形態の製造方法によれば、特性の向上と製造コストの低減を両立した磁気ランダムアクセスメモリを提供できる。
（２） 第２の実施形態
以下、図１１乃至図１３を用いて、本発明の第２の実施形態に係る磁気ランダムアクセスメモリ及びその製造方法について説明する。尚、第２の実施形態において、第１の実施形態と同じ構成要素については、同じ符号を付し、その詳細な説明は必要に応じて行う。
（ａ） 構造
図１１を用いて、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの構造について、説明する。ここでは、第１の実施形態との相違点について、主に述べる。
図１１に示すように、本実施形態のＭＴＪ素子１は、第２コンタクトプラグ５０Ｂ（第２ビット線ｂＢＬ）側に対して反対方向にずらすように、層間絶縁膜３３上に、配置されている。例えば、磁気抵抗効果素子１は、下部電極１０及び層間絶縁膜３３を介して、素子分離絶縁膜３１上方、又は、コンタクトプラグ５０Ａと素子分離絶縁膜３３との間の領域（拡散層２３）の上方に、配置されている。
このため、ビアプラグ５１（ビット線ｂＢＬ）とＭＴＪ素子の間隔が広くなる。このように、互いに隣接するＭＴＪ素子と配線との間隔が広くされることで、磁気ランダムアクセスメモリの駆動時に、例えば、寄生容量のような、第２ビット線ｂＢＬとＭＴＪ素子１との間に生じる干渉を、低減できる。
それゆえ、本実施形態に係る磁気ランダムアクセスメモリは、ＭＴＪ素子１及びメモリセルを安定に駆動できる。特に、メモリセルの微細化が推し進められているので、本実施形態のように、ＭＴＪ素子１を第２ビット線方向と反対側にずらすことによって、互いに隣接するＭＴＪ素子１と配線との間隔を広く確保し、互いに隣接するＭＴＪ素子−配線間の干渉を抑制する効果は大きい。
さらに、ＭＴＪ素子１を第２ビット線方向と反対側にずらすことによって、プロセスのばらつきに起因する下部電極１０の加工不良によって、スカート部９１とビア／コンタクトプラグ５０Ｂ，５１とが接触するのを防止でき、ＭＴＪ素子１と配線とのショートを防止できる。
また、本実施形態において、下部電極１０Ｂは、ＭＴＪ素子１を中心として第２コンタクトプラグ側と反対側（図１１中右側）のスカート部は除去されている。つまり、本実施形態では、下部電極１０Ｂのボディ部９０の第２コンタクトプラグ側に、第１コンタクトプラグ５０Ａに接触するスカート部９１を有し、ボディ部９０の第２コンタクトプラグ側の反対側は、ボディ部９０側面が露出している。
このように、下部電極１０Ｂのスカート部のうち、下層のコンタクトプラグ５０Ａと接触しないスカート部が除去されることで、スカート部９１の広がりがメモリセルのサイズ（面積）を増大させるのを、防止できる。
以上のように、本発明の第２の実施形態によれば、第１の実施形態で述べた例と同様に、磁気ランダムアクセスメモリを構成する素子の特性を向上できる。これに加えて、第２の実施形態に係る磁気ランダムアクセスメモリによれば、メモリの動作の安定化及びメモリセルの占有面積の縮小に貢献できる。
（ｂ） 製造方法
以下、図１１乃至図１３を用いて、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造方法について、説明する。ここでは、第１の実施形態で述べた製造方法と同じ工程については、詳細な説明は省略する。
図１２に示すように、第１の実施形態で述べた製造方法と同様に、半導体基板（アクティブ領域）３０上に、選択トランジスタ２が形成される。選択トランジスタ２を覆うように、層間絶縁膜３３が半導体基板３０上に堆積される。そして、コンタクトプラグ５０Ａ，５０Ｂが、選択トランジスタ２の拡散層２３，２４と接触するように、層間絶縁膜３３内に埋め込まれる。
層間絶縁膜３３上に、下部電極となる導電層、ＭＴＪ素子１となる積層体、上部電極となる導電層が、順次堆積される。フォトリソグラフィー技術及びＲＩＥ法を用いて、ハードマスクとしての上部電極１９が形成される。上部電極１９は、コンタクトプラグ５０Ａ上方から基板平行方向にずらした位置に形成される。本実施形態では、上部電極１９は、コンタクトプラグ５０Ｂ側に対して反対側にコンタクトプラグ５０Ａ直上からずらして、形成される。
そして、第１の実施形態と同様に、上部電極１９をマスクに用いて、基板を回転させながらの傾斜イオンミリングによって、ＭＴＪ素子１及び下部電極１０が形成される
ハードマスクとしての上部電極１９は、コンタクトプラグ５０Ｂ側に対して反対側に基板平行方向にずらして形成されているため、上部電極１９下方に形成されるＭＴＪ素子１も、コンタクトプラグ５０Ｂ側に対して反対側にずれた位置に形成される。
また、傾斜イオンミリングによって、スカート部９１を有するテーパー状の下部電極１０が形成され、コンタクトプラグ５０Ｂ側のスカート部９１が、コンタクトプラグ５０Ａ上面に接触する。
次に、図１３に示すように、コンタクトプラグ５０Ａに接触しない側のスカート部が除去される。スカート部の除去は、ＭＴＪ素子１の加工と同様に、傾斜イオンミリングが用いられる。但し、この工程において、半導体基板３０は回転されずに、一定のイオン傾斜角θＩを有するイオンビームが、所定の一方向からＭＴＪ素子１側面及び下部電極１０側面に対して照射される。
イオンビームの照射方向は、コンタクトプラグ５０Ａに接触している側のスカート部９１にイオンが衝突しないように、設定される。つまり、コンタクトプラグ５０Ａに接触するスカート部９１が、イオンビームＩＢの照射方向に対してＭＴＪ素子１の影に隠れるように、イオンビームの照射方向に対する基板３０の向きが設定される。
これによって、コンタクトプラグ５０Ｂ側に対して反対側のスカート部は除去される。それゆえ、下部電極１０Ｂにおいて、コンタクトプラグ５０側の反対側では、ボディ部９０の側面が露出する。
尚、傾斜イオンミリングが基板の回転を止めて実行された場合、ＭＴＪ素子１においても、イオンビームが照射される側面は、エッチングされる。それゆえ、ＭＴＪ素子１の断面形状は、例えば、下部電極１０Ｂのボディ部９０側面が露出する側（スカート部が除去される側）とボディ部９０側面が露出しない側（スカート部が残存する側）とで、異なるテーパー角を有する。これに伴って、ＭＴＪ素子１及び下部電極１０Ｂの平面形状も、スカート部が除去される側とボスカート部が残存する側とで、異なる形状になる。
この後、図１１に示すように、第１の実施形態で述べた工程と同様に、層間絶縁膜３４，３５、ビアプラグ５１，５３及び配線５２Ａ，５２Ｂ，ＢＬが、それぞれ形成される。
以上の工程によって、本実施形態に係る磁気ランダムアクセスメモリが、完成する。
本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造方法においても、第１の実施形態で述べた製造方法と同様に、ＭＴＪ素子１は、コンタクトプラグ５０Ａ上方から基板平行方向にずれた位置に形成される。よって、本実施形態においても、第１の実施形態と同様に、コンタクトプラグの結晶性の影響を受けずに、ＭＴＪ素子１を形成できる。
また、傾斜イオンミリングを用いて、ＭＴＪ素子１を形成するのと同時に、スカート部９１を有する下部電極１０を形成し、そのスカート部９１を利用して、コンタクトプラグ５０Ａ直上からずれた位置に形成されたＭＴＪ素子１が、コンタクトプラグ５０Ａに接続される。よって、ＭＴＪ素子の形成位置をコンタクトプラグ上方からずらした位置に形成された構造であっても、１つのマスク（上部電極１９）を用いて、ＭＴＪ素子と下部電極とを同時に加工できる。それゆえ、本実施形態においても、第１の実施形態と同様に、製造工程の増加なしに、ＭＴＪ素子の特性を向上できる。
本実施形態においては、ＭＴＪ素子１は、第２コンタクトプラグ５０Ｂ（第２ビット線）側に対して反対側の基板平行方向に、第１コンタクトプラグ５０Ａ直上からずらして形成される。これによって、互いに隣接するＭＴＪ素子１と配線間との間隔を広く確保でき、互いに隣接するＭＴＪ素子と配線間の相互干渉を低減できる。よって、本実施形態で述べた製造方法によれば、動作が安定化したＭＴＪ素子１及びメモリセルを提供でき、磁気ランダムアクセスメモリの信頼性を向上できる。
また、本実施形態の製造方法は、コンタクトプラグ５０Ａと接触しない側のスカート部を除去することによって、下部電極１０Ｂのスカート部９１によるメモリセルの面積増大を抑制した磁気ランダムアクセスメモリを提供できる。
さらに、本実施形態の製造方法において、コンタクトプラグ５０Ａと接触しない側のスカート部を除去する工程は、コンタクトプラグ５０Ａと接触するスカート部９１が、イオンビームの照射側に対してＭＴＪ素子の影に入るように、半導体基板の回転（半導体基板の向き）を停止すればよく、実質的な製造工程は増加しない。
したがって、本発明の第２の実施形態に係る製造方法によれば、特性の向上と製造コストの低減を両立した磁気ランダムアクセスメモリを提供できる。これに加えて、第２の実施形態に係る製造方法によれば、動作の安定化及び面積（チップサイズ）の縮小に貢献できる磁気ランダムアクセスメモリを提供できる。
尚、図２に示される第１の実施形態の磁気ランダムアクセスメモリにおいて、第２の実施形態で述べた方法と同様に、コンタクトプラグ５０Ａと接触しないスカート部を除去した構造であってもよいのは、もちろんである。
[変形例]
図１４を用いて、本発明の実施形態の変形例に係る磁気ランダムアクセスメモリついて述べる。第１及び第２の実施形態と同じ構成要素については、同じ符号を付し、その詳細な説明は必要に応じて行う。
本変形例において、図１４に示すように、ＭＴＪ素子１は、第２の層間絶縁膜３４上に設けられている。第１及び第２の実施形態においては、ＭＴＪ素子１は、選択トランジスタ２より１つ上層の配線レベルに設けられ、１つのプラグ５０Ａを用いて、選択トランジスタ２のソース／ドレイン拡散層２３に接続されている。これに対して、本変形例において、ＭＴＪ素子１は、選択トランジスタ２より２つ上層の配線レベルに設けられ、２つのプラグ５０Ａ，５３及び中間配線５２Ａを用いて、選択トランジスタ２のソース／ドレイン拡散層２３に接続されている。
選択トランジスタ２のソース／ドレイン拡散層２３に直接接触するコンタクトプラグ５０Ａ以外のプラグ５３であっても、そのプラグ５３の直上にＭＴＪ素子１が設けられた場合に、ＭＴＪ素子１の磁性層がプラグ５３の結晶性の悪影響を受けて、ＭＴＪ素子１の特性が劣化する可能性は存在する。そこで、本変形例においても第１及び第２の実施形態と同様に、下部電極１０のスカート部９１を利用して、ＭＴＪ素子１の形成位置をプラグ５３の直上から基板平行方向にずらす。これによって、第１及び第２の実施形態と同様に、ＭＴＪ素子１の素子特性の劣化を抑制できる。
また、この場合において、半導体基板３０を回転させながらの傾斜イオンミリングによって、ＭＴＪ素子１及び下部電極１０が、上部電極１９をハードマスクとして同時に加工される。つまり、ＭＴＪ素子１と下部電極１０とをそれぞれ異なる工程で加工する必要はない。それゆえ、図１４に示される磁気ランダムアクセスメモリであっても、その製造工程及び製造コストは増加しない。
尚、図１４では、ＭＴＪ素子１をコンタクトプラグ５０Ｂ側にずらした例を示しているが、ＭＴＪ素子１をコンタクトプラグ５０Ｂ側の反対側に対して基板平行方向にずらしてもよいのは、もちろんである。また、下部電極１０において、ビアプラグ５３に接触しない側のスカート部が除去されてもよいのは、もちろんである。
以上のように、図１４に示される変形例の磁気ランダムアクセスメモリであっても、第１及び第２の実施形態で述べた効果と同様の効果を得ることができ、磁気ランダムアクセスメモリに用いられる磁気抵抗効果素子の特性を向上できる。
［その他］
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１：磁気抵抗効果素子（ＭＴＪ素子）、１１，１３：磁性層、１２：中間層、１０：下部電極、９０：ボディ部、９１：スカート部、１９：上部電極（ハードマスク）、２：選択トランジスタ、２１：ゲート絶縁膜、２２：ゲート電極（ワード線）、２３，２４：拡散層、５０Ａ，５０Ｂ：コンタクトプラグ、ＢＬ，ｂＢＬ：ビット線。

Claims (5)

  1. 半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間の前記半導体基板表面上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極とを有する選択トランジスタと、
    前記第１及び第２の拡散層上にそれぞれ設けられる第１及び第２のコンタクトプラグと、
    前記選択トランジスタを覆う層間絶縁膜上に設けられ、前記第１のコンタクトプラグに電気的に接続される下部電極と、
    前記下部電極上に設けられ、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１及び第２の磁性層間に挟まれる中間層と、を有する磁気抵抗効果素子と、
    前記磁気抵抗効果素子上に設けられる上部電極と、
    前記上部電極上に設けられ、前記磁気抵抗効果素子に電気的に接続される第１のビット線と、
    前記第２のコンタクトプラグ上に設けられ、前記第２の拡散層に電気的に接続される第２のビット線と、を具備し、
    前記下部電極は、その底面の寸法がその上面の寸法より長いテーパー状の断面形状を有し、
    前記下部電極の一端が、前記第１のコンタクトプラグ上面に接触し、
    前記磁気抵抗効果素子は、前記第１のコンタクトプラグの直上から前記半導体基板表面に対して平行方向にずれた位置に設けられている、
    ことを特徴とする磁気抵抗メモリ。
  2. 前記磁気抵抗効果素子は、前記第２のコンタクトプラグ側に対して反対側にずれた位置に配置されている、ことを特徴とする請求項１に記載の磁気抵抗メモリ。
  3. 前記下部電極は、
    前記磁気抵抗効果素子の直下に設けられる第１の部分と、
    前記第１の部分の側部から延在し、その側面がその底面に対してテーパー角をなし、前記第１のコンタクトプラグ上面に接触する第２の部分と、
    を有する、ことを特徴とする請求項１又は２に記載の磁気抵抗メモリ。
  4. 前記第１の部分の前記第２のコンタクトプラグ側の側面に、前記第１のコンタクトプラグの上面に接触する前記第２の部分が設けられ、
    前記第１の部分の前記第２のコンタクトプラグ側に対して反対側の側面は露出する、
    ことを特徴とする請求項３に記載の磁気抵抗メモリ。
  5. 半導体基板上に、第１及び第２の拡散層を有する選択トランジスタを形成する工程と、
    前記選択トランジスタを覆う層間絶縁膜を前記半導体基板上に形成し、前記第１及び第２の拡散層上にそれぞれ設けられる第１及び第２のコンタクトプラグを、前記層間絶縁膜内に形成する工程と、
    前記層間絶縁膜上に、第１の導電層、２つの磁性層と前記２つの磁性層間に挟まれる中間層とを含む積層体及び第２の導電層を、順次積層する工程と、
    前記第２の導電層にパターニングを施して、前記第１のコンタクトプラグ上方から半導体基板表面に対して平行方向にずらした位置に、上部電極を形成する工程と、
    前記上部電極をマスクに用いて、前記半導体基板上面に対して斜め方向からイオンビームを照射して、前記積層体と前記第１の導電層をエッチングし、前記上部電極下方に磁気抵抗効果素子を形成するのと同時に、底面の寸法が上面の寸法より長いテーパー状の断面形状を有し、その一端が前記第１のコンタクトプラグ上面に接触する下部電極を形成する工程と、
    を具備することを特徴とする磁気抵抗メモリの製造方法。
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