JP4726290B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図４１は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図４１を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電位Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図４２は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４２を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電位Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電位変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電位にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電位レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１１】
図４３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図４３を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図４４は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図４４を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。
【００１９】
【発明が解決しようとする課題】
図４５は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【００２０】
図４５を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図４５においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２１】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとを配置する必要がある。
【００２２】
このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。
【００２３】
図４６は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図４６を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電位Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００２４】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２５】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
【００２６】
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電位を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【００２７】
このように、ＭＴＪメモリセルを半導体基板上に集積化する場合は、メモリセルに必要とされる配線が多いことから、配線数および配線数が多くなり、製造コストが増大するという問題点がある。また、ビット線ＢＬに多数のＭＴＪメモリセルが常時接続される構成であるので、ビット線ＢＬの寄生容量は比較的大きな値であり、リードワード線ＲＷＬがポリシリコン層やポリサイド構造によって形成されることと合わせて、読出動作の高速化が困難であった。
【００２８】
また、データ書込時においても、ビット線ＢＬに比較的大きなデータ書込電流を流す必要がある。また書込まれるデータのレベルに応じて、データ書込電流の方向を制御する必要があるため、データ書込電流を制御するための回路が複雑化するという問題点もあった。
【００２９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ書込電流を供給するための制御回路の構成を簡素化して、製造コストの削減を図ることである。
【００３０】
この発明の他の目的は、リードワード線およびライトワード線のドライブ回路を分割配置してレイアウトの自由度を向上させ、レイアウト面積すなわちチップ面積を減少させることである。
【００３１】
この発明のさらに他の目的は、各メモリセルに必要な配線数を削減して、製造コストの削減を図ることである。
【００３２】
【課題を解決するための手段】
請求項１記載の半導体集積回路は、複数行および複数列の行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する。半導体集積回路は、磁性体メモリセルの行にそれぞれ対応して設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される書込ワード線と、磁性体メモリセルの列にそれぞれ対応して設けられたビット線対とを備え、ビット線対は、第１および第２のビット線を含み、複数の磁性体メモリセルの各々は、各書込ワード線が第１および第２のビット線と交差する位置の一方に対応させて行ごとに交互配置される。半導体集積回路は、データ書込時において、アドレス選択結果に応じて選択されるビット線対に含まれる第１および第２のビット線の一端を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、ビット線対にそれぞれ対応して設けられたビット線電流制御回路とをさらに備える。ビット線電流制御回路は、データ書込時において第２のデータ書込電流を流すために対応する第１および第２のビット線の他端の間を電気的に結合する。
【００３３】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路であって、データ書込制御回路は、半導体集積回路に対して外部から供給された外部電源電位によって駆動される。
【００３４】
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路であって、複数行の書込ワード線をアドレス選択結果に応じて選択的に活性状態に駆動するためのワード線駆動回路と、各書込ワード線を複数の書込ワード線の非活性状態に対応する電位と結合するためのワード線電流制御回路とをさらに備え、ワード線駆動回路は、外部電源電位によって駆動される。
【００３５】
請求項４記載の半導体集積回路は、請求項１記載の半導体集積回路であって、複数列のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、列にそれぞれ対応して設けられた列選択ゲート回路とさらに備える。列選択ゲート回路は、アドレス選択結果に応じて、対応する第１および第２のビット線を第１および第２のデータ線とそれぞれ接続し、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、第１および第２の内部ノードと第１および第２のデータ線との接続点は、第２のデータ書込電流の経路を形成する配線の抵抗値が、アドレス選択の対象となる列の位置に関わらずほぼ一定となるように設けられる。
【００３６】
請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路であって、各ビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１の内部ノードは、先頭の列側の領域において第１のデータ線と接続され、第２の内部ノードは、最終の列側の領域において第２のデータ線と接続される。
【００３７】
請求項６記載の半導体集積回路は、請求項４記載の半導体集積回路であって、各ビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１および第２の内部ノードは、中央の列周辺の領域において、第１および第２のデータ線とそれぞれ接続される。
【００３８】
請求項７記載の半導体集積回路は、請求項１記載の半導体集積回路であって、複数列は、Ｍ個（Ｍ：２以上の自然数）の列ずつの列グループに分割され、半導体集積回路は、列グループごとに配置された、第１および第２のデータ線によって形成されるデータ線対と、列にそれぞれ対応して設けられた列選択ゲート回路とをさらに備える。各列選択ゲート回路は、アドレス選択結果に応じて、対応する第１および第２のビット線を対応する第１および第２のデータ線とそれぞれ接続するように動作し、データ書込制御回路は、列グループごとにデータ線対に対応して設けられ、各データ書込制御回路は、データ書込時においてアドレス選択結果に応じて動作して、対応する第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定する。
【００３９】
請求項８記載の半導体集積回路は、請求項７記載の半導体集積回路であって、データ線対は、ビット線対と同一方向に沿って、対応する列グループに属するＭ個の列の中央部に配置される。
【００４０】
請求項９記載の半導体集積回路は、請求項１記載の半導体集積回路であって、行にそれぞれ対応して設けられ、データ読出時においてアドレス選択結果に応じて活性化されて対応する磁性体メモリセルを対応するビット線対と結合するための読出ワード線と、データ読出時において、アドレス選択結果に応じて選択されるビット線対に含まれる第１および第２のビット線に対してデータ読出電流を供給するためのデータ読出制御回路とをさらに備える。データ読出時において、各ビット線電流制御回路は、対応する第１および第２のビット線の間を開放する。
【００４１】
請求項１０記載の半導体集積回路は、請求項９記載の半導体集積回路であって、第１のビット線にそれぞれ対応して設けられた第１のダミーメモリセルと、第２のビット線にそれぞれ対応して設けられた第２のダミーメモリセルと、複数列の第１のダミーメモリセルに共通に設けられ、各第１のダミーメモリセルを対応する第１のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第１のダミー読出ワード線と、複数列の第２のダミーメモリセルに共通に設けられ、各第２のダミーメモリセルを対応する第２のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第２のダミー読出ワード線と、データ読出時において、複数行の読出ワード線のうちの１つと第１および第２のダミー読出ワード線のうちの一方とを、アドレス選択結果に応じて選択的に活性化するワード線駆動回路をさらに備える。第１および第２のダミーメモリセルの各々は、磁性体メモリセルが記憶データのレベルに応じて有する第１および第２の抵抗値の中間の抵抗値を有する。
【００４２】
請求項１１記載の半導体集積回路は、請求項９記載の半導体集積回路であって、半導体集積回路に対して外部から供給された外部電源電位を降圧して内部電源電位を生成する電圧降下回路をさらに備え、データ書込制御回路は、外部電源電位によって駆動され、データ読出制御回路は、内部電源電位によって駆動される。
【００４３】
請求項１２記載の半導体集積回路は、複数行および複数列の行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する。半導体集積回路は、磁性体メモリセルの行にそれぞれ対応して設けられ、データ書込時においてアドレス選択結果に応じて第１のデータ書込電流を流すための書込ワード線と、磁性体メモリセルの列にそれぞれ対応して設けられるビット線と、複数列のビット線に共通に設けられたデータ線対とをさらに備え、データ線対は、第１および第２のデータ線によって形成される。半導体集積回路は、データ書込時において、第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、列にそれぞれ対応して設けられた列選択ゲート回路と、列にそれぞれ対応して設けられたビット線電流制御回路とをさらに備える。各列選択ゲート回路は、アドレス選択結果に応じて対応するビット線の一端を第１のデータ線と接続し、ビット線電流制御回路は、データ書込時において第２のデータ書込電流を流すために、対応するビット線の他端と第２のデータ線との間を電気的に結合する。
【００４４】
請求項１３記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、アドレス選択結果に応じて、対応するビット線と第２のデータ線との間を電気的に結合し、半導体集積回路は、データ読出時においてデータ読出電流を第３の内部ノードに供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、データ読出時において、第１および第２のデータ線を、第３の内部ノードおよび読出基準電位を供給する第４の内部ノードとそれぞれ電気的に結合し、データ読出制御回路は、読出基準電位と第３の内部ノードとの間の電位差に基づいてデータ読出を行なう。
【００４５】
請求項１４記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、データ読出前のプリチャージ時において対応するビット線と第２のデータ線との間を電気的に結合するとともに、データ読出時において対応するビット線と第２のデータ線との間を電気的に切り離し、半導体集積回路は、データ読出時においてデータ読出電流を第１のデータ線に供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、プリチャージ時において、第１および第２のデータ線を、読出基準電位を供給する第３および第４の内部ノードとそれぞれ電気的に結合するとともに、データ読出時において、第１および第２のデータ線を第１から第４の内部ノードから切り離し、データ読出制御回路は、読出基準電位と第１のデータ線との間の電位差に基づいてデータ読出を行なう。
【００５１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００５２】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５３】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５４】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列にそれぞれ対応して設けられる折返し型で構成されるビット線対が配置される。ビット線対は、ビット線ＢＬおよび／ＢＬによって構成される。
なお以下においては、ビット線ＢＬおよび／ＢＬの組をビット線対ＢＬＰとも総称する。
【００５５】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／書込制御回路５０，６０とを備える。
【００５６】
図２は、メモリアレイ１０およびその周辺の実施の１に従う構成を詳細に説明するための図である。
【００５７】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、図４１に示した構成を有するＭＪＴメモリセルＭＣを有する。ＭＴＪメモリセルの行（以下、単にメモリセル行とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。
【００５８】
ＭＴＪメモリセルの列（以下、単にメモリセル列とも称する）に対応して、ビット線対を構成するビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【００５９】
なお、以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１のように表記するものとする。
【００６０】
ライトワード線ＷＷＬ１〜ＷＷＬｎは、ワード線電流制御回路４０によって、接地電位Ｖｓｓと結合される。これによって、ワード線ドライバ３０によって選択状態（高電位状態：電源電位Ｖｃｃ）に活性化されたライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
【００６１】
列デコーダ２５は、コラムアドレスＣＡのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられるコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６２】
データＩ／Ｏ線対ＤＩ／ＯＰは、データ書込時におけるデータ書込電流±Ｉｗおよびデータ読出時におけるセンス電流Ｉｓを伝達する。すなわち、データ読出時とデータ書込時において共有される。データＩ／Ｏ線対ＤＩ／ＯＰは、データ線ＩＯおよび／ＩＯを含む。
【００６３】
次に、読出／書込制御回路５０に含まれるコラム選択ゲートＣＳＧ１〜ＣＳＧｍ、データ書込電流制御回路５１およびデータ読出回路５２の構成について説明する。
【００６４】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、メモリセル列に対応してそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍのうちのいずれか１個は、列デコーダ２５の列選択結果に応じてオン状態となり、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯを、対応するビット線ＢＬおよび／ＢＬとそれぞれ結合する。
【００６５】
たとえば、コラム選択ゲートＣＳＧ１は、データ線ＩＯとビット線ＢＬ１との間に結合されるトランジスタスイッチと、データ線／ＩＯとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電位レベルに応じてオン／オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、データ線ＩＯ，／ＩＯをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるコラム選択ゲートＣＳＧ２〜ＣＳＧｍも同様の構成を有する。
【００６６】
データ書込電流制御回路５１は、データ書込時において活性化される制御信号ＷＥに応答して動作する。
【００６７】
データ書込電流制御回路５１は、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源回路１５３とを含む。
【００６８】
データ書込電流制御回路５１は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電位レベルを反転して内部ノードＮｗ１に伝達する。インバータ１５５は、書込データＤＩＮの電位レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５４の出力を反転して内部ノードＮｗ２に伝達する。したがって、データ書込電流制御回路５１は、書込データＤＩＮの電位レベルに応じて、データ線ＩＯおよび／ＩＯの電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに設定する。
【００６９】
データ読出回路５２は、データ読出時において活性化される制御信号ＲＥに応答して動作して、読出データＤＯＵＴを出力する。
【００７０】
データ読出回路５２は、電源電位Ｖｃｃを受けて内部ノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源回路１６１および１６２と、内部ノードＮｓ１と内部ノードＮｒ１との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ２と内部ノードＮｒ２との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１およびＮｓ２の間の電位レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。
【００７１】
トランジスタ１６３および１６４のゲートには参照電位Ｖｒｅｆが与えられる。電流源回路１６１および１６２の供給電流量および参照電位Ｖｒｅｆは、センス電流Ｉｓの電流量に応じて設定される。抵抗１６６および１６７は、内部ノードＮｓ１およびＮｓ２を接地電位Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５２は、データ読出時において、データ線ＩＯおよび／ＩＯの各々にセンス電流Ｉｓを供給する。さらに、コラム選択ゲートおよびビット線対を介して接続されるＭＴＪメモリセルの記憶データのレベルに応じて、データ線ＩＯおよび／ＩＯにそれぞれ生じる電位変化の差を増幅して、読出データＤＯＵＴを出力する。
【００７２】
読出／書込制御回路６０は、メモリアレイ１０を挟んでコラム選択ゲートＣＳＧ１〜ＣＳＧｍと反対側に配置される。
【００７３】
読出／書込制御回路６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン／オフされるイコライズトランジスタ６２−１〜６２−ｍを有する。イコライズトランジスタ６２−１〜６２−ｍは、メモリセル列にそれぞれ対応して設けられる。たとえば、イコライズトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ビット線イコライズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１とを電気的に結合する。
【００７４】
その他のメモリセル列に対応してそれぞれ設けられるイコライズトランジスタ６２−２〜６２−ｍも同様に、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、対応するメモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
【００７５】
ビット線イコライズ信号ＢＬＥＱは、コントロール回路５によって生成される。ビット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期間のうちメモリアレイ１０が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、折返し型で設けられるビット線対を構成するビット線ＢＬおよび／ＢＬを各メモリセル列において短絡するために、Ｈレベルに活性化される。
【００７６】
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号ＢＬＥＱはＬレベルに非活性化される。これに応答して、各メモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間は遮断される。
【００７７】
まず、データ書込時における動作について説明する。以下においては、一例としてコラム選択線ＣＳＬ２に対応する第２番目のメモリセル列が選択された場合について説明する。
【００７８】
列選択結果に応答して、コラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されて、コラム選択ゲートＣＳＧ２がオンする。これにより、データ線ＩＯおよび／ＩＯは、ビット線対ＢＬＰ２を構成するビット線ＢＬ２および／ＢＬ２とそれぞれ電気的に結合される。また、データ書込時においては、イコライズトランジスタ６２−２はオン状態となって、ビット線ＢＬ２および／ＢＬ２の間を短絡する。
【００７９】
すでに説明したように、データ書込電流制御回路５１は、データ線ＩＯおよび／ＩＯの電位レベルを、電源電位Ｖｃｃおよび接地電位Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、インバータ１５４および１５６の出力は、それぞれ電源電位Ｖｃｃ（高電位状態）および接地電位Ｖｓｓ（低電位状態）にそれぞれ設定されるので、データ線ＩＯにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。
【００８０】
データ書込電流−Ｉｗは、コラム選択ゲートＣＳＧ２を介してビット線ＢＬ２に供給される。ビット線ＢＬ２に伝達されるデータ書込電流−Ｉｗは、イコライズトランジスタ６２−２によって折返されてもう一方のビット線／ＢＬ２においては、反対方向のデータ書込電流＋Ｉｗとして伝達される。ビット線／ＢＬ２が流れるデータ書込電流＋Ｉｗは、コラム選択ゲートＣＳＧ２を介してデータ線／ＩＯに伝達される。
【００８１】
また、ライトワード線ＷＷＬ１〜ＷＷＬｎのうちのいずれか１個が選択状態（Ｈレベル）に活性化されて、データ書込電流Ｉｐが流れる。したがって、コラム選択線ＣＳＬ２に対応するメモリセル列において、対応するライトデータ線ＷＷＬにデータ書込電流が流されたＭＴＪメモリセルにおいて、データ書込が実行される。このとき、ビット線ＢＬ２と結合されるＭＴＪメモリセルＭＣに対してはＬレベルデータが書込まれ、ビット線／ＢＬ２と結合されるＭＴＪメモリセルＭＣに対してはＨレベルデータが書込まれる。
【００８２】
一方、書込データＤＩＮのデータレベルがＨレベルである場合には、内部ノードＮｗ１およびＮｗ２の電位レベルの設定が上記の場合とは反対となり、ビット線ＢＬ２および／ＢＬ２には、上記と逆方向のデータ書込電流が流れて、上記とは逆のデータレベルが書込まれる。このようにして、書込データＤＩＮのデータレベルに応じた方向を有するデータ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給される。
【００８３】
次にデータ読出について説明する。
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつのＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。
【００８４】
この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれか一方が、ＭＴＪメモリセルＭＣと結合される。
【００８５】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれと結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と結合されて、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１と結合されるダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２と結合される残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００８６】
ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２は、ビット線対の一方ＢＬ１〜ＢＬｍおよびビット線対の他方／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するＭＴＪメモリセルＭＣと非接続となった一方をダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。
【００８７】
この結果、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応するｍ個のＭＴＪメモリセルおよびｍ個のダミーメモリセルとの一方ずつとそれぞれ結合される。
【００８８】
すでに説明したように、データ読出回路５２は、データ線ＩＯおよび／ＩＯに、同一方向のセンス電流Ｉｓを供給する。
【００８９】
データ読出時においても、コラム選択線ＣＳＬ２に対応する第２番目のメモリセル列が選択された場合について説明する。
【００９０】
コラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されて、コラム選択ゲートＣＳＧ２がオンする。これに応じて、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯは、データ書込時と同様にビット線ＢＬ２および／ＢＬ２とそれぞれ結合される。
【００９１】
しかし、データ読出時においては、イコライズトランジスタ６２−２はターンオフされているので、データ読出回路５２から供給されるセンス電流Ｉｓは、ビット線ＢＬ２および／ＢＬ２上を、同一の方向に流れる。
【００９２】
リードワード線ＲＷＬ１〜ＲＷＬｎのうちのいずれか１つが選択状態（Ｈレベルレベル）に活性化されて、対応するＭＴＪメモリセルがビット線ＢＬ２および／ＢＬ２の一方と結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれかが活性化されて、ＭＴＪメモリセルと非接続のビット線ＢＬ２および／ＢＬ２の他方は、ダミーメモリセルＤＭＣと結合される。
【００９３】
行選択結果に応じて奇数行が選択されて、ビット線ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ２とダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線／ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ２とダミーメモリセルＤＭＣとが結合される。
【００９４】
すでに説明したように、ＭＴＪメモリセルＭＣの抵抗値は、記憶データのレベルによって変化する。ここで、Ｈレベルデータを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗値をＲｈとし、Ｌレベルデータを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗値をＲｌとすると、ダミーメモリセルＤＭＣの抵抗値Ｒｄは、ＲｌとＲｈの中間値に設定される。これにより、ダミーメモリセルに結合されたビット線の一方に生じる電位変化と、ＭＴＪメモリセルＭＣと結合されたビット線の他方に生じる電位変化とを比較することによって、データ読出の対象となった記憶データのレベルを検知することができる。
【００９５】
ビット線ＢＬ２および／ＢＬ２の間に生じた電位差は、データＩ／Ｏ線対ＤＩ／ＯＰを介して、データ読出回路５２中の内部ノードＮｓ１およびＮｓ２に伝達される。増幅器１６５によって、内部ノードＮｓ１およびＮｓ２の電位レベル差は増幅されて読出データＤＯＵＴとして出力される。
【００９６】
したがって、ビット線ＢＬと結合されるＭＴＪメモリセルにＬレベルデータが記憶されている場合、およびビット線／ＢＬと結合されるＭＴＪメモリセルＭＣにＨレベルデータが記憶されている場合において、読出データＤＯＵＴにＬレベルが出力される。反対に、ビット線ＢＬと結合されるＭＴＪメモリセルにＨレベルデータが記憶されている場合、およびビット線／ＢＬと結合されるＭＴＪメモリセルＭＣにＬレベルデータが記憶されている場合において、読出データＤＯＵＴにＨレベルが出力される。
【００９７】
このように、折返し型のビット線対ＢＬＰを各メモリセル列に対応して配置し、データ書込電流をイコライズトランジスタによって折返して流すことにより、各ビット線ＢＬおよび／ＢＬの一端の電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電位（負電位）を必要とせず、また電流の方向は、データ線ＩＯおよび／ＩＯの電位を電源電位および接地電位のいずれか一方ずつに設定するのみで切換えられるので、データ書込電流制御回路５１の回路構成を簡易にすることができる。さらに、読出／書込制御回路６０も、イコライズトランジスタ６２−１〜６２−ｍのみで簡易に形成することができる。
【００９８】
また、ダミーメモリセルを用いてデータ読出を行なうので、折返し型のビット線対ＢＬＰを設ける構成において、ＭＴＪメモリセルを効率的に配置できる。
【００９９】
［実施の形態２］
図３は、実施の形態２に従う電源電位の供給系統を説明するブロック図である。
【０１００】
図３を参照して、メモリアレイ１０においては、実施の形態１と同様に、各メモリセル列において、折返し型のビット線対が設けられ、読出／書込制御回路６０においては、イコライズトランジスタ６２−１〜６２−ｍが設けられる。
【０１０１】
実施の形態２においては、データ書込時にデータ書込電流を供給する、データ書込電流制御回路５１およびワード線ＷＷＬを活性化するワード線ドライバ３０に対して、ＭＲＡＭデバイス１に対して外部から供給される外部電源電位Ｅｘｔ．Ｖｃｃを直接供給する。
【０１０２】
また、ＭＲＡＭデバイス１は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃを降圧して内部電源電位Ｉｎｔ．Ｖｃｃを生成する電圧降下回路（ＶＤＣ：Voltage Down
Converter）５５を備える。
【０１０３】
電圧降下回路５５が生成する内部電源電位Ｉｎｔ．Ｖｃｃは、データ読出回路５２、列デコーダ２５、コントロール回路５、行デコーダ２０等の、データ読出およびアドレス処理を行なう内部回路に供給される。なお、データ読出時およびデータ書込時における各部の動作は、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１０４】
このような構成とすることにより、データ書込時において、比較的大きなデータ書込電流±Ｉｗを供給するデータ書込電流制御回路５１およびライトワード線ＷＷＬにデータ書込電流Ｉｐを供給するワード線ドライバ３０を外部から印加される外部電源電位Ｅｘｔ．Ｖｃｃによって駆動して、これらのデータ書込電流を速やかに供給することができる。
【０１０５】
一方、データ書込電流を供給する回路以外の内部回路を降圧された内部電源電位Ｉｎｔ．Ｖｃｃによって駆動することにより、これらの内部回路の消費電力の低減および、高集積化のためのデバイス微細化に対応した信頼性の確保を図ることができる。
【０１０６】
［実施の形態３］
実施の形態１においては、行方向の沿って配置されるデータＩ／Ｏ線対ＤＩ／ＯＰの一端において、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とデータ線ＩＯおよび／ＩＯとがそれぞれ接続される構成を示した。しかし、このような構成においては、選択されるメモリセル列に対応して、データ書込電流±Ｉｗの経路長が変化してしまう。
【０１０７】
たとえば、図２に例示された構成においては、コラム選択線ＣＳＬ１側において、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とデータ線ＩＯおよび／ＩＯとがそれぞれ接続されるので、コラム選択線ＣＳＬ１が選択された場合におけるデータ書込電流の経路長は短い一方で、反対側のコラム選択線ＣＳＬｍが選択状態に活性化された場合におけるデータ書込電流の経路長は長くなってしまう。このように、選択されるメモリセル列に応じて、データ書込電流が伝達される配線長が変化するので、データ書込電流の経路の抵抗値が変化して、データ書込電流の電流量が変化してしまう。この結果、メモリセル列によって、ライト動作マージンに差が生じてしまう。
【０１０８】
したがって、選択時にデータ書込電流の経路長が長くなるメモリセル列においては、ライトマージン不足が生じる可能性がある。しかし、このようにライトマージン不足が最も懸念されるメモリセル列（たとえば、図２においてメモリアレイ端に位置する第１列や第ｍ列、あるいはメモリセルの特性ばらつきによってマージン不足になるメモリセルが含まれるメモリセル列）に合せてデータ書込電流を設定すれば、その他のメモリセル列に対するデータ書込時にデータ書込電流を必要以上に大きく設定することになり、無駄な消費電力が生じてしまう。
【０１０９】
図４は、メモリアレイ１０およびその周辺の実施の形態３に従う構成を示すブロック図である。
【０１１０】
図４を参照して、実施の形態３に従う構成においては、データ書込電流制御回路５１は、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側のそれぞれにおいて、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータＩＯおよび／ＩＯとそれぞれ結合される。
【０１１１】
このような構成とすることにより、列選択の対象となるメモリセル列の位置に関わらず、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜イコライズトランジスタ〜ビット線／ＢＬ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）で形成されるデータ書込電流±Ｉｗの経路長を一定にして抵抗値の変動を防ぎ、データ書込電流±Ｉｗの電流値を一定レベルに維持することかできる。
【０１１２】
これにより、実施の形態１で説明した効果に加えて、いずれのメモリセル列に対しても無駄な消費電力の発生を抑制して、ライト動作マージンを適正に設定することができる。
【０１１３】
［実施の形態３の変形例１］
図５は、メモリアレイ１０およびその周辺の実施の形態３の変形例１に従う構成を示すブロック図である。
【０１１４】
図５を参照して、実施の形態３の変形例１に従う構成においては、メモリアレイ１０全体において、複数のデータＩ／Ｏ線対ＤＩ／ＯＰが設けられる。各データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個（Ｍ：自然数）のメモリセル列ごとに配置される。図５においては、Ｍ＝２の場合、すなわち２つのメモリセル列ごとに１対のデータＩ／Ｏ線対ＤＩ／ＯＰが配置される構成が示される。
【０１１５】
図５においては、これらのデータＩ／Ｏ線対ＤＩ／ＯＰのうち、第１列および第２列に対して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰａと、第３列および第４列に対して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰｂとを代表的に示している。
【０１１６】
データ書込電流制御回路５１およびデータ読出回路５２は、各データＩ／Ｏ線対に対応して設けられる。たとえば、データＩ／Ｏ線対ＤＩ／ＯＰａに対応して、データ書込電流制御回路５１ａおよびデータ読出回路５２ａが配置される。すなわち、データ書込電流制御回路５１およびデータ読出回路５２は、メモリアレイ１０全体において（ｍ／Ｍ）個ずつ設けられる。
【０１１７】
これらのデータ書込電流制御回路５１およびデータ読出回路５２のうちから、選択されたメモリセル列に対応する１個ずつが活性化されて、データ書込電流±Ｉｗおよびセンス電流Ｉｓの供給を実行する。その他の部分の構成および動作は、実施の形態１と同様であるので詳細な説明は繰り返さない。
【０１１８】
このように、データＩ／Ｏ線対ＤＩ／ＯＰをＭ個のメモリセル列ごとに細分化して配置することによっても、列選択の対象となるメモリセル列の位置に依存して、データ書込電流が通過する配線長が変化して、電流レベルが変化してしまうことを有効に防止して、実施の形態３と同様の効果を享受できる。
【０１１９】
［実施の形態３の変形例２］
図６は、メモリアレイ１０およびその周辺の実施の形態３の変形例２に従う構成を示すブロック図である。
【０１２０】
図６を参照して、実施の形態３の変形例２においては、図４に示した実施の形態３に従う構成と比較して、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２が、データＩ／Ｏ線対ＤＩ／Ｏの中央部において、データ線ＩＯおよび／ＩＯとそれぞれ電気的に結合される点が異なる。
【０１２１】
このような構成とすることによっても、列選択の対象となるメモリセル列の位置に応じて、データ書込電流経路の抵抗値が変化することを防止して、実施の形態３と同様の効果を享受できる。
【０１２２】
［実施の形態３の変形例３］
図７は、実施の形態３の変形例３に従うメモリアレイ１０の構成を示すブロック図である。
【０１２３】
図７を参照して、実施の形態３の変形例３においては、図５で説明した実施の形態３の変形例１の場合と同様に、Ｍ個のメモリセル列ごとに独立のデータ入出力線ＤＩ／ＯＰが配置される。データＩ／Ｏ線対ＤＩ／ＯＰの配置本数およびこれらに対応するデータ書込電流制御回路５１およびデータ読出回路５２の配置および選択については、図５で説明したとおりであるので説明は繰返さない。
【０１２４】
実施の形態３の変形例３においては、各データＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリセル列の中央部に配置される。図７においては、一例としてＭ＝２の場合について説明しているが、第１列および第２列に対応して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰａは、メモリセル列の第１列および第２列の間に配置される。
【０１２５】
このような構成とすることにより、実施の形態３の変形例１に従う構成と比較して、列選択の対象となるメモリセル列の位置に依存したデータ書込電流の変動をさらに抑制して、いずれのメモリセル列に対してもライト動作マージンをさらに適正に設定することができる。
【０１２６】
［実施の形態４］
実施の形態１から３においては、ＭＴＪメモリセルＭＣに対して、データ書込電流±Ｉｗおよびセンス電流Ｉｓは、共通のビット線ＢＬによって供給される構成を説明した。
【０１２７】
しかし、データ書込電流±Ｉｗとセンス電流Ｉｓとの電流量は大きく異なるため、ビット線ＢＬを、データ読出時にセンス電流を流すためのリードビット線ＲＢＬと、データ書込時においてデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬとに分割して配置することも効果的である。
【０１２８】
このような、ＭＴＪメモリセルの構成のバリエーションについては後ほど詳細に説明するが、実施の形態４においては、データ書込電流±Ｉｗを流すためのライトビット線ＷＢＬが独立に配置された場合において、列選択の対象となるメモリセル列の位置に関わらずデータ書込電流の変動を抑制するための構成について説明する。
【０１２９】
図８は、実施の形態４に従うメモリアレイ１０およびその周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【０１３０】
図８を参照して、メモリセル列のそれぞれに対応して、データ書込電流±Ｉｗを流すための相補のライトビット線対を形成するＷＢＬ，／ＷＢＬが設けられる。なお、ライトビット線ＷＢＬについても、総括的に表現する場合には、符号ＷＢＬを用いて表記し、特定のライトビット線を示す場合には、符号ＷＢＬに符号を付してＷＢＬ１，／ＷＢＬ１のように表記するものとする。
【０１３１】
読出／書込制御回路６０が有するイコライズトランジスタ６２−１〜６２−ｍは、それぞれのメモリセル列において、ライトビット線ＷＢＬおよび／ＷＢＬを電気的に結合する。イコライズトランジスタ６２−１〜６２−ｍは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされる。
【０１３２】
このような構成とすることにより、列選択結果に応じて、たとえばコラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されると、コラム選択ゲートＣＳＧ２およびイコライズトランジスタ６２−２がオンして、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ライトビット線ＷＢＬ〜イコライズトランジスタ６２−２〜ライトビット線／ＷＢＬ２〜データ線/ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路が形成される。
【０１３３】
これにより、ライトビット線対を形成する相補のライトビット線ＷＢＬおよび／ＷＢＬに対して、イコライズトランジスタによって折り返される逆方向のデータ書込電流を流すことにより、実施の形態１と同様のデータ書込を実行することができる。
【０１３４】
図４に示される構成と同様に、データ書込電流制御回路５１の内部ノードＮｗ１およびＮｗ２と、データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯおよび／ＩＯとは、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側のそれぞれにおいて結合される。
【０１３５】
したがって、列選択の対象となるメモリセル列の位置に関わらずデータ書込電流経路の配線長、すなわち抵抗値を一定として、データ書込電流の変動を防止することができる。これにより、実施の形態３と同様に、それぞれのメモリセル列に対して、無駄な電力消費を生じさせることなく適正なライトマージンを確保することができる。
【０１３６】
［実施の形態４の変形例１］
図９は、実施の形態４の変形例１に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【０１３７】
図９を参照して、実施の形態４の変形例１においては、図５の場合と同様に、データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個のメモリセル列ごとに配置される。データ書込電流制御回路５１も、メモリアレイ１０全体で（ｍ／Ｍ）組配置されるデータＩ／Ｏ線対ＤＩ／ＯＰに対応してそれぞれ配置される。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。
【０１３８】
このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例１と同様の効果を享受することができる。
【０１３９】
［実施の形態４の変形例２］
図１０は、実施の形態４の変形例２に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【０１４０】
図１０を参照して、実施の形態４の変形例２においては、図６に示される構成と同様に、各メモリセル列に共通に設けられるデータＩ／Ｏ線対ＤＩ／ＯＰの中央部において、データ線ＩＯおよび／ＩＯをデータ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とそれぞれ結合する。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。
【０１４１】
このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例２と同様の効果を得ることができる。
【０１４２】
［実施の形態４の変形例３］
図１１は、実施の形態４の変形例３に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【０１４３】
図１１を参照して、実施の形態４の変形例３においては、データＩ／Ｏ線対ＤＩ／ＯＰは、図７の場合と同様に、Ｍ個のメモリセル列ごとに配置され、各データＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリセル列の中央部に配置される。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。
【０１４４】
このような構成とすることにより、ビット線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬとに分割配置する場合においても、実施の形態３の変形例２と同様の効果を得ることができる。
【０１４５】
実施の形態４およびその変形例１から３においては、データ読出に関連する構成についての説明は省略したが、実施の形態１から３と同様に、ダミーメモリセルＤＭＣを用いたデータ読出を、リードビット線ＲＢＬに生じる電位変化に基づいて行なうことができる。
【０１４６】
なお、実施の形態１から４においては、ダミーメモリセルＤＭＣを用いてデータ読出を実行し、ＭＴＪメモリセルＭＣは、ビット線ＢＬおよび／ＢＬのそれぞれにおいて１行ごとに配置する構成を示したが、ビット線ＢＬおよび／ＢＬとワード線との交点の各々にＭＴＪメモリセルＭＣを配置する構成とすることもできる。この場合には、ダミーメモリセルＤＭＣを設けることなくデータ読出を実行することができる。
【０１４７】
このように、各メモリセル行においてビット線ＢＬ，／ＢＬとの交点のそれぞれにＭＴＪメモリセルを配置することにより、１ビットの記憶データに対して２個のＭＴＪメモリセルが配置される。このような構成とすることにより、リードワード線ＲＷＬの活性化に応答して、ビット線ＢＬおよび／ＢＬに対して、互いに相補のデータレベルを記憶する２個のＭＴＪメモリセルがそれぞれ結合されることになる。したがって、これらの相補のデータを記憶するＭＴＪメモリセルによって生じる電位変化の差を比較することにより読出データのデータレベルを設定するため、ダミーメモリセルＤＭＣを用いて読出データＤＯＵＴのデータレベルを検知する場合と比較して、読出マージンを十分に確保することができる。
【０１４８】
［実施の形態５］
図１２は、メモリアレイ１０およびその周辺の実施の形態５に従う構成を示すブロック図である。
【０１４９】
図１２を参照して、実施の形態５においては、各メモリセル列に対応して、折返し型ではなく開放型のビット線が配置される。すなわち、ｍ個のメモリセル列に対応してビット線ＢＬ１〜ＢＬｍがそれぞれ設けられる。
【０１５０】
ＭＴＪメモリセルＭＣは、各メモリセル行において、ビット線ＢＬとの交点ごとに配置される。データＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよび／ＩＯは、メモリアレイ１０と列方向に隣接して、メモリアレイ１０を挟んで対向するようにそれぞれ配置される。
【０１５１】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、コラム選択線ＣＳＬ１〜ＣＳＬｍによってオン／オフ制御されて、データＩ／Ｏ線対ＤＩ／ＯＰの一方であるデータ線ＩＯと対応するビット線ＢＬとを結合する。
【０１５２】
読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍとデータＩ／Ｏ線対ＤＩ／ＯＰの他方であるデータ線／ＩＯとの間にそれぞれ結合される電流制御トランジスタ６４−１〜６４−ｍを有する。電流制御トランジスタ６４−１〜６４−ｍも、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍにそれぞれ応じてオン／オフする。
【０１５３】
データ書込電流制御回路５１およびデータ読出回路５２とデータＩ／Ｏ線対ＤＩＯ／Ｐとの間には、電流切換回路５６が設けられる。電流切換回路５６は、データ書込電流制御回路５１からのデータ書込電流±Ｉｗおよびデータ読出回路５２からのセンス電流Ｉｓを選択的にデータＩ／Ｏ線対ＤＩ／ＯＰに供給する。
【０１５４】
図１３は、電流切換回路５６の構成を示すブロック図である。
図１３を参照して、電流切換回路５６は、データ書込電流制御回路５１の出力ノードＮｗ１とデータ読出回路５２の出力ノードＮｒ１のいずれか一方とデータ線ＩＯとを選択的に結合するためのスイッチＳＷ１ａと、データ書込電流制御回路５１の出力ノードＮｗ２および電源電位Ｖｃｃのいずれか一方をデータ線／ＩＯと選択的に結合するスイッチＳＷ１ｂとを有する。
【０１５５】
スイッチＳＷ１ａおよびＳＷ１ｂは、たとえば共通の制御信号ＲＷＳに応じて動作する。すなわち、データ読出時においては、制御信号ＲＷＳに応じて、スイッチＳＷ１ａおよびＳＷ１ｂは、データ読出回路５２の出力ノードＮｒ１および電源電位Ｖｃｃをデータ線ＩＯおよび／ＩＯとそれぞれ結合する。
【０１５６】
実施の形態５においては、データ読出回路５２は、データ線／ＩＯを電源電位Ｖｃｃにプルアップした状態でデータ線ＩＯにセンス電流Ｉｓを流し、データ線ＩＯに生じる電圧降下を基準となる電圧降下量ΔＶｒと比較して読出データＤＯＵＴのデータレベルを検知する。ΔＶｒは、Ｈレベルデータを読出した場合におけるデータ線ＩＯの電圧降下をΔＶｈとし、Ｌレベルデータを読出した場合におけるデータ線ＩＯの電圧降下をΔＶｌとすると、ΔＶｈとΔＶｌとの中間値となるように設定される。
【０１５７】
このような、データ読出制御回路の構成は、たとえば図２に示したデータ読出回路５２の構成において、トランジスタ１６４を省略するとともにノードＮｒ２を電源電位Ｖｃｃと結合し、さらに、内部ノードＮｓ２の電位レベルが（Ｖｃｃ−ΔＶｒ）となるように抵抗１６７の抵抗値を設定することによって実現される。
【０１５８】
一方、データ書込時においては、制御信号ＲＷＳに応じて、スイッチＳＷ１ａおよびＳＷ１ｂは、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２を、データ線ＩＯおよび／ＩＯとそれぞれ結合する。
【０１５９】
再び図１２を参照して、データ書込時においては、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の経路にデータ書込電流を流すことができる。これにより、開放型のビット線を配置する構成においても、実施の形態１と同様に、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２の電位レベルを電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電位（負電位）を発生する必要がないので、データ書込電流制御回路５１の回路構成を簡易にすることができる。読出／書込制御回路６０も同様に、電流制御トランジスタ６４−１〜６４−ｍのみで簡易に形成することができる。
【０１６０】
また、データ書込電流制御回路５１と、データＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよび／ＩＯとは、先頭のメモリセル列（第１列）側および最終のメモリセル列（第ｍ列）側においてそれぞれ結合される。したがって、実施の形態３および４と同様に、列選択の対象となるメモリセル列の位置に関わらず、データ書込電流経路の配線長、すなわち抵抗値を一定に維持することができる。この結果、データ書込電流の変動を防止して、それぞれのメモリセルに対する適正なライトマージンを、無用な電力消費を招くことなく確保することが可能である。
【０１６１】
［実施の形態５の変形例］
図１４は、メモリアレイ１０およびその周辺の実施の形態５の変形例に従う構成を示すブロック図である。
【０１６２】
図１４を参照して、実施の形態５の変形例においては、図１２の構成と比較して、読出／書込制御回路６０に含まれる電流制御トランジスタ６４−１〜６４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応じてオン／オフする点が異なる。ビット線プリチャージ信号ＢＬＰＲの信号レベルは、すでに説明したビット線イコライズ信号ＢＬＥＱと同様に設定される。
【０１６３】
また、電流切換回路５６に代えて電流切換回路５８が、データ書込電流制御回路５１とデータＩ／Ｏ線対ＤＩ／ＯＰとの間に結合される。データ読出回路５２は、制御信号ＲＥに応答して動作してデータＩ／Ｏ線対の一方であるデータ線ＩＯに対してセンス電流Ｉｓを供給する。
【０１６４】
図１５は、電流切換回路５８の構成を示すブロック図である。
図１５を参照して、電流切換回路５８は、データ書込電流制御回路５１の出力ノードＮｗ１および電源電位Ｖｃｃを供給するプリチャージノードＮｐ１とデータ線ＩＯとの間に配置されるスイッチＳＷ２ａと、データ書込電流制御回路５１の出力ノードＮｗ２および電源電位Ｖｃｃを供給するプリチャージノードＮｐ２とデータ線／ＩＯとの間に配置されるスイッチＳＷ２ｂとを有する。
【０１６５】
スイッチＳＷ２ａおよびＳＷ２ｂは、データ書込時において、データ線ＩＯおよび／ＩＯと、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とを電気的にそれぞれ結合する。また、スイッチＳＷ２ａおよびＳＷ２ｂは、データ読出に先立って実行されるプリチャージ動作時において、データ線ＩＯおよび／ＩＯをプリチャージノードＮｐ１およびＮｐ２と電気的にそれぞれ結合する。
【０１６６】
しかし、データ読出時においては、プリチャージされたデータ線ＩＯおよび／ＩＯは、スイッチＳＷ１ｂおよびＳＷ２ｂによって、データ書込電流制御回路５１の出力ノードＮｗ１，Ｎｗ２およびプリチャージノードＮｐ１，Ｎｐ２のいずれとも切り離される。
【０１６７】
スイッチ制御回路５９は、すでに説明した制御信号ＷＥおよびビット線プリチャージ信号ＢＬＰＲの信号レベルに応じて、データ書込時、データ読出時およびプリチャージ動作時のいずれであるを判断して、スイッチＳＷ２ａおよＳＷ２ｂの接続を制御する。
【０１６８】
このような構成とすることにより、データ読出時においては、ビット線プリチャージ信号ＢＬＰＲをＬレベルに非活性化して、電流制御トランジスタ６４−１〜６４−ｍをターンオフするとともに、データ線ＩＯおよび／ＩＯをデータ書込電流制御回路５１およびプリチャージノードＮｐ１，Ｎｐ２のいずれとも切り離す。
【０１６９】
さらに、実施の形態５と同様の構成を有するデータ読出回路５２によって、データ線ＩＯおよび選択されたメモリセル列に対応するコラム選択ゲートを介して、ビット線ＢＬに対してセンス電流Ｉｓが供給される。リードワード線ＲＷＬの活性化に応じてビット線と結合されたＭＴＪメモリセルＭＣによってビット線ＢＬに生じる電圧降下を基準の電圧降下ΔＶｒと比較することによって、データ読出回路５２は、読出データＤＯＵＴのデータレベルを検知することができる。
【０１７０】
一方、データ書込時においては、ビット線プリチャージ信号ＢＬＰＲはＨレベルに活性化されて、電流制御トランジスタ６４−１〜６４−ｍはオンする。したがって、選択されたメモリセル列において、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜電流制御トランジスタ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路が形成されて、書込データＤＩＮのデータレベルに応じたデータ書込電流±Ｉｗをビット線ＢＬに流すことができる。これにより、実施の形態５と同様のデータ書込動作を実行することができる。
【０１７１】
［実施の形態６]
実施の形態６においては、ＭＴＪメモリセルＭＣに対して設けられる配線の配置のバリエーションについて説明する。
【０１７２】
図１６は、本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。
【０１７３】
図１６を参照して、ＭＲＡＭデバイス２は、ＭＲＡＭデバイス１と同様に、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。メモリアレイ１０は、ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセルを有する。メモリアレイ１０の構成は、後ほど詳細に説明するが、メモリセル行にそれぞれ対応して複数のリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応して、複数のライトワード線ＷＷＬおよびリードビット線ＲＢＬとが配置される。
【０１７４】
このように、実施の形態６においては、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すためのビット線ＢＬを、データ読出時においてセンス電流Ｉｓを流すリードビット線ＲＢＬと、データ書込時においてデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬとに分割する。また、リードワード線ＲＷＬおよびライトワード線ＷＷＬとは、互いに異なる方向に沿って配置される。
【０１７５】
ＭＲＡＭデバイス２は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬをデータ読出時において選択的に活性化するリードワード線ドライバ３０ｒと、行デコーダ２０の行選択結果に基づいて、データ書込時において、ライトビット線ＷＢＬにデータ書込電流を流すための書込制御回路５０ｗおよび６０ｗと、列デコーダ２５の列選択結果に応じて、データ書込時においてライトワード線ＷＷＬを選択的に活性化するためのライトワード線ドライバ３０ｗと、活性化されたライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出時において、リードビット線ＲＢＬにセンス電流Ｉｓを供給するための読出制御回路５０ｒとを備える。
【０１７６】
書込制御回路５０ｗは、実施の形態１で説明したデータ書込電流制御回路５１の機能と行選択を実行する選択ゲートとの機能を併せ持ったものに相当する。書込制御回路６０ｗは、書込制御回路５０ｗと協調的に動作して、書込データＤＩＮのデータレベルに応じて、メモリアレイ１０両端部におけるライトビット線ＷＢＬの両端の電位を制御することによって、データ書込電流±Ｉｗの方向を制御する。
【０１７７】
読出制御回路５０ｒは、図２で説明したデータ読出回路５２の機能と、列選択を実行するコラム選択ゲートＣＳＧ１〜ＣＳＧｍの機能とを併せ持ったものに相当する。
【０１７８】
ワード線電流制御回路４０は、選択状態（高電位状態：Ｈレベル）に活性化されたライトワード線ＷＷＬにデータ書込電流を流すために、各ライトワード線ＷＷＬを接地電位Ｖｓｓと結合する。
【０１７９】
図１７は、実施の形態６に従うメモリアレイ１０の構成を示すブロック図である。
【０１８０】
図１７を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態６に従う構成においては、各ＭＴＪメモリセルＭＣに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬが配置される。リードワード線ＲＷＬおよびライトビット線ＷＢＬは、メモリセル行にそれぞれ対応して行方向に沿って配置される。一方、ライトワード線ＷＷＬおよびリードビット線ＲＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置される。
【０１８１】
この結果、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｍ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｎが設けられる。
【０１８２】
なお、以下においては、リードビット線についても、総括的に表現する場合には、符号をＲＢＬを用いて表記することとし、特定のリードビット線を示す場合には、これらの符号に添字を付して、ＲＢＬ１，ＲＢＬｍのように表記するものとする。
【０１８３】
ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｍを接地電位Ｖｓｓと結合する。これにより、ライトワード線ドライバ３０ｗによってライトワード線ＷＷＬを選択状態（Ｈレベル：電源電位Ｖｃｃ）に活性化した場合に、活性化されたライトワード線ＷＷＬにデータ書込電流Ｉｐを流すことができる。
【０１８４】
図１８は、実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０１８５】
図１８を参照して、磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲからなるＭＴＪメモリセルに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが設けられる。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果トランジスタであるＭＯＳトランジスタが代表的に適用される。
【０１８６】
アクセストランジスタＡＴＲのゲートは、リードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベル：電源電位Ｖｃｃ）に活性化されるとターンオンして、磁気トンネル接合部ＭＴＪを含む電流経路を形成する。一方、リードワード線ＲＷＬが非選択状態（Ｌレベル：接地電位Ｖｓｓ）に非活性化される場合には、アクセストランジスタＡＴＲはターンオフされるので、磁気トンネル接合部ＭＴＪを含む電流経路は形成されない。
【０１８７】
ライトワード線ＷＷＬおよびライトビット線ＷＢＬとは、磁気トンネル接合部ＭＴＪと近接するように、互いに直交する方向に配置される。このように、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置することによって、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを分割して配置することができる。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、データ読出時およびデータ書込時においてそれぞれ独立に活性化されるので、これらのドライバは元来独立なものとして設計することができる。したがって、ライトワード線ドライバ３０ｗとリードワード線ドライバ３０ｒとを分割して小型化し、それぞれをメモリアレイ１０に隣接する異なる領域に配置することができるので、レイアウトの自由度を向上させて、レイアウト面積すなわちＭＲＡＭデバイスのチップ面積を減少させることができる。
【０１８８】
磁気トンネル接合部ＭＴＪは、リードビット線ＲＢＬとアクセストランジスタＡＴＲとの間に電気的に結合される。したがって、データ読出時において、電流を流す必要がないライトビット線ＷＢＬの電位レベルを接地電位Ｖｓｓに設定することによって、アクセストランジスタＡＴＲのターンオンに応答して、リードビット線ＲＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖｓｓ）の電流経路が形成される。この電流経路にセンス電流Ｉｓを流すことによって、磁気トンネル接合部ＭＴＪの記憶データのレベルに応じた電位変化をリードビット線ＲＢＬに生じさせて、記憶データを読出ことができる。
【０１８９】
データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和が、一定磁界すなわち図４４に示されるアステロイド特性線を超える領域に達することによって、磁気トンネル接合部ＭＴＪに記憶データが書込まれる。
【０１９０】
図１９は、実施の形態６に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
【０１９１】
まず、データ書込時の動作について説明する。
ライトワード線ドライバ３０ｗは、列デコーダ２５の列選択結果に応じて、選択列に対応するライトワード線ＷＷＬの電位を選択状態（Ｈレベル）に駆動する。非選択列においては、ライトワード線ＷＷＬの電位レベルは非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって各ライトワード線ＷＷＬは接地電位Ｖｓｓと結合されているので、選択列においてライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
【０１９２】
リードワード線ＲＷＬは、データ書込時においては非選択状態（Ｌレベル）のままに維持される。データ書込時においては、読出制御回路５０ｒは、センス電流Ｉｓを供給せず、リードビット線ＲＢＬを高電位状態（Ｖｃｃ）にプリチャージする。また、アクセストランジスタＡＴＲはターンオフ状態を維持するので、データ書込時においては、リードビット線ＲＢＬに電流は流れない。
【０１９３】
書込制御回路５０ｗおよび６０ｗは、メモリアレイ１０の両端におけるライトビット線ＷＢＬの電位を制御することによって、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、書込制御回路６０ｗ側のビット線電位を高電位状態（電源電位Ｖｃｃ）に設定し、反対側の書込制御回路５０ｗ側のビット線電位を低電位状態（接地電位Ｖｓｓ）に設定する。これにより、書込制御回路６０ｗから５０ｗに向かう方向にデータ書込電流＋Ｉｗがライトビット線ＷＢＬを流れる。一方、“０”の記憶データを書込む場合には、書込制御回路５０ｗ側および６０ｗ側のビット線電位を高電位状態および低電位状態にそれぞれ設定し、書込制御回路５０ｗから６０ｗへ向かう方向にデータ書込電流−Ｉｗがライトビット線ＷＢＬを流れる。この際に、データ書込電流±Ｉｗは、行デコーダ２０の行選択結果に応じて、選択行に対応するライトビット線ＷＢＬに選択的に流される。
【０１９４】
このように、データ書込電流Ｉｐおよび±Ｉｗの方向を設定することにより、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択して、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することができる。これにより、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができるので、既に説明したように、ワード線電流制御回路４０の構成を簡略化することができる。
【０１９５】
次にデータ読出動作について説明する。
データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）に維持され、その電位レベルはワード線電流制御回路４０によって接地電位Ｖｓｓに固定される。データ読出時において、書込制御回路５０ｗおよび６０ｗは非活性化されてデータ書込電流の供給を停止するので、ライトビット線ＷＢＬに電流は流れない。
【０１９６】
一方、リードワード線ドライバ３０ｒは、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電位レベルは非選択状態（Ｌレベル）に維持される。読出制御回路５０ｒは、データ読出時において、データ読出を実行するための一定量のセンス電流Ｉｓを選択列のリードビット線ＲＢＬに供給する。リードビット線ＲＢＬは、データ読出前において高電位状態（Ｖｃｃ）にプリチャージされているので、リードワード線ＲＷＬの活性化に応答したアクセストランジスタＡＴＲのターンオンによって、センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成され、記憶データに応じた電位変化（降下）がリードビット線ＲＢＬに生じる。
【０１９７】
図２０においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にリードビット線ＲＢＬの電位変化ΔＶ１は小さく、記憶データが“０”である場合のリードビット線ＲＢＬの電位変化ΔＶ２は、ΔＶ１よりも大きくなる。これらの電位降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【０１９８】
図２０は、実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。
【０１９９】
図２０を参照して、アクセストランジスタＡＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形成される。ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲのソース／ドレイン領域の一方１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を経由して、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０２００】
リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように、第２の金属配線層Ｍ２に設けられる。ライトワード線ＷＷＬは、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間の磁気カップリングを高めることができるように、自由に配置することができる。
【０２０１】
このような構成とすることにより、ＭＴＪメモリセルに対して、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置して、リードワード線ＲＷＬおよびライトワード線ＷＷＬにそれぞれ対応するリードワード線ドライバ３０ｒおよびライトワード線ドライバ３０ｗを独立に配置してレイアウトの自由度を高めることができる。データ読出時におけるワード線駆動電流が過大になることを防いで、不要な磁気ノイズの発生を防止することができる。
【０２０２】
［実施の形態６の変形例１］
図２１は、実施の形態６の変形例１に従うメモリアレイ１０の構成を示すブロック図である。
【０２０３】
図２１を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応して、リードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応して、共通配線ＣＭＬが配置される。共通配線ＣＭＬは、リードビット線ＲＢＬおよびライトワード線ＷＷＬの機能を共有するための配線である。したがって、メモリアレイ１０全体では、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎおよび共通配線ＣＭＬ１〜ＣＭＬｍが配置される。
【０２０４】
ワード線電流制御回路４０は、共通配線ＣＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ結合される電流制御トランジスタ４１−１〜４１−ｍを有する。電流制御トランジスタ４１−１〜４１−ｍの各々は、データ書込時において、共通配線ＣＭＬをライトワード線ＷＷＬとして動作させるために、共通配線ＣＭＬ１〜ＣＭＬｍの各々を接地電位Ｖｓｓと結合する。データ書込時以外においては、電流制御トランジスタ４１−１〜４１−ｍはターンオフされて、共通配線ＣＭＬは接地電位Ｖｓｓと切離される。
【０２０５】
このように、実施の形態６の変形例１においては、電流制御トランジスタ４１−１〜４１−ｍを設けることによって、共通配線ＣＭＬをデータ読出時においてリードビット線ＲＢＬとして使用するとともに、データ書込時においてライトワード線ＷＷＬとして使用することができる。これにより、リードビット線ＲＢＬおよびライトワード線ＷＷＬの機能を共通配線ＣＭＬに共有させることにより、配線数を削減することができる。
【０２０６】
図２２は、実施の形態６の変形例１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２０７】
図２２を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとライトビット線ＷＢＬとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲと共通配線ＣＭＬとの間に結合される。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。図２２の構成においても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置される。
【０２０８】
図２３は、実施の形態６の変形例１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
【０２０９】
図２３を参照して、データ書込時においては、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流される。また、電流制御トランジスタ４１−１〜４１−ｍのオンによって、行列選択結果に応じて選択列に対応する共通配線ＣＭＬにデータ書込電流Ｉｐが流れる。このように、データ書込時における共通配線ＣＭＬの電位および電流は、図１９に示されるライトワード線ＷＷＬと同様に設定される。これにより書込データＤＩＮのデータレベルに応じた磁界を磁気トンネル接合部ＭＴＪに書込むことができる。また、図１９に示されるとおりリードビット線ＲＢＬはデータ書込時において特に必要とはされないので、両者を共通配線ＣＭＬに統合することができる。
【０２１０】
データ書込時以外においては、電流制御トランジスタ４１−１〜４１−ｍはターンオフされる。データ読出前においては、共通配線ＣＭＬは接地電位Ｖｓｓにプリチャージされている。
【０２１１】
データ読出時においては、ライトビット線ＷＢＬの電位レベルを接地電位レベルＶｓｓに設定することにより、リードワード線ＲＷＬを選択状態（Ｈレベル）に活性化することによって、アクセストランジスタＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬの経路にセンス電流Ｉｓを流すことができる。
【０２１２】
センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成されると、記憶データに応じた電位変化（上昇）が共通配線ＣＭＬに生じる。
【０２１３】
図２３においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合に共通配線ＣＭＬの電位変化ΔＶ１は小さく、記憶データが“０”である場合の共通配線ＣＭＬの電位変化ΔＶ２は、ΔＶ１よりも大きくなる。共通配線ＣＭＬに生じる電位変化ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【０２１４】
また、図１９に示されるとおりライトワード線ＷＷＬははデータ読出時において特に必要とはされないので、ライトワード線ＷＷＬおよびリードビット線ＲＢＬを共通配線ＣＭＬに統合することができる。
【０２１５】
図２４は、実施の形態６の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【０２１６】
図２４を参照して、ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に配置され、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。
【０２１７】
ライトビット線ＷＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられる金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。
【０２１８】
共通配線ＣＭＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に設けられる。このように、共通配線ＣＭＬにリードビット線ＲＢＬおよびライトワード線ＷＷＬ機能の両方を併せ持つようにすることにより実施の形態６に従うＭＴＪメモリセルが奏する効果に加えて、配線数および金属配線層の数を削減して製造コストの削減を図ることができる。
【０２１９】
［実施の形態６の変形例２］
図２５は、実施の形態６の変形例２に従うメモリアレイ１０の構成を示すブロック図である。
【０２２０】
図２５を参照して、実施の形態６の変形例２においても、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応して、リードワード線ＲＷＬおよびライトビット線ＷＢＬが設けられる。また、メモリセル列にそれぞれ対応して、リードビット線ＲＢＬおよびライトワード線ＷＷＬが設けられる。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトワード線ＷＷＬ１〜ＷＷＬｍが設けられる。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電位Ｖｓｓと結合する。
【０２２１】
図２６は、実施の形態６の変形例２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２２２】
図２６を参照して、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。図２６の構成においても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置される。
【０２２３】
図２７は、実施の形態６の変形例２に従うＭＴＪメモリセルの配置を示す構造図である。
【０２２４】
図２７を参照して、リードビット線ＲＢＬ金属配線層Ｍ１にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。リードビット線ＲＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。ソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して磁気トンネル接合部ＭＴＪと結合される。
【０２２５】
ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと近接して第２の金属配線層Ｍ２に設けられる。ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３に配置される。
【０２２６】
このような構成とすることにより、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。これにより、リードビット線ＲＢＬは、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルＭＣとのみ電気的に結合される。この結果、リードビット線ＲＢＬの容量を抑制して、データ読出動作を高速化することができる。
【０２２７】
［実施の形態６の変形例３］
図２８は、実施の形態６の変形例３に従うメモリアレイ１０の構成を示すブロック図である。
【０２２８】
図２８を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態６の変形例３においては、図２５〜２７に示した実施の形態６の変形例２と比較して、ライトワード線ＷＷＬおよびリードビット線ＲＢＬの配置を入替えている。その他の構成については、実施の形態６の変形例２の場合と同様であるので説明は繰返さない。
【０２２９】
図２９は、実施の形態６の変形例３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２３０】
図２９を参照して、実施の形態６の変形例３に従うＭＴＪメモリセルは、図２６に示される実施の形態６の変形例２に従うＭＴＪメモリセルと比較して、リードビット線ＲＢＬとライトワード線ＷＷＬとの配置を入替えた構成となっている。その他の配線の配置については、図２６と同様であるので説明は繰返さない。このような構成としても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置することができる。
【０２３１】
図３０は、実施の形態６の変形例３に従うＭＪＴメモリセルの配置を示す構造図である。
【０２３２】
図３０を参照して、実施の形態６の変形例３に従うＭＴＪメモリセルにおいては、図２７に示した実施の形態６の変形例２に従うＭＴＪメモリセルの構造と比較して、ライトワード線ＷＷＬとリードビット線ＲＢＬの配置される位置が入れ替わっている。すなわち、ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に設けられて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。一方、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第３の金属配線層Ｍ３に設けられる。
【０２３３】
このように、実施の形態６の変形例３においては、リードビット線ＲＢＬが磁気トンネル接合部ＭＴＪと直接結合されるので、実施の形態６の変形例２に示したようなデータ読出動作の高速化を図ることはできない。しかしながら、実施の形態６の変形例３に従う構成においても、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。
【０２３４】
［実施の形態６の変形例４］
図３１は、実施の形態６の変形例４に従うメモリアレイ１０の構成を示すブロック図である。
【０２３５】
図３１を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応しておよび共通配線ＣＭＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎおよび共通配線ＣＭＬ１〜ＣＭＬｍが配置される。
【０２３６】
ワード線電流制御回路４０は、共通配線ＣＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｍを有する。電流制御トランジスタ４１−１〜４１−ｍの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｍは接地電位Ｖｓｓと切離される。データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。
【０２３７】
図３２は、実施の形態６の変形例４に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２３８】
図３２を参照して、アクセストランジスタＡＴＲは共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。ライトビット線ＷＢＬは、リードワード線ＲＷＬと同一方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０２３９】
共通配線ＣＭＬは、データ書込時においてはライトワード線ＷＷＬと同様に、ライトワード線ドライバ３０ｗによって選択的に活性化される。一方、データ読出時においては、共通配線ＣＭＬは、読出制御回路５０ｒによってセンス電流Ｉｓを供給される。
【０２４０】
データ書込時においては、電流制御トランジスタ４１−１〜４１−ｍのターンオンによって、選択状態（Ｈレベル）に活性化された共通配線ＣＭＬは、ライトワード線ＷＷＬと同様にデータ書込電流Ｉｐが流れる。一方、データ読出時においては、電流制御トランジスタ４１−１〜４１−ｍがターンオフされて、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖｓｓ）の経路に流されるセンス電流Ｉｓによって、図２３で説明したように、磁気トンネル接合部ＭＴＪの記憶データに対応する電位変化が共通配線ＣＭＬに生じる。
【０２４１】
したがって、共通配線ＣＭＬに、データ書込時におけるライトワード線ＷＷＬの機能およびデータ読出時におけるリードビット線ＲＢＬの機能を併有させて、配線数を削減することができる。
【０２４２】
また、リードワード線ＲＷＬとデータ書込時にライトワード線として機能する共通配線ＣＭＬとを互いに直交する方向に配置するので、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。
【０２４３】
図３３は、実施の形態６の変形例４に従うＭＴＪメモリセルの配置を示す構造図である。
【０２４４】
図３３を参照して、共通配線ＣＭＬは、第１の金属配線層Ｍ１に配置されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。
【０２４５】
ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に形成された金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に配置される。
【０２４６】
これにより、アクセストランジスタＡＴＲを介して共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとを結合する構成とすることによって、共通配線ＣＭＬは、アクセストランジスタＡＴＲのターンオン時においてのみ磁気トンネル接合部ＭＴＪと結合される。この結果、データ読出時においてリードビット線ＲＢＬとして機能する共通配線ＣＭＬの容量を削減して、データ読出動作の高速化をさらに図ることができる。
【０２４７】
［実施の形態６の変形例５］
図３４は、実施の形態６の変形例５に従うメモリアレイ１０の構成を示すブロック図である。
【０２４８】
図３４を参照して、メモリアレイ１０は、同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよび共通配線ＣＭＬが配置され、メモリセル列にそれぞれ対応してライトビット線ＷＢＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、共通配線ＣＭＬ１〜ＣＭＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｍが設けられる。
【０２４９】
ワード線電流制御回路は、共通配線ＣＭＬ１〜ＣＭＬｎと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｎを有する。電流制御トランジスタ４１−１〜４１−ｎの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｎは接地電位Ｖｓｓと切離される。特に、データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。
【０２５０】
図３５は、実施の形態６の変形例５に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２５１】
図３５を参照して、アクセストランジスタＡＴＲはライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。共通配線ＣＭＬは、リードワード線ＲＷＬと同一方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０２５２】
共通配線ＣＭＬの動作は、実施の形態６の変形例４と同様であり、データ書込時におけるライトワード線ＷＷＬの機能およびデータ読出時におけるリードビット線ＲＢＬの機能を併有する。
【０２５３】
したがって、実施の形態６の変形例５に従う構成によれば、共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとは直接電気的に結合されるので、データ読出時における共通配線ＣＭＬの容量を低減することできないが、ライトワード線ＷＷＬとリードビット線ＲＢＬとを共通配線ＣＭＬに集約できるので、製造時における金属配線層の数を削減して、製造コストの削減を図ることができる。
【０２５４】
図３６は、実施の形態６の変形例５に従うＭＴＪメモリセルの配置を示す構造図である。
【０２５５】
図３６を参照して、ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に配置されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に形成される金属配線、バリアメタル１４０およびコンタクトホールに形成される金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。
【０２５６】
共通配線ＣＭＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に配置される。
【０２５７】
［実施の形態６の変形例６］
図３７は、実施の形態６の変形例６に従うメモリアレイ１０の構成を示すブロック図である。
【０２５８】
図３７を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置される複数のＭＴＪメモリセルＭＣを有する。メモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリセル列にそれぞれ対応してライトワード線ＷＷＬおよびリードビット線ＲＢＬが配置される。したがって、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトワード線ＷＷＬ１〜ＷＷＬｍが配置される。
【０２５９】
図３８は、実施の形態６の変形例６に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０２６０】
図３８を参照して、アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードビット線ＲＢＬと磁気トンネル接合部ＭＴＪとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、リードワード線ＲＷＬと同一方向に配置されるライトビット線ＷＢＬと結合される。
【０２６１】
ライトワード線ＷＷＬは、ライトビット線ＷＢＬと直交する方向に、磁気トンネル接合部ＭＴＪと近接して設けられる。したがって、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。
【０２６２】
また、ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間における磁気カップリングの向上を優先して配置することができる。これにより、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐを抑制することができ、ＭＲＡＭデバイスの低消費電力化を図ることができる。
【０２６３】
また、リードビット線ＲＢＬが、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと接合されるので、リードビット線ＲＢＬに結合される磁気トンネル接合部ＭＴＪの数を削減して、リードビット線ＲＢＬの容量を低減して、データ読出を高速化することができる。
【０２６４】
図３９は、実施の形態６の変形例６に従うＭＴＪメモリセルの配置を示す構造図である。
【０２６５】
図３９を参照して、リードビット線ＲＢＬは、第１の金属配線層Ｍ１に、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合するように設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。
【０２６６】
磁気トンネル接合部ＭＴＪは、第２の金属配線層Ｍ２および第３の金属配線層Ｍ３の間に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、第２の金属配線層に設けられる。この際に、ライトワード線ＷＷＬの配置は、磁気トンネル接合部ＭＴＪとの間における磁気カップリングを高めることができるように配置される。
【０２６７】
図４０は、実施の形態６の変形例６に従うＭＴＪメモリセルの配置の他の例を示す構造図である。
【０２６８】
図４０に示される構成においては、同一方向に沿って配置されるリードビット線ＲＢＬおよびライトワード線ＷＷＬは、同一の金属配線層に配置される。したがって、磁気トンネル接合部ＭＴＪは、金属配線層Ｍ１およびＭ２の間に設けられ、ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと近接して、リードビット線ＲＢＬと同一の金属配線層Ｍ１に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第２の金属配線層Ｍ２に配置される。
【０２６９】
したがって、図３９に示したＭＴＪメモリセルの構造と比較して、金属配線層数を減らすことができるので、実施の形態６の変形例６に従うＭＴＪメモリセルの構成によって享受される効果に加えて、製造コストの削減がさらに可能になる。
【０２７０】
以上述べたように、実施の形態６およびその変形例１〜４，６に従うＭＴＪメモリセルの構成によれば、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置できるので、それぞれのワード線を駆動するためのライトワード線ドライバ３０ｗとリードワード線ドライバ３０ｒとを分割配置して、レイアウトの自由度を向上することができる。
【０２７１】
また、実施の形態６の変形例１、４および５に従うＭＴＪメモリセルの構成によれば、リードビット線ＲＢＬとライトワード線ＷＷＬとを共通配線ＣＭＬに集約できるので、配線数を削減して製造コストの低減を図ることができる。
【０２７２】
さらに、実施の形態６の変形例２、４および６に従うＭＴＪメモリセルの構成によれば、リードビット線ＲＢＬをアクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合するので、リードビット線ＲＢＬの容量を抑制してデータ読出を高速化することが可能である。
【０２７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７４】
【発明の効果】
請求項１記載の半導体集積回路は、データ書込時におけるデータ書込電流を短絡されたビット線対に往復電流として流すことができるので、データ書込電流を制御するための構成を簡素化できる。
【０２７５】
請求項２および３記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するので、請求項１記載の半導体集積回路が奏する効果に加えて、データ書込電流を速やかに供給することができる。
【０２７６】
請求項４から８に記載の半導体集積回路は、アドレス選択の対象となるメモリセル列の位置に関わらずデータ書込電流の電流量をほぼ一定に維持することができる。この結果、請求項１記載の半導体集積回路が奏する効果に加えて、電力消費を無用に増加させることなくそれぞれのメモリセル列に対して書込動作マージンを確保できる。
【０２７７】
請求項９および１０に記載の半導体集積回路は、請求項１記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作を実行することができる。
【０２７８】
請求項１１記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するとともに、データ読出に関する回路を外部電源電位を降圧した内部電源電位によって駆動するので、請求項９記載の半導体集積回路が奏する効果に加えて、データ書込電流の速やかな供給と、低消費電力化およびデバイスの微細化に対応した信頼性の確保とを両立することができる。
【０２７９】
請求項１２記載の半導体集積回路は、データ線対を構成する第１および第２のデータ線の電位レベルの制御によって、開放型のビット線に流されるデータ書込電流の方向を設定できる。したがって、データ書込電流を制御するための構成を簡素化できる。
【０２８０】
請求項１３および１４に記載の半導体集積回路は、請求項１２記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作をさらに実行することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイ１０およびその周辺の実施の形態１に従う構成を詳細に説明するための図である。
【図３】 実施の形態２に従う電源電位の供給系統を説明するブロック図である。
【図４】 メモリアレイ１０およびその周辺の実施の形態３に従う構成を示すブロック図である。
【図５】 メモリアレイ１０およびその周辺の実施の形態３の変形例１に従う構成を示すブロック図である。
【図６】 メモリアレイ１０およびその周辺の実施の形態３の変形例２に従う構成を示すブロック図である。
【図７】 メモリアレイ１０およびその周辺の実施の形態３の変形例３に従う構成を示すブロック図である。
【図８】 実施の形態４に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【図９】 実施の形態４の変形例１に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【図１０】 実施の形態４の変形例２に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【図１１】 実施の形態４の変形例３に従うメモリアレイ１０周辺の構成のうち、データ書込に関連する部分を示すブロック図である。
【図１２】 メモリアレイ１０およびその周辺の実施の形態５に従う構成を示すブロック図である。
【図１３】 電流切換回路５６の構成を示すブロック図である。
【図１４】 メモリアレイ１０およびその周辺の実施の形態５の変形例に従う構成を示すブロック図である。
【図１５】 電流切換回路５８の構成を示すブロック図である。
【図１６】 本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。
【図１７】 実施の形態６に従うメモリアレイ１０の構成を示すブロック図である。
【図１８】 実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１９】 実施の形態６に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
【図２０】 実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。
【図２１】 実施の形態６の変形例１に従うメモリアレイ１０の構成を示すブロック図である。
【図２２】 実施の形態６の変形例１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図２３】 実施の形態６の変形例１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
【図２４】 実施の形態６の変形例１に従うＭＴＪメモリセルの配置を説明する構造図である。
【図２５】 実施の形態６の変形例２に従うメモリアレイ１０の構成を示すブロック図である。
【図２６】 実施の形態６の変形例２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図２７】 実施の形態６の変形例２に従うＭＴＪメモリセルの配置を示す構造図である。
【図２８】 実施の形態６の変形例３に従うメモリアレイ１０の構成を示すブロック図である。
【図２９】 実施の形態６の変形例３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図３０】 実施の形態６の変形例３に従うＭＪＴメモリセルの配置を示す構造図である。
【図３１】 実施の形態６の変形例４に従うメモリアレイ１０の構成を示すブロック図である。
【図３２】 実施の形態６の変形例４に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図３３】 実施の形態６の変形例４に従うＭＴＪメモリセルの配置を示す構造図である。
【図３４】 実施の形態６の変形例５に従うメモリアレイ１０の構成を示すブロック図である。
【図３５】 実施の形態６の変形例５に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図３６】 実施の形態６の変形例５に従うＭＴＪメモリセルの配置を示す構造図である。
【図３７】 実施の形態６の変形例６に従うメモリアレイ１０の構成を示すブロック図である。
【図３８】 実施の形態６の変形例６に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図３９】 実施の形態６の変形例６に従うＭＴＪメモリセルの配置を示す構造図である。
【図４０】 実施の形態６の変形例６に従うＭＴＪメモリセルの配置の他の例を示す構造図である。
【図４１】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図４２】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図４３】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４４】 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図４５】 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【図４６】 半導体基板上に配置されたＭＴＪメモリセルの構造図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、３０ｒ リードワード線ドライバ、３０ｗ ライトワード線ドライバ、４０ ワード線電流制御回路、４１−１〜４１−ｍ，４１−ｎ 電流制御トランジスタ、５０，６０ 読出／書込制御回路、５０ｗ、６０ｗ 書込制御回路、５０ｒ 読出制御回路、５１ データ書込電流制御回路、５２ データ読出回路、５５ 電圧降下回路、６２−１〜６２−ｍ イコライズトランジスタ、６４−１〜６４−ｍ 電流制御トランジスタ、ＡＴＲ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＣＳＧ１〜ＣＳＧｍ 列選択ゲート、ＦＬ 固定磁気層、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビット線、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＶＬ 自由磁気層、ＷＢＬ，／ＷＢＬ ライトビット線、ＷＷＬ ライトワード線、ＣＭＬ 共通配線。

Claims (14)

1. 半導体集積回路であって、
   複数行および複数列の行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
   前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、
   前記磁性体メモリセルの行にそれぞれ対応して設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される書込ワード線と、
   前記磁性体メモリセルの列にそれぞれ対応して設けられたビット線対とを備え、
   前記ビット線対は、第１および第２のビット線を含み、
   前記複数の磁性体メモリセルの各々は、各前記書込ワード線が各前記第１および第２のビット線と交差する位置の一方に対応させて前記行ごとに交互配置され、
   前記データ書込時において、アドレス選択結果に応じて選択される前記ビット線対に含まれる前記第１および第２のビット線の一端を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
   前記ビット線対にそれぞれ対応して設けられたビット線電流制御回路とをさらに備え、
   前記ビット線電流制御回路は、前記データ書込時において前記第２のデータ書込電流を流すために対応する前記第１および第２のビット線の他端の間を電気的に結合する、半導体集積回路。
2. 前記データ書込制御回路は、前記半導体集積回路に対して外部から供給された外部電源電位によって駆動される、請求項１記載の半導体集積回路。
3. 前記複数行の前記書込ワード線を前記アドレス選択結果に応じて選択的に活性状態に駆動するためのワード線駆動回路と、
   各前記書込ワード線を前記書込ワード線の非活性状態に対応する電位と結合するためのワード線電流制御回路とをさらに備え、
   前記ワード線駆動回路は、前記外部電源電位によって駆動される、請求項２記載の半導体集積回路。
4. 前記複数列の前記ビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、
   前記列にそれぞれ対応して設けられた列選択ゲート回路とさらに備え、
   前記列選択ゲート回路は、前記アドレス選択結果に応じて、対応する前記第１および第２のビット線を前記第１および第２のデータ線とそれぞれ接続し、
   前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
   前記第１および第２の内部ノードと前記第１および第２のデータ線との接続点は、前記第２のデータ書込電流の経路を形成する配線の抵抗値が、アドレス選択の対象となる前記列の位置に関わらずほぼ一定となるように設けられる、請求項１記載の半導体集積回路。
5. 各前記ビット線対は、前記列に沿った方向に配置され、
   前記データ線対は、前記行に沿った方向に配置され、
   前記第１の内部ノードは、先頭の前記列側の領域において前記第１のデータ線と接続され、
   前記第２の内部ノードは、最終の前記列側の領域において前記第２のデータ線と接続される、請求項４記載の半導体集積回路。
6. 各前記ビット線対は、前記列に沿った方向に配置され、
   前記データ線対は、前記行に沿った方向に配置され、
   前記第１および第２の内部ノードは、中央の前記列周辺の領域において、前記第１および第２のデータ線とそれぞれ接続される、請求項４記載の半導体集積回路。
7. 前記複数列は、Ｍ個（Ｍ：２以上の自然数）の列ずつの列グループに分割され、
   前記半導体集積回路は、
   前記列グループごとに配置された、第１および第２のデータ線によって形成されるデータ線対と、
   前記列にそれぞれ対応して設けられた列選択ゲート回路とをさらに備え、
   各前記列選択ゲート回路は、前記アドレス選択結果に応じて、対応する前記第１および第２のビット線を対応する前記第１および第２のデータ線とそれぞれ接続するように動作し、
   前記データ書込制御回路は、前記列グループごとに前記データ線対に対応して設けられ、
   各前記データ書込制御回路は、前記データ書込時においてアドレス選択結果に応じて動作して、対応する前記第１および第２のデータ線を前記高電位状態および低電位状態の一方ずつに設定する、請求項１記載の半導体集積回路。
8. 前記データ線対は、前記ビット線対と同一方向に沿って、対応する前記列グループに属するＭ個の前記列の中央部に配置される、請求項７記載の半導体集積回路。
9. 前記行にそれぞれ対応して設けられ、データ読出時においてアドレス選択結果に応じて活性化されて対応する磁性体メモリセルを対応するビット線対と結合するための読出ワード線と、
   データ読出時において、アドレス選択結果に応じて選択される前記ビット線対に含まれる前記第１および第２のビット線に対してデータ読出電流を供給するためのデータ読出制御回路とをさらに備え、
   前記データ読出時において、各前記ビット線電流制御回路は、対応する前記第１および第２のビット線の間を開放する、請求項１記載の半導体集積回路。
10. 前記第１のビット線にそれぞれ対応して設けられた第１のダミーメモリセルと、
    前記第２のビット線にそれぞれ対応して設けられた第２のダミーメモリセルと、
    前記複数列の前記第１のダミーメモリセルに共通に設けられ、各前記第１のダミーメモリセルを対応する前記第１のビット線とそれぞれ結合するために、前記データ読出時においてアドレス選択結果に応じて活性化される第１のダミー読出ワード線と、
    前記複数列の前記第２のダミーメモリセルに共通に設けられ、各前記第２のダミーメモリセルを対応する前記第２のビット線とそれぞれ結合するために、前記データ読出時においてアドレス選択結果に応じて活性化される第２のダミー読出ワード線と、
    前記データ読出時において、前記複数行の前記読出ワード線のうちの１つと前記第１および第２のダミー読出ワード線のうちの一方とを、前記アドレス選択結果に応じて選択的に活性化するワード線駆動回路とをさらに備え、
    前記第１および第２のダミーメモリセルの各々は、前記磁性体メモリセルが前記記憶データのレベルに応じて有する第１および第２の抵抗値の中間の抵抗値を有する、請求項９記載の半導体集積回路。
11. 前記半導体集積回路に対して外部から供給された外部電源電位を降圧して内部電源電位を生成する電圧降下回路をさらに備え、
    前記データ書込制御回路は、前記外部電源電位によって駆動され、
    前記データ読出制御回路は、前記内部電源電位によって駆動される、請求項９記載の半導体集積回路。
12. 半導体集積回路であって、
    複数行および複数列の行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
    前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、
    前記磁性体メモリセルの行にそれぞれ対応して設けられ、データ書込時においてアドレス選択結果に応じて前記第１のデータ書込電流を流すための書込ワード線と、
    前記磁性体メモリセルの列にそれぞれ対応して設けられるビット線と、
    前記複数列の前記ビット線に共通に設けられたデータ線対とをさらに備え、
    前記データ線対は、第１および第２のデータ線によって形成され、
    前記データ書込時において、前記第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
    前記列にそれぞれ対応して設けられた列選択ゲート回路と、
    前記列にそれぞれ対応して設けられたビット線電流制御回路とをさらに備え、
    各前記列選択ゲート回路は、前記アドレス選択結果に応じて対応する前記ビット線の一端を前記第１のデータ線と接続し、
    前記ビット線電流制御回路は、前記データ書込時において前記第２のデータ書込電流を流すために、前記対応する前記ビット線の他端と前記第２のデータ線との間を電気的に結合する、半導体集積回路。
13. 前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
    各前記ビット線電流制御回路は、前記アドレス選択結果に応じて、前記対応する前記ビット線と前記第２のデータ線との間を電気的に結合し、
    前記半導体集積回路は、
    データ読出時においてデータ読出電流を第３の内部ノードに供給するためのデータ読出制御回路と、
    前記データ書込時において、前記第１および第２の内部ノードと前記第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、
    前記接続切換回路は、前記データ読出時において、前記第１および第２のデータ線を、前記第３の内部ノードおよび読出基準電位を供給する第４の内部ノードとそれぞれ電気的に結合し、
    前記データ読出制御回路は、前記読出基準電位と前記第３の内部ノードとの間の電位差に基づいて前記データ読出を行なう、請求項１２記載の半導体集積回路。
14. 前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
    各前記ビット線電流制御回路は、データ読出前のプリチャージ時において前記対応する前記ビット線と前記第２のデータ線との間を電気的に結合するとともに、データ読出時において前記対応する前記ビット線と前記第２のデータ線との間を電気的に切り離し、
    前記半導体集積回路は、
    前記データ読出時においてデータ読出電流を前記第１のデータ線に供給するためのデータ読出制御回路と、
    前記データ書込時において、前記第１および第２の内部ノードと前記第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、
    前記接続切換回路は、前記プリチャージ時において、前記第１および第２のデータ線を、読出基準電位を供給する第３および第４の内部ノードとそれぞれ電気的に結合するとともに、前記データ読出時において、前記第１および第２のデータ線を前記第１から第４の内部ノードから切り離し、
    前記データ読出制御回路は、前記読出基準電位と前記第１のデータ線との間の電位差に基づいて前記データ読出を行なう、請求項１２記載の半導体集積回路。

Images