CN114974339A - 存储器阵列 - Google Patents

存储器阵列 Download PDF

Info

Publication number
CN114974339A
CN114974339A CN202110198021.9A CN202110198021A CN114974339A CN 114974339 A CN114974339 A CN 114974339A CN 202110198021 A CN202110198021 A CN 202110198021A CN 114974339 A CN114974339 A CN 114974339A
Authority
CN
China
Prior art keywords
memory array
source line
extending along
dummy
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110198021.9A
Other languages
English (en)
Inventor
许博凯
王慧琳
周坤亿
许清桦
范儒钧
林奕佑
陈宏岳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110198021.9A priority Critical patent/CN114974339A/zh
Priority to US17/202,296 priority patent/US11737285B2/en
Publication of CN114974339A publication Critical patent/CN114974339A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/06—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element
    • G11C11/06007—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element using a single aperture or single magnetic closed circuit
    • G11C11/06078—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element using a single aperture or single magnetic closed circuit using two or more such elements per bit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种存储器阵列，包含至少一带区域，包含多个源极线带和多个字线带；至少两个子阵列，包含多个交错的主动磁存储元件，其中，所述至少两个子阵列被所述带区域分开；以及多个交错的虚设磁存储元件，设置在所述带区域内。

Description

存储器阵列
技术领域
本发明涉及一种制作半导体元件，尤其是涉及一种高密度磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)阵列。
背景技术
已知，磁阻(magnetoresistance，MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁阻(GMR)物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system，GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance，AMR)感测元件、GMR感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包含：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明的主要目的在于提供一种高密度磁阻式随机存取存储器(MRAM)阵列，以解决上述现有技术的不足和缺点。
本发明一方面提供一种存储器阵列，包含至少一带区域，包含多个源极线带和多个字线带；至少两个子阵列，包含多个交错的主动磁存储元件，其中，所述至少两个子阵列被所述带区域分开；以及多个交错的虚设磁存储元件，设置在所述带区域内。
根据本发明实施例，所述多个交错的主动磁存储元件和所述多个交错的虚设磁存储元件被均匀地分布在所述至少两个子阵列和所述带区域上。
根据本发明实施例，所述多个交错的虚设磁存储元件包含虚设磁隧穿结(MTJ)元件。
根据本发明实施例，所述虚设MTJ元件的底电极不电连接到所述多个源极线带或所述多个字线带。
根据本发明实施例，所述多个源极线带包含沿着一第一方向延伸的多个第一源极线带和沿着所述第一方向延伸的多个第二源极线带。
根据本发明实施例，沿着所述第一方向延伸的所述多个第一源极线带和沿着所述第一方向延伸的所述多个第二源极线带包夹沿着所述第一方向延伸的所述多个字线带。
根据本发明实施例，各所述多个第一源极线带被连接到沿着一第二方向延伸的一共用源极线。
根据本发明实施例，所述第一方向与所述第二方向正交。
根据本发明实施例，所述存储器阵列进一步包含沿着所述第一方向延伸且在所述多个第一源极线带正下方的一第一虚设扩散区。
根据本发明实施例，所述存储器阵列进一步包含沿着所述第一方向延伸且在所述多个第二源极线带正下方的一第二虚设扩散区。
根据本发明实施例，在所述第一虚设扩散区和所述第二虚设扩散区之间未设置扩散区。
根据本发明实施例，各所述多个交错的主动磁存储元件通过一钨通孔电连接到一存储节点接垫。
根据本发明实施例，在所述带区域内没有布置钨通孔。
根据本发明实施例，所述存储器阵列另包含沿着所述第二方向延伸的多条栅极线。
根据本发明实施例，所述多个交错的主动磁存储元件包含布置在一第一列中的多个第一主动磁存储元件和布置在一第二列中的多个第二主动磁存储元件，其中，布置在所述第一列中的所述多个第一主动磁存储元件和布置在所述第二列中的所述多个第二主动磁存储元件分别与沿着所述第二方向延伸的所述多条栅极线对准。
附图说明
图1为本发明实施例所绘示的存储器阵列示意图，其中主要显示出主动区域、多晶硅栅极线、位于M1金属层的共用源极线、源极线带和字线带；
图2为本发明实施例所绘示的存储器阵列示意图，其中主要显示出导电通孔、存储节点接垫和钨通孔的位置；
图3为本发明实施例所绘示的存储器阵列示意图，其中主要显示出磁存储元件的位置；
图4为本发明实施例所绘示的存储器阵列示意图，其中主要显示出带区域中的V2导电通孔的位置；
图5为本发明实施例所绘示的存储器阵列示意图，其中主要显示出带区域中的位于M3金属层的接垫的位置；
图6为沿着图5中切线I-I’所示的剖面示意图；
图7为本发明实施例所绘示的存储器阵列示意图，其中主要显示出V3导电通孔的布局；
图8为本发明实施例所绘示的存储器阵列示意图，其中主要显示出M4金属层的布局；
图9为本发明实施例所绘示的存储器阵列示意图，其中主要显示出V4导电通孔的布局；
图10为本发明实施例所绘示的存储器阵列示意图，其中主要显示出M5金属层的布局；
图11为本发明实施例所绘示的存储器阵列的子阵列中的部分结构立体示意图；
图12为本发明实施例所绘示的存储器阵列的子阵列和带区域中的部分结构立体示意图。
主要元件符号说明
1 存储器阵列
100 半导体基底
140 钨通孔
210～260 介电层
AA 主动区域
AAd1 第一虚设扩散区
AAd2 第二虚设扩散区
BE 下电极
BL 位线
CD 漏极接触差塞
CP 接触插塞
CS 源极接触差塞
CSL 共用源极线
D1 第一方向
D2 第二方向
DD 漏极区域
GL 多晶硅栅极线
M1～M5 金属层
MA 主动(有源)磁存储元件
MA1 第一主动磁存储元件
MA2 第二主动磁存储元件
MD 虚设磁存储元件
MAS 子阵列
P1 接垫
P2 存储节点接垫
PS1、PS2、PW 接垫
PVS1、PVS2、PVW 接垫
PDS41、PDS42、PDW4 接垫
SD 源极区域
SL 源极线
SLS 源极线带
SLS1 第一源极线带
SLS2 第二源极线带
SR 带区域
STI 浅沟绝缘区域
T 晶体管
TE 上电极
V1～V4 导电通孔
VA1、VA3 导电通孔
VS1、VS2、VW 导电通孔
VPS1、VPS2、VPW 导电通孔
VDS31、VDS32、VDW3 导电通孔
VDS41、VDS42、VDW4 导电通孔
WL 字线
WLS 字线带
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文得细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
本发明披露一种高密度存储器布局，特别是一种高密度磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)阵列，其具体技术特征在于：在两个子阵列(sub-array)之间的一带区域(strap region)内设置多个交错的虚设(dummy)磁存储元件，使得存储器阵列的主动(active)磁存储元件和虚设磁存储元件以交错(staggered)排列方式均匀的分布在两个子阵列和带区域上，实现高密度存储器布局。
在以下详细说明中，以Mn表示金属内连线结构中的不同金属层，其中n为正整数，例如，M1代表金属内连线结构中的第一层金属层，M2代表金属内连线结构中的第二层金属层，以此类推，并以Vn表示金属内连线结构中的不同导电通孔，例如，V1代表连接M1至M2的导电通孔，V2代表连接M2至M3的导电通孔，以此类推。
请参阅图1，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出主动区域、多晶硅栅极线、位于M1金属层的共用源极线(common source line)、源极线带(source line strap)和字线带(word line strap)。如图1所示，存储器阵列1包含至少两个子阵列MAS和至少一带区域SR。根据本发明实施例，带区域SR是一个沿着一第一方向D1伸的带状区域，而两个子阵列MAS被带区域SR分开。根据本发明实施例，存储器阵列1另包含多条沿着一第二方向D2延伸的多晶硅栅极线GL和形成在一半导体基底100中的多条沿着第一方向D1延伸的主动区域AA。根据本发明实施例，第一方向D1与第二方向D2正交。根据本发明实施例，主动区域AA彼此被浅沟绝缘区域STI彼此隔离。
根据本发明实施例，多晶硅栅极线GL通过两个子阵列MAS和带区域SR，在子阵列MAS中和主动区域AA交错处构成晶体管T。根据本发明实施例，晶体管T包含一源极区域SD和一漏极区域DD，例如，N+掺杂区，但不限于此。根据本发明实施例，在带区域SR内另设置有分别紧邻于两个子阵列MAS的两条沿着第一方向D1延伸的第一虚设扩散区AAd1和第二虚设扩散区AAd2。根据本发明实施例，第一虚设扩散区AAd1和第二虚设扩散区AAd2可以帮忙提高位于子阵列MAS的边缘的存储器单元的良率。
根据本发明实施例，在带区域SR内另设置有位于M1金属层的多个源极线带SLS和多个字线带WLS，其中多个源极线带SLS包含沿着第一方向D1延伸的多个第一源极线带SLS1和沿着第一方向D1延伸的多个第二源极线带SLS2。根据本发明实施例，多个第一源极线带SLS1大致上对准第一虚设扩散区AAd1，多个第二源极线带SLS2大致上对准第二虚设扩散区AAd2。根据本发明实施例，在第一虚设扩散区AAd1和第二虚设扩散区AAd2之间未设置扩散区。
根据本发明实施例，在带区域SR内另设置有同样位于M1的多个字线带WLS。根据本发明实施例，沿着第一方向D1延伸的多个第一源极线带SLS1和沿着第一方向D1延伸的多个第二源极线带SLS2包夹沿着第一方向D1延伸的多个字线带WLS。根据本发明实施例，字线带WLS、第一源极线带SLS1和第二源极线带SLS2以交错方式排列。根据本发明实施例，各字线带WLS通过两个接触插塞CP分别电连接至相邻的两条多晶硅栅极线GL。
根据本发明实施例，第一源极线带SLS1分别连接到沿着第二方向D2延伸的共用源极线CSL。根据本发明实施例，共用源极线CSL通过源极接触差塞CS和晶体管T的源极区域SD电连接。根据本发明实施例，存储器阵列1另包含多个接垫P1，位于晶体管T的漏极区域DD上，并通过漏极接触差塞CD电连接至晶体管T的漏极区域DD。
请参阅图2，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出导电通孔、存储节点接垫和钨通孔的位置。如图2所示，存储器阵列1另包含多个V1导电通孔，包括设置在子阵列MAS中的各接垫P1上的导电通孔VA1、设置在带区域SR中的各第一源极线带SLS1上的导电通孔VS1、在各第二源极线带SLS2上的导电通孔VS2和在各字线带WLS上的导电通孔VW。根据本发明实施例，导电通孔VS1和导电通孔VW在第一方向D1上的宽度大于导电通孔VA1在第一方向D1上的宽度。
根据本发明实施例，存储器阵列1另包含在子阵列MAS中的多个分别电连接至导电通孔VA1且位于M2金属层的存储节点接垫P2、在带区域SR中电连接至导电通孔VS1的接垫PS1、在带区域SR中电连接至导电通孔VS2的接垫PS2，以及在带区域SR中电连接至导电通孔VW的接垫PW。根据本发明实施例，存储节点接垫P2可以具有长方形轮廓，其长边平行于第一方向D1，且与下方的多晶硅栅极线GL部分重叠。根据本发明实施例，存储器阵列1另包含在子阵列MAS中的多个钨通孔140，分别电连接至对应的存储节点接垫P2。根据本发明实施例，多个钨通孔140是交错排列的且大致上分别对准下方的多晶硅栅极线GL。根据本发明实施例，在带区域SR内的接垫PS1、接垫PS2和接垫PW上未布置钨通孔。
请参阅图3，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出磁存储元件的位置。如图3所示，存储器阵列1的子阵列MAS中包含多个交错的主动磁存储元件MA，带区域SR中包含多个交错的虚设磁存储元件MD。根据本发明实施例，在子阵列MAS中，主动磁存储元件MA设置在对应的钨通孔140上，也就是，主动磁存储元件MA大致上对准下方的钨通孔140，因此，也大致上分别对准下方的多晶硅栅极线GL。主动磁存储元件MA通过钨通孔140电连接到下方的存储节点接垫P2。
根据本发明实施例，主动磁存储元件MA包含布置在一第一列中的多个第一主动磁存储元件MA1和布置在一第二列中的多个第二主动磁存储元件MA2，其中，布置在第一列中的第一主动磁存储元件MA1和布置在第二列中的第二主动磁存储元件MA2分别与沿着第二方向D2延伸的相对应栅极线GL对准。
根据本发明实施例，主动磁存储元件MA和虚设磁存储元件MD包含磁隧穿结(MTJ)元件。根据本发明实施例，MTJ元件可以包含多层结构，例如，一底电极、一上电极，以及位于底电极和上电极之间的一磁隧穿结结构，包括，但不限于，一参考层、一通道层、一自由层和一上盖层。根据本发明实施例，虚设磁存储元件MD的MTJ元件(虚设MTJ元件)的底电极未电连接到源极线带或字线带。
根据本发明实施例，虚设磁存储元件MD以交错方式分别设置在带区域SR内的接垫PS1、接垫PS2和接垫PW上。由于在带区域SR内的接垫PS1、接垫PS2和接垫PW上未布置钨通孔，因此，虚设磁存储元件MD的下电极不会直接电连接至带区域SR内的接垫PS1、接垫PS2和接垫PW。根据本发明实施例，虚设磁存储元件MD与接垫PS1之间、虚设磁存储元件MD与接垫PS2之间、虚设磁存储元件MD与接垫PW之间只有介电层。
根据本发明实施例，交错排列的主动磁存储元件MA和交错排列的虚设磁存储元件MD被均匀地分布在两个子阵列MAS和带区域SR上。这样的均匀且重复的磁存储元件排列方式，可以具体实现高密度的存储器布局。
请参阅图4，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出带区域SR中的V2导电通孔的位置。如图4所示，存储器阵列1在带区域SR中另设置有交错的导电通孔VPS1、导电通孔VPW和导电通孔VPS2，其中，导电通孔VPS1、导电通孔VPW和导电通孔VPS2分别与下方的接垫PS1、接垫PW和接垫PS2电连接。
请参阅图5，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出带区域SR中的位于M3金属层的接垫的位置。如图5所示，存储器阵列1在带区域SR中另设置有位于M3金属层的接垫PVS1、接垫PVW和接垫PVS2，其中，接垫PVS1、接垫PVW和接垫PVS2的尺寸和位置大致上与下方的第一源极线带SLS1、字线带WLS和第二源极线带SLS2相同。
根据本发明实施例，接垫PVS1覆盖导电通孔VPS1和相邻的虚设磁存储元件MD，并将虚设磁存储元件MD的上电极电连接至导电通孔VPS1。根据本发明实施例，接垫PVS2覆盖导电通孔VPS2和相邻的虚设磁存储元件MD，并将虚设磁存储元件MD的上电极电连接至导电通孔VPS2。根据本发明实施例，接垫PVW覆盖导电通孔VPW和相邻的虚设磁存储元件MD，并将虚设磁存储元件MD的上电极电连接至导电通孔VPW。
请参阅图6，其为沿着图5中切线I-I’所示的剖面示意图，其中，相同的区域、层或元件仍以相同的符号来表示。如图6所示，在半导体基底100上可以有多层介电层，例如，介电层210～260，如前所述，在虚设磁存储元件MD的下电极BE和下方的接垫PS2之间只有介电层230，故虚设磁存储元件MD的下电极BE未直接连接到下方的接垫PS2。根据本发明实施例，导电通孔VPS2可以贯穿介电层230～250，而电连接至下方的接垫PS2。接垫PVS2覆盖导电通孔VPS2和虚设磁存储元件MD，并将虚设磁存储元件MD的上电极TE电连接至导电通孔VPS2。
请参阅图7，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出V3导电通孔的布局。如图7所示，存储器阵列1在子阵列MAS中另包含多个交错排列的导电通孔VA3，其大致上对准相对应的主动磁存储元件MA，也就是，在子阵列MAS中，各导电通孔VA3直接电连接至各主动磁存储元件MA的上电极。根据本发明实施例，在带区域SR中，设置有多个交错排列的导电通孔VDS31、导电通孔VDW3和导电通孔VDS32，分别电连接至接垫PVS1、接垫PVW和接垫PVS2。根据本发明实施例，导电通孔VDS31、导电通孔VDW3和导电通孔VDS32具有长方形的轮廓，其长边平行于第一方向D1，且各导电通孔VDS31、导电通孔VDW3和导电通孔VDS32的面积大于各导电通孔VA3。
请参阅图8，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出M4金属层的布局。如图8所示，存储器阵列1在子阵列MAS中另包含多条位于M4金属层的位线BL，在第一方向D1上电连接至同一行上相对应的导电通孔VA3。根据本发明实施例，在带区域SR中，相对应于导电通孔VDS31、导电通孔VDW3和导电通孔VDS32设置有多个交错排列的接垫PDS41、接垫PDW4和接垫PDS42。
请参阅图9，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出V4导电通孔的布局。如图9所示，存储器阵列1在带区域SR中，相对应于接垫PDS41、接垫PDW4和接垫PDS42设置有多个交错排列的导电通孔VDS41、导电通孔VDW4和导电通孔VDS42。
请参阅图10，其为依据本发明实施例所绘示的存储器阵列示意图，其中主要显示出M5金属层的布局。如图10所示，存储器阵列1另包含多条位于M5金属层的字线WL和源极线SL。字线WL和源极线SL彼此互相平行且沿着第二方向D2延伸。其中，字线WL电连接至相对应的导电通孔VDW4，源极线SL电连接至相对应的导电通孔VDS41和导电通孔VDS42。
请参阅图11，其为依据本发明实施例所绘示的存储器阵列的子阵列中的部分结构立体示意图，其中，相同的区域、层或元件仍以相同的符号来表示。为方便说明，图中已将介电层省略。如图11所示，晶体管T的漏极区域DD经由漏极接触差塞CD电连接至相对应的接垫P1，再经由导电通孔VA1电连接至相对应的存储节点接垫P2，其中，存储节点接垫P2在第一方向D1上朝向共用源极线上方延伸。在存储节点接垫P2上设有钨通孔140，其中，钨通孔140约略对准下方的栅极线GL。主动磁存储元件MA直接设置在钨通孔140的正上方，而导电通孔VA3直接设置在主动磁存储元件MA的正上方。导电通孔VA3电连接至沿着第一方向D1延伸的位线BL。在位线BL上方则有沿着第二方向D2延伸的字线WL和源极线SL。
请参阅图12，其为依据本发明实施例所绘示的存储器阵列的子阵列MAS和带区域SR中的部分结构立体示意图，其中，相同的区域、层或元件仍以相同的符号来表示。如图12所示，主动磁存储元件MA和虚设磁存储元件MD以交错排列方式均匀的分布在子阵列MAS和带区域SR中，实现了高密度存储器布局。在子阵列MAS内的存储节点接垫P2和在带区域SR内的接垫PS1、接垫PS2和接垫PW在第二方向D1上不是在一条直线上对齐的，而是错置排列的。在带区域SR内的接垫PS1、接垫PS2和接垫PW上未布置钨通孔。虚设磁存储元件MD的下电极不会直接电连接至带区域SR内的接垫PW。导电通孔VPS2电连接至下方的接垫PS2。接垫PVS2覆盖导电通孔VPS2和虚设磁存储元件MD，并将虚设磁存储元件MD的上电极电连接至导电通孔VPS2。从图1中可清楚的看到，位于M1金属层的共同源极线CSL经由第二源极线带SLS2和由构成在V1、M2、V2、M3、V3、M4和V4中的连接路径，电连接至位于M5的源极线SL。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种存储器阵列，其特征在于，包含：
至少一带区域，包含多个源极线带和多个字线带；
至少两个子阵列，包含多个交错的主动磁存储元件，其中，所述至少两个子阵列被所述带区域分开；以及
多个交错的虚设磁存储元件，设置在所述带区域内。
2.根据权利要求1所述的存储器阵列，其中，所述多个交错的主动磁存储元件和所述多个交错的虚设磁存储元件被均匀地分布在所述至少两个子阵列和所述带区域上。
3.根据权利要求1所述的存储器阵列，其中，所述多个交错的虚设磁存储元件包含虚设磁隧穿结(MTJ)元件。
4.根据权利要求3所述的存储器阵列，其中，所述虚设磁隧穿结元件的底电极不电连接到所述多个源极线带或所述多个字线带。
5.根据权利要求1所述的存储器阵列，其中，所述多个源极线带包含沿着第一方向延伸的多个第一源极线带和沿着所述第一方向延伸的多个第二源极线带。
6.根据权利要求5所述的存储器阵列，其中，沿着所述第一方向延伸的所述多个第一源极线带和沿着所述第一方向延伸的所述多个第二源极线带包夹沿着所述第一方向延伸的所述多个字线带。
7.根据权利要求5所述的存储器阵列，其中，各所述多个第一源极线带被连接到沿着第二方向延伸的共用源极线。
8.根据权利要求7所述的存储器阵列，其中，所述第一方向与所述第二方向正交。
9.根据权利要求5所述的存储器阵列，其中，所述存储器阵列进一步包含沿着所述第一方向延伸且在所述多个第一源极线带正下方的第一虚设扩散区。
10.根据权利要求9所述的存储器阵列，其中，所述存储器阵列进一步包含沿着所述第一方向延伸且在所述多个第二源极线带正下方的第二虚设扩散区。
11.根据权利要求10所述的存储器阵列，其中，在所述第一虚设扩散区和所述第二虚设扩散区之间未设置扩散区。
12.根据权利要求1所述的存储器阵列，其中，各所述多个交错的主动磁存储元件通过钨通孔电连接到存储节点接垫。
13.根据权利要求1所述的存储器阵列，其中，在所述带区域内没有布置钨通孔。
14.根据权利要求7所述的存储器阵列，其中，所述存储器阵列另包含沿着所述第二方向延伸的多条栅极线。
15.根据权利要求14所述的存储器阵列，其中，所述多个交错的主动磁存储元件包含布置在第一列中的多个第一主动磁存储元件和布置在第二列中的多个第二主动磁存储元件，其中，布置在所述第一列中的所述多个第一主动磁存储元件和布置在所述第二列中的所述多个第二主动磁存储元件分别与沿着所述第二方向延伸的所述多条栅极线对准。
CN202110198021.9A 2021-02-22 2021-02-22 存储器阵列 Pending CN114974339A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110198021.9A CN114974339A (zh) 2021-02-22 2021-02-22 存储器阵列
US17/202,296 US11737285B2 (en) 2021-02-22 2021-03-15 Memory array having strap region with staggered dummy magnetic storage elements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110198021.9A CN114974339A (zh) 2021-02-22 2021-02-22 存储器阵列

Publications (1)

Publication Number Publication Date
CN114974339A true CN114974339A (zh) 2022-08-30

Family

ID=82900912

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110198021.9A Pending CN114974339A (zh) 2021-02-22 2021-02-22 存储器阵列

Country Status (2)

Country Link
US (1) US11737285B2 (zh)
CN (1) CN114974339A (zh)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
US5986925A (en) * 1998-04-07 1999-11-16 Motorola, Inc. Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
US6466475B1 (en) * 2001-10-31 2002-10-15 Hewlett-Packard Company Uniform magnetic environment for cells in an MRAM array
TWI320571B (en) * 2002-09-12 2010-02-11 Qs Semiconductor Australia Pty Ltd Dynamic nonvolatile random access memory ne transistor cell and random access memory array
US7804706B2 (en) * 2008-11-17 2010-09-28 Magic Technologies, Inc. Bottom electrode mask design for ultra-thin interlayer dielectric approach in MRAM device fabrication
JP4945592B2 (ja) * 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置
JP2012059326A (ja) * 2010-09-10 2012-03-22 Toshiba Corp 半導体記憶装置
US8587982B2 (en) * 2011-02-25 2013-11-19 Qualcomm Incorporated Non-volatile memory array configurable for high performance and high density
JP5518777B2 (ja) * 2011-03-25 2014-06-11 株式会社東芝 半導体記憶装置
JP5677186B2 (ja) * 2011-05-06 2015-02-25 株式会社東芝 半導体記憶装置
JP2012256693A (ja) * 2011-06-08 2012-12-27 Toshiba Corp 半導体記憶装置
US9105572B2 (en) * 2013-09-09 2015-08-11 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
US9698200B2 (en) * 2015-10-08 2017-07-04 Globalfoundries Singapore Pte. Ltd. Magnetism-controllable dummy structures in memory device
TWI609379B (zh) * 2016-04-26 2017-12-21 來揚科技股份有限公司 應用於mram的尖峰電流旁路保護控制裝置
US10374005B2 (en) * 2017-12-29 2019-08-06 Globalfoundries Singapore Pte. Ltd. Density-controllable dummy fill strategy for near-MRAM periphery and far-outside-MRAM logic regions for embedded MRAM technology and method for producing the same
KR20200138994A (ko) * 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치
US11283005B2 (en) * 2019-09-30 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer scheme and method for MRAM

Also Published As

Publication number Publication date
US11737285B2 (en) 2023-08-22
US20220271088A1 (en) 2022-08-25

Similar Documents

Publication Publication Date Title
US8391041B2 (en) Magnetic memory device
US9224786B2 (en) Semiconductor storage device
JP4570328B2 (ja) 直列ｍｒａｍ素子
US6356477B1 (en) Cross point memory array including shared devices for blocking sneak path currents
US8148763B2 (en) Three-dimensional semiconductor devices
US6992923B2 (en) Single transistor type magnetic random access memory device and method of operating and manufacturing the same
US7180160B2 (en) MRAM storage device
US7349235B2 (en) Non-volatile memory device
US6097625A (en) Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes
US20030128580A1 (en) High-density magnetic random access memory device and method of operating the same
US6542398B2 (en) Magnetic random access memory
US6838721B2 (en) Integrated circuit with a transitor over an interconnect layer
US9196340B2 (en) Magnetic random access memory having increased on/off ratio and methods of manufacturing and operating the same
CN112447219A (zh) 存储器布局结构
US7613035B2 (en) Magnetic memory device and method of writing into the same
CN114974339A (zh) 存储器阵列
KR100979350B1 (ko) 마그네틱 램 및 그 제조 방법
US20230232638A1 (en) Memory array
CN113497083B (zh) 具有共用源极线和位线的磁性存储器装置
US6590237B2 (en) Layout structure for dynamic random access memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination