JP5100807B2 - 薄膜磁性体記憶装置 - Google Patents

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Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
図８３は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
図８３を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
図８４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図８４を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に「固定磁気層」とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に「自由磁気層」とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
図８５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図８５を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
図８６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
図８６を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。
図８７は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図８７を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図８７においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとを配置する必要がある。
このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。
図８８は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図８８を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。
ロイ・ショイアーライン（Roy Scheuerlein）他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９ ダーラム（M.Durlam）他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１
しかしながら、図８４で説明したように、ＭＴＪメモリセルに対するデータ読出は、抵抗体として作用する磁気トンネル接合部ＭＴＪにセンス電流（図８４におけるＩｓ）を流すことで生じる電圧変化に基いて実行される。したがって、センス電流経路のＲＣ定数が大きい場合にはこの電圧変化を速やかに生じさせることができず、データ読出動作の高速化が困難になってしまう。
また、図８６に示したように、データ書込は、しきい値として与えられるアステロイド特性線に対する磁界の大小に応じて実行されるので、メモリセルの製造時におけるアストテロイド特性線のばらつきがメモリセルへの書込マージンのばらつきに直結してしまうという問題点も生じる。
図８９は、製造ばらつきがデータ書込マージンに与える影響を説明するための概念図である。
図８９を参照して、アストテロイド特性線の設計値は、図中において符号ＡＳｄで示される。ここで、ＭＲＡＭデバイスの製造時ばらつきによって、メモリセルのアストテロイド特性線が、符号ＡＳａあるいはＡＳｂに示されるように、設計値からずれた場合を考える。
たとえば、アステロトド特性線ＡＳｂを有するＭＴＪメモリセルにおいては、設計値に従うデータ書込電流を流して、データ書込磁界を印可しても、データ書込を行なうことができない。
一方、アストテロイド特性線ＡＳａを有するＭＴＪメモリセルにおいては、設計値よりも小さいデータ書込磁界が印加された場合においても、データ書込が実行されてしまう。この結果、このような特性を有するＭＴＪメモリセルは、磁気ノイズに対して非常に弱くなってしまう。
このようなアストテロイド特性線の製造ばらつきは、高集積化に伴うメモリセルの小型化に応じてさらに増大する可能性がある。したがって、アストテロイド特性線の製造ばらつきを低減する製造技術の開発のみならず、アストテロイド特性線の変動に対応して適切なデータ書込マージンを確保するための調整を行なう技術が、製造歩留を確保する上で必要となってくる。
さらに、図８５および図８６で説明したように、データ書込時においては、ビット線ＢＬおよびライトワード線ＷＷＬに比較的大きなデータ書込電流を流す必要がある。データ書込電流が大きくなると、ビット線ＢＬおよびライトワード線ＷＷＬにおける電流密度が上昇し、一般にエレクトロマイグレーションと呼ばれる現象の発生が発生する可能性が生じる。
この結果、これらの配線においてエレクトロマイグレーション等による断線や配線間短絡が発生すると、ＭＲＡＭデバイスの動作信頼性が損なわれるおそれがある。さらに、データ書込電流が大きくなった場合には、これによって生じる磁気ノイズの影響も無視できなくなるおそれがある。したがって、より小さいデータ書込電流によって、データ書込を実行できる構成とすることが望ましい。
また、図８７および図８８で説明したように、ＭＴＪメモリセルに対してデータ書込およびデータ読出を実行するために必要とされる配線数が多いことから、ＭＴＪメモリセルを集積配置したメモリアレイを小面積化して、ＭＲＡＭデバイスのチップ面積を削減することが困難である。
図８３に示したＭＴＪメモリセルと比較してさらに高集積化が可能なＭＴＪメモリセルの構造として、アクセストランジスタに代えてＰＮ接合ダイオードをアクセス素子として用いた構成が知られている。
図９０は、ダイオードを用いたＭＴＪメモリセルの構成を示す概略図である。
図９０を参照して、ダイオードを用いたＭＴＪメモリセルは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。
ダイオードを用いたＭＴＪメモリセルに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが導通して、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭはオフ状態を維持し、センス電流Ｉｓは流れない。
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
図９１は、図９０に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
図９１を参照して、半導体主基板ＳＵＢ上のＮ型ウェルＮＷＬと、Ｎ型ウェルＮＷＬ上に設けられたＰ型領域ＰＲＡとによってアクセスダイオードＤＭが形成される。
アクセスダイオードＤＭのカソードに相当するＮ型ウェルＮＷＬは、金属配線層Ｍ１に配置されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するＰ型領域ＰＲＡは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。
しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流に電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬにおける電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
このように、アクセスダイオードを用いた従来のＭＴＪメモリセルは、高集積化に有利である反面、データ書込動作が不安定化するといった問題点を有していた。
この発明は、これらの問題点を解決するためになされたものであって、この発明の第１の目的は、ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、データ読出の高速化を図ることである。
この発明の第２の目的は、ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、製造ばらつきに起因する磁気特性の変動を補償して所定のデータ書込マージンを確保するための、データ書込電流量の調整を容易に実行可能な構成を提供することである。
この発明の第３の目的は、ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、データ書込電流を低減することによって、動作信頼性の向上と磁気ノイズの抑制を図ることである。
この発明の第４の目的は、高集積化が可能で動作信頼性の高いＭＴＪメモリセルの構成を提供することである。
この発明の第５の目的は、アレイ状に配置されたＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、レイアウトの自由度向上およびメモリアレイ全体に必要な配線数の削減を図ることによって、チップ面積の抑制を図ることである。
請求項１記載の薄膜磁性体記憶装置は、行列状に配置される、各々が記憶データのレベルに応じて第１および第２の抵抗値のいずれか一方を有する複数の磁性体メモリセルを含むメモリアレイと、磁性体メモリセルの列に対応してそれぞれ設けられる複数の第１のビット線と、磁性体メモリセルの行に対応してそれぞれ設けられ、第１の電圧に設定された複数の第１のビット線と第２の電圧との間に、アドレス選択された行に対応する磁性体メモリセルをそれぞれ電気的に結合して、磁性体メモリセルにデータ読出電流を通過させるための複数の読出ワード線と、読出データを伝達するための第１の読出データ線と、複数の第１のビット線のうちのアドレス選択された列に対応する１本の電圧に応じて、第１の読出データ線の電圧を設定するための読出ゲート回路と、第１の読出データ線の電圧に応じて、読出データのデータレベルを設定するデータ読出回路とを備える。
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、データ読出時において、複数の第１のビット線を第１の電圧と結合するためのプルアップ回路をさらに備える。
請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、データ読出時において、アドレス選択された列に対応する第１のビット線とプルアップ回路とを電気的に結合するための選択回路をさらに備える。
請求項４記載の薄膜磁性体記憶装置は、請求項３記載の薄膜磁性体記憶装置であって、記憶データを磁性体メモリセルに書込むためのデータ書込電流を供給するデータ書込電流供給回路と、データ書込電流を伝達するための書込データ線と、データ書込時およびデータ読出時のそれぞれにおいて、データ書込電流供給回路およびプルアップ回路と書込データ線とをそれぞれ結合するためのスイッチ回路とをさらに備える。選択回路は、書込データ線と複数の第１のビット線との間にそれぞれ配置される複数のコラム選択ゲートを含み、複数のコラム選択ゲートのうちのアドレス選択された列に対応する１つは、データ書込時およびデータ読出時の両方においてオンする。
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、データ読出前において、複数の第１のビット線を第１の電圧にプリチャージするためのプリチャージ回路をさらに備える。データ読出回路は、入力ノードの電圧と所定電圧との電圧差を増幅して出力する電圧増幅回路と、アドレス選択された列に対応する第１のビット線の電圧を、所定のタイミングにおいて入力ノードに伝達するためのゲート回路と、所定のタイミングにおいて、電圧増幅回路の出力をラッチして読出データを生成するラッチ回路とを含む。
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の第１のビット線と階層的に設けられ、データ読出時において、アドレス選択された列に対応する第１のビット線と選択的に結合される第２の読出データ線をさらに備える。読出ゲート回路は、第１の読出データ線と第２の電圧との間に、第２の読出データ線の電圧に応じた電流経路を形成するための電流制御回路を有する。
請求項７記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、読出ゲート回路は、磁性体メモリセルの列に対応してそれぞれ設けられ、各々が第１の読出データ線と第２の電圧との間に、複数の第１のビット線のうちの対応する１本の電圧に応じた電流経路を形成するための複数の電流制御回路を有する。
請求項８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の第１のビット線のそれぞれの相補ビット線として設けられる複数の第２のビット線と、第１の読出データ線の相補データ線として設けられる第２の読出データ線と、第１および第２の抵抗値の中間の抵抗値を有し、各々が第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、複数のダミーメモリセルを選択するための複数のダミー読出ワード線とをさらに備える。複数の読出ワード線は、データ読出時において、第１の電圧に設定された複数の第１および第２のビット線の一方と第２の電圧との間に、アドレス選択された行に対応する磁性体メモリセルをそれぞれ電気的に結合し、複数のダミー読出ワード線は、データ読出時において、第１の電圧に設定された複数の第１および第２のビット線の他方と第２の電圧との間に、ダミーメモリセルをそれぞれ電気的に結合する。読出ゲート回路は、複数の第１および第２のビット線のうちのアドレス選択された列に対応する１本ずつの電圧レベルに応じて、第１および第２の読出データ線の電圧レベルを設定する。データ読出回路は、第１および第２の読出データ線間の電圧差に応じて、読出データのデータレベルを設定する。
請求項９記載の薄膜磁性体記憶装置は、通常動作モードとテストモードとを有する薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において行選択結果に応じて選択的に活性化される複数の書込ワード線と、活性化された複数の書込ワード線に対して、第１の制御ノードの電圧レベルに応じた電流量の第１のデータ書込電流を供給するための書込ワード線ドライバと、データ書込時において、第２の制御ノードの電圧レベルに応じた電流量の第２のデータ書込電流を供給するためのデータ書込回路と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において、列選択結果に応じてデータ書込回路と選択的に接続される複数のビット線とを備え、書込ワード線ドライバおよびデータ書込回路の少なくとも一方は、テストモード時において、第１および第２の制御ノードの対応する一方の電圧レベルを外部から設定するための入力端子を有する。
請求項１０記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、入力端子は、テストモード時において、第１および第２の制御ノードの対応する一方と電気的に結合される、外部から所定電圧を入力可能な基準電圧入力端子を含む。
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、書込ワード線およびデータ書込回路の少なくとも一方は、第１および第２の制御ノードの対応する一方に基準電圧を生成するための基準電圧調整回路を含み、基準電圧調整回路は、外部からのブロー入力に応じて、第１の状態から第２の状態に不揮発的に変化する複数のプログラム素子と、各プログラム素子の状態の組み合わせに応じて、基準電圧の電圧レベルを設定する電圧調整部とを有する。
請求項１２記載の薄膜磁性体記憶装置は、請求項１１記載の薄膜磁性体記憶装置であって、基準電圧調整回路は、複数のプログラム素子に対応してそれぞれ設けられ、各々が外部からのテスト信号に応じて、対応するプログラム素子が第２の状態に遷移した場合と同様の電気的接続状態を形成するための複数のテストゲート回路を含み、入力端子は、複数のテストゲート回路に対応してそれぞれ設けられ、複数のテストゲート回路にそれぞれ対応するテスト信号を入力するための複数のテスト端子を含む。
請求項１３記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて第１および第２の抵抗値のいずれか一方を有する磁気記憶部を含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、第２のデータ書込電流を流すために磁性体メモリセルの列に対応してそれぞれ設けられ、各々が、第１および第２のビット線を含む複数のビット線対とを備え、第１および第２のビット線の各々は、半導体基板上において、磁気記憶部を挟んで配置される第１および第２の金属配線層に形成される配線を用いて構成され、各第１のビット線と各第２のビット線との間を電気的に結合するための結合回路をさらに備え、第２のデータ書込電流は、結合回路によって電気的に結合された第１および第２のビット線を往復する電流として流れる。
請求項１４記載の薄膜磁性体記憶装置は、請求項１３記載の薄膜磁性体記憶装置であって、第１のビット線の各々は、第１の金属配線層に形成された配線を有し、第２のビット線の各々は、第２の金属配線層に形成された配線を有し、薄膜磁性体記憶装置は、複数のビット線対のうちのアドレス選択結果に応じて選択される１つに含まれる第１および第２のビット線の一端を高電位状態および低電位状態の一方ずつに設定するためのデータ書込回路をさらに備え、結合回路は、複数のビット線対に対応してそれぞれ設けられ、各々が、データ書込時において、第１および第２のビット線の他端間を電気的に結合するための複数のビット線電流制御回路を含む。
請求項１５記載の薄膜磁性体記憶装置は、請求項１３記載の薄膜磁性体記憶装置であって、第１および第２のビット線の各々は、メモリアレイ上の所定領域において互いに交差するように、第１および第２の金属配線層を用いて形成され、各磁性体メモリセルは、第１の金属配線層において、第１および第２のビット線の一方と結合される。薄膜磁性体記憶装置は、さらに、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて選択的に活性化される複数の読出ワード線と、第１および第２の抵抗値の中間の抵抗値を有し、各々が第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、複数のダミーメモリセルを選択するための複数のダミー読出ワード線と、複数の第１および第２のビット線のうちの、選択された列に対応する１本ずつの電圧差に応じて、読出データのデータレベルを設定するデータ読出回路とを備える。複数の読出ワード線および複数のダミー読出ワード線は、行選択結果に応じてデータ読出電流を流すために、第１の電圧に設定された複数の第１および第２のビット線と第２の電圧との間に、磁性体メモリセルおよびダミーメモリセルをそれぞれ電気的に結合する。
請求項１６記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、磁性体メモリセルの列に対応してそれぞれ設けられ、各々が、データ書込時に第１のデータ書込電流を選択的に流すために設けられる複数のビット線と、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線とを備え、各書込ワード線は、半導体基板上において、磁気記憶部を上下方向に挟んで配置される第１および第２の金属配線層にそれぞれ形成される、第１および第２のサブ書込ワード線を含み、薄膜磁性体記憶装置は、各書込ワード線に対応して設けられ、各第１および第２のサブ書込ワード線の間を電気的に結合するための結合回路をさらに備え、第２のデータ書込電流は、結合回路によって電気的に結合された第１および第２のサブライトワード線を往復する電流として流れる。
請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、複数の書込ワード線に対応してそれぞれ設けられ、アドレス選択結果に応じて、複数の書込ワード線のうちの対応する１つに含まれる第１のサブ書込ワード線の一端を第１の電圧に設定するための複数の書込ワードドライバを備え、各第２のサブ書込ワード線の一端は、第２の電圧と結合され、結合回路は、第１および第２のサブ書込ワード線の各々の他端同士の間を結合するための配線を含む。
請求項１８記載の薄膜磁性体記憶装置は、請求項１７記載の薄膜磁性体記憶装置であって、複数の書込ワードドライバは、所定数の行ごとに、メモリアレイに行方向に隣接する領域のそれぞれに分割して配置される。
請求項１９記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、各第１および第２のサブ書込ワード線の一端は、第１および第２の電圧とそれぞれ結合され、結合回路は、複数の書込ワード線に対応してそれぞれ設けられ、行選択結果に応じて、複数の書込ワード線のうちの対応する１つに含まれる第１および第２のサブ書込ワード線の他端の間を電気的に結合するためのスイッチ回路を含む。
請求項２０記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、磁性体メモリセルの行に対応して設けられ、データ読出時において、行選択結果に応じて第１の電圧に駆動される複数の読出ワード線と、行に対応して設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、磁性体メモリセルの列に対応して、複数の書込ワード線と交差する方向に設けられ、各々が磁気記憶部と結合される複数のビット線とを備え、複数のビット線のうちの列選択結果に応じて選択される１本は、データ読出時およびデータ書込時において、データ読出電流および第２のデータ書込電流をそれぞれ流し、各磁性体メモリセルは、さらに、磁気記憶部と読出ワード線との間に接続される整流素子を含む。
請求項２１記載の薄膜磁性体記憶装置は、請求項２０記載の薄膜磁性体記憶装置であって、隣接する磁性体メモリセルは、複数の書込ワード線のうちの１本を共有する。
請求項２２記載の薄膜磁性体記憶装置は、請求項２０または２１に記載の薄膜磁性体記憶装置であって、各書込ワード線は、各ビット線よりも大きい断面積を有する。
請求項２３記載の薄膜磁性体記憶装置は、請求項２０記載の薄膜磁性体記憶装置であって、複数の書込ワード線は、複数のビット線よりもエレクトロマイグレーション耐性に優れた材質で形成される。
請求項２４記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、磁性体メモリセルの行に対応して設けられ、各々が列方向に隣接する磁性体メモリセル間で共有される複数のワード線と、データ書込時およびデータ読出において、第１のデータ書込電流およびデータ読出電流をそれぞれ流すために、複数のワード線のうちの行選択結果に応じて選択される１本を活性化するためのワード線ドライバと、磁性体メモリセルの列に対応して、複数のワード線と交差する方向に設けられ、磁気記憶部と結合される複数のビット線とを備え、複数のビット線のうちの列選択結果に応じて選択される１本は、データ読出時およびデータ書込時において、データ読出電流および第２のデータ書込電流をそれぞれ流し、各磁性体メモリセルは、さらに、磁気記憶部とワード線との間に接続される整流素子を含む。
請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置であって、各ワード線は、各ビット線よりも大きい断面積を有する。
請求項２６記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置であって、複数のワード線は、複数のビット線よりもエレクトロマイグレーション耐性の大きい材質で形成される。
請求項２７記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、データ読出時において磁気記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とを備え、隣接する磁性体メモリセルは、複数の書込ワード線、複数の読出ワード線、複数の書込データ線、および複数の読出データ線のうちの少なくとも１つのうちの対応する１本を共有する。
請求項２８記載の薄膜磁性体記憶装置は、請求項２７記載の薄膜磁性体記憶装置であって、複数の読出データ線の各々は、対応する行に属する複数の磁気記憶部の各々と、各メモリセル選択ゲートを介して電気的に結合される。
請求項２９記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、隣接する磁性体メモリセルは、対応する書込ワード線および書込データ線のうちの磁気記憶部からより遠い一方を共有し、書込ワード線および書込データ線のうちの一方は、対応する書込ワード線および書込データ線のうちの他方よりも大きい断面積を有する。
請求項３０記載の薄膜磁性体記憶装置は、請求項２７または２８記載の薄膜磁性体記憶装置であって、書込ワード線および書込データ線のうちの磁気記憶部からより遠い一方は、書込ワード線および書込データ線のうちの他方よりも、エレクトロマイグレーション耐性の大きい材質で形成される。
請求項３１記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、複数の読出データ線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の読出データ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の読出データ線の各々に対して供給される。
請求項３２記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、同一の書込ワード線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、アドレス選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
請求項３３記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、複数の読出データ線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の読出データ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の読出データ線の各々に対して供給され、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、データ書込時において同一の書込ワード線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、アドレス選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
請求項３４記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、複数の読出データ線は、データ読出の実行前において第１の電圧に設定され、複数の読出データ線は、データ書込時において、第１の電圧に設定される。
請求項３５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられる複数の共通配線とを備え、複数の共通配線の各々は、データ読出時において、アドレス選択結果に応じてデータ読出電流の供給を選択的に受け、複数の共通配線の各々は、データ書込時において、アドレス選択結果に応じて、第２のデータ書込電流を流すために第１の電圧に選択的に駆動され、第１の電圧とは異なる第２の電圧と各共通配線との間を、データ書込時およびデータ読出時のそれぞれにおいて結合および遮断する電流制御回路をさらに備え、隣接する磁性体メモリセルは、複数の書込データ線、複数の読出ワード線および複数の共通配線のうちの少なくとも１つのうちの対応する１本を共有する。
請求項３６記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、複数の共通配線の各々は、対応する行に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。
請求項３７記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、隣接する磁性体メモリセルは、対応する共通配線および書込データ線のうちの磁気記憶部からより遠い一方を共有し、共通配線および書込データ線のうちの一方は、共通配線および書込データ線のうちの他方よりも大きい断面積を有する。
請求項３８記載の薄膜磁性体記憶装置は、請求項３５または３６記載の薄膜磁性体記憶装置であって、共通配線および書込データ線のうちの磁気記憶部からより遠い一方は、共通配線線および書込データ線のうちの他方よりも、エレクトロマイグレーション耐性の大きい材質で形成される。
請求項３９記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、複数の共通配線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の共通配線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の共通配線の各々に対して供給される。
請求項４０記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、データ書込時において同一の共通配線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、アドレス選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
請求項４１記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、複数の共通配線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の共通配線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の共通配線の各々に対して供給され、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、データ書込時において同一の共通配線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、行選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
請求項４２記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、共通配線は、データ読出の実行前において第２の電圧にプリチャージされ、データ書込時において、アドレス選択の結果非選択であった共通配線は、第２の電圧に設定される。
請求項１、２、５および７に記載の薄膜磁性体記憶装置は、第１の読出データ線にデータ読出電流を流さずに、データ読出電流経路のＲＣ定数を低減してデータ読出を実行できる。したがって、第１のビット線における電圧変化を速やかに生じさせて、データ読出を高速化できる。
請求項３記載の薄膜磁性体記憶装置は、列選択結果に応じて、選択された第１のビット線に対してのみデータ読出電流を供給することができるので、データ読出時における消費電流を削減することができる。
請求項４記載の薄膜磁性体記憶装置は、データ書込系の回路を共用して、データ読出時における第１のビット線のプルアップを実行することができるので、周辺回路の面積を削減することができる。
請求項６記載の薄膜磁性体記憶装置は、読出ゲート回路をメモリセル列全体で共有できるので、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、周辺回路の面積を削減することができる。
請求項８に記載の薄膜磁性体記憶装置は、折り返し型構成のビット線対によってデータ読出を実行できるので、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出における動作マージンを確保することができる。
請求項９および１０に記載の薄膜磁性体記憶装置は、テストモード時において、第１および第２のデータ書込電流の少なくとも一方を外部から設定できるので、ＭＴＪメモリセルの磁気特性における製造ばらつきを補償して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを容易に実行することができる。
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、外部からのブロー入力によって不揮発的にデータ書込電流を設定することができる。
請求項１２記載の薄膜磁性体記憶装置は、請求項１１記載の薄膜磁性体記憶装置が奏する効果に加えて、テスト動作時において擬似的にプログラム素子をブローして、実動作時と同様の状態に基づいて、データ書込電流の調整を実行することができる。
請求項１３および１４に記載の薄膜磁性体記憶装置は、電気的に結合された第１および第２のビット線を往復して流れるデータ書込電流によって、同一方向に作用するデータ書込磁界を磁気記憶部に生じさせることができるので、同一強度のデータ書込磁界の発生に必要なデータ書込電流を低減できる。この結果、ＭＲＡＭデバイスの低消費電力化、ビット線の電流密度低下による動作信頼性の向上、およびデータ書込時における磁界ノイズの軽減を実現することができる。
請求項１５に記載の薄膜磁性体記憶装置は、ビット線対を構成する第１および第２のビット線に同等に磁性体メモリセルを結合して、両者のＲＣ負荷を均衡させるとともに、折返し型ビット線構成に基づくデータ読出を実行できる。この結果、請求項１３記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作の安定性を向上することができる。
請求項１６および１７に記載の薄膜磁性体記憶装置は、電気的に結合された第１および第２のサブ書込ワード線を往復して流れるデータ書込電流によって、同一方向に作用するデータ書込磁界を磁気記憶部に生じさせることができるので、同一強度のデータ書込磁界の発生に必要なデータ書込電流を低減できる。この結果、ＭＲＡＭデバイスの低消費電力化、ビット線の電流密度低下による動作信頼性の向上、およびデータ書込時における磁界ノイズの軽減を実現することができる。
請求項１８記載の薄膜磁性体記憶装置は、データ書込電流を供給するための書込ワードドライバをメモリアレイの両側に分割配置できるので、請求項１７記載の薄膜磁性体記憶装置が奏する効果に加えて、列方向のピッチ制約を緩和して、メモリアレイおよびその周辺回路の小面積化を図ることができる。
請求項１９記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択状態等に移行する場合において、書込ワード線の電圧を速やかに変化させることができる。
請求項２０記載の薄膜磁性体記憶装置は、整流素子を用いた高集積化が有利な磁性体メモリセルにおいて、非選択の磁性体メモリセルにおいて確実に整流素子のオフ状態を維持できる。この結果、高集積化と動作信頼性の確保とを両立して実現できる。
請求項２１記載の薄膜磁性体記憶装置は、メモリアレイ全体に配置される書込ワード線の本数を削減して、磁性体メモリセルを高集積化して配置できる。この結果、請求項２０記載の薄膜磁性体記憶装置が奏する効果に加えて、ＭＲＡＭデバイスのチップ面積を削減することができる。
請求項２２、２３、２５および２６に記載の薄膜磁性体記憶装置は、データ書込電流を流す配線のうち、磁気記憶部からより遠くに配置されて大きな電流を流す必要がある書込ワード線におけるエレクトロマイグレーションの発生を抑制して、ＭＲＡＭデバイスの動作信頼性を向上させることができる。
請求項２４記載の薄膜磁性体記憶装置は、整流素子を用いた高集積化が有利な磁性体メモリセルを、メモリアレイ全体に配置されるワード線の本数を削減してさらに高集積化して配置できる。この結果、ＭＲＡＭデバイスのチップ面積削減を図ることができる。
請求項２７記載の薄膜磁性体記憶装置は、読出ワード線および書込データ線を磁性体メモリセルの行および列にそれぞれ対応させて配置して、読出ワード線および書込ワード線のそれぞれを選択的に駆動するための回路を独立に配置することによって、レイアウトの自由度を向上できる。さらに、書込ワード線、読出ワード線、書込データ線および読出データ線のうちの少なくとも１つを隣接メモリセル間で共有して、メモリアレイにおける配線ピッチを緩和できる。この結果、ＭＲＡＭデバイスの集積度を高めることができる。
請求項２８記載の薄膜磁性体記憶装置は、データ読出の対象となる磁性体メモリセルの記憶部のみを読出データ線と結合するので、請求項２７記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の容量を低減してデータ読出を高速化できる。
請求項２９記載の薄膜磁性体記憶装置は、データ書込電流が流される２種類の配線のうち、より大きなデータ書込電流を流す必要がある一方について、共有化によって配線ピッチを緩和して大きな断面積を確保できる。この結果、請求項２７または２８に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流が流される配線のエレクトロマイグレーション耐性を向上させ、動作の信頼性を向上させることができる。
請求項３０記載の薄膜磁性体記憶装置は、データ書込電流が流される２種類の配線のうち、より大きなデータ書込電流を流す必要がある一方を、エレクトロマイグレーション耐性の高い材質によって形成する。この結果、請求項２７または２８に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作の信頼性を向上させることができる。
請求項３１記載の薄膜磁性体記憶装置は、対を成す２本の読出データ線を用いてデータ読出を実行するので、請求項２７または２８に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における動作マージンを確保することができる。
請求項３２記載の薄膜磁性体記憶装置は、対を成す２本の書込データ線を用いてデータ書込を実行するので、請求項２７または２８に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時における動作マージン確保および磁界ノイズ低減を図ることができる。
請求項３３記載の薄膜磁性体記憶装置は、対を成す２本の読出データ線および書込データ線をそれぞれ用いてデータ読出およびデータ書込を実行するので、請求項２７または２８に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出およびデータ書込時における動作マージンを確保するとともに、データ書込ノイズを低減することができる。
請求項３４記載の薄膜磁性体記憶装置は、データ読出前において、読出データ線に対する新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
請求項３５記載の薄膜磁性体記憶装置は、データ読出時における読出データ線の機能とデータ書込時における書込ワード線との機能を共通配線に共有して配線数を削減できる。また、読出ワード線および書込ワード線として機能するデータ書込時における共通配線ード線のそれぞれを選択的に駆動するための回路を独立に配置して、レイアウトの自由度を向上させることができる。さらに、読出ワード線、書込データ線および共通データ線のうちの少なくとも１つを隣接メモリセル間で共有して、メモリアレイにおける配線ピッチを緩和できる。この結果、ＭＲＡＭデバイスの集積度を高めることができる。
請求項３６記載の薄膜磁性体記憶装置は、データ読出の対象となる磁性体メモリセルの記憶部のみを読出データ線として機能する共通配線と結合するので、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における共通配線の負荷容量を低減してデータ読出を高速化できる。
請求項３７記載の薄膜磁性体記憶装置は、データ書込電流が流される２種類の配線のうち、より大きなデータ書込電流を流す必要がある一方について、共有化によって配線ピッチを緩和して大きな断面積を確保できる。この結果、請求項３５または３６に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流が流される配線のエレクトロマイグレーション耐性を向上させ、動作の信頼性を向上させることができる。
請求項３８記載の薄膜磁性体記憶装置は、データ書込電流が流される２種類の配線のうち、より大きなデータ書込電流を流す必要がある一方を、エレクトロマイグレーション耐性の高い材質によって形成する。この結果、請求項３５または３６に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作の信頼性を向上させることができる。
請求項３９記載の薄膜磁性体記憶装置は、対を成す２本の共通配線を用いてデータ読出を実行するので、請求項３５または３６に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における動作マージンを確保することができる。
請求項４０記載の薄膜磁性体記憶装置は、対を成す２本の書込データ線を用いてデータ書込を実行するので、請求項３５または３６に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時における動作マージン確保および磁界ノイズ低減を図ることができる。
請求項４１記載の薄膜磁性体記憶装置は、対を成す２本の共通配線および書込データ線をそれぞれ用いてデータ読出およびデータ書込を実行するので、請求項３５または３６に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出およびデータ書込時における動作マージンを確保するとともに、データ書込ノイズを低減することができる。
請求項４２記載の薄膜磁性体記憶装置は、データ読出前において、共通配線に対する新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を説明するための図である。 図２に示されるデータ書込回路５１ａの構成を示す回路図である。 図２に示されるデータ読出回路５５ａの構成を示す回路図である。 実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例１に従う構成を説明するための図である。 図６に示されるデータ書込回路５１ｂの構成を示す回路図である。 図６に示されるデータ読出回路５５ｂの構成を示す回路図である。 実施の形態１の変形例１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１の変形例３に従う構成を説明するための図である。 実施の形態２に従うデータ書込回路の構成を示す回路図である。 実施の形態２に従うワード線ドライバの構成例を示す回路図である。 実施の形態２の変形例に従うデータ書込電流調整回路２３０の構成を示す回路図である。 リードゲートを用いずにデータ読出を実行するＭＲＡＭデバイスにおけるメモリアレイ１０およびその周辺回路の構成を説明するための図である。 本発明の実施の形態３に従うビット線の配置を説明するブロック図である。 実施の形態３に従うビット線の第１の配置例を示す構造図である。 実施の形態３に従うビット線の第２の配置例を示す構造図である。 実施の形態３の変形例１に従うビット線の配置を説明する概念図である。 実施の形態３の変形例２に従うライトワード線ＷＷＬの配置を説明する構造図である。 同一のライトワード線を形成するサブワード線間の結合を説明する概念図である。 実施の形態３の変形例３に従うライトワード線の配置を説明する図である。 実施の形態３の変形例４に従うライトワード線の配置を説明する図である。 実施の形態３の変形例５に従うライトワード線の配置を説明する図である。 実施の形態４に従うＭＴＪメモリセルの構成を示す図である。 図２５に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。 図２５に示されたＭＴＪメモリセルに対する読出動作および書込動作を説明するタイミングチャートである。 図２５に示されたＭＴＪメモリセルを行列状に配置したメモリアレイの構成を示す概念図である。 ライトワード線ＷＷＬを共有して行列状に配置されたＭＴＪメモリセルによって形成されるメモリアレイの構成を示す概念図である。 ＭＴＪメモリセルの実施の形態４の変形例に従う配置を示す概念図である。 実施の形態５に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。 実施の形態５に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態５に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。 実施の形態５に従うＭＴＪメモリセルの配置を説明する構造図である。 メモリアレイ１０およびその周辺回路の実施の形態５に従う構成を説明するための図である。 データ読出回路５５ｅの構成を示す回路図である。 メモリアレイ１０およびその周辺回路の実施の形態５の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態５の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態５の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態５の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態５の変形例５に従う構成を説明するための図である。 実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。 メモリアレイ１０およびその周辺回路の実施の形態６に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態６の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態６の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態６の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態６の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態６の変形例５に従う構成を説明するための図である。 実施の形態７に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態７に従うＭＴＪメモリセルの配置を示す構造図である。 メモリアレイ１０およびその周辺回路の実施の形態７に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態７の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態７の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態７の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態７の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態７の変形例５に従う構成を説明するための図である。 実施の形態８に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態８に従うＭＪＴメモリセルの配置を示す構造図である。 メモリアレイ１０およびその周辺回路の実施の形態８に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態８の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態８の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態８の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態８の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態８の変形例５に従う構成を説明するための図である。 実施の形態９に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態９に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。 実施の形態９に従うＭＴＪメモリセルの配置を説明する構造図である。 メモリアレイ１０およびその周辺回路の実施の形態９に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態９の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態９の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態９の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態９の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態９の変形例５に従う構成を説明するための図である。 実施の形態１０に従うＭＴＪメモリセルの接続態様を示す回路図である。 実施の形態１０に従うＭＴＪメモリセルの配置を示す構成図である。 メモリアレイ１０およびその周辺回路の実施の形態１０に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１０の変形例１に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１０の変形例２に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１０の変形例３に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１０の変形例４に従う構成を説明するための図である。 メモリアレイ１０およびその周辺回路の実施の形態１０の変形例５に従う構成を説明するための図である。 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。 半導体基板上に配置されたＭＴＪメモリセルの構造図である。 製造ばらつきがデータ書込マージンに与える影響を説明するための概念図である。 ダイオードを用いたＭＴＪメモリセルの構成を示す概略図である。 図９０に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列にそれぞれ対応して設けられる折返し型で構成されるビット線対が配置される。ビット線対は、ビット線ＢＬおよび／ＢＬによって構成される。なお以下においては、ビット線ＢＬおよび／ＢＬの組をビット線対ＢＬＰとも総称する。
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／書込制御回路５０，６０とを備える。
図２は、メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を詳細に説明するための図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、図８３に示した構成を有するＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応して、ビット線対ＢＬＰ１〜ＢＬＰｍをそれぞれ構成するビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と結合されて、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１と結合されるダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２と結合される残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
既に説明したように、ＭＴＪメモリセルＭＣの抵抗値は、記憶データのレベルによって変化する。ここで、Ｈレベルデータを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗値をＲｈとし、Ｌレベルデータを記憶した場合における抵抗値をＲｌとすると、ダミーメモリセルＤＭＣの抵抗値Ｒｄは、ＲｌとＲｈの中間値に設定される。なお、本発明の実施の形態においては、Ｒｌ＜Ｒｈであるものとする。
また、以下においては、ライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＤＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記するものとする。
ライトワード線ＷＷＬ１〜ＷＷＬｎは、ワード線電流制御回路４０によって、接地電圧Ｖｓｓと結合される。これによって、ワード線ドライバ３０によって選択状態（高電圧状態：電源電圧Ｖｃｃ）に活性化されたライトワード線ＷＷＬにデータ書込電流Ｉｐが流される。
以下においては、信号線の高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、ＨレベルおよびＬレベルとも称する。
メモリセル列に対応して、データ書込時における列選択を実行するためのライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍがそれぞれ配置される。同様に、メモリセル列に対応して、データ読出時における列選択を実行するためのリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍがそれぞれ設けられる。
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。データ読出時においては、列デコーダ２５は、列選択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
さらに、書込データを伝達するためのライトデータバス対ＷＤＢＰと読出データを伝達するためのＲＤＢＰとが独立に配置される。ライトデータバス対ＷＤＢＰは、ライトデータバスＷＤＢおよび／ＷＤＢを含む。同様に、リードデータバス対ＲＤＢＰは、リードデータバスＲＤＢおよび／ＲＤＢを含む。
読出／書込制御回路５０は、データ書込回路５１ａと、データ読出回路５５ａと、メモリセル列に対応してそれぞれ設けられる、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびリードゲートＲＧ１〜ＲＧｍとを含む。
ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍのうちの１個は、列デコーダ２５の列選択結果に応じてオン状態となり、ライトデータバス対ＷＤＢＰを構成するライトデータバスＷＤＢおよび／ＷＤＢを、対応するビット線ＢＬ／ＢＬとそれぞれ結合する。
たとえば、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢとビット線ＢＬ１との間に結合されるＮ型ＭＯＳトランジスタと、ライトデータバス／ＷＤＢとビット線／ＢＬ１との間に電気的に結合されるＮ型ＭＯＳトランジスタとを有する。これらのＭＯＳトランジスタは、ライトコラム選択線ＷＣＳＬ１の電圧レベルに応じてオン／オフする。すなわち、ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるライトコラム選択ゲートＷＣＳＧ２〜ＷＣＳＧｍも同様の構成を有する。
データ書込回路５１ａは、データ書込時において活性化（Ｈレベルへ）される制御信号ＷＥおよびデータ読出時において活性化（Ｈレベルへ）される制御信号ＲＥに応答して動作する。
なお、以下においては、リードコラム選択線ＲＣＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍ、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍおよびリードゲートＲＧ１〜ＲＧｍのそれぞれを総括的に表現する場合には、符号ＲＣＳＬ、ＷＣＳＬ、ＲＣＳＧ、ＷＣＳＧおよびＲＧをそれぞれ用いることとする。
図３は、データ書込回路５１ａの構成を示す回路図である。
図３を参照して、データ書込回路５１ａは、データ書込電流±Ｉｗを供給するためのデータ書込電流供給回路５２と、データ読出時においてビット線ＢＬ，／ＢＬをプルアップするためのプルアップ回路５３とを含む。
データ書込電流供給回路５２は、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源１５３とを含む。
データ書込電流供給回路５２は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電圧レベルを反転して内部ノードＮｗ１に伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転して内部ノードＮｗ２に伝達する。したがって、データ書込回路５１ａは、書込データＤＩＮの電圧レベルに応じて、内部ノードＮｗ１およびＮｗ２の電圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定する。
プルアップ回路５３は、電源電圧ＶｃｃとノードＮｐ１およびＮｐ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタ１５７および１５８を有する。トランジスタ１５７および１５８のゲートには、制御信号ＲＥの反転信号である／ＲＥが入力される。
データ書込回路５１ａは、さらに、ノードＮｗ１およびＮｐ１のいずれか一方をライトデータバスＷＤＢと選択的に結合するためのスイッチＳＷ１ａと、ノードＮｗ２およびＮｐ２のいずれか一方をライトデータバス／ＷＤＢと選択的に結合するためのスイッチＳＷ１ｂとを有する。スイッチＳＷ１ａおよびＳＷ１ｂは、制御信号ＲＷＳに応じて動作する。
スイッチＳＷ１ａおよびＳＷ１ｂは、データ書込時においては、ノードＮｗ１およびＮｗ２をライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ接続する。この結果、データ書込時においては、データ書込電流±Ｉｗを流すために、ライトデータバスＷＤＢおよび／ＷＤＢの電圧が書込データのデータレベルに応じて電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定される。
一方、データ読出時においては、スイッチＳＷ１ａおよびＳＷ１ｂは、ノードＮｐ１およびＮｐ２をライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合する。これにより、データ読出時においては、ライトデータバスＷＤＢおよび／ＷＤＢの各々は、プルアップ回路５３によって電源電圧Ｖｃｃにプルアップされる。
再び図２を参照して、メモリセル列に対応してそれぞれ配置される、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍの各々およびリードゲートＲＧ１〜ＲＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられるリードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１の構成について代表的に説明する。
リードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１は、リードデータバスＲＤＢ，／ＲＤＢと接地電圧Ｖｓｓとの間に直列に結合される。
リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとノードＮ１ａとの間に結合されるＮ型ＭＯＳトランジスタと、リードデータバス／ＲＤＢとノードＮ１ｂとの間に電気的に結合されるＮ型ＭＯＳトランジスタとを有する。これらのＭＯＳトランジスタは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン／オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそれぞれ電気的に結合する。
リードゲートＲＧ１は、ノードＮ１ａおよびノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気的に結合される、Ｎ型ＭＯＳトランジスタＱ１１およびＱ１２を有する。トランジスタＱ１およびＱ２のゲートは、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合される。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、ビット線／ＢＬ１およびＢＬ１の電圧に応じてそれぞれ変化する。
具体的には、ビット線ＢＬ１の電圧がビット線／ＢＬ１の電圧よりも高い場合には、トランジスタＱ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓｓに引かれるので、ノードＮ１ａの電圧はノードＮ１ｂの電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧が、ビット線／ＢＬ１の電圧よりも低い場合には、ノードＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
このようにして生じたノードＮ１ａおよびＮ１ｂの間の電圧差は、リードコラム選択ゲートＲＣＳＧ１を介して、リードデータバスＲＤＢおよび／ＲＤＢの間の電圧差に伝達される。データ読出回路５５ａは、リードデータバス対ＲＤＢＰを構成するリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差を増幅して読出データＤＯＵＴを生成する。
図４は、データ読出回路５５ａの構成を示す回路図である。
図４を参照して、データ読出回路５５ａは、差動増幅器５６を有する。差動増幅器５６は、リードデータバスＲＤＢおよび／ＲＤＢの電圧を受けて、両者の電圧差を増幅して読出データＤｏｕｔを生成する。
再び図２を参照して、読出／書込制御回路６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン／オフされるイコライズトランジスタ６２−１〜６２−ｍを有する。イコライズトランジスタ６２−１〜６２−ｍは、メモリセル列に対応してそれぞれ設けられる。たとえば、イコライズトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ビット線イコライズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１とを電気的に結合する。
その他のメモリセル列に対応してそれぞれ設けられるイコライズトランジスタ６２−２〜６２−ｍも同様に、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、対応するメモリセル列において、ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
なお、以下においては、イコライズトランジスタ６２−１〜６２−ｍおよびプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを、それぞれ総称してイコライズトランジスタ６２およびプリチャージトランジスタ６４とも称する。
コントロール回路５によって生成されるビット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時以外において、折返し型で設けられる各ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬを短絡するために、Ｈレベルに活性化される。
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号ＢＬＥＱはＬレベルに非活性化される。これに応答して、各メモリセル列において、各ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間は遮断される。
ビット線プリチャージ信号ＢＬＰＲも同様にコントロール回路５によって生成される。ビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
次に、データ書込時およびデータ読出時における動作について説明する。
図５は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
図５を用いて、まずデータ書込時における動作について説明する。
列選択結果に対応したライトコラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化されて、対応するライトコラム選択ゲートＷＣＳＧがオンする。これに応じて、列選択結果に対応するビット線ＢＬおよび／ＢＬは、ライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合される。
さらに、データ書込時においては、イコライズトランジスタ６２はオン状態となって、ビット線ＢＬおよび／ＢＬの間を短絡する。
既に説明したように、データ書込回路５１ａは、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、図３に示されるノードＮｗ２およびＮｗ１の電圧は、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定されるので、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してビット線ＢＬに供給される。
ビット線ＢＬに流されるデータ書込電流−Ｉｗは、イコライズトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに伝達される。
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化されて、データ書込電流Ｉｐが流される。したがって、列選択結果に対応するメモリセル列において、選択されたライトワード線ＷＷＬに対応するＭＴＪメモリセルに対して、データ書込が実行される。このとき、ビット線ＢＬと結合されるメモリセルＭＣに対しては、Ｌレベルデータが書込まれ、ビット線／ＢＬと結合されるメモリセルＭＣに対してはＨレベルデータが書込まれる。
書込データＤＩＮのデータレベルがＨレベルである場合には、ノードＮｗ１およびＮｗ２の電圧の設定が上記の場合とは反対となり、ビット線ＢＬおよび／ＢＬに対して、上記と逆方向のデータ書込電流が流れされてデータ書込が実行される。このようにして、書込データＤＩＮのデータレベルに応じた方向を有するデータ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給される。
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。
また、たとえば、データ書込時においてもビット線プリチャージ信号ＢＬＰＲを活性化（Ｈレベルへ）することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
同様に、リードデータバスＲＤＢおよび／ＲＤＢは、データ読出時のプリチャージ電圧に相当する電源電圧Ｖｃｃに設定される。このように、非選択列に対応するビット線ＢＬ、／ＢＬと、リードデータバスＲＤＢ，／ＲＤＢとのデータ書込時における電圧を、データ読出時におけるプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
次にデータ読出時の動作について説明する。
データ読出前において、リードデータバスＲＤＢ，／ＲＤＢおよびビット線ＢＬ，／ＢＬは、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれプリチャージされる。
データ読出時においては、ライトデータバスＷＤＢおよび／ＷＤＢの各々は、プルアップ回路５３によって、電源電圧Ｖｃｃにプルアップされる。さらに、列選択結果に応じて、対応するリードコラム選択線ＲＣＳＬおよびライトコラム選択線ＷＣＳＬの両方が選択状態（Ｈレベル）に活性化される。
これにより、ライトデータバスＷＤＢおよび／ＷＤＢは、ライトコラム選択ゲートＷＣＳＧを介して、選択列に対応するビット線ＢＬおよび／ＢＬと電気的に結合される。したがって、データ読出時においては、選択されたメモリセル列に対応するビット線ＢＬおよび／ＢＬの各々は、電源電圧Ｖｃｃにプルアップされる。
リードワード線ＲＷＬのうちのいずれか１本が行選択結果に応じて選択状態（Ｈレベル）に活性化されて、対応するメモリセルＭＣがビット線ＢＬおよび／ＢＬの一方と結合される。
さらに、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴＪメモリセルＭＣと非結合である、ビット線ＢＬおよび／ＢＬの他方は、ダミーメモリセルＤＭＣと結合される。
行選択結果に応じて奇数行が選択されて、ビット線／ＢＬとＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬとダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線ＢＬとＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬとダミーメモリセルＤＭＣとが結合される。
選択されたＭＴＪメモリセルＭＣにおいて、アクセストランジスタＡＴＲがターンオンすることによって、プルアップされたビット線ＢＬもしくは／ＢＬ〜メモリセルＭＣ〜接地電圧Ｖｓｓの間にセンス電流Ｉｓが流される。したがって、ＭＴＪメモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、記憶されたデータレベルに対応する電圧変化ΔＶ１が生じる。図５においては、一例として、データ読出の対象となったＭＴＪメモリセルＭＣが、Ｈレベルデータを保持する場合、すなわちＭＴＪメモリセルＭＣが抵抗値Ｒｈを有する場合の電圧変化が示される。
既に説明したように、ダミーメモリセルＤＭＣの抵抗値Ｒｄは、ＭＴＪメモリセルＭＣの抵抗値ＲｈおよびＲｌの中間値に設定される。したがって、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方には、中間の抵抗値Ｒｄに応じた電圧変化ΔＶｍが生じる。
したがって、選択されたメモリセル列に対応するビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線ＢＬおよび／ＢＬの間の電圧差によって、リードゲートを介して、リードデータバスＲＤＢおよび／ＲＤＢが駆動される。
すなわち、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図５における電圧変化ΔＶｂ１＞ΔＶｂｍ）。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５５ａによって増幅して、Ｈレベルの読出データＤｏｕｔを出力することができる。
反対に、データ読出の対象となったＭＴＪメモリセルＭＣがＬレベルデータを保持する場合、すなわちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバスＲＤＢの方が、リードデータバス／ＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５２によって増幅して、Ｌレベルの読出データＤｏｕｔを出力することができる。
このように、リードゲートＲＧを介してリードデータバスＲＤＢおよび／ＲＤＢを駆動する構成とすることによって、リードデータバスＲＤＢおよび／ＲＤＢにセンス電流を流すことなくデータ読出を実行することかできる。これにより、センス電流経路のＲＣ負荷を軽減して、データ読出に必要な電圧変化をビット線ＢＬおよび／ＢＬに速やかに生じさせることができる。これにより、データ読出を高速に行なって、ＭＲＡＭデバイスへのアクセスを高速化できる。
また、プルアップされたライトデータバスＷＤＢおよび／ＷＤＢを、ライトコラム選択ゲートＷＣＳＧを介してビット線ＢＬおよび／ＢＬと結合することによって、センス電流Ｉｓを供給する構成としているので、データ読出の対象となるメモリセル列に対応するビット線ＢＬおよび／ＢＬに対してのみセンス電流Ｉｓを流すことができる。これにより、データ読出時における不要な電力消費を避けることができる。
さらに、折返し型のビット線対によって、データ書込電流をイコライズトランジスタによって折返して流すため、各ビット線ＢＬおよび／ＢＬの一端の電圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電圧（負電圧）を必要とせず、また電流の方向は、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧および接地電圧のいずれか一方ずつに設定するのみで切換えることができるので、データ書込回路５１ａの構成を簡易化することができる。また、読出／書込制御回路６０においては、データ書込電流±Ｉｗをシンクさせる構成（接地電圧Ｖｓｓへの電流パス）を特に設ける必要がなく、イコライズトランジスタ６２のみによってデータ書込電流±Ｉｗを制御することができる。これらの結果、読出／書込制御回路５０および６０のうちのデータ書込電流±Ｉｗに関連する回路構成を小型化できる。
また、折返し型のビット線対を設ける構成の下でダミーメモリセルを用いてデータ読出を行なうので、データ読出マージンを十分に確保することができる。
［実施の形態１の変形例１］
図６は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例１に従う構成を説明するための図である。
図６を参照して、実施の形態１の変形例１においては、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを電源電圧Ｖｃｃにプリチャージするために設けられる点で実施の形態１と異なる。また、データ書込回路５１ａに代えて、データ書込回路５１ｂが配置され、データ読出回路５５ａに代えてデータ読出回路５５ｂが配置される。その他の構成については、図２と同様であるので詳細な説明は繰返さない。
図７は、データ書込回路５１ｂの構成を示す回路図である。
図７を参照して、データ書込回路５１ｂは、図３に示したデータ書込電流供給回路５２を有する。データ書込回路５１ｂは、データ書込電流供給回路５２の出力ノードＮｗ１およびＮｗ２を、ライトデータバス対ＷＤＢおよび／ＷＤＢのそれぞれ直接結合する。データ書込回路５１ｂは、プルアップ回路５３およびスイッチＳＷ１ａ，ＳＷ１ｂを備えておらず、データ読出時におけるプルアップ動作を実行しない。
図８は、データ読出回路５５ｂの構成を示す回路図である。
図８を参照して、データ読出回路５５ｂは、リードデータバスＲＤＢおよび／ＲＤＢと差動増幅器５６の入力ノードとの間にそれぞれ設けられるトランスファーゲートＴＧａおよびＴＧｂを有する。トランスファーゲートＴＧａおよびＴＧｂは、トリガパルスφｒに対応して、リードデータバスＲＤＢおよび／ＲＤＢを差動増幅器５６の入力ノードと結合する。
データ読出回路５５ｂは、さらに、差動増幅器５６の出力をラッチするためのラッチ回路５７と、差動増幅器５６とラッチ回路５７との間に設けられるトランスファーゲートＴＧｃとをさらに有する。トランスファーゲートＴＧｃは、トランスファーゲートＴＧａおよびＴＧｂと同様に、トリガパルスφｒに応答して動作する。ラッチ回路５７は、読出データＤＯＵＴを出力する。
したがって、データ読出回路５５ｂは、トリガパルスφｒがＨレベルに活性化されたタイミングにおいて、リードデータバスＲＤＢおよび／ＲＤＢの間の電圧差を増幅して読出データＤＯＵＴのデータレベルを設定する。トリガパルスφｒの非活性化（Ｌレベル）期間においては、読出データＤＯＵＴのデータレベルは、ラッチ回路５７によって保持される。
図９は、実施の形態１の変形例１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
図９を参照して、データ書込前におけるビット線ＢＬおよび／ＢＬのプリチャージ電圧が、電源電圧Ｖｃｃに設定される。また、データ書込時においては、トリガパルスφｒは、非活性状態（Ｌレベル）に維持される。これらの点を除くデータ書込時における動作は、図５に示したタイミングチャートと同様であるので、詳細な説明は繰返さない。
次にデータ読出時の動作について説明する。データ読出前において、ビット線ＢＬ，／ＢＬおよびリードデータバスＲＤＢ，／ＲＤＢは、電源電圧Ｖｃｃにプリチャージされる。一方、データ読出時において、ライトコラム選択線ＷＣＳＬは非活性状態（Ｌレベル）に維持される。すなわち、実施の形態１の変形例１においては、実施の形態１の場合とは異なり、データ読出時において、ビット線ＢＬおよび／ＢＬは、電源電圧Ｖｃｃにプルアップされない。
ビット線ＢＬおよび／ＢＬが電源電圧Ｖｃｃにプリチャージされた状態から、行選択結果に応じて、リードワード線ＲＷＬが選択的に活性化されると、データ読出の対象となったＭＴＪメモリセルＭＣにおいて、アクセストランジスタＡＴＲがターンオンして、センス電流Ｉｓの経路が形成される。これにより、ビット線ＢＬおよび／ＢＬの電圧は低下を始める。
この場合におけるビット線ＢＬおよび／ＢＬの電圧低下速度は、ビット線ＢＬおよび／ＢＬに結合された、メモリセルＭＣもしくはダミーメモリセルＤＭＣの抵抗値に応じて決定される。すなわち、Ｌレベルデータが記憶されたメモリセルＭＣに結合されたビット線ＢＬ，／ＢＬの電圧低下速度は速く、Ｈレベルデータが記憶されたメモリセルＭＣと結合されたビット線ＢＬ，／ＢＬの電圧低下速度は遅い。ダミーメモリセルＤＭＣと結合されたビット線ＢＬ，／ＢＬの電圧低下速度は、これらの中間値となる。
図９には、一例として、データ読出の対象となったＭＴＪメモリセルＭＣがＬレベルデータを保持する場合におけるビット線の波形が、ダミーメモリセルＤＭＣと結合されたビット線の波形とともに示される。
ビット線ＢＬ，／ＢＬの電圧低下は、実施の形態１と同様に、リードゲートＲＧを介して、リードデータバスＲＤＢおよび／ＲＤＢに伝達される。したがって、リードデータバスＲＤＢ，／ＲＤＢの電圧が低下途中であるタイミングをとらえて、トリガパルスφｒを活性化してリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をラッチ回路５７に取込むことにより、実施の形態１と同様の高速なデータ読出を実行することができる。
なお、実施の形態１の変形例１に従う構成においては、データ読出時にセンス電流Ｉｓを特に供給する必要がないので、消費電力の低減をさらに図ることも可能である。
［実施の形態１の変形例２］
図１０は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例２に従う構成を説明するための図である。
実施の形態１の変形例２においては、実施の形態１およびその変形例１で説明したリードゲートＲＧを介したデータ読出を開放型ビット線構成に適用する。
図１０を参照して、メモリセル列に対応して、開放型のビット線ＢＬ１〜ＢＬｍがそれぞれ設けられる。ライトデータバスＷＤＢとビット線ＢＬ１〜ＢＬｍとの間には、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍがそれぞれ設けられる。ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍは、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの電圧に応じてオン／オフする。
読出／書込制御回路６０は、ライトデータベース／ＷＤＢとビット線ＢＬ１〜ＢＬｍとの間にそれぞれ設けられるビット線電流制御トランジスタ６３−１〜６３−ｍを有する。ビット線電流制御トランジスタ６３−１〜６３−ｍは、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍと同様に、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの電圧に応じてそれぞれオン／オフする。
プリチャージトランジスタ６４−１〜６４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応答して、ビット線ＢＬ１〜ＢＬｍを電源電圧Ｖｃｃにプリチャージする。
ライトデータバスＷＤＢおよび／ＷＤＢに対しては、図６の場合と同様に、データ書込回路５１ｂによってデータ書込電流±Ｉｗが供給される。このような構成とすることによって、選択されたメモリセル列において、実施の形態１の変形例１の場合と同様に、データ書込電流を供給することができる。
また、各メモリセル列において、リードデータバスＲＤＢと接地電圧Ｖｓｓとの間にリードコラム選択ゲートＲＣＳＧとリードゲートＲＧとが直列に結合される。たとえば、第１番目のメモリセル列においては、リードデータバスＲＤＢと接地電圧Ｖｓｓとの間に、リードコラム選択線ＲＣＳＬ１に応じてオン／オフするＮ型ＭＯＳトランジスタで形成されるリードコラム選択ゲートＲＣＳＧ１と、ビット線ＢＬ１と結合されたゲートを有するＮ型ＭＯＳトランジスタで形成されるリードゲートＲＧ１とが直列に結合される。
このような構成とすることにより、選択されたメモリセル列において、リードゲートＲＧを介して、対応するビット線ＢＬの電圧に応じてリードデータバスＲＤＢを駆動することができる。したがって、ビット線ＢＬ１〜ＢＬｍを、電源電圧Ｖｃｃにプリチャージした状態から、リードワード線ＲＷＬの活性化を行なうと、選択されたメモリセルにおいて、ビット線ＢＬ（電源電圧Ｖｃｃプリチャージ）〜ＭＴＪメモリセル〜接地電圧Ｖｓｓのセンス電流経路を形成することができる。
これにより、選択されたＭＴＪメモリセルＭＣの記憶データレベルに応じた速度の電圧低下が、対応するビット線ＢＬに生じる。したがって、実施の形態１の変形例１の場合と同様に、リードデータバスＲＤＢの電圧が低下する途中において、適切なタイミングでビット線の電圧レベルをデータ読出回路５５ｃに取込み、実施の形態１の変形例１におけるダミーメモリセルＤＭＣの電圧低下スピードに基づいて定められた基準電圧Ｖｍとの電圧比較を行なうことによって、読出データＤｏｕｔを出力することができる。すなわち、データ読出回路５５ｃの構成は、図８に示されるデータ読出回路５５ｃの構成をアレンジして、差動増幅器５６の入力ノードの一方を、リードデータバス／ＲＤＢの電圧に代えて、基準電圧Ｖｍとすることによって実現できる。
なお、ライトコラム選択ゲートＷＣＳＧおよびビット線電流制御トランジスタ６２のオン／オフを、実施の形態１の場合と同様に制御し、かつデータ書込回路５１ｂに代えて、プルアップ回路５３を含んだデータ書込回路５１ａを配置して、ビット線ＢＬを電源電圧Ｖｃｃにプルアップした状態で、実施の形態１と同様のデータ読出を実行することも可能である。
この場合には、列選択結果に応じて、ライトコラム選択ゲートＷＣＳＧは、データ読出時およびデータ書込時の両方においてオンするが、ビット線電流制御トランジスタ６２は、データ書込時においてのみオンする構成とすればよい。
また、詳細な構成は図示しないが、データ読出回路５５ｃに代えて、ライトデータバスＷＤＢの電圧と、ダミーメモリセルＤＭＣの抵抗値Ｒｄに対応して設定される基準電圧との比較結果に応じて読出データＤＯＵＴを生成する差動増幅回路を配置すればよい。
このように、開放型のビット線構成の下でも、実施の形態１およびその変形例１と同様に、データ読出およびデータ書込を実行することができる。
［実施の形態１の変形例３］
実施の形態１の変形例３においては、列選択に関連するゲート回路数の削減が図られる。
図１１は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例３に従う構成を説明するための図である。
図１１を参照して、実施の形態１の変形例３においては、データ入出力線ＩＯおよび／ＩＯによって形成されるデータ入出力線対ＤＩ／ＯＰが配置される。
データ入出力線対ＤＩ／ＯＰとビット線対ＢＬＰ１〜ＢＬＰｍとの間には、コラム選択ゲートＣＳＧ１〜ＣＳＧｍがそれぞれ設けられる。コラム選択ゲートＣＳＧ〜ＣＳＧｍは、選択結果に応じて、列デコーダ２５によって選択的にＨレベルに活性化されるコラム選択線ＣＳＬ１〜ＣＳＬｍの電圧に応じてそれぞれオン／オフする。すなわち、コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、データ読出時およびデータ書込時の両方において、列選択結果に応じて共通にオン／オフ制御される。
なお、コラム選択ゲートＣＳＧ１〜ＣＳＧｍについても同様に、総括的に表現する場合には符号ＣＳＧを用いることとする。
データ読出を高速化するためのリードゲートは、共通リードゲートＲＣＧとして、リードデータバス対ＲＤＢＰとデータ入出力線対ＤＩ／ＯＰとの間に結合される。データ入出力線対ＤＩ／ＯＰとライトデータバス対との間には、ライト選択ゲートＷＣＧがさらに設けられる。
メモリアレイ１０および読出／書込制御回路６０の構成は、図２の場合と同様であるので詳細な説明は繰返さない。また、データ書込回路５１ａおよびデータ読出回路５５ａの構成および動作も、既に説明したとおりであるので詳細な説明は繰返さない。
リードゲートＲＣＧは、リードデータバスＲＤＢと接地電圧Ｖｓｓとの間に直列に結合されるＮ型ＭＯＳトランジスタＱｃ１およびＱｃ３と、リードデータバス／ＲＤＢと接地電圧Ｖｓｓとの間に直列に結合されるＮ型ＭＯＳトランジスタＱｃ２およびＱｃ４とを有する。トランジスタＱｃ１およびＱｃ２のゲートには制御信号ＲＥが入力される。トランジスタＱｃ３およびＱｃ４のゲートは、データ入出力線／ＩＯおよびＩＯとそれぞれ接続される。
このような構成とすることにより、制御信号ＲＥがＨレベルに活性化されるデータ読出時においては、コラム選択ゲートＣＳＧおよびデータ入出力線対ＤＩ／ＯＰを介して、選択されたメモリセル列に対応するビット線ＢＬ，／ＢＬによって、リードデータバスＲＤＢ，／ＲＤＢを駆動することができる。
したがって、共通リードゲートＲＣＧをメモリアレイ１０内のメモリセル列で共有して回路面積の削減を図ることができる。共通リードゲートＲＣＧによっても、リードデータバスＲＤＢ，／ＲＤＢにセンス電流Ｉｓを通過させることなく、高速のデータ読出を実行することができる。
ライト選択ゲートＷＣＧは、ライトデータバスＷＤＢとデータ入出力線ＩＯとの間に電気的に結合されるＮ型ＭＯＳトランジスタＱｃ５と、ライトデータバス／ＷＤＢとデータ入出力線／ＩＯとの間に電気的に結合されるＮ型ＭＯＳトランジスタＱｃ６とを有する。トランジスタＱｃ５およびＱｃ６のゲートには制御信号ＳＧが入力される。制御信号ＳＧは、制御信号ＷＥに応じてデータ書込時において活性化される。さらに、データ読出時においても、制御信号ＲＥに応じて制御信号ＳＧを活性化することにより、トランジスタＱｃ５およびＱｃ６をオンして、データ書込回路５１ａ中のプルアップ回路５３によって、選択されたメモリセル列に対応するビット線ＢＬおよび／ＢＬをプルアップして、センス電流Ｉｓを供給することができる。
データ書込時においては、共通リードゲートＲＣＧ内におけるトランジスタＱｃ１およびＱｃ２がターンオフされるため、リードデータバスＲＤＢおよび／ＲＤＢの電圧は、データ入出力線ＩＯおよび／ＩＯとは無関係となる。
一方、制御信号ＳＧの活性化（Ｈレベル）に応答して、ライト選択ゲートＷＣＧ中のトランジスタＱｃ５およびＱｃ６によって、ライトデータバスＷＤＢおよび／ＷＤＢは、データ入出力線ＩＯおよび／ＩＯとそれぞれ電気的に結合される。これにより、選択されたメモリセル列に対応するビット線ＢＬおよび／ＢＬに対して、データ書込電流±Ｉｗを供給することができる。
また、図６の場合と同様に、データ書込回路５１ａおよびデータ読出回路５５ａに代えてデータ書込回路５１ｂおよびデータ読出回路５５ｂを配置するとともに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのプリチャージ電圧を電源電圧Ｖｃｃとすることによって、実施の形態１の変形例１と同様に、ビット線における電圧低下速度に応じたデータ読出を実行することも可能である。
さらにこの場合には、データ読出時において、制御信号ＳＧをＬレベルに非活性化して、ライト選択ゲートＷＣＧをオフする必要がある。たとえば、制御信号ＳＧに代えて制御信号ＷＥを直接用いて、トランジスタＱｃ５およびＱｃ６のゲートに入力すればよい。
［実施の形態２］
実施の形態２においては、製造ばらつきに起因するメモリセルの磁気特性の変動に対応してデータ書込マージンを確保するための、データ書込電流の調整を実行する構成について説明する。
図１２は、実施の形態２に従うデータ書込回路の構成を示す回路図である。
図１２を参照して、実施の形態２に従うデータ書込回路は、図３に示したデータ書込回路５１ａの構成と比較して、さらにデータ書込電流調整回路２００を備える点で異なる。
データ書込電流調整回路２００は、データ書込電流供給回路５２中の電流源１５３の電流量を制御するための基準電圧Ｖｒｗを出力する。データ書込電流供給回路５２は、電流源１５３に相当する、ゲートに基準電圧Ｖｒｗの入力を受けるＮチャネルＭＯＳトランジスタを有する。したがって、データ書込電流供給回路５２において、トランジスタ１５２との間でカレントミラーを構成するトランジスタ１５１によってノードＮｗ０に供給される電流量、すなわちデータ書込電流±Ｉｗの電流量は、基準電圧Ｖｒｗに応じて調整することができる。
データ書込電流調整回路２００は、外部から基準電圧Ｖｒｅ１を入力するための基準電圧外部入力端子２０２と、テストモード時／通常モード時において、基準電圧Ｖｒｗの生成を切換えるためのテストモードエントリ信号ＴＥを入力するためのテスト入力端子２０４と、内部で基準電圧Ｖｒｉ１を発生するための内部基準電圧発生回路２０６とを含む。
データ書込電流調整回路２００は、さらに、基準電圧外部入力端子２０２とノードＮｆ１との間に結合されるトランスファーゲートＴＧｆ１と、内部基準電圧発生回路２０６とノードＮｆ１との間に配置されるトランスファーゲートＴＧｆ２とを含む。トランスファーゲートＴＧｆ１およびＴＧｆ２は、テストモードエントリ信号ＴＥに応じて、相補的にオンする。ノードＮｆ１は、電流源１５３に相当するＮチャネルＭＯＳトランジスタのゲートと結合される。
このような構成とすることにより、テストモードエントリ信号ＴＥがＬレベルに非活性化される通常動作時においては、トランスファーゲートＴＧｆ２およびトランスファーゲートＴＧｆ１は、それぞれオンおよびオフする。したがって、内部基準電圧発生回路２０６が生成した基準電圧Ｖｒｉ１が、基準電圧Ｖｒｗとして電流源１５３に相当するトランジスタのゲートに入力される。
一方、テストモードエントリ信号ＴＥがＨレベルに活性化されるテスト動作時においては、トランスファーゲートＴＧｆ１およびトランスファーゲートＴＧｆ２は、それぞれオンおよびオフされる。これにより、基準電圧外部入力端子２０２に外部より印加された基準電圧Ｖｒｅ１が、電流源１５３に相当するトランジスタのゲートに入力される。
したがって、テストモード時においては、テストモードエントリ信号ＴＥを活性化することにより、外部から任意の電圧レベルの基準電圧Ｖｒｅ１を入力して、データ書込マージンのテストを実行することができる。これにより、ＭＴＪメモリセルの磁気特性における製造ばらつきを補償して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを実行することができる。この調整テストは、たとえばデータ書込電流±Ｉｗを規格値から徐々に下げていき、すべてのＭＴＪメモリセルにおいて所望のデータ書込マージンが確保されているかどうかを確認すればよい。
内部基準電圧発生回路２０６が生成する電圧Ｖｒｉ１のレベルは、このような調整テストによって判明した基準電圧Ｖｒｗの適正値に設定すればよい。
これにより、製造ばらつきに起因するＭＴＪメモリセルの磁気特性の変動を補償して、適正なデータ書込電流量に基づいて通常動作時におけるデータ書込動作を実行することが可能となる。
図１３は、実施の形態２に従うワード線ドライバの構成例を示す回路図である。
図１３を参照して、実施の形態２に従うワード線ドライバは、ライトワード線ＷＷＬ１〜ＷＷＬｎに対応してそれぞれ設けられるライトワードドライバＷＷＤ１〜ＷＷＤｎを有する。ライトワードドライバＷＷＤ１〜ＷＷＤｎの各々は、たとえばインバータで構成される。なお、以下においては、ライトワードドライバＷＷＤ１〜ＷＷＤｎを総括的に記載する場合には、符号ＷＷＤを単に用いることとする。
行デコーダ２０は、ロウアドレスＲＡに応じて、ロウデコード信号ＲＤ１〜ＲＤｎのうちの選択行に対応する１つをＬレベルに活性化する。ロウデコード信号ＲＤ１〜ＲＤｎは、ワード線ドライバ３０に伝達される。ワード線ドライバ３０において、ライトワードドライバＷＷＤ１〜ＷＷＤｎは、ロウデコード信号ＲＤ１〜ＲＤｎをそれぞれ受けて、対応するロウデコード信号がＬレベルに活性化された場合において、対応するライトワード線ＷＷＬを選択状態（Ｈレベル）に活性化する。
ワードドライバＷＷＤ１〜ＷＷＤｎは、データ書込時において、選択行に対応するライトワード線ＷＷＬに対して、データ書込電流Ｉｐを供給する。
ワード線ドライバ３０は、さらに、ワードドライバＷＷＤ１〜ＷＷＤｎにデータ書込電流Ｉｐを供給するためのデータ書込電流供給回路３２と、データ書込電流Ｉｐの電流量を調整するためのデータ書込電流調整回路２１０とをさらに有する。
データ書込電流供給回路３２は、ノードＮｐ０およびＮｐ１と電源電圧Ｖｃｃとの間にそれぞれ電気的に結合されるＰチャネルＭＯＳトランジスタ３３ａおよび３３ｂと、ノードＮｐ１と接地電圧Ｖｓｓとの間に電気的に結合されるＮチャネルＭＯＳトランジスタ３４とを有する。ノードＮｐ０には、各ライトワードドライバＷＷＤに供給されるデータ書込電流Ｉｐが伝達される。
ノードＮｐ１は、トランジスタ３３ａおよび３３ｂのゲートと電気的に結合される。トランジスタ３４のゲートにはデータ書込電流調整回路が出力する基準電圧Ｖｒｐが入力される。これにより、トランジスタ３４は、基準電圧Ｖｒｐに応じた電流量を流す電流源として動作する。一方、トランジスタ３３ａ、３３ｂおよび３４によってカレントミラー回路が構成されるので、データ書込電流供給回路３２によってノードＮｐ０に供給される電流量、すなわちデータ書込電流Ｉｐの電流量を、データ書込電流調整回路２１０が出力する基準電圧Ｖｒｐに応じて調整することができる。
データ書込電流調整回路２１０は、図１２で説明したデータ書込電流調整回路２００と同様の構成を有する
すなわち、データ書込電流調整回路２１０は、外部から基準電圧Ｖｒｅ２を入力するための基準電圧外部入力端子２１２と、テストモードエントリ信号ＴＥを入力するためのテスト入力端子２１４と、内部で基準電圧Ｖｒｉ２を発生するための内部基準電圧発生回路２１６とを含む。
データ書込電流調整回路２１０は、さらに、基準電圧外部入力端子２１２とノードＮｆ２との間に結合されるトランスファーゲートＴＧｆ３と、内部基準電圧発生回路２１６とノードＮｆ２との間に配置されるトランスファーゲートＴＧｆ４とを含む。トランスファーゲートＴＧｆ３およびＴＧｆ４は、テストモードエントリ信号ＴＥに応じて、相補的にオンする。ノードＮｆ２は、電流源として動作するトランジスタ３４のゲートと結合される。
したがって、通常動作時およびテストモード時のそれぞれにおいて、テストモードエントリ信号ＴＥに応じて、内部基準電圧発生回路２１６が生成した基準電圧Ｖｒｉ２および基準電圧外部入力端子２１２に外部より印加された基準電圧Ｖｒｅ２が、トランジスタ３４のゲートに入力される。
この結果、テストモード時においては、外部から任意の電圧レベルの基準電圧Ｖｒｅ２を入力して、データ書込マージンのテストを実行することができる。これにより、ＭＴＪメモリセルの磁気特性における製造ばらつきを補償して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを容易に実行することができる。この調整テストは、たとえばデータ書込電流Ｉｐを規格値から徐々に下げていき、すべてのＭＴＪメモリセルにおいて所望のデータ書込マージンが確保されているかどうかを確認すればよい。
内部基準電圧発生回路２１６が生成する電圧Ｖｒｉ２のレベルは、このような調整テストによって判明した基準電圧Ｖｒｗの適正値に設定すればよい。
これにより、製造ばらつきに起因するＭＴＪメモリセルの磁気特性の変動を補償して、適正なデータ書込電流量に基づいて通常動作時におけるデータ書込動作を実行することが可能となる。
［実施の形態２の変形例］
図１４は、実施の形態２の変形例に従うデータ書込電流調整回路２３０の構成を示す回路図である。
図１４を参照して、データ書込電流調整回路２３０は、データ書込電流の電流量を調整するための基準電圧Ｖｒｅｆを出力する。なお、図１４に示すデータ書込電流調整回路２３０は、ビット線に対するデータ書込電流±Ｉｗを調整するためのデータ書込電流調整回路２００およびライトワード線に対するデータ書込電流Ｉｐを調整するためのデータ書込電流調整回路２１０のいずれとも置き換えて適用することができる。
図１４を参照して、データ書込電流調整回路２３０は、チューニング入力部２３１ａと、チューニング入力部２３１ａに対する設定に応じて基準電圧Ｖｒｅｆを調整する電圧調整部２３１ｂとを有する。
電圧調整部２３１ｂは、基準電圧Ｖｒｅｆを生成するノードＮｔ１と電源電圧Ｖｃｃとの間に電気的に結合されるＰチャネルＭＯＳトランジスタ２３２と、ノードＮｔ２の電圧と所定電圧Ｖｒｅｆ０との間の電圧差を増幅してトランジスタ２３２のゲートに対して出力するオペアンプ２３４とを有する。
電圧調整部２３１ｂは、さらに、ノードＮｔ１およびＮｔ２の間に電気的に結合されるＰチャネルトランジスタ２４０と、ノードＮｔ２と接地電圧Ｖｓｓとの間に直列に結合されるＰチャネルＭＯＳトランジスタ２４１、２４２、２４３および２４４とを有する。トランジスタ２４０〜２４４のゲートは接地電圧Ｖｓｓと結合される。これにより、トランジスタ２４０〜２４４は、抵抗素子として作用する。
オペアンプ２３４によってトランジスタ２３２のゲート電圧を制御することによって、ノードＮｔ２の電圧が所定電圧Ｖｒｅｆ０と等しくなるように基準電圧Ｖｒｅｆの電圧レベルは制御される。所定電圧Ｖｒｅｆ０は、基準電圧Ｖｒｅｆを考慮して設定される。
ここで、ノードＮｔ２の電圧Ｖαは、基準電圧Ｖｒｅｆを抵抗素子として作用するトランジスタ２４０〜２４４で分圧して得られる。この分圧比をα（α＝Ｖｒｅｆ／Ｖα）と定義すると、基準電圧Ｖｒｅｆは、オペアンプ２３４に入力される所定電圧Ｖｒｅｆ０を用いて、Ｖｒｅｆ＝α・Ｖｒｅｆ０で示される。
分圧比αは、チューニング入力部２３１ａに対する入力に応じて設定される、ノードＮｔ１と接地電圧Ｖｓｓとの間の抵抗値と、ノードＮｔ２と接地電圧Ｖｓｓとの間の抵抗値との比によって決定される。
このように、基準電圧Ｖｒｅｆを直接プログラムせず、オペアンプ２３４に対する入力電圧に関する分圧比αをプログラムすることによって、基準電圧Ｖｒｅｆの応答性およびノイズ耐性を高めることができる。
チューニング入力部２３１ａは、トランジスタ２４１〜２４３の各々と並列に設けられる、プログラム素子であるヒューズ素子と、トランスファーゲートとの組を有する。たとえば、トランジスタ２４１と並列に、トランスファーゲートＴＧｔ１およびヒューズ素子２５１が直列に接続されて配置される。トランジスタ２４２に対しては、直列に接続されるトランスファーゲートＴＧｔ２およびヒューズ素子２５２が配置される。同様に、トランジスタ２４３と並列に、直列に接続されるトランスファーゲートＴＧｔ３およびヒューズ素子２５３が配置される。
ヒューズ素子２５１〜２５３に直接外部からレーザ光を入射する、あるいはブロー入力ノード２８１〜２８３を介して外部から高電圧信号を入力することによって、ヒューズをブローすることができる。
チューニング入力部２３１ａは、さらに、データ書込電流のチューニングテスト実行時に活性化される制御信号ＴＴを受ける入力端子２７０と、チューニングテスト信号ＴＶ１〜ＴＶ３をそれぞれ入力するための入力端子２７１〜２７３と、制御信号ＴＴおよびチューニングテスト信号ＴＶ１のレベルに応じてトランスファーゲートＴＧｔ１のオン／オフを制御するための論理ゲート２６１と、制御信号ＴＴおよびチューニングテスト信号ＴＶ２のレベルに応じてトランスファーゲートＴＧｔ２のオン／オフを制御するための論理ゲート２６２と、制御信号ＴＴおよびチューニングテスト信号ＴＶ３のレベルに応じてトランスファーゲートＴＧｔ３のオン／オフを制御するための論理ゲート２６３とを有する。
通常動作時においては、制御信号ＴＴはＬレベルに非活性化されるので、論理ゲート２６１〜２６３の出力信号はそれぞれＨレベルに設定される。これに応答して、トランスファーゲートＴＧｔ１〜Ｔｇｔ３はいずれもオンするので、分圧比αは、ヒューズ素子２５１〜２５３に対するブロー有／無に応じて決定される。
チューニング入力部２３１ａにおいては、入力端子２７０〜２７３への入力信号によって論理ゲート２６２〜２６４の出力信号をＬレベルに設定し、対応するトランスファーゲートＴＧｔ１，ＴＧｔ２，ＴＧｔ３をオフさせることによって、擬似的にヒューズブローを行なった状態を作り出すことができる。
たとえば、制御信号ＴＴを活性化（Ｈレベルへ）してチューニングテストを実行する場合において、チューニングテスト信号ＴＶ１をＨレベルに活性化することによって、トランスファーゲートＴＧｔ１をオフすることができ、ヒューズ素子２５１をブローしたのと等価な状態を作り出すことができる。
同様に、ヒューズ素子２５２および２５３に対しても、擬似的にブローされた状態を設定することができる。
したがって、入力端子２７０〜２７３に入力される制御信号ＴＴおよびチューニングテスト信号ＴＶ１〜ＴＶ３によって、分圧比αを変化させて、データ書込電流を調整するための基準電圧Ｖｒｅｆを可変に設定することができる。
したがって、チューニングテスト時においては、実際にヒューズブローを行なうことなく、可逆的に分圧比αを調整して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを容易に実行することができる。
チューニングテスト終了後においては、テスト結果に基づいてヒューズ素子を実際にブローすることにより、適切なデータ書込電流を得るための基準電圧Ｖｒｅｆをチューニング入力部２３１ａに不揮発的にプログラムすることができる。この結果、データ書込電流調整回路２３０は、通常動作時においては、プログラムされた適切な基準電圧Ｖｒｅｆを生成するので、ＭＴＪメモリセルの磁気特性における製造ばらつきを補償して、通常動作時におけるデータ書込動作を実行することが可能となる。
なお、図１４においては、外部から基準電圧を入力するための、基準電圧外部入力端子２０２（２１２）および２０４（２１４）と、トランスファーゲートＴＧｆ１（ＴＧｆ３）およびＴＧｆ２（ＴＧｆ４）とを併有する構成を示しているが、これらの要素を省略して、基準電圧Ｖｒｅｆを直接トランジスタ１５３（３４）のゲートに入力する構成としてもデータ書込電流のチューニングテストを実行できる。
このような構成とすることにより、図１２および図１３に示したデータ書込電流調整回路２００および２１０の構成と比較して、デジタル信号の入力のみでチューニングテストを効率的に実行することができる。また、データ書込電流調整回路２００および２１０中の内部基準電圧発生回路２０６および２１６の出力電圧調整に相当する調整を行なう必要がないので、調整負荷が軽減される。
なお、分圧比αを設定するためのトランジスタの数は、図１３に示された例に限られず、任意の複数個設けることができる。この場合においては、任意の複数個設けられた抵抗素子として機能するトランジスタと並列に、同様に制御されるトランスファーゲートとヒューズ素子との組および制御信号の入力端子を設ければ、基準電圧Ｖｒｅｆの設定レベルをさらに細密化することができる。
また、図１４の構成においては、プログラム素子として、ブロー入力後に切断状態となるヒューズ素子を用いる構成を例示したが、ブロー入力後に導通状態となる、いわゆるアンチヒューズ素子を用いることも可能である。この場合には、チューニングテストを実行するためのトランスファーゲート（図１４におけるＴＧｔ１〜ＴＧｔ３）の各々を、アンチヒューズ素子と並列に設ければ、同様の効果を得ることができる。
なお、実施の形態２およびその変形例で説明したデータ書込電流の調整は、実施の形態１およびその変形例で説明したリードゲートを介したデータ読出を実行するＭＲＡＭデバイスだけでなく、一般的な構成のＭＲＡＭデバイスに適用することが可能である。
図１５には、リードゲートを用いずにデータ読出を実行するＭＲＡＭデバイスの構成例が示される。
図１５を図２と比較して、図１５に示される構成においては、メモリセル列にそれぞれ対応して、コラム選択ゲートＣＳＧ１〜ＣＳＧｍが配置される。各コラム選択ゲートは、列選択結果に応じて、対応するビット線対ＢＬＰとデータ入出力線対ＤＩ／ＯＰとの間を結合する。たとえば、コラム選択ゲートＣＳＧ１は、コラム選択線ＣＳＬ１の電圧に応じて、データ入出力線対ＤＩ／ＯＰを構成するデータ入出力線ＩＯおよび／ＩＯを、対応するビット線対ＢＬＰ１を構成するビット線ＢＬ１および／ＢＬ１とそれぞれ結合する。
データ入出力線対ＤＩ／ＯＰに対するデータ書込電流±Ｉｗの供給は、図１０で説明したデータ書込回路５１ｂによって実行することができる。データ書込回路５１ｂに含まれるデータ書込電流供給回路５２中の電流源１５３の電流量を調整するために、図１２および図１４にそれぞれ示したデータ書込電流調整回路２００もしくは２３０を設けることにより、同様のデータ書込電流の調整を実行することができる。
また、ライトワード線ＷＷＬに対するデータ書込電流Ｉｐは、ワード線ドライバ３０によって実行されるが、ワード線ドライバ３０の構成に、図１３で説明した構成を適用することによって、実施の形態２と同様のデータ書込電流の調整を行なうことができる。
図１５に示される構成のＭＲＡＭデバイスにおいては、データ読出時におけるセンス電流Ｉｓをデータ読出回路５５ｄによって供給する必要がある。
データ読出回路５５ｄは、電源電圧Ｖｃｃを受けて内部ノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、内部ノードＮｓ１とノードＮｒ１との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ２とノードＮｒ２との間に電気的に結合されるＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。
トランジスタ１６３および１６４のゲートには基準電圧Ｖｒｒが与えられる。電流源１６１および１６２の供給電流量および基準電圧Ｖｒｒは、センス電流Ｉｓの電流量に応じて設定される。抵抗１６６および１６７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。さらに、ノードＮｒ１およびＮｒ２は、データ入出力線ＩＯおよび／ＩＯとそれぞれ結合される。
このような構成とすることにより、データ読出回路５５ｄは、データ読出時において、データ入出力線ＩＯおよび／ＩＯの各々にセンス電流Ｉｓを供給する。さらに、コラム選択ゲートおよびビット線対を介して接続されるＭＴＪメモリセルの記憶データのレベルに応じて、データ入出力線ＩＯおよび／ＩＯにそれぞれ生じる電圧変化に応じて、読出データＤＯＵＴを出力する。
［実施の形態３］
実施の形態３においては、データ書込電流を流すためのビット線ＢＬおよびライトワード線ＷＷＬを、複数の配線層にわたって形成する構成について説明する。
図１６は、本発明の実施の形態３に従うビット線の配置を説明するブロック図である。
図１６を参照して、メモリアレイ１０に対するデータ読出およびデータ書込は、図１５と同様の構成に基づいて、データ書込回路５１ｂおよびデータ読出回路５５ｄによって、データ入出力線対ＤＩ／ＯＰを介して実行されるものとする。
メモリセル列のそれぞれに対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを形成するビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍ、コラム選択ゲートＣＳＧ１〜ＣＳＧｎおよびコラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。
ビット線ＢＬ１〜ＢＬｍと、ビット線／ＢＬ１〜／ＢＬｍとは、異なる配線層に形成される。たとえば、ビット線ＢＬ１〜ＢＬｍの各々は、金属配線層Ｍ３に形成され、ビット線／ＢＬ１〜／ＢＬｍの各々は、金属配線層Ｍ４に形成される。
メモリセルＭＣは、各ビット線対を形成する一方のビット線ＢＬとそれぞれ結合される。一方、ダミーメモリセルＤＭＣは、各ビット線対を形成する他方のビット線／ＢＬとそれぞれ結合される。
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられるイコライズトランジスタ６２−１〜６２−ｍを有する。イコライズトランジスタ６２は、ビット線イコライズ信号ＢＬＥＱに応答して、異なる金属配線層に形成されたビット線ＢＬと／ＢＬとの間を短絡する。ビット線イコライズ信号ＢＬＥＱは、実施の形態１で説明したのと同様に、活性化／非活性化される。
したがって、データ書込時において、ビット線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬをそれぞれ異なる方向に流れる往復電流として供給される。したがって、実施の形態１と同様に、データ書込電流供給回路５２を含むデータ書込回路５１ｂの構成を適用することができる。
この結果、実施の形態１と同様に、イコライズトランジスタ６２によって、データ書込電流±Ｉｗのリターンパスを設けることができるので、読出／書込制御回路６０側にデータ書込電流をシンクさせる構成を特別に配置する必要がなく、周辺回路のレイアウトを縮小することが可能となる。
図１７は、実施の形態３に従うビット線の第１の配置例を示す構造図である。
図１７を参照して、ライトワード線ＷＷＬは、金属配線層Ｍ２に形成される。ビット線対ＢＬＰは、金属配線層Ｍ３に形成されるビット線ＢＬと、金属配線層Ｍ４に形成されるビット線／ＢＬとを有する。このように、ビット線ＢＬおよび／ＢＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。ビット線ＢＬおよび／ＢＬは、メモリアレイ１０の端部においてイコライズトランジスタ６２によって電気的に結合されて、データ書込電流を流す。
したがって、データ書込時におけるデータ書込電流±Ｉｗは、ビット線ＢＬおよび／ＢＬのそれぞれにおいて、異なる方向に流される。したがって、磁気トンネル接合部ＭＴＪにおいて、データ書込電流±Ｉｗによって生じるデータ書込磁界は、ビット線ＢＬによって生じる磁界と、ビット線／ＢＬによって生じる磁界とが強め合う方向に作用する。これにより、データ書込時におけるデータ書込電流±Ｉｗを低減することができる。これにより、ＭＲＡＭデバイスの消費電流の削減、ビット線電流密度の低下による信頼性の向上およびデータ書込時における発生磁界ノイズの低減を行なうことができる。
反対に、他のメモリセルを含む周辺部においては、ビット線ＢＬおよび／ＢＬｂによってそれぞれ生じる磁界は、互いにキャンセルする方向に作用する。この結果、データ書込時における磁界ノイズをさらに抑制することができる。
図１８は、実施の形態３に従うビット線の第２の配置例を示す構造図である。
図１８を参照して、ライトワード線ＷＷＬは、金属配線層Ｍ３に配置される。ビット線ＢＬおよび／ＢＬは、磁気トンネル接合部ＭＴＪを上下方向に挟むように、異なる金属配線層Ｍ２およびＭ４にそれぞれ配置される。このような構成としても、データ書込電流±Ｉｗによって生じる磁界の方向は図１７の場合と同様である。したがって、図１７に示す構造を採用した場合と同様の効果を得ることができる。
再び図１６を参照して、実施の形態３においては、データ書込時にデータ書込電流を供給する、データ書込回路５１ｂおよびライトワード線ＷＷＬを活性化するワード線ドライバ３０に対して、ＭＲＡＭデバイス１に対して外部から供給される外部電源電圧Ｅｘｔ．Ｖｃｃを直接供給する。
ＭＲＡＭデバイス１は、さらに、外部電源電圧Ｅｘｔ．Ｖｃｃを降圧して内部電源電圧Ｉｎｔ．Ｖｃｃを生成する電圧降下回路（ＶＤＣ：Voltage Down Converter）７を備える。
電圧降下回路７が生成する内部電源電圧Ｉｎｔ．Ｖｃｃは、データ読出回路５５ｄ、列デコーダ２５、コントロール回路５および行デコーダ２０等の、データ読出およびアドレス処理を行なう内部回路に供給される。
このような構成とすることにより、データ書込時において、比較的大きなデータ書込電流±Ｉｗを供給するデータ書込回路およびライトワード線ＷＷＬにデータ書込電流Ｉｐを供給するワード線ドライバを外部から印加される外部電源電圧Ｅｘｔ．Ｖｃｃによって駆動して、これらのデータ書込電流を速やかに供給することができる。
一方、データ書込電流を供給する回路以外の内部回路については、降圧された内部電源電圧Ｉｎｔ．Ｖｃｃによって駆動することによって、これらの内部回路における消費電力の削減および、高集積化のためのデバイス微細化に対応した信頼性の確保を図ることができる。
［実施の形態３の変形例１］
図１９は、実施の形態３の変形例１に従うビット線の配置を説明する概念図である。
図１９を参照して、各ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬは、金属配線層Ｍ３およびＭ４を用いて、メモリアレイ１０中の領域ＣＲＳで交差するように設けられる。
すなわち、図１９に示される構成においては、領域ＣＲＳの左側領域においては、ビット線ＢＬおよび／ＢＬは、金属配線層Ｍ３およびＭ４にそれぞれ配置された配線によって形成される。一方、領域ＣＲＳの右側領域においては、ビット線ＢＬおよび／ＢＬは、金属配線層Ｍ４およびＭ３にそれぞれ配置された配線によって形成される。
金属配線層Ｍ３およびＭ４にそれぞれ形成されたビット線ＢＬに対応する配線同士は、領域ＣＲＳにおいて結合される。同様に、金属配線層Ｍ３およびＭ４にそれぞれ形成されたビット線／ＢＬに対応する配線同士は、領域ＣＲＳにおいて結合される。
ビット線ＢＬおよび／ＢＬは、いずれか一方の金属配線層において、メモリセルＭＣと結合される。図１８においては、構造的に磁気トンネル接合部ＭＴＪとの距離が小さい、より下層側の金属配線層Ｍ３において、ビット線ＢＬおよび／ＢＬは、メモリセルＭＣと結合される。
このように、同一メモリセル列に属するメモリセルＭＣは、ビット線ＢＬおよび／ＢＬのいずれかと結合される。したがって、各メモリセル列に対応して、ビット線ＢＬと結合されるダミーメモリセルＤＭＣとビット線／ＢＬと結合されるダミーメモリセルＤＭＣとが配置される。ビット線ＢＬと結合されるダミーメモリセルＤＭＣに対して共通に、ダミーリードワード線ＤＲＷＬ１が配置される。同様に、ビット線／ＢＬと結合されるダミーメモリセルＤＭＣに対しては、ダミーリードワード線ＤＲＷＬ２が配置される。
イコライズトランジスタ６２−１〜６２−ｍは、メモリセル列に対応してそれぞれ設けられ、ビット線対を構成するビット線ＢＬおよび／ＢＬの間を、ビット線イコライズ信号ＢＬＥＱに応答して結合する。
このような構成とすることにより、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬに対して、イコライズトランジスタ６２によって折返される往復電流を流すことによって、折返し型ビット線構成に基づいたデータ書込を実行することができる。
このように、図１９に示されるビット線の配置においては、ビット線対を構成するビット線ＢＬおよび／ＢＬの各々に対して結合されるメモリセルの数を同等できるので、同一ビット線対ＢＬＰを形成するビット線ＢＬおよび／ＢＬ間におけるＲＣ負荷のアンバランスを是正することができる。さらに、ダミーリードセルを用いて、折返し型ビット線構成に基づいた、データ読出動作を実行できるので、データ読出時における動作マージンの向上をさらに達成することができる。
その他の部分の構成およびデータ読出時およびデータ書込時における基本動作は、図１５の場合と同様であるので、詳細な説明は繰返さない。
［実施の形態３の変形例２］
以下においては、ライトワード線ＷＷＬを複数の金属配線層を用いて形成した場合の構成について説明する。
図２０は、実施の形態３の変形例２に従うライトワード線ＷＷＬの配置を説明する構造図である。
図２０を参照して、ライトワード線ＷＷＬは、金属配線層Ｍ２に形成されるＷＷＬｌと、第４の金属配線層Ｍ４に形成されるＷＷＬｕとを含む。サブライトワード線ＷＷＬｕおよびＷＷＬｌは、磁気トンネル接合部ＭＴＪを上下方向に挟むように配置される。
図２１は、同一のライトワード線を形成するサブワード線間の結合を説明する概念図である。
図２１（ａ）および（ｂ）を参照して、同一のライトワード線ＷＷＬを形成するサブワード線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の端部において電気的に結合される。これにより、データ書込電流Ｉｐをサブワード線ＷＷＬｕおよびＷＷＬｌを用いて往復電流として流すことができる。
図２１（ａ）においては、スルーホール１４４に配設される金属配線１４５を介してサブライトワード線ＷＷＬｕおよびＷＷＬｌが電気的に結合される構成が示される。
また、図２１（ｂ）に示されるように、サブライトワード線ＷＷＬｕおよびＷＷＬｌの間に電気的に結合されるＭＯＳトランジスタで形成されるライトワード線電流制御スイッチＴＳＷを、両者の間を短絡するために配置することも可能である。
このような構成とすることによって、同一のワード線ＷＷＬを形成するサブワード線ＷＷＬｕおよびＷＷＬｌに対して、データ書込電流Ｉｐを折返して互いに逆方向の電流として流すことが可能となる。
再び図２０を参照して、サブライトワード線ＷＷＬｌおよびＷＷＬｕにそれぞれ逆方向のデータ書込電流Ｉｐを流すことにより、図１６および図１７の場合と同様に、サブライトワード線ＷＷＬｕおよびＷＷＬｌによって磁気トンネル接合部ＭＴＪにそれぞれ生じるデータ書込磁界は、同一方向に作用する。
また、他のメモリセルを含む周辺部においては、これらのサブライトワード線ＷＷＬｕおよびＷＷＬｌによってそれぞれ生じる磁界は、互いにキャンセルする方向に作用する。これにより、同じ電流値でも、より大きなデータ書込磁界を磁気トンネル接合部ＭＴＪに印加することができる。この結果、所望のデータ書込磁界を発生するのに必要なデータ書込電流は低減される。
これにより、ＭＲＡＭデバイスの消費電流の削減、ライトワード線ＷＷＬの電流密度の低減による動作信頼性の向上、およびデータ書込時における発生磁界ノイズ低減を同様に実現することができる。
［実施の形態３の変形例３］
図２２は、実施の形態３の変形例３に従うライトワード線の配置を説明する図である。
図２２を参照して、行方向に沿ったメモリアレイ１０の一端において、行デコーダ２０およびワード線ドライバ３０に含まれるライトワードドライバＷＷＤ１〜ＷＷＤｎが設けられる。ライトワードドライバＷＷＤ１〜ＷＷＤｎは、ライトワード線ＷＷＬ１〜ＷＷＬｎに対応してそれぞれ設けられ、行デコーダ２０のデコード結果に応じて、対応するライトワード線ＷＷＬを活性化して、データ書込電流Ｉｐを供給する。
各ライトワード線ＷＷＬは、図２０および２１（ａ）に示される構造で配置される。すなわち、同一のライトワード線ＷＷＬを形成するサブライトワード線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の他端において、スルーホールを介して金属配線１４５によって電気的に結合される。
ライトワードドライバＷＷＤ１〜ＷＷＤｎは、対応するライトワード線ＷＷＬのうち、サブライトワード線の一方ＷＷＬｕにデータ書込電流Ｉｐを供給する。同一のライトワード線ＷＷＬを形成する他方のサブライトワード線ＷＷＬｌは、メモリアレイ１０の一端（ライトワードドライバＷＷＤ側）において、接地電圧Ｖｓｓと結合される。
このような構成とすることにより、データ書込において、選択されたメモリセル列に対応するワード線ＷＷＬにおいて、サブライトワード線ＷＷＬｕおよびＷＷＬｌを用いて、折返された往復電流としてデータ書込電流Ｉｐを流すことができる。なお、ライトワードドライバＷＷＤおよび接地電圧Ｖｓｓとサブライトワード線ＷＷＬｕおよびＷＷＬｌとの間の接続関係を入れ替えて、サブライトワード線ＷＷＬｌをライトワードドライバＷＷＤと結合し、サブライトワード線ＷＷＬｕを接地電圧Ｖｓｓと結合する構成とすることも可能である。
［実施の形態３の変形例４］
図２３は、実施の形態３の変形例４に従うライトワード線の配置を説明する図である。
図２３を参照して、実施の形態３の変形例４に従う構成においては、各ライトワード線ＷＷＬに対応して設けられるライトワードドライバＷＷＤが、メモリアレイ１０の両端に分割配置される。したがって、行デコーダも、奇数行に対応するライトワードドライバを活性化するための行デコーダ２０ａと、偶数行に対応するライトワードドライバを制御するための行デコーダ２０ｂとに分割配置される。
既に説明したように、ライトワードドライバＷＷＤは、データ書込電流Ｉｐを供給するトランジスタを含む構成となるため、比較的大きなサイズを必要とする。したがって、このようにライトワードドライバＷＷＤをメモリアレイの両側に分割して配置することによって、２行分のレイアウトピッチを活用して、ライトワードドライバＷＷＤを配置できる。これにより、行方向におけるライトワード線ＷＷＬの配置をより集積化することができ、効率的にメモリアレイ１０の低面積化を図ることが可能となる。
その他の部分の構成および動作については、図２２の場合と同様であるので詳細な説明は繰返さない。
［実施の形態３の変形例５］
図２４は、実施の形態３の変形例５に従うライトワード線の配置を説明する図である。
図２４を参照して、実施の形態３の変形例５に従う構成においては、同一のワード線ＷＷＬを形成するサブライトワード線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の一端（行デコーダ２０側）において、メモリセル行に対応してそれぞれ設けられるライトワード線電流制御スイッチＴＳＷによって電気的に結合される。
図２４には、一例として、ライトワード線ＷＷＬ１およびＷＷＬ２に対応してそれぞれ設けられるライトワード線電流制御スイッチＴＳＷ１およびＴＳＷ２が代表的に示される。ライトワード線電流制御スイッチＴＳＷは、行デコーダ２０によって制御されて、対応するメモリセル行が選択された場合において、ターンオンされる。
同一のライトワード線ＷＷＬを形成するサブライトワード線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の他端において、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ結合される。したがって、行選択結果に基づいて、ライトワード線電流制御スイッチＴＳＷがオンすることによって、対応するライトワード線ＷＷＬを構成するサブライトワード線ＷＷＬｕおよびＷＷＬｌに、往復のデータ書込電流Ｉｐを流すことができる。これにより、実施の形態３の変形例３および４と同様の効果を得ることができる。
対応するライトワード線電流制御スイッチＴＳＷがターンオフする期間においては、サブライトワード線ＷＷＬｕおよびＷＷＬｌのそれぞれは、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定される。したがって、ライトワード線ＷＷＬの選択動作終了後に、ライトワード線ＷＷＬの電圧をスタンバイ状態もしくは非選択状態に復帰させる動作を高速化することができる。
図２４には、サブライトワード線ＷＷＬｕおよびＷＷＬｌは、メモリアレイ１０の他端において、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ結合される構成を例示したが、これらの接続関係を入れ換て、サブライトワード線ＷＷＬｕおよびＷＷＬｌを接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する構成とすることも可能である。
すなわち、データ書込時において往復のデータ書込電流Ｉｐを流すために、ライトワード線ＷＷＬは長配線化するが、ライトワード線ＷＷＬをサブライトワード線ＷＷＬｕおよびＷＷＬｌに分割して、サブライトワード線のそれぞれを所定の電圧レベルに復帰させる構成とすることにより、データ書込電流を往復電流として流すことによる効果を享受しつつ、スタンバイ状態や非選択状態に復帰する動作を高速化することが可能となる。
なお、実施の形態３の変形例３から５においては、本来データ書込動作には無関係なダミーメモリセルＤＭＣに対しても、メモリセルＭＣに対応するのと同様の構成を有する、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２およびライトワードドライバＤＷＷＤ１，ＤＷＷＤ２と、ライトワード線電流制御スイッチＤＴＳＷ１およびＤＴＳＷ２とのうちの少なくとも一方が配置される。
ただし、ダミーメモリセルＤＭＣに対して、データ書込電流を流す必要はないため、ダミーメモリセルに対応するライトワードドライバＤＷＷＤ１およびＤＷＷＤ２の入力は、電源電圧Ｖｃｃに固定される。したがって、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２は、常時非活性状態（接地電圧Ｖｓｓ）に維持されており、電流が流されることはない。さらに、対応するライトワード線電流制御スイッチＤＴＳＷを構成するＮ型ＭＯＳトランジスタのゲートは、接地電圧Ｖｓｓに固定されて、ターンオフ状態が維持される。
ダミーメモリセルＤＭＣに対応する領域だけ、ライトワード線ＷＷＬを配置しない構成を採用した場合には、形状的な連続性が絶たれてしまうため、ＭＲＡＭデバイスの形成時において形状不良を発生してしまう可能性がある。したがって、データ書込動作が不要なダミーメモリセルに対しても、正規のメモリセルＭＣに対するのと同様の構成を有するライトワード線、ライトワードドライバおよびおよびその周辺回路（図２４におけるライトワード線電流制御スイッチＴＳＷ）を配置することによって、ＭＲＡＭデバイス形成時における形状不良を回避することができる。
なお、実施の形態３およびその変形例に従う、ビット線およびライトワード線の配置を、実施の形態１および２の各々もしくはこれらを組み合わせた構成とすることも可能である。この場合には、データ書込回路およびデータ読出回路の構成を、実施の形態１，２およびこれらの変形例においてそれぞれ説明した構成とすればよい。
［実施の形態４］
図２５は、実施の形態４に従うＭＴＪメモリセルの構成を示す図である。
図２５を参照して実施の形態４に従うＭＴＪメモリセルＭＣＤは、図９０に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図９０に示した構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。
図２６は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
図２６を参照して、半導体主基板ＳＵＢ上に形成されるＮ型ウェルＮＷＬは、アクセスダイオードＤＭのカソードに相当する。半導体基板上にＭＴＪメモリセルを行列状に配置する場合においては、たとえば、同一行に属するＭＴＪメモリセルに対して、Ｎ型ウェルＮＷＬ同士を電気的に結合することによって、リードワード線ＲＷＬを特に設けることなく、図２５に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現できる。
Ｎ型ウェルＮＷＬ上に設けられたＰ型領域ＰＡＲは、アクセスダイオードＤＭのアノードに相当する。Ｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して磁気トンネル接合部ＭＴＪと電気的に結合される。
ライトワード線ＷＷＬおよびビット線ＢＬは、金属配線層Ｍ１および金属配線層Ｍ２にそれぞれ配置される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪと結合するように配置される。
図２７は、ＭＴＪメモリセルＭＣＤに対する読出動作および書込動作を説明するタイミングチャートである。
図２７を参照して、データ書込時においては、リードワード線ＲＷＬ、すなわちＮ型ウェルＮＷＬの電圧は、Ｈレベル（電源電圧Ｖｃｃ）に設定される。データ読出においては、リードワード線ＲＷＬには電流は流れない。
選択されたメモリセルに対応するライトワード線ＷＷＬは、電源電圧Ｖｃｃが印加されて、データ書込電流Ｉｐが流される。また、ビット線ＢＬについても、書込データのデータレベルに応じて、ビット線ＢＬの両端の一方ずつを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定することにより、書込データのデータレベルに応じたデータ書込電流±Ｉｗをビット線ＢＬに流すことができる。
このようにして流されるデータ書込電流Ｉｐおよび±Ｉｗによって、ＭＴＪメモリセルに対するデータ書込が実行される。この場合において、リードワード線ＲＷＬが電源電圧Ｖｃｃに設定されていることから、データ書込時においては、アクセスダイオードＤＭは確実にオフされる。したがって、図９０に示されたＭＴＪメモリセルと比較して、データ書込動作の安定化を図ることができる。
次に、データ読出時の動作について説明する。
データ読出前において、ビット線ＢＬは、接地電圧Ｖｓｓにプリチャージされる。
データ読出の対象となるメモリセルＭＣＤに対応するリードワード線ＲＷＬは、データ読出時において活性状態（Ｌレベル：接地電圧Ｖｓｓ）に駆動される。これに応じて、アクセスダイオードＤＭは順バイアスされるので、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセスダイオードＤＭ〜ＲＷＬ（接地電圧Ｖｓｓ）の経路にセンス電流Ｉｓを流して、データ読出を実行することができる。
具体的には、センス電流Ｉｓによって、ビット線ＢＬに生じる電圧変化を増幅することによって、磁気トンネル接合部ＭＴＪに記憶されたデータの読出を行なうことができる。
なお、図２６に示されるように、ビット線ＢＬと磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線ＢＬを流れるデータ書込電流によって生じる磁界の方が、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界よりも大きい。
したがって、ほぼ同じ強度のデータ書込磁界を磁気トンネル接合部ＭＴＪに与えるためには、ワード線ＷＷＬに対して、ビット線ＢＬよりも大きなデータ書込電流を流す必要がある。ビット線ＢＬおよびライトワード線ＷＷＬは、電気抵抗値を小さくするためにメタル配線層に形成される。しかし、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。
したがって、図２５に示されるＭＴＪメモリセルを半導体基板上に配置する場合には、ライトワード線ＷＷＬの断面積を、より磁気トンネル接合部ＭＴＪに近いビット線ＢＬよりも大きくすることによって、大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。
また、磁気トンネル接合部ＭＴＪとの距離が大きく、より大きなデータ書込電流を流す必要がある金属配線（図２６においてはライトワード線ＷＷＬ）を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅（Ｃｕ）によって形成すればよい。
図２８は、ＭＴＪメモリセルＭＣＤを行列状に配置したメモリアレイの構成を示す概念図である。
図２８を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配することによって、高集積化したＭＲＡＭデバイスを実現することができる。図２８においては、ＭＴＪメモリセルＭＣＤをｎ行×ｍ列に配置する場合が示される。
既に説明したように、各ＭＴＪメモリセルＭＣＤに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
図２９は、ライトワード線ＷＷＬを共有して行列状に配置されたＭＴＪメモリセルによって形成されるメモリアレイの構成を示す概念図である。
図２９を参照して、図２５に示される構成を有するＭＴＪメモリセルＭＣＤに対応する、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向に沿って配置されるが、ライトワード線ＷＷＬは、隣接するメモリセル間で共有される。
たとえば、リードワード線ＲＷＬ１と結合されるＭＴＪメモリセルと、リードワード線ＲＷＬ２と結合されるＭＴＪメモリセルとは、ライトワード線ＷＷＬ１を共有する。
このように、ライトワード線ＷＷＬを共有することによって、メモリアレイ全体におけるライトワード線ＷＷＬの配置本数を削減することができる。これにより、メモリアレイにおけるＭＴＪメモリセルの配置を高集積化して、チップ面積の削減を図ることができる。
また、このように、ライトワード線ＷＷＬの配置本数を削減することによって、図２６に示した金属配線層Ｍ１において、ライトワード線ＷＷＬピッチの配線ピッチを確保することができる。これにより、ライトワード線ＷＷＬの配線幅を容易に広くすることができる。これにより、ライトワード線ＷＷＬの断面積を、磁気トンネル接合部ＭＴＪに対してより近接したビット線ＢＬよりも大きく設定することが容易になる。この結果、エレクトロマイグレーションの発生を抑制してＭＲＡＭデバイスの信頼性向上を容易に図ることが可能となる。
［実施の形態４の変形例］
このような配線の共有は、従来の技術で説明した図９０に示す構成のＭＴＪメモリセルに対しても適用することができる。
図３０は、ＭＴＪメモリセルの実施の形態４の変形例に従う配置を示す概念図である。
図３０においては、図９０に示す構成を有するＭＴＪメモリセルＭＣＤ´が集積配置されたメモリアレイが示される。
図３０を参照して、実施の形態４の変形例においては、行列状に配置されたＭＴＪメモリセルにおいて、列方向に隣接するメモリセルＭＣＤ´は、同一のワード線ＷＬを共有する。たとえば、第１番目のメモリセル行に属するメモリセルＭＣＤ´と、第２番目のメモリセル行に属するメモリセルＭＣＤ´とは、同一のワード線ＷＬ１を共有する。
このような構成とすることにより、メモリアレイ全体におけるワード線ＷＬの本数を削減して、ＭＴＪメモリセルを高集積化して、チップ面積の削減を図ることができる。
再び図９１を参照して、図９０に示されたＭＴＪメモリセルにおいても、ワード線ＷＬと磁気トンネル接合部ＭＴＪとの間の距離は、ビット線ＢＬと磁気トンネル接合部ＭＴＪとの間の距離よりも大きいので、ワード線ＷＬにより大きなデータ書込電流を流す必要が生じる。したがって、このようなＭＴＪメモリセルにおいては、ワード線ＷＬの電流密度低減を図ることが、動作信頼性の確保上重要である。
実施の形態４の変形例においては、より大きなデータ書込電流を流す必要があるワード線ＷＬの配線ピッチを容易に確保できるので、ワード線ＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性向上を図ることができる。また、実施の形態４で説明したのと同様に、より大きなデータ書込電流を流す必要のある配線の材質を耐エレクトロマイグレーション性の高いに選定することによって、ＭＡＲＡデバイスの動作信頼性をさらに高めることができる。
［実施の形態５］
実施の形態５以降においては、リードワード線ＲＷＬおよびライトワード線ＷＷＬを互いに異なる方向に沿って配置する構成とすることによる、メモリアレイの高集積化について説明する。
図３１は、本発明の実施の形態５に従うＭＲＡＭデバイス２の全体構成を示す概略ブロック図である。
図３１を参照して、ＭＲＡＭデバイス２においては、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリアレイ１０上において、行方向および列方向にそれぞれ沿って配置される。
これに対応して、ビット線は、リードビット線ＲＢＬおよびライトビット線ＷＢＬに分割されて、メモリアレイ１０上において、列方向および行方向にそれぞれ沿って配置される。
したがって、ＭＲＡＭデバイス２は、図１に示したＭＲＡＭデバイス１と比較して、ワード線ドライバ３０がリードワード線ドライバ３０ｒおよびライトワード線ドライバ３０ｗに分割配置される点が異なる。
さらに、読出／書込制御回路５０，６０についても、メモリアレイ１０に行方向に隣接して配置される書込制御回路５０ｗ，６０ｗおよび読出制御回路５０ｒに分割して配置される。
これ以外の部分の構成および動作は、ＭＲＡＭ１と同様であるので、詳細な説明は繰り返さない。
図３２は、実施の形態５に従うＭＴＪメモリセルの接続態様を示す回路図である。
図３２を参照して、磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲを有するＭＴＪメモリセルに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが設けられる。アクセストランジスタＡＴＲには、半導体基板ＳＵＢ上に形成された電界効果トランジスタであるＭＯＳトランジスタが代表的に適用される。
アクセストランジスタＡＴＲのゲートは、リードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベル：電源電圧Ｖｃｃ）に活性化されるとターンオンして、磁気トンネル接合部ＭＴＪを含む電流経路を形成する。一方、リードワード線ＲＷＬが非選択状態（Ｌレベル：接地電圧Ｖｓｓ）に非活性化される場合には、アクセストランジスタＡＴＲはターンオフされるので、磁気トンネル接合部ＭＴＪを含む電流経路は形成されない。
ライトワード線ＷＷＬおよびライトビット線ＷＢＬとは、磁気トンネル接合部ＭＴＪと近接するように、互いに直交する方向に配置される。このように、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置することによって、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを分割して配置することができる。
また、ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間における磁気カップリングの向上を優先して配置することができる。これにより、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐを抑制することができる。
リードワード線ＲＷＬおよびライトワード線ＷＷＬは、データ読出時およびデータ書込時においてそれぞれ独立に活性化されるので、これらのドライバは元来独立なものとして設計することができる。したがって、ライトワード線ドライバ３０ｗとリードワード線ドライバ３０ｒとを分割して小型化し、メモリアレイ１０に隣接する、異なる領域にそれぞれ配置することができるので、レイアウトの自由度を向上させて、レイアウト面積すなわちＭＲＡＭデバイスのチップ面積を減少させることができる。
磁気トンネル接合部ＭＴＪは、リードビット線ＲＢＬとアクセストランジスタＡＴＲとの間に電気的に結合される。したがって、データ読出時において、電流を流す必要がないライトビット線ＷＢＬの電圧レベルを接地電圧Ｖｓｓに設定することによって、アクセストランジスタＡＴＲのターンオンに応答して、リードビット線ＲＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電圧Ｖｓｓ）の電流経路が形成される。この電流経路にセンス電流Ｉｓを流すことによって、磁気トンネル接合部ＭＴＪの記憶データのレベルに応じた電圧変化をリードビット線ＲＢＬに生じさせて、記憶データを読出ことができる。
データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和が、一定磁界すなわち図８６に示されるアステロイド特性線を超える領域に達することによって、磁気トンネル接合部ＭＴＪに記憶データが書込まれる。
図３３は、実施の形態５に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
まず、データ書込時の動作について説明する。
ライトワード線ドライバ３０ｗは、列デコーダ２５の列選択結果に応じて、選択列に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択列においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合されているので、選択列においてライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
リードワード線ＲＷＬは、データ書込時においては非選択状態（Ｌレベル）に維持される。データ書込時においては、読出制御回路５０ｒは、センス電流Ｉｓを供給せず、リードビット線ＲＢＬを高電圧状態（Ｖｃｃ）にプリチャージする。また、アクセストランジスタＡＴＲはターンオフ状態を維持するので、データ書込時においては、リードビット線ＲＢＬに電流は流れない。
書込制御回路５０ｗおよび６０ｗは、メモリアレイ１０の両端におけるライトビット線ＷＢＬの電圧を制御することによって、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流を生じさせる。
たとえば、“１”の記憶データを書込む場合には、書込制御回路６０ｗ側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の書込制御回路５０ｗ側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これにより、書込制御回路６０ｗから５０ｗに向かう方向にデータ書込電流＋Ｉｗがライトビット線ＷＢＬを流れる。
一方、“０”の記憶データを書込む場合には、書込制御回路５０ｗ側および６０ｗ側のビット線電圧を高電圧状態および低電圧状態にそれぞれ設定し、書込制御回路５０ｗから６０ｗへ向かう方向にデータ書込電流−Ｉｗがライトビット線ＷＢＬを流れる。この際に、データ書込電流±Ｉｗは、行デコーダ２０の行選択結果に応じて、選択行に対応するライトビット線ＷＢＬに選択的に流される。
このように、データ書込電流Ｉｐおよび±Ｉｗの方向を設定することにより、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択して、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することができる。これにより、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができるので、既に説明したように、ワード線電流制御回路４０の構成を簡略化することができる。
次にデータ読出動作について説明する。
データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）に維持され、その電圧レベルはワード線電流制御回路４０によって接地電圧Ｖｓｓに固定される。データ読出時において、書込制御回路５０ｗおよび６０ｗは、ライトビット線ＷＢＬに対するデータ書込電流の供給を停止するとともに、ライトビット線ＷＢＬを接地電圧Ｖｓｓに設定する。
一方、リードワード線ドライバ３０ｒは、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル）に維持される。読出制御回路５０ｒは、データ読出時において、データ読出を実行するための一定量のセンス電流Ｉｓを選択列のリードビット線ＲＢＬに供給する。リードビット線ＲＢＬは、データ読出前において高電圧状態（Ｖｃｃ）にプリチャージされているので、リードワード線ＲＷＬの活性化に応答したアクセストランジスタＡＴＲのターンオンによって、センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成され、記憶データに応じた電圧変化（降下）がリードビット線ＲＢＬに生じる。
図３３においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にリードビット線ＲＢＬの電圧変化ΔＶ１は小さく、記憶データが“０”である場合のリードビット線ＲＢＬの電圧変化ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
また、リードビット線ＲＢＬにおいて、データ読出に備えたプリチャージ電圧とデータ書込時における設定電圧とを同一の電源電圧Ｖｃｃに揃えているので、データ読出の開始時におけるプリチャージ動作を効率化することができ、データ読出動作の高速化が図られる。なお、リードビット線ＲＢＬのプリチャージ電圧を接地線圧Ｖｓｓとする場合にも、データ書込時における設定電圧を接地電圧Ｖｓｓとすればよい。
同様に、データ読出時に接地電圧Ｖｓｓに設定する必要があるライトビット線ＷＢＬについても、データ書込終了後の設定電圧を接地電圧Ｖｓｓに揃えることによって、データ読出動作の高速化が図られる。
図３４は、実施の形態５に従うＭＴＪメモリセルの配置を説明する構造図である。
図３４を参照して、アクセストランジスタＡＴＲは、半導体基板ＳＵＢ上のｐ型領域ＰＡＲに形成される。ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲのソース／ドレイン領域の一方１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を経由して、磁気トンネル接合部ＭＴＪと電気的に結合される。
リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように、第３の金属配線層Ｍ３に設けられる。ライトワード線ＷＷＬは、第２の金属配線層Ｍ２に配置される。ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部ＭＴＪとの間の磁気カップリングを高めることができるように、自由に配置することができる。
このような構成とすることにより、ＭＴＪメモリセルに対して、リードワード線ＲＷＬとライトワード線ＷＷＬとを互いに直交する方向に配置して、リードワード線ＲＷＬおよびライトワード線ＷＷＬにそれぞれ対応するリードワード線ドライバ３０ｒおよびライトワード線ドライバ３０ｗを独立に配置してレイアウトの自由度を高めることができる。データ読出時におけるワード線駆動電流が過大になることを防いで、不要な磁気ノイズの発生を防止することができる。
図３５は、メモリアレイ１０およびその周辺回路の実施の形態５に従う構成を説明するための図である。
図３５を参照して、実施の形態５に従うメモリアレイ１０においては、図３２に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。これにより、データ読出時およびデータ書込時における、ライトワード線ＷＷＬの電圧および電流を図３３に示されるように制御することができる。
行方向に隣接するメモリセルは、リードビット線ＲＢＬを共有する。また、列方向に隣接するメモリセルは、ライトビット線ＷＢＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
同一のリードビット線ＲＢＬもしくはライトビット線ＷＢＬに対応して、複数のメモリセルＭＣがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０におけるリードビット線ＲＢＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
次に、センス電流Ｉｓおよびデータ書込電流±Ｉｗを流すための周辺回路の構成について説明する。
データ読出に関するコラム選択は、リードビット線ＲＢＬごとに設けられたリードコラム選択線ＲＣＳＬおよびリードコラム選択ゲートＲＣＳＧによって実行される。図３５においては、リードビット線ＲＢＬ１およびＲＢＬ２に対応して設けられるリードコラム選択線ＲＣＳＬ１、ＲＣＳＬ２およびリードコラム選択ゲートＲＣＳＧ１、ＲＣＳＧ２が代表的に示される。
列デコーダ２５は、データ読出時において、列選択結果に応じて、複数のリードコラム選択線ＲＣＳＬのうちの１本を選択状態（Ｈレベル）に活性化する。
リードコラム選択ゲートＲＣＳＧは、対応するリードコラム選択線ＲＣＳＬの電圧に応じて、リードデータ線ＲＤＬと対応するリードビット線ＲＢＬとを接続する。リードデータ線ＲＤＬには、データ読出回路５５ｅによって、センス電流Ｉｓが供給される。
図３６は、データ読出回路５５ｅの構成を示す回路図である。
図３６を参照して、データ読出回路５５ｅは、図１５に示したデータ読出回路５５ｄと比較して、ノードＮｒ１に対してのみセンス電流Ｉｓを供給する点で異なる。これに対応して、図１５に示されたトランジスタ１６４は省略され、参照電圧Ｖｒｒは、トランジスタ１６３のゲートのみに入力される。
データ読出回路５５ｅは、センス電流Ｉｓによって生じる電圧降下を、基準となる電圧降下ΔＶｒと比較して読出データＤＯＵＴのデータレベルを検知する。ΔＶｒは、Ｈレベルデータを読出した場合におけるデータ線の電圧降下をΔＶｈとし、Ｌレベルデータを読出した場合におけるデータ線の電圧降下をΔＶｌとすると、ΔＶｈとΔＶｌとの中間値となるように設定される。
したがって、データ読出回路５５ｅにおいては、ノードＮｓ２の電圧レベルが（Ｖｃｃ−ΔＶｒ）となるように抵抗１６７の抵抗値は設定される。
再び図３５を参照して、リードコラム選択ゲートＲＣＳＧを介して、列選択結果に応じたリードビット線ＲＢＬに選択的に、センス電流Ｉｓが供給される。
行選択結果に応じて、リードワード線ドライバ３０ｒは、リードワード線ＲＷＬを選択的に活性化する。これにより、選択されたメモリセル行に対応するＭＴＪメモリセルにセンス電流Ｉｓを流すことができる。
一方、データ書込に関するコラム選択は、列選択結果に応じた、ライトワード線ドライバ３０ｗによる、ライトワード線ＷＷＬの選択的な活性化によって実行される。各ライトワード線ＷＷＬは、ワード線電流制御回路４０において、接地電圧Ｖｓｓと結合される。
ライトビット線ＷＢＬは、ライトワード線ＷＷＬと直交する方向に、メモリセル行に対応して設けられる。したがって、ライトビット線ＷＢＬごとに設けられたライトロウ選択線およびライトロウ選択ゲートによって、データ書込に関する行選択が実行される。
図３５においては、ライトビット線ＷＢＬ１およびＷＢＬ２に対応して設けられるライトロウ選択線ＷＲＳＬ１、ＷＲＳＬ２およびライトロウ選択ゲートＷＲＳＧ１、ＷＲＳＧ２が代表的に示される。以下においては、リードロウ選択線およびライトロウ選択ゲートを総括的に表記する場合には、符号ＷＲＳＬおよびＷＲＳＧをそれぞれ用いることとする。
ライトロウ選択ゲートＷＲＳＧは、対応するライトビット線ＷＢＬとライトデータ線ＷＤＬとの間に電気的に結合されて、対応するライトロウ選択線ＷＲＳＬの電圧に応じてオン／オフする。
読出／書込制御回路６０は、ライトビット線ＷＢＬに対応してそれぞれ配置される、ビット線電流制御トランジスタを含む。図３５においては、ライトビット線ＷＢＬ１，ＷＢＬ２に対応してそれぞれ設けられるビット線電流制御トランジスタ６３−１，６３−２が代表的に示される。以下においては、これらのビット線電流制御トランジスタを総称する場合には、符号６３を用いることとする。
ビット線電流制御トランジスタ６３は、対応するライトビット線ＷＢＬとライトデータ線／ＷＤＬとの間に電気的に結合されて、対応するライトロウ選択線ＷＲＳＬの電圧に応じてオン／オフする。
ライトデータ線ＷＤＬおよび／ＷＤＬに対しては，図７に示したデータ書込電流５１ｂによってデータ書込電流±Ｉｗが供給される。したがって、行デコーダ２０における行選択結果に応じて、選択されたメモリセル行に対応するライトビット線ＷＢＬにデータ書込電流±Ｉｗを流すことができる。
読出／書込制御回路６０は、さらに、リードビット線ＲＢＬに対応してそれぞれ配置されるプリチャージトランジスタと、ライトビット線ＷＢＬに対応して配置されるライトビット線電圧制御トランジスタとを含む。
図３５においては、リードビット線ＲＢＬ１，ＲＢＬ２に対応してそれぞれ設けられるプリチャージトランジスタ６４−１，６４−２とライトビット線ＷＢＬ１，ＷＢＬ２に対応してそれぞれ設けられるライトビット線電圧制御トランジスタ６５−１，６５−２とが代表的に示される。以下においては、これらの複数のライトビット線電圧制御トランジスタを総称する場合には、符号６５を用いることとする。
ライトビット線電圧制御トランジスタ６５の各々は、データ読出時においてオンして、センス電流Ｉｓの電流経路を確保するために、対応するライトビット線ＷＢＬを接地電圧Ｖｓｓと結合する。データ読出時以外には、各ライトビット線電圧制御トランジスタ６５はオフされて、各ライトビット線ＷＢＬは接地電圧Ｖｓｓと切離される。プリチャージトランジスタ６４の動作は、図２で説明したのと同様であるので、説明は繰り返さない。
このような構成とすることにより、データ書込時においては、選択されたメモリセル行に対応するライトビット線ＷＢＬに対して、ライトデータ線ＷＤＬ〜ライトロウ選択ゲートＷＲＳＧ〜ライトビット線ＷＢＬ〜ビット線電流制御トランジスタ６３〜ライトデータ線／ＷＤＬの経路にデータ書込電流±Ｉｗを流すことができる。なお、データ書込電流±Ｉｗの方向は、実施の形態１におけるライトデータバスＷＤＢ，／ＷＤＢと同様にライトデータ線ＷＤＬ，／ＷＤＬの電圧を設定することによって制御できる。したがって、実施の形態１と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路５０ｗおよび読出／書込制御回路６０の構成を簡易にすることができる。
このように、リードワード線ＲＷＬとライトワード線ＷＷＬとを直交配置し、かつライトビット線ＷＢＬおよびリードビット線ＲＢＬを隣接メモリセル間で共有する構成においても、図３３に示したようなデータ書込およびデータ読出を実行することができる。
このような構成とすることにより、メモリアレイ１０におけるライトビット線ＷＢＬおよびリードビット線ＲＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
また、ライトビット線ＷＢＬの配線ピッチの緩和によって、ライトビット線ＷＢＬの配線幅をより広く確保することができる。これにより、以下に述べる効果がさらに生じる。
既に説明したように、データ書込時においては、ライトビット線ＷＢＬおよびライトワード線ＷＷＬの両方にデータ書込電流を流すことが必要である。
図３４に示したように実施の形態５に従うＭＴＪメモリセルの構成においては、高さ方向におけるライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの間の距離よりも大きい。したがって、データ書込時において、磁気トンネル接合部ＭＴＪとの間の距離が大きいライトビット線ＷＢＬに対して、より大きな電流を流す必要が生じる。

しかし、ライトビット線ＷＢＬは、隣接するメモリセル列間で共有されるため、メモリセル行２行分の配置スペースを用いてライトビット線ＷＢＬを配置することができる。したがって、各ライトビット線ＷＢＬの配線幅を広くして、少なくともライトワード線ＷＷＬよりも広い配線幅、すなわち大きな断面積を確保して、電流密度を抑制できる。
このように、データ書込電流を流す配線のうちの、構造上磁気トンネル接合部ＭＴＪからの距離がより大きい一方の配線を、隣接するメモリセル間で共有する構成とすることによって、ＭＲＡＭデバイスの信頼性を向上させることができる。
また、磁気トンネル接合部ＭＴＪとの間の距離が大きい金属配線（図３４におけるライトビット線ＷＢＬ）を、エレクトロマイグレーション耐性の高い材料によって形成することも信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅（Ｃｕ）によって形成すればよい。
［実施の形態５の変形例１］
図３７は、メモリアレイ１０およびその周辺回路の実施の形態５の変形例１に従う構成を説明するための図である。
図３７を参照して、実施の形態５の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトワード線ＷＷＬを共有する。たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、１本のライトワード線ＷＷＬ１を共有する。以降のメモリセル列に対しても、ライトワード線ＷＷＬは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線ＷＷＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、メモリセルＭＣは交互配置される。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態５と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態５の変形例２］
図３８は、メモリアレイ１０およびその周辺回路の実施の形態５の変形例２に従う構成を説明するための図である。
図３８を参照して、実施の形態５の変形例２に従うメモリアレイ１０においては、実施の形態５の変形例１に従う構成と比較して、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬがさらに共有される。たとえば、第１番目および第２番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ１を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
ここで、データ読出およびデータ書込を正常に実行するためには、１本ののリードワード線ＲＷＬもしくはライトワード線ＷＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬあるいはライトビット線ＷＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、各メモリセル列および各メモリセル行ごとにそれぞれ配置され、さらに、メモリセルＭＣは交互配置される。
その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態５と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードワード線ＲＷＬおよびライトワード線ＷＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態５の変形例３］
図３９は、実施の形態５の変形例３に従うメモリアレイ１０および周辺回路の構成を示すブロック図である。
図３９を参照して、行列状に配置された実施の形態５に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のリードビット線ＲＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応するリードビット線ＲＢＬ１およびＲＢＬ２によって、リードビット線対を構成することができる。この場合は、リードビット線ＲＢＬ２は、リードビット線ＲＢＬ１と相補に設けられるので、リードビット線／ＲＢＬ１とも表記する。
以下においては、各リードビット線対を構成するリードビット線のうち、奇数番目のメモリセル列に対応する一方ずつおよび、偶数番目のメモリセル列に対応する他方ずつのそれぞれをリードビット線ＲＢＬおよび／ＲＢＬとも総称する。
リードコラム選択線は、リードビット線対ごとに、すなわちメモリセル列の組ごとに設けられる。したがって、同一の組に対応する２個のリードコラム選択ゲートＲＣＳＧは、共通のリードコラム選択線ＲＣＳＬに応答して、オン／オフする。
たとえば、第１番目および第２番目のメモリセル列に対応するリードコラム選択ゲートＲＣＳＧ１およびＲＣＳＧ２は、共通のリードコラム選択線ＲＣＳＬ１に応じて動作する。奇数列のリードビット線ＲＢＬに対応して設けられるリードコラム選択ゲートＲＣＳＧ１，ＲＣＳＧ３，…は、対応するリードビット線ＲＢＬとリードデータ線ＲＤＬとの間に電気的に結合される。一方、偶数列のリードビット線／ＲＢＬに対応して設けられるリードコラム選択ゲートＲＣＳＧ２，ＲＣＳＧ４，…は、対応するリードビット線／ＲＢＬとリードデータ線／ＲＤＬとの間に電気的に結合される。
列選択結果に応じて活性化されたリードコラム選択線ＲＣＳＬに応答して、対応する２個のリードコラム選択ゲートＲＣＳＧがオンする。この結果、選択されたメモリセル列に対応するリードビット線対を構成するリードビット線ＲＢＬおよび／ＲＢＬは、リードデータ線対を構成するリードデータ線ＲＤＬおよび／ＲＤＬと電気的に結合される。
さらに、リードビット線ＲＢＬおよび／ＲＢＬの各々に対応して、図３５で説明したのと同様のプリチャージトランジスタ６４が配置される。すでに説明したように、データ読出時においては、プリチャージトランジスタ６４はオフされる。
この結果、選択されたメモリセル列に対応するリードビット線ＲＢＬおよび／ＲＢＬの各々には、データ読出回路５５ｄによって供給されるセンス電流Ｉｓが流される。データ読出回路５５ｄの構成は，図１５にすでに示したので，詳細な説明は繰り返さない。
したがって、データ読出は、リードビット線ＲＢＬおよび／ＲＢＬの一方ずつと選択的に結合可能な、実施の形態１と同様のダミーメモリセルＤＭＣを用いて実行される。これにより、いわゆる折返し型ビット線構成に基づいて、データ読出のマージンを確保することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２によって、ライトビット線対を構成することができる。この場合は、ライトビット線ＷＢＬ２は、ライトビット線ＷＢＬ１と相補に設けられるので、ライトビット線／ＷＢＬ１とも表記する。
以降のメモリセル列に対しても同様に、メモリセル列および行の組ごとにライトビット線対およびリードビット線対を構成するように、各リードビット線ＲＢＬおよびライトビット線ＷＢＬは配置される。
各ライトビット線対を構成するライトビット線のうち、奇数番目のメモリセル行に対応する一方ずつおよび、偶数番目のメモリセル列に対応する他方ずつのそれぞれをライトビット線ＷＢＬおよび／ＷＢＬとも総称する。これにより、いわゆる折返し型ビット線構成に基づいてデータ書込を実行することができる。
ライトロウ選択線ＷＲＳＬは、ライトビット線対ごとに、すなわちメモリセル行の組ごとに設けられる。したがって、同一の組に対応する２個のライトロウ選択ゲートＷＲＳＧは、共通のライトロウ選択線ＷＲＳＬに応答して、オン／オフする。
たとえば、第１番目および第２番目のメモリセル行に対応するライトロウ選択ゲートＷＲＳＧ１およびＷＲＳＧ２は、共通のライトロウ選択線ＷＲＳＬ１に応じて動作する。
奇数行のライトビット線ＷＢＬに対応して設けられるライトロウ選択ゲートＷＲＳＧ１，ＷＲＳＧ３，…は、対応するライトビット線ＷＢＬとライトデータ線ＷＤＬとの間に電気的に結合される。一方、偶数列のライトビット線／ＷＢＬに対応して設けられるライトロウ選択ゲートＷＲＳＧ２，ＷＲＳＧ４，…は、対応するライトビット線／ＷＢＬとライトデータ線／ＷＤＬとの間に電気的に結合される。
行選択結果に応じて活性化されたライトロウ選択線ＷＲＳＬに応答して、対応する２個のライトロウ選択ゲートＷＲＳＧがオンする。この結果、選択されたメモリセル行に対応するライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬは、ライトデータ線対を構成するライトデータ線ＷＤＬおよび／ＷＤＬのそれぞれと電気的に結合される。
さらに、各ライトビット線対において、ライトビット線ＷＢＬおよび／ＷＢＬを接続するためのイコライズトランジスタ６２が、図３５に示されたビット線電流制御トランジスタ６３に代えて配置される。イコライズトランジスタ６２は、たとえば制御信号ＷＥに応答して動作し、データ書込時において、同一ライトビット線対を構成する２本のビット線間を短絡する。また、ライトビット線ＷＢＬおよび／ＷＢＬの各々に対応して、図３５で説明したのと同様のライトビット線電圧制御トランジスタ６５が配置される。
ライトデータ線対を構成するライトデータ線ＷＤＬおよび／ＷＤＬに対しては、実施の形態１におけるライトデータバスＷＤＢおよび／ＷＤＢと同様に、データ書込回路５１ｂからデータ書込電流±Ｉｗが供給される。データ書込回路５１ｂは，図７にすでに示したので，詳細な説明は繰り返さない。
この結果、実施の形態１と同様に、行選択結果に対応するライトビット線対において、イコライストランジスタ６２によって折り返された往復電流によって、データ書込を実行できる。
このような構成とすることにより、選択されたリードビット線対は、データ読出時における実施の形態１のビット線対と同様にセンス電流を流して、データ読出を行なう。同様に、選択されたライトビット線対は、対応するイコライズトランジスタ６２を介して、データ書込時における実施の形態１のビット線対と同様にデータ書込電流を流して、データ書込を行なう。
したがって、チップ面積削減を図ることが可能な実施の形態５に従うメモリセルを行列状に配置した場合において、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態５の変形例４］
実施の形態５の変形例４においては、実施の形態５の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線ＷＢＬの共有が図られる。
図４０は、メモリアレイ１０およびその周辺回路の実施の形態５の変形例４に従う構成を説明するための図である。
図４０を参照して、実施の形態５の変形例４に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。
リードワード線ＲＷＬが活性化されるデータ読出時においては、各リードビット線ＲＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態５の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線ＷＢＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態５の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図３５に示したのと同様に配置される。これにより、実施の形態５の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて、データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトビット線ＷＢＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を、さらに図ることができる。さらに、ライトビット線ＷＢＬのエレクトロマイグレーション耐性向上によるＭＲＡＭデバイスの信頼性向上を図ることができる。
なお、図４０の構成では、データ書込系の信号配線のうち、ライトビット線ＷＢＬを隣接メモリセル間で共有する構成を示したが、ライトビット線ＷＢＬに代えてライトワード線ＷＷＬを共有する構成とすることも可能である。ただし、この場合には、ライトビット線ＷＢＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等の構造上の条件や設計の都合等を考慮して定めればよい。
［実施の形態５の変形例５］
実施の形態５の変形例５においては、実施の形態５の変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図４１は、メモリアレイ１０およびその周辺回路の実施の形態５の変形例５に従う構成を説明するための図である。
図４１を参照して、実施の形態５の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
読出／書込制御回路６０は、実施の形態５の変形例３と同様に配置されるイコライズトランジスタ６２、プリチャージトランジスタ６４およびライトビット線電圧制御トランジスタ６５を含む。
ライトワード線ＷＷＬが活性化されるデータ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態５の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態５の変形例５においては、リードビット線ＲＢＬの選択に関連する周辺回路は、図３５に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態５に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
なお、図４１の構成では、データ読出系の信号配線のうち、リードワード線ＲＷＬを隣接メモリセル間で共有する構成を示したが、リードワード線ＲＷＬに代えてリードビット線ＲＢＬを共有する構成とすることも可能である。ただし、この場合には、リードトワード線ＲＷＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
［実施の形態６］
図４２は、実施の形態６に従うＭＴＪメモリセルの接続態様を示す回路図である。
図４２を参照して，実施の形態６に従うＭＴＪメモリセルにおいては、図３２に示したＭＴＪメモリセルと比較して、リードビット線ＲＢＬおよびライトビット線ＷＢＬとの間の接続関係が異なる。すなわち、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと直接結合されずに、アクセストランジスタＡＴＲのターンオンに応じて、磁気トンネル接合部ＭＴＪと結合される。さらに、ライトビット線ＷＢＬが、磁気トンネル接合部ＭＴＪと結合されて、データ読出時におけるセンス電流経路に含まれる。
各信号配線の配置方向を含めて、その他の部の構成分は、図３２の場合と同様であるので、詳細な説明は繰り返さない。また、データ書込およびデータ読出における，各配線の電圧および電流波形も図３３と同様であるので，詳細な説明は繰り返さない。
したがって、ライトワード線ＷＷＬは、ライトビット線ＷＢＬと直交する方向に、磁気トンネル接合部ＭＴＪと近接して設けられる。この結果、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態５と同様の効果を得ることができる。
また、ライトワード線ＷＷＬは、ＭＴＪメモリセルの他の部位と結合することなく、磁気トンネル接合部ＭＴＪとの間における磁気カップリングの向上を優先して配置することができる。
また、リードビット線ＲＢＬが、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと接合されるので、リードビット線ＲＢＬに結合される磁気トンネル接合部ＭＴＪの数を削減して、リードビット線ＲＢＬの容量を低減して、データ読出を高速化することができる。
図４３は、実施の形態６に従うＭＴＪメモリセルの配置を説明する構造図である。
図４３を参照して、リードビット線ＲＢＬは、第１の金属配線層Ｍ１に、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合するように設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。
磁気トンネル接合部ＭＴＪは、第２の金属配線層Ｍ２および第３の金属配線層Ｍ３の間に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、第２の金属配線層Ｍ２に設けられる。この際に、ライトワード線ＷＷＬの配置は、磁気トンネル接合部ＭＴＪとの間における磁気カップリングを高めることができるように配置される。
実施の形態６に従うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間の距離を、図３４に示した実施の形態５に従うＭＴＪメモリセルと比較して小さくすることができる。したがって、ライトビット線ＷＢＬを流れるデータ書込電流量を低減できる。
磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬの方が、ライトビット線ＷＢＬよりも大きくなるので、実施の形態６に従うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬの方に相対的に大きなデータ書込電流を流す必要がある。
図４４は、メモリアレイ１０およびその周辺回路の実施の形態６に従う構成を説明するための図である。
図４４を参照して、実施の形態６に従うメモリアレイ１０においては、図４２に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、リードビット線ＲＢＬを共有する。また、列方向に隣接するメモリセルは、ライトビット線ＷＢＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
同一のリードビット線ＲＢＬもしくはライトビット線ＷＢＬに対応して、複数のメモリセルＭＣがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、実施の形態５と同様に、メモリアレイ１０におけるリードビット線ＲＢＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対して，選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は，図３５と同様であるので、詳細な説明は繰り返さない。
［実施の形態６の変形例１］
図４５は、メモリアレイ１０およびその周辺回路の実施の形態６の変形例１に従う構成を説明するための図である。
図４５を参照して、実施の形態６の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトワード線ＷＷＬを共有する。たとえば、第２番目および第３番目のメモリセル列に属するメモリセル群は、１本のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＷＷＬは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線ＷＷＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、メモリセルＭＣは交互配置される。
さらに、実施の形態６と同様に、行方向に隣接するメモリセルは、リードビット線ＲＢＬを共有する。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態６と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態６に従うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトワード線ＷＷＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトワード線ＷＷＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
［実施の形態６の変形例２］
図４６は、メモリアレイ１０およびその周辺回路の実施の形態６の変形例２に従う構成を説明するための図である。
図４６を参照して、実施の形態６の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬがさらに共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線ＲＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬは、各メモリセル列ごとに配置され、さらに、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態６の変形例３］
図４７は、メモリアレイ１０およびその周辺回路の実施の形態６の変形例３に従う構成を説明するための図である。
図４７を参照して、行列状に配置された実施の形態６に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のリードビット線ＲＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応するリードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）によって、リードビット線対を構成することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書込電流±Ｉｗの供給と、リードビット線対を構成するリードビット線ＲＢＬおよび／ＲＢＬに対する列選択およびセンス電流Ｉｓの供給とを行なうための周辺回路の構成は，図３９と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態６に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態６の変形例４］
実施の形態６の変形例４においては、実施の形態６の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線ＷＢＬの共有が図られる。
図４８は、メモリアレイ１０およびその周辺回路の実施の形態６の変形例４に従う構成を説明するための図である。
図４８を参照して、実施の形態６の変形例４に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。
リードワード線ＲＷＬが活性化されるデータ読出時においては、各リードビット線ＲＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態６の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線ＷＢＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態６の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図４４に示したのと同様に配置される。これにより、実施の形態６の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトビットＷＢＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を、さらに図ることができる。
なお、図４８の構成では、データ書込系の信号配線のうち、ライトビット線ＷＢＬを隣接メモリセル間で共有する構成を示したが、ライトビット線に代えてライトワード線ＷＷＬを共有する構成とすることも可能である。ただし、この場合には、ライトビット線ＷＢＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等を考慮して定めればよい。
［実施の形態６の変形例５］
実施の形態６の変形例５においては、実施の形態６の変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図４９は、メモリアレイ１０およびその周辺回路の実施の形態６の変形例５に従う構成を説明するための図である。
図４９を参照して、実施の形態６の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
読出／書込制御回路６０は、実施の形態６の変形例３と同様に配置されるイコライズトランジスタ６２、プリチャージトランジスタ６４およびライトビット線電圧制御トランジスタ６５を含む。
ライトワード線ＷＷＬが活性化されるデータ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態５の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態６の変形例５においては、リードビット線ＲＢＬの選択に関連する周辺回路は、図４４に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態６に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
なお、図４９の構成では、データ読出系の信号配線のうち、リードワード線ＲＷＬを隣接メモリセル間で共有する構成を示したが、リードワード線ＲＷＬに代えてリードビット線ＲＢＬを共有する構成とすることも可能である。ただし、この場合には、リードワード線ＲＷＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
［実施の形態７］
図５０は、実施の形態７に従うＭＴＪメモリセルの接続態様を示す回路図である。
図５０を参照して、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。図５０の構成においても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置される。
図５１は、実施の形態７に従うＭＴＪメモリセルの配置を示す構造図である。
図５１を参照して、リードビット線ＲＢＬは、金属配線層Ｍ１に配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。リードビット線ＲＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。ソース／ドレイン領域１２０は、第１および第２の金属配線層Ｍ１およびＭ２に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられた金属膜１５０を介して磁気トンネル接合部ＭＴＪと結合される。
ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと近接して第２の金属配線層Ｍ２に設けられる。ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３に配置される。
このような構成とすることにより、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される。これにより、リードビット線ＲＢＬは、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルＭＣとのみ電気的に結合される。この結果、リードビット線ＲＢＬの容量を抑制して、データ読出動作を高速化することができる。
なお、実施の形態７に従うＭＴＪメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、図３３と同様であるので，詳細な説明は繰り返さない。
実施の形態７に従うＭＴＪメモリセルにおいても、ライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間の距離を、図３４に示した実施の形態５に従うＭＴＪメモリセルと比較して小さくすることができる。したがって、ライトビット線ＷＢＬを流れるデータ書込電流量を低減できる。
また、磁気トンネル接合部ＭＴＪとの間の距離は、ライトビット線ＷＢＬの方が、ライトワード線ＷＷＬよりも大きくなるので、実施の形態７に従うＭＴＪメモリセルにおいては、ライトビット線線ＷＢＬの方に相対的に大きなデータ書込電流を流す必要がある。
図５２は、メモリアレイ１０およびその周辺回路の実施の形態７に従う構成を説明するための図である。
図５２を参照して、実施の形態７に従うメモリアレイ１０においては、図５０に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および列方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、リードビット線ＲＢＬを共有する。また、列方向に隣接するメモリセルは、ライトビット線ＷＢＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
同一のリードビット線ＲＢＬもしくはライトビット線ＷＢＬに対応して、複数のメモリセルＭＣがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０におけるリードビット線ＲＢＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対して，選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は，図３５と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態７に従うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトビット線ＷＢＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトビット線ＷＢＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
［実施の形態７の変形例１］
図５３は、メモリアレイ１０およびその周辺回路の実施の形態７の変形例１に従う構成を説明するための図である。
図５３を参照して、実施の形態７の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトワード線ＷＷＬを共有する。たとえば、第２番目および第３番目のメモリセル列に属するメモリセル群は、１本のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＷＷＬは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線ＷＷＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、メモリセルＭＣは交互配置される。
さらに、実施の形態７と同様に、行方向に隣接するメモリセルは、リードビット線ＲＢＬを共有する。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態７と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードビット線ＲＢＬおよびライトワード線ＷＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態７の変形例２］
図５４は、メモリアレイ１０およびその周辺回路の実施の形態７の変形例２に従う構成を説明するための図である。
図５４を参照して、実施の形態７の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
さらに、行方向に隣接するメモリセルによって、同一のライトワード線ＷＷＬが共有される。たとえば、第２番目および第３番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＲＷＬは、同様に配置される。
ここで、データ読出およびデータ書込を正常に実行するためには、同一のリードワード線ＲＷＬもしくはライトワード線ＷＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬもしくはライトビット線ＷＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、各メモリセル列および各メモリセル行ごとにそれぞれ配置され、さらに、メモリセルＭＣは交互配置される。
その他の部分の構成は、実施の形態７と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるライトワード線ＷＷＬおよびリードワード線ＲＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態７の変形例３］
図５５は、メモリアレイ１０およびその周辺回路の実施の形態７の変形例３に従う構成を説明するための図である。
図５５を参照して、行列状に配置された実施の形態７に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のリードビット線ＲＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応するリードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）によって、リードビット線対を構成することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書込電流±Ｉｗの供給と、リードビット線対を構成するリードビット線ＲＢＬおよび／ＲＢＬに対する列選択およびセンス電流Ｉｓの供給とを行なうための周辺回路の構成は，図３９と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態７に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態７の変形例４］
実施の形態７の変形例４においては、実施の形態７の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトワード線ＷＷＬの共有が図られる。
図５６は、メモリアレイ１０およびその周辺回路の実施の形態７の変形例４に従う構成を説明するための図である。
図５６を参照して、実施の形態７の変形例４に従うメモリアレイ１０においては、行方向に隣接するメモリセルは、同一のライトワード線ＷＷＬを共有する。
リードワード線ＲＷＬが活性化されるデータ読出時においては、各リードビット線ＲＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態７の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトワード線ＷＷＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態７の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図５２に示したのと同様に配置される。これにより、実施の形態７の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を、さらに図ることができる。
なお、図５６の構成では、データ書込系の信号配線のうち、ライトワード線ＷＷＬを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線ＷＢＬを共有する構成とすることも可能である。ただし、この場合には、ライトワード線ＷＷＬは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等を考慮して定めればよい。
［実施の形態７の変形例５］
実施の形態７の変形例５においては、実施の形態７の変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図５７は、メモリアレイ１０およびその周辺回路の実施の形態７の変形例５に従う構成を説明するための図である。
図５７を参照して、実施の形態７の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
読出／書込制御回路６０は、実施の形態７の変形例３と同様に配置されるイコライズトランジスタ６２、プリチャージトランジスタ６４およびライトビット線電圧制御トランジスタ６５を含む。
ライトワード線ＷＷＬが活性化されるデータ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態５の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態７の変形例５においては、リードビット線ＲＢＬの列選択に関連する周辺回路は、図５２に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態７に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
なお、図５７の構成では、データ読出系の信号配線のうち、リードワード線ＲＷＬを隣接メモリセル間で共有する構成を示したが、リードワード線ＲＷＬに代えてリードビット線ＲＢＬを共有する構成とすることも可能である。ただし、この場合には、リードワード線ＲＷＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
［実施の形態８］
図５８は、実施の形態８に従うＭＴＪメモリセルの接続態様を示す回路図である。
図５８を参照して、実施の形態８に従うＭＴＪメモリセルは、図５０に示される実施の形態７に従うＭＴＪメモリセルと比較して、リードビット線ＲＢＬとライトワード線ＷＷＬとの配置を入替えた構成となっている。その他の配線の配置については、図５０と同様であるので説明は繰返さない。このような構成としても、リードワード線ＲＷＬとライトワード線ＷＷＬとは互いに直交する方向に配置することができる。
図５９は、実施の形態８に従うＭＪＴメモリセルの配置を示す構造図である。
図５９を参照して、実施の形態８に従うＭＴＪメモリセルにおいては、図５１に示した実施の形態７に従うＭＴＪメモリセルの構造と比較して、ライトワード線ＷＷＬとリードビット線ＲＢＬの配置される位置が入れ替わっている。すなわち、ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に設けられて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。一方、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第３の金属配線層Ｍ３に設けられる。
このように、実施の形態８に従う構成においては、リードビット線ＲＢＬが磁気トンネル接合部ＭＴＪと直接結合されるので、実施の形態７に示したようなデータ読出動作の高速化を図ることはできない。しかしながら、実施の形態８に従う構成においても、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態７と同様の効果を得ることができる。
なお、実施の形態８に従うＭＴＪメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、図３３と同様であるので，詳細な説明は繰り返さない。
また、実施の形態８に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬの方が、ライトビット線線ＷＢＬよりも大きくなるので、ライトワード線ＷＷＬの方に相対的に大きなデータ書込電流を流す必要がある。
図６０は、メモリアレイ１０およびその周辺回路の実施の形態８に従う構成を説明するための図である。
図６０を参照して、実施の形態８に従うメモリアレイにおいては、図５８に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、ライトワード線ＷＷＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＷＷＬは、同様に配置される。
同一のライトビット線ＷＢＬに対応して、複数のメモリセルＭＣがデータ書込の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対して，選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は、図３５と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態８に従うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、ライトワード線ＷＷＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトワード線ＷＷＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
［実施の形態８の変形例１］
図６１は、メモリアレイ１０およびその周辺回路の実施の形態８の変形例１に従う構成を説明するための図である。
図６１を参照して、実施の形態８の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のリードビット線ＲＢＬを共有する。たとえば、第２番目および第３番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。以降のメモリセル列に対しても、リードビット線ＲＢＬは、同様に配置される。
データ読出を正常に実行するためには、同一のリードワード線ＲＷＬおよび同一のリードビット線ＲＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、メモリセルＭＣは交互配置される。
さらに、隣接するメモリセルによって、同一のライトビット線ＷＢＬが共有される。たとえば、第１番目および第２番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ１を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線ＷＷＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。
リードビット線ＲＢＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態８と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードビット線ＲＢＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態８の変形例２］
図６２は、メモリアレイ１０およびその周辺回路の実施の形態８の変形例２に従う構成を説明するための図である。
図６２を参照して、実施の形態８の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線ＷＢＬが共有される。たとえば、第１番目および第２番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ１を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線ＲＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬは、各メモリセル行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
その他の部分の構成は、実施の形態８と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態８の変形例３］
図６３は、メモリアレイ１０およびその周辺回路の実施の形態８の変形例３に従う構成を説明するための図である。
図６３を参照して、行列状に配置された実施の形態８に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のリードビット線ＲＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応するリードビット線ＲＢＬ１およびＲＢＬ２（／ＲＢＬ１）によって、リードビット線対を構成することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書込電流±Ｉｗの供給と、リードビット線対を構成するリードビット線ＲＢＬおよび／ＲＢＬに対する列選択およびセンス電流Ｉｓの供給とを行なうための周辺回路の構成は、図３９と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態８に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態８の変形例４］
実施の形態８の変形例４においては、実施の形態８の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトワード線ＷＷＬの共有が図られる。
図６４は、メモリアレイ１０およびその周辺回路の実施の形態８の変形例４に従う構成を説明するための図である。
図６４を参照して、実施の形態８の変形例４に従うメモリアレイ１０においては、行方向に隣接するメモリセルは、同一のライトワード線ＷＷＬを共有する。
リードワード線ＲＷＬが活性化されるデータ読出時においては、各リードビット線ＲＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態８の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトワード線ＷＷＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態８の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図６０に示したのと同様に配置される。これにより、実施の形態８の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減をさらに図ることができる。
なお、図６４の構成では、データ書込系の信号配線のうち、ライトワード線ＷＷＬを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線ＷＢＬを共有する構成とすることも可能である。ただし、この場合には、ライトワード線ＷＷＬは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等を考慮して定めればよい。
［実施の形態８の変形例５］
実施の形態８の変形例５においては、実施の形態８の変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図６５は、メモリアレイ１０およびその周辺回路の実施の形態８の変形例５に従う構成を説明するための図である。
図６５を参照して、実施の形態８の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
読出／書込制御回路６０は、実施の形態８の変形例３と同様に配置されるイコライズトランジスタ６２、プリチャージトランジスタ６４およびライトビット線電圧制御トランジスタ６５を含む。
ライトワード線ＷＷＬが活性化されるデータ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態８の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態８の変形例５においては、リードビット線ＲＢＬの選択に関連する周辺回路は、図６０に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態８に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
なお、図６５の構成では、データ読出系の信号配線のうち、リードワード線ＲＷＬを隣接メモリセル間で共有する構成を示したが、リードワード線ＲＷＬに代えてリードビット線ＲＢＬを共有する構成とすることも可能である。ただし、この場合には、リードワード線ＲＷＬは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
［実施の形態９］
図６６は、実施の形態９に従うＭＴＪメモリセルの接続態様を示す回路図である。
図６６を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとライトビット線ＷＢＬとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲと共通配線ＣＭＬとの間に結合される。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。図６６の構成においても、ライトワード線ＷＷＬとして機能する共通配線ＣＭＬと、リードワード線ＲＷＬとは互いに直交する方向に配置されるので、両者のドライブ回路を独立に配置して、レイアウト設計の自由度を向上させることができる。
図６７は、実施の形態９に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
図６７を参照して、データ書込時においては、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流される。また、後に説明する電流制御トランジスタのオンによって、列選択結果に応じて選択列に対応する共通配線ＣＭＬにデータ書込電流Ｉｐが流れる。このように、データ書込時における共通配線ＣＭＬの電圧および電流は、図３３に示されるライトワード線ＷＷＬと同様に設定される。
これにより書込データＤＩＮのデータレベルに応じた磁界を磁気トンネル接合部ＭＴＪに書込むことができる。また、図３３に示されるように、リードビット線ＲＢＬはデータ書込時において特に必要とはされないので、両者の機能を共通配線ＣＭＬに統合することができる。
データ書込時以外においては、上述した電流制御トランジスタはターンオフされて、データ読出前においては、共通配線ＣＭＬは接地電圧Ｖｓｓにプリチャージされている。
データ読出時においては、ライトビット線ＷＢＬの電圧レベルを接地電圧レベルＶｓｓに設定する。さらに、共通配線ＣＭＬにデータ読出のためのセンス電流Ｉｓが供給される。したがって、データ読出時においては、リードワード線ＲＷＬを選択状態（Ｈレベル）に活性化することによって、アクセストランジスタＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬの経路にセンス電流Ｉｓを流すことができる。
センス電流Ｉｓの電流経路がＭＴＪメモリセル内に形成されると、記憶データに応じた電電圧変化（上昇）が共通配線ＣＭＬに生じる。
図６７においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合に共通配線ＣＭＬの電圧変化ΔＶ１は小さく、記憶データが“０”である場合の共通配線ＣＭＬの電圧変化ΔＶ２は、ΔＶ１よりも大きくなる。共通配線ＣＭＬに生じる電圧変化ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
また、図３３に示されるとおり、ライトワード線ＷＷＬは、データ読出時において特に必要とはされないので、ライトワード線ＷＷＬおよびリードビット線ＲＢＬを共通配線ＣＭＬに統合することができる。
このように、ライトワード線ＷＷＬおよびリードビット線ＲＢＬの機能を統合した共通配線ＣＭＬを用いた、配線数が削減されたＭＴＪメモリセルに対しても、同様のデータ書込およびデータ読出を実行できる。
また、リードビット線ＲＢＬとして機能する共通配線ＣＭＬにおいて、データ読出に備えたプリチャージ電圧とデータ書込時における設定電圧とを同一の接地Ｖｓｓに揃えているので、データ読出の開始時におけるプリチャージ動作を効率化することができ、データ読出動作の高速化が図られる。
図６８は、実施の形態９に従うＭＴＪメモリセルの配置を説明する構造図である。
図６８を参照して、ライトビット線ＷＢＬは、第１の金属配線層Ｍ１に配置され、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。ライトビット線ＷＢＬは、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に設けられた金属配線、バリアメタル１４０およびコンタクトホールに設けられる金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。
共通配線ＣＭＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に設けられる。このように、共通配線ＣＭＬにリードビット線ＲＢＬおよびライトワード線ＷＷＬ機能の両方を併せ持つようにすることにより実施の形態６に従うＭＴＪメモリセルが奏する効果に加えて、配線数および金属配線層の数を削減して製造コストの削減を図ることができる。
また、実施の形態９に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪとの間の距離は、ライトビット線ＷＢＬの方が、ライトワード線ＷＷＬとして機能する共通配線ＣＭＬよりも大きくなる。この結果、実施の形態９に従うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬに相対的に大きなデータ書込電流を流す必要がある。
図６９は、メモリアレイ１０およびその周辺回路の実施の形態９に従う構成を説明するための図である。
図６９を参照して、実施の形態９に従うメモリアレイ１０においては、図６６に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトビット線ＷＢＬは、行方向に沿って配置される。共通配線ＣＭＬは、列方向に沿って配置される。
行方向に隣接するメモリセルは、共通配線ＣＭＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一の共通配線ＣＭＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一の共通配線ＣＭＬ２を共有する。以降のメモリセル列に対しても、共通配線ＣＭＬは、同様に配置される。
同一の共通配線ＣＭＬに対応して、複数のメモリセルＭＣがデータ書込およびデータ読出の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０における共通配線ＣＭＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
共通配線ＣＭＬに対しては、図３５においてリードビット線ＲＢＬに対して設けられた、選択的にセンス電流を供給するための周辺回路が配置される。
さらに、各共通配線ＣＭＬに対応して、電流制御トランジスタが配置される。図６９においては、共通配線ＣＭＬ１およびＣＭＬ２にそれぞれ対応する、電流制御トランジスタ４１−１および４１−２が代表的に示される。以下においては、電流制御トランジスタを総括的に表記する場合には、単に符号４１を用いることとする。
電流制御トランジスタ４１は、対応する共通配線ＣＭＬと接地電圧Ｖｓｓとの間に配置される。電流制御トランジスタ４１は、共通配線ＣＭＬがライトワード線ＷＷＬとして機能するデータ書込時において、制御信号ＷＥの活性化に応答してオンする。これにより、ライトワード線ドライバ３０ｗによって、選択状態（電源電圧Ｖｃｃ）に活性化された共通配線ＣＭＬに、データ書込電流Ｉｐを流すことができる。
図６７で説明したように、共通配線ＣＭＬのデータ読出前のプリチャージ電圧は、接地電圧Ｖｓｓに設定されるので、電流制御トランジスタ４１を、ビット線プリチャージ信号ＢＬＰＲに応答してさらに動作させることにより、プリチャージトランジスタ４４の配置を省略できる。
一方、ライトビット線ＷＢＬに対して，選択的にデータ書込電流を供給するための周辺回路の構成は、図３５と同様であるので、詳細な説明は繰り返さない。
［実施の形態９の変形例１］
図７０は、メモリアレイ１０およびその周辺回路の実施の形態９の変形例１に従う構成を説明するための図である。
図７０を参照して、実施の形態９の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル列に対しても、ライトビット線ＷＢＬは、同様に配置される。
データ書込を正常に実行するためには、同一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、共通配線ＣＭＬは各列ごとに配置され、さらに、メモリセルＭＣは交互配置される。
共通配線ＣＭＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態９と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
すでに説明したように、実施の形態９に従うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、ライトビット線ＷＢＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトビット線ＷＢＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
［実施の形態９の変形例２］
図７１は、メモリアレイ１０およびその周辺回路の実施の形態９の変形例２に従う構成を説明するための図である。
図７１を参照して、実施の形態９の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第１番目および第２番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ１を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線ＷＢＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線ＲＷＬによって選択される複数メモリセルＭＣが、同一の共通配線ＣＭＬに同時に結合されないことが必要である。したがって、共通配線ＣＭＬは、各メモリセル行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
その他の部分の構成は、実施の形態９と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードワード線ＲＷＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態９の変形例３］
図７２は、メモリアレイ１０およびその周辺回路の実施の形態９の変形例３に従う構成を説明するための図である。
図７２を参照して、行列状に配置された実施の形態９に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本の共通配線ＣＭＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ１）によって、リードビット線対に相当するデータ線対を構成することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書込電流±Ｉｗの供給を行なうための周辺回路の構成は、図３９と同様であるので詳細な説明は繰り返さない。
また、データ読出時においてデータ線対を構成する共通配線の一方ずつおよび他方ずつを、符号ＣＭＬおよび／ＣＭＬを用いて総称すると、図３９の構成におけるリードビット線ＲＢＬおよび／ＲＢＬに対する列選択およびセンス電流Ｉｓの供給とを行なうための周辺回路の構成が、共通配線ＣＭＬおよび／ＣＭＬにそれぞれ対応して配置される。
したがって、実施の形態９に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態９の変形例４］
実施の形態９の変形例４においては、実施の形態９の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線ＷＢＬの共有が図られる。
図７３は、メモリアレイ１０およびその周辺回路の実施の形態９の変形例４に従う構成を説明するための図である。
図７３を参照して、実施の形態９の変形例４に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、ライトビット線ＷＢＬが共有される。
一方、リードワード線ＲＷＬが活性化されるデータ読出時においては、リードビット線ＲＢＬとして機能する各共通配線ＣＭＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにデータ線対を形成して、折返し型ビット線構成に基づく、実施の形態９の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線ＷＢＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態９の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。これにより、実施の形態９の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減をさらに図ることができる。
［実施の形態９の変形例５］
実施の形態９変形例５においては、実施の形態９変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図７４は、メモリアレイ１０およびその周辺回路の実施の形態９の変形例５に従う構成を説明するための図である。
図７４を参照して、実施の形態９の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
読出／書込制御回路６０は、実施の形態９の変形例３と同様に配置されるイコライズトランジスタ６２およびライトビット線電圧制御トランジスタ６５を含む。
データ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態９の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態９の変形例５においては、リードビット線ＲＢＬとして機能する共通配線ＣＭＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態９に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
［実施の形態１０］
図７５は、実施の形態１０に従うＭＴＪメモリセルの接続態様を示す回路図である。
図７５を参照して、アクセストランジスタＡＴＲは共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。ライトビット線ＷＢＬは、リードワード線ＲＷＬと同一方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
共通配線ＣＭＬは、データ書込時においてはライトワード線ＷＷＬと同様に、ライトワード線ドライバ３０ｗによって選択的に活性化される。一方、データ読出時においては、共通配線ＣＭＬには、センス電流Ｉｓが供給される。
データ書込時においては、電流制御トランジスタ４１−１〜４１−ｍのターンオンによって、選択状態（Ｈレベル）に活性化された共通配線ＣＭＬは、ライトワード線ＷＷＬと同様にデータ書込電流Ｉｐが流れる。一方、データ読出時においては、電流制御トランジスタ４１−１〜４１−ｍがターンオフされて、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電圧Ｖｓｓ）の経路に流されるセンス電流Ｉｓによって、図６７で説明したように、磁気トンネル接合部ＭＴＪの記憶データに対応する電圧変化が共通配線ＣＭＬに生じる。
したがって、実施の形態９と同様に、データ書込時におけるライトワード線ＷＷＬの機能およびデータ読出時におけるリードビット線ＲＢＬの機能を共通配線ＣＭＬに併有させて、配線数を削減することができる。
また、リードワード線ＲＷＬとデータ書込時にライトワード線として機能する共通配線ＣＭＬとを互いに直交する方向に配置するので、リードワード線ドライバ３０ｒとライトワード線ドライバ３０ｗとを独立に配置して、実施の形態６と同様の効果を得ることができる。
図７６は、実施の形態１０に従うＭＴＪメモリセルの配置を示す構成図である。
図７６を参照して、共通配線ＣＭＬは、第１の金属配線層Ｍ１に配置されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と電気的に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に形成される。
ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１に形成された金属配線、バリアメタル１４０およびコンタクトホールに形成された金属膜１５０を介して、磁気トンネル接合部ＭＴＪと結合される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第２の金属配線層Ｍ２に配置される。
これにより、アクセストランジスタＡＴＲを介して共通配線ＣＭＬと磁気トンネル接合部ＭＴＪとを結合する構成とすることによって、共通配線ＣＭＬは、アクセストランジスタＡＴＲのターンオン時においてのみ磁気トンネル接合部ＭＴＪと結合される。この結果、データ読出時においてリードビット線ＲＢＬとして機能する共通配線ＣＭＬの容量を抑制して、データ読出動作の高速化をさらに図ることができる。
なお、実施の形態１０に従うＭＴＪメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、実施の形態９と同様であるので，詳細な説明は繰り返さない。
また、実施の形態１０に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬとして機能する共通配線ＣＭＬの方が、ライトビット線ＷＢＬよりも大きくなる。この結果、実施の形態１０に従うＭＴＪメモリセルにおいては、共通配線ＣＭＬに相対的に大きなデータ書込電流を流す必要がある。
図７７は、メモリアレイ１０およびその周辺回路の実施の形態１０に従う構成を説明するための図である。
図７７を参照して、実施の形態１０に従うメモリアレイ１０においては、図７５に示される構成を有するメモリセルＭＣが行列状に配置される。
リードワード線ＲＷＬおよびライトビット線ＷＢＬは、行方向に沿って配置される。共通配線ＣＭＬは、列方向に沿って配置される。
行方向に隣接するメモリセルは、共通配線ＣＭＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一の共通配線ＣＭＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一の共通配線ＣＭＬ２を共有する。以降のメモリセル列に対しても、共通配線ＣＭＬは、同様に配置される。
同一の共通配線ＣＭＬに対応して、複数のメモリセルＭＣがデータ書込およびデータ読出の対象となるとデータ衝突が発生するので、メモリセルＭＣは交互配置される。
このような構成とすることにより、メモリアレイ１０における共通配線ＣＭＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
共通配線ＣＭＬおよびライトビット線ＷＢＬに対して，選択的にデータ書込電流を供給するための周辺回路の構成は、図６９と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態１０に従うＭＴＪメモリセルにおいては、共通配線ＣＭＬに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、共通配線ＣＭＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、共通配線ＣＭＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
［実施の形態１０の変形例１］
図７８は、メモリアレイ１０およびその周辺回路の実施の形態１０の変形例１に従う構成を説明するための図である。
図７８を参照して、実施の形態１０の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
データ書込を正常に実行するためには、同一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、共通配線ＣＭＬは各行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
共通配線ＣＭＬおよびライトビット線ＷＢＬに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態１０と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態１０の変形例２］
図７９は、メモリアレイ１０およびその周辺回路の実施の形態１０の変形例２に従う構成を説明するための図である。
図７９を参照して、実施の形態１０の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第１番目および第２番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ１を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線ＷＢＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線ＲＷＬによって選択される複数メモリセルＭＣが、同一の共通配線ＣＭＬに同時に結合されないことが必要である。したがって、共通配線ＣＭＬは、各メモリセル行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
その他の部分の構成は、実施の形態１０と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ１０におけるリードワード線ＲＷＬおよびライトビット線ＷＢＬの配線ピッチを緩和できる。この結果、メモリセルＭＣを効率的に配置してメモリアレイ１０を高集積化し、ＭＲＡＭデバイスのチップ面積を削減することができる。
［実施の形態１０の変形例３］
図８０は、メモリアレイ１０およびその周辺回路の実施の形態１０の変形例３に従う構成を説明するための図である。
図８０を参照して、行列状に配置された実施の形態１０に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本の共通配線ＣＭＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ１）によって、リードビット線対に相当するデータ線対を構成することができる。
同様に、隣接する２個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する２本のライトビット線ＷＢＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するライトビット線ＷＢＬ１およびＷＢＬ２（／ＷＢＬ１）によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線ＷＢＬおよび／ＷＢＬに対する行選択およびデータ書込電流±Ｉｗの供給を行なうための周辺回路の構成は、図７２と同様であるので詳細な説明は繰り返さない。
同様に、データ読出時においてデータ線対を構成する共通配線ＣＭＬおよび／ＣＭＬに対するに対する列選択およびセンス電流Ｉｓの供給とを行なうための周辺回路の構成は、図７２と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態１０に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
［実施の形態１０の変形例４］
実施の形態１０の変形例４においては、実施の形態１０の変形例３に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線ＷＢＬの共有が図られる。
図８１は、メモリアレイ１０およびその周辺回路の実施の形態１０の変形例４に従う構成を説明するための図である。
図８１を参照して、実施の形態１０の変形例４に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、ライトビット線ＷＢＬが共有される。
リードワード線ＲＷＬが活性化されるデータ読出時においては、リードビット線ＲＢＬとして機能する各共通配線ＣＭＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとにデータ線対を形成して、折返し型ビット線構成に基づく、実施の形態１０の変形例３と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線ＷＢＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態１０の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。これにより、実施の形態１０の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ１０におけるライトワード線ＷＷＬの配線ピッチを緩和することができる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減をさらに図ることができる。
［実施の形態１０の変形例５］
実施の形態１０変形例５においては、実施の形態１０変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
図８２は、メモリアレイ１０およびその周辺回路の実施の形態１０の変形例５に従う構成を説明するための図である。
図８２を参照して、実施の形態１０の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。 読出／書込制御回路６０は、実施の形態１０の変形例３と同様に配置されるイコライズトランジスタ６２およびライトビット線電圧制御トランジスタ６５を含む。
データ書込時においては、各ライトビット線ＷＢＬに対して１本おきにメモリセル列が接続されるので、隣接する２個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態１０の変形例３と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態１０の変形例５においては、リードビット線ＲＢＬとして機能する共通配線ＣＭＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ１０におけるリードワード線ＲＷＬの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ１０の高集積化によるＭＲＡＭデバイスのチップ面積削減を図ることができる。
したがって、実施の形態１０に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線ＲＷＬの共有化に基づくメモリアレイ１０の高集積化とを両立して実現することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、３０ｒ リードワード線ドライバ、３０ｗ ライトワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５１ａ，５１ｂ データ書込回路、５２ データ書込電流供給回路、５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ データ読出回路、６２ イコライズトランジスタ、６３ ビット線電流制御トランジスタ、６４ プリチャージトランジスタ、６５ ライトビット線電圧制御トランジスタ、２００，２１０，２３０ データ書込電流調整回路、ＡＴＲ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＣＭＬ 共通配線、ＣＳＧ コラム選択ゲート、ＤＭ アクセスダイオード、ＤＭＣ ダミーメモリセル、ＦＬ 固定磁気層、ＭＣ，ＭＣＤ メモリセル、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビット線、ＲＧ リードゲート、ＲＣＧ 共通リードゲート、ＲＣＳＧ リードコラム選択ゲート、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＶＬ 自由磁気層、ＷＣＳＧ ライトコラム選択ゲート、ＷＲＳＧ ライトロウ選択ゲート、ＷＢＬ，／ＷＢＬ ライトビット線、ＷＷＬ ライトワード線。

Claims (7)

  1. 行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
    前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて第１および第２の抵抗値のいずれか一方を有する磁気記憶部を含み、
    前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、
    前記第２のデータ書込電流を流すために前記磁性体メモリセルの列に対応してそれぞれ設けられ、各々が、第１および第２のビット線を含む複数のビット線対とを備え、
    前記第１および第２のビット線の各々は、半導体基板上において、前記磁気記憶部を挟んで配置される第１および第２の金属配線層に形成される配線を用いて構成され、
    各前記第１のビット線と各第２のビット線との間を電気的に結合するための結合回路をさらに備え、
    前記第２のデータ書込電流は、前記結合回路によって電気的に結合された前記第１および第２のビット線を往復する電流として流れる、薄膜磁性体記憶装置。
  2. 前記第１のビット線の各々は、前記第１の金属配線層に形成された配線を有し、
    前記第２のビット線の各々は、前記第２の金属配線層に形成された配線を有し、
    前記薄膜磁性体記憶装置は、
    前記複数のビット線対のうちのアドレス選択結果に応じて選択される１つに含まれる前記第１および第２のビット線の一端を高電位状態および低電位状態の一方ずつに設定するためのデータ書込回路をさらに備え、
    前記結合回路は、
    前記複数のビット線対に対応してそれぞれ設けられ、各々が、前記データ書込時において、前記第１および第２のビット線の他端間を電気的に結合するための複数のビット線電流制御回路を含む、請求項１記載の薄膜磁性体記憶装置。
  3. 前記第１および第２のビット線の各々は、メモリアレイ上の所定領域において互いに交差するように、第１および第２の金属配線層を用いて形成され、
    各磁性体メモリセルは、前記第１の金属配線層において、前記第１および第２のビット線の一方と結合され、
    前記薄膜磁性体記憶装置は、さらに、
    前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて選択的に活性化される複数の読出ワード線と、
    前記第１および第２の抵抗値の中間の抵抗値を有し、各々が前記第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、
    前記複数のダミーメモリセルを選択するための複数のダミー読出ワード線と、
    前記複数の第１および第２のビット線のうちの、選択された前記列に対応する１本ずつの電圧差に応じて、読出データのデータレベルを設定するデータ読出回路とを備え、
    前記複数の読出ワード線および前記複数のダミー読出ワード線は、前記行選択結果に応じてデータ読出電流を流すために、第１の電圧に設定された前記複数の第１および第２のビット線と第２の電圧との間に、前記磁性体メモリセルおよび前記ダミーメモリセルをそれぞれ電気的に結合する、請求項１記載の薄膜磁性体記憶装置。
  4. 行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
    前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、
    前記磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時に前記第１のデータ書込電流を選択的に流すために設けられる複数のビット線と、
    前記磁性体メモリセルの行に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線とを備え、
    各前記書込ワード線は、半導体基板上において、前記磁気記憶部を上下方向に挟んで配置される第１および第２の金属配線層にそれぞれ形成される、第１および第２のサブ書込ワード線を含み、
    各前記書込ワード線に対応して設けられ、各前記第１および第２のサブ書込ワード線の間を電気的に結合するための結合回路をさらに備え、
    前記第２のデータ書込電流は、前記結合回路によって電気的に結合された前記第１および第２のサブライトワード線を往復する電流として流れる、薄膜磁性体記憶装置。
  5. 前記薄膜磁性体記憶装置は、さらに、
    前記複数の書込ワード線に対応してそれぞれ設けられ、前記アドレス選択結果に応じて、前記複数の書込ワード線のうちの対応する１つに含まれる前記第１のサブ書込ワード線の一端を第１の電圧に設定するための複数の書込ワードドライバを備え、
    各前記第２のサブ書込ワード線の一端は、第２の電圧と結合され、
    前記結合回路は、
    前記第１および第２のサブ書込ワード線の各々の他端同士の間を結合するための配線を含む、請求項４記載の薄膜磁性体記憶装置。
  6. 前記複数の書込ワードドライバは、所定数の前記行ごとに、前記メモリアレイに行方向に隣接する領域のそれぞれに分割して配置される、請求項５記載の薄膜磁性体記憶装置。
  7. 各前記第１および第２のサブ書込ワード線の一端は、第１および第２の電圧とそれぞれ結合され、
    前記結合回路は、
    前記複数の書込ワード線に対応してそれぞれ設けられ、行選択結果に応じて、前記複数の書込ワード線のうちの対応する１つに含まれる前記第１および第２のサブ書込ワード線の他端の間を電気的に結合するためのスイッチ回路を含む、請求項４記載の薄膜磁性体記憶装置。
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