KR101611023B1 - 전류 조절이 가능한 자기 저항 메모리 장치 및 이의 구동 방법 - Google Patents

전류 조절이 가능한 자기 저항 메모리 장치 및 이의 구동 방법 Download PDF

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Abstract

cycling endurance를 향상시킬 수 있는 자기 저항 메모리 장치 및 이를 구동하는 방법이 개시된다. 상기 자기 저항 메모리 장치는 비트 라인과 소스 라인 사이에 연결된 MTJ 소자 및 제 1 트랜지스터를 가지는 메모리 셀 및 쓰기 동작 또는 읽기 동작시 상기 비트 라인과 상기 소스 라인 사이에서 상기 메모리 셀을 통하여 흐르는 전류의 방향에 따라 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐르는 전류 또는 상기 소스 라인으로부터 상기 비트 라인 방향으로 흐르는 전류의 세기를 조절하는 전류량 조절부를 포함한다.

Description

전류 조절이 가능한 자기 저항 메모리 장치 및 이의 구동 방법{MAGNETORESISTIVE RANDOM ACCESS MEMORY FOR ADJUSTING CURRENT AND METHOD OF OPERATING THE SAME}
본 발명은 자기 저항 메모리 장치, 예를 들어 STT-MRAM 및 이의 구동 방법에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는 반면에, 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다.
다만, 비록 비-휘발성 RAM은 전원을 가하지 않고도 정보를 유지할 수 있다는 장점이 있지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 쓰기/읽기 시간을 가진다.
자기 저항 랜덤 액세스 메모리(MRAM)는 휘발성 메모리에 비교할만한 쓰기/읽기 시간을 가지는 비-휘발성 메모리 기술이다. 전기 전하들 또는 전류 흐름과 같은 데이터를 저장하는 종래의 RAM 기술과 달리, MRAM은 자기 전류들을 사용한다.
도 1은 일반적인 MTJ의 구조이고, 도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이다. 도 3은 일반적인 자기 저항 메모리 장치에서의 쓰기 동작을 도시한 도면이다.
도 2를 참조하면, MRAM의 메모리 셀은 MTJ(Magnetic Tunnel Junction) 소자 및 트랜지스터(MN)를 포함한다.
MTJ의 일단은 비트 라인(BL)에 연결되고, 트랜지스터(MN)의 게이트는 워드 라인(WL)에 연결되며, 트랜지스터(MN)의 소스는 소스 라인(SL)에 연결된다.
MTJ는 도 1 및 도 2에 도시된 바와 같이 고정층(100), 터널 장벽층(102) 및 자유층(104)을 포함한다.
고정층(100) 및 자유층(104)은 강자성체 물질로 구성되어 각기 자화 방향을 보유할 수 있으며, 터널 장벽층(102)에 의해 분리된다.
고정층(100)은 특정한 극성으로 설정되며, 자유층(104)의 극성은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다.
자유층(104)의 극성 변화는 MTJ 소자의 저항을 변화시킨다. 예를 들어, MTJ소자는 극성들이 정렬되는 경우(도 1의 A) 낮은 저항 상태를 가지며, 극성들이 정렬되지 않는 경우(도 1의 B) 높은 저항 상태를 가진다.
MRAM 전체의 구조를 살펴보면, MRAM은 복수의 어레이들을 포함하며, 각 어레이들은 복수의 메모리 셀들을 포함한다. 이때, 각 메모리 셀들은 도 2에 도시된 구조를 가진다.
쓰기 동작을 살펴보면, 비트 라인(BL)으로 인가되는 전압이 소스 라인(SL)으로 인가되는 전압보다 높은 경우, 도 3의 (A)에 도시된 바와 같이 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류(i1)가 흐른다.
반면에, 비트 라인(BL)으로 인가되는 전압이 소스 라인(SL)으로 흐르는 전압보다 작은 경우, 도 3의 (B)에 도시된 바와 같이 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류(i2)가 흐른다.
이 경우, 비트 라인(BL)으로 인가되는 전압이 소스 라인(SL)으로 인가되는 전압보다 높은 경우, MTJ 소자의 저항에 의해 트랜지스터(MN)에 degeneration이 발생한다. 결과적으로, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류에 비하여 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 흐르는 전류가 작게 된다. 따라서, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐르도록 쓰기 동작이 반복되면, 메모리 셀의 MTJ 소자에 상당한 부담을 주게 된다. 결과적으로, 쓰기 동작시 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류의 횟수에 따라 사이클링 수명(cycling endurance)이 달라질 수 있다.
한국공개특허공보 제2013-0031186호 (공개일 : 2013년 3월 28일)
본 발명은 사이클링 수명(cycling endurance)을 향상시킬 수 있는 자기 저항 메모리 장치 및 이를 구동하는 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 장치는 비트 라인과 소스 라인 사이에 연결된 MTJ 소자 및 제 1 트랜지스터를 가지는 메모리 셀; 및 쓰기 동작 또는 읽기 동작시 상기 비트 라인과 상기 소스 라인 사이에서 상기 메모리 셀을 통하여 흐르는 전류의 방향에 따라 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐르는 전류 또는 상기 소스 라인으로부터 상기 비트 라인 방향으로 흐르는 전류의 세기를 조절하는 전류량 조절부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 자기 저항 메모리 장치는 비트 라인과 소스 라인 사이에 연결된 MTJ 소자 및 제 1 트랜지스터를 가지는 메모리 셀; 및 쓰기 동작 또는 읽기 동작시 상기 비트 라인과 상기 소스 라인 사이에서 상기 메모리 셀을 통하여 흐르는 전류의 방향에 따라 저항 엘리먼트를 상기 메모리 셀에 연결시키거나 연결시키지 않는 전류량 조절부를 포함할 수 있다.
본 발명에 따른 자기 저항 메모리 장치 및 이의 구동 방법은 비트 라인으로부터 소스 라인 방향으로 전류가 흐를 때 추가적인 저항 엘리먼트를 상기 소스 라인에 연결시켜 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐르는 전류를 감소시킬 수 있다. 결과적으로, cycling endurance가 향상될 수 있고, 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐를 때의 쓰기 속도와 상기 소스 라인으로부터 상기 비트 라인 방향으로 흐를 때의 쓰기 속도가 실질적으로 동일하여질 수 있다.
도 1은 일반적인 MTJ의 구조이다.
도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이다.
도 3은 일반적인 자기 저항 메모리 장치에서의 쓰기 동작을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 전류량 조절부의 회로 구조를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 전류 조절 과정을 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)에 관한 것으로서, 쓰기 동작(Write Operation)시 전류 방향에 따른 메모리 셀의 트랜지스터의 degeneration을 고려하여 cycling endurance를 향상시킬 수 있는 자기 저항 메모리 장치 및 이의 구동 방법을 제안한다. 물론, 본 발명의 자기 저항 메모리 장치 구동 방법은 읽기 동작(Read Operation)에도 적용될 수 있다.
일 실시예에 따르면, 본 발명의 자기 저항 메모리 장치는 쓰기 동작시 전류 방향과 상관없이 쓰기 속도가 실질적으로 동일하도록 전류의 세기를 조절할 수 있는 회로 구조를 가질 수 있다. 상기 전류 조절은 예를 들어 복수의 트랜지스터들을 활용함에 의해 실현될 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로 구조를 개략적으로 도시한 도면이다. 다만, 메모리 블록이 복수의 어레이들(400)을 포함하나, 설명의 편의를 위하여 도 4에는 하나의 어레이(400)만 도시하였으며, 각 어레이(400)당 전류량 조절부(404)가 각기 할당될 수 있다.
도 4를 참조하면, 본 실시예의 자기 저항 메모리 장치는 어레이들(400)을 포함하는 메모리 블록, 쓰기 드라이버(402) 및 전류량 조절부(404)를 포함한다. 도 4에 도시하지는 않았지만, 상기 자기 저항 메모리 장치는 워드 라인 드라이버 등을 더 포함할 수 있다.
각 어레이들(400)은 예를 들어 512개의 메모리 셀들(410)을 포함할 수 있으며, 외부로부터 입력된 주소(Address)에 응답하여 출력된 워드 라인 구동 신호 및 컬럼 선택 신호에 따라 동작할 수 있다. 예를 들어, 상기 워드 라인 구동 신호에 따라 메모리 셀들(410) 중 하나가 선택되고 선택된 메모리 셀(410)에 쓰기/읽기 동작이 수행될 수 있다.
메모리 셀(410)은 하나의 MTJ(Magnetic Tunnel Junction) 소자 및 하나의 트랜지스터를 포함할 수 있다. 여기서, 상기 트랜지스터는 N-모스 트랜지스터일 수 있다. 물론, 메모리 셀(410)의 구조는 도 4의 구조로 한정되지는 않는다.
MTJ 소자의 일단은 비트 라인(Bit Line, BL)에 연결되며, 타단은 트랜지스터(MN)의 드레인에 연결된다.
트랜지스터(MN)의 게이트는 해당 워드 라인(Word Line, WL)에 연결되며, 트랜지스터(MN)의 소스는 소스 라인(Source Line, SL)에 연결될 수 있다.
워드 라인 드라이버는 메모레 셀들(410)에 연결된 워드 라인들(WL) 중 하나를 선택하여 구동시키며, 예를 들어 디코더(Decoder)일 수 있다.
쓰기 드라이버(402)는 비트 라인(BL) 및 소스 라인(SL)을 구동시키는 역할을 수행할 수 있으며, 예를 들어 버퍼(Buffer)일 수 있다.
일 실시예에 따르면, 쓰기 드라이버(402)는 비트 라인을 선택하기 위한 컬럼 디코더(Column decoder) 및 소스 라인(SL)의 전압을 발생시키는 소스 라인 전압 발생기를 포함할 수 있다. 예를 들어, 컬럼 디코더는 입력된 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키며, 그 결과 비트 라인(BL)이 선택될 수 있다.
또한, 쓰기 드라이버(402)는 쓰기 동작을 위하여 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 제어하여 어레이(400)로 흐르는 전류의 방향을 결정할 수 있다. 예를 들어, 쓰기 드라이버(402)는 "0" 데이터를 해당 메모리 셀(410)에 기록하기 위하여 MTJ 소자의 고정층과 자유층의 자화 방향이 동일하여지도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정하고, "1" 데이터를 해당 메모리 셀(410)에 기록하기 위하여 MTJ 소자의 고정층과 자유층의 자화 방향이 다르도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정할 수 있다. 즉, 쓰기 드라이버(402)는 "0" 데이터를 기록할 때 어레이(400)로 흐르는 전류의 방향과 "1" 데이터를 기록할 때 어레이(400)로 흐르는 전류의 방향이 반대가 되도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정할 수 있다.
한편, MTJ 소자는 순차적으로 배열된 고정층, 터널 장벽층 및 자유층을 포함할 수 있다. 상기 고정층은 일정한 자화 방향을 가지며, 상기 자유층은 상기 MTJ 소자로 흐르는 전류의 방향에 따라 다른 자화 방향을 가질 수 있다. 상기 터널 장벽층은 상기 고정층과 상기 자유층 사이에 배열되며, 절연막일 수 있다.
전류량 조절부(404)는 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류(i1)가 흐를 때의 쓰기 속도와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류(i2)가 흐를 때의 쓰기 속도가 실질적으로 동일하여지도록 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류(i1)와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 흐르는 전류(i2)를 조절할 수 있다. 일 실시예로, 전류량 조절부(404)는 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류(i1)와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 흐르는 전류(i2)가 실질적으로 동일하도록 전류(i1 또는 i2)를 조절할 수 있다.
일 실시예에 따르면, 전류량 조절부(404)는 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류(i1)가 흐를 때 후술하는 바와 같이 저항 엘리먼트를 소스 라인(SL)에 연결시켜 어레이(400)의 저항값을 증가시키며, 그 결과 전류(i1)의 세기가 감소할 수 있다. 상기 저항값의 증가는 예를 들어 복수의 트랜지스터들을 이용함에 의해 실현될 수 있다.
종래에는 MTJ 소자의 저항으로 인하여 메모리 셀의 트랜지스터에 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때 메모리 셀(410)의 트랜지스터(MN)에 degeneration이 발생하며, 그 결과 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류에 비하여 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 흐르는 전류가 작게 된다. 따라서, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐르도록 쓰기 동작이 반복되면, 메모리 셀의 MTJ 소자에 상당한 부담을 주게 된다. 결과적으로, 쓰기 동작시 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류의 횟수에 따라 cycling endurance가 달라질 수 있다.
반면에, 본 발명은 전류량 조절부(404)의 제어 하에 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류의 세기를 감소시키므로, cycling endurance가 향상될 수 있다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 쓰기 동작시 전류량 조절부(404)를 통하여 비트 라인(BL)과 소스 라인(SL) 사이에서 흐르는 전류의 세기를 제어할 수 있다. 예를 들어, 상기 자기 저항 메모리 장치는 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류의 세기를 감소시킬 수 있으며, 그 결과 cycling endurance가 향상될 수 있다.
도 5는 본 발명의 일 실시예에 따른 전류량 조절부의 회로 구조를 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 전류 조절 과정을 도시한 도면이다.
도 5를 참조하면, 전류량 조절부(404)는 제어 드라이버(500), 저항부(502) 및 스위칭부(504)를 포함할 수 있다.
저항부(502)는 전류 방향에 따라 저항값을 추가적으로 제공하는 역할을 수행할 수 있다. 예를 들어, 저항부(502)는 쓰기 동작시 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때 저항 엘리먼트를 메모리 셀(410)에 연결시켜 어레이(400)의 저항값을 증가시킬 수 있다. 반면에, 저항부(502)는 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때에는 저항 엘리먼트를 메모리 셀(410)에 연결시키지 않을 수 있다.
여기서, 저항부(502)의 저항값은 MTJ 소자의 저항값을 고려하여 설정될 수 있으며, MTJ 소자의 공차도 고려할 수 있다. 예를 들어, 저항부(502)의 저항값은 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 때의 MTJ 소자의 저항값과 동일하거나 약간 작을 수 있다. 이 경우, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때 메모리 셀의 트랜지스터(MN)의 게이트와 소스 사이의 전압은 실질적으로 (VDD-VMTJ)가 되며, 따라서 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때의 메모리 셀(410)의 트랜지스터(MN)의 게이트와 소스 사이의 전압과 실질적으로 동일하게 된다. 결과적으로, cycling endurance가 향상될 수 있다.
전류량 조절부가 없는 일반 자기 저항 메모리 장치에서는 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때의 쓰기 속도와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때의 쓰기 속도가 다르다. 반면에, 본 발명은 저항부(502)를 이용하여 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때의 쓰기 속도와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때의 쓰기 속도를 실질적으로 동일하게 할 수 있다.
일 실시예에 따르면, 저항부(502)는 소스 라인(SL)에 연결되며 상호 직렬로 연결된 복수의 N-MOS 트랜지스터들을 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 저항부(502)가 3개의 트랜지스터들(M1, M2 및 M3)을 포함하는 것으로 가정한다.
스위칭부(504)는 비트 라인(BL)에 연결되고, 전류 방향에 따라 스위칭하는 스위치(SW)를 포함할 수 있다. 여기서, 스위치(SW)는 하나의 N-MOS 트랜지스터일 수 있으며, 일단은 접지에 연결될 수 있다.
스위치(SW)는 쓰기 동작시 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류가 흐를 때 오프(OFF)되고, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 때는 온(ON)될 수 있다.
다른 관점에서는, 스위치(SW)는 비트 라인(BL)에 특정 전압(VDD)이 인가되고 소스 라인(SL)에 접지 전압이 인가되도록 결정되면 오프되고, 비트 라인(BL)에 접지 전압이 인가되고 소스 라인(SL)에 특정 전압(VDD)이 인가되도록 결정되면 온될 수 있다. 스위치(SW)가 온되면, 비트 라인(BL)은 자연적으로 접지에 연결되게 된다.
제어 드라이버(500)는 저항부(502) 및 스위칭부(504)의 동작을 제어할 수 있다. 구체적으로는, 제어 드라이버(500)는 쓰기 드라이버(402)에 의해 프리-디스차지된(Pre-discharged) 비트 라인(BL)과 소스 라인(SL)에 인가될 전압들이 결정되면 저항부(502) 및 스위칭부(504)의 활성화를 제어할 수 있다.
구체적으로는, 비트 라인(BL)으로 상대적으로 높은 전압, 예를 들어 전원 전압(VDD)이 인가되고 소스 라인(SL)으로 상대적으로 낮은 전압, 예를 들어 접지 전압이 인가되도록 쓰기 드라이버(402)에 의해 결정되면, 제어 드라이버(500)는 저항부(404)의 트랜지스터들(M1, M2 및 M3)을 활성화시키고 스위칭부(504)를 비활성화시킬 수 있다. 이 경우, 트랜지스터들(M1, M2 및 M3)은 deep triode 영역에서 동작하며, 그 결과 트랜지스터들(M1, M2 및 M3)의 저항이 생성된다. 따라서, 메모리 셀(410)의 트랜지스터(MN)에 degeneration이 발생되며, 그 결과 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류가 저항부(404)가 없을 때에 비하여 감소할 수 있다.
일 실시예에 따르면, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때의 쓰기 속도와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때의 쓰기 속도가 실질적으로 동일하도록, 트랜지스터들(M1, M2 및 M3)의 저항이 미리 설정될 수 있다.
반면에, 소스 라인(SL)으로 상대적으로 높은 전압, 예를 들어 전원 전압(VDD)이 인가되고 비트 라인(BL)으로 상대적으로 낮은 전압, 예를 들어 접지 전압이 인가되도록 쓰기 드라이버(402)에 의해 결정되면, 제어 드라이버(500)는 저항부(404)를 비활성화시키고 스위칭부(504)를 활성화시킬 수 있다. 이 경우, 트랜지스터들(M1, M2 및 M3)에 의해 메모리 셀(410)의 트랜지스터(MN)에 degeneration이 발생하지 않으나 MTJ 소자에 의해 트랜지스터(MN)에 degeneration이 발생한다. 결과적으로, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐를 때의 쓰기 속도와 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐를 때의 쓰기 속도가 실질적으로 동일하여질 수 있다.
즉, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류가 흐를 때에는 저항부(404)의 트랜지스터들(M1, M2 및 M3)을 활성화시키고 스위칭부(504)를 비활성화시키며, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 때는 저항부(404)의 트랜지스터들(M1, M2 및 M3)을 비활성화시키고 스위칭부(504)를 활성화시킬 수 있다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 쓰기 동작시 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류를 흘리고자 할 때 복수의 트랜지스터들(M1, M2 및 M3)을 이용하여 메모리 셀(410)의 트랜지스터(MN)에 degeneration을 발생시키며, 그 결과 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류의 세기가 감소하여 cycling endurance가 향상될 수 있다.
물론, 전류 방향에 따라 전류를 조절할 수 있는 한, 전류량 조절부(404)의 회로 구조는 다양하게 변형될 수 있다.
이하, 쓰기 동작을 살펴보겠다.
도 6의 (A)에 도시된 바와 같이, 쓰기 동작시 쓰기 드라이버(402)가 비트 라인(BL)에 특정 전압, 예를 들어 전원 전압(VDD)을 인가하고 소스 라인(SL)에 접지 전압을 인가하도록 결정하면, 제어 드라이버(500)는 저항부(404)의 트랜지스터들(M1, M2 및 M3)이 턴-온되도록 트랜지스터들(M1, M2 및 M3)의 게이트들에 소정 전압(V1)을 인가하고 스위치(SW)를 비활성화시키며, 그 결과 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류에 해당하는 전류 패스의 저항값이 저항부(404)가 없을 때에 비하여 증가된다. 따라서, 메모리 셀(410)의 트랜지스터(MN)에 degeneration이 발생되어 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류(i1)가 종래기술에 비하여 작아진다. 예를 들어, 메모리 셀(410)의 트랜지스터(MN)의 게이트와 소스 사이의 전압은 실질적으로 (VDD-VMTJ)가 되도록 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 흐르는 전류(i1)가 감소할 수 있다.
도 6의 (B)에 도시된 바와 같이, 쓰기 동작시 쓰기 드라이버(402)가 소스 라인(SL)에 특정 전압, 예를 들어 전원 전압(VDD)을 인가하고 비트 라인(BL)에 접지 전압을 인가하도록 결정하면, 제어 드라이버(500)는 저항부(404)의 트랜지스터들(M1, M2 및 M3)은 턴-오프시키고 스위치(SW)를 턴-온시킨다. 이 경우, 비트 라인(BL)이 접지에 연결되어 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류(i2)가 흐르고, 메모리 셀(410)의 MTJ 소자의 자유층의 극성이 변화되며, MTJ 소자의 저항에 의해 트랜지스터(MN)에 degeneration이 발생한다. 이 때, 메모리 셀(410)의 트랜지스터(MN)의 게이트와 소스 사이의 전압은 (VDD-VMTJ)가 된다.
결과적으로, cycling endurance가 향상될 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
400 : 어레이 402 : 쓰기 드라이버
404 : 전류량 조절부 410 : 메모리 셀
500 : 제어 드라이버 502 : 저항부
504 : 스위칭부

Claims (11)

  1. 비트 라인과 소스 라인 사이에 연결된 MTJ 소자 및 제 1 트랜지스터를 가지는 메모리 셀; 및
    쓰기 동작 또는 읽기 동작시 상기 비트 라인과 상기 소스 라인 사이에서 상기 메모리 셀을 통하여 흐르는 전류의 방향에 따라 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐르는 전류 또는 상기 소스 라인으로부터 상기 비트 라인 방향으로 흐르는 전류의 세기를 조절하되, 상기 비트 라인으로부터 상기 소스 라인 방향으로 전류가 흐를 때의 쓰기 속도와 상기 소스 라인으로부터 상기 비트 라인 방향으로 전류가 흐를 때의 쓰기 속도가 동일하도록 상기 전류를 조절하는 전류량 조절부;를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 MTJ 소자의 일단은 상기 비트 라인에 연결되고, 상기 MTJ 소자의 타단은 상기 트랜지스터의 드레인에 연결되며, 상기 트랜지스터의 소스는 상기 소스 라인에 연결되되,
    상기 전류량 조절부는 추가적인 저항 엘리먼트를 상기 메모리 셀에 연결시켜 상기 비트 라인으로부터 상기 소스 라인 방향으로 흐르는 전류를 조절하는 것을 특징으로 하는 자기 저항 메모리 장치.
  4. 제1항에 있어서, 상기 전류량 조절부는 상기 전류의 방향과 관계없이 상기 제 1 트랜지스터의 게이트와 소스 사이의 전압이 전원 전압(VDD)과 상기 MTJ 소자의 저항에 해당하는 전압(VMTJ)의 차에 해당하도록 상기 전류를 조절하는 것을 특징으로 하는 자기 저항 메모리 장치.
  5. 제1항에 있어서, 상기 전류량 조절부는,
    상기 소스 라인에 연결되며, 적어도 하나의 저항 엘리먼트를 포함하는 저항부;
    상기 비트 라인에 연결된 스위치; 및
    상기 저항부의 활성화 및 상기 스위치의 활성화를 제어하는 제어 드라이버를 포함하되,
    상기 스위치의 일단은 접지에 연결되고, 상기 제어 드라이버는 상기 쓰기 동작시 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 높게 결정된 경우 상기 저항부를 활성화시키고 상기 스위치를 비활성화시키며, 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 낮게 결정된 경우 상기 저항부를 비활성화시키고 상기 스위치를 활성화시키는 것을 특징으로 하는 자기 저항 메모리 장치.
  6. 제5항에 있어서, 상기 저항부는 상기 소스 라인에 직렬로 연결된 복수의 제 2 트랜지스터들을 포함하고, 상기 제어 드라이버는 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 높게 결정된 경우 상기 제 2 트랜지스터들을 턴-온시켜 상기 제 2 트랜지스터들이 deep triode 영역에서 동작하도록 제어하며, 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 낮게 결정된 경우 상기 제 2 트랜지스터들을 턴-오프시키는 것을 특징으로 하는 자기 저항 메모리 장치.
  7. 제5항에 있어서, 상기 저항부의 저항값은 상기 MTJ 소자의 저항값에 해당하는 것을 특징으로 하는 자기 저항 메모리 장치.
  8. 제1항에 있어서, 상기 자기 저항 메모리 장치는 다수의 메모리 셀들을 가지는 어레이들을 포함하되,
    상기 어레이들은 각기 상기 전류량 조절부를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  9. 비트 라인과 소스 라인 사이에 연결된 MTJ 소자 및 제 1 트랜지스터를 가지는 메모리 셀; 및
    쓰기 동작 또는 읽기 동작시 상기 비트 라인과 상기 소스 라인 사이에서 상기 메모리 셀을 통하여 흐르는 전류의 방향에 따라 저항 엘리먼트를 상기 메모리 셀에 연결시키거나 연결시키지 않음으로써 전류의 세기를 조절하되, 상기 비트 라인으로부터 상기 소스 라인 방향으로 전류가 흐를 때의 쓰기 속도와 상기 소스 라인으로부터 상기 비트 라인 방향으로 전류가 흐를 때의 쓰기 속도가 동일하도록 상기 전류를 조절하는 전류량 조절부;를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  10. 제9항에 있어서, 상기 전류량 조절부는,
    상기 소스 라인에 연결되며, 상기 저항 엘리먼트를 포함하는 저항부;
    상기 비트 라인에 연결된 스위치; 및
    상기 저항부의 활성화 및 상기 스위치의 활성화를 제어하는 제어 드라이버를 포함하되,
    상기 스위치의 일단은 접지에 연결되고, 상기 제어 드라이버는 상기 쓰기 동작시 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 높게 결정된 경우 상기 저항부를 활성화시키고 상기 스위치를 비활성화시키며, 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 낮게 결정된 경우 상기 저항부를 비활성화시키고 상기 스위치를 활성화시키는 것을 특징으로 하는 자기 저항 메모리 장치.
  11. 제10항에 있어서, 상기 저항부는 상기 소스 라인에 직렬로 연결된 복수의 제 2 트랜지스터들을 포함하고, 상기 제어 드라이버는 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 높게 결정된 경우 상기 제 2 트랜지스터들을 턴-온시켜 상기 제 2 트랜지스터들이 deep triode 영역에서 동작하도록 제어하며, 상기 비트 라인으로 인가되는 전압이 상기 소스 라인으로 인가되는 전압보다 낮게 결정된 경우 상기 제 2 트랜지스터들을 턴-오프시키는 것을 특징으로 하는 자기 저항 메모리 장치.















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