JP5150932B2

JP5150932B2 - 半導体記憶装置

Info

Publication number: JP5150932B2
Application number: JP2008098329A
Authority: JP
Inventors: 知也河越
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-04-04
Filing date: 2008-04-04
Publication date: 2013-02-27
Anticipated expiration: 2028-04-04
Also published as: JP2009252283A

Description

この発明は半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータを記憶する磁気抵抗素子を用いた半導体記憶装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、ＳＴＴＳ（Spin Torque transfer magnetization Switching)を利用したものがある（たとえば、非特許文献１参照）。

このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線およびソース線とを含むメモリアレイを備える。各メモリセルは、磁気抵抗素子およびトランジスタを含む。磁気抵抗素子の一方電極はビット線に接続され、その他方電極はトランジスタを介してソース線に接続され、トランジスタのゲートはワード線に接続される。

書込動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させるとともに、書込データに応じた極性の書込電流を選択した列のビット線とソース線の間に流して、選択したメモリセルの磁気抵抗素子を高抵抗状態または低抵抗状態にする。読出動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させ、選択した列のビット線から選択したメモリセルの磁気抵抗素子およびトランジスタを介してソース線に流れる電流に基づいて、そのメモリセルの記憶データを読み出す。
IEEE 2005 A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching:Spin-RAM

このようなＭＲＡＭでは、ビット線とソース線が並行に配置され、磁気抵抗素子の縦横のサイズはビット線およびソース線の各々の幅よりも小さいので、ビット線およびソース線の各々の幅を最小にすることにより、メモリアレイの面積を低減化している。このため、ビット線およびソース線の各々には寄生抵抗が存在する。

この寄生抵抗は、書込動作に悪影響を及ぼす。特に、書込回路から最も遠いメモリセルを選択し、ソース線から選択メモリセルを介してビット線に電流を流す場合に、寄生抵抗の影響が深刻になる。選択メモリセルのトランジスタのゲート−ソース間電圧をＶｇｓとし、ワード線の電圧をＶｄｄとし、磁気抵抗素子の抵抗値をＲｔｍｒとし、ビット線の寄生抵抗値をＲｐｂｌとし、書込電流をＩｃとすると、Ｖｇｓ＝Ｖｄｄ−（Ｒｔｍｒ＋Ｒｐｂｌ）×Ｉｃとなる（図３参照）。したがって、Ｖｇｓが低くなり、トランジスタの導通抵抗値が高くなる。このため、必要な書込電流を確保するためには、トランジスタのサイズ（ゲート幅）を大きくする必要が生じ、メモリセルの面積が増大し、ひいてはメモリアレイの面積が増大してしまう。

それゆえに、この発明の主たる目的は、レイアウト面積が小さな半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ複数列に対応して設けられた複数のソース線とを含むメモリアレイを備えたものである。各メモリセルは、抵抗値のレベル変化によってデータを記憶する磁気抵抗素子と、ゲートが対応のワード線に接続され、ソースが対応のソース線に接続され、ドレインが磁気抵抗素子を介して対応のビット線に接続された第１のトランジスタとを有する。この半導体記憶装置は、さらに、複数のメモリセルのうちの選択メモリセルの磁気抵抗素子に、書込データの論理に応じた極性の電流を流して低抵抗状態または高抵抗状態にする書込回路を備える。この書込回路は、第１〜第３のドライバを含む。第１のドライバは、選択メモリセルに対応するワード線に選択電圧を印加して選択メモリセルの第１のトランジスタを導通させる。第２のドライバは、書込データが第１の論理である場合は、選択メモリセルに対応するビット線およびソース線にそれぞれ電源電圧および基準電圧を印加し、書込データが第２の論理である場合は、選択メモリセルに対応するビット線およびソース線にそれぞれ基準電圧および電源電圧を印加する。第３のドライバは、第２のドライバと異なる位置で各ビット線に接続され、書込データが第２の論理である場合に、選択メモリセルに対応するビット線に基準電圧を印加する。

この発明に係る半導体記憶装置では、書込データが第１の論理である場合は、第２のドライバによって選択メモリセルに対応するビット線およびソース線にそれぞれ電源電圧および基準電圧が印加される。また、書込データが第２の論理である場合は、第２のドライバによって選択メモリセルに対応するビット線およびソース線にそれぞれ基準電圧および電源電圧が印加されるとともに、第３のドライバによって、第２のドライバと異なる位置で選択メモリセルに対応するビット線に基準電圧が印加される。したがって、書込データが第２の論理である場合に、ビット線の複数箇所が基準電圧にされるので、ビット線の寄生抵抗の影響が小さくなる。よって、メモリセルの第１のトランジスタのサイズを小さくすることができ、ひいてはレイアウト面積を小さくすることができる。

[実施の形態１]
図１は、この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。図１において、このＭＲＡＭは、メモリアレイ１、行デコーダ２、列デコーダ３、書込回路４、書込補助回路５、および読出回路６を備える。

メモリアレイ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、それぞれ複数列に対応して設けられた複数のソース線ＳＬとを含む。

各メモリセルＭＣは、磁気抵抗素子７およびＮチャネルＭＯＳトランジスタ８を含む。磁気抵抗素子７は、ＳＴＳを利用したものであり、抵抗値のレベル変化によってデータを記憶する。磁気抵抗素子７の抵抗値は、書込電流の極性によって変化する。ＮチャネルＭＯＳトランジスタ８のゲートは対応のワード線ＷＬに接続され、そのソースは対応のソース線ＳＬに接続され、そのドレインは磁気抵抗素子７を介して対応のビット線ＢＬに接続される。

上述のように、メモリアレイ１の面積を最小にするために、ビット線ＢＬおよびソース線ＳＬの各々の幅およびそれらの間隔は最小にされている。このため、ビット線ＢＬおよびソース線ＳＬは、それぞれ寄生抵抗９，１０を有する。

図１に戻って、行デコーダ２は、行アドレス信号に従って、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベル（電源電圧Ｖｄｄ）にし、そのワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタ８を導通させる。列デコーダ３は、列アドレス信号に従って、複数の列のうちのいずれかの列を選択する。

書込回路４は、ビット線ＢＬおよびソース線ＳＬの一方端に接続され、書込データ信号が「Ｌ」レベル（“０”）の場合は、列デコーダ３によって選択された列のビット線ＢＬおよびソース線ＳＬをそれぞれ「Ｈ」レベル（電源電圧Ｖｄｄ）および「Ｌ」レベル（接地電圧ＧＮＤ）にする。これにより、列デコーダ３によって選択された列のビット線ＢＬから、デコーダ２，３によって選択されたメモリセルＭＣの磁気抵抗素子７およびＮチャネルＭＯＳトランジスタ８を介して、列デコーダ３によって選択された列のソース線ＳＬに書込電流が流れ、磁気抵抗素子７はたとえば低抵抗状態にされる。

また、書込回路４は、書込データ信号が「Ｈ」レベル（“１”）の場合は、列デコーダ３によって選択された列のビット線ＢＬおよびソース線ＳＬをそれぞれ「Ｌ」レベル（接地電圧ＧＮＤ）および「Ｈ」レベル（電源電圧Ｖｄｄ）にする。これにより、列デコーダ３によって選択された列のソース線ＳＬから、デコーダ２，３によって選択されたメモリセルＭＣのＮチャネルＭＯＳトランジスタ８および磁気抵抗素子７を介して、列デコーダ３によって選択された列のビット線ＢＬに書込電流が流れ、磁気抵抗素子７はたとえば高抵抗状態にされる。

書込補助回路５は、ビット線ＢＬおよびソース線ＳＬの他方端に接続され、書込データ信号が「Ｌ」レベル（“０”）の場合は、列デコーダ３によって選択された列のソース線ＳＬを「Ｌ」レベル（接地電圧ＧＮＤ）にする。これにより、書込回路４、ビット線ＢＬ、磁気抵抗素子７、ＮチャネルＭＯＳトランジスタ８、ソース線ＳＬ、および書込補助回路５の経路にも書込電流が流れ、ソース線ＳＬの寄生抵抗１０の影響が軽減される。たとえば、書込回路４から見て最も遠いメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は直ぐに書込補助回路５に流入するので、書込電流が流れるソース線ＳＬの長さは極めて短くなり、ソース線ＳＬの寄生抵抗１０の影響はほぼ無くなる。

また、書込補助回路５は、書込データ信号が「Ｈ」レベル（“１”）の場合は、列デコーダ３によって選択された列のビット線ＢＬを「Ｌ」レベル（接地電圧ＧＮＤ）にする。これにより、書込回路４、ソース線ＳＬ、ＮチャネルＭＯＳトランジスタ８、磁気抵抗素子７、ビット線ＢＬ、および書込補助回路５の経路にも書込電流が流れ、ビット線ＢＬの寄生抵抗９の影響が軽減される。たとえば、書込回路４から見て最も遠いメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は直ぐに書込補助回路５に流入するので、書込電流が流れるビット線ＢＬの長さは極めて短くなり、ビット線ＢＬの寄生抵抗９の影響はほぼ無くなる。

なお、書込補助回路５が無い場合、図３に示すように、選択されたメモリセルＭＣのＮチャネルＭＯＳトランジスタ８のソースの電圧は、磁気抵抗素子７の抵抗値Ｒｔｍｒとビット線ＢＬの寄生抵抗９の抵抗値Ｒｐｂｌとの和に書込電流Ｉｃを乗じた値（Ｒｔｍｒ＋Ｒｐｂｌ）×Ｉｃになり、ＮチャネルＭＯＳトランジスタ８のゲート−ソース間電圧ＶｇｓはＶｇｓ＝Ｖｄｄ−（Ｒｔｍｒ＋Ｒｐｂｌ）×Ｉｃとなる。したがって、ＮチャネルＭＯＳトランジスタ８の導通抵抗値が大きくなるので、書込動作を安定に行なうためにはＮチャネルＭＯＳトランジスタ８のサイズを大きくする必要があり、メモリアレイ１のレイアウト面積が増大する。

読出回路６は、列デコーダ３によって選択された列のビット線ＢＬおよびソース線ＳＬ間に書込電圧よりも十分に低い読出電圧を印加し、ビット線ＢＬ、デコーダ２，３によって選択されたメモリセルＭＣ、ソース線ＳＬの経路に流れる読出電流に基づいて、そのメモリセルＭＣの記憶データを読み出す。たとえば、読出電流が所定のしきい値電流よりも小さい場合は、そのメモリセルＭＣの磁気抵抗素子７は高抵抗状態であるので、記憶データは“１”となる。逆に、読出電流が所定のしきい値電流よりも大きい場合は、そのメモリセルＭＣの磁気抵抗素子７は低抵抗状態であるので、記憶データは“０”となる。

図４は、書込回路４および書込補助回路５の構成を示す回路図である。なお、図４では、図面の簡単化のため、メモリアレイ１のうちの２本のワード線ＷＬおよびそれに関連する部分のみが示されている。

図４において、このＭＲＡＭでは、メモリアレイ１の複数の列は８つずつ３２のグループに分割されており、３２のグループにそれぞれ３２本の列選択線ＣＳＬ＜０＞〜ＣＳＬ＜３１＞が設けられている。列デコーダ３は、列アドレス信号に従って、３２本の列選択線ＣＳＬ＜０＞〜ＣＳＬ＜３１＞のうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにする。「Ｈ」レベルにされた列選択線ＣＳＬに対応するグループの８つの列の選択された行の８つのメモリセルＭＣには、８ビットのデータ信号ＤＩ＜０＞〜ＤＩ＜７＞を一度に書き込むことが可能となっている。

図４では、列選択線ＣＳＬ＜１＞に対応するグループのうちのデータ信号ＤＩ＜６＞，ＤＩ＜７＞に対応する２つの列と、列選択線ＣＳＬ＜２＞に対応するグループのうちのデータ信号ＤＩ＜０＞に対応する１つの列とが例示されている。また、書込回路４および書込補助回路５の各々には、制御信号Ｒ／Ｗが与えられる。制御信号Ｒ／Ｗは、書込動作時は「Ｌ」レベルにされ、読出動作時は「Ｈ」レベルにされる。

書込回路４は、ビット線ドライバ１１およびソース線ドライバ１２を含む。ビット線ドライバ１１は、各列に対応して設けられたインバータ１３、ＮＡＮＤゲート１４，１７、ゲート回路１５、ＯＲゲート１６、ＰチャネルＭＯＳトランジスタ１８、およびＮチャネルＭＯＳトランジスタ１９を含む。ソース線ドライバ１２は、各列に対応して設けられたＮＡＮＤゲート２０、ＰチャネルＭＯＳトランジスタ２１、およびＮチャネルＭＯＳトランジスタ２２を含む。

書込データ信号ＤＩは、インバータ１３を介してＮＡＮＤゲート１４およびＯＲゲート１６の一方入力ノードに入力されるとともに、ＮＡＮＤゲート２０の一方入力ノードに直接入力される。列選択線ＣＳＬは、ゲート回路１５およびＮＡＮＤゲート１７の一方入力ノードに接続される。制御信号Ｒ／Ｗは、ゲート回路１５およびＯＲゲート１６の他方入力ノードに入力される。ゲート回路１５の出力信号は、ＮＡＮＤゲート１４，２０の他方入力ノードに入力される。ＯＲゲート１６の出力信号はＮＡＮＤゲート１７の他方入力ノードに入力される。

ＰチャネルＭＯＳトランジスタ１８は、電源電圧Ｖｄｄのラインと対応のビット線ＢＬの一方端との間に接続され、そのゲートはＮＡＮＤゲート１４の出力信号を受ける。ＮチャネルＭＯＳトランジスタ１９は、対応のビット線ＢＬの一方端と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはＮＡＮＤゲート１７の出力信号を受ける。

ＰチャネルＭＯＳトランジスタ２１は、電源電圧Ｖｄｄのラインと対応のソース線ＳＬの一方端との間に接続され、そのゲートはＮＡＮＤゲート２０の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２２は、対応のソース線ＳＬの一方端と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはＮＡＮＤゲート２０の出力信号を受ける。

また、書込補助回路５は、ビット線ドライバ３１およびソース線ドライバ３２を含む。ビット線ドライバ３１は、各列に対応して設けられたインバータ３３、ゲート回路３４、ＯＲゲート３５、ＮＡＮＤゲート３６、およびＮチャネルＭＯＳトランジスタ３７を含む。ソース線ドライバ３２は、各列に対応して設けられたＮＡＮＤゲート３８およびＮチャネルＭＯＳトランジスタ３９を含む。

書込データ信号ＤＩは、インバータ３３を介してＯＲゲート３５の一方入力ノードに入力されるとともに、ＮＡＮＤゲート３８の一方入力ノードに直接入力される。列選択線ＣＳＬは、ゲート回路３４およびＮＡＮＤゲート３６の一方入力ノードに接続される。制御信号Ｒ／Ｗは、ゲート回路３４およびＯＲゲート３５の他方入力ノードに入力される。ゲート回路３４の出力信号は、ＮＡＮＤゲート３８の他方入力ノードに入力される。ＯＲゲート３５の出力信号はＮＡＮＤゲート３６の他方入力ノードに入力される。

ＮチャネルＭＯＳトランジスタ３７は、対応のビット線ＢＬの他方端と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはＮＡＮＤゲート３６の出力信号を受ける。ＮチャネルＭＯＳトランジスタ３９は、対応のソース線ＳＬの他方端と接地電圧ＧＮＤのラインとの間に接続され、そのゲートはＮＡＮＤゲート３８の出力信号を受ける。

次に、図４に示した書込回路４および書込補助回路５の動作について説明する。書込動作時は、制御信号Ｒ／Ｗが「Ｌ」レベルにされる。対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ対応の書込データ信号ＤＩが「Ｌ」レベルにされた場合、書込回路４では、ＮＡＮＤゲート１４，１７の出力信号がともに「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ１８が導通するとともにＮチャネルＭＯＳトランジスタ１９が非導通になり、対応のビット線ＢＬの一方端が「Ｈ」レベルにされる。また、ＮＡＮＤゲート２０の出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ２１が非導通になるとともにＮチャネルＭＯＳトランジスタ２２が導通し、対応のソース線ＳＬの一方端が「Ｌ」レベルにされる。

一方、書込補助回路５では、ＮＡＮＤゲート３６の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ３７が非導通になり、対応のビット線ＢＬの他方端がハイ・インピーダンス状態にされる。また、ＮＡＮＤゲート３８の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３９が導通し、対応のソース線ＳＬの他方端が「Ｌ」レベルにされる。

これにより、電源電圧Ｖｄｄのライン、ＰチャネルＭＯＳトランジスタ１８、ビット線ＢＬ、磁気抵抗素子７、ＮチャネルＭＯＳトランジスタ８、ソース線ＳＬ、およびＮチャネルＭＯＳトランジスタ２２，３９の経路で書込電流が流れ、ソース線ＳＬの寄生抵抗１０の影響が軽減される。たとえば、書込回路４と書込補助回路５の中間に位置するメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は書込回路４と書込補助回路５に分流するので、ソース線ＳＬの寄生抵抗１０の影響は半分になる。

また、対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ対応の書込データ信号ＤＩが「Ｈ」レベルにされた場合、書込回路４では、ＮＡＮＤゲート１４，１７の出力信号がともに「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ１８が非導通になるとともにＮチャネルＭＯＳトランジスタ１９が導通し、対応のビット線ＢＬの一方端が「Ｌ」レベルにされる。また、ＮＡＮＤゲート２０の出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ２１が導通するとともにＮチャネルＭＯＳトランジスタ２２が非導通になり、対応のソース線ＳＬの一方端が「Ｈ」レベルにされる。

一方、書込補助回路５では、ＮＡＮＤゲート３６の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ３７が導通し、対応のビット線ＢＬの他方端が「Ｌ」レベルにされる。また、ＮＡＮＤゲート３８の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ３９が非導通になり、対応のソース線ＳＬの他方端がハイ・インピーダンス状態にされる。

これにより、電源電圧Ｖｄｄのライン、ＰチャネルＭＯＳトランジスタ２１、ソース線ＳＬ、ＮチャネルＭＯＳトランジスタ８、磁気抵抗素子７、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ１９，３７の経路で書込電流が流れ、ソース線ＳＬの寄生抵抗１０の影響が軽減される。たとえば、書込回路４と書込補助回路５の中間に位置するメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は書込回路４と書込補助回路５に分流するので、ビット線ＢＬの寄生抵抗９の影響は半分になる。

また、読出動作時は、制御信号Ｒ／Ｗが「Ｈ」レベルにされる。対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされた場合、書込回路４では、ＮＡＮＤゲート１４，１７の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタ１８，１９がともに非導通になり、対応のビット線ＢＬの一方端がハイ・インピーダンス状態にされる。また、ＮＡＮＤゲート２０の出力信号が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ２１が非導通になるとともにＮチャネルＭＯＳトランジスタ２２が導通し、対応のソース線ＳＬの一方端が「Ｌ」レベルにされる。

読出回路６は、選択された列のビット線ＢＬおよびソース線ＳＬ間に書込動作時の電圧よりも十分に低い読出電圧を印加し、ビット線ＢＬから選択メモリセルＭＣを介してソース線ＳＬに流れる電流に基づいて、選択メモリセルＭＣの記憶データを読み出す。

なお、列選択線ＣＳＬが非選択レベルの「Ｌ」レベルの場合は、データ信号ＤＩおよび制御信号Ｒ／Ｗに関係なく、ゲート回路１５の出力信号が「Ｌ」レベルになり、ＮＡＮＤゲート１４，１７，２０の出力信号がともに「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ１８，２１が非導通になるとともにＮチャネルＭＯＳトランジスタ１９，２２が導通し、ビット線ＢＬおよびソース線ＳＬの一方端に接地電圧ＧＮＤが与えられる。また、ゲート回路３４の出力信号が「Ｌ」レベルになり、ＮＡＮＤゲート３６，３８の出力信号がともに「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ３７，３９が導通し、ビット線ＢＬおよびソース線ＳＬの他方端に接地電圧ＧＮＤが与えられる。

図５は、このＭＲＡＭの動作を例示するタイムチャートである。図５では、第１期間（ｔ０〜ｔ２）では、第ｘ行で第ｙ列のメモリセルＭＣに「Ｈ」レベルのデータ信号ＤＩが書き込まれ、第２期間（ｔ２〜ｔ４）では、第ｘ行目の第Ｙ列のメモリセルＭＣのデータの読出が行なわれ、第３期間（ｔ４〜ｔ６）では、第Ｘ行目の第ｙ列のメモリセルＭＣに「Ｌ」レベルのデータ信号ＤＩが書き込まれる場合が示されている。

すなわち、時刻ｔ０において、制御信号Ｒ／Ｗが「Ｌ」レベルに立ち下げられ、データ信号ＤＩが「Ｈ」レベルに立ち上げられる。次いで時刻ｔ１において、第ｘ行のワード線ＷＬ＜ｘ＞が「Ｈ」レベルに立ち上げられるとともに第ｙ列の列選択線ＣＳＬ＜ｙ＞が「Ｈ」レベルに立ち上げられる。これにより、第ｙ列のビット線ＢＬ＜ｙ＞およびソース線ＳＬ＜ｙ＞がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、第ｙ列のソース線ＳＬ＜ｙ＞から第ｘ行で第ｙ列のメモリセルＭＣを介して第ｙ列のビット線ＢＬ＜ｙ＞に書込電流が流れ、そのメモリセルＭＣに「Ｈ」レベルのデータ信号ＤＩが書き込まれる。

次に、時刻ｔ２において、制御信号Ｒ／Ｗが「Ｈ」レベルにされるとともに、ワード線ＷＬ＜ｘ＞および列選択線ＣＳＬ＜ｙ＞が「Ｌ」レベルにされる。これにより、ビット線ＢＬ＜ｙ＞およびソース線ＳＬ＜ｙ＞が「Ｌ」レベルにされる。次いで時刻ｔ３において、ワード線ＷＬ＜ｘ＞および列選択線ＣＳＬ＜Ｙ＞が「Ｈ」レベルにされる。これにより、ビット線ＢＬ＜Ｙ＞がハイ・インピーダンス状態にされるとともにソース線ＳＬ＜Ｙ＞が「Ｌ」レベルにされる。また、読出回路６からビット線ＢＬ＜Ｙ＞に読出電圧が印加され、ビット線ＢＬ＜Ｙ＞から第ｘ行目の第Ｙ列のメモリセルＭＣを介してソース線ＳＬ＜Ｙ＞に流れる電流に基づいてそのメモリセルＭＣの記憶データが読み出される。

次に、時刻ｔ４において、制御信号Ｒ／Ｗが「Ｌ」レベルに立ち下げられ、データ信号ＤＩが「Ｌ」レベルに立ち上げられる。また、ワード線ＷＬ＜ｘ＞および列選択線ＣＳＬ＜Ｙ＞が「Ｌ」レベルにされて、ビット線ＢＬ＜Ｙ＞およびソース線ＳＬ＜Ｙ＞が「Ｌ」レベルにされる。次いで時刻ｔ５において、第Ｘ行のワード線ＷＬ＜Ｘ＞が「Ｈ」レベルに立ち上げられるとともに第ｙ列の列選択線ＣＳＬ＜ｙ＞が「Ｈ」レベルに立ち上げられる。これにより、第ｙ列のビット線ＢＬ＜ｙ＞およびソース線ＳＬ＜ｙ＞がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、第ｙ列のビット線ＢＬ＜ｙ＞から第Ｘ行で第ｙ列のメモリセルＭＣを介して第ｙ列のソース線ＳＬ＜ｙ＞に書込電流が流れ、そのメモリセルＭＣに「Ｌ」レベルのデータ信号ＤＩが書き込まれる。

この実施の形態１では、書込データ信号ＤＩが「Ｈ」レベルの場合は、選択されたメモリセルＭＣに対応するソース線ＳＬの一方端に電源電圧Ｖｄｄが印加されるとともに、対応のビット線ＢＬの両端に接地電圧ＧＮＤが印加される。したがって、ビット線ＢＬの一方端のみに接地電圧ＧＮＤが印加されていた従来に比べ、ビット線ＢＬの寄生抵抗９の影響が小さくなる。よって、メモリセルＭＣのＮチャネルＭＯＳトランジスタ８のサイズを小さくすることができ、レイアウト面積が小さくて済む。

なお、この実施の形態１では、書込補助回路５をビット線ＢＬおよびソース線ＳＬの他方端に設けたが、書込補助回路５をビット線ＢＬおよびソース線ＳＬの一方端と他方端の間の任意の位置に設けてもよい。また、複数の書込補助回路５をビット線ＢＬおよびソース線ＳＬの長さ方向に分散配置してもよい。

また、ソース線ＳＬの寄生抵抗１０の影響はビット線ＢＬの寄生抵抗９の影響に比べて小さいので、書込補助回路５のゲート回路３４、ＮＡＮＤゲート３８およびＮチャネルＭＯＳトランジスタ３９を省略することも可能である。

[実施の形態２]
図６は、この発明の実施の形態２によるＭＲＡＭの要部を示す回路図であって、図４と対比される図である。図６を参照して、このＭＲＡＭが実施の形態１のＭＲＡＭと異なる点は、ビット線ドライバ３１およびソース線ドライバ３２がそれぞれビット線ドライバ４１およびソース線ドライバ４２で置換され、制御信号ＢＬＳＬＤＢが導入されている点である。

ビット線ドライバ４１は、ＮＡＮＤゲート４３、インバータ４４、およびＮチャネルＭＯＳトランジスタ４５を含み、ソース線ドライバ４２は、ＮＡＮＤゲート４６、インバータ４７、およびＮチャネルＭＯＳトランジスタ４８を含む。制御信号ＢＬＳＬＤＢは、ＮＡＮＤゲート４３，４６の一方入力ノードに入力される。ＮＡＮＤゲート４３，４６の他方入力ノードは、それぞれソース線ＳＬおよびビット線ＢＬの他方端に接続される。ＮチャネルＭＯＳトランジスタ４５，４８は、それぞれビット線ＢＬおよびソース線ＳＬの他方端と接地電圧ＧＮＤのラインとの間に接続される。ＮＡＮＤゲート４３の出力信号は、インバータ４４を介してＮチャネルＭＯＳトランジスタ４５のゲートに入力される。ＮＡＮＤゲート４６の出力信号は、インバータ４７を介してＮチャネルＭＯＳトランジスタ４８のゲートに入力される。

次に、図６に示した書込回路４および書込補助回路５の動作について説明する。書込動作時は、制御信号Ｒ／Ｗ，ＢＬＳＬＤＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。選択された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ書込データ信号ＤＩが「Ｌ」レベルにされた場合、書込回路４は、選択された列のビット線ＢＬおよびソース線ＳＬの一方端をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。

一方、書込補助回路５では、インバータ４４の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４５が非導通になり、対応のビット線ＢＬの他方端がハイ・インピーダンス状態にされる。また、インバータ４７の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ４８が導通し、対応のソース線ＳＬの他方端が「Ｌ」レベルにされる。

これにより、電源電圧Ｖｄｄのライン、ＰチャネルＭＯＳトランジスタ１８、ビット線ＢＬ、磁気抵抗素子７、ＮチャネルＭＯＳトランジスタ８、ソース線ＳＬ、およびＮチャネルＭＯＳトランジスタ２２，４８の経路で書込電流が流れ、ソース線ＳＬの寄生抵抗１０の影響が軽減される。たとえば、書込回路４と書込補助回路５の中間に位置するメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は書込回路４と書込補助回路５に分流するので、ソース線ＳＬの寄生抵抗１０の影響は半分になる。

また、選択された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ書込データ信号ＤＩが「Ｈ」レベルにされた場合、書込回路４は、選択された列のビット線ＢＬおよびソース線ＳＬの一方端をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。

一方、書込補助回路５では、インバータ４４の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ４５が導通し、対応のビット線ＢＬの他方端が「Ｌ」レベルにされる。また、インバータ４８の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４８が非導通になり、対応のソース線ＳＬの他方端がハイ・インピーダンス状態にされる。

これにより、電源電圧Ｖｄｄのライン、ＰチャネルＭＯＳトランジスタ２１、ソース線ＳＬ、ＮチャネルＭＯＳトランジスタ８、磁気抵抗素子７、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ１９，４５の経路で書込電流が流れ、ビット線ＢＬの寄生抵抗９の影響が軽減される。たとえば、書込回路４と書込補助回路５の中間に位置するメモリセルＭＣが選択された場合、メモリセルＭＣから流出した書込電流は書込回路４と書込補助回路５に分流するので、ビット線ＢＬの寄生抵抗９の影響は半分になる。

また、読出動作時は、制御信号Ｒ／Ｗ，ＢＬＳＬＤＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。選択された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされた場合、書込回路４は、選択された列のビット線ＢＬの一方端をハイ・インピーダンス状態にするとともに、その列のソース線ＳＬの一方端を「Ｌ」レベルにする。

なお、列選択線ＣＳＬが非選択レベルの「Ｌ」レベルの場合は、データ信号ＤＩおよび制御信号Ｒ／Ｗに関係なく、ビット線ＢＬおよびソース線ＳＬの一方端に接地電圧ＧＮＤが与えられる。また、インバータ４４，４７の出力信号がともに「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ４５，４８が非導通になり、ビット線ＢＬおよびソース線ＳＬの他方端がハイ・インピーダンス状態にされる。

図７は、このＭＲＡＭの動作を例示するタイムチャートであって、図５と対比される図である。図７では、第１期間（ｔ０〜ｔ２）では、第ｘ行で第ｙ列のメモリセルＭＣに「Ｈ」レベルのデータ信号ＤＩが書き込まれ、第２期間（ｔ２〜ｔ４）では、第ｘ行目の第Ｙ列のメモリセルＭＣのデータの読出が行なわれ、第３期間（ｔ４〜ｔ６）では、第Ｘ行目の第ｙ列のメモリセルＭＣに「Ｌ」レベルのデータ信号ＤＩが書き込まれる場合が示されている。第１期間（ｔ０〜ｔ２）および第３期間（ｔ４〜ｔ６）の各々で制御信号ＢＬＳＬＤＢが「Ｈ」レベルにされ、第２期間（ｔ２〜ｔ４）で制御信号ＢＬＳＬＤＢが「Ｌ」レベルにされる。それ以外の動作は、図５と同じであるので、その説明は繰り返さない。

この実施の形態２では、実施の形態１と同様に、ビット線ＢＬの寄生抵抗９の影響を小さくすることができる。また、ビット線ドライバ４１のＮチャネルＭＯＳトランジスタ４５を制御信号ＢＬＳＬＤＢとソース線ＳＬの電位との論理積信号で制御するとともに、ソース線ドライバ４２のＮチャネルＭＯＳトランジスタ４８を制御信号ＢＬＳＬＤＢとビット線ＢＬの電位との論理積信号で制御するので、実施の形態１よりも書込補助回路５の回路規模が小さくなる。さらに、データ信号ＤＩの配線や列選択線ＣＳＬを書込補助回路５まで延ばす必要がない。したがって、実施の形態１よりもレイアウト面積が小さくて済む。

なお、この実施の形態２でも、書込補助回路５をビット線ＢＬおよびソース線ＳＬの他方端に設けたが、書込補助回路５をビット線ＢＬおよびソース線ＳＬの一方端と他方端の間の任意の位置に設けてもよい。また、複数の書込補助回路５をビット線ＢＬおよびソース線ＳＬの長さ方向に分散配置してもよい。

また、ソース線ＳＬの寄生抵抗１０の影響はビット線ＢＬの寄生抵抗９の影響に比べて小さいので、書込補助回路５のソース線ドライバ４２を省略することも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。図１に示したメモリアレイの構成を示す回路図である。図１に示したＭＲＡＭの効果を説明するための回路図である。図１に示した書込回路および書込補助回路の構成を示す回路図である。図１に示したＭＲＡＭの動作を示すタイムチャートである。この発明の実施の形態２によるＭＲＡＭの要部を示す回路図である。図６に示したＭＲＡＭの動作を示すタイムチャートである。

符号の説明

１メモリアレイ、２行デコーダ、３列デコーダ、４書込回路、５書込補助回路、６読出回路、７磁気抵抗素子、８，１９，２２，３７，３９，４５，４８ＮチャネルＭＯＳトランジスタ、９，１０寄生抵抗、１１，３１，４１ビット線ドライバ、１２，３２，４２ソース線ドライバ、１３，３３，４４，４７インバータ、１４，１７，２０，３６，３８，４３，４６ＮＡＮＤゲート、１５，３４ゲート回路、１６，３５ＯＲゲート、１８，２１ＰチャネルＭＯＳトランジスタ、ＢＬビット線、ＣＳＬ列選択線、ＭＣメモリセル、ＳＬソース線、ＷＬワード線。

Claims

複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線と、それぞれ前記複数列に対応して設けられた複数のソース線とを含むメモリアレイを備え、
各メモリセルは、抵抗値のレベル変化によってデータを記憶する磁気抵抗素子と、ゲートが対応のワード線に接続され、ソースが対応のソース線に接続され、ドレインが前記磁気抵抗素子を介して対応のビット線に接続された第１のトランジスタとを有し、
さらに、前記複数のメモリセルのうちの選択メモリセルの前記磁気抵抗素子に、書込データの論理に応じた極性の電流を流して低抵抗状態または高抵抗状態にする書込回路を備え、
前記書込回路は、
前記選択メモリセルに対応するワード線に選択電圧を印加して前記選択メモリセルの第１のトランジスタを導通させる第１のドライバと、
前記書込データが第１の論理である場合は、前記選択メモリセルに対応するビット線およびソース線にそれぞれ電源電圧および基準電圧を印加し、前記書込データが第２の論理である場合は、前記選択メモリセルに対応するビット線およびソース線にそれぞれ前記基準電圧および前記電源電圧を印加する第２のドライバと、
前記第２のドライバと異なる位置で各ビット線に接続され、前記書込データが前記第２の論理である場合に、前記選択メモリセルに対応するビット線に前記基準電圧を印加する第３のドライバとを含む、半導体記憶装置。
前記第３のドライバは、
それぞれ前記複数のビット線に対応して設けられ、各々が前記第２のドライバと異なる位置で対応のビット線と前記基準電圧のラインとの間に接続された複数の第２のトランジスタと、
前記書込データが前記第２の論理である場合に、前記複数の第２のトランジスタのうちの前記選択メモリセルに対応する第２のトランジスタを導通させる第１の論理回路とを有する、請求項１に記載の半導体記憶装置。
前記第３のドライバは、
各ビット線に対応して設けられ、前記第２のドライバと異なる位置で対応のビット線と前記基準電圧のラインとの間に接続された第２のトランジスタと、
各列に対応して設けられ、対応のソース線に前記電源電圧が印加されたことに応じて対応の第２のトランジスタを導通させる第１の論理回路とを有する、請求項１に記載の半導体記憶装置。
前記第１および第２のトランジスタはともにＮ型である、請求項２または請求項３に記載の半導体記憶装置。
前記書込回路は、さらに、前記第２のドライバと異なる位置で各ソース線に接続され、前記書込データが前記第１の論理である場合に、前記選択メモリセルに対応するソース線に前記基準電圧を印加する第４のドライバを含む、請求項１から請求項４までのいずれかに記載の半導体記憶装置。
前記第４のドライバは、
それぞれ前記複数のソース線に対応して設けられ、各々が前記第２のドライバと異なる位置で対応のソース線と前記基準電圧のラインとの間に接続された複数の第３のトランジスタと、
前記書込データが前記第２の論理である場合に、前記複数の第３のトランジスタのうちの前記選択メモリセルに対応する第３のトランジスタを導通させる第２の論理回路とを有する、請求項５に記載の半導体記憶装置。
前記第４のドライバは、
各ソース線に対応して設けられ、前記第２のドライバと異なる位置で対応のソース線と前記基準電圧のラインとの間に接続された第３のトランジスタと、
各列に対応して設けられ、対応のビット線に前記電源電圧が印加されたことに応じて対応の第３のトランジスタを導通させる第２の論理回路とを有する、請求項５に記載の半導体記憶装置。
前記第１および第３のトランジスタはともにＮ型である、請求項６または請求項７に記載の半導体記憶装置。