JP5045671B2 - Ｍｒａｍにおける電流終端回路 - Google Patents

Description

本発明は、磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を記憶素子としてメモリセルに用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。

この出願は、２００６年６月８日に出願された特許出願番号２００６−１５９３１２号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

ＭＲＡＭのメモリセルに用いられるＭＴＪ素子は、磁化が任意の方向に固定された固定磁性層と、外部磁場により磁化が可変である自由磁性層とを含む。これら固定磁性層と自由磁性層とは、トンネル絶縁膜を挟むように積層されている。ＭＲＡＭにおいて、１ビットの記憶情報は、それら固定磁性層と自由磁性層との相対的な磁化状態に割り当てられる。例えば、固定磁性層と自由磁性層の磁化が同じ向きである場合、即ち平行状態である場合が「０」と定義される。固定磁性層と自由磁性層の磁化が互いに１８０度向きが異なる場合、即ち反平行状態である場合が「１」と定義される。そして、ＭＴＪ抵抗値が上記磁化状態によって異なることを利用してＭＲＡＭの読み出しが実行される。

典型的なＭＲＡＭの書き込み原理としては、以下のようになる。磁性層の磁化容易軸に平行に延在するライトワード線と垂直に延在するライトビット線とにそれぞれ書き込み電流を流す。各書き込み電流が作る合成磁場により自由磁性層の磁化が所望の向きに反転される。このように、ＭＴＪ素子の磁化反転特性を利用してメモリセルを選択し、書き込み動作を行う。このとき、書き込み電流値には下限と上限が存在し、書き込みマージンは狭い。そのため、選択的に書き込みを行うためには電流値や電流波形を正確に制御する必要がある。従って、電流源回路が複雑になり高速な書き込み動作を行うことが困難である。

書き込み電流をトランジスタやダイオードで電気的に選択するというメモリセル（２Ｔｒａｎｓｉｓｔｏｒ−１ＭＴＪメモリセル：２Ｔ１ＭＴＪセル）が、特開２００４−３４８９３４号公報（対応米国特許ＵＳ７，１８４，３０１（Ｂ２））に開示されている。図１は、特開２００４−３４８９３４号公報に開示されたＭＲＡＭの構成の一部を示す図である。ＭＲＡＭは、メモリアレイ１０１、デコーダ１０８及び書き込み回路１０９を具備する。なお、本明細書の図面では、ＭＴＪ素子が可変抵抗の記号で示されている。

メモリアレイ１０１は、Ｘ方向に延在する複数のワード線（ＷＬ）１０３と、Ｙ方向に延在する複数の第１ビット線（／ＷＢＬ）１０４、複数の第２ビット線（ＷＢＬ）１０５、複数の第３ビット線（ＲＢＬ）１１０と、行列状に配置された複数のメモリセル１０２とを備える。複数のワード線１０３は、デコーダ１０８に一端を接続されている。第１ビット線１０４と第２ビット線１０５と第３ビット線１１０とは一本ずつで一組のビット線組を形成している。第１ビット線１０４と第２ビット線１０５とは相補的であり、書き込み回路１０９に一端を接続されている。第３ビット線１１０は、例えば読み出し回路（図示されず）に接続されている。複数のメモリセル１０２の各々は、複数のワード線１０３と複数のビット線組との交点の各々に対応して設けられている。

メモリセル１０２は、第１トランジスタ１０６と第２トランジスタ１１６とＭＴＪ素子１０７とを含む（２Ｔ１ＭＴＪ）。第１トランジスタ１０６は、ゲートをワード線１０３に、一方の端子を第１ビット線１０４にそれぞれ接続されている。第２トランジスタ１１６は、ゲートをワード線１０３に、一方の端子を第１トランジスタ１０６の他方の端子に、他方の端子を第２ビット線１０５にそれぞれ接続されている。すなわち、第１トランジスタ１０６と第２トランジスタ１１６とは、第１ビット線１０４と第２ビット線１０５との間で直列接続されている。ＭＴＪ素子１０７は、一方の端子を第１トランジスタ１０６と第２トランジスタ１１６との接続点に、他方の端子を第３ビット線にそれぞれ接続されている。

デコーダ１０８は、書き込み動作時及び読み出し動作時に、複数のワード線１０３のうちから選択ワード線１０３を選択する。書き込み回路１０９は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選択された選択ビット線組において、第１ビット線１０４−選択セル１０２−第２ビット線１０５の経路に、書き込みデータに対応した向きで書き込み電流Ｉｗを流す。ただし、選択セル１０２は、複数のメモリセル１０２のうちから選択ワード線１０３と選択ビット線組とで選択されたメモリセル１０２である。

この発明では、書き込み電流Ｉｗが選択メモリセル１０２のみに流れるように回路が工夫されている。書き込みは、ワード線１０３の活性化時に、例えば、相補の第２ビット線１０５から第１ビット線１０４へ流す書き込み電流Ｉｗで行う。この方式は、書き込み動作時におけるメモリセル１０２の選択性が劇的に向上するというメリットを有する。そのため、書き込み電流Ｉｗの電流値や電流波形を正確に制御する必要がないので回路を単純にでき、書き込み動作を高速に行うことが容易となる。

このように、上記２Ｔ１ＭＴＪセルでは、書き込み電流Ｉｗの電流値がＭＴＪの磁化反転しきい値よりも大きければ書き込み動作が安定して行われる。しかし、メモリアレイ１０１のビット容量を大きくしていくにつれ第１ビット線１０４や第２ビット線１０５の寄生抵抗１２０が大きくなる。そのため、書き込み回路１０９から遠方にあるメモリセル１０２には十分な大きさの書き込み電流Ｉｗを供給することが困難となる。それは主に以下の理由による。

書き込み動作において、メモリセル１０２にはできるだけ大きな書き込み電流Ｉｗを流セルことが好ましい。書き込み電流Ｉｗの値は、主にメモリセル１０２内の第１トランジスタ１０６、第２トランジスタ１１６のオン抵抗で制限される。さらに、メモリアレイ１０１が大きくなると、各ビット線の寄生抵抗１２０によっても制限される。この時、書き込み電流Ｉｗの値は、書き込み電流Ｉｗのソース側の寄生抵抗１２０よりも終端側の寄生抵抗１２０に強く制限される。例えば、図１のように、第２ビット線１０５から第１ビット線１０４へ書き込み電流Ｉｗを流す場合、第２ビット線１０５の寄生抵抗１２０よりも第１ビット線１０４の寄生抵抗１２０の方が書き込み電流Ｉｗの値を減衰させる。なぜなら、第１トランジスタ１０６のソース電極電圧が上昇するので、第１トランジスタ１０６のオン抵抗が上昇し、さらに第２トランジスタ１１６のオン抵抗も上昇するからである。同様に、第１ビット線１０４から第２ビット線１０５に書き込み電流Ｉｗを流す場合、第２ビット線１０５の寄生抵抗１２０の方が書き込み電流Ｉｗの値を減少させる。すなわち、書き込み電流Ｉｗを終端する側のビット線の寄生抵抗１２０によってメモリセル１０２の第１トランジスタ１０６や第２トランジスタ１１６のオン抵抗が高くなり、これが主原因となって書き込み電流Ｉｗの低下を招く。

このような現象を避けるため、第１ビット線１０４や第２ビット線１０５の配線幅を太くして寄生抵抗１２０を下げたり、メモリセル１０２の第１トランジスタ１０６や第２トランジスタ１１６のゲート幅を大きくすることが考えられる。しかし、これらの対策は、いずれもメモリセル１０２やメモリアレイ１０１の面積を大きくすることになり、効率よくメモリアレイ１０１のビット容量を増加させることはできない。メモリアレイ１０１の面積を大きくすることなく、より安定的に充分な書き込み電流Ｉｗをメモリセルに供給することが可能な技術が望まれる。

関連する技術として、特開２００１−３０７４８２号公報に半導体記憶装置が開示されている。この半導体記憶装置は、内部データ線に結合される入出力回路を介してデータの入出力を行なう。この半導体記憶装置は、ＤＲＡＭアレイ、ＳＲＡＭアレイ、データ転送手段、センスアンプ手段、制御手段を備える。ＤＲＡＭアレイは、行列状に配列された複数のダイナミック型メモリセルからなる。ＳＲＡＭアレイは、行列状に配列された複数のスタティック型メモリセルからなる。データ転送手段は、前記内部データ線と別の位置に設けられ、前記ＤＲＡＭアレイと前記ＳＲＡＭアレイとの間でデータ転送を行なう。センスアンプ手段は、前記ＤＲＡＭアレイの選択されたメモリセルの情報を検知し増幅しかつラッチする。制御手段は、前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへの転送指示に応答して、前記センスアンプ手段の活性化タイミングよりも早いタイミングで前記転送手段を活性化する。前記データ転送手段へは前記ＤＲＡＭアレイの列線が直接結合される。

特開２００２−２０４２７１号公報に共有バスの終端回路、共有バスシステムが開示されている。この共有バスの終端回路は、複数の入出力装置がつながる。共有バスの終端回路は、信号入出力手段と、波形整形手段と、ゲート手段と、接続手段と、遅延手段と、印加手段とを含む。信号入出力手段は、共有バスに乗っている信号の取り込み、及び共有バスへの信号の出力を行う。波形整形手段は、この信号入出力手段を介し取り込まれた共有バス上の信号を、波形整形する。ゲート手段は、この波形整形手段からの出力信号を取り込み、自己の出力端からこの出力信号を出力するか阻止するかの制御が、制御信号によってなされる。接続手段は、このゲート手段の出力端を、上記信号入出力手段の共有バスへの出力端につながる入力端に接続する。遅延手段は、上記波形整形手段の出力を取り込み遅延を行う。印加手段は、この遅延手段出力と上記波形整形手段出力との排他論理和出力を、上記ゲート手段の制御信号として印加する。

特開２００４−２２７７５４号公報（対応米国出願ＵＳ６８３９２７０（Ｂ２））に４導体磁気ランダムアクセスメモリにアクセスするためのシステム及び方法が開示されている。この制御回路は、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルに対して書き込み及び読み出しを行うためのものである。この制御回路は、行デコーダ（６０８）と、第１の読み出し／書き込み行ドライバ（６０９）と、複数のグローバル行書き込み導体と、複数の行タップと、第２の読み出し／書き込み行ドライバ（６１０）とを含む。第１の読み出し／書き込み行ドライバ（６０９）は、該行デコーダ（６０８）に接続されている。複数のグローバル行書き込み導体は、該第１の読み出し／書き込み行ドライバ（６０９）に接続されている。複数の行タップは、該複数のグローバル行書き込み導体の各々に接続されている。第２の読み出し／書き込み行ドライバ（６１０）は、前記グローバル行書き込み導体に接続されている。

本発明の目的は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することが可能なＭＲＡＭ及びその動作方法を提供することにある。

また、本発明の他の目的は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給するとともに、効率よくメモリ容量を増加させることができるＭＲＡＭ及びその動作方法を提供することである。

本発明の磁気ランダムアクセスメモリは、第１配線及び第２配線と、複数の第３配線と、複数のメモリセルと、終端部とを具備する。第１配線及び第２配線は、第１方向へ延在する。複数の第３配線は、第２方向へ延在する。複数のメモリセルは、第１配線及び第２配線と複数の第３配線との交点の各々に対応して設けられている。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続されている。複数のメモリセルの各々は、２つのトランジスタと、磁気抵抗素子とを備える。２つのトランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。磁気抵抗素子は、２つのトランジスタをつなぐ配線に接続されている。メモリセルの書き込み動作時に、第１配線及び第２配線のいずれか一方から他方へ２つのトランジスタを介して書き込み電流を流すとき、終端部は他方を接地する。

本発明は磁気ランダムアクセスメモリの動作方法である。ここで、磁気ランダムアクセスメモリは、第１配線及び第２配線と、複数の第３配線と、複数のメモリセルと、終端部と、書き込み部とを具備する。第１配線及び第２配線は、第１方向へ延在する。複数の第３配線は、第２方向へ延在する。複数のメモリセルは、第１配線及び第２配線と複数の第３配線との交点の各々に対応して設けられている。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続されている。書き込み部は、第１配線及び第２配線の端部と接続されている。複数のメモリセルの各々は、２つのトランジスタと、磁気抵抗素子とを備える。２つのトランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。磁気抵抗素子は、２つのトランジスタをつなぐ配線に接続されている。磁気ランダムアクセスメモリの動作方法は、メモリセルの書き込み動作時に、（Ａ）書き込み部が、書き込みデータに基づいて、第１配線及び第２配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とするステップと、（Ｂ）一方から他方へ２つのトランジスタを介して書き込み電流が流れるとき、終端部が、他方を接地するステップとを具備する。

図１は、特開２００４−３４８９３４号公報に開示されたＭＲＡＭの構成の一部を示す図である。 図２は、本発明のＭＲＡＭの第１の実施例の構成を示すブロック図である。 図３は、図２のＭＲＡＭにおける書き込み回路９の構成の一例を示す回路図である。 図４は、図２のＭＲＡＭにおける終端回路１４の構成の一例を示す回路図である。 図５は、図２のＭＲＡＭにおける書き込み回路９の構成の他の一例を示す回路図である。 図６は、図２のＭＲＡＭにおける終端回路１４の構成の他の一例を示す回路図である。 図７は、本発明のＭＲＡＭの回路シミュレーション結果を示すグラフである。 図８は、本発明のＭＲＡＭの第２の実施例の構成を示すブロック図である。 図９は、図８のＭＲＡＭにおける終端回路１４及び供給回路１５の構成の一例を示す回路図である。 図１０は、ＭＲＡＭにおける終端回路１４及び供給回路１５の構成の他の一例を示す回路図である。 図１１は、本発明のＭＲＡＭの第３の実施例の構成を示すブロック図である。 図１２は、図１１のＭＲＡＭにおける終端回路１４の構成の他の一例を示す回路図である。 図１３は、本発明のＭＲＡＭの第４の実施例の構成を示すブロック図である。 図１４は、図１３のＭＲＡＭにおける終端回路１４及び供給回路１５の構成の一例を示す回路図である。

以下、本発明のＭＲＡＭの実施例に関して、添付図面を参照して説明する。

（第１の実施例）
本発明のＭＲＡＭの第１の実施例について、添付図面を参照して説明する。図２は、本発明のＭＲＡＭの第１の実施例の構成を示すブロック図である。ＭＲＡＭは、メモリアレイ１、デコーダ８及び複数の書き込み回路９を具備する。

メモリアレイ１は、複数のワード線３、複数の第１ビット線４、複数の第２ビット線５、複数の第３ビット線１０、複数のメモリセル２、及び複数の終端回路１４を備える。複数のワード線３は、Ｘ方向に延在し、デコーダ８に一端を接続されている。複数の第１ビット線４および複数の第２ビット線５は、Ｙ方向に延在し、書き込み回路９に一端を接続されている。第１ビット線４と第２ビット線５とは相補的である。複数の第３ビット線１０は、Ｙ方向に延在し、例えば読み出し回路（図示されず）に接続されている。第１ビット線４と第２ビット線５と第３ビット線１０とは一本ずつで一組のビット線組を形成している。複数のメモリセル２の各々は、複数のワード線３と複数のビット線組との交点の各々に対応して設けられている。

メモリセル２は、第１トランジスタ６と第２トランジスタ１６とＭＴＪ素子７とを含む（２Ｔ１ＭＴＪ）。第１トランジスタ６は、ゲートをワード線３に、一方の端子を第１ビット線４にそれぞれ接続されている。第２トランジスタ１６は、ゲートをワード線３に、一方の端子を第１トランジスタ６の他方の端子に、他方の端子を第２ビット線５にそれぞれ接続されている。すなわち、第１トランジスタ６と第２トランジスタ１６とは、第１ビット線４と第２ビット線５との間で直列接続されている。この第１トランジスタ６と第２トランジスタ１６とを接続する配線としての書き込み配線に電流が流れることで、その近傍に配置されたＭＴＪ素子７にデータが書き込まれる。ＭＴＪ素子７は、一方の端子を第１トランジスタ６と第２トランジスタ１６との間の書き込み配線に、他方の端子を第３ビット線にそれぞれ接続されている。

デコーダ８は、書き込み動作時及び読み出し動作時に、複数のワード線３のうちから選択ワード線３を選択する。
書き込み動作時は、アドレス信号Ａｙ、書き込み信号ＷＡＥＮを複数の書き込み回路１０９へ出力する。入力されたアドレスに対応するアドレス信号Ａｙが活性化され、それに対応する書き込み回路９が活性化される。この時、選択ワード線３と活性状態の書き込み回路９と接続される選択状態の第１ビット線４と第２ビット線５の交点のメモリセルが選択される。
読み出し動作時は、アドレス信号Ａｙと読み出し信号（図示されず）とによって入力アドレスに対応する第３ビット線１０を選択する。具体的には、選択された第３ビット線１０と読み出し回路（図示されず）が電気的に接続された状態となる。この時、選択ワード線３と選択状態の第３ビット線の交点のメモリセルが選択される。

書き込み回路９は、複数のビット線組の各々毎に設けられている。書き込み動作時に、アドレス信号Ａｙに基づいて複数のビット線組から選択された選択ビット線組において、書き込みデータに応じて第１ビット線４、第２ビット線５の一方に電源電圧（Ｖｄｄ）を、他方に接地電圧（Ｇｎｄ）を印加する。それにより、第１ビット線４−選択セル２−第２ビット線５の経路に、書き込みデータに対応した向きで書き込み電流Ｉｗを流す。ただし、選択セル２は、複数のメモリセル２のうちから選択ワード線３と選択ビット線組とで選択されたメモリセル２である。ただし、書き込み回路９は、複数のビット線組について共通の一つを用いても良い。

終端回路１４は、メモリアレイ１内に分散的に設けられている。より詳細には、複数のビット線組の各々に少なくとも一つ設けられている。一方の端子を第１ビット線４に、他方の端子を第２ビット線５にそれぞれ接続されている。選択セル２内を流れた書き込み電流Ｉｗを接地線（図示されず）に終端する。例えば、図２に記載の例では、書き込み回路９−第２ビット線５−選択セル２−第１ビット線４と流れた書き込み電流Ｉｗを、第１ビット線４側の端子から受けて接地線へ導く。書き込み電流Ｉｗの向きを逆にした場合には、書き込み回路９−第１ビット線４−選択セル２−第２ビット線５と流れた書き込み電流Ｉｗを、第２ビット線５側の端子から受けて接地線へ導く。

このような終端回路１４を設けることで、選択セル２を通過した書き込み電流Ｉｗは、書き込み回路９まで流れることはなく、最も近い位置にある終端回路１４へ主に流れることになる（他の終端回路１４へも一部書き込み電流Ｉｗは流れるが、最も近い位置にある終端回路１４へ一番多く流れる）。そのため、終端側のビット線（図２の場合、第１ビット線４）の寄生抵抗２０を実質的に低減することが出来る。

終端回路１４は、一つのビット線組に複数の終端回路１４を設ける場合、ビット線組内に分散的に設けられる。例えば、等間隔に配置する。そして、各メモリセル２への書き込みに対して、寄生抵抗２０の影響が同じように低くなるような位置に設けられることがより好ましい。また、書き込み回路９から遠くなるほど、配置密度を高くしても良い。
また、終端回路１４は、数が多いほど寄生抵抗２０の影響を抑えることができ好ましい。しかし、その一方で、数が多いほど、メモリアレイ１の面積が大きくなってしまう。したがって、終端回路１４の配置効率が最適になる個数があると考えられる。その個数は、メモリアレイ１の構成等により設計で決定される。

図３は、図２のＭＲＡＭにおける書き込み回路９の構成の一例を示す回路図である。書き込み回路９は、デコードされたアドレス信号Ａｙと書き込み信号ＷＡＥＮと、書き込みデータＤｉｎとを入力とする２つのＡＮＤゲート９ａ、９ｂを含む。ただし、ＡＮＤゲート９ｂの書き込みデータＤｉｎは反転されて入力される。書き込み動作時（アドレス信号Ａｙ及び書き込み信号ＷＡＥＮがＨｉｇｈレベル）において、例えば、書き込みデータＤｉｎが「０」の時、第２ビット線５に接地電圧（Ｌｏｗレベル）、第１ビット線４に電源電圧（Ｈｉｇｈレベル）が印加される。同様に、書き込みデータＤｉｎが「１」の時、第２ビット線５に電源電圧、第１ビット線４に接地電圧が印加される。読み出し動作時（書き込み信号ＷＡＥＮがＬｏｗレベル）においては、第２ビット線５及び第１ビット線４は共に接地され、読み出し電流ＩＲの終端経路となる。

図４は、図２のＭＲＡＭにおける終端回路１４の構成の一例を示す回路図である。終端回路１４は、第２ビット線５を接地するＮ型のトランジスタＭ１と、第１ビット線４を接地するＮ型のトランジスタＭ２とを含む。トランジスタＭ１は、第１ビット線４にゲートを接続され、一方の端子を第２ビット線５に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ２は、第２ビット線５にゲートを接続され、一方の端子を第１ビット線４に、他方の端子を接地線にそれぞれ接続されている。このように、終端回路１４の構成は極めて簡単であり、回路面積の増加を小さく抑えることが出来る。

書き込み動作時において、例えば、書き込みデータＤｉｎが「０」の時、第１ビット線４がＨｉｇｈレベルであるからトランジスタＭ１がオン状態、第２ビット線５がＬｏｗレベルであるからトランジスタＭ２がオフ状態となる。この時、書き込み電流Ｉｗは、第１ビット線４から選択セル２を通過し、第２ビット線５に入った後、最寄の終端回路１４のトランジスタＭ１を介して接地線に流れる。同様に、書き込みデータＤｉｎが「１」の時、第１ビット線４がＬｏｗレベルであるからトランジスタＭ１がオフ状態、第２ビット線５がＨｉｇｈレベルであるからＭ２がオン状態となる。この時、書き込み電流Ｉｗは、第２ビット線５から選択セル２を通過し、第１ビット線４に入った後、最寄の終端回路１４のトランジスタＭ２を介して接地線に流れる。読み出し動作時においては、第２ビット線５及び第１ビット線４の電圧は共にＬｏｗレベルであるため、トランジスタＭ１、Ｍ２の両方がオフ状態となる。すなわち、特別な制御信号を生成する回路が不要であり、終端回路１４へ制御信号を供給する必要が無く、極めて容易に終端回路１４を動作させることが出来る。

図５は、図２のＭＲＡＭにおける書き込み回路９の構成の他の一例を示す回路図である。書き込み回路９は、アドレス信号Ａｙと書き込み信号ＷＡＥＮと書き込みデータＤｉｎとを入力とする２つのＮＡＮＤゲート９ｃ、９ｄと、書き込み電流Ｉｗを供給するＰ型のトランジスタＭ３、Ｍ４とを含む。ただし、ＡＮＤゲート９ｂの書き込みデータＤｉｎは反転されて入力される。トランジスタＭ３は、ゲートをＮＡＮＤゲート９ｃの出力に、一方の端子を電源配線に、他方の端子を第２ビット線５にそれぞれ接続されている。トランジスタＭ４は、ゲートをＮＡＮＤゲート９ｄの出力に、一方の端子を電源配線に、他方の端子を第１ビット線４にそれぞれ接続されている。

書き込み動作時（アドレス信号Ａｙ及び書き込み信号ＷＡＥＮがＨｉｇｈレベル）において、例えば、書き込みデータＤｉｎが「０」の時、トランジスタＭ３がオフ状態、トランジスタＭ４がオン状態となる。それにより、第１ビット線４に書き込み電流Ｉｗが流れる。同様に、書き込みデータＤｉｎが「１」の時、トランジスタＭ３がオン状態、トランジスタＭ４がオフ状態となる。それにより、第２ビット線５に書き込み電流Ｉｗが流れる。

図６は、図２のＭＲＡＭにおける終端回路１４の構成の他の一例を示す回路図である。この終端回路１４は、図５に示す書き込み回路９を用いた場合に用いられる。終端回路１４は、第２ビット線５を接地するＮ型のトランジスタＭ１と、第１ビット線４を接地するＮ型のトランジスタＭ２とを含む。トランジスタＭ１は、ゲートをＮＡＮＤゲート９ｃの出力信号を供給するデータ線ＤＬに、一方の端子を第２ビット線５に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ２は、ゲートをＮＡＮＤゲート９ｄの出力信号を供給するデータ線／ＤＬに、一方の端子を第１ビット線４に、他方の端子を接地線にそれぞれ接続されている。このように、終端回路１４の構成は極めて簡単であり、回路面積の増加を小さく抑えることが出来る。

書き込み動作時において、例えば、書き込みデータＤｉｎが「０」の時、トランジスタＭ１がオン状態、トランジスタＭ２がオフ状態となる。この時、書き込み電流Ｉｗは、第１ビット線４から選択セル２を通過し、第２ビット線５に入った後、最寄の終端回路１４のトランジスタＭ１を介して接地線に流れる。同様に、書き込みデータＤｉｎが「１」の時、トランジスタＭ１がオフ状態、トランジスタＭ２がオン状態となる。この時、書き込み電流Ｉｗは、第２ビット線５から選択セル２を通過し、第１ビット線４に入った後、最寄の終端回路１４のトランジスタＭ２を介して接地線に流れる。すなわち、書き込み回路９の出力信号を流用することが出来るので、特別な制御信号を生成する回路が不要であり、極めて容易に終端回路１４を動作させることが出来る。

本発明のＭＲＡＭの書き込み動作は、以下のようになる。まず、デコーダ８は、外部からの制御信号（図示されず）に基づいて、複数のワード線３のうちから選択ワード線３を選択する。これにより、選択ワード線３上の複数のメモリセル２において、第１トランジスタ６及び第２トランジスタ１６がオン状態になる。デコーダ８は、それとともに、外部からの制御信号に基づいて選択した書き込み回路９へ、アドレス信号Ａｙ及び書き込み信号ＷＡＥＮを出力する。書き込み回路９は、アドレス信号Ａｙに基づいて、選択ビット線組における第１ビット線４及び第２ビット線５のうちの一方をＨｉｇｈレベルに、他方をＬｏｗレベルに設定する。選択ワード線３と選択ビット線組とにより選択セル２が選択される。書き込み回路９は、選択第１ビット線４−選択セル２−選択第２ビット線５の経路に、書き込みデータに対応した向きで書き込み電流Ｉｗを流す。それにより、選択セル２において、第１トランジスタ６及び第２トランジスタ１６を介して書き込み電流Ｉｗが流れる。その書き込み電流Ｉｗの生成する磁場により、ＭＴＪ素子１０７に書き込みデータが書込まれる。このとき、選択セル２を通過した書き込み電流Ｉｗは、最寄の終端回路１４へ主に流れ込む。すなわち、書き込み電流Ｉｗは、選択セル２の最も近い位置にある終端回路１４に主に流れ込むため、終端側のビット線（図２の場合、第１ビット線４）の一部にしか流れない。そのため、終端側のビット線の寄生抵抗２０を実質的に低減することが出来る。

本発明のＭＲＡＭの読み出し動作は、以下のようになる。まず、デコーダ８は、外部からの制御信号（図示されず）に基づいて、複数のワード線３のうちから選択ワード線３を選択する。これにより、選択ワード線３上の複数のメモリセル２において、第１トランジスタ６及び第２トランジスタ１６がオン状態になる。デコーダ８は、それとともに、アドレス信号Ａｙ及び読み出し信号を読み出し回路（図示されず）へ出力する。読み出し回路（図示されず）は、アドレス信号Ａｙに基づいて、複数の第３ビット線１０から選択第３ビット線１０を選択する。そして、書き込み回路９は、第１ビット線４及び第２ビット線５を共に接地する。選択ワード線３と選択第３ビット線１０とにより選択セル２が選択される。読み出し回路（図示されず）は、選択第３ビット線１０−選択セル２のＭＴＪ素子７−選択第２ビット線５及び選択第１ビット線４の経路に、所定の読み出し電流ＩＲを流す。そのとき、選択第３ビット線１０に発生する電圧の大きさで、ＭＴＪ素子７に記憶されたデータを読み出す。すなわち、従来と同様に読み出しが可能である。この時、図４に示す終端回路１４を用いた場合、トランジスタＭ１、Ｍ２は共にオフの状態である。つまり、読み出し電流ＩＲは、書き込み回路９内で終端される。図６に示す終端回路１４を用いた場合、トランジスタＭ１とＭ２は共にオンの状態となる。つまり、読み出し電流ＩＲは、選択セル２から最も近い終端回路１４で終端される。

図７は、本発明のＭＲＡＭの回路シミュレーション結果を示すグラフである。図７は、以上説明した書き込み回路９と終端回路１４とを用い、終端回路１４をメモリアレイ１内に４箇所分散配置させた場合の回路シミュレーション結果である。横軸は、一つの書き込み回路９の担当するワード線３の本数（＝担当するメモリセル２の個数）を示す。縦軸は、同一の駆動力で供給可能な書き込み電流Ｉｗの大きさを示す。また、曲線Ａは本発明の場合、曲線Ｂは従来例の場合をそれぞれ示す。

書き込み電流Ｉｗの最低許容値を０．５ｍＡとした場合、従来例（曲線Ｂ）において許容されるワード線３の本数は最大２５６本程度である。一方、本発明（曲線Ａ）において許容されるワード線３の本数は最大５１２本程度となる。この結果、本発明（曲線Ａ）は、終端回路１４をメモリアレイ１内に有さない従来例（曲線Ｂ）と比較して、ワード線の本数を２倍に増加させることができる。すなわち、このグラフは、書き込み用のビット線（第１ビット線４、第２ビット線５）の配線幅を太くすることなく、また、メモリセル２やメモリアレイ１の面積の増加を低く抑えながら、メモリアレイ１あたりのビット容量を２倍にできることを意味している。

すなわち、本発明により、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することができる。それにより、効率よくメモリ容量を増加させることができる。

（第２の実施例）
本発明のＭＲＡＭの第２の実施例について、添付図面を参照して説明する。図８は、本発明のＭＲＡＭの第２の実施例の構成を示すブロック図である。ＭＲＡＭは、メモリアレイ１、デコーダ８及び複数の書き込み回路９を具備する。

本実施例のＭＲＡＭは、メモリアレイ１において、更に、分散的に配置された複数の供給回路１５を備えている点が、第１の実施例のＭＲＡＭと異なる。複数の供給回路１５各々は、例えば、複数の終端回路１４の各々に組み合わされて、隣接するように配置されている。すなわち、一つの終端回路１４と一つの供給回路１５とが組みになって配置されている。

供給回路１５は、一方の端子を第１ビット線４に、他方の端子を第２ビット線５にそれぞれ接続されている。書き込み回路９から書き込み信号ＷＡＥＮを反転した反転書き込み信号／ＷＡＥＮを供給される。供給回路１５は、反転書き込み信号／ＷＡＥＮ、第１ビット線４及び第２ビット線５の電位に基づいて、選択セル２へ書き込み電流Ｉｗを供給する。例えば、図８に記載の例では、供給回路１５は、反転書き込み信号／ＷＡＥＮがＬｏｗ、第１ビット線４がＬｏｗ、及び第２ビット線５がＨｉｇｈのとき、第２ビット線５へ書き込み電流Ｉｗを供給する。その書き込み電流Ｉｗは、選択セル２−第１ビット線４と流れた後で終端回路１４へ流れ込む。書き込み電流Ｉｗの向きを逆にした場合、供給回路１５は、第１ビット線４へ書き込み電流Ｉｗを供給する。その書き込み電流Ｉｗは、選択セル２−第２ビット線５と流れた後で終端回路１４へ流れ込む。

このような供給回路１５を更に設けることで、書き込み回路９のみではなく、選択セル２に最も近い位置にある供給回路１５から書き込み電流Ｉｗが主に供給される（他の供給回路１５からも一部書き込み電流Ｉｗは供給されるが、最も近い位置にある供給回路１５が一番多く供給する）。そして、選択セル２を通過した書き込み電流Ｉｗは、最も近い位置にある終端回路１４へ主に流れることになる（他の終端回路１４へも一部書き込み電流Ｉｗは流れるが、最も近い位置にある終端回路１４へ一番多く流れる）。すなわち、供給側のビット線（図８の場合、第２ビット線５）と終端側のビット線（図８の場合、第１ビット線４）の両方の実質的な寄生抵抗２０を第１の実施例よりもさらに低減することが可能となる。

他の構成については、第１の実施例と同様であるので、その説明を省略する。

図９は、図８のＭＲＡＭにおける終端回路１４及び供給回路１５の構成の一例を示す回路図である。図３に示した書き込み回路９を本実施例に用いた場合の終端回路１４及び供給回路１５を示している。この例では、終端回路１４と供給回路１５とが一体化されている。すなわち、一体化された終端回路１４及び供給回路１５は、第２ビット線５を接地するＮ型のトランジスタＭ１と、第１ビット線４を接地するＮ型のトランジスタＭ２と、第２ビット線５に書き込み電流Ｉｗを供給するＰ型のトランジスタＭ３、Ｍ５と、第１ビット線４に書き込み電流をＩｗを供給するＰ型のトランジスタＭ４、Ｍ６とを含む。

トランジスタＭ１は、ゲートを第１ビット線４に、一方の端子を第２ビット線５に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ３は、ゲートを第１ビット線４に、一方の端子を電源配線に、他方の端子をトランジスタＭ５の一方の端子にそれぞれ接続されている。トランジスタＭ５は、ゲートを反転書き込み信号／ＷＡＥＮの供給配線に、一方の端子をトランジスタＭ３の他方の端子に、他方の端子を第２ビット線５にそれぞれ接続されている。

また、トランジスタＭ２は、ゲートを第２ビット線５に、一方の端子を第１ビット線４に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ４は、ゲートを第２ビット線５に、一方の端子を電源配線に、他方の端子をトランジスタＭ６の一方の端子にそれぞれ接続されている。トランジスタＭ６は、ゲートを反転書き込み信号／ＷＡＥＮの供給配線に、一方の端子をトランジスタＭ４の他方の端子に、他方の端子を第１ビット線４にそれぞれ接続されている。

例えば、書き込み動作時において、書き込みデータＤｉｎが「０」の時、第１ビット線４がＨｉｇｈレベルであるからトランジスタＭ１がオン状態、トランジスタＭ３がオフ状態となる。第２ビット線５がＬｏｗレベルであるからトランジスタＭ２がオフ状態、トランジスタＭ４がオン状態となる。反転書き込み信号／ＷＡＥＮがＬｏｗレベルに活性化されると、トランジスタＭ５、Ｍ６はオン状態となる。このとき、書き込み電流Ｉｗは、電源配線（Ｖｄｄ）からトランジスタＭ４、Ｍ６を介して第１ビット線４に供給される。書き込み電流Ｉｗは、第１ビット線４から選択セル２を通過し、第２ビット線５に入った後、トランジスタＭ１を介して接地線に流れる。すなわち、一体化された終端回路１４及び供給回路１５は、第１ビット線４側で供給回路１５として動作し、第２ビット線５側で終端回路１４として動作する。

同様に、書き込みデータＤｉｎが「１」の時、第１ビット線４がＬｏｗレベルであるからトランジスタＭ１がオフ状態、トランジスタＭ３がオン状態となる。第２ビット線５がＨｉｇｈレベルであるからトランジスタＭ２がオン状態、トランジスタＭ４がオフ状態となる。反転書き込み信号／ＷＡＥＮがＬｏｗレベルに活性化されると、トランジスタＭ５、Ｍ６はオン状態となる。このとき、書き込み電流Ｉｗは、電源配線（Ｖｄｄ）からトランジスタＭ３、Ｍ５を介して第２ビット線５に供給される。書き込み電流Ｉｗは、第２ビット線５から選択セル２を通過し、第１ビット線４に入った後、トランジスタＭ２を介して接地線に流れる。すなわち、一体化された終端回路１４及び供給回路１５は、第２ビット線５側で供給回路１５として動作し、第１ビット線４側で終端回路１４として動作する。

なお、読み出し動作時において、反転書き込み信号／ＷＡＥＮは非活性のＨｉｇｈレベルになる。そのため、一体化された終端回路１４及び供給回路１５では、トランジスタＭ５、Ｍ６がオフ状態になり、供給回路１５としては動作しない。また、読み出し動作では、例えば、第２ビット線５及び第１ビット線４は共にＬｏｗレベルとなるので、トランジスタＭ１、Ｍ２は共にオフ状態となる。そのため、第２ビット線５及び第１ビット線４を流れる読み出し電流ＩＲは、一体化された終端回路１４及び供給回路１５に影響されること無く、接地線へ流れる。従って、一体化された終端回路１４及び供給回路１５は、読み出し動作には影響しない。

本発明のＭＲＡＭの書き込み動作は、以下のようになる。まず、デコーダ８は、外部からの制御信号（図示されず）に基づいて、複数のワード線３のうちから選択ワード線３を選択する。これにより、選択ワード線３上の複数のメモリセル２において、第１トランジスタ６及び第２トランジスタ１６がオン状態になる。デコーダ８は、それとともに、外部からの制御信号に基づいて選択した書き込み回路９へ、アドレス信号Ａｙ及び書き込み信号ＷＡＥＮを出力する。書き込み回路９は、アドレス信号Ａｙに基づいて、選択ビット線組における第１ビット線４及び第２ビット線５のうちの一方をＨｉｇｈレベルに、他方をＬｏｗレベルに設定する。選択ワード線３と選択ビット線組とにより選択セル２が選択される。加えて、書き込み回路９は、反転書き込み信号／ＷＡＥＮを終端回路１４及び供給回路１５へ供給する。このとき、供給回路１５は、書き込みデータに対応した向きに対応して、選択第１ビット線４−選択セル２−選択第２ビット線５−終端回路１４の経路、又は、選択第２ビット線５−選択セル２−選択第１ビット線４−終端回路１４の経路に書き込み電流Ｉｗを流す。それにより、選択セル２において、第１トランジスタ６及び第２トランジスタ１６を介して書き込み電流Ｉｗが流れる。その書き込み電流Ｉｗの生成する磁場により、ＭＴＪ素子１０７に書き込みデータが書込まれる。このとき、書き込み電流Ｉｗは、選択セル２に最も近い位置にある供給回路１５から主に供給されるので、供給側のビット線（図８の場合、第２ビット線５）の一部にしか流れない。したがって、供給側のビット線の寄生抵抗２０を実質的に低減することができる。加えて、書き込み電流Ｉｗは、選択セル２を通過した後に最も近い位置にある終端回路１４へ主に流れ込むので、終端側のビット線（図８の場合、第１ビット線４）の一部にしか流れない。したがって、終端側のビット線の寄生抵抗２０を実質的に低減することができる。

本発明のＭＲＡＭの読み出し動作は、第１の実施例と同様であるのでその説明を省略する。

図１０は、ＭＲＡＭにおける終端回路１４及び供給回路１５の構成の他の一例を示す回路図である。図３に示した書き込み回路９を本実施例に用いた場合の他の終端回路１４及び供給回路１５を示している。この例では、終端回路１４と供給回路１５とが一体化されている。すなわち、一体化された終端回路１４及び供給回路１５は、ＮＯＲゲート１４ａと、ＮＯＲゲート１４ｂとを含む。ＮＯＲゲート１４ａは、第１ビット線４と反転書き込み信号／ＷＡＥＮとを入力とし、出力が第２ビット線５と接続されている。ＮＯＲゲート１４ｂは、第２ビット線５と反転書き込み信号／ＷＡＥＮとを入力とし、出力が第１ビット線４と接続されている。本回路を用いたＭＲＡＭの動作については、図９を用いた場合と同様であるので、その説明を省略する。

本実施例の場合にも、第１の実施例と同様の効果を得ることが出来る。特に、終端側のビット線の寄生抵抗２０に加えて、供給側のビット線の寄生抵抗２０を低減できるので、その効果をより大きくすることが可能となる。

すなわち、本発明により、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することができる。それにより、効率よくメモリ容量を増加させることができる。

（第３の実施例）
本発明のＭＲＡＭの第３の実施例について、添付図面を参照して説明する。図１１は、本発明のＭＲＡＭの第３の実施例の構成を示すブロック図である。ＭＲＡＭは、メモリアレイ１、デコーダ８及び複数の書き込み回路９を具備する。

本実施例のＭＲＡＭは、メモリアレイ１において、第３ビット線１０が無く、ＭＴＪ素子７の片側の端子が接地されている点、及び第１ビット線（／ＢＬ）４及び第２ビット線（ＢＬ）５が、書き込みと読み出しで共有される点で第１の実施例と異なる。

読み出し動作時において、センスアンプ（図示されず）と電気的に接続された第２ビット線５に読み出し電流ＩＲを流すため、書き込み回路９及び終端回路１４は、第２ビット線５及び第１ビット線４と電気的に切断された状態である必要がある。従って、書き込み回路９は図５に示す回路が用いられる。その他の構成は、第１の実施例と同様であるのでその説明を省略する。

書き込み電流経路は第１の実施例と同様である。

図１２は、図１１のＭＲＡＭにおける終端回路１４の構成の他の一例を示す回路図である。この終端回路１４は、図５に示す書き込み回路９を用いた場合に用いられる。終端回路１４は、第２ビット線５を接地するＮ型のトランジスタＭ１、Ｍ７と、第１ビット線４を接地するＮ型のトランジスタＭ２、Ｍ８とを含む。書き込み回路９から書き込み信号ＷＡＥＮを供給される。トランジスタＭ１は、ゲートを第１ビット線４に、一方の端子をトランジスタＭ７に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ７は、ゲートを書き込み信号ＷＡＥＮの供給配線に、一方の端子を第２ビット線５に、他方の端子をトランジスタＭ１の一方の端子にそれぞれ接続されている。トランジスタＭ２は、ゲートを第２ビット線５に、一方の端子をトランジスタＭ８に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ８は、ゲートを書き込み信号ＷＡＥＮの供給配線に、一方の端子を第１ビット線４に、他方の端子をトランジスタＭ２の一方の端子にそれぞれ接続されている。このように、終端回路１４の構成は極めて簡単であり、回路面積の増加を小さく抑えることが出来る。

書き込み動作時において、書き込み信号ＷＡＥＮは活性状態（Ｈｉｇｈレベル）でトランジスタＭ７、Ｍ８がオン状態となる。書き込みデータＤｉｎが「０」の時、第１ビット線４はＨｉｇｈレベルであるから、トランジスタＭ１がオン状態となる。一方、第２ビット線５は、ＬｏｗレベルであるからトランジスタＭ２がオフ状態となる。このとき、書き込み電流Ｉｗは、第１ビット線４から選択セル２を通過し、第２ビット線５に入った後、トランジスタＭ７、Ｍ１を介して接地線に流れる。

同様に、書き込みデータＤｉｎが「１」の時、第１ビット線４は、Ｌｏｗレベルであるから、トランジスタＭ１がオフ状態となる。一方、第２ビット線５は、ＨｉｇｈレベルであるからトランジスタＭ２がオン状態となる。このとき、書き込み電流Ｉｗは、第２ビット線５から選択セル２を通過し、第１ビット線４に入った後、トランジスタＭ８、Ｍ２を介して接地線に流れる。

なお、読み出し動作時は、書き込み信号ＷＡＥＮが非活性状態（Ｌｏｗレベル）で、トランジスタＭ７、Ｍ８がオフ状態となる。そのため、メモリアレイ１内の全ての終端回路１４は、第２ビット線５及び第１ビット線４と電気的に切断される。従って、読み出し動作時に終端回路１４の影響は無い。

本実施例における書き込み動作は、書き込み動作時に、終端回路１４に書き込み信号ＷＡＥＮが供給される他は、第１の実施例と同様であるのでその説明を省略する。

本実施例における読み出し動作は、第１の実施例と同様であるのでその説明を省略する。

本実施例の場合にも、第１の実施例と同様の効果を得ることが出来る。そして、本発明により、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することができる。それにより、効率よくメモリ容量を増加させることができる。

（第４の実施例）
本発明のＭＲＡＭの第４の実施例について、添付図面を参照して説明する。図１３は、本発明のＭＲＡＭの第４の実施例の構成を示すブロック図である。ＭＲＡＭは、メモリアレイ１、デコーダ８及び複数の書き込み回路９を具備する。

本実施例のＭＲＡＭは、メモリアレイ１において、第３ビット線１０が無く、ＭＴＪ素子７の片側の端子が接地されている点、及び第１ビット線４及び第２ビット線５が、書き込みと読み出しで共有される点で第２の実施例と異なる。

読み出し動作時において、センスアンプ（図示されず）と電気的に接続された第２ビット線５に読み出し電流ＩＲを流すため、書き込み回路９及び終端回路１４は、第２ビット線５及び第１ビット線４と電気的に切断された状態である必要がある。従って、書き込み回路９は図５に示す回路が用いられる。その他の構成は、第２の実施例と同様であるのでその説明を省略する。

書き込み電流経路は第２の実施例と同様である。

図１４は、図１３のＭＲＡＭにおける終端回路１４及び供給回路１５の構成の一例を示す回路図である。図３に示した書き込み回路９を本実施例に用いた場合の終端回路１４及び供給回路１５を示している。この例では、終端回路１４と供給回路１５とが一体化されている。すなわち、一体化された終端回路１４及び供給回路１５は、第２ビット線５を接地するＮ型のトランジスタＭ１、Ｍ７と、第１ビット線４を接地するＮ型のトランジスタＭ２、Ｍ８と、第２ビット線５に書き込み電流Ｉｗを供給するＰ型のトランジスタＭ３、Ｍ５と、第１ビット線４に書き込み電流をＩｗを供給するＰ型のトランジスタＭ４、Ｍ６とを含む。

トランジスタＭ１は、ゲートを第１ビット線４に、一方の端子をトランジスタＭ７に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ７は、ゲートを書き込み信号ＷＡＥＮの供給配線に、一方の端子を第２ビット線５に、他方の端子をトランジスタＭ１の一方の端子にそれぞれ接続されている。トランジスタＭ３は、ゲートを第１ビット線４に、一方の端子を電源配線に、他方の端子をトランジスタＭ５の一方の端子にそれぞれ接続されている。トランジスタＭ５は、ゲートを反転書き込み信号／ＷＡＥＮの供給配線に、一方の端子をトランジスタＭ３の他方の端子に、他方の端子を第２ビット線５にそれぞれ接続されている。

また、トランジスタＭ２は、ゲートを第２ビット線５に、一方の端子をトランジスタＭ８に、他方の端子を接地線にそれぞれ接続されている。トランジスタＭ８は、ゲートを書き込み信号ＷＡＥＮの供給配線に、一方の端子を第１ビット線４に、他方の端子をトランジスタＭ２の一方の端子にそれぞれ接続されている。トランジスタＭ４は、ゲートを第２ビット線５に、一方の端子を電源配線に、他方の端子をトランジスタＭ６の一方の端子にそれぞれ接続されている。トランジスタＭ６は、ゲートを反転書き込み信号／ＷＡＥＮの供給配線に、一方の端子をトランジスタＭ４の他方の端子に、他方の端子を第１ビット線４にそれぞれ接続されている。

すなわち、第１ビット線４を入力とし第２ビット線５を出力とするトランジスタＭ１、Ｍ３、Ｍ５、Ｍ７から成るクロックト・インバータと、第２ビット線５を入力とし第１ビット線４を出力とするＭ２、Ｍ４、Ｍ６、Ｍ８から成るクロックト・インバータから構成されている。

この一体化された終端回路１４及び供給回路１５では、書き込み信号が活性状態（書き込み信号ＷＡＥＮがＨｉｇｈレベル、反転書き込み信号／ＷＡＥＮがＬｏｗレベル）である時のみ、書き込みデータＤｉｎに応じて第２ビット線５と第１ビット線４のいずれか一方が接地され、もう一方が電源電圧（Ｖｄｄ）となる。そして、一体化された終端回路１４及び供給回路１５は、第１ビット線４側の回路及び第２ビット線５側の回路のうち、一方が供給回路１５として動作し、他方が終端回路１４として動作する。

読み出し動作時では、この一体化された終端回路１４及び供給回路１５は、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８が全てオフ状態となるので、メモリアレイ１内において、第２ビット線５及び第１ビット線４と電気的に切断される。

本実施例における書き込み動作は、書き込み動作時に、終端回路１４に書き込み信号ＷＡＥＮが供給される他は、第２の実施例と同様であるのでその説明を省略する。

本実施例における読み出し動作は、第２の実施例と同様であるのでその説明を省略する。

本実施例の場合にも、第１の実施例と同様の効果を得ることが出来る。そして、本発明により、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することができる。それにより、効率よくメモリ容量を増加させることができる。

上述のように、本発明の磁気ランダムアクセスメモリは、第１配線及び第２配線と、複数の第３配線と、複数のメモリセルと、終端部とを具備する。第１配線及び第２配線は、第１方向へ延在する。複数の第３配線は、第２方向へ延在する。複数のメモリセルは、第１配線及び第２配線と複数の第３配線との交点の各々に対応して設けられている。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続されている。複数のメモリセルの各々は、２つのトランジスタと、磁気抵抗素子とを備える。２つのトランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。磁気抵抗素子は、２つのトランジスタをつなぐ配線に接続されている。メモリセルの書き込み動作時に、第１配線及び第２配線のいずれか一方から他方へ２つのトランジスタを介して書き込み電流を流すとき、終端部は他方を接地する。

このような本発明の磁気ランダムアクセスメモリにおいて、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続された供給部を更に具備していても良い。このとき、書き込み動作時に、供給部は、第１配線及び第２配線のいずれか一方へ書き込み電流を供給する。

また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第１トランジスタと、第２トランジスタとを備えていても良い。このとき、第１トランジスタは、ソースが接地され、ゲートが第１配線と、ドレインが第２配線と接続されている。一方、第２トランジスタは、ソースが接地され、ゲートが第２配線と、ドレインが第１配線と接続されている。

また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第３トランジスタと、第４トランジスタとを更に備えていても良い。このとき、第３トランジスタは、第２配線と第１トランジスタのドレインとの間に設けられ、書き込み動作時に、第２配線と第１トランジスタのドレインとを電気的に接続する。一方、第４トランジスタは、第１配線と第２トランジスタのドレインとの間に設けられ、書き込み動作時に、第１配線と第２トランジスタのドレインとを電気的に接続する。

また、本発明の磁気ランダムアクセスメモリにおいて、供給部は、第５トランジスタと、第６トランジスタとを備えていても良い。このとき、第５トランジスタは、ソースが電源線と、ゲートが第１配線と、ドレインが第２配線と接続される。第６トランジスタは、ソースが電源線と、ゲートが第２配線と、ドレインが第１配線と接続される。

また、本発明の磁気ランダムアクセスメモリにおいて、供給部は、第７トランジスタと、第８トランジスタとを更に備えていても良い。このとき、第７トランジスタは、第２配線と第５トランジスタのドレインとの間に設けられ、書き込み動作時に、第２配線と第５トランジスタのドレインとを電気的に接続する。一方、第８トランジスタは、第１配線と第６トランジスタのドレインとの間に設けられ、書き込み動作時に、第１配線と第６トランジスタのドレインとを電気的に接続する。

また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第１トランジスタと、第２トランジスタとを備えていても良い。このとき、第１トランジスタは、ソースが接地され、ゲートが第１配線と、ドレインが第２配線と接続されている。一方、第２トランジスタは、ソースが接地され、ゲートが第２配線と、ドレインが第１配線と接続されている。

また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第３トランジスタと、第４トランジスタとを更に備えていても良い。このとき、第３トランジスタは、第２配線と第１トランジスタのドレインとの間に設けられ、書き込み動作時に、第２配線と第１トランジスタのドレインとを電気的に接続する。一方、第４トランジスタは、第１配線と第２トランジスタのドレインとの間に設けられ、書き込み動作時に、第１配線と第２トランジスタのドレインとを電気的に接続する。

また、本発明の磁気ランダムアクセスメモリにおいて、第１配線及び第２配線の端部と接続され、書き込み動作時に、書き込みデータに基づいて、第１配線及び第２配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とする書き込み部を更に具備していても良い。

上述のように、本発明の磁気ランダムアクセスメモリの動作方法は、以下のステップを具備する。ここで、磁気ランダムアクセスメモリは、第１配線及び第２配線と、複数の第３配線と、複数のメモリセルと、終端部と、書き込み部とを具備する。第１配線及び第２配線は、第１方向へ延在する。複数の第３配線は、第２方向へ延在する。複数のメモリセルは、第１配線及び第２配線と複数の第３配線との交点の各々に対応して設けられている。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続されている。書き込み部は、第１配線及び第２配線の端部と接続されている。複数のメモリセルの各々は、２つのトランジスタと、磁気抵抗素子とを備える。２つのトランジスタは、第１配線と第２配線との間に直列に接続され、第３配線の信号で制御される。磁気抵抗素子は、２つのトランジスタをつなぐ配線に接続されている。磁気ランダムアクセスメモリの動作方法は、メモリセルの書き込み動作時に、（Ａ）書き込み部が、書き込みデータに基づいて、第１配線及び第２配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とするステップと、（Ｂ）一方から他方へ２つのトランジスタを介して書き込み電流が流れるとき、終端部が、他方を接地するステップとを具備する。

また、本発明の磁気ランダムアクセスメモリの動作方法において、半導体装置は、複数のメモリセルの間に少なくとも一つ設けられ、第１配線と第２配線とに接続された供給部を更に具備していても良い。このとき、（Ｂ）ステップは、（Ｂ１）供給部が、一方へ書き込み電流を供給する。

本発明により、２Ｔ１ＭＴＪセルを用いたＭＲＡＭにおいて、メモリセルやメモリアレイの面積を増加させることなく、より安定的に十分な書き込み電流をメモリセルに供給することができる。加えて、効率よくメモリ容量を増加させることができる。

本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

Claims (11)

1. 第１方向へ延在する第１配線及び第２配線と、
   第２方向へ延在する複数の第３配線と、
   前記第１配線及び前記第２配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルと、
   前記複数のメモリセルの間に少なくとも一つ設けられ、前記第１配線と前記第２配線とに接続された終端部と
   を具備し、
   前記複数のメモリセルの各々は、
   前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される２つのトランジスタと、
   前記２つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
   を含み、
   前記メモリセルの書き込み動作時に、前記第１配線及び前記第２配線のいずれか一方から他方へ前記２つのトランジスタを介して書き込み電流を流すとき、前記終端部は前記他方を接地する
   磁気ランダムアクセスメモリ。
2. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
   前記複数のメモリセルの間に少なくとも一つ設けられ、前記第１配線と前記第２配線とに接続された供給部を更に具備し、
   前記書き込み動作時に、前記供給部は、前記第１配線及び前記第２配線のいずれか一方へ前記書き込み電流を供給する
   磁気ランダムアクセスメモリ。
3. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
   前記終端部は、
   ソースが接地され、ゲートが前記第１配線と、ドレインが前記第２配線と接続される第１トランジスタと、
   ソースが接地され、ゲートが前記第２配線と、ドレインが前記第１配線と接続される第２トランジスタと
   を備える
   磁気ランダムアクセスメモリ。
4. 請求の範囲３に記載の磁気ランダムアクセスメモリにおいて、
   前記終端部は、
   前記第２配線と前記第１トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第２配線と前記第１トランジスタのドレインとを電気的に接続する第３トランジスタと、
   前記第１配線と前記第２トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第１配線と前記第２トランジスタのドレインとを電気的に接続する第４トランジスタと
   を更に備える
   磁気ランダムアクセスメモリ。
5. 請求の範囲２に記載の磁気ランダムアクセスメモリにおいて、
   前記供給部は、
   ソースが電源線と、ゲートが前記第１配線と、ドレインが前記第２配線と接続される第５トランジスタと、
   ソースが電源線と、ゲートが前記第２配線と、ドレインが前記第１配線と接続される第６トランジスタと
   を備える
   磁気ランダムアクセスメモリ。
6. 請求の範囲５に記載の磁気ランダムアクセスメモリにおいて、
   前記供給部は、
   前記第２配線と前記第５トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第２配線と前記第５トランジスタのドレインとを電気的に接続する第７トランジスタと、
   前記第１配線と前記第６トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第１配線と前記第６トランジスタのドレインとを電気的に接続する第８トランジスタと
   を更に備える
   磁気ランダムアクセスメモリ。
7. 請求の範囲６に記載の磁気ランダムアクセスメモリにおいて、
   前記終端部は、
   ソースが接地され、ゲートが前記第１配線と、ドレインが前記第２配線と接続される第１トランジスタと、
   ソースが接地され、ゲートが前記第２配線と、ドレインが前記第１配線と接続される第２トランジスタと
   を備える
   磁気ランダムアクセスメモリ。
8. 請求の範囲７に記載の磁気ランダムアクセスメモリにおいて、
   前記終端部は、
   前記第２配線と前記第１トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第２配線と前記第１トランジスタのドレインとを電気的に接続する第３トランジスタと、
   前記第１配線と前記第２トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第１配線と前記第２トランジスタのドレインとを電気的に接続する第４トランジスタと
   を更に備える
   磁気ランダムアクセスメモリ。
9. 請求の範囲１乃至８のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
   前記第１配線及び前記第２配線の端部と接続され、前記書き込み動作時に、書き込みデータに基づいて、前記第１配線及び前記第２配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とする書き込み部を更に具備する
   磁気ランダムアクセスメモリ。
10. 磁気ランダムアクセスメモリの動作方法であって、
    ここで、前記磁気ランダムアクセスメモリは、
    第１方向へ延在する第１配線及び第２配線と、
    第２方向へ延在する複数の第３配線と、
    前記第１配線及び前記第２配線と前記複数の第３配線との交点の各々に対応して設けられた複数のメモリセルと、
    前記複数のメモリセルの間に少なくとも一つ設けられ、前記第１配線と前記第２配線とに接続された終端部と、
    前記第１配線及び前記第２配線の端部と接続された書き込み部と
    を具備し、
    前記複数のメモリセルの各々は、
    前記第１配線と前記第２配線との間に直列に接続され、前記第３配線の信号で制御される２つのトランジスタと、
    前記２つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
    を含み、
    前記磁気ランダムアクセスメモリの動作方法は、前記メモリセルの書き込み動作時に、
    （Ａ）前記書き込み部が、書き込みデータに基づいて、前記第１配線及び前記第２配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とするステップと、
    （Ｂ）前記一方から前記他方へ前記２つのトランジスタを介して書き込み電流が流れるとき、前記終端部が、前記他方を接地するステップと
    を具備する
    磁気ランダムアクセスメモリの動作方法。
11. 請求の範囲１０に記載の磁気ランダムアクセスメモリの動作方法において、
    前記半導体装置は、前記複数のメモリセルの間に少なくとも一つ設けられ、前記第１配線と前記第２配線とに接続された供給部を更に具備し、
    前記（Ｂ）ステップは、
    （Ｂ１）前記供給部が、前記一方へ前記書き込み電流を供給する
    磁気ランダムアクセスメモリの動作方法。

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