JP2001307482A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001307482A
JP2001307482A JP2001094457A JP2001094457A JP2001307482A JP 2001307482 A JP2001307482 A JP 2001307482A JP 2001094457 A JP2001094457 A JP 2001094457A JP 2001094457 A JP2001094457 A JP 2001094457A JP 2001307482 A JP2001307482 A JP 2001307482A
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sram
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JP2001094457A
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Katsumi Dosaka
勝己 堂阪
Masaki Kumanotani
正樹 熊野谷
Koji Hayano
浩司 早野
Akira Yamazaki
彰 山崎
Hisashi Iwamoto
久 岩本
Hideaki Abe
英明 阿部
Katsumitsu Hiseki
勝満 日昔
Yasuhiro Ishizuka
康宏 石塚
Tsukasa Saeki
宰 佐伯
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 高速でメモリアレイ間でデータ転送を行な
う。 【解決手段】 ＤＲＡＭアレイのラッチ型センスアンプ
よりも早いタイミングでデータ転送手段を活性化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部から与えられるクロック信号に同期
して動作するクロック同期型半導体記憶装置に関する。
特定的には主メモリとしての大容量のダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）と、キャッシュ
メモリとしての小容量のスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）とが同一半導体チップ上に集
積化されたキャッシュ内蔵半導体記憶装置の構成に関す
る。より特定的には、メモリアレイに対し高速アクセス
するためのアドレス入力回路の構成に関する。
【０００２】
【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシッングユニット（ＭＰＵ）は、動作クロ
ック周波数が２５ＭＨｚまたはそれ以上と非常に高速に
なってきている。データ処理システムにおいては、標準
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）はビット単価が安いため、大記憶容量の主メモリと
して用いられることが多い。標準ＤＲＡＭは、アクセス
時間が短縮化されてきてはいるものの、ＭＰＵの高速化
は標準ＤＲＡＭのそれを上回っている。このため、標準
ＤＲＡＭを主メモリとして用いるデータ処理システム
は、ウエイトステート（待ち状態）の増加などの犠牲を
払う必要がある。このＭＰＵと標準ＤＲＡＭの動作速度
のギャップという問題は、標準ＤＲＡＭが次のような特
徴を有しているために本質的なものである。
【０００３】（１） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同じアドレスピン端子へ与
えられる。行アドレス信号は、ロウアドレスストローブ
信号／ＲＡＳの降下エッジで装置内部へ取込まれる。列
アドレス信号はコラムアドレスストローブ信号／ＣＡＳ
の降下エッジで装置内部へ取込まれる。ロウアドレスス
トローブ信号／ＲＡＳはメモリサイクルの開始を規定し
かつ行選択系を活性化する。コラムアドレスストローブ
信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳが
活性状態となってから信号／ＣＡＳが活性状態となるま
で「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼ばれる
所定の時間が必要とされるため、アクセス時間の短縮化
にも限度があるというアドレス多重化による制約が存在
する。 （２） ロウアドレスストローブ信号／ＲＡＳを一旦立
上げてＤＲＡＭをスタンバイ状態に設定した場合、この
ロウアドレスストローブ信号／ＲＡＳはＲＡＳプリチャ
ージ時間（ｔＲＰ）と呼ばれる時間が経過した後でなけ
れば再び“Ｌ”へ立下げることはできない。ＲＡＳプリ
チャージ時間ｔＲＰは、ＤＲＡＭの様々な信号線を確実
に所定電位にプリチャージするために必要とされる。こ
のため、ＲＡＳプリチャージ時間ｔＲＰによりＤＲＡＭ
のサイクル時間を短くすることはできない。また、ＤＲ
ＡＭのサイクル時間を短くすることは、ＤＲＡＭにおい
て信号線の充放電の回数が多くなるため、消費電流の増
加にもつながる。
【０００４】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上または
駆動方法の改良などの応用上の工夫・改良によりＤＲＡ
Ｍの高速化を図ることはできる。しかしながら、ＭＰＵ
の高速化の進展はＤＲＡＭのそれを大きく上回ってい
る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）お
よびスタティックＲＡＭなどのバイポーラトランジスタ
を用いた高速のバイポーラＲＡＭおよびＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）を用いた比
較的低速のＤＲＡＭというように、半導体メモリの動作
速度には階層構造がある。ＭＯＳトランジスタを構成要
素とする標準ＤＲＡＭでは数十ｎＳ（ナノ秒）のスピー
ド（サイクル時間）を期待するのは非常に困難である。
ＭＰＵと標準ＤＲＡＭのスピードギャップ（動作速度の
差）を埋めるため、応用面から種々の改善が行なわれて
いる。このような改善の主なものとしては、（１） Ｄ
ＲＡＭの高速モードとインタリーブ方式とを用いる、
（２） 高速のキャッシュメモリ（ＳＲＡＭ）を外部に
設ける、がある。
【０００５】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインタリーブ方式とを組合わ
せる方法とがある。スタティックモードとは、１本のワ
ード線（１行）を選択した後、列アドレスのみを順次変
化させることによりこの１行のメモリセルを順次アクセ
スする方法である。ページモードとは、１本のワード線
を選択した後、信号／ＣＡＳをトグルして列アドレス信
号を順次取込み、この１本のワード線に接続されるメモ
リセルへ順次アクセスする方法である。これらのいずれ
のモードも信号／ＲＡＳのトグルを含まずにメモリセル
へアクセスすることができ、通常の、信号／ＲＡＳおよ
び／ＣＡＳを用いたアクセスよりも高速となる。インタ
リーブ方式とは、複数のメモリ装置をデータバスに並列
に設け、この複数のメモリ装置へのアクセスを交互また
は順次行なうことにより、実効的にアクセス時間の短縮
を図る方式である。このＤＲＡＭの高速モードを用いた
方法および高速モードとインタリーブ方式とを組合わせ
る方法は、簡単にしかも比較的効率よく標準ＤＲＡＭを
高速ＤＲＡＭとして使用する方法として従来から知られ
ている。
【０００６】上記方法（２）は、メインフレームでは昔
から幅広く利用されている方法である。高速キャッシュ
メモリは高価である。しかしながら、低価格ながらも高
性能をも要求されるパーソナルコンピュータの分野にお
いては、その動作速度を改善するために、ある程度高価
になるのを犠牲にして、やむなく一部で使用されてい
る。高速キャッシュメモリをどこに設けるかについては
次の３種類の可能性が存在する。 （ａ） ＭＰＵそのものに内蔵する。 （ｂ） ＭＰＵ外部に設ける。 （ｃ） 高速キャッシュメモリを別に設けるのではな
く、標準ＤＲＡＭに内蔵されている高速モードをキャッ
シュのように用いる（高速モードの擬似的キャッシュメ
モリ化）。すなわち、キャッシュヒット時には高速モー
ドで標準ＤＲＡＭへアクセスし、キャッシュミス時には
通常モードで標準ＤＲＡＭへアクセスする。
【０００７】上述の３つの方法（ａ）ないし（ｃ）は何
らかの形で既にデータ処理システムにおいて採用されて
いる。しかしながら、価格の観点から、多くのＭＰＵシ
ステムにおいては、ＤＲＡＭに不可避なＲＡＳプリチャ
ージ時間（ｔＲＰ）を実効的に表に現われないようにす
るために、メモリをバンク構成とし、このメモリバンク
ごとにインタリーブする方法が用いられている。この方
法に従えば、実質的にＤＲＡＭのサイクル時間をスペッ
ク値（仕様値）のほぼ半分にすることができる。しかし
ながら、インタリーブの方法は、メモリ装置へのアクセ
スがシーケンシャルになされる場合にしか効果的ではな
い。すなわち、同一のメモリバンクへ連続してアクセス
する場合には効果は得られない。また、この方法では、
ＤＲＡＭ自身のアクセス時間の実質的向上は図ることは
できない。また、メモリの最小単位を少なくとも２バン
クとする必要がある。
【０００８】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがある頁
（ある指定された１行のデータ）を連続してアクセスす
る場合に限り実効的にアクセス時間を短縮することがで
きる。この方法は、バンク数が２ないし４と比較的大き
い場合には、各バングごとに異なる行をアクセスするこ
とができるためある程度効果が得られる。与えられた頁
内にＭＰＵが要求するメモリのデータが存在しない場合
を「ミスヒット（キャッシュミス）」と呼ぶ。通常、デ
ータの１かたまりは近接したアドレスまたは逐次的アド
レスに格納される。高速モードにおいては、アドレスの
半分である行アドレスが既に指定されているため「ミス
ヒット」が発生する確率は高い。バンクの数が３０ない
し４０と大きくなると、各バンクごとに異なる頁のデー
タを格納することができるため、「ミスヒット」率は激
減する。しかしながら、データ処理システムにおいて、
３０ないし４０のバンクを想定することは現実的ではな
い。また、「ミスヒット」が発生した場合には、新たに
行アドレスを選択し直すために信号／ＲＡＳを立上げＤ
ＲＡＭのプリチャージサイクルに戻る必要があり、バン
ク構成の性能を犠牲にすることになる。
【０００９】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間には高速キャッシュメモリが設けられる。
この場合、標準ＤＲＡＭは比較的低速であっても構わな
い。一方、標準ＤＲＡＭは４Ｍ（メガ）ビット、１６Ｍ
ビットと大記憶容量のものが出現している。パーソナル
コンピュータなどの小規模システムにおいては、そのメ
インメモリを１チップないし数チップの標準ＤＲＡＭに
より構成することができる。外部に高速キャッシュメモ
リを設けた場合、メインメモリがたとえば１個の標準Ｄ
ＲＡＭにより構成できるような小規模システムでは有効
ではない。標準ＤＲＡＭをメインメモリとする場合、高
速キャッシュメモリとメインメモリとの間のデータ転送
速度がこの標準ＤＲＡＭのデータ入出力端子数で制限さ
れ、システムの速度に対するネックになるからである。
【００１０】また、高速モードの擬似的キャッシュメモ
リ化の場合、その動作速度は高速のキャッシュメモリよ
りも遅いため、所望のシステムの性能を実現することは
困難である。上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称する。このＣ
ＤＲＡＭについて以下に説明する。
【００１１】図１８８は従来の標準的な１メガビットＤ
ＲＡＭの要部の構成を示す図である。図１８８におい
て、ＤＲＡＭは、行および列からなるマトリクス状に配
列された複数のメモリセルＭＣからなるメモリセルアレ
イ５００を含む。１行のメモリセルが１本のワード線Ｗ
Ｌに接続される。１列のメモリセルＭＣが１本の列線Ｃ
Ｌに接続される。この列線ＣＬは、通常、１対のビット
線から構成される。１本のワード線ＷＬは、１対のビッ
ト線のうちの一方のビット線との交点に位置するメモリ
セルを選択状態とする。１Ｍ（メガ）ＤＲＡＭにおいて
は、メモリセルＭＣは１０２４行×１０２４列のマトリ
クス状に配列される。すなわち、このメモリセルアレイ
５００は、１０２４本のワード線ＷＬと１０２４本の列
線ＣＬ（１０２４対のビット線）を含む。
【００１２】ＤＲＡＭはさらに、外部から与えられる行
アドレス信号（図示せず）をデコードし、メモリセルア
レイ５００の対応の行を選択するロウデコーダ５０２
と、このロウデコーダ５０２により選択されたワード線
に接続されるメモリセルのデータを検知し増幅するセン
スアンプと、外部から与えられる列アドレス信号（図示
せず）をデコードし、メモリセルアレイ５００の対応の
列を選択するコラムデコーダを含む。図１８４において
は、センスアンプとコラムデコーダとが１つのブロック
５０４で示される。ここで、実際には、アドレスバッフ
ァが設けられており、このアドレスバッファが外部から
与えられる行アドレス信号および列アドレス信号を受け
て内部行アドレス信号および列アドレス信号を発生し、
それぞれをロウデコーダ５０２およびコラムデコーダへ
与えている。ここではこのアドレスバッファは示してい
ない。
【００１３】ＤＲＡＭがデータの入出力を１ビット単位
で行なう×１ビット構成の場合、コラムデコーダにより
１本の列線（１つのビット線対）ＣＬが選択される。Ｄ
ＲＡＭが４ビット単位でデータの入出力を行なう×４ビ
ット構成の場合、コラムデコーダにより４本の列線ＣＬ
が選択される。ブロック５０４に含まれるセンスアンプ
は各列線（ビット線対）ＣＬに対して１個ずつ設けられ
る。このＤＲＡＭ内のメモリセルＭＣへデータを書込む
かまたはこのメモリセルＭＣからデータを読出すメモリ
アクセス時においては、以下の動作が行なわれる。ま
ず、ロウデコーダ５０２へ行アドレス信号（正確には内
部行アドレス信号）が与えられる。ロウデコーダ５０２
は、与えられた行アドレス信号をデコードし、メモリセ
ルアレイ５００内の１本のワード線ＷＬの電位を“Ｈ”
に立上げる。選択されたワード線ＷＬに接続される１０
２４ビットのメモリセルＭＣのデータが対応の列線ＣＬ
上へ伝達される。列線ＣＬ上のデータは、ブロック５０
４に含まれるセンスアンプにより増幅される。選択され
たワード線ＷＬに接続されるメモリセルのうち、データ
の書込みまたは読出しを受けるメモリセルの選択は、ブ
ロック５０４に含まれるコラムデコーダからの列選択信
号により行なわれる。コラムデコーダは列アドレス信号
（正確には内部列アドレス信号）をデコードし、メモリ
セルアレイ５００内の対応の列を選択するための列選択
信号を発生する。
【００１４】前述の高速モード動作においては、ブロッ
ク５０４に含まれるコラムデコーダに対し列アドレス信
号が順次与えられる。スタティックコラムモード動作時
においては、所定時間ごとに与えられる列アドレス信号
を新たな列アドレス信号としてコラムデコーダがデコー
ドし、選択されたワード線ＷＬに接続されるメモリセル
ＭＣを列線ＣＬを介して選択する。ページモード時にお
いては、コラムデコーダへは、信号／ＣＡＳの各トグル
ごとに新たな列アドレス信号が与えられる。コラムデコ
ーダは与えられた列アドレス信号をデコードして対応の
列線を選択する。このように、１本のワード線ＷＬを選
択状態とし、列アドレスのみを変えることにより選択さ
れたワード線ＷＬに接続される１行のメモリセルＭＣへ
高速でアクセスすることができる。
【００１５】図１８９は従来の１ＭビットＣＤＲＡＭの
一般的構成を示す図である。図１８９において、従来の
ＣＤＲＡＭは、図１８４に示す標準ＤＲＡＭの構成に加
えて、ＳＲＡＭアレイ５０６と、ＤＲＡＭのメモリセル
アレイ５００の１行とＳＲＡＭアレイ５０６との間での
データ転送を行なうためのトランスファーゲート５０８
を含む。ＳＲＡＭアレイ５０６は、ＤＲＡＭメモリセル
アレイ５００の１行のデータを同時に格納することがで
きるように、メモリセルアレイ５００の各列線ＣＬに対
応して設けられるキャッシュレジスタを含む。したがっ
て、ＳＲＡＭアレイ５０６においては、１０２４個のキ
ャッシュレジスタが設けられる。このキャッシュレジス
タは、通常、スタティック型メモリセル（ＳＲＡＭセ
ル）により構成される。
【００１６】図１８９に示すＣＤＲＡＭの構成の場合、
外部からキャッシュヒットを示す信号が与えられた場合
には、ＳＲＡＭアレイ５０６へのアクセスが行なわれ、
高速でメモリセルへのアクセスを行なうことができる。
キャッシュミス（ミスヒット）時においては、ＤＲＡＭ
へのアクセスが行なわれる。上述のような大容量のＤＲ
ＡＭと高速のＳＲＡＭとを同一チップ上に集積したＣＤ
ＲＡＭは、たとえば特開昭６０−７６９０号公報および
特開昭６２−３８５９０号公報などに開示されている。
上述のような従来のＣＤＲＡＭの構成においては、ＤＲ
ＡＭメモリセルアレイ５００の列線（ビット線対）ＣＬ
とＳＲＡＭ（キャッシュメモリ）アレイ５０６の列線
（ビット線対）が１対１対応の関係でトランスファーゲ
ート５０８を介して接続される。すなわち、上述の従来
のＣＤＲＡＭの構成においては、ＤＲＡＭメモリセルア
レイ５００におけるワード線ＷＬ１本に接続されるメモ
リセルのデータとメモリセルアレイ５００の１行と同数
個のＳＲＡＭセルのデータとをトランスファーゲート５
０８を介して双方向一括転送する構成がとられる。この
構成においては、ＳＲＡＭ５０６がキャッシュメモリと
して用いられ、ＤＲＡＭがメインメモリとして用いられ
る。
【００１７】キャッシュのいわゆるブロックサイズは、
ＳＲＡＭ５０６において、１回のデータ転送でその内容
が書換えられるビットの数と考えることができる。した
がって、このブロックサイズはＤＲＡＭメモリセルアレ
イ５００の１本のワード線ＷＬに物理的に結合されるメ
モリセルの数と同数になる。図１８８および図１８９に
示すように、１本のワード線ＷＬに１０２４個のメモリ
セルが物理的に接続されている場合には、ブロックサイ
ズは１０２４となる。一般に、ブロックサイズが大きい
とヒット率は上昇する。しかしながら、同一のキャッシ
ュメモリサイズの場合、ブロックサイズに反比例してセ
ット数が減少するため、逆にヒット率は減少する。たと
えば、キャッシュサイズが４Ｋビットの場合、ブロック
サイズが１０２４であれば、セット数は４となるが、ブ
ロックサイズが３２であればセット数は１２８となる。
したがって、図１８９に示すＣＤＲＡＭの構成の場合、
ブロックサイズが必要以上に大きくなり、キャッシュヒ
ット率をそれほど改善することができないという問題が
生じる。
【００１８】
【発明が解決しようとする課題】ブロックサイズを小さ
くする構成は、たとえば特開平１−１４６１８７号公報
に示されている。この先行技術においては、ＤＲＡＭア
レイおよびＳＲＡＭアレイは列線（ビット線対）が１対
１対応に配置されるが、それぞれ列方向に複数のブロッ
クに分割される。ブロックの選択はブロックデコーダに
より行なわれる。キャッシュミス（ミスヒット）時に
は、ブロックデコーダにより１つのブロックが選択され
る。選択されたＤＲＡＭブロックとＳＲＡＭブロックと
の間でのみデータの転送が行なわれる。この構成に従え
ばキャッシュメモリのブロックサイズを適当な大きさに
低減することができるが、以下のような問題点が未解決
として残る。
【００１９】図１９０は１ＭビットＤＲＡＭアレイの標
準的なアレイ構成を示す図である。図１９０において、
ＤＲＡＭアレイは８つのメモリブロックＤＭＢ１〜ＤＭ
Ｂ８に分割される。メモリブロックＤＭＢ１〜ＤＭＢ８
に対して共通にロウデコーダ５０２がメモリアレイの長
辺方向の一方側に設けられる。メモリブロックＤＭＢ１
〜ＤＭＢ８の各々に対して（センスアンプ＋コラムデコ
ーダ）ブロック５０４−１〜５０４−８が設けられる。
メモリブロックＤＭＢ１〜ＤＭＢ８はそれぞれ１２８Ｋ
ビットの容量を備える。この図１９０においては、１つ
のメモリブロックＤＭＢが１２８行×１０２４列に配置
されている場合が一例として示される。１本の列線ＣＬ
は、１対のビット線ＢＬ，／ＢＬにより構成される。
【００２０】図１９０に示すように、ＤＲＡＭメモリセ
ルアレイを複数のブロックに分割すれば、１本のビット
線ＢＬ（および／ＢＬ）の長さは短くなる。データ読出
し時には、メモリセル内のキャパシタ（メモリセルキャ
パシタ）に蓄積された電荷が対応のビット線ＢＬ（また
は／ＢＬ）に伝達される。このときビット線ＢＬ（また
は／ＢＬ）に生じる電位変化量はメモリセルキャパシタ
の容量Ｃｓとビット線ＢＬ（または／ＢＬ）の容量Ｃｂ
との比，Ｃｓ／Ｃｂ，に比例する。ビット線ＢＬ（また
は／ＢＬ）の長さが短くなれば、ビット線容量Ｃｂが小
さくなる。これにより、ビット線に生じる電位変化量を
大きくすることができる。また、動作時においてはロウ
デコーダ５０２により選択されたワード線ＷＬを含むメ
モリブロック（図１９０においてメモリブロックＤＭＢ
２）に対するセンス動作が行なわれ、残りのブロックに
おいてはスタンバイ状態が維持される。これによりセン
ス動作時におけるビット線充放電に伴う消費電力を低減
することができる。
【００２１】図１９０に示すようなＤＲＡＭにおいて上
述のブロック分割方式のＣＤＲＡＭを適用した場合、メ
モリブロックＤＭＢ１〜ＤＭＢ８それぞに対してＳＲＡ
Ｍキャッシュレジスタおよびブロックデコーダを設ける
必要がある。このため、チップ面積が著しく増大すると
いう問題が生じる。また、この構成では、選択されたブ
ロックに対するＳＲＡＭキャッシュレジスタしか動作せ
ず、ＳＲＡＭキャッシュレジスタの利用効率が悪いとい
う問題もある。また、上述のごとくＤＲＡＭアレイとＳ
ＲＡＭアレイとはビット線が１対１に対応している。メ
インメモリとキャッシュメモリとの間のメモリのマッピ
ング方式としてダイレクトマッピング方式を採用した場
合、図１８９に示すように、ＳＲＡＭアレイ５０６は１
行に配列された１０２４行のキャッシュレジスタで構成
される。この場合、ＳＲＡＭキャッシュの容量は１Ｋビ
ットとなる。
【００２２】また、マッピング方式として４ウェイセッ
トアソシアティブ方式を採用した場合、図１９１に示す
ように、ＳＲＡＭアレイ５０６は、４行のキャッシュレ
ジスタ５０６ａ〜５０６ｄを含む。４行のキャッシュレ
ジスタ５０６ａ〜５０６ｄのうちの１行がウェイアドレ
スに従ってセレクタ５１０により選択される。この図１
９１に示す構成の場合、ＳＲＡＭキャッシュの容量は４
Ｋビットとなる。上述のように、ＤＲＡＭアレイとキャ
ッシュメモリとの間のメモリセルのマッピング方式はそ
のチップ内部の構成により決定される。マッピング方式
を変化させると上述のようにキャッシュサイズも変更す
る必要がある。また上述のいずれのＣＤＲＡＭの構成に
おいても、ＤＲＡＭアレイとＳＲＡＭアレイとはビット
線が１対１に対応しているため、ＤＲＡＭアレイの列ア
ドレスとＳＲＡＭアレイの列アドレスとは必然的に同一
となり、ＤＲＡＭアレイのメモリセルをＳＲＡＭアレイ
の任意の位置へマッピングするフルアソシアティブ方式
を実現することは原理的に不可能である。
【００２３】ＤＲＡＭとＳＲＡＭとを同一チップ上に集
積した半導体記憶装置の他の構成は、また、特開平２−
８７３９２号公報に開示されている。この先行技術にお
いては、ＤＲＡＭアレイとＳＲＡＭアレイとが内部共通
データバスを介して接続される。内部共通データバス
は、装置外部とデータの入出力を行なうための入出力バ
ッファに接続される。ＤＲＡＭアレイとＳＲＡＭアレイ
とはそれぞれ独立に発生された別々のアドレス信号によ
り選択位置を指定することができる。しかしながら、こ
の先行技術の構成においては、ＤＲＡＭアレイとＳＲＡ
Ｍアレイとの間のデータ転送は内部の共通データバスを
介して行なわれる。一度に転送することのできるビット
数はこの内部共通データバス線数により制限を受け、高
速でキャッシュメモリの内容を書換えることはできな
い。したがって、前述のＳＲＡＭキャッシュを標準ＤＲ
ＡＭの外部に設ける構成の場合と同様、このＤＲＡＭア
レイとＳＲＡＭアレイとの間のデータ転送速度がネック
となり、高速キャッシュメモリシステムを構築すること
はできない。
【００２４】また、ＡＳＩＣ（特定用途向けＩＣ）およ
びパイプライン用途などにおいては、半導体記憶装置は
システムクロックなどの外部クロック信号に同期して動
作する。半導体記憶装置の動作モードは、外部クロック
信号の立上がりまたは立下がりエッジにおける外部制御
信号の状態により決定される。外部クロック信号は半導
体記憶装置へのアクセスの有無にかかわらず半導体記憶
装置へ与えられる。このとき、外部クロック信号に応答
して、外部制御信号、アドレス信号およびデータを受け
る入力バッファ等が動作する。消費電力の観点からは、
半導体記憶装置へのアクセスが存在しないときには外部
クロック信号を半導体記憶装置へ与えないようにするか
または外部クロック信号の周期を長くするのが好まし
い。一般に、ＤＲＡＭへは、行アドレス信号と列アドレ
ス信号とが時分割多重して与えられる。行アドレス信号
および列アドレス信号の装置内部への取込みはこの外部
クロック信号に同期して行なわれる。したがって、従来
のＤＲＡＭを外部クロック信号に同期して動作させた場
合、この行アドレス信号と列アドレス信号の取込みに長
時間を要することになり、この低消費電力性を重視した
場合において、ＤＲＡＭを高速動作させることができな
いという問題が生じる。
【００２５】また、従来の半導体記憶装置を外部クロッ
ク信号に同期して動作させた場合、その動作速度は外部
クロック信号により一意的に決定される。このとき、外
部クロック信号が規定する動作速度で動作する高速性よ
りも低消費電力性を重視する用途においては、従来のク
ロック同期型半導体記憶装置では対応することができな
い。クロック同期型半導体記憶装置では、制御信号およ
びアドレス信号の内部への取込みはクロック信号に同期
して行なわれる。制御信号およびアドレス信号の内部へ
の取込みはバッファ回路により行なわれる。各バッファ
回路はクロック信号に同期して活性化され、与えられた
外部信号に対応する内部信号を発生する。スタンバイ状
態等においては、有効な制御信号およびアドレス信号は
与えられないが、外部からのクロック信号は継続して与
えられる。したがって、各バッファ回路は不必要に動作
することになり、スタンバイ時における消費電流低減に
対する１つの障害となる。特に、この外部クロック信号
のサイクル期間が短くなればなるほど、各バッファ回路
の動作回数が増大し、スタンバイ時の消費電流が応じて
増大するため、低消費電流実現に対する大きな障害とな
る。
【００２６】また、半導体記憶装置がダイナミック型メ
モリセル（ＤＲＡＭセル）を含む場合、これらのＤＲＡ
Ｍセルは周期的にリフレッシュする必要がある。ＤＲＡ
Ｍのリフレッシュモードには、通常、オートリフレッシ
ュモードとセルフリフレッシュモードとがある。オート
リフレッシュ動作時の波形図を図１９２に示す。オート
リフレッシュモード時には、チップセレクト信号＊ＣＥ
が“Ｈ”、外部からのリフレッシュ指示信号＊ＲＥＦが
“Ｌ”に設定される。外部からのリフレッシュ指示信号
＊ＲＥＦの立下がりに応答して行選択系を駆動するため
の内部制御信号ｉｎｔ．＊ＲＡＳが“Ｌ”に立下がる。
この内部制御信号ｉｎｔ．＊ＲＡＳに応答して内蔵のア
ドレスカウンタから発生されたリフレッシュアドレスに
従ってワード線が選択され、この選択ワード線に接続さ
れるメモリセルのリフレッシュが行なわれる。したがっ
て、このオートリフレッシュモードにおいては、半導体
記憶装置のリフレッシュタイミングは、外部から与えら
れるリフレッシュ指示信号＊ＲＥＦにより決定される。
このため、半導体記憶装置においてリフレッシュが行な
われているか否かは記憶装置外部で知ることができる。
【００２７】図１９３に、セルフリフレッシュ動作時の
波形図を示す。セルフリフレッシュモード時には、チッ
プセレクト信号＊ＣＥが“Ｈ”、外部リフレッシュ指示
信号＊ＲＥＦが“Ｌ”に設定される。外部からのリフレ
ッシュ指示信号＊ＲＥＦが“Ｌ”に立下がると、内部制
御信号ｉｎｔ．＊ＲＡＳが発生され、内蔵のアドレスカ
ウンタからのリフレッシュアドレスに従ってワード線選
択が行なわれる。続いて、この選択ワード線に接続され
るメモリセルのセンス動作および再書込みが行なわれ、
このワード線ＷＬに接続されるメモリセルのリフレッシ
ュが行なわれる。セルフリフレッシュの第１回目のサイ
クルは、オートリフレッシュと同様である。このチップ
セレクト信号＊ＣＥが“Ｈ”にあり、リフレッシュ指示
信号＊ＲＥＦが所定時間ＴＦ以上“Ｌ”に設定される
と、内蔵のタイマからリフレッシュ要求信号が発生され
る。これに応答して、内部制御信号ｉｎｔ．＊ＲＡＳが
発生され、ワード線の選択および選択ワード線に接続さ
れるメモリセルのリフレッシュが行なわれる。この動作
は、リフレッシュ指示信号＊ＲＥＦが“Ｌ”にある間繰
返される。このセルフリフレッシュにおけるリフレッシ
ュ動作では、半導体記憶装置に内蔵されたタイマによ
り、そのリフレッシュタイミングが決定される。外部か
らはリフレッシュタイミングを知ることはできない。通
常、このセルフリフレッシュモードでは、外部からデー
タをアクセスすることはできない。したがって、通常モ
ード時においてはセルフリフレッシュは行なわれず、セ
ルフリフレッシュモードはスタンバイ時においてデータ
を保持するために行なわれるのが一般である。
【００２８】データの保持に必要なリフレッシュ周期の
上限は、元来、半導体チップそれぞれに差が存在する
（たとえば日経エレクトロニクス１９８７年４月６日号
第１７０頁参照）。通常、セルフリフレッシュを行なう
ためには、半導体記憶装置の試験により、データ保持の
保証値を測定し、この保証値に合わせてセルフリフレッ
シュサイクルを規定するタイマの周期がプログラムされ
る。一般に、オートリフレッシュモードとセルフリフレ
ッシュモードとを選択的に用いる場合、このセルフリフ
レッシュサイクルを決定するためにデータ保持保証時間
の保証値の計測が必要とされる。この図１９３からみら
れるように、セルフリフレッシュモードは、まず外部リ
フレッシュ指示信号＊ＲＥＦに従ってオートリフレッシ
ュと同様の動作が行なわれ、続いてタイマによるリフレ
ッシュ動作が行なわれる。したがってこの場合、セルフ
リフレッシュサイクルは正確にはオートリフレッシュが
行なわれて、続いて所定時間ＴＦが経過した後に行なわ
れるサイクルといえる。このセルフリフレッシュサイク
ルでは内蔵のタイマにより上述のごとく、リフレッシュ
タイミングが決定されているだけであり、外部からはこ
のリフレッシュタイミングを知ることはできない。した
がって、セルフリフレッシュサイクルは通常モード時に
たとえばヒドンリフレッシュなどの方式として用いるこ
とができないという問題がある。
【００２９】さらに、ＤＲＡＭアレイとＳＲＡＭアレイ
とを内蔵する半導体記憶装置においては、ＤＲＡＭアレ
イからＳＲＡＭアレイへ高速にデータを転送するのが高
速動作性の観点からは望ましい。ＤＲＡＭアレイからＳ
ＲＡＭアレイへのデータ転送時には、ＤＲＡＭアレイに
おいて行（ワード線）の選択、選択ワード線に接続する
メモリセルのデータの検知および増幅、ならびに列選択
が行なわれる。ＤＲＡＭアレイに対しては、一般に、行
アドレス信号と列アドレス信号とがマルチプレクスして
与えられる。したがって、ＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送の高速化にも、このアドレス多重
化による制限が存在する。この場合、ＤＲＡＭの行アド
レス信号と列アドレス信号を、単純に、ノンマルチプレ
クス方式に従って同時に与えることも考えられる。しか
しながら、ＤＲＡＭアドレス入力用の端子数が大幅に増
加する。端子数の増加は、チップサイズおよびパッケー
ジサイズを増加させるため、好ましくない。
【００３０】また、ＤＲＡＭアレイからＳＲＡＭアレイ
へのデータ転送は、センスアンプによるメモリセルデー
タの検知および増幅後に行なう必要がある。このため、
ＤＲＡＭアレイからＳＲＡＭアレイへデータ転送を高速
で行なうことができないという問題が生じる。さらに、
ＣＰＵ（中央演算処理装置）などの外部演算処理装置に
はデータ転送を高速で行なうためのバーストモードとい
われるデータ転送モードを備えるものがある。バースト
モードとは、１かたまりのデータブロックを連続して転
送するモードである。データブロックは連続して隣接す
るアドレス位置に格納される。バーストモードは高速の
データ転送モードであるため、キャッシュ内蔵半導体記
憶装置においては、このデータブロックはキャッシュメ
モリに格納される。バーストモード機能付の外部演算処
理装置に容易に接続することのできるキャッシュ内蔵半
導体記憶装置はまだ考案されていない。
【００３１】それゆえ、この発明の目的は、通常モード
においてもセルフリフレッシュを行なうことのできる半
導体記憶装置を提供することである。この発明の他の目
的は、高速でＤＲＡＭアレイとＳＲＡＭアレイとの間で
のデータ転送を行なうことのできる半導体記憶装置を提
供することである。この発明のさらに他の目的は、スタ
ンバイモード時における消費電流を大幅に低減すること
のできるクロック同期型半導体記憶装置を提供すること
である。この発明のさらに他の目的は、キャッシュミス
（ミスヒット）時においても高速でアクセスすることの
できる半導体記憶装置を提供することである。この発明
のさらに他の目的は、外部クロック信号の周期が長くさ
れた状態においても高速動作性を損なうことのない半導
体記憶装置を提供することである。
【００３２】この発明のさらに他の目的は、外部クロッ
ク信号の周期が長くされるかまたは間歇的に外部クロッ
ク信号が発生される場合においても、確実に動作するク
ロック同期型半導体記憶装置を提供することである。こ
の発明のさらに他の目的は、低消費電力で誤動作するこ
となく高速動作することのできるキャッシュ内蔵半導体
記憶装置を提供することである。この発明のさらに他の
目的は、低消費電力で誤動作することなく高速動作する
ことのできる、クロック同期型キャッシュ内蔵半導体記
憶装置を提供することである。この発明のさらに他の目
的は、高速動作性を重視する用途および低消費電力性を
重視する用途いずれに対しても容易に対応することので
きる半導体記憶装置を提供することである。
【００３３】この発明のさらに他の目的は、使用目的に
応じて、高速動作性および低消費電力性のいずれをも容
易に実現することのできるキャッシュ内蔵半導体記憶装
置を提供することである。この発明のさらに他の目的
は、使用目的に応じて高速動作性および低消費電力動作
性のいずれをも容易に実現することのできるクロック同
期型キャッシュ内蔵半導体記憶装置を提供することであ
る。
【００３４】
【課題を解決するための手段】請求項１に係る発明は、
行列状に配列された複数のダイナミック型メモリセルを
備えるＤＲＡＭアレイと、行列状に配列される複数のス
タティック型メモリセルを備えるＳＲＡＭアレイと、内
部データ伝達線と別の位置に設けられ、ＤＲＡＭアレイ
とＳＲＡＭアレイとの間でデータ転送を行なうためのデ
ータ転送手段と、ＤＲＡＭアレイの選択されたメモリセ
ルの情報を検知し増幅しラッチするセンスアンプ手段
と、ＤＲＡＭアレイからＳＲＡＭアレイへの転送指示に
応答して、このセンスアンプ手段の活性化タイミングよ
りも早いタイミングで転送手段を活性化する制御手段を
備える。転送手段へはＤＲＡＭアレイのビット線データ
が内部データ線を介さずに直接に伝達される。
【００３５】請求項２記載の発明は、行列状に配列され
る複数のダイナミック型メモリセルを備えるＤＲＡＭア
レイと、行列状に配列された複数のスタティック型メモ
リセルを含むＳＲＡＭアレイと、ＤＲＡＭアレイの各列
に設けられ、対応の列上の信号を増幅する増幅手段と、
ＤＲＡＭアレイの各列に設けられ、対応の列上の信号を
増幅しラッチするセンスアンプ手段と、内部データ伝送
線と別の位置に設けられ、ＤＲＡＭアレイとＳＲＡＭア
レイとの間でのデータ転送を行なうためのデータ転送手
段と、アドレス信号に応答して増幅手段の出力を選択的
にデータ転送手段へ伝達する手段と、データ転送指示に
応答してデータ転送手段をセンスアンプ手段の活性化よ
りも先に活性化する制御手段を備える。転送手段は、増
幅手段へ電流を供給してカレントミラー型増幅手段を構
成する手段を含む。
【００３６】請求項１記載の発明においては、ＤＲＡＭ
アレイのセンスアンプの活性化タイミングよりも早いタ
イミングでデータ転送手段が活性化されるため、ＤＲＡ
ＭアレイからＳＲＡＭアレイへ高速でデータを転送する
ことができる。請求項２記載の発明では、カレントミラ
ー型増幅器の出力がデータ転送手段を介して伝達される
ため、ラッチ型センスアンプの活性化を待つことなくデ
ータ転送手段を活性化することができ、高速でＤＲＡＭ
アレイからＳＲＡＭアレイへデータを転送することがで
きる。
【００３７】
【実施の形態】「アレイ配置１」図２はこの発明が適用
される半導体記憶装置のメモリアレイ部の構成の一例を
概略的に示す図である。図２において、半導体記憶装置
は、行および列からなるマトリクス状に配列されたダイ
ナミック型メモリセルを含むＤＲＡＭアレイ１と、行お
よび列からなるマトリクス状に配列されたスタティック
型メモリセルからなるＳＲＡＭアレイ２と、このＤＲＡ
Ｍアレイ１とＳＲＡＭアレイ２との間でのデータ転送を
行なうための双方向転送ゲート回路３を含む。ＤＲＡＭ
アレイ１はその記憶容量が１Ｍビットの場合１０２４本
のワード線ＷＬと１０２４対のビット線ＢＬ，／ＢＬを
含む。ただし、図においてはビット線対はＤＢＬで示さ
れる。このＤＲＡＭアレイ１は行および列方向にそれぞ
れ沿って複数のブロックに分割される。図２において
は、ＤＲＡＭアレイ１は列方向に８個のブロックＭＢｉ
１〜ＭＢｉ８（ｉ＝１〜４）に分割され、かつ行方向に
４つのブロックＭＢ１ｊ〜ＭＢ４ｊ（ｊ＝１〜８）に分
割され、合計３２個のメモリブロックに分割された場合
が一例として示される。
【００３８】この列方向に分割された８個のブロックＭ
Ｂｉ１〜ＭＢｉ８は１つの行ブロック１１を構成する。
行方向に分割された４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
は列ブロック１２を構成する。１つの行ブロック１１に
含まれるメモリブロックＭＢｉ１〜ＭＢｉ８は１本のワ
ード線ＷＬを共有する。同一の列ブロック１２に含まれ
るメモリブロックＭＢ１ｊ〜ＭＢ４ｊはコラム選択線Ｃ
ＳＬを共有する。各メモリブロックＭＢ１１〜ＭＢ４８
それぞれに対してセンスアンプ＋ＩＯブロック１３が設
けられる。このセンスアンプ＋ＩＯブロック１３の構成
については後に説明する。コラム選択線ＣＳＬは同時に
２列（２対のビット線）を選択する。この半導体記憶装
置はさらに、外部から与えられるアドレスに応答してこ
のＤＲＡＭアレイ１から対応の１行を選択するロウデコ
ーダ１４と、外部から与えられる列アドレスに応答して
１本のコラム選択線ＣＳＬを選択するコラムデコーダ１
５を含む。列ブロック１２は、互いに独立な２対のＩ／
Ｏ線１６ａおよび１６ｂを介して双方向転送ゲート回路
３へ接続される。
【００３９】ＳＲＡＭアレイ２は、この双方向転送ゲー
ト回路３を介して１６対のＩ／Ｏ線にそれぞれ接続され
る１６対のビット線対ＳＢＬを含む。このＳＲＡＭアレ
イ２は、４Ｋビットの容量の場合、１６対のビット線と
２５６本のワード線とを含む。したがって、このＳＲＡ
Ｍアレイ２は、１行が１６ビットとなる。このＳＲＡＭ
アレイに対し、外部から与えられる行アドレスをデコー
ドし、このＳＲＡＭアレイ２の１行を選択するＳＲＡＭ
ロウデコーダ２１と、外部から与えられる列アドレスを
デコードし、このＳＲＡＭアレイ２の対応の列を選択す
るＳＲＡＭコラムデコーダ２２と、データ読出し時にお
いてこのＳＲＡＭロウデコーダ２１およびＳＲＡＭコラ
ムデコーダ２２により選択されたメモリセルのデータを
増幅して出力するセンスアンプ回路２３を含む。
【００４０】このＳＲＡＭコラムデコーダ２２により選
択されたＳＲＡＭビット線対ＳＢＬは共通データバスへ
接続され入出力バッファ（図示せず）を介して装置外部
とデータの入出力が行なわれる。ＤＲＡＭロウデコーダ
１４およびＤＲＡＭコラムデコーダ１５へ与えられるア
ドレスとＳＲＡＭロウデコーダ２１およびＳＲＡＭコラ
ムデコーダ２２へ与えられるアドレスはともに互いに独
立なアドレスであり、それぞれ異なるアドレスピン端子
を介して与えられる。次に図２に示す半導体記憶装置の
データ転送動作について概略的に説明する。ＤＲＡＭ部
分の動作について説明する。まず、外部から与えられる
行アドレスに従ってロウデコーダ１４が行選択動作を行
ない１本のワード線ＤＷＬの電位を“Ｈ”に立上げる。
この選択された１本のワード線ＤＷＬに接続されるメモ
リセルから対応の１０２４本のビット線ＢＬ（または／
ＢＬ）にデータが読出される。
【００４１】次いで、この選択されたワード線ＤＷＬを
含む行ブロック１１に含まれるセンスアンプ（ブロック
１３に含まれる）が一斉に活性化され、各ビット線対の
電位差を差動的に増幅する。このように４つの行ブロッ
ク１１のうち１つの行ブロックのみが活性化されるのは
このセンス動作時におけるビット線の充放電に伴う消費
電力を低減するためである（この選択行を含む行ブロッ
クのみを活性化する動作方式をブロック分割動作方式と
称す）。次に外部から与えられる列アドレスにしたがっ
て、ＤＲＡＭコラムデコーダ１５が列選択動作を行な
う。各列ブロック１２において１本のコラム選択線ＣＳ
Ｌが選択状態とされる。この１本のコラム選択線ＣＳＬ
は２対のビット線を選択し、この２対のビット線を該列
ブロック対応に設けられた２対のＩ／Ｏ線１６ａおよび
１６ｂにそれぞれ接続する。これにより、ＤＲＡＭアレ
イ１から複数ビット（本実施例においては１６ビット）
のデータが複数のＩ／Ｏ線対１６ａおよび１６ｂ上に読
出される。
【００４２】次にＳＲＡＭ部分の動作について説明す
る。外部から与えられる行アドレスに従ってＳＲＡＭロ
ウデコーダ２１が行選択動作を行ない、ＳＲＡＭアレイ
２から１本のワード線を選択する。１本のＳＲＡＭワー
ド線には、前述のごとく１６ビットのメモリセルが接続
される。したがって、この１本のワード線の選択動作に
従って、１６個のスタティック型メモリセル（ＳＲＡＭ
セル）が１６対のビット線ＳＢＬに接続される。ＤＲＡ
Ｍアレイ１に対するＩ／Ｏ線対１６ａおよび１６ｂに１
６ビットのデータが伝達された後に、この双方向転送ゲ
ート回路３がオン状態となり、１６対のＩ／Ｏ線対１６
ａおよび１６ｂとＳＲＡＭの１６対のビット線ＳＢＬと
がそれぞれ接続される。これにより、ＳＲＡＭアレイ２
において既に選択されていた１６ビットのメモリセルに
対し１６対のＩ／Ｏ線対１６ａおよび１６ｂ上に伝達さ
れていたデータがそれぞれ書込まれる。
【００４３】ＳＲＡＭに設けられているセンスアンプ回
路２３およびコラムデコーダ２２はＳＲＡＭアレイ２に
おけるメモリセルと外部データを入出力するための内部
データ線とのデータとの間の授受のために用いられる。
このＳＲＡＭアレイ２におけるＳＲＡＭセルを選択する
ためのアドレスは、ＤＲＡＭアレイ１におけるダイナミ
ック型メモリセル（ＤＲＡＭセル）を選択するためのア
ドレスとは全く独立に設定することが可能である。この
ため、ＤＲＡＭアレイ１において選択された１６ビット
のメモリセルはＳＲＡＭアレイ２の任意の位置（行）の
メモリセルとデータの授受を行なうことが可能であり、
ダイレクトマッピング方式、セットアソシアティブ方式
およびフルアソシアティブ方式のすべてのマッピング方
式をアレイ配置および構成を変更することなく実現する
ことが可能である。
【００４４】上記説明においては、ＤＲＡＭからＳＲＡ
Ｍへの１６ビットの一括転送の動作を原理的に説明した
が、ＳＲＡＭアレイ２からＤＲＡＭアレイ１への１６ビ
ットの一括転送についても同様の動作に従って行なわ
れ、単に双方向転送ゲート回路３によるデータの転送方
向が逆になるだけである。次にこの発明によるキャッシ
ュ内蔵半導体記憶装置の構成および動作について順に詳
細に説明する。図３は、図２に示す半導体記憶装置の要
部の具体的構成を示す図である。図３においては、ＤＲ
ＡＭアレイの１つのメモリブロックＭＢｉｊのデータ転
送に関連する部分が代表的に示される。図３において、
ＤＲＡＭメモリブロックＭＢｉｊは、行列状に配置され
た複数のＤＲＡＭセルＤＭＣを含む。ＤＲＡＭセルＤＭ
Ｃは１個のトランジスタＱ０と、１個のキャパシタＣ０
を含む。このメモリキャパシタＣ０の一方電極（セルプ
レート）には一定の電位Ｖｇｇが与えられる。
【００４５】このメモリブロックＭＢｉｊはさらに、各
々に１行のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、各々に１列のＤＲＡＭセルＤＭＣが接
続されるＤＲＡＭビット線対ＤＢＬを含む。このＤＲＡ
Ｍビット線対ＤＢＬは、２本のビット線ＢＬおよび／Ｂ
Ｌにより構成される。ビット線ＢＬとビット線／ＢＬに
は互いに相補な信号が伝達される。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌの交点にそれぞれ配置される。ＤＲＡＭビット線対Ｄ
ＢＬそれぞれに対して、対応のビット線対上の電位差を
検知し増幅するためのＤＲＡＭセンスアンプＤＳＡが設
けられる。このＤＲＡＭセンスアンプＤＳＡは、センス
アンプ活性化信号φＳＡＮＥおよび／φＳＡＰＥに応答
してセンスアンプ駆動信号φＳＡＮおよび／φＳＡＰを
発生するセンスアンプ活性回路ＳＡＫによりその動作が
制御される。ＤＲＡＭセンスアンプＤＳＡは、ｐチャネ
ルＭＯＳトランジスタが交差結合され、信号／φＳＡＰ
に応答して高電位側のビット線電位を動作電源電位Ｖｃ
ｃレベルにまで昇圧するための第１のセンスアンプ部分
と、ｎチャネルＭＯＳトランジスタが交差結合され、信
号φＳＡＮに応答して低電位側のビット線の電位をたと
えば接地電位レベルの電位Ｖｓｓへ放電する第２のセン
スアンプ部分を含む。
【００４６】センスアンプ活性化回路ＳＡＫは、センス
アンプ活性化信号／φＳＡＰＥに応答してオン状態とな
り、ＤＲＡＭセンスアンプＤＳＡの第１のセンスアンプ
部分を活性化するためのセンスアンプ活性化トランジス
タＴＲ１と、センスアンプ活性化信号φＳＡＮＥに応答
してオン状態となり、ＤＲＡＭセンスアンプＤＳＡの第
２のセンスアンプ部分を活性化するセンスアンプ活性化
トランジスタＴＲ２を含む。トランジスタＴＲ１はｐチ
ャネルＭＯＳトランジスタにより構成され、トランジス
タＴＲ２はｎチャネルＭＯＳトランジスタにより構成さ
れる。トランジスタＴＲ１はオン状態となったときに動
作電源電位Ｖｃｃレベルの駆動信号／φＳＡＰを各セン
スアンプＤＳＡの一方電源ノードへ伝達する。トランジ
スタＴＲ２はオン状態となったとき、ＤＲＡＭセンスア
ンプＤＳＡの他方電源ノードへ電位Ｖｓｓレベルの信号
φＳＡＮを伝達する。
【００４７】このセンスアンプ活性化回路ＳＡＫからの
信号／φＳＡＰおよびφＳＡＮが伝達される信号線／φ
ＳＡＰと信号線φＳＡＮとの間に、イコライズ指示信号
φＥＱに応答して両信号線をイコライズするイコライズ
トランジスタＴＥＱが設けられる。これにより、センス
アンプ駆動信号線／φＳＡＰおよびφＳＡＮはスタンバ
イ時には（Ｖｃｃ＋Ｖｓｓ）／２の中間電位にプリチャ
ージされる。ここで、信号線とその上の信号を同一符号
で示す。ＤＲＡＭビット線対ＤＢＬ各々に対して、プリ
チャージ・イコライズ信号φＥＱに応答して活性化さ
れ、対応のビット線対の各ビット線を所定のプリチャー
ジ電位Ｖｂｌにプリチャージしかつイコライズするプリ
チャージ／イコライズ回路ＰＥが設けられる。
【００４８】ＤＲＡＭメモリブロックＭＢｉｊはさら
に、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けら
れてコラム選択線ＣＳＬ上の信号電位に応答してオン状
態となり、対応のＤＲＡＭビット線対ＤＢＬをローカル
Ｉ／Ｏ線対ＬＩＯへ接続する列選択ゲートＣＳＧを含
む。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対
して共通に設けられ、これにより同時に２つのＤＲＡＭ
ビット線対ＤＢＬが選択される。ローカルＩ／Ｏ線対は
この同時に選択される２対のＤＲＡＭビット線対からの
データをそれぞれ受けることができるように２対ＬＩＯ
ａおよびＬＩＯｂ設けられる。このメモリブロックＭＢ
ｉｊはさらに、ブロック活性化信号φＢＡに応答してロ
ーカルＩ／Ｏ線対ＬＩＯａおよびＬＩＯｂをそれぞれグ
ローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂへ接続する
ＩＯゲートＩＯＧａおよびＩＯＧｂを含む。コラム選択
線ＣＳＬは図２に示す１つの列ブロックにわたって行方
向に延在し、またグローバルＩ／Ｏ線対ＧＩＯａおよび
ＧＩＯｂも１つの列ブロックにわたって行方向に延在す
る。ローカルＩ／Ｏ線対ＬＩＯａおよびＬＩＯｂは１つ
のメモリブロック内においてのみ列方向に延在する。
【００４９】図２との対応において、Ｉ／Ｏ線１６ａお
よび１６ｂはそれぞれ、ローカルＩ／Ｏ線対ＬＩＯａお
よびＬＩＯｂと、ＬＩＯゲートＩＯＧａおよびＩＯＧｂ
と、グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂに対
応する。ＳＲＡＭは、それぞれに１行のＳＲＡＭセルＳ
ＭＣが接続されるＳＲＡＭワード線ＳＷＬと、それぞれ
に１列のＳＲＡＭセルＳＭＣが接続されるＳＲＡＭビッ
ト線対ＳＢＬと、ＳＲＡＭビット線対ＳＢＬそれぞれに
設けられ対応のビット線対の電位差を検知し増幅するＳ
ＲＡＭセンスアンプＳＳＡを含む。 「アレイ配置２」図４にアレイ配置の他の構成例を示
す。この図４のアレイ配置の構成においては、ＳＲＡＭ
コラムデコーダ２２が、ＤＲＡＭアレイ１とＳＲＡＭア
レイ２との間に設けられる。また、入出力バッファ２７
４が内部データ線２５１を介してＳＲＡＭコラムデコー
ダ２２により選択された列と接続される。この図４に示
す構成においては、ＤＲＡＭアレイ１で選択された列は
双方向転送ゲートを介して内部データ線２５１に接続さ
れる。この双方向転送ゲート回路３を介したＤＲＡＭア
レイ１と内部データ線２５１との接続は、ＤＲＡＭのコ
ラムデコーダ１５からの列選択信号により双方向転送ゲ
ートに設けられた列選択ゲートを用いて行なわれてもよ
い。このＤＲＡＭアレイ１と内部データ線２５１との接
続およびＳＲＡＭアレイ２と内部データ線２５１との接
続については後に詳細に説明する。
【００５０】アドレスバッファ２５２は、チップイネー
ブル信号Ｅに応答して外部から与えられるアドレス信号
Ａａを取込み、ＤＲＡＭアレイ１の行・列指定用の内部
行・列アドレス信号ｉｎｔ−Ａａを発生する。アドレス
バッファ２５２はまた、チップイネーブル信号Ｅに応答
して外部から与えられたアドレス信号Ａｃを取込み、Ｓ
ＲＡＭアレイ２の行および列を指定するための内部行・
列アドレス信号ｉｎｔ−Ａｃを発生する。ＤＲＡＭアレ
イ用の外部アドレス信号ＡａとＳＲＡＭアレイ用のアド
レス信号Ａｃはそれぞれ別々の端子を介してアドレスバ
ッファ２５２へ与えられる。この図４に示す構成の場
合、ＳＲＡＭのロウデコーダ２１およびコラムデコーダ
２２へ与えられる内部アドレスｉｎｔ−Ａｃと、ＤＲＡ
Ｍのロウデコーダ１４およびコラムデコーダ１５へ与え
られる内部アドレスｉｎｔ−Ａａとはそれぞれ互いに独
立な経路を介してアドレスバッファ２５２から与えられ
る。したがって、この構成においても、ＳＲＡＭアレイ
２およびＤＲＡＭアレイ１のメモリセルをそれぞれ独立
にアドレス指定することができる。
【００５１】「アレイ配置３」図５はこの発明の他の実
施例である半導体記憶装置のアレイのレイアウトを示す
図である。図５に示すＣＤＲＡＭは４ＭビットのＤＲＡ
Ｍアレイと１６ＫビットのＳＲＡＭアレイとを含む。す
なわち、図５のＣＤＲＡＭは図２あるいは図４に示すＣ
ＤＲＡＭを４面含む。図５において、ＣＤＲＡＭは、各
々が１Ｍビットの容量を備える４つのメモリマットＭＭ
１，ＭＭ２，ＭＭ３およびＭＭ４を含む。ＤＲＡＭメモ
リマットＭＭ１〜ＭＭ４の各々は、１０２４行（ワード
線）５１２列（ビット線対）のメモリセル配置を含む。
ＤＲＡＭメモリマットＭＭ１〜ＭＭ４は、それぞれ、各
々が１２８列（ビット線対）×２５６行（ワード線）の
構成を備える３２個のメモリブロックＭＢに分割され
る。
【００５２】１つのメモリマットＭＭにおいて、行方向
に４つのメモリブロックに分割され、列方向に８つのブ
ロックに分割される。この図５に示すように、１Ｍビッ
トのメモリマットを図２に示すＤＲＡＭのような配置と
異なり列方向に８分割、行方向に４分割とするのは、後
に説明する矩形状のパッケージに収納するためである。
メモリブロックＭＢの各々の列方向の中央部にＤＲＡＭ
用のセンスアンプＤＳＡと列選択ゲートＣＳＧが各ビッ
ト線対ＤＢＬに対応して配置される。メモリブロックＭ
Ｂは、センスアンプＤＳＡと列選択ゲートＣＳＧを中心
として上側のメモリブロックＵＭＢと下側のメモリブロ
ックＬＭＢに分割される。動作時においては、この上下
のメモリブロックＵＭＢおよびＬＭＢのいずれか一方が
センスアンプＤＳＡおよび列選択ゲートＣＳＧに接続さ
れる。このセンスアンプＤＳＡおよび列選択ゲートＣＳ
Ｇに上下メモリブロックＵＭＢおよびＬＭＢのいずれを
接続するのかは、アドレスによって決定される。このよ
うな１つのメモリブロックＭＢを上下２つのメモリブロ
ックＵＭＢおよびＬＭＢに分割し、一方のみをセンスア
ンプＤＳＡおよび列選択ゲートＣＳＧに接続する構成は
たとえば４Ｍビット以上のシェアドセンスアンプ構成の
ＤＲＡＭにおいて通常用いられている。
【００５３】１つのメモリマットＭＭは２つの活性化区
分ＡＳを含む。この活性化区分ＡＳにおいて１本のワー
ド線が選択される。すなわち、この図５に示す構成にお
いては、図２に示す構成と異なり、１本のワード線が２
つに分割され、それぞれの活性化区分に振分けられる。
したがって、１つのメモリマットＭＭにおいて１本のワ
ード線が選択されることは、各活性化区分ＡＳにおいて
１本のワード線が選択されることと等価である。この半
導体装置（ＣＤＲＡＭ）は、さらに、４つのＤＲＡＭメ
モリマットＭＭ１〜ＭＭ４から１本のワード線を選択す
るために、４つのＤＲＡＭロウデコーダＤＲＤ１，ＤＲ
Ｄ２，ＤＲＤ３およびＤＲＤ４を備える。このＤＲＡＭ
ロウデコーダＤＲＤ１〜ＤＲＤ４は各メモリマットＭＭ
１〜ＭＭ４から１本のワード線を選択する。したがっ
て、この図５に示すＣＤＲＡＭにおいては、一度に４本
のワード線が選択される。ＤＲＡＭロウデコーダＤＲＤ
１はメモリマットＭＭ１およびＭＭ２の対応の活性化区
分ＡＳから１行を選択する。ＤＲＡＭロウデコーダＤＲ
Ｄ２はこのメモリマットＭＭ１およびＭＭ２の下側の活
性化区分ＡＳから１行を選択する。ＤＲＡＭロウデコー
ダＤＲＤ３およびＤＲＤ４はＤＲＡＭメモリマットＭＭ
３およびＭＭ４の上側の活性化区分ＡＳおよび下側の活
性化区分ＡＳそれぞれから１行を選択する。
【００５４】ＣＤＲＡＭはさらに、ＤＲＡＭのメモリマ
ットＭＭ１〜ＭＭ４の各列ブロックから２列（ビット線
対）を選択するためのＤＲＡＭコラムデコーダＤＣＤを
含む。このＤＲＡＭコラムデコーダＤＣＤからの列選択
信号は図２に示すコラム選択線ＣＳＬへ伝達される。こ
のコラム選択線ＣＳＬは、上側の活性化区分ＡＳと下側
の活性化区分ＡＳとで共用されるように延在する。した
がって、この図５に示す構成においてはＤＲＡＭコラム
デコーダＤＣＤからの列選択信号により、１つの列ブロ
ック（この図５においては列方向に分割された８個のメ
モリブロックからなるブロック）から４列が選択され
る。コラムデコーダＤＣＤにより選択された列はそれぞ
れ対応のグローバルＩ／Ｏ線対ＧＩＯへ接続される。こ
のグローバルＩ／Ｏ線対ＧＩＯは、１つの活性化区分Ａ
Ｓにおける各列ブロックに２対ずつ列方向に延在する。
このグローバルＩ／Ｏ線対ＧＩＯと各列ブロックにおけ
るローカルＩ／Ｏ線対ＬＩＯとの接続構成については後
に詳述する。
【００５５】図５に示すＣＤＲＡＭはさらに、各々４Ｋ
ビットの容量を有する、ＳＲＡＭセルからなるＳＲＡＭ
アレイブロックＳＭＡ１〜ＳＭＡ４を含む。２つのＳＲ
ＡＭアレイブロックに共用されるように両者の中央部に
ＳＲＡＭ用のロウデコーダＳＲＤ１およびＳＲＤ２が設
けられる。ＳＲＡＭロウデコーダＳＲＤ１はＳＲＡＭア
レイブロックＳＭＡ１およびＳＭＡ３により共用され
る。ＳＲＡＭロウデコーダＳＲＤ２は、ＳＲＡＭアレイ
ブロックＳＭＡ２およびＳＭＡ４により共用される。こ
のＳＲＡＭアレイブロックＳＭＡの構成の詳細は後に説
明する。このＣＤＲＡＭは、データの入出力を４ビット
単位で行なうために、４つの入出力バッファ回路ＩＯＢ
１、ＩＯＢ２、ＩＯＢ３およびＩＯＢ４を含む。この入
出力バッファ回路ＩＯＢ１〜ＩＯＢ４はそれぞれ共通デ
ータバス（内部データバス）を介してＳＲＡＭのための
センスアンプおよびコラムデコーダのブロックＳＣＤＡ
へ接続される。この図５に示す構成においては、データ
の入出力はＳＲＡＭのためのセンスアンプおよびコラム
デコーダブロックＳＣＤＡを介して行なわれるように示
されているが、これは双方向転送ゲートＢＴＧの部分か
らデータの入出力を行なうように構成してもよい。
【００５６】動作時においては、各活化性区分ＡＳにお
いて１本のワード線が選択される。この選択されたワー
ド線を含む行ブロックのみが活性化される。残りの行ブ
ロックはプリチャージ状態を維持する。この選択された
行ブロックにおいては、選択ワード線を含む小ブロック
ＵＭＢ（またはＬＭＢ）のみがＤＲＡＭ用センスアンプ
ＤＳＡおよび列選択ゲートＣＳＧに接続され、他方の小
メモリブロックＬＭＢ（またはＵＭＢ）はＤＲＡＭ用セ
ンスアンプＤＳＡおよび列選択ゲートＣＳＧから切離さ
れる。したがって、全体として１／８のビット線の活性
化（充放電）が行なわれる。このように分割動作するこ
とにより、ビット線の充放電に伴う消費電力を低減する
ことができる。また、１つのメモリブロックＭＢを上側
のメモリブロックＵＭＢと下側のメモリブロックＬＭＢ
とに分割し、この中央部にセンスアンプＤＳＡを配置す
ることにより、ビット線の長さが短くなり、ビット線容
量Ｃｂとメモリキャパシタ容量Ｃｓとの比，Ｃｂ／Ｃｓ
を小さくすることができ、十分な読出し電圧を高速で得
ることができる。
【００５７】各活性化区分ＡＳにおいては行方向の４つ
の小ブロックＵＭＢ（またはＬＭＢ）におけるセンス動
作が行なわれる。各活性化区分ＡＳにおいては、ＤＲＡ
ＭコラムデコーダＤＣＤからの列選択信号により１つの
列ブロックにおいて２対のビット線が選択される。グロ
ーバルＩ／Ｏ線対ＧＩＯは各活性化区分ＡＳの列ブロッ
クに対し共有されるように列方向に延在している。各活
性化区分ＡＳにおいて各列ブロックから２対のビット線
が選択され対応の２対のグローバルＩ／Ｏ線ＧＩＯに接
続される。双方向転送ゲートＢＴＧへは４対のグローバ
ルＩ／Ｏ線対ＧＩＯが接続される。１つのメモリマット
ＭＭに対して４つの双方向転送ゲートＢＴＧが設けられ
る。したがって、１つのメモリマットＭＭからは１６対
のグローバルＩ／Ｏ線ＧＩＯが対応のＳＲＡＭアレイの
ＳＲＡＭビット線対ＳＢＬに接続されることができる。
次に、このグローバルＩ／Ｏ線のレイアウトについて説
明する。
【００５８】図６は１つのメモリマットに対するグロー
バルＩ／Ｏ線の配置を示す図である。図６においてグロ
ーバルＩ／Ｏ線対ＧＩＯは上側活性化区分ＵＡＳに対し
て設けられる上側グローバルＩ／Ｏ線対ＵＧＩＯと、下
側活性化区分ＬＡＳに対して設けられる下側グローバル
Ｉ／Ｏ線対ＬＧＩＯを含む。この上側グローバルＩ／Ｏ
線対ＵＧＩＯと下側グローバルＩ／Ｏ線対ＬＧＩＯは平
行に配置される。下側グローバルＩ／Ｏ線対ＬＧＩＯは
上側の活性化区分ＵＡＳを通過するが、この上側の活性
化区分ＵＡＳ内のローカルＩ／Ｏ線対ＬＩＯとは接続さ
れない。グローバルＩ／Ｏ線対ＧＩＯとローカルＩ／Ｏ
線対ＬＩＯとはブロック選択スイッチであるＩＯゲート
ＩＯＧを介して接続される。このＩＯゲートＩＯＧは、
選択されたワード線を含む行ブロックに設けられたもの
のみがブロック選択信号φＢＡによりオン状態となり、
対応のローカルＩ／Ｏ線対ＬＩＯと対応のグローバルＩ
／Ｏ線対ＧＩＯとを接続する。
【００５９】ローカルＩ／線対ＬＩＯは、ＤＲＡＭセン
スアンプＤＳＡおよび列選択ゲートＣＳＧがメモリブロ
ックＭＢの列方向の中央部に配置されているため、また
メモリブロックＭＢの列方向の中央部に行方向に沿って
配置される。隣接列ブロック間には列方向にワード線シ
ャント領域ＷＳＲが設けられる。このワード線シャント
領域ＷＳＲは、比較的高抵抗のポリシリコンで形成され
るワード線と低抵抗のアルミニウム配線とのコンタクト
をとるための領域である。このワード線シャント領域に
ついて以下に簡単に説明する。図７は、ＤＲＡＭセルに
含まれる選択トランジスタＱ０（図３参照）部の断面構
造を概略的に示す図である。図７において、選択トラン
ジスタＱ０は、半導体基板ＳＵＢの表面に形成された不
純物領域ＩＰＲと、一方の不純物領域ＩＰＲに接続され
るビット線ＢＬと、この２つの不純物領域ＩＰＲの間の
半導体基板表面上に形成されるポリシリコン層ＰＬを含
む。このポリシリコン層ＰＬにワード線駆動信号ＤＷＬ
（信号線とその上に伝達される信号と同一参照符号で示
している）が伝達されることにより、この不純物領域Ｉ
ＰＲ間の半導体基板表面にチャネルが形成され、この選
択トランジスタＱ０がオン状態となる。ポリシリコンは
比較的高抵抗である。ワード線ＤＷＬの抵抗が長くなれ
ば、ポリシリコンの抵抗により信号遅延が生じる。ワー
ド線ＤＷＬを低抵抗にするためにポリシリコン層ＰＬと
平行に低抵抗のアルミニウム配線ＡＬを設ける。アルミ
ニウム配線ＡＬとポリシリコン層ＰＬとを周期的に接続
することにより、このワード線ＤＷＬの抵抗を低下させ
る。アルミニウム配線ＡＬはビット線ＢＬの上層に形成
される。したがって、ポリシリコン層ＰＬとアルミニウ
ム配線ＡＬとのコンタクトをとるための領域はこのビッ
ト線ＢＬ（／ＢＬ）が存在しない領域、すなわちメモリ
セルが配置されていない領域に設定する必要がある。こ
のため、列ブロック間にワード線シャント領域が設けら
れる。この接続態様を図８に示す。
【００６０】図８においてワード線となる比較的高抵抗
のポリシリコン層ＰＬと平行に低抵抗のアルミニウム配
線ＡＬが配設される。このアルミニウム配線ＡＬにワー
ド線駆動信号ＤＷＬが伝達される。アルミニウム配線Ａ
Ｌとポリシリコン層ＰＬとはワード線シャント領域ＷＳ
Ｒにおいてコンタクト層ＣＮＴにより周期的に接続され
る。アルミニウム配線ＡＬとポリシリコン層ＰＬとコン
タクト領域ＣＮＴを介して周期的にコンタクトを形成す
ることにより実効的にこのポリシリコン層ＰＬの抵抗を
低下させることができる。これにより、１本のワード線
の長さが長くなったとしても、高速でワード線駆動信号
ＷＬをワード線終端にまで伝達することができる。図９
にグローバルＩ／Ｏ線およびコラム選択線ＣＳＬのレイ
アウトを概略的に示す。図９においては、２つのメモリ
ブロックＭＢに対するこれらのレイアウトのみを示す。
図９において、グローバルＩ／Ｏ線対ＧＩＯはワード線
シャント領域ＷＳＲに配置される。ＤＲＡＭワード線Ｄ
ＷＬはこのグローバルＩ／Ｏ線対ＧＩＯと直交する方向
に配置される。この図９においては、アルミニウム配線
ＡＬとポリシリコン層ＰＬとは互いに平行に配置され、
この平面図においては重なり合うため同じワード線ＤＷ
Ｌとして示している。また、ＤＲＡＭコラムデコーダか
らの列選択信号を伝達するコラム選択線ＣＳＬはこのＤ
ＲＡＭワード線ＤＷＬと直交する方向に配置される。
【００６１】このレイアウトにおいてはＤＲＡＭのビッ
ト線対ＤＢＬは示していないがこのコラム選択線ＣＳＬ
と平行に配設される。ＤＲＡＭワード線ＤＷＬに対する
アルミニウム配線ＡＬ（図８参照）は第１層アルミニウ
ム配線により構成される。コラム選択線ＣＳＬは第２層
アルミニウム配線により構成される。グローバルＩ／Ｏ
線はコラム選択線ＣＳＬと同一層のアルミニウム配線に
より形成される。このワード線シャント領域ＷＳＲにグ
ローバルＩ／Ｏ線対ＧＩＯを配設することにより、ＤＲ
ＡＭアレイと双方向転送ゲートとを接続するためのＩ／
Ｏ線をローカルＩ／Ｏ線とグローバルＩ／Ｏ線と階層構
造としてもチップ面積の増大は生じることはない。図１
０は、図５に示すＳＲＡＭアレイブロックＳＭＡの構成
を概略的に示す図である。図１０において、ＳＲＡＭア
レイブロックＳＭＡは、１６対のビット線対ＳＢＬと２
５６本のＳＲＡＭワード線ＳＷＬを含む。ＳＲＡＭビッ
ト線対ＳＢＬとＳＲＡＭワード線ＳＷＬとの交点にＳＲ
ＡＭセルＳＭＣが配置される。図５に示すように、この
ＳＲＡＭアレイブロックＳＭＡを、長方形のチップレイ
アウトに対応させるためにＳＲＡＭビット線対ＳＢＬは
ＤＲＡＭアレイの行方向に配置され、かつＳＲＡＭワー
ド線ＳＷＬがＤＲＡＭアレイの列方向に配置される。Ｓ
ＲＡＭワード線ＳＷＬはＳＲＡＭロウデコーダＳＲＤに
接続される。
【００６２】ＳＲＡＭビット線対ＳＢＬは双方向転送ゲ
ートＢＴＧを介してグローバルＩ／Ｏ線対ＧＩＯと接続
する必要がある。したがって、ＳＲＡＭビット線対ＳＢ
Ｌを図１０の下方向（または図１０の上方向：これはメ
モリアレイの配置により決定される）に設けられる双方
向転送ゲートＢＴＧへ接続される必要がある。このた
め、図１０に示す構成においては、ＳＲＡＭワード線Ｓ
ＷＬと平行にＳＲＡＭビット線取出し配線ＳＢＬＴが配
設される。ＳＲＡＭビット線取出し配線ＳＢＬＴはＳＲ
ＡＭアレイブロックＳＭＡのビット線対ＳＢＬと同数設
けられ、それぞれが対応のＳＲＡＭビット線対ＳＢＬに
接続される。このＳＲＡＭビット線取出し配線ＳＢＬＴ
をＳＲＡＭワード線ＳＷＬと同一層の配線層により構成
すれば、新たに別の製造工程で形成される追加の配線層
を設けることなく容易にこのＳＲＡＭビット線取出し配
線ＳＢＬＴを実現することができる。
【００６３】この図６および図１０に示すようなレイア
ウトを用いることにより図５に示すように、ＤＲＡＭの
アレイを図の上下に分割して配置し、上下のＤＲＡＭア
レイブロックの間にＳＲＡＭアレイを集中的に配置し、
かつこの半導体記憶装置（チップ）中央部に設けられた
ＳＲＡＭアレイの近傍に入出力バッファ回路ＩＯＢ１〜
ＩＯＢ４を設ける構造を実現することができる。このよ
うなチップ中央部にＳＲＡＭアレイを集中的に配置しか
つこのチップ中央部近傍からデータの入出力を行なう構
造は、以下に示すようにＣＤＲＡＭに極めて適した利点
を与える。ＣＤＲＡＭにおいて第１に要求されることは
キャッシュレジスタへの高速なアクセスである。キャッ
シュレジスタとして機能するＳＲＡＭアレイを装置外部
とのデータの入出力を行なう入出力バッファに近接して
配置することは、この間の信号配線長を短くすることが
でき、高速でデータの入出力を行なうことができ、高速
アクセスという要求を満すのに適している。
【００６４】またＳＲＡＭアレイを集中的に中央部に配
置することにより、ＳＲＡＭセルを選択するためのアド
レス線を短くすることができる。アドレス線を短くすれ
ばこのアドレス線に付随する配線抵抗および寄生容量を
小さくすることができ、高速でＳＲＡＭセルを選択する
ことができ、キャッシュレジスタへの高速アクセスの実
現に適している。図５に示すアーキテクチャの場合、Ｄ
ＲＡＭアレイとＳＲＡＭアレイとを結ぶための配線が長
くなり、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデー
タ転送速度が低下するという懸念が生じるかもしれな
い。しかしながら、このＤＲＡＭアレイとＳＲＡＭアレ
イとの間でのデータ転送が行なわれるのはキャッシュミ
ス（ミスヒット）が発生した場合である。この場合は、
通常標準ＤＲＡＭのアクセス速度程度で十分であり、あ
まりその速度の高速化は要求されないことが多いため実
用上何ら問題は生じない。この場合でも、後に説明する
データ転送装置を用いれば高速でデータの書込／読出が
行なえる。
【００６５】「ピン配置」図１１は、図５に示すアレイ
配置「アレイ配置３」を有するＣＤＲＡＭを収納するパ
ッケージのピン配置の一例を示す図である。この図１１
に収納されるＣＤＲＡＭは、図５に示すごとく、同一チ
ップ上に集積化された４ＭビットＤＲＡＭと１６Ｋビッ
トＳＲＡＭとを備える。このＣＤＲＡＭは、リードピッ
チ０．８ｍｍ、チップ長１８．４ｍｍ、ピン端子数４４
の３００ｍｉｌ．ＴＳＯＰ（シン・スモール・アウトラ
イン・パッケージ）のタイプＩＩに収納される。このＣ
ＤＲＡＭは、データの入出力方式として、Ｄ／Ｑ分離お
よびマスクトライトの２種類を含む。Ｄ／Ｑ分離は、書
込データＤと読出データＱと別々のピン端子を介して入
出力する方式である。マスクトライトモードは、書込デ
ータＤと読出データＱとを同一のピン端子を介して出力
し、かつ外部からデータの書込をマスクすることのでき
る動作モードである。
【００６６】ＣＤＲＡＭへ、効率的に電源電位を供給
し、かつこの電源配線のレイアウトを容易にするため
に、電源電位ＶｃｃおよびＧｎｄに対してそれぞれ３つ
のピン端子が設けられる。ピン番号１、ピン番号１１お
よびピン番号３３のピン端子に対し外部からの電源電位
Ｖｃｃが供給される。ピン番号１，１１，３３のピン端
子へ与えられる電源電位Ｖｃｃは、図３に示す動作電源
電位Ｖｃｃと同一の電圧値であってもよい。また、この
ピン番号１，１１および３３のピン端子へ与えられる外
部電源電位Ｖｃｃが内部で降圧されて動作電源電位が供
給される構成であってもよい。接地電位Ｇｎｄはピン１
２，２２および３４のピン端子へ与えられる。ピン番号
６ないし８、１５ないし１７、２８ないし３０および３
７ないし３９のピン端子に、ＳＲＡＭのためのアドレス
信号Ａｃ０〜Ａｃ１１が与えられる。ＤＲＡＭ用のアド
レス信号Ａａ０〜Ａａ９は、ピン番号２，３，１９ない
し２１、２４ないし２６および４２，４３のピン端子へ
与えられる。ピン番号２および３のピン端子へはまた、
後に説明する各種モードを設定するためのコマンドアド
レスＡｒ０およびＡｒ１も与えられる。
【００６７】ピン番号４のピン端子へ、キャッシュアク
セス禁止を示すキャッシュ禁止信号ＣＩ＃が与えられ
る。キャッシュ禁止信号ＣＩ＃が“Ｌ”に設定される
と、ＳＲＡＭアレイへのアクセスが禁止され、ＤＲＡＭ
アレイへの直接アクセス（アレイアクセス）が可能にな
る。ピン番号５のピン端子へは、データ書込モードを示
すライトイネーブル信号Ｗ＃が与えられる。ピン番号１
８のピン端子へは、このチップが選択されたことを示す
チップセレクト信号Ｅ＃が与えられる。ピン番号２３の
ピン端子へは、特殊モードを指定するためのコマンドレ
ジスタ指示信号ＣＲ＃が与えられる。コマンドレジスタ
指示信号ＣＲ＃が“Ｌ”のとき、ピン番号２および３の
ピン端子へ与えられるコマンドアドレスＡｒ０およびＡ
ｒ１が有効となり、特殊モードの設定（レジスタの選
択）が行なわれる。コマンドレジスタの構成については
後に説明する。またこのピン番号２３へは、外部に設け
られた演算処理装置がバーストモードに従ってデータを
転送するバーストモード指示信号ＢＥ＃も与えられる。
バーストモード指示信号ＢＥ＃が活性状態となると、こ
のＣＤＲＡＭは内部でアドレス信号を自動的に発生す
る。
【００６８】ピン番号２７のピン端子へは、キャッシュ
ヒットを示すキャッシュヒット信号ＣＨ＃が与えられ
る。キャッシュヒット信号ＣＨ＃が“Ｌ”にあれば、キ
ャッシュ（ＳＲＡＭアレイ）へアクセス可能である。ピ
ン番号４０のピン端子へは、出力モードを示すアウトプ
ットイネーブル信号Ｇ＃が与えられる。ピン番号４１の
ピンへは、クロック信号（たとえばシステムクロック）
Ｋが与えられる。ピン番号４４のピン端子へは、ＤＲＡ
Ｍアレイのリフレッシュを指示するリフレッシュ指示信
号ＲＥＦ＃が与えられる。このリフレッシュ指示信号Ｒ
ＥＦ＃が“Ｌ”となると、そのサイクルにおいて内部で
ＤＲＡＭアレイのオートリフレッシュが行なわれる。Ｃ
ＤＲＡＭは、オートリフレッシュモードとセルフリフレ
ッシュモードとを備える。このリフレッシュモードの設
定は、コマンドレジスタに設定されるリフレッシュモー
ド設定信号より決定される。オートリフレッシュモード
時には、上述のリフレッシュ指示信号ＲＥＦ＃に従った
ＤＲＡＭアレイのリフレッシュが行なわれる。
【００６９】セルフリフレッシュが指定された場合、こ
のピン番号４４のピン端子は出力端子に切換えられる。
セルフリフレッシュ実行時にはこのセルフリフレッシュ
の実行を示す信号ＢＵＳＹ＃がピン番号４４のピン端子
から出力される。この信号ＢＵＳＹ＃により、ＣＤＲＡ
Ｍ外部でセルフリフレッシュのタイミングを知ることが
可能となり、通常サイクルにおいてもセルフリフレッシ
ュを利用することができる。ピン番号９，１０，１３，
１４，３１，３２，３５および３６のピン端子は、Ｄ／
Ｑ分離およびマスクトライトの２種類の動作モードに対
応して、与えられるデータが異なる。Ｄ／Ｑ分離および
マスクトライトの動作モードはコマンドレジスタ（後述
する）により設定される。
【００７０】マスクトライトモードにより、ピン番号１
０，１３，３２および３５のピンがデータ入出力を共通
に行なうためのデータ入出力端子として用いられる。ピ
ン番号９，１４，３１，３５および３６のピンへは、ど
の入出力ピンへ与えられたデータをマスクするかを示す
マスクトライト指示データＭ０，Ｍ１，Ｍ２およびＭ３
がそれぞれ与えられる。Ｄ／Ｑ分離モードにおいては、
ピン番号９，１４，３１および３６のピン端子が、書込
データＤ０，Ｄ１，Ｄ２およびＤ３を入力するためのピ
ン端子として用いられる。ピン番号１０，１３，３２お
よび３５のピン端子が、読出データＱ０，Ｑ１，Ｑ２お
よびＱ３を出力するためのデータ出力ピン端子として用
いられる。
【００７１】ＳＲＡＭアドレスＡｃ０〜Ａｃ１１と、Ｄ
ＲＡＭアドレス（アレイアドレス）Ａａ０〜Ａａ９は、
それぞれ独立に別々のピン端子を介して与えられる。図
１１に示すピン配置において、標準ＤＲＡＭにおいて通
常用いられている外部動作制御信号、すなわち、ロウア
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳは用いられていない。この図１１
に示すパッケージに収納されるＣＤＲＡＭ（図５参照）
においては、外部からのクロック信号Ｋの立上がりエッ
ジに応答して制御信号およびデータの入力が行なわれ
る。 「内部機能」図１は、図１１に示すパッケージに収納さ
れるＣＤＲＡＭチップ内部の構成を示すブロック図であ
る。この図１に示すブロック配置は、ＣＤＲＡＭの内部
構成を機能的に示すためだけのものであり、実際のレイ
アウトとは一致していないことに注意されたい。
【００７２】図１において、ＣＤＲＡＭは、ＤＲＡＭ１
００と、ＳＲＡＭ２００とを含む。ＤＲＡＭ１００は、
４ＭビットのＤＲＡＭアレイ１０１と、与えられたＤＲ
ＡＭ用内部行アドレスをデコードし、このＤＲＡＭアレ
イ１０１から４行を選択するＤＲＡＭロウデコーダブロ
ック１０２と、与えられたＤＲＡＭ用内部列アドレスを
デコードし、通常動作モード（アレイアクセス）時には
この選択された４行からそれぞれ１列ずつを選択するＤ
ＲＡＭコラムデコーダブロック１０３と、選択された行
に接続されるメモリセルのデータを検知し増幅するＤＲ
ＡＭセンスアンプＤＳＡと、ブロック１０３からの列選
択信号に応答してデータ転送モード時においてこのＤＲ
ＡＭアレイ１０１の１６ビットを選択しかつアレイアク
セスモード時においては４ビットのメモリセルを選択す
る選択ゲートＳＧとからなるブロック１０４を含む。
【００７３】ＳＲＡＭ２００は、１６Ｋビットの容量を
有するＳＲＡＭアレイ２０１と、ＳＲＡＭ用内部行アド
レスをデコードし、このＳＲＡＭアレイ２０１から４行
を選択するＳＲＡＭロウデコーダブロック２０２と、Ｓ
ＲＡＭ用内部列アドレスをデコードし、選択された４行
それぞれから１ビットを選択して内部データバス２５１
へ接続し、かつデータ読出し時においてはこの選択され
たＳＲＡＭセルの情報を検知し増幅するＳＲＡＭコラム
デコーダおよびＳＲＡＭセンスアンプからなるコラムデ
コーダ／センスアンプブロック２０３を含む。ＤＲＡＭ
１００とＳＲＡＭ２００との間に双方向転送ゲート回路
２１０が設けられる。図１において、図５に示す配置の
ようにコラムデコーダ／センスアンプブロック２０３の
出力（入力）にゲート回路２１０が接続される構成であ
ってもよい。ただ図１においては、アレイアクセスモー
ドのとき、ＤＲＡＭ１００へのデータの入出力が共通デ
ータバス２５１を介して行なわれるため、この共通デー
タバス２５１が双方向転送ゲート回路２１０に結合され
るように示される。
【００７４】ＣＤＲＡＭはさらに、外部から与えられる
制御信号Ｇ＃、Ｗ＃、Ｅ＃、ＣＨ＃、ＣＩ＃、ＲＥＦ＃
／ＢＵＳＹ＃、およびＣＲ＃／ＢＥ＃を受けて内部制御
信号Ｇ、Ｗ、Ｅ、ＣＨ、ＣＩ、ＲＥＦおよびＣＲを発生
する制御クロックバッファ２５０と、ＤＲＡＭ用の内部
アドレスｉｎｔ−ＡａおよびＳＲＡＭ用の内部アドレス
ｉｎｔ−Ａｃを発生するアドレスバッファ２５２と、外
部から与えられるクロック信号Ｋをバッファ処理するク
ロックバッファ２５４を含む。制御クロックバッファ２
５０は、クロックバッファ２５４からの内部クロックの
立上がりに応答して与えられた制御信号を取込み内部制
御信号を発生する。このクロックバッファ２５４の出力
はまたアドレスバッファ２５２へも与えられる。アドレ
スバッファ２５２は、このクロックバッファ２５４から
の内部クロックＫの立上がりエッジで内部チップイネー
ブル信号Ｅが活性状態のときに与えられた外部アドレス
ＡａおよびＡｃを取込み内部アドレスｉｎｔ−Ａａおよ
びｉｎｔ−Ａｃを発生する。
【００７５】ＣＤＲＡＭはさらに、ＤＲＡＭアレイ１０
０のメモリセルのリフレッシュを行なうためのリフレッ
シュ回路２９０を含む。リフレッシュ回路２９０は、内
部リフレッシュ指示信号ＲＥＦに応答して活性化されＤ
ＲＡＭアレイのリフレッシュアドレスを発生するカウン
タ回路２９３と、内部リフレッシュ指示信号ＲＥＦに応
答して駆動されるリフレッシュ制御回路２９２と、リフ
レッシュ制御回路２９２からの切換信号ＭＵＸにより、
カウンタ回路２５３からのリフレッシュアドレスとアド
レスバッファ２５２からの内部行アドレスのいずれか一
方をＤＲＡＭロウデコーダブロック１０２へ与えるアド
レスマルチプレクス回路２５８を含む。リフレッシュ制
御回路２９２はオートリフレッシュモード検出回路２９
１からのリフレッシュ要求により駆動される。このリフ
レッシュ動作については後に説明する。
【００７６】ＣＤＲＡＭはさらに、各内部制御信号Ｅ，
ＣＨ，ＣＩおよびＲＥＦに応答してＤＲＡＭ１００を駆
動するための各種制御信号を発生するＤＲＡＭアレイ駆
動回路２６０と、内部制御信号Ｅ，ＣＨおよびＣＩに応
答して双方向転送ゲート制御回路２１０の転送動作を制
御する信号を発生する転送ゲート制御回路２６２と、内
部チップセレクト信号Ｅに応答してＳＲＡＭ２００を駆
動するための各種制御信号を発生するＳＲＡＭアレイ駆
動回路２６４を含む。この発明によるＣＤＲＡＭはさら
に、内部制御信号ＣＲに応答して活性化されて外部から
のライトイネーブル信号Ｗ＃とコマンドアドレスＡｒ
（Ａｒ０およびＡｒ１）に応答してこのＣＤＲＡＭの動
作モード等を指定するためのコマンドＣＭを発生するコ
マンドレジスタ２７０と、内部制御信号Ｇ，Ｅ，ＣＨ，
ＣＩおよびＷと特殊モードコマンドＣＭに従ってデータ
の入出力を制御するデータ入出力制御回路２７２と、デ
ータ入出力制御回路２７２の制御の下に、共通データバ
ス２５１と装置外部との間でのデータの入出力を行なう
ための、入出力バッファと出力レジスタとからなる入出
力回路２７４を含む。入出力回路２７４に出力レジスタ
が設けられているのは、このＣＤＲＡＭの特殊モードで
あるラッチ出力モードおよびレジスタ出力モードを実現
するためである。データ入出力制御回路２７２は、特殊
モードコマンドＣＭが指定するモードに従ってデータの
入出力タイミングの設定のみならずデータの入出力態様
を設定する。図１においては、マスクトライトモード時
におけるデータ入出力ピンの態様が一例として示され
る。
【００７７】このＣＤＲＡＭはさらに、各種機能を実現
するための付加機能制御回路２９９を含む。この付加機
能制御回路２９９が実現する機能については後に詳細に
説明するが、スタンバイ時における内部クロック発生の
禁止、リフレッシュのオートリフレッシュ／セルフリフ
レッシュの切換え、バーストモード時におけるアドレス
発生源の切換えなどを含む。次に各回路の構成について
具体的に説明する。 「入出力回路」 （ＤＲＡＭアレイおよびＳＲＡＭアレイと内部データ線
との接続）図１２は、図２に示す双方向転送ゲート回路
（ＢＴＧ）と内部共通データ線２５１との接続態様の一
例を示す図である。図１２において、ＳＲＡＭ入出力ゲ
ート３０１は、ＳＲＡＭセンスアンプＳＳＡと、ＳＲＡ
Ｍアレイへのデータ書込み時に活性化され、内部データ
線２５１ａ上のデータを対応のＳＲＡＭビット線対ＳＢ
Ｌ上へ伝達するための書込み回路ＷＲＩを含む。ＳＲＡ
Ｍビット線対ＳＢＬはＳＲＡＭセンスアンプＳＳＡおよ
びＳＲＡＭ列選択ゲート３０２を介して内部データ線２
５１ａに接続される。ＳＲＡＭ選択ゲート３０２へはそ
れぞれＳＲＡＭコラムデコーダブロック２０３からのＳ
ＲＡＭ列選択信号ＳＹＬが与えられる。それにより、１
対のＳＲＡＭ列ビット線対ＳＢＬのみが内部データ線２
５１ａに接続される。ここで図１に示す内部データ線２
５１は４ビットのデータを転送しており、このうちの１
ビットに対する内部データ線のみが図１２において示さ
れる。
【００７８】図１２において、このＣＤＲＡＭはさらに
アレイアクセスを可能とするために、キャッシュ禁止信
号ＣＩとＤＲＡＭ列選択信号ＤＹとの論理積信号に応答
してグローバルＩ／Ｏ線対ＧＩＯを内部データ線２５１
ａへ接続するアクセス切換え回路３１０を含む。このア
クセス切換え回路３１０と双方向転送ゲートＢＴＧと
は、転送ゲート回路ブロック３０５に含まれる。このＤ
ＲＡＭの列選択信号ＤＹｉは、たとえばＤＲＡＭ列アド
レスの下位４ビットをデコードして発生される。すなわ
ち、グローバルＩ／Ｏ線対ＧＩＯは１つのＤＲＡＭメモ
リマット（容量１Ｍビット）に対して１６対設けられて
いる。アレイアクセスの場合にはこのうちの１対のみを
選択する必要がある。そのため、下位４ビットのＤＲＡ
Ｍ用の列アドレスをデコードして列選択信号ＤＹｉが発
生される。
【００７９】アクセス切換え回路３１０は単にグローバ
ルＩ／Ｏ線対ＧＩＯを内部データ線２５１ａへ接続する
だけであり、双方向転送ゲートＢＴＧ内においてそれぞ
れ対応の信号線への接続が行なわれている。なおアレイ
アクセスを実現する場合、このようなアクセス切換え回
路３１０を設けることなく、ＳＲＡＭセンスアンプＳＳ
Ａを介して内部データ線２５１ａへグローバルＩ／Ｏ線
対ＧＩＯを接続する構成であってもよい。このとき、Ｓ
ＲＡＭ選択ゲート３０２へ与えられる列選択信号はＤＲ
ＡＭへ与えられる列アドレスによる選択信号となる。こ
れは、信号ＣＩにより列選択信号をマルチプレクスする
回路により実現できる。このマルチプレクス回路は信号
ＣＩが活性状態のときＤＲＡＭ用の列選択信号をＳＲＡ
Ｍ選択ゲートへ与える。
【００８０】なお、ＳＲＡＭにおいては各ＳＲＡＭビッ
ト線対ＳＢＬに対してそれぞれＳＲＡＭセンスアンプＳ
ＳＡが設けられているが、これは通常のＳＲＡＭのよう
に１つのブロックのＳＲＡＭビット線対に対し１個のＳ
ＲＡＭセンスアンプのみを設ける構成であってもよい。
ただこのようにＳＲＡＭビット線対ＳＢＬそれぞれに対
してＳＲＡＭセンスアンプを設ければ、より確実かつ高
速にデータの出力を行なうことができる。また、ＳＲＡ
ＭセンスアンプＳＳＡがＤＲＡＭセンスアンプと同様の
構成を有していれば、特に書込回路ＷＲＩは設ける必要
はない。図１３は入出力回路２７４におけるＤ／Ｑ分離
を実現するための構成を示す図である。図１３におい
て、入出力回路２７４は、内部アウトプットイネーブル
信号Ｇに応答して活性化され、内部データ線２５１ａ上
のデータから出力データＱを生成する出力バッファ３２
０と、内部書込み指示信号Ｗに応答して活性化され、外
部書込みデータＤから内部書込みデータを生成して内部
データ線２５１ａ上へ伝達する入力バッファ３２２と、
コマンドレジスタ２７０（図１参照）からのＤ／Ｑ分離
指示ビットＣＭａに応答して出力バッファ３２０の出力
と入力バッファ３２２の入力とを短絡するスイッチ回路
３２４を含む。このＤ／Ｑ分離指示ビットＣＭａはコマ
ンドレジスタ２７０から発生される特殊モード指定コマ
ンドＣＭに含まれる。このスイッチ回路３２４が導通状
態となればデータの入出力は同一のピンを介して行なわ
れる。スイッチ回路３２４がオフ状態となればデータの
入出力が別々のピンを介して行なわれる。なお、この図
１３においても１ビットのデータの入出力に関する構成
のみが代表的に示されている。
【００８１】図１４はデータ入出力回路の他の接続構成
を示す図である。図１４において、出力バッファ回路３
２０は、ＳＲＡＭセンスアンプまたはＤＲＡＭアレイの
選択されたメモリセルデータを受けて外部出力ピンＱへ
伝達する。第１の入力バッファ回路３２２ａは外部ピン
端子Ｑに接続され、第２の入力バッファ回路３２２ｂは
外部データ入力ピン端子Ｄに接続される。この第１およ
び第２の入力バッファ回路３２２ａおよび３２２ｂの出
力はＯＲ回路３２２ｃを介して内部データバスＤＢＷ，
＊ＤＢＷ（２５１ａ）へ伝達される。この第１および第
２の入力バッファ回路３２２ａ，３２２ｂのイネーブル
／ディスエーブルはコマンドレジスタ（図１参照）から
の指示ビットＣＭに応答して行なわれる。コマンドレジ
スタがＤ／Ｑ分離モードを指示している場合には第１の
入力バッファ回路３２２ａがディスエーブル状態とさ
れ、入力バッファ回路３２２ｂがイネーブル状態とされ
る。指示ビットＣＭがＤ／Ｑ共通のマスクトライトモー
ドを示している場合には、第１の入力バッファ回路３２
２ａがイネーブル状態とされ第２の入力バッファ回路３
２２ｂがディスエーブル状態とされる。
【００８２】なお、図１４に示す構成においては出力バ
ッファ回路３２０へはＳＲＡＭセンスアンプからのデー
タが伝達されているが、これはＤＲＡＭアレイの選択さ
れたメモリセルのデータがＳＲＡＭアレイの列線を介し
てさらにＳＲＡＭのセンスアンプを介して内部データバ
スへ伝達される場合を示しているからである。すなわ
ち、図１２の構成における、ゲート３１０が設けられて
いない構成において、ゲート３０２へ与えられる列選択
信号線ＳＹＬｉ，ＳＹＬｊがＤＲＡＭコラムデコーダ出
力線ＤＹｉ，ＤＹｊと共有されている場合が一例として
示される。この構成については後に説明する。図１５は
入出力回路のさらに他の構成を示す図である。図１５に
おいて、出力バッファ回路３２０と入力バッファ回路３
２２との間に、指示ビットＣＭａに応答してオン状態と
なるトランジスタゲート３２４ａが設けられ、入力バッ
ファ回路３２２とデータ入力ピン端子Ｄとの間に相補指
示ビット／ＣＭａに応答してオン状態となるトランジス
タゲート３２４ｂが設けられる。この構成の場合、指示
ビットＣＭａがＤ／Ｑ分離モードを示している場合に
は、トランジスタゲート３２４ａがオフ状態、トランジ
スタゲート３２４ｂがオン状態となる。逆にＤ／Ｑ共有
のマスクトライトモードを示している場合にはトランジ
スタゲート３２４ａがオン状態、トランジスタゲート３
２４ｂがオフ状態となる。
【００８３】この構成により、入力バッファ回路３２２
を選択的にデータ出力ピン端子Ｑまたはデータ入力ピン
端子Ｄへ接続することができ、Ｄ／Ｑ分離モードおよび
Ｄ／Ｑ共有モードを設定することができる。次に、この
入出力回路のデータ出力モードを設定するための回路構
成について説明する。データ出力モードはコマンドレジ
スタにより設定される。コマンドレジスタによる設定デ
ータに応じてデータ出力モードは、トランスペアレント
モード、ラッチモードおよびレジスタモードのいずれか
に設定される。図１６は、データ出力モード設定に関連
する回路構成を示す図である。図１６において、コマン
ドレジスタ２７０は、コマンドレジスタモード検出信号
（内部コマンドレジスタ信号）ＣＲに応答して、外部か
らのライトイネーブル信号Ｗ＃、およびコマンドデータ
Ａｒ０，Ａｒ１をデコードするコマンドレジスタモード
セレクタ２７９と、レジスタＷＲ０〜ＷＲ３およびフリ
ップフロップＦＦ１を含む。コマンドレジスタは、後に
示すように８つのレジスタＲＲ０〜ＲＲ３およびＷＲ０
〜ＷＲ３を含んでいる。しかしながら、図１６において
は、レジスタＲＲ２およびＲＲ３は図示していない。レ
ジスタＷＲ０〜ＷＲ３はそれぞれ４ビットのレジスタで
ある。レジスタＲＲ０およびＲＲ１は１つのフリップフ
ロップＦＦ１を共有する。レジスタＲＲ０が選択される
とフリップフロップＦＦ１がマスクトライトモードにセ
ットされる。レジスタＲＲ１が選択されるとフリップフ
ロップＦＦ１はＤ／Ｑ分離モードに設定される。入力制
御回路２７２ｂは、このフリップフロップＦＦ１の設定
データに応じて入力回路２７４ｂおよび２７４ｃのいず
れかを選択する。
【００８４】レジスタＷＲ０〜ＷＲ３のいずれへのデー
タ設定かは、コマンドデータＡｒ０，Ａｒ１をデコード
することにより決定される。ライトイネーブル信号Ｗ＃
が活性状態のとき、入力制御回路２７２ｂにより選択さ
れた入力回路２７４ｂまたは２７４ｃを介して４ビット
のデータＤ０〜Ｄ３（またはＤＱ０〜ＤＱ３）が対応の
レジスタへ設定される。データ出力モードに関連するの
はレジスタＷＲ０である。レジスタＷＲ０へのデータ出
力モードの設定について説明する。レジスタＷＲ０の下
位２ビットのデータに従って出力制御回路２７２ａはト
ランスペアレント、ラッチ、およびレジスタの出力モー
ドのいずれかに設定され、その設定された出力モードに
応じて出力回路２７４ａを選択的に活性化する制御信号
φ１，／φ１およびφ２を発生する。
【００８５】図１７は出力回路２７４ａの具体的構成の
一例を示す図である。図１７において、出力回路２７４
ａは、制御信号φ１，／φ１に応答して読出しデータバ
スＤＢ，＊ＤＢ上のデータをラッチするための第１の出
力ラッチ９８１と、クロック信号φ２に応答して、出力
ラッチ１のラッチデータまたはデータバスＤＢ，＊ＤＢ
上のデータを通過させる第２の出力ラッチ９８２および
出力ラッチ９８２からのデータを受け、制御信号Ｇ＃に
応答して出力データとして外部ピン端子ＤＱへ伝達する
出力バッファ９８３を含む。第１の出力ラッチ９８１
は、クロック信号φ１および／φ１に応答して活性化さ
れるクロックトインバータＩＣＶ１，ＩＣＶ２を含む。
クロックトインバータＩＣＶ１の入力および出力はクロ
ックトインバータＩＣＶ２の出力および入力にそれぞれ
接続される。この出力ラッチ９８１は、クロック信号φ
１が“Ｈ”のときにラッチ状態となる。すなわちクロッ
クトインバータＩＣＶ１およびＩＣＶ２はクロック信号
φ１が“Ｈ”のときに活性化されてインバータとして機
能する。クロック信号φ１が“Ｌ”のとき、クロックト
インバータＩＣＶ１およびＩＣＶ２はディスエーブル状
態とされてラッチ９８１はラッチ動作を行なわない。
【００８６】第２の出力ラッチ９８２は、クロック信号
φ２が“Ｌ”のとき、その入力Ａ，＊Ａへ与えられたデ
ータをラッチし出力Ｑ，＊Ｑから出力する。出力ラッチ
９８２は、クロック信号φ２が“Ｈ”のとき、その入力
Ａ，＊Ａの信号状態にかかわらず、クロック信号φ２が
“Ｌ”のときにラッチしたデータを出力Ｑ，＊Ｑから出
力する。このラッチ動作を制御するクロック信号φ１，
／φ１およびφ２は外部からのクロックＫに同期した信
号であり、出力制御回路２７２ａによりその発生タイミ
ングが異ならされる。出力バッファ９８３は出力イネー
ブル信号Ｇ＃が活性状態となると活性化され、出力ラッ
チ９８２からの出力データを端子ＤＱへ伝達する。図１
８は第２の出力ラッチ９８２の具体的構成の一例を示す
図である。図１８において、第２の出力ラッチ９８２
は、入力Ａ（＊Ａ）をそのＤ入力に受け、クロック信号
φ２をそのクロック入力ＣＬＫに受けるＤ型フリップフ
ロップＤＦＦを含む。フリップフロップＤＦＦの出力Ｑ
から出力ラッチ９８２の出力Ｑ（＊Ｑ）が得られる。こ
のＤ型フリップフロップＤＦＦはダウンエッジトリガ型
であり、クロック信号φ２がＬに立下がるタイミングで
入力Ａを取込み、クロック信号φ２が“Ｌ”の間入力Ａ
をそのまま出力する。クロック信号φ２が“Ｈ”の場合
には、入力端子Ｄへ与えられる入力Ａの状態にかかわら
ず先にラッチしたデータを出力する。これにより、所望
の機能を実現する出力ラッチ９８２が得られる。Ｄ型フ
リップフロップＤＦＦが入力Ａおよび入力＊Ａに対して
それぞれ設けられる。この出力ラッチ９８２は他の構成
であってもよく、クロック信号φ２に応答してラッチ状
態およびスルー状態を実現することのできる回路構成で
あればいずれの回路構成であってもよい。
【００８７】図１９は出力制御回路２７２ｂの具体的構
成の一例を示す図である。出力制御回路２７２ａは、外
部クロックを所定の時間遅延させる遅延回路９９１ａ，
９９１ｂ，９９１ｃと、遅延回路９９１ａの出力に応答
して所定のパルス幅を有するワンショットのパルス信号
を発生するワンショットパルス発生回路９９２ａと、遅
延回路９９１ｂの出力に応答して所定のパルス幅を有す
るワンショットのパルス信号を発生するワンショットパ
ルス発生回路９９２ｂと、遅延回路９９１ｃの出力に応
答して所定のパルス幅を有するワンショットのパルス信
号を発生するワンショットパルス発生回路９９２ｃを含
む。ワンショットパルス発生回路９９２ａからクロック
信号φ１，／φ１が発生される。ワンショットパルス発
生回路９９２ｂとワンショットパルス発生回路９９２ｃ
の出力はＯＲ回路９９３へ与えられる。ＯＲ回路９９３
からクロック信号φ２が発生される。遅延回路９９１ｂ
の遅延時間は遅延回路９９１ｃの遅延時間よりも短い。
このワンショットパルス発生回路９９２ａ〜９９２ｃの
イネーブル／ディスエーブルが２ビットのコマンドデー
タＷＲ０により設定される。２ビットのコマンドデータ
ＷＲ０がラッチモードを示している場合、ワンショット
パルス発生回路９９２ａと９９２ｃがイネーブル状態と
され、ワンショットパルス発生回路９９２ｂはディスエ
ーブル状態とされる。次に、この図１６ないし図１９に
示すコマンドレジスタおよびデータ出力回路の動作につ
いて説明する。
【００８８】まず図２０（Ａ）に示すラッチ動作の動作
波形図を参照して説明する。データ出力モードのラッチ
出力モードの設定はコマンドデータレジスタＷＲ０の下
位２ビットを（０１）に設定することにより行なわれ
る。このとき、ワンショットパルス発生回路９９２ａお
よび９９２ｃがイネーブル状態とされる。今、アウトプ
ットイネーブル信号Ｇ＃はデータ出力を示す活性状態の
“Ｌ”にあるとする。このとき、クロックＫの立上がり
エッジで外部アドレスＡｎがアドレスバッファに取込ま
れ、対応のＳＲＡＭワード線ＳＷＬｎが選択され、ＳＲ
ＡＭビット線対ＳＢＬにデータＲＤｎが現われる。この
とき、ワンショットパルス発生回路９９２ａは、外部ク
ロックＫの立上がりに応答して、所定のタイミングで所
定期間“Ｌ”となるワンショットのパルスを発生する。
このクロック信号φ１が“Ｌ”へ立下がることにより、
出力ラッチ９８１はラッチ動作が禁止される。このと
き、クロック信号φ２は“Ｈ”にあり、出力ラッチ９８
２はラッチ状態を維持しており、前のサイクルで読出さ
れたデータＱｎ−１をラッチして出力している。外部ア
ドレスにより選択された６４ビットのＳＲＡＭビット線
対ＳＢＬ上のデータＲＤｎのうちさらに外部アドレスに
従って選択された４ビットのデータが内部出力データバ
スＤＢ，＊ＤＢへ伝達される。このデータバスＤＢ，＊
ＤＢ上のデータＤＢｎが確定した状態でクロック信号φ
１は“Ｈ”に立上がる。これにより出力ラッチ９８１が
ラッチ動作をし、確定データＤＢｎをラッチする。
【００８９】続いて、ワンショットパルス発生回路９９
２ｃからワンショットパルスが発生され信号φ２が
“Ｌ”に立下がる。これにより出力ラッチ９８２が、こ
の出力ラッチ９８１にラッチされたデータＤＢｎを新た
に取込み、出力端子ＤＱへ出力バッファ９８３を介して
伝達する。このクロック信号φ２の発生はクロックＫの
立下がりに同期して行なわれており、外部クロックＫの
立下がりに応答してこのサイクルで選択されたデータが
ＱＤＢｎが出力データＱｎとして出力される。クロック
信号φ２は次に外部クロックＫが立上がるまでに“Ｈ”
に立上がる。これにより、出力ラッチ９８２は、内部出
力データバスＤＢ，＊ＤＢのデータとは関係なく確定デ
ータＤＢｎを持続的に出力する。続いて、クロック信号
φ１を“Ｌ”に立下げ、出力ラッチ９８１のラッチ状態
を開放し、次のサイクルすなわち次の確定データのラッ
チ動作に備える。これにより、外部クロックＫの立上が
りに応答して前のサイクルで読出されたデータが順次確
定データとして出力されることになる。
【００９０】次に図２１を参照してレジスタ出力モード
について説明する。レジスタ出力モードの設定は、コマ
ンドデータＷＲ０の下位２ビットを（１１）に設定する
ことにより行なわれる。このレジスタ出力モードにおい
ては、ワンショットパルス発生回路９９２ｂがイネーブ
ル状態とされ、ワンショットパルス発生回路９９２ｃが
ディスエーブル状態とされる。この場合、外部クロック
Ｋの立上がりに応答して、ワンショットパルス発生回路
９９２ｂから“Ｌ”に立下がるワンショットのパルスが
発生される。このときクロック信号φ１は“Ｈ”にある
ため、前のサイクルで読出されたデータＤＢｎ−１を出
力ラッチ９８２がラッチする。レジスタ出力モードにお
いては、クロック信号φ２の“Ｌ”への降下タイミング
が外部クロックＫの立上がりに応答して決定される。こ
の場合、外部クロックＫの（ｎ＋１）回目のサイクルに
応答して出力ピン端子ＤＱには、ｎ回目のクロックサイ
クルにおける読出しデータＤＢｎが出力データＱｎとし
て出力される。したがって、ラッチ出力モードとレジス
タ出力モードとでは、クロック信号φ２の発生タイミン
グすなわち“Ｌ”への移行タイミングが異なっているだ
けである。これにより、サイクル前のサイクルのデータ
が出力され続いて今回のサイクルで読出されたデータが
出力されるラッチ出力モードと、ｎ＋１回目のサイクル
においてはｎ回目のサイクルにおける読出しデータが出
力されるレジスタ出力モードが実現される。
【００９１】次に図２２を参照してトランスペアレント
モードについて説明する。まず図２２（Ａ）を参照して
第１のトランスペアレント出力モードについて説明す
る。このトランスペアレント出力モードは前述のごとく
レジスタＷＲ０の下位２ビットを（Ｘ０）と設定するこ
とにより行なわれる。この第１のトランスペアレント出
力モードおよび第２のトランスペアレント出力モードは
このＸのビット値を０または１に設定することにより選
択される。このときいずれの値により第１のトランスペ
アレント出力モードおよび第２のトランスペアレント出
力モードのうちのいずれが選択されるかは任意である。
第１のトランスペアレント出力モードにおいては、クロ
ック信号φ１およびφ２はともに“Ｌ”のままである。
このとき、出力ラッチ９８１はラッチ動作から開放され
ており、また出力ラッチ９８２もスルー状態となってい
る。したがって、この場合には、出力データＱｎとして
は、内部データバスＤＢ，＊ＤＢ上に伝達されたＤＢｎ
がそのまま出力されることになる。すなわちＳＲＡＭビ
ット線対ＳＢＬまたはグローバルＩ／Ｏ線対ＧＩＯのデ
ータが無効データ（ＩＮＶＡＬＩＤ ＤＡＴＡ）の場合
にはこれに応答して出力ピンＤＱにも無効データＩＮＶ
が出現する。
【００９２】図２２（Ｂ）に示す第２のトランスペアレ
ント出力モードにおいては、クロック信号φ１が発生さ
れる。クロック信号φ１が“Ｈ”の期間第１の出力ラッ
チ９８１がラッチ動作を行なうため、ＳＲＡＭビット線
対ＳＢＬのデータＲＤｎが無効状態となっても、データ
バスＤＢ，＊ＤＢのデータが出力ラッチ９８１により有
効データとしてラッチされ所定期間（クロック信号φ１
の“Ｈ”の間）出力されるので、無効データＩＮＶが出
力される期間が短くなる。この第２のトランスペアレン
ト出力モードにおいてもクロック信号φ２は“Ｌ”のま
まである。なお上述の構成においては第２の出力ラッチ
９８２としてダウンエッジトリガ型のＤ型フリップフロ
ップを用いたが、これはクロック信号φ２の極性を変え
ればアップエッジトリガ型のラッチ回路を用いても同様
の効果を得ることができる。また、出力ラッチ９８１の
構成も、他のラッチ回路を用いても実現することができ
る。
【００９３】このコマンドレジスタにより設定される出
力モードの特徴をまとめると以下のようになる。 （１） トランスペアレント出力モード：このモード
は、内部データバスＤＢ，＊ＤＢ上のデータを直接出力
バッファに伝達するモードである。このモードにおいて
は、出力データＤＱ（Ｑ）は外部クロックＫの立上がり
エッジから時間ｔＫＨＡ経過後またはアウトプットイネ
ーブル信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過
後の遅い方に有効データが現われる。時間ｔＫＨＡより
も先にアウトプットイネーブル信号Ｇ＃を立下げると無
効データ（ｉｎｖ）が時間ｔＫＨＡまで出力される。こ
れは、アウトプットイネーブル信号Ｇ＃の立下げタイミ
ングが速いと、内部データバスＤＢ，＊ＤＢには有効デ
ータが現れていないことによる。したがって、このモー
ドにおいては、出力データが有効な期間は内部バスに有
効データが現われている期間に限られる。
【００９４】（２） ラッチ出力モード：このモードに
おいては、内部データバスＤＢ，＊ＤＢと出力バッファ
との間に出力ラッチ回路が設けられる。このラッチ出力
モードにおいては、外部クロックＫが“Ｈ”の間、デー
タが出力ラッチによりラッチされるため、時間ｔＫＨＡ
より先にアウトプットイネーブル信号Ｇ＃を立下げたと
きに前のサイクルの読出しデータが出力されることにな
る。したがって、内部データバスＤＢ，＊ＤＢに無効デ
ータが現われている期間であっても、外部には無効デー
タは出力されない。すなわち、ＣＰＵが出力データを取
込むための期間を十分とることができるという効果を得
ることができる。 （３） レジスタ出力モード；このモードは、内部デー
タバスと出力バッファとの間に出力レジスタを設けたモ
ードである。このレジスタ出力モードにおいては、出力
データとしては、外部クロックＫの立上がりエッジから
時間ｔＫＨＡＲ経過後あるいはアウトプットイネーブル
信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過後の遅
い方に前のサイクルにおける有効データが出力される。
このレジスタ出力モードもラッチ出力モードと同様な理
由により、無効データは出力されないことになる。この
レジスタモードで連続してデータの出力を行なう場合、
外部クロックＫの立上がりから見て非常に高速にデータ
が出力されているように見える。このような動作は、一
般にパイプライン動作と呼ばれており、見かけ上のアク
セスタイムをサイクルタイムよりもさらに縮小すること
ができる。
【００９５】上述のような出力モードをコマンドレジス
タにより設定することを可能とすることにより、ユーザ
はシステムに応じた出力モードを選択することが可能に
なる。 「ＤＲＡＭとＳＲＡＭとのデータ転送」図２３は双方向
転送ゲートＢＴＧの構成の一例を示す図である。図２３
において双方向転送ゲートＢＴＧ（ＢＴＧａまたはＢＴ
Ｇｂ）は、データ転送指示信号φＴＳＤに応答して活性
化され、ＳＲＡＭビット線対ＳＢＬ上のデータをグロー
バルＩ／Ｏ線対ＧＩＯへ伝達するドライブ回路ＤＲ１
と、データ転送指示信号φＴＤＳに応答して活性化さ
れ、グローバルＩ／Ｏ線対ＧＩＯ上のデータをＳＲＡＭ
ビット線対ＳＢＬ上へ伝達するドライブ回路ＤＲ２を含
む。ドライブ回路ＤＲ１およびＤＲ２は、データ転送指
示信号φＴＳＤおよびφＴＤＳが不活性状態の場合には
出力ハイインピーダンス状態に設定される。
【００９６】図２４はＤＲＡＭアレイからＳＲＡＭアレ
イへのデータ転送時における動作を示す信号波形図であ
る。以下、図３および図２４を参照してＤＲＡＭアレイ
からＳＲＡＭへのデータ転送動作について説明する。時
刻ｔ１以前のプリチャージ指示信号φＥＱが活性状態の
“Ｈ”にある間、センスアンプ駆動信号線φＳＡＮ，／
φＳＡＰ，ローカルＩ／Ｏ線対ＬＩＯおよびグローバル
Ｉ／Ｏ線対ＧＩＯはそれぞれＶｃｃ／２のプリチャージ
電位に保持される。またこのときプリチャージ・イコラ
イズ回路ＰＥが活性化され、ＤＲＡＭビット線対ＤＢＬ
をＶｃｃ／２（＝Ｖｂｌ）のプリチャージ電位にプリチ
ャージしかつ各ビット線ＢＬ，／ＢＬの電位をイコライ
ズしている。時刻ｔ１においてプリチャージ指示信号φ
ＥＱが立下がると、プリチャージ・イコライズ回路ＰＥ
およびイコライズトランジスタＴＥＱが不活性状態とな
る。この結果、センスアンプ駆動信号線φＳＡＮおよび
／φＳＡＰのイコライズ動作が完了し、かつＤＲＡＭビ
ット線対ＤＢＬのイコライズ／プリチャージ動作が停止
され、ＤＲＡＭビット線対ＤＢＬとセンスアンプ駆動信
号線φＳＡＮおよび／φＳＡＰは中間電位Ｖｃｃ／２
（ただしＶｓｓ＝０Ｖ）のフローティング状態となる。
【００９７】この後、外部から与えられるアドレスに従
ってロウデコーダ１４（図２参照）による行選択動作が
行なわれる。時刻ｔ２においてＤＲＡＭアレイ１（図２
参照）において１本のワード線ＤＷＬが選択され、この
選択ワード線ＤＷＬの電位が“Ｈ”に立上がる。この選
択ワード線ＤＷＬに接続される１行のメモリセルがそれ
ぞれ対応のＤＲＡＭビット線対ＤＢＬ（ＤＲＡＭビット
線ＢＬまたは／ＢＬ）に接続され、各ＤＲＡＭビット線
対ＤＢＬの電位がその接続されるメモリセルのデータに
従って変化する。図２４においては、電位“Ｈ”を記憶
するメモリセルが選択された場合のＤＲＡＭビット線対
ＤＢＬの電位変化を示している。時刻ｔ３においてセン
スアンプ活性化信号φＳＡＮＥが接地電位Ｖｓｓから動
作電源電位Ｖｃｃレベルへ立上がり、センスアンプ活性
化回路ＳＡＫに含まれるトランジスタＴＲ２がオン状態
となる。これにより、ＤＲＡＭセンスアンプＤＳＡに含
まれる第２のセンスアンプ部が活性化され、ＤＲＡＭビ
ット線対ＤＢＬの低電位側のビット線の接地電位ＧＮＤ
レベルへの放電が行なわれる。
【００９８】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが電位Ｖｃｃから接地電位ＧＮＤレベル
へ立下がり、センスアンプ活性化回路ＳＡＫに含まれる
トランジスタＴＲ１がオン状態となる。これによりＤＲ
ＡＭセンスアンプＤＳＡに含まれる第１のセンスアンプ
部分が活性化され、ＤＲＡＭビット線対ＤＢＬの高電位
のビット線の電位が動作電源電位Ｖｃｃレベルにまで充
電される。時刻ｔ５において、ＤＲＡＭコラムデコーダ
１５（図２参照）による列選択信号に従って、１本のコ
ラム選択線ＣＳＬが選択され、この選択されたコラム選
択線ＣＳＬの電位が“Ｈ”に立上がる。これにより２対
のＤＲＡＭビット線対ＤＢＬが列選択ゲートＣＳＧを介
してローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯａおよびＬＩＯ
ｂ）へ接続される。選択されたＤＲＡＭビット線対ＤＢ
Ｌ上の電位がローカルＩ／Ｏ線対ＬＩＯ上へ伝達され、
ローカルＩ／Ｏ線対の電位はプリチャージ電位Ｖｃｃ／
２から変化する。
【００９９】時刻ｔ６においてブロック活性化信号φＢ
Ａが選択された行ブロックに対してのみ“Ｈ”に立上が
り、Ｉ／ＯゲートＩＯＧがオン状態となる。これにより
ローカルＩ／Ｏ線対ＬＩＯ上の信号電位がグローバルＩ
／Ｏ線対ＧＩＯ上へ伝達される。ここで、選択された行
ブロックは、選択されたワード線ＤＷＬを含む行ブロッ
クを示す。この選択された行ブロックの指定は、たとえ
ばＤＲＡＭワード線選択に用いられる行アドレスの上位
２ビットをデコードすることにより行なわれる。このよ
うにブロック分割動作を行なうことにより消費電流の低
減を行なうことができる。一方、ＳＲＡＭにおいては、
時刻ｔｓ１においてＳＲＡＭロウデコーダ２１（図２参
照）による行選択動作が行なわれ、ＳＲＡＭアレイにお
いて１本のＳＲＡＭワード線ＳＷＬが選択され、この選
択されたＳＲＡＭワード線ＳＷＬの電位が“Ｈ”に立上
がる。ＤＲＡＭにおける行選択動作とＳＲＡＭにおける
行選択動作は非同期的に行なわれる。ＳＲＡＭワード線
ＳＷＬに接続されるＳＲＡＭセルのデータがそれぞれ対
応のＳＲＡＭビット線対ＳＢＬ上に伝達される。これに
より、ＳＲＡＭビット線対ＳＢＬの電位はプリチャージ
電位Ｖｃｃ／２から、対応のＳＲＡＭセルの記憶情報に
対応した電位に変化する。
【０１００】時刻ｔ７においてデータ転送指示信号φＴ
ＤＳが“Ｈ”に一定期間立上がる。この時刻ｔ７以前に
は、既にグローバルＩ／Ｏ線対ＧＩＯにＤＲＡＭセルの
データが伝達されており、かつＳＲＡＭビット線対ＳＢ
ＬにはＳＲＡＭセルが接続されている。このデータ転送
指示信号φＴＤＳに応答して双方向転送ゲートＢＴＧが
活性化されてグローバルＩ／Ｏ線対ＧＩＯ上の信号電位
を対応のＳＲＡＭビット線対ＳＢＬ上へ伝達する。これ
によりＤＲＡＭセルからＳＲＡＭセルへのデータ伝達が
行なわれる。このデータ転送指示信号φＴＤＳが活性化
される時刻ｔ７が、ブロック活性化信号φＢＡが立上が
る時刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行な
われる時刻ｔｓ１の両者よりも後の時点であるという関
係を満足する限り、時刻ｔｓ１と時刻ｔ１ないし時刻ｔ
６との前後関係は任意である。ＳＲＡＭからＤＲＡＭへ
のデータ転送指示信号φＴＳＤはこのサイクルにおいて
は、非活性状態の“Ｌ”に維持される。
【０１０１】時刻ｔ８において選択されたＤＲＡＭワー
ド線ＤＷＬの電位が“Ｌ”に立下がり、また時刻ｔｓ２
において選択されたＳＲＡＭワード線ＳＷＬの電位が
“Ｌ”へ立下がり、各信号が初期状態へ復帰することに
より、このＤＲＡＭからＳＲＡＭへのデータ転送サイク
ルが完了する。前述のごとく、ＤＲＡＭコラムデコーダ
１５（図２参照）は各列ブロック１２において１本のコ
ラム選択線ＣＳＬを選択している。１本のコラム選択線
ＣＳＬは２対のＤＲＡＭビット線対ＤＢＬを選択する。
ＤＲＡＭからＳＲＡＭへのデータ転送は各列ブロック並
列に行なわれる。したがって、この図２に示す実施例に
おいて、１６ビットのデータが一括して転送される。但
しこの関係は列ブロックが８個設けられており、各列ブ
ロックから２対のＤＲＡＭビット線対が選択される構成
の場合である。一括して転送されるデータのビット数は
この列ブロックの数または一度に選択されるＤＲＡＭビ
ット線対の数に応じて変化する。これにより、適切な大
きさのブロックサイズを設定することができる。
【０１０２】図２４に示すように、ほぼ時刻ｔ８におい
てＤＲＡＭワード線の駆動信号ＤＷＬが不活性状態に立
下がると、応じてデータ転送指示信号φＴＤＳも“Ｌ”
へ立下がっている。この時刻ｔ８の時点でローカルＩ／
Ｏ線対ＬＩＯとＳＲＡＭビット線対ＳＢＬとは非接続状
態となり、ＤＲＡＭアレイとＳＲＡＭアレイとは電気的
に切離される。この時刻ｔ８以後、ＤＲＡＭ部とＳＲＡ
Ｍ部とは独立した動作が可能となる。したがって、図２
５に示すように、時刻ｔ８′でデータ転送指示信号φＴ
ＤＳを不活性状態とした場合、このときまだＤＲＡＭア
レイにおいてはワード線駆動信号ＤＷＬは活性状態の
“Ｈ”を維持している。このとき、ＤＲＡＭへは外部か
ら新たにアクセスすることはできないが、ＳＲＡＭアレ
イ部へは外部からアクセスすることができる。
【０１０３】すなわち、図２５に示すように、時刻ｔ
８′でデータ転送指示信号φＴＤＳを“Ｌ”に立下げた
とき、たとえＤＲＡＭアレイが活性状態にあったとして
も、ＳＲＡＭアレイは時刻ｔｓ２でスタンバイ状態に移
行した後所定時間を経て新たにアクセスすることが可能
となる。したがって、この時刻ｔ８′以降においては、
ＳＲＡＭ部へはＤＲＡＭの状態にかかわらずアクセスす
ることが可能となる。たとえば、時刻ｔ８′において、
キャッシュミス時のデータをＳＲＡＭアレイから読出す
こともできる。またＤＲＡＭのスタンバイ状態復帰前に
新たに外部アドレスを設定してＳＲＡＭへアクセスする
こともできる。これは、ＳＲＡＭはＤＲＡＭのようなＲ
ＡＳプリチャージ動作を何ら必要とせず、スタンバイ状
態復帰後高速でアクセスすることができるからである。
【０１０４】図２５においては、時刻ｔ９′においてＤ
ＲＡＭワード線駆動信号ＤＷＬが“Ｌ”に立下がり、時
刻ｔ１０においてイコライズ信号φＥＱが活性化され、
ＤＲＡＭビット線対ＤＢＬのイコライズおよびプリチャ
ージ動作が始まる。このときまた同様にセンスアンプ駆
動信号線φＳＡＮおよび／φＳＡＰのイコライズ動作も
行なわれる。ＤＲＡＭにおいては、時刻ｔ９′から数１
０ｎ秒経過した後の時刻ｔ１１においてその周辺回路を
含めてスタンバイ状態に復帰する。このＤＲＡＭアレイ
へは、所定の時間ＲＡＳプリチャージ時間が経過した後
でなければＤＲＡＭへはアクセスすることができない。
しかしながら、ＳＲＡＭアレイでは、時刻ｔｓ２でＳＲ
ＡＭワード線ＳＷＬ１を非選択状態とした後、数ｎ秒後
の時刻ｔｓ３において、外部アドレスに従って別のＳＲ
ＡＭワード線ＳＷＬ２を選択し、この選択されたＳＲＡ
Ｍワード線ＳＷＬ２に接続されるメモリセルへのアクセ
ス（データの読出しまたは書込み）を行なうことができ
る。
【０１０５】ＳＲＡＭのワード線ＳＷＬ２の選択期間
は、ＤＲＡＭにおけるセンスアンプのセンスおよびラッ
チ動作の後に列選択動作を行なう必要がないためごく短
期間で十分であり、時刻ｔｓ４においてこのＳＲＡＭへ
のアクセスが完了する。この時刻ｔｓ３から時刻ｔｓ４
の時間は通常のＳＲＡＭにおいては、せいぜい１０ｎ秒
程度であり、ＤＲＡＭのスタンバイ時にそのＳＲＡＭへ
アクセスが完了する。このようなＤＲＡＭアレイのスタ
ンバイ状態復帰前にＳＲＡＭへアクセスする構成は、Ｓ
ＲＡＭとＤＲＡＭをそれぞれ別々のアドレスによりアド
レス指定してアクセスすることができるという本発明の
半導体記憶装置によって可能となる。時刻ｔｓ１および
時刻ｔ６の後、すなわちＤＲＡＭビット線対ＤＢＬがグ
ローバルＩ／Ｏ線対ＧＩＯへ接続され、かつＳＲＡＭビ
ット線対ＳＢＬにＳＲＡＭセル（ＳＭＣ）が接続された
後、時刻ｔ７から一定の期間データ転送指示信号φＴＳ
Ｄが活性化され、“Ｈ”に立上がる。これに応答して双
方向転送ゲートＢＴＧが活性化されてＳＲＡＭビット線
対ＳＢＬ上の信号をグローバルＩ／Ｏ線対ＧＩＯ（ＧＩ
Ｏａ，ＧＩＯｂ）、ローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯ
ａ，ＬＩＯｂ）を介してＤＲＡＭビット線対ＤＢＬ上へ
伝達する。これにより、選択されたＤＲＡＭビット線対
ＤＢＬに接続されるＤＲＡＭセルのデータの書換えが行
なわれる。すなわち、ＳＲＡＭセルのデータがＤＲＡＭ
セルへ転送される。このＳＲＡＭアレイからＤＲＡＭア
レイへのデータ転送サイクル中はデータ転送指示信号φ
ＴＤＳは非活性状態の“Ｌ”に維持される。
【０１０６】図２４ないし図２６に示すデータ転送動作
は、ＳＲＡＭアレイをキャッシュとして用いた場合にキ
ャッシュミスが発生された場合に行なわれる。すなわ
ち、外部の演算処理装置であるＣＰＵがアクセス要求し
たデータがＳＲＡＭアレイに記憶されていない場合、必
要なデータがＤＲＡＭアレイからＳＲＡＭアレイへ転送
される。このキャッシュミス時においては、ＳＲＡＭア
レイからＤＲＡＭへのデータ転送を行なうコピーバック
動作と、ＤＲＡＭアレイから所望のデータをＳＲＡＭア
レイへ転送するブロック転送とが行なわれる。このコピ
ーバック動作およびブロック転送動作について以下に説
明する。図２７（Ａ）において、ＣＰＵがアクセス要求
したデータＤ２がＳＲＡＭの対応の位置には格納されて
いない場合を考える。ＳＲＡＭすなわちキャッシュの対
応の位置にはデータＤ１′が格納されている。このＳＲ
ＡＭへのキャッシュミスが発生したとき、まだＤＲＡＭ
においてはプリチャージ状態である。
【０１０７】図２７（Ｂ）において、キャッシュミス指
示信号に応答して、ＤＲＡＭにおいて、データＤ１′が
格納されるべき領域を含むワード線（図においてハッチ
ングで示す）が選択される。この状態はアレイアクティ
ブ状態である。ＳＲＡＭではデータＤ１′の領域が選択
されている。図２８（Ａ）において、転送指示信号φＴ
ＳＤが発生され、ＳＲＡＭのデータＤ１′がＤＲＡＭの
選択されたワード線のうちの対応の領域へ伝達される。
これによりＤＲＡＭのデータ領域Ｄ１にデータＤ１′が
格納される。図２８（Ｂ）において、このＤＲＡＭのデ
ータ領域Ｄ１へのデータＤ′の転送完了後ＤＲＡＭアレ
イはプリチャージ状態に復帰する。図２９（Ａ）におい
て、続いてＣＰＵがアクセス要求するデータＤ２を含む
ワード線（図においてハッチングで示す）がＤＲＡＭに
おいて選択される。
【０１０８】図２９（Ｂ）において、この選択されたワ
ード線に含まれるデータＤ２がデータ転送指示信号φＴ
ＤＳに応答してＳＲＡＭアレイの対応の領域へ伝達され
る。これによりＳＲＡＭアレイのデータＤ１はデータＤ
２で書換えられることになる。この図２７（Ａ）から図
２８（Ｂ）がコピーバックであり、また図２８（Ｂ）か
ら図２９（Ｂ）がブロック転送モードとなる。ここで図
２８（Ｂ）のステップを両者のサイクルに含めているの
は、両者が続いて行なわれる場合、このＤＲＡＭのプリ
チャージ期間は両者に含まれると考えられるからであ
る。このデータ転送方法の場合、ＤＲＡＭアレイのプリ
チャージ期間が間に挟まれることになりまたデータ転送
も常に一方方向である。このため、高速でＳＲＡＭアレ
イとＤＲＡＭアレイとの間でデータ転送を行なうことが
できない。ＤＲＡＭアレイとＳＲＡＭアレイとの間のデ
ータ転送をオーバーラップして行なうことによりこのデ
ータ転送をさらに高速で行なうデータ転送動作について
以下に説明する。
【０１０９】図３０はこの発明の他の実施例であるデー
タ転送装置の構成を概略的に示すブロック図である。図
３０に示すデータ転送装置では、ＳＲＡＭアレイとＤＲ
ＡＭアレイとの間の１ビットのデータ転送を行なう回路
部分が示される。したがってデータ転送装置はこの図３
０に示す双方向転送ゲート回路を１６×４個含む。以
下、この図３０に示すデータ転送装置を、１ビットのデ
ータ転送を行なうため双方向転送ゲート回路と称す。図
３０を参照して、双方向転送ゲート回路は、転送制御信
号φＴＳＬに応答してＳＲＡＭビット線対ＳＢＬ，＊Ｓ
ＢＬをラッチ回路１８１１へ接続するゲート回路１８１
０と、転送制御信号φＴＬＤに応答してラッチ回路１８
１１のラッチデータをグローバルＩ／Ｏ線ＧＩＯ，＊Ｇ
ＩＯへ伝達するゲート回路１８１２と、ＤＲＡＭライト
イネーブル信号ＡＷＤＥおよびＳＲＡＭコラムデコーダ
出力ＳＡＹに応答して書込データバス線ＤＢＷ，＊ＤＢ
Ｗ上のデータをグローバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯへ
転送するゲート回路１８１３を含む。ＳＲＡＭコラムデ
コーダの出力ＳＡＹは、ＤＲＡＭアレイブロックにおい
て同時に選択された１６ビットのうちの１ビットを選択
する。したがって、この場合ＤＲＡＭアレイの列アドレ
ス信号の下位４ビットはＳＲＡＭコラムデコーダへ与え
られる場合の構成が一例として示される。
【０１１０】ゲート回路１８１０およびラッチ回路１８
１１が第１の転送手段を構成し、ゲート回路１８１５お
よびアンプ回路１８１４が第２の転送手段を構成し、ゲ
ート回路１８１２およびゲート回路１８１３が第３の転
送手段を構成する。ＤＲＡＭライトイネーブル信号ＡＷ
ＤＥは、アレイアクセスサイクルおよびＣＰＵがデータ
書込を要求したときにキャッシュミスが生じた場合に発
生される。すなわち、クロック信号Ｋの立上がりエッジ
で、チップセレクト信号Ｅ＃が“Ｌ”となり、かつキャ
ッシュヒット信号ＣＨ＃が“Ｈ”でかつライトイネーブ
ル信号Ｗ＃が“Ｌ”のときに後に示す転送ゲート制御回
路２６２から発生される。ゲート回路１８１３によりＤ
ＲＡＭアレイへデータを書き込む場合、ＳＲＡＭビット
線対ＳＢＬ，＊ＳＢＬを介することなく直接グローバル
Ｉ／Ｏ線ＧＩＯ，＊ＧＩＯへ書込データを伝達すること
ができる。これにより高速でデータを書込むことができ
る。ゲート回路１８１２は、転送制御信号φＴＬＤに応
答してＳＲＡＭアレイからのデータをＤＲＡＭアレイへ
６４ビット（４ＭＣＤＲＭの場合）一括してデータ転送
を行なう際のタイミング調整のために用いられる。同
様、ゲート回路１８１５は、ＤＲＡＭアレイからＳＲＡ
Ｍアレイへ６４ビット一括してデータ転送を行なう際の
タイミング調整のために用いられる。符号ＳＢＬ，ＧＩ
Ｏは１本の信号線を示す。
【０１１１】図３１は、図３０に示す双方向転送ゲート
回路の具体的構成の一例を示す図である。ゲート回路１
８１０は、ＳＲＡＭビット線対ＳＢＬ，＊ＳＢＬ上の信
号電位を増幅するＮチャネルＭＯＳトランジスタＴ１０
２，Ｔ１０３と、転送制御信号φＴＳＬに応答して導通
状態となり、トランジスタＴ１０２，Ｔ１０３で増幅さ
れたデータをラッチ回路１８１１へ伝達するＮチャネル
ＭＯＳトランジスタＴ１００，Ｔ１０１を含む。トラン
ジスタＴ１０２はそのゲートがＳＲＡＭビット線ＳＢＬ
に接続され、その一方導通端子が接地電位Ｖｓｓに接続
され、その他方導通端子がトランジスタＴ１００の一方
導通端子に接続される。トランジスタＴ１０３はそのゲ
ートがＳＲＡＭビット線＊ＳＢＬに接続され、その一方
導通端子が接地電位Ｖｓｓに接続され、その他方導通端
子がトランジスタＴ１０１の一方導通端子に接続され
る。
【０１１２】ラッチ回路１８１１はそれぞれの入力が他
方の出力に接続されたインバータ回路ＨＡ１０，ＨＡ１
１を含む。このインバータ回路ＨＡ１０およびＨＡ１１
はインバータラッチを構成する。ラッチ回路１８１１は
さらに、インバータラッチ（インバータ回路ＨＡ１０お
よびＨＡ１１）のラッチデータを反転するインバータ回
路ＨＡ１２およびＨＡ１３を含む。ゲート回路１８１２
は、グローバルＩ／Ｏ線ＧＩＯへデータを伝達するため
のゲート回路１８１２ｂと、グローバルＩ／Ｏ線＊ＧＩ
Ｏへデータを伝達するためのゲート回路１８１２ａを含
む。ゲート回路１８１２ａはｎチャネルＭＯＳトランジ
スタＴ１０５から構成され、ゲート回路１８１２ｂはｎ
チャネルＭＯＳトランジスタＴ１０６から構成される。
トランジスタＴ１０５およびＴ１０６のゲートへは転送
制御信号φＴＬＤが与えられる。
【０１１３】アンプ回路１８１４は、グローバルＩ／Ｏ
線＊ＧＩＯ上の電位を増幅するためのｎチャネルＭＯＳ
トランジスタＴ１１３と、転送制御信号φＴＤＳに応答
してオン状態となり、トランジスタＴ１１３で増幅され
たデータをノードＮ１００へ伝達するｎチャネルＭＯＳ
トランジスタＴ１１２と、転送制御信号φＴＤＳに応答
して、ノードＮ１１０を電源電位Ｖｃｃにプリチャージ
するｐチャネルＭＯＳトランジスタＴ１１１と、電源Ｖ
ｃｃとノードＮ１００との間にトランジスタＴ１１１と
並列に接続されるｐチャネルＭＯＳトランジスタＴ１１
０を含む。アンプ回路１８１４は、また、グローバルＩ
／Ｏ線ＧＩＯ上の信号電位を増幅するためのｎチャネル
ＭＯＳトランジスタＴ１１７と、転送制御信号φＴＤＳ
に応答してオン状態となり、トランジスタＴ１１７で増
幅されたグローバルＩ／Ｏ線ＧＩＯ上の信号電位をノー
ドＮ１１０へ伝達するｎチャネルＭＯＳトランジスタＴ
１１６と、転送制御信号φＴＤＳに応答してノードＮ１
１０を電源電位ＶｃｃにプリチャージするｐチャネルＭ
ＯＳトランジスタＴ１１４と、電源ＶｃｃとノードＮ１
１０との間にトランジスタＴ１１４と並列に接続される
ｐチャネルＭＯＳトランジスタＴ１１５を含む。
【０１１４】トランジスタＴ１１０はそのゲートがノー
ドＮ１１０に接続され、トランジスタＴ１１５はそのゲ
ートがノードＮ１００に接続される。トランジスタＴ１
１０とトランジスタＴ１１５は差動増幅回路を構成す
る。ゲート回路１８１５は、ＳＲＡＭビット線ＳＢＬへ
データを転送するためのゲート回路１８１５ａと、ＳＲ
ＡＭビット線＊ＳＢＬへデータを転送するためのゲート
回路１８１５ｂを含む。ゲート回路１８１５ａは転送制
御信号φＴＤＳに応答してオン状態となり、ノードＮ１
００上の信号電位をＳＲＡＭビット線ＳＢＬへ伝達する
ｎチャネルＭＯＳトランジスタＴ１２０を含む。ゲート
回路１８１５ｂは、転送制御信号φＴＤＳに応答してオ
ン状態となり、ノードＮ１１０上の信号電位をＳＲＡＭ
ビット線＊ＳＢＬへ伝達するｎチャネルＭＯＳトランジ
スタＴ１２１含む。
【０１１５】ゲート回路１８１３は、内部データバス線
＊ＤＢＷ上の信号電位をグローバルＩ／Ｏ線＊ＧＩＯ上
へ伝達するためのゲート回路１８１３ａと、内部データ
バス線ＤＢＷ上の信号電位をグローバルＩ／Ｏ線ＧＩＯ
上へ伝達するためのゲート回路１８１３ｂを含む。ゲー
ト回路１８１３ａは、ＳＲＡＭコラムデコーダの出力Ｓ
ＡＹに応答してオン状態なるｎチャネルＭＯＳトランジ
スタＴ１３０と、ＤＲＡＭライトイネーブル信号ＡＷＤ
Ｅに応答してオン状態となるｎチャネルＭＯＳトランジ
スタＴ１３１を含む。トランジスタＴ１３１とトランジ
スタＴ１３０は内部書込みデータバス線＊ＤＢＷとグロ
ーバルＩ／Ｏ線＊ＧＩＯとの間に直列に接続される。ゲ
ート回路１８１３ｂは、ＳＲＡＭコラムデコーダの出力
ＳＡＹに応答してオン状態となるｎチャネルＭＯＳトラ
ンジスタＴ１３２と、ＳＲＡＭライトイネーブル信号Ａ
ＷＤＥに応答してオン状態となるｎチャネルＭＯＳトラ
ンジスタＴ１３３とを含む。トランジスタＴ１３２とト
ランジスタＴ１３３は内部データバス線ＤＢＷとグロー
バルＩ／Ｏ線ＧＩＯとの間に直列に接続される。次にこ
の双方向転送ゲート回路の動作について説明する。
【０１１６】まず、図３２を参照して、キャッシュミス
ライト動作時のデータ転送動作について説明する。キャ
ッシュミスライトでは、クロック信号Ｋの立上がりエッ
ジで、チップセレクト信号Ｅ＃、およびライトイネーブ
ルＷ＃がともに“Ｌ”となり、キャッシュヒット信号Ｃ
Ｈ＃が“Ｈ”（後に説明する）になる。これに応答し
て、ＤＲＡＭおよびＳＲＡＭがともに活性化される。こ
のときＳＲＡＭおよびＤＲＡＭに与えられるアドレスは
ＣＰＵから与えられるアドレスである。時刻ｔ１におい
て、ＤＲＡＭはプリチャージサイクルを完了し、メモリ
サイクルに入る。これに応答して、イコライズ信号φＥ
Ｑが不活性状態の“Ｌ”に立上がる。ＤＲＡＭにおいて
ＤＲＡＭワード線ＤＷＬが選択状態となるまでに、内部
データバス線ＤＢＷ上の信号電位が書込データに対応し
た値に確定する。
【０１１７】時刻ｔ２でＤＲＡＭワード線ＤＷＬが選択
状態とされ、ＤＲＡＭビット線対ＤＢＬ上の信号電位が
変化すると、時刻ｔ３および時刻ｔ４においてセンスア
ンプ活性化信号φＳＡＮおよび／φＳＡＰが活性化さ
れ、各ＤＲＡＭビット線対上の信号電位が読出されたメ
モリセルデータに対応した値となる。ＳＲＡＭにおいて
は、時刻ｔｓ１においてＳＲＡＭワード線ＳＷＬが選択
され、この選択ワード線ＳＷＬで接続されるメモリセル
のデータが対応のＳＲＡＭビット線ＳＢＬ（＊ＳＢＬ）
へ伝達される。ＳＲＡＭビット線ＳＢＬ（＊ＳＢＬ）上
の信号電位が確定すると、転送制御信号φＴＳＬが
“Ｈ”に立上がり、ゲート回路１８１０が開き、ＳＲＡ
Ｍビット線ＳＢＬ，＊ＳＢＬ上の信号電位をラッチ回路
１８１１へ伝達する。すなわち、図３１に示す回路構成
において、トランジスタＴ１００およびＴ１０１がオン
状態となり、トランジスタＴ１０２およびＴ１０３の一
方がオン状態となりかつ他方がオフ状態となり、このオ
ン状態のトランジスタ（Ｔ１０２またはＴ１０３）を介
して“Ｌ”の電位がラッチ回路１８１１へ伝達される。
ラッチ回路１８１１は、この与えられた“Ｌ”の信号電
位を対応のノードにラッチする。
【０１１８】ＤＲＡＭにおいては、このラッチ回路１８
１１によるデータラッチ動作と並行して、列選択線ＣＳ
Ｌの選択が行なわれ（時刻ｔ５）、これによりローカル
Ｉ／Ｏ線ＬＩＯ上の電位が確定する。次いでブロック選
択信号φＢＡにより、このローカルＩ／Ｏ線ＬＩＯ上の
電位がグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上へ伝達
される（時刻ｔ６）。グローバルＩ／Ｏ線ＧＩＯ（＊Ｇ
ＩＯ）上の信号電位が確定すると、ＤＲＡＭライトイネ
ーブル信号ＡＷＤＥが“Ｈ”に立上がる。このとき、Ｓ
ＲＡＭコラムデコーダからの出力信号ＳＡＹが活性状態
となり、１６ビットのうちの１つのグローバルＩ／Ｏ線
に対して設けられたゲート回路１８１３が開く。これに
より、データバス線ＤＢＷ，＊ＤＢＷ上に現われていた
書込データがゲート回路１８１３ｂおよび１８１３ａを
介してグローバルＩ／Ｏ線ＧＩＯおよび＊ＧＩＯ上へ伝
達される。
【０１１９】時刻ｔ７において、グローバルＩ／Ｏ線Ｇ
ＩＯ（＊ＧＩＯ）上の信号電位が書込データに対応した
値となると、時刻ｔ７′において転送制御信号φＴＤＳ
が“Ｈ”に立上がる。これに応答して、トランジスタＴ
１１１およびＴ１１４がオフ状態となり、ノードＮ１０
０およびＮ１１０のプリチャージを停止し、トランジス
タＴ１１０およびＴ１１５が、トランジスタＴ１１２お
よびＴ１１６を介して伝達されたグローバルＩ／Ｏ線Ｇ
ＩＯおよび＊ＧＩＯ上の信号電位を差動的に増幅する。
これによりノードＮ１００およびＮ１１０の信号電位
は、グローバルＩ／Ｏ線＊ＧＩＯおよびＧＩＯ上の信号
電位を反転した電位となる。たとえば、今、グローバル
Ｉ／Ｏ線ＧＩＯ上の信号電位が“Ｈ”、グローバルＩ／
Ｏ線＊ＧＩＯ上の信号電位が“Ｌ”の場合を考える。こ
のとき、トランジスタＴ１１７がオン状態、トランジス
タＴ１１３がオフ状態となり、ノードＮ１１０の電位が
“Ｌ”となり、ノードＮ１００の電位は“Ｈ”となる。
このノードＮ１１０の“Ｌ”の電位はトランジスタＴ１
１０をオン状態とし、ノードＮ１００の“Ｈ”の電位は
トランジスタＴ１１５をオフ状態とする。このトランジ
スタＴ１１０およびＴ１１５により、ノードＮ１００お
よびＮ１１０の信号電位が差動的に増幅されかつラッチ
される。
【０１２０】このアンプ回路１８１４における増幅動作
と並行して、転送制御信号φＴＤＳの“Ｈ”の立上がり
に応答してゲート回路１８１５ａおよび１８１５ｂが導
通状態となり、ノードＮ１００上の信号電位はＳＲＡＭ
ビット線ＳＢＬへ、ノードＮ１１０上の信号電位はＳＲ
ＡＭビット線＊ＳＢＬ上へ伝達される。このとき、転送
制御信号φＴＬＤは“Ｌ”に固定されているため、ゲー
ト回路１８１２ａおよび１８１２ｂは閉状態であり、ラ
ッチ回路１８１１でラッチされたデータはグローバルＩ
／Ｏ線ＧＩＯ，＊ＧＩＯへは伝達されない。一方、ＤＲ
ＡＭアレイにおいては、グローバルＩ／Ｏ線ＧＩＯ上に
伝達された書込データはローカルＩ／Ｏ線ＬＩＯ（＊Ｌ
ＩＯ）を介してＤＲＡＭビット線ＤＢＬ（＊ＤＢＬ）へ
伝達される。
【０１２１】時刻ｔ８においてＤＲＡＭのメモリサイク
ルが完了し、プリチャージ期間へ入り、時刻ｔ９におい
て次のサイクルを待つスタンバイ状態となる。ＳＲＡＭ
においては、時刻ｔｓ２においてＳＲＡＭワード線ＳＷ
Ｌの電位が“Ｌ”に立下がり、１つのサイクルが完了す
る。上述のように、キャッシュミスライト動作時におい
て、書込データをＤＲＡＭアレイの対応のメモリセルへ
書込み、この外部書込データにより変更されたデータを
ＳＲＡＭアレイへ伝達することにより、１つのデータ転
送サイクル完了後においてはＳＲＡＭのメモリセルへの
データの書込は完了しており、キャッシュミス時におい
ても高速でデータの書込を行なうことができる。上述の
データ転送動作（以下、高速コピーバックモードと称
す）の動作を模式的に図３３および図３４に示す。以
下、図３３および図３４を参照してこのキャッシュミス
ライト時の高速コピーバックモードによるデータ転送動
作について説明する。
【０１２２】ＣＰＵがデータＤ２をデータＤへ書換る要
求を発生した場合を考える。そのとき、ＳＲＡＭのＣＰ
Ｕがアクセス要求した領域にはデータＤ１′が格納され
ており、データＤ２はＤＲＡＭアレイに格納されている
場合を考える（図３３（Ａ））。このようなキャッシュ
ミスライトが発生した場合、まずＳＲＡＭにおいてはデ
ータＤ１′がラッチ（ラッチ回路１８１１）へ転送され
る。この転送動作と並行して、ＤＲＡＭにおいては、Ｃ
ＰＵからのアクセスに従ってデータＤ２を含むワード線
（ハッチング部分）の選択が行なわれ、この選択ワード
線に接続されるデータＤ２格納領域へ書込データＤが伝
達される（図３３（Ｂ））。これによりＤＲＡＭのデー
タＤ２はＤ２′に書換えられる。
【０１２３】次いで、このＤＲＡＭにおいて外部からの
書込データＤで書換えられたデータＤ２′がＳＲＡＭの
ＣＰＵがアクセス要求した領域へ転送される。これによ
り先にデータＤ１′を格納していたＳＲＡＭの領域はデ
ータＤ２′で書換えられる（図３４（Ａ））。これによ
りＳＲＡＭの、ＣＰＵがアクセス要求した領域にはデー
タＤ２で書換えられたデータが格納される。この転送完
了後、ＤＲＡＭはプリチャージ状態となる。ＳＲＡＭは
この状態においてアクセス可能である（図３４
（Ｂ））。次いで、このラッチに格納されたデータＤ
１′のＤＲＡＭの領域Ｄ１への転送が行なわれる。次に
このラッチにラッチされたデータＤ１′のＤＲＡＭアレ
イへの転送動作について説明する。
【０１２４】図３５はＳＲＡＭからＤＲＡＭのデータ転
送動作を示す信号波形図である。図３５において、まず
時刻ｔ１において、アレイアクセス要求がなされ、デー
タＤ１′を格納すべき領域を指定するアドレス（たとえ
ばタグメモリから出力される）が与えられる。次いで時
刻ｔ１から時刻ｔ６までは図３２で示す場合と同様にし
て、ＤＲＡＭワード線ＤＷＬの選択、選択ワード線に接
続されるメモリセルデータの検知増幅が行なわれ、ロー
カルＩ／Ｏ線およびグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩ
Ｏ）上のデータが確定する。時刻ｔ７において転送制御
信号φＴＬＤが発生され、図３０に示すゲート回路１８
１２が開状態となる。すなわち、図３１において、トラ
ンジスタＴ１０５およびＴ１０６がオン状態となり、ラ
ッチ回路１８１１でラッチされていたデータがグローバ
ルＩ／Ｏ線ＧＩＯおよび＊ＧＩＯ上へ伝達される。この
グローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上へ伝達された
データはローカルＩ／Ｏ線ＬＩＯ（＊ＬＩＯ）を介して
列選択線ＣＳＬで選択されたＤＲＡＭビット線ＤＢＬ
（＊ＤＢＬ）上へ伝達される。これにより、ＳＲＡＭに
おけるデータＤ１のＤＲＡＭへの転送動作が完了する。
【０１２５】ラッチ回路１８１１でラッチされていたデ
ータのＤＲＡＭへの転送動作（コピーバック動作）中
は、ＳＲＡＭへは任意にアクセスすることができる。す
なわち、このとき、ＤＲＡＭへ与えられるアドレスとＳ
ＲＡＭへ与えられるアドレスとはそれぞれ独立のアドレ
スであり（このコピーバック転送時においてＤＲＡＭに
おいては１６ビット×４ビットのデータの一括転送が行
なわれている）ため、ＳＲＡＭコラムデコーダはＳＲＡ
Ｍアドレス信号Ａｃに従って選択動作を行なうことがで
きる。このときゲート回路１８１５は転送制御信号φＴ
ＤＳが“Ｌ”のため、また、転送制御信号φＴＳＬも
“Ｌ”でありゲート回路１８１０が閉状態のため、ＤＲ
ＡＭアレイとＳＲＡＭアレイとは切離されており、ＳＲ
ＡＭアレイへ、このＤＲＡＭアレイへのデータ転送動作
の影響を何ら受けることなく独立にアクセスすることが
できる。
【０１２６】図３６はこのラッチ回路からＤＲＡＭへの
データ転送動作を模式的に示す図である。図３６（Ａ）
において、ラッチにはデータＤ１′が格納されている。
ＤＲＡＭにおいては、データＤ１を格納する領域を含む
ワード線（ハッチング領域）が外部アドレス（タグメモ
リ等から与えられる）に従って選択される。次いでこの
ラッチ回路にラッチされたデータＤ１′が、選択された
ワード線に含まれる領域Ｄ１へ転送され、この領域のデ
ータがＤ１′に変化する。これによりラッチ回路からＤ
ＲＡＭのデータ転送が完了する。次に、キャッシュミス
リード時の動作について説明する。このキャッシュミス
リード時の動作は、ＤＲＡＭライトイネーブル信号ＡＷ
ＤＥが“Ｌ”状態にありゲート回路１８１３が閉状態に
あることを除いて、先に示したキャッシュミスライト時
の動作と同様である。すなわち、この場合、図３７の動
作波形図に示すように、まずＳＲＡＭアレイおよびＤＲ
ＡＭアレイにおいてワード線ＳＷＬおよびＤＷＬの選択
が行なわれ、ＳＲＡＭアレイのデータをラッチ回路１８
１１でラッチするとともに、ＤＲＡＭアレイからのデー
タが時刻ｔ７でＳＲＡＭビット線ＳＢＬ（＊ＳＢＬ）へ
伝達される。この時刻ｔ７におけるＳＲＡＭへのデータ
転送後は、ＳＲＡＭにおいてはプリチャージ動作は必要
とされないため、この転送データをすぐに読出すことが
できる。したがって、キャッシュミス時においてデータ
書込動作およびデータ読出動作を同一のサイクルタイム
で実行することができる。ラッチ回路１８１１からＤＲ
ＡＭへのデータ転送動作は先に示したキャッシュミスラ
イト時の動作（図３５および図３６参照）と同様であ
る。
【０１２７】今、ＣＰＵからのアドレスが指定するＳＲ
ＡＭアレイの領域にはデータＤ１′が格納されており、
ＣＰＵはデータＤ２を要求している状態を考える。この
とき、ＤＲＡＭおよびＳＲＡＭは今スタンバイ状態にあ
る（図３８（Ａ））。このようなキャッシュミスが生じ
た場合、まず、ＳＲＡＭにおいて、ＳＲＡＭワード線の
選択が行なわれ、データＤ１′がラッチ（ラッチ回路１
８１１）へ転送される。このラッチ動作と並行して、Ｄ
ＲＡＭにおいては、ＣＰＵからのアドレスに従ってデー
タＤ２を含むワード線（ハッチング部分）の選択が行な
われる（図３８（Ｂ））。次いで、このＤＲＡＭの選択
ワード線に含まれるデータＤ２が、ＳＲＡＭへアンプ回
路１８１４およびゲート回路１８１５を介して、ＳＲＡ
Ｍの先にデータＤ１′を格納していた領域へ伝達され
る。ラッチ回路１８１１はこのデータＤ１′のラッチ状
態にある。ＳＲＡＭにおいては、ＤＲＡＭから転送され
たデータＤ２をすぐに読出すことができる（図３９
（Ａ））。
【０１２８】ＤＲＡＭからＳＲＡＭへのデータ転送後、
ＤＲＡＭは、データＤ１をデータＤ１′で置換えるため
に、一旦プリチャージ状態へ移行する。データＤ１を格
納する領域はＳＲＡＭに格納されていたデータＤ１′が
格納されるべき領域である（図３９（Ｂ））。ＤＲＡＭ
においてプリチャージ完了後、データＤ１を含むワード
線（ハッチング領域）の選択が行なわれる（図４０
（Ａ））。このワード線選択サイクル（アレイアクティ
ブサイクル）中においては、ＳＲＡＭへは外部からアク
セスすることができる。このＤＲＡＭの選択されたワー
ド線に含まれるデータＤ１を格納する領域に、ラッチ
（ラッチ回路１８１１）にラッチされていたデータＤ
１′が転送される。これにより、ＤＲＡＭ内のデータＤ
１がＳＲＡＭに先に格納されていたデータＤ１′で書換
えられる（図４０（Ｂ））。
【０１２９】外部から与えられるアドレスとしては、Ｄ
ＲＡＭにおいては、ＳＲＡＭへのデータ転送時における
ワード線の選択時はＣＰＵからのアドレスであり、ラッ
チ回路からのデータを受ける時のワード線選択時には外
部のたとえばタグメモリからのアドレスとなる。図４１
は、この発明のさらに他の実施例である双方向データ転
送装置の構成を概略的に示す図である。図４１において
は、図３０と同様、双方向データ転送装置における１ビ
ットデータの転送に関連する双方向転送ゲート回路が示
される。図４１において、図３０に示す回路の部分と対
応する部分には同一の参照番号が付される。図４１を参
照して、双方向データ転送回路は、図３０に示す双方向
データ転送回路の構成に加えて、ＳＲＡＭビット線対Ｓ
ＢＬ，＊ＳＢＬと内部書込データ伝達線ＤＢＷ，＊ＤＢ
Ｗとの間に設けられるゲート回路１８１７を含む。この
ゲート回路１８１７は、ＳＲＡＭコラムデコーダの出力
ＳＡＹとＳＲＡＭライトイネーブル信号ＳＷＤＥに応答
して開状態となる。ＳＲＡＭライトイネーブル信号ＳＷ
ＤＥは、ＳＲＡＭへのデータ書込時に発生される信号で
あり、キャッシュヒット時およびキャッシュミス時いず
れにおいてもライトイネーブル信号Ｗ＃が“Ｌ”のアク
ティブ状態の場合に発生される。
【０１３０】図４２は、図４１に示す双方向転送ゲート
回路の具体的構成の一例を示す図である。図４２におい
て、ゲート回路１８１７は、内部書込データバス線ＤＢ
Ｗ上の書込データをＳＲＡＭビット線ＳＢＬへ伝達する
ためのゲート回路１８１７ａと、書込データバス線＊Ｄ
ＢＷ上の書込データをＳＲＡＭビット線＊ＳＢＬへ伝達
するためのゲート回路１８１７ｂを含む。ゲート回路１
８１７ａは、ＳＲＡＭコラムデコーダの出力ＳＡＹに応
答してオン状態となるｎチャネルＭＯＳトランジスタＴ
１４１と、ＳＲＡＭライトイネーブル信号ＳＷＤＥに応
答してオン状態となるｎチャネルＭＯＳトランジスタＴ
１４０を含む。ゲート回路１８１７ｂは、ＳＲＡＭコラ
ムデコーダの出力ＳＡＹに応答してオン状態となるｎチ
ャネルＭＯＳトランジスタＴ１４３と、ＳＲＡＭライト
イネーブル信号ＳＷＤＥに応答してオン状態となるｎチ
ャネルＭＯＳトランジスタＴ１４２を含む。ゲート回路
１８１７ａおよび１８１７ｂはともに、ＳＲＡＭコラム
デコーダの出力ＳＡＹおよびＳＲＡＭライトイネーブル
信号ＳＷＤＥが活性状態の“Ｈ”となったときに内部デ
ータバス線ＤＢＷおよび＊ＤＢＷ上のデータをＳＲＡＭ
ビット線ＳＢＬ，＊ＳＢＬ上へ伝達する。他の回路構成
は図３１に示す回路構成と同様である。次に、キャッシ
ュミスライト時におけるＤＲＡＭからＳＲＡＭへのデー
タ転送動作についてその動作波形図である図４３を参照
して説明する。
【０１３１】時刻ｔ７までは、図３０および図３１に示
す双方向転送ゲート回路の場合と同様の動作が行なわれ
ており、ＳＲＡＭからのデータはラッチ回路１８１１に
ラッチされており、またＤＲＡＭアレイからのメモリセ
ルデータはグローバルＩ／Ｏ線ＧＩＯ（＊ＧＩＯ）上へ
伝達されている。時刻ｔ７において、転送制御信号φＴ
ＤＳが“Ｈ”に立上がると、アンプ回路１８１４および
ゲート回路１８１５が動作し、グローバルＩ／Ｏ線ＧＩ
Ｏ，＊ＧＩＯ上の信号電位を増幅してＳＲＡＭビット線
対ＳＢＬ，＊ＳＢＬ上へ伝達する。この転送動作と並行
して、ＤＲＡＭライトイネーブル信号ＡＷＤＥが“Ｈ”
に立上がり、ゲート回路１８１６が開状態となり、書込
データ線ＤＢＷ，＊ＤＢＷ上の書込データがグローバル
Ｉ／Ｏ線ＧＩＯ，＊ＧＩＯ上へ伝達される。これによ
り、書込データのＤＲＡＭアレイ内の選択されたメモリ
セルへの書込が行なわれる。
【０１３２】この転送制御信号φＴＤＳによるＤＲＡＭ
からＳＲＡＭへのデータ転送動作と並行してＳＲＡＭラ
イトイネーブル信号ＳＷＤＥが“Ｈ”に立上がり、ゲー
ト回路１８１７（１８１７ａ，１８１７ｂ）が開状態と
なり、書込データバス線ＤＢＷ，＊ＤＢＷ上の書込デー
タをＳＲＡＭビット線ＳＢＬ，＊ＳＢＬ上へ伝達する。
これにより、ＳＲＡＭビット線ＳＢＬ，＊ＳＢＬ上の信
号電位が書込データの値に対応する信号電位に確定す
る。ここで、ＤＲＡＭライトイネーブル信号ＡＷＤＥと
ＳＲＡＭライトイネーブル信号ＳＷＤＥの発生タイミン
グは、転送制御信号φＴＤＳが発生され、ＤＲＡＭから
ＳＲＡＭへのデータ転送動作が開始された後の時点であ
れば任意の時点でよい。
【０１３３】この図４１および図４２に示す双方向転送
ゲート回路の構成によれば、内部書込データバス線上の
書込データが直接ゲート回路１８１７を介してＳＲＡＭ
ビット線ＳＢＬ，＊ＳＢＬへ伝達されている。したがっ
て、内部データバス線ＤＢＷ，＊ＤＢＷからＤＲＡＭへ
書込データを転送し、かつこのＤＲＡＭからＳＲＡＭへ
書込データを伝達する経路でＳＲＡＭのデータを書換え
るとき、ＤＲＡＭのアクセス時間が相対的に短くなった
場合、このような経路で書込データを伝達するのに時間
的余裕が少なくなり、確実に書込データで書換えられた
データをＳＲＡＭへ伝達することができなくなる恐れが
生じる。このような場合、ゲート回路１８１７を用いて
内部書込データバス線ＤＢＷ，＊ＤＢＷから直接ＳＲＡ
Ｍビット線ＳＢＬ，＊ＳＢＬへデータを伝達する構成と
することにより確実に書込データで書換えられたデータ
をＳＲＡＭへ伝達することができる。
【０１３４】図４４および図４５は、図４１および図４
２に示す双方向転送ゲート回路のＤＲＡＭからＳＲＡＭ
へのデータ転送動作を模式的に示す図である。以下、こ
のデータ転送動作について図４４および図４５を参照し
て簡単に説明する。まず図３３（Ａ）と同様に、ＣＰＵ
はデータＤ２に対し書込を行ないたい場合を考える。こ
のとき、ＤＲＡＭおよびＳＲＡＭはともにプリチャージ
状態にある（図４４（Ａ））。図４４（Ｂ）において、
ＤＲＡＭにおいてデータＤ２を含むワード線（ハッチン
グ領域）が選択される。ＳＲＡＭにおいては、データＤ
１′を含む領域のデータがラッチへ伝達される。このデ
ータＤ１′は書換を受けるべきではないデータであり、
ＤＲＡＭのデータＤ１格納領域へ転送されるべきデータ
である。
【０１３５】図４５（Ａ）において、ＤＲＡＭのデータ
Ｄ２のＳＲＡＭの対応のメモリセルへの転送動作中に、
書込データＤがこのＤＲＡＭのデータＤ２格納領域へ転
送されかつＳＲＡＭのデータＤ１格納領域へ転送され
る。それにより、ＤＲＡＭおよびＳＲＡＭのデータＤ２
はともに書込データＤで書換えられたデータＤ２′とな
る。すなわち、ＤＲＡＭからＳＲＡＭへのデータ転送に
並行して書込データＤのＳＲＡＭへの書込を行なうとと
もにＤＲＡＭへのデータ書込を行なう。図４５（Ｂ）に
おいて、ＤＲＡＭにおいて、ラッチされたデータＤ１′
をデータＤ１を格納する領域へ転送するためにＤＲＡＭ
はプリチャージ状態に復帰する。この状態においては、
ＳＲＡＭへはＣＰＵはアクセスすることができる。ラッ
チ（ラッチ回路１８１１）にラッチされたデータＤ１′
のＤＲＡＭのデータＤ１の格納領域への転送動作は先に
図３６を参照して説明した場合と同様であり、その説明
は繰返さない。
【０１３６】また、この図４１および図４２に示す双方
向データ転送回路において、キャッシュミスライト動作
時においては、ゲート回路１８１６および１８１７はと
もに閉状態となるため、先に図３０および図３１に示し
た双方向転送ゲート回路を参照して説明したデータ転送
動作と同様に、図３８ないし図４０に模式的に示すデー
タ転送動作が行なわれるだけであり、その説明は繰返さ
ない。上述のようなゲート回路１８１７を設けることに
より、ＤＲＡＭのデータを書込データＤで書換えた後に
ＳＲＡＭへ転送する時間的余裕がなくなった場合におい
ても、ＳＲＡＭのデータは書込データＤで確実に書換え
られる。なお上述の双方向データ転送装置を用いれば、
いわゆる「ライトスルーモード」に対応することができ
る。ライトスルーモードはキャッシュアクセス時におい
て、ＳＲＡＭへ書込まれたデータをその時点でＤＲＡＭ
の対応のメモリセルへも書込む動作モードである。すな
わち、ＳＲＡＭにデータが存在する場合のキャッシュヒ
ット時において、上述のキャッシュミスライト動作を実
行すればライトスルーが行なわれる。またキャッシュ内
にデータが存在しないキャッシュミスライト動作時にお
いては、そのまま先のキャッシュミスライト動作を実行
してＤＲＡＭアレイへデータの直接書込を行なえばよ
い。
【０１３７】また、ＤＲＡＭへ直接アクセスする場合に
は、ＤＲＡＭライトイネーブル信号ＡＷＤＥのみを活性
化すればＤＲＡＭへデータを直接書込むことができる。
またキャッシュヒット時においてＳＲＡＭへのみデータ
を書込むとき、ライトスルーモードを実行する必要がな
い場合においては、このＳＲＡＭライトイネーブル信号
ＳＷＤＥのみが活性状態となる。この図３０および図３
１または図４１および図４２に示すデータ転送装置を用
いてデータ転送を行なえば、ＤＲＡＭにおいては、プリ
チャージ期間がラッチデータを受けるために１回必要と
されているだけであり、高速でＳＲＡＭとＤＲＡＭとの
間でデータ転送を行なうことができる。また、従来のコ
ピーバックおよびブロック転送モードサイクルにおいて
は、ブロック転送が行なわれた後にしかＳＲＡＭへはア
クセスすることができなかった。この高速コピーバック
モードを用いれば、最初のデータ転送サイクルにおいて
ＤＲＡＭからＳＲＡＭへのデータ転送が行なわれ、従来
のブロック転送が最初に行なわれている。このため、Ｓ
ＲＡＭへデータ転送後直接ＳＲＡＭへアクセスすること
ができ、より高速で動作するキャッシュ内蔵半導体記憶
装置を実現することができる。
【０１３８】また、この双方向データ転送装置において
は、ＳＲＡＭへはデータ転送と並行してデータの書換が
行なわれているため、キャッシュミスリード時の動作お
よびキャッシュミスライト動作を同一のサイクルタイム
で実行することができる。この高速コピーバックモード
は、キャッシュ内蔵の半導体記憶装置においてキャッシ
ュミス時においてＳＲＡＭアレイとＤＲＡＭアレイとの
間でデータ転送に適用された場合を一例として説明され
ている。しかしながら、通常のＳＲＡＭアレイとＤＲＡ
Ｍアレイのような２つのメモリセル間でデータを相互に
転送する場合においても同様に高速でデータの交換を行
なうことが可能となり、データ転送効率を大幅に改善す
ることができる。すなわち、この双方向データ転送装置
は、図１等に示すキャッシュ内蔵半導体記憶装置のみな
らず、一般の高速メモリと大容量メモリとを備える半導
体記憶装置における高速メモリと大容量メモリとの間の
データ転送装置として適用することができる。
【０１３９】「アドレスの分配」図４６は、ＤＲＡＭと
ＳＲＡＭへのアドレスの接続態様の一例を示す図であ
る。この図４６に示す構成においては、ＤＲＡＭアレイ
へのアクセスは、ＳＲＡＭアレイのビット線対ＳＢＬま
たは双方向転送ゲート回路を介して行なわれる。この構
成の場合、ＳＲＡＭコラムデコーダ２２からの列選択信
号ＣＤは、ＤＲＡＭアレイの列選択信号とＳＲＡＭアレ
イの列選択信号とを与える構成となる。図４６におい
て、ＤＲＡＭアドレスバッファ２５２ａは、外部からの
ＤＲＡＭ用アドレスＡａ０〜Ａａ９を受け、内部アドレ
スｉｎｔ．Ａａを発生する。ＤＲＡＭローデコーダ１４
は、この内部アドレスｉｎｔ．Ａａのうち内部行アドレ
スをデコードし、ＤＲＡＭアレイからワード線を選択す
るワード線駆動信号ＤＷＬを発生する。ＤＲＡＭコラム
デコーダ１５は、ＤＲＡＭアドレスバッファ２５２ａか
らの内部列アドレスの一部を受け、ＤＲＡＭアレイから
列選択線を選択する信号ＣＳＬを発生する。このＤＲＡ
Ｍアドレスバッファ２５２ａからの内部列アドレスの残
りの一部はバッファ２９へ与えられる。バッファ２９
は、ＳＲＡＭバッファ２５２ｂからの内部列アドレスを
受けてＳＲＡＭコラムデコーダ２２へ伝達する。後に詳
細に説明するが、ＤＲＡＭアレイへのアクセス時におい
ては、ＳＲＡＭバッファ２５２ｂからはＳＲＡＭアレイ
の列選択用内部列アドレスが発生されない。この場合、
バッファ２９はＤＲＡＭアドレスバッファ２５２ａから
の内部列アドレスを受けてＳＲＡＭコラムデコーダ２２
へ伝達する。
【０１４０】ＳＲＡＭローデコーダ２１は、ＳＲＡＭバ
ッファ２５２ｂからの内部行アドレスを受け、ＳＲＡＭ
アレイから１行を選択するＳＲＡＭワード線駆動信号Ｓ
ＷＬを発生する。この図４６に示す構成に従えば、先に
図３１および図４２に示した双方向転送ゲート回路へ与
えられるコラムデコーダ出力ＳＡＹはＳＲＡＭデコーダ
出力ＣＤとなる。また、この図４６に示す構成に従え
ば、図１２に示すデータ入出力の構成においては、列選
択信号ＤＹｉ，ＤＹｊとＳＲＡＭ列選択信号ＳＹＬｉ，
ＳＹＬｊとは等価なものとなる。図４７は、アドレス入
出力部の他の構成例を示す図である。図４７に示す構成
においては、図４６に示すバッファ２９に代えてキャッ
シュヒット指示信号ＣＨとＤＲＡＭアレイアクセス指示
信号ＣＩとに応答してＤＲＡＭアドレスバッファ２５２
ａからの内部列アドレスとＳＲＡＭアドレスバッファ２
５２ｂからの内部列アドレスのいずれか一方を通過させ
るマルチプレクサ３０が設けられる。キャッシュ信号Ｃ
ＨおよびＤＲＡＭアレイアクセス指示信号ＣＩは後に詳
細に説明する。簡単に述べると、キャッシュヒット指示
信号ＣＨが発生された場合、ＳＲＡＭアレイへのアクセ
スが許可され、ＤＲＡＭへのアクセスによるデータの書
込み／読出しが禁止される。ＤＲＡＭアレイアクセス指
示信号（キャッシュアクセス禁止信号）ＣＩが発生され
た場合、ＤＲＡＭアレイのメモリセルへのアクセスによ
るデータの書込み／読出しが許可される。
【０１４１】したがってマルチプレクサ３０は、信号Ｃ
Ｈが発生された場合、ＳＲＡＭアドレスバッファ２５２
ｂからの内部列アドレスを選択してＳＲＡＭコラムデコ
ーダ２２へ伝達する。またマルチプレクサ３０は、ＤＲ
ＡＭアレイアクセス指示信号ＣＩが発生された場合、Ｄ
ＲＡＭアドレスバッファ２５２ａからの内部列アドレス
を選択してＳＲＡＭコラムデコーダ２２へ伝達する。こ
の図４７に示す構成においても、ＳＲＡＭコラムデコー
ダ２２はＤＲＡＭアレイの列選択とＳＲＡＭアレイの列
選択との両者に用いられる構成となる。この図４６およ
び図４７に示すアドレスを振分ける構成は単なる一例で
あり、それぞれ独立にＤＲＡＭアレイの内部列アドレス
のデコードおよびＳＲＡＭアレイの内部列アドレスのデ
コードが行なわれる構成であってもよい。
【０１４２】図４８は、内部データ伝達線対とＳＲＡＭ
アレイとの接続形態の他の構成例を示す図である。図１
２に示す構成においては、ＳＲＡＭセンスアンプＳＳＡ
が各ＳＲＡＭビット線対ＳＢＬに対して設けられてい
る。この図４８に示す構成においてはＳＲＡＭセンスア
ンプＳＳＡは複数のＳＲＡＭビット線対ＳＢＬ，＊ＳＢ
Ｌに対して１個設けられる。各ＳＲＡＭビット線対ＳＢ
Ｌ，＊ＳＢＬに対しては選択ゲート回路３０２が設けら
れる。この選択ゲート回路３０２へ列選択信号ＣＤが与
えられる。この列選択信号ＣＤは図４６および４７に示
すＳＲＡＭコラムデコーダからの列選択信号が与えられ
る。内部データ線対は書込みデータを伝達するための内
部書込みデータ線２５１ａ′と読出しデータを出力バッ
ファ回路へ伝達するための読出しデータ伝達線２５１
ｂ′を含む。この内部書込みデータ伝達線２５１ａ′は
相補データ線対ＤＢＷ，＊ＤＢＷを含む。この内部デー
タ線ＤＢＷ，＊ＤＢＷには入力バッファ回路からの相補
なデータが伝達される。この内部書込みデータ線２５１
ａ′は書込み回路３０３へ接続される。
【０１４３】書込み回路３０３は、交差接続されたｎチ
ャネルＭＯＳトランジスタＴ３０１，Ｔ３０２，Ｔ３０
３，Ｔ３０４を含む。トランジスタＴ３０２およびＴ３
０３のゲートが内部データ線ＤＢＷに接続される。トラ
ンジスタＴ３０１およびＴ３０４のゲートが内部データ
線＊ＤＢＷに接続される。書込み回路３０３からの相補
書込みデータがデータ線ＤＢＷａ，＊ＤＢＷを介して各
選択ゲート回路３０２へ伝達される。トランジスタＴ３
０１およびＴ３０２はオン状態のとき電源電位Ｖｃｃを
伝達する。トランジスタＴ３０３およびＴ３０４はオン
状態のとき接地電位Ｖｓｓを伝達する。たとえば、内部
データ線ＤＢＷに“Ｈ”のデータが伝達された場合を考
える。このとき内部データ線＊ＤＢＷには“Ｌ”のデー
タが伝達される。トランジスタＴ３０２およびＴ３０３
がオン状態となる。したがって、書込み回路３０３から
はトランジスタＴ３０２を介して“Ｈ”のデータが内部
データ線ＤＢＷａへ伝達され、他方の内部データ線＊Ｄ
ＢＷａへはトランジスタＴ３０３を介して“Ｌ”のデー
タが伝達される。
【０１４４】データ読出し時においては、入力バッファ
回路からこの内部書込みデータ線ＤＢＷ，＊ＤＢＷへと
もに“Ｌ”のデータが伝達されることにより、書込み回
路３０３の出力はハイインピーダンス状態となる。この
とき、センスアンプＳＳＡが活性化され、選択された選
択ゲート回路３０２を介して内部データ線ＤＢＷａ，＊
ＤＢＷａへ伝達されたデータがセンスアンプＳＳＡで増
幅された後出力バッファ回路へ内部読出しデータ伝達線
２５１ｂ′を介して伝達される。この図４８に示すよう
に、内部データ線２５１として書込みデータ伝達線２５
１ａ′と読出しデータ伝達線２５１ｂ′とを別々に設け
ることにより、データ書込み／読出しを共通の内部デー
タバスを介して行なう構成に比べて、入出力回路のレイ
アウトの設計が容易となる。
【０１４５】「リフレッシュ動作」ＤＲＡＭアレイは、
ダイナミック型メモリセルを構成要素としており、周期
的または所定の期間内でその記憶データをリフレッシュ
する必要がある。次にこのキャッシュ内蔵半導体記憶装
置のリフレッシュ動作について説明する。図１を参照し
て、外部からリフレッシュ指示信号ＲＥＦ＃が与えられ
る。この半導体記憶装置は、外部からのリフレッシュ指
示信号ＲＥＦ＃が内部クロックＫの立上がり時点で
“Ｌ”の活性状態と設定された場合に内部で自動的にリ
フレッシュを行なう。図１において、リフレッシュを行
なうための回路２９０は、制御クロックバッファ２５０
からの内部リフレッシュ指示信号ＲＥＦに応答して、オ
ートリフレッシュが指定されたことを検出するオートリ
フレッシュモード検出回路２９１と、このオートリフレ
ッシュモード検出回路２９１からのリフレッシュ要求に
応答して各種制御信号を発生してカウンタ２９３および
マルチプレクサ回路２５８へ与えるリフレッシュ制御回
路２９２を含む。カウンタ回路２９３は、リフレッシュ
制御回路２９２からのリフレッシュ指示信号に応答して
そこに格納されているカウント値を、リフレッシュされ
るべき行を示すリフレッシュ行アドレスとしてマルチプ
レクサ回路２５８へ与える。
【０１４６】マルチプレクサ回路２５８は、リフレッシ
ュ制御回路２９２からの切換制御信号ＭＵＸに応答して
カウンタ回路２９３からのリフレッシュ行アドレスを選
択してＤＲＡＭローデコーダ１０２へ与える。この内部
リフレッシュ指示信号ＲＥＦはまたＤＲＡＭアレイ駆動
回路２６０へも与えられる。ＤＲＡＭアレイ駆動回路２
５０は内部リフレッシュ指示信号ＲＥＦが与えられたと
き活性状態となり、ＤＲＡＭアレイ１０１における行選
択に関連する動作を実行する。リフレッシュ制御回路２
９２は、リフレッシュ指示信号ＲＥＦが与えられるたび
ごとにリフレッシュ完了時にカウンタ回路２９３のカウ
ント値を１増分する。またリフレッシュ制御回路２９２
は、リフレッシュ完了時には切換制御信号ＭＵＸを不活
性状態とし、マルチプレクサ回路２５８は、これにより
アドレスバッファ回路２５２からの内部ＤＲＡＭ用の内
部アドレスｉｎｔ−Ａａを選択してＤＲＡＭローデコー
ダ１０２へ伝達する。
【０１４７】このとき、転送ゲート制御回路２６２へ、
内部リフレッシュ指示信号ＲＥＦが与えられ、この内部
リフレッシュ指示信号ＲＥＦが与えられたとき、転送ゲ
ート制御回路２６２は不活性状態とされる構成であって
もよい。外部からリフレッシュ指示信号ＲＥＦ＃が与え
られるため、そのとき、アレイアクセス指示信号ＣＩが
発生されないように外部仕様で設定しておけば、転送ゲ
ート制御回路２６２は、リフレッシュ指示信号ＲＥＦを
特に受ける必要はない。しかしながら、ＤＲＡＭアレイ
におけるリフレッシュが実行されている場合には確実に
ＳＲＡＭアレイとＤＲＡＭアレイと電気的に分離する必
要がある。内部リフレッシュ指示信号ＲＥＦに応答して
転送ゲート制御回路２６２がディスエーブル状態とされ
る構成を設けておけばリフレッシュ動作時において、Ｓ
ＲＡＭアレイとＤＲＡＭアレイとは確実に電気的に分離
されることになり、ＳＲＡＭアレイへ外部からアクセス
することが可能となる。
【０１４８】このような転送ゲート制御回路２６２の構
成としては、キャッシュヒット信号ＣＨおよびリフレッ
シュ指示信号ＲＥＦのいずれか一方が活性状態となった
ときには転送ゲート制御回路２６２をディスエーブル状
態とする構成を設ければよい。より好ましくは、このチ
ップイネーブル信号Ｅが不活性状態にあるか、またはキ
ャッシュヒット信号ＣＨおよびリフレッシュ指示信号Ｒ
Ｆのいずれかが活性状態にあるときに選択ゲート制御回
路２６２がディスエーブル状態とされるゲート回路を設
ければよい。それ以外の場合には、制御信号ＣＩおよび
Ｗに従って所定のタイミングで転送制御信号φＴＤＳお
よびφＴＳＤが発生される。図５０は、図１に示すＤＲ
ＡＭアレイ駆動回路２６０の機能的構成を示す図であ
る。ＤＲＡＭアレイ駆動回路２６０は、ＤＲＡＭアレイ
の行選択に関連する回路を駆動する行選択系駆動回路２
６０ａとＤＲＡＭアレイ１の列選択に関連する回路を駆
動する列選択系駆動回路２６０ｂを含む。行選択系駆動
回路２６０ａは、内部制御信号Ｅ，ＣＨ，ＣＩおよびＲ
ＥＦに応答して各種制御信号φＥＱ、／φＳＡＰＥ、φ
ＳＡＮＥ、およびＤＷＬをそれぞれ所定のタイミングで
発生する。このとき、内部制御信号ｉｎｔ．＊ＲＡＳが
発生されてもよい。列選択系駆動回路２６０ｂは、制御
信号Ｅ，ＣＨ，ＣＩおよびＲＥＦに応答して所定のタイ
ミングでＤＲＡＭコラムデコーダ１５を駆動するための
信号ＣＤＡ（内部制御信号ｉｎｔ．＊ＣＡＳに対応）を
発生する。
【０１４９】この列選択系駆動回路２６０ｂは、行選択
系駆動回路２６０ａが活性状態となったときにリフレッ
シュ指示信号ＲＥＦが不活性状態にあれば、所定のタイ
ミングでコラムデコーダ活性化信号ＣＤＡを発生する。
列選択系駆動回路２６０ｂは、リフレッシュ指示信号Ｒ
ＥＦが活性状態となった場合にはディスエーブル状態と
される。これによりＤＲＡＭにおける列選択動作が禁止
される。この構成により、内部リフレッシュ指示信号Ｒ
ＥＦが活性状態となったとき、ＤＲＡＭアレイにおける
リフレッシュ動作をＳＲＡＭアレイの動作と独立して実
行することができる。またこの図１に示すオートリフレ
ッシュモード検出回路２９１、リフレッシュ制御回路２
９２およびカウンタ回路２９３はリフレッシュ指示信号
ＲＥＦに応答して動作しており、コマンドレジスタ２７
０とはその動作が独立である。このため、コマンドレジ
スタ２７０へのコマンドモード設定と並行してＤＲＡＭ
アレイ１０１のリフレッシュを行なうことができる。す
なわち、コマンドレジスタ２７０はコマンドデータＣＭ
を発生してデータ入出力制御回路２７２および入出力バ
ッファ＋出力レジスタブロック２７４へ与えるだけであ
り、その保持データはＤＲＡＭアレイ１０１におけるメ
モリセル選択動作に対し何ら影響を及ぼさないからであ
る。
【０１５０】コマンドレジスタ２７０へのデータ設定
は、後にタイミング図を用いて詳細に説明するように、
外部クロック信号Ｋの１サイクルで完了する。一方、Ｄ
ＲＡＭアレイにおけるリフレッシュ動作はｎサイクル必
要とされる。これは、ＤＲＡＭ１００の動作速度はクロ
ックＫの速度よりも遅いからである。したがって、この
場合、１クロックサイクルが単純に言えば効果的に利用
されるだけである。しかしながら、外部クロックＫが、
その動作モードに従って周期が遅くされるような場合、
その周期がＤＲＡＭ１００の１メモリサイクルと同等で
あれば、コマンドレジスタ２７０へのデータ設定とＤＲ
ＡＭアレイ１０１のリフレッシュとを並行して行なうこ
とが可能となる。このような外部クロックＫの周期の変
更は、たとえばＤＲＡＭがスタンバイ状態にあるときお
よびこの記憶装置が高速動作を要求されずむしろ低消費
電力性を要求されるような場合に行なわれる。クロック
Ｋの周期を長くすることにより半導体記憶装置の動作速
度を低下させれば、動作速度の低下に応じて消費電流の
低減が得られる。この外部クロックＫの周期を長くする
のは、ＤＲＡＭのみへのアクセスが行なわれているとき
において行なわれてもよい。
【０１５１】上述のような構成をとることにより以下の
特徴を備えるＣＤＲＡＭを実現することができる。 （１） 本発明によるＣＤＲＡＭは、メインメモリとし
てのＤＲＡＭメモリアレイとキャッシュメモリとしての
ＳＲＡＭアレイとを１チップ上に集積し、かつこの両メ
モリ間を内部共通データバスと異なるデータ転送専用の
内部バスを介して連結している。これによりＤＲＡＭア
レイとＳＲＡＭアレイ（キャッシュ）との間のブロック
転送が１クロックサイクルで完了する。なお以下の説明
において単にアレイと称したときはＤＲＡＭアレイを示
すものとする。これにより従来の標準ＤＲＡＭと標準Ｓ
ＲＡＭを用いたキャッシュメモリシステムに比べて大幅
にシステムの性能の向上を図ることができる。
【０１５２】（２） ＤＲＡＭメモリアレイとＳＲＡＭ
アレイとはそれぞれ別々のアドレスによりアクセス可能
である。そのためダイレクトマッピング方式、セットア
ソシアティブ方式およびフルアソシアティブ方式など多
様なマッピング方式に対応することができる。 （３） このＣＤＲＡＭは外部クロックＫを用いて同期
動作している。したがって、アドレス変化検出回路を用
いて内部クロック信号を発生する方式などに比べてアド
レスのスキューなどに起因するサイクルタイムの遅延を
防止することができ、正確な制御を実行することができ
る。 （４） アレイアドレス（ＤＲＡＭ用のアドレス）Ａａ
０〜Ａａ９とキャッシュアドレス（ＳＲＡＭ用のアドレ
ス）Ａｃ０〜Ａｃ１１、データ入出力Ｄ０〜Ｄ３または
ＤＱ０〜ＤＱ３、ライトイネーブル信号Ｗ＃、キャッシ
ュヒット信号ＣＨ＃、チップセレクト信号Ｅ＃、リフレ
ッシュ信号ＲＥＦ＃、キャッシュ禁止信号ＣＩ＃、コマ
ンドレジスタ信号ＣＲ＃などの外部から与えられる信号
（またはデータ）はすべて外部クロックＫの立上がりエ
ッジで取込まれる。
【０１５３】（５） アレイアドレスはマルチプレクス
方式で取込まれるため、このアレイアドレスのためのピ
ン数を削減することができ、ＣＤＲＡＭの実装密度を高
めることができる。 （６） アレイとキャッシュのアドレスは独立してお
り、キャッシュヒット時にはキャッシュに対するアクセ
スのみが行なわれ、高速なキャッシュヒットアクセスを
実現することがてきる。 （７） 外部クロックＫのタイミングに無関係に出力イ
ネーブル信号Ｇ＃により任意のタイミングでデータを読
出すことができ、これによりシステムにおいて非同期的
なバス制御を実行することができる。またラッチ出力方
式においては、無効データが出力されるタイミングで前
のサイクルで指定されたアドレスの出力データがその間
出力される。これにより無効データは何ら出力されるこ
とがなく、常に有効な出力データのみが得られる。この
ラッチ出力モードではＣＰＵが出力データを取込むのに
十分な期間をとることができる。
【０１５４】（９） データの書込み動作は、外部クロ
ックＫの立上がりエッジにより開始されるが、この書込
みの終了は内部でタイマー等により自動的に終結する。
このため書込み動作の終了をたとえば外部からのライト
イネーブル信号Ｗ＃により設定する必要がなく、システ
ムのタイミング設定が容易となる。 （１０） 外部からオートリフレッシュを指定するリフ
レッシュ指示信号ＲＥＦ＃を与えることができる。これ
によりＤＲＡＭアレイを容易に所望のタイミングでオー
トリフレッシュすることができる。 （１１） また前述のごとく、４４ピンの３００ｍｉ
ｌ．ＴＳＯＰパッケージのタイプＩＩに本発明のＣＤＲ
ＡＭは収納することができる。このＴＳＯＰパッケージ
のタイプＩＩは極めて薄型の矩形パッケージであり高実
装密度のシステムを構築することができる。
【０１５５】図５１は本発明の第１の好ましいＣＤＲＡ
Ｍが備える動作モードおよび各動作モードを指定するた
めの制御信号の状態を一覧にして示す図である。ＣＤＲ
ＡＭの動作モードは外部制御信号Ｅ＃、ＣＨ＃、ＣＩ
＃、ＣＲ＃、Ｗ＃およびＲＥＦ＃の状態の組合わせによ
り設定される。図５１において“Ｈ”は高レベルの信号
電位を示し、“Ｌ”は低レベルの信号電位を示し、
“Ｘ”は任意（ドントケアＤ．Ｃ）を示す。図５１に示
すようにＣＤＲＡＭの動作モードとしては、ＣＤＲＡＭ
を待機状態にするスタンバイモード、ＤＲＡＭアレイの
オートリフレッシュを行なうアレイリフレッシュモー
ド、ＣＰＵ（中央演算処理装置）とキャッシュ（ＳＲＡ
Ｍ）との間のデータの転送モード、ＣＰＵとアレイとの
間のデータの転送モード、キャッシュとアレイとの間の
データブロックの転送、コマンドレジスタへの特殊モー
ドの設定モードなどがある。各動作モードを設定するた
めの信号の状態の組合わせおよびタイミングなどについ
ては後に動作波形図を参照して詳細に説明する。なお図
５１において、ライトイネーブル信号Ｗ＃が、ＣＰＵと
コマンドレジスタとの間のデータ転送時において“Ｈ／
Ｌ”として示されているのはこの動作モードにおいては
ライトイネーブル信号Ｗ＃は“Ｈ”または“Ｌ”に設定
され、この“Ｈ”および“Ｌ”どちらの状態もある特殊
モードを指定するために用いられることを示している。
【０１５６】「コマンドレジスタ」図５２および図５３
は図１に示すコマンドレジスタ２７０の内容およびその
内容の選択方法を示す図である。コマンドレジスタ２７
０は８個のレジスタＲＲ０〜ＲＲ３およびＷＲ０〜ＷＲ
３を含む。このレジスタの選択には、ライトイネーブル
信号Ｗ＃と２ビットのコマンドアドレスＡｒ０およびＡ
ｒ１の組合わせが用いられる。外部クロックＫの立上が
りエッジで外部ライトイネーブル信号Ｗ＃を“Ｈ”とす
ることによりレジスタＲＲ０〜ＲＲ３のいずれかが選択
される。レジスタＲＲ０はコマンドアドレスＡｒ０およ
びＡｒ１をともに“０”に設定することにより選択され
る。レジスタＲＲ１はコマンドアドレスビットＡｒ０を
“１”、コマンドアドレスビットＡｒ１を“０”と設定
することにより選択される。レジスタＲＲ０が選択され
た場合にはマスクトライトモードが設定されたことを示
す（このマスクトライトモードはまたデフォルトでもあ
る）。レジスタＲＲ１が選択された場合Ｄ／Ｑ分離モー
ドが設定されたことを示す。
【０１５７】この出力モードの各々の詳細については先
に説明した。このレジスタＷＲ０選択時においては入力
データＤ２およびＤ３（ＤＱ２およびＤＱ３）をともに
“０”に設定する。この状態において入力データＤ０を
“０”に設定し入力データＤ１を任意の値に設定すれば
トランスペアレント出力モードが設定される。入力デー
タＤ０を“１”、入力データＤ１を“０”に設定すれば
ラッチ出力モードが選択される。入力データＤ０および
Ｄ１をともに“１”に設定すればレジスタ出力モードが
選択される。残りのレジスタは任意の拡張機能に利用さ
れる。図５４は、本発明によるＣＤＲＡＭ６００を用い
てダイレクトマッピング方式のキャッシュシステムを構
成した場合のシステムの構成を示すブロック図である。
図５４において、このキャッシュシステムは、ＣＤＲＡ
Ｍ６００に加えてこのＣＤＲＡＭ６００へのアクセスを
制御するためのコントローラ６５０と、ＣＤＲＡＭ６０
０とデータの入出力を行ない所望のデータ処理を施すた
めのＣＰＵを含む。図５４においては、ＣＰＵから出力
されるキャッシュアクセス要求時のアドレスの構成のみ
が示される。このＣＰＵは３２ビットを想定している。
このキャッシュシステムはさらに、ＣＤＲＡＭ６００の
アレイへ行アドレスと列アドレスをマルチプレクスして
与えるためのアドレスマルチプレクス回路７００を備え
る。ＣＤＲＡＭ６００は、キャッシュアクセスに関連す
る部分のみが代表的に示される。
【０１５８】コントローラ６５０はＣＰＵからの８ビッ
トのセットアドレスＡ６〜Ａ１３をデコードするデコー
ダ６５２と、デコーダ６５２の出力に応答してどのタグ
が有効であるかを示す有効ビットメモリ６５４と、ＳＲ
ＡＭ２００に格納されるデータのタグアドレスを格納す
るタグメモリ６５６を含む。ＳＲＡＭ２００は、４Ｋ×
４ビットの構成を有しており、タグは２５６個存在す
る。このため、タグメモリ６５６は８ビット×２５６の
構成を備える。有効ビットメモリ６５４は、この２５６
個のタグ（セット）のうちどれが有効であるかを示すた
めに１ビット×２５６の構成を備える。デコーダ６５２
はセットアドレスＡ６〜Ａ１３をデコードし、有効ビッ
トメモリ６５４のいずれかのビットを有効にする。コン
トローラ６５０はさらに、ＣＰＵからのアドレスＡ２２
〜Ａ３１をチップ選択信号として受け、対応のＣＤＲＡ
Ｍ６００が指定されているか否かを判定するためのデコ
ーダ６７０と、デコーダ６７０の出力に応答して活性化
され、このタグメモリ６５６からのタグアドレスとＣＰ
ＵからのタグアドレスＡ１４〜Ａ２１とを比較しキャッ
シュヒット／ミスを判定するコンパレータ６５８と、キ
ャッシュヒット／ミスに応じて、このタグメモリ６５６
からのタグアドレスとＣＰＵからのタグアドレスＡ１４
〜Ａ２１のいずれかを選択してマルチプレクス回路７０
０へ与えるセレクタ６７２を含む。セレクタ６７２はま
たキャッシュミス時にはＣＰＵから与えられたタグアド
レスをタグメモリ６５６の対応の位置に格納する。
【０１５９】次に動作について簡単に説明する。ＣＰＵ
がＣＤＲＡＭ６００へアクセスを希望する場合データバ
ス６２０上へ３０ビットのアドレスＡ２〜Ａ３１を発生
する。この共通データバス６２０上の３０ビットのアド
レスのうち、アドレスＡ２２ないしＡ３１がチップセレ
クト信号としてコントローラ６５０内のデコーダ６７０
へ与えられる。デコーダ６７０はこのチップセレクト信
号としてのアドレスＡ２２〜Ａ３１をデコードし、対応
のＣＤＲＡＭがアクセス要求されているか否かを判定す
る。このＣＤＲＡＭ６００がアクセス要求されていると
判定した場合、デコーダ６７０からはチップセレクト信
号Ｅ＃が発生されＣＤＲＡＭ６００へ与えられる。また
コンパレータ６５８がこのデコーダ６７０からのチップ
セレクト信号により活性化される。
【０１６０】コントローラ６５０に含まれるデコーダ６
５２は、ＣＰＵからアドレスバス６２０上へ伝達された
アドレスのうちアドレスＡ６〜Ａ１３をセットアドレス
として取込んでデコードする。この８ビットのセットア
ドレスをデコードしたデコーダ６５２は、２５６個のタ
グのうち１つのタグを選択するために有効ビットメモリ
６５４のうちの対応のビットを有効状態とする。タグメ
モリ６５６からは、この有効ビットメモリ６５４の有効
ビットに対応するタグを示す８ビットのアドレスが読出
されてコンパレータ６５８へ与えられる。コンパレータ
６５８はこのタグメモリ６５６からのタグアドレスとＣ
ＰＵから出力されたタグアドレスＡ１４〜Ａ２１とを比
較する。両者が一致した場合にはコンパレータ６５８は
キャッシュヒットを示すためキャッシュヒット信号ＣＨ
＃を“Ｌ”に立下げてＣＤＲＡＭ６００へ与える。一
方、両者が不一致の場合には、コンパレータ６５８はキ
ャッシュミス（ミスヒット）を示すために“Ｈ”のキャ
ッシュヒット信号ＣＨ＃を発生する。
【０１６１】キャッシュヒットにおいてはＣＤＲＡＭ６
００においては次の動作が行なわれる。このときの動作
制御は制御クロックバッファ２５０からの制御信号およ
びＳＲＡＭアレイ駆動回路２６４により行なわれる（図
１参照）。ＳＲＡＭロウデコーダ２０２は、ＣＰＵから
のアドレスＡ６〜Ａ１３に応答して２５６セットのうち
の１セットを選択する。すなわち、１本の行（各ＳＲＡ
Ｍアレイブロックにおいて１本ずつ合計４本）が選択さ
れる。これによりＳＲＡＭ２００の各ＳＲＡＭアレイブ
ロックにおいて１６ビットのＳＲＡＭセルが選択され
る。ＳＲＡＭコラムデコーダＳＣＤ２０３はＣＰＵから
のブロックアドレスＡ２−Ａ５をデコードし、この１６
ビットのメモリセルのうち１ビットを選択し、データ入
出力端子へ接続する。図５４においては、ヒットリード
時の出力データＱを示している。
【０１６２】ミスヒット時の動作について次に説明す
る。この場合、ＳＲＡＭ２００にはＣＰＵがアクセス要
求するデータは格納されていない。コントローラ６５０
においてはセレクタ６７２がこのコンパレータ６５８か
らのミスヒット指示信号に応答してタグメモリ６５６に
格納されていた対応のタグアドレスをマルチプレクス回
路７００へ与える。セレクタ６７２はこのとき、またＣ
ＰＵから与えられている８ビットのタグアドレスＡ１４
〜Ａ２１を新たなタグアドレスとしてタグメモリ６５６
の対応の位置へ格納する。次の動作サイクルにおいてＣ
ＤＲＡＭ６００は、このＣＰＵから出力されるアドレス
Ａ６−Ａ２１に従ってＤＲＡＭ１００において１６ビッ
ト×４のＤＲＡＭセルを選択し、この１６ビット×４の
データをまたＣＰＵからのアドレスＡ６−Ａ１３に従っ
てＳＲＡＭロウデコーダ（ＳＲＤ）２０２により選択さ
れていたＳＲＡＭ２００の対応の１６ビット×４のメモ
リセルへ書込む。
【０１６３】上述のように、ＳＲＡＭに対してはアドレ
スＡ２ないしＡ５をブロックアドレス、アドレスＡ６な
いしＡ１３をセットアドレスおよびアドレスＡ１４ない
しＡ２１をタグアドレスとし、かつＤＲＡＭに対しては
アドレスＡ６ないしＡ１１を列アドレスとしかつアドレ
スＡ１２ないしＡ２１を行アドレスとして用いることに
より、ＤＲＡＭ１００とＳＲＡＭ２００との間でのダイ
レクトマッピング方式を実現することができる。図５５
は本発明のＣＤＲＡＭを用いた４ウェイセットアソシア
ティブ方式のシステムの構成を示すブロック図である。
ＣＤＲＡＭ６００は図５４に示すものと同様の構成を有
しており、ＳＲＡＭ２００、ＤＲＡＭ１００、クロック
制御回路２５０′を含む。クロック制御回路２５０′
は、図１に示す制御クロックバッファ２５０、ＳＲＡＭ
アレイ駆動回路２６４およびＤＲＡＭアレイ駆動回路２
６０を含む。図面を簡略化するためにデータ入出力を制
御するための回路構成は示していない。
【０１６４】コントローラ７５０は、デコーダ７５２、
有効ビットメモリ７５４、タグアドレスメモリ７５６、
コンパレータ７５８、デコーダ７７０およびセレクタ７
７２を含む。４ウェイに対応するために、有効ビットメ
モリ７５４は各々が１ビット×６４の構成を備える４面
のメモリプレインを備え、またタグアドレスメモリ７５
６も各々が８ビット×６４の構成を備える４つのメモリ
プレインを備える。コンパレータ７５８も同様に、この
４ウェイのうちの１つを選択するために、タグアドレス
メモリ７５６の各メモリプレインに対して１つずつ設け
られ、合計４つ設けられる。この４ウェイセットアソシ
アティブ方式においては、ＳＲＡＭ２００の２５６行が
４ウェイに分割されるため、セット数は６４となる。Ｃ
ＰＵからは以下の構成からなるアドレスがアドレスバス
６２０上へ伝達される。アドレスＡ２２ないしＡ３１は
チップセレクト用アドレス、アドレスＡ１４ないしＡ２
１がタグアドレス、アドレスＡ１２およびＡ１３がウェ
イアドレス、アドレスＡ６ないしＡ１１がセットアドレ
ス、アドレスＡ２ないしＡ５がブロックアドレスとな
る。アドレスＡ６ないしＡ１１およびアドレスＡ１２な
いしＡ２１はＤＲＡＭ１００に対してそれぞれ列アドレ
スおよび行アドレスとして用いられる。またＣＤＲＡＭ
６００のＤＲＡＭ１００に対しては、行アドレスと列ア
ドレスとをマルチプレクスするためのマルチプレクス回
路７００が設けられる。次に動作について説明する。
【０１６５】ＣＰＵからのアドレスＡ６−Ａ１１がセッ
トアドレスとしてデコーダ７５２へ与えられ、また、ア
ドレスＡ２２−Ａ３１がチップセレクトアドレスとして
デコーダ７７０へ与えられる。デコーダ７５２はこのセ
ットアドレスＡ６−Ａ１１をデコードし、有効ビットメ
モリ７５４において、対応のセットに関連する有効ビッ
トを有効状態に設定する。それにより１セット（４ウェ
イ）が選択される。デコーダ７７０はチップセレクトア
ドレスＡ２２−Ａ３１をデコードし、このＣＤＲＡＭ６
００へのアクセス要求が出されているか否かを判定す
る。ＣＤＲＡＭ６００がアクセス要求されている場合に
はデコーダ７７０はチップセレクト信号Ｅ＃を“Ｌ”の
活性状態とするとともに、コンパレータ７５８を活性状
態とする。コンパレータ７５８は、有効ビットメモリ７
５４の有効ビットを参照して、タグアドレスメモリ７５
６から対応の４ウェイのタグアドレスを読出し、この読
出したタグアドレスとＣＰＵからのアドレスＡ１４−Ａ
２１を比較する。コンパレータ７５８は、一致が見出さ
れた場合には、この一致が見出されたウェイを示すウェ
イアドレスＷ０，Ｗ１を出力するとともに、キャッシュ
ヒットを示すためキャッシュヒット信号ＣＨ＃を“Ｌ”
に立下げる。コンパレータ７５８において一致が見出さ
れない場合には、このキャッシュヒット信号ＣＨ＃はミ
スヒットを示す“Ｈ”に設定される。
【０１６６】キャッシュヒットの場合、このコントロー
ラ７５０からのウェイアドレスＷ０，Ｗ１とＣＰＵから
のアドレスＡ６−Ａ１１がＳＲＡＭロウデコーダ２０２
へ与えられ、ＳＲＡＭアレイ２０１において１６ビット
×４のＳＲＡＭセルが選択される。ブロックアドレスＡ
２−Ａ５がＳＲＡＭコラムデコーダ２０３によりデコー
ドされ、選択された１６ビット×４のＳＲＡＭセルのう
ち、１ビット×４が選択されてデータ出力端子Ｑ（また
はデータ入力端子Ｄ）に接続される。ミスヒットの場合
には、セレクタ７７２は、たとえばＬＲＵ論理（最も古
いウェイを選択する論理）に従ってこの４ウェイのタグ
アドレスのうちの１つを選択しタグアドレスを書換える
べき領域を選択する。このセレクタ７７２により選択さ
れたタグアドレスはアレイアドレスとしてマルチプレク
ス回路７００を介してＤＲＡＭ１００のＤＲＡＭロウデ
コーダＤＲＤへ与えられる。またセレクタ７７２はその
書換えられるべきタグアドレスをＣＰＵから与えられた
アドレスＡ１４−Ａ２１で置換える。
【０１６７】ＣＤＲＡＭ６００内においては、このサイ
クルはコピーバックモードとなる。このコピーバックモ
ードにおいては、またセレクタ７７２の制御の下に、書
換えられるべきウェイを示すウェイアドレスＷ０，Ｗ１
が出力される。ＳＲＡＭ２００においては、ＣＰＵから
のアドレスＡ６−Ａ１１とコントローラ７５０からのウ
ェイアドレスＷ０，Ｗ１とがデコードされ、１６ビット
×４のＳＲＡＭセルが選択される。一方、ＤＲＡＭ１０
０においては、セレクタ７７２から出力される８ビット
のタグアドレスとＣＰＵから出力されるアドレスＡ６−
Ａ１３に従って１６ビット×４のＤＲＡＭセルの選択が
行なわれる。その後、選択された１６ビット×４のＳＲ
ＡＭセルから選択された１６ビット×４のＤＲＡＭセル
へのデータ転送が行なわれる。
【０１６８】次の動作サイクルにおいて、ＣＰＵからの
アドレスＡ６−Ａ２１に従ってＤＲＡＭ１００において
１６ビット×４のＤＲＡＭセルが選択される。この新た
に選択された１６ビット×４のＤＲＡＭセルデータがア
ドレスＡ６−Ａ１１およびウェイアドレスＷ０，Ｗ１に
従って選択された１６ビット×４のＳＲＡＭセルに一括
して転送される。上述の構成とすることにより、ＣＤＲ
ＡＭ６００の内部構成を何ら変更することなく、ダイレ
クトマッピング方式およびセットアソシアティブ方式い
ずれのマッピング方式をも実現することができる。なお
図には示していないが、フルアソシアティブマッピング
方式ももちろん可能である。この場合、コントローラ７
５０においては、ＳＲＡＭキャッシュのアドレスとＤＲ
ＡＭ１００の対応のアドレスとを記憶するタグアドレス
メモリが必要とされる。次に、このＣＤＲＡＭの各種動
作サイクルにおける信号のタイミング関係および状態遷
移について説明する。
【０１６９】前述のように、アウトプットイネーブル信
号Ｇ＃を除く制御信号およびアドレスＡａ，Ａｃは外部
クロック信号Ｋの立上がりエッジでラッチされる。外部
クロックＫの立上がりエッジの前後にそれぞれセットア
ップ時間およびホールド時間が必要とされる以外は、各
信号の状態は任意（Ｄ．Ｃ．）である。この外部クロッ
ク同期方式に従えば、アドレス信号のスキューなどに起
因するサイクルタイムのマージンなどを考慮する必要が
なく、サイクルタイムを低減することができ、高速動作
するＣＤＲＡＭを得ることができる。アウトプットイネ
ーブル信号Ｇ＃は図１に示す入出力回路２７４に含まれ
る出力バッファおよび出力レジスタの出力状態を制御す
る。アウトプットイネーブル信号Ｇ＃が“Ｈ”の場合出
力データはハイインピーダンス状態（Ｈｉ−Ｚ）とな
る。アウトプットイネーブル信号Ｇ＃が活性状態の
“Ｌ”となれば何らかのデータが出力される。ＣＤＲＡ
Ｍの動作モードは図５１に一覧にして示すとおりである
が、以下に各動作モードについてそのタイミング図とと
もに説明する。
【０１７０】スタンバイ時においては外部クロック信号
Ｋの立上がりエッジではチップセレクト信号Ｅ＃および
リフレッシュ指示信号ＲＥＦ＃が共に“Ｈ”に設定さ
れ、残りの制御信号ＣＨ＃，ＣＩ＃、ＣＲ＃およびＷ＃
は任意の状態である。このスタンバイ時においては、Ｃ
ＤＲＡＭにおいては何らメモリ動作は行なわれない。 Ｎｏ．１：キャッシュヒットライトサイクル 図５６はキャッシュヒットライトサイクル時における各
信号のタイミングを示す図である。外部クロック信号Ｋ
はサイクルタイムｔｋを備える。サイクルタイムｔｋ
は、外部クロック信号Ｋが“Ｈ”の状態にあるＨパルス
幅ｔＫＨと、外部クロック信号Ｋが“Ｌ”の状態にある
Ｌパルス幅ｔＫＬを含む。キャッシュヒットライトサイ
クルは、ＳＲＡＭキャッシュへデータを書込むサイクル
である。この状態の選択時には、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、キ
ャッシュヒット信号ＣＨ＃を“Ｌ”、キャッシュ禁止信
号ＣＩ＃を“Ｈ”、コマンドレジスタ信号ＣＲ＃を
“Ｈ”、ライトイネーブル信号Ｗ＃を“Ｌ”、アウトプ
ットイネーブル信号Ｇ＃を“Ｈ”に設定する。
【０１７１】この状態において、ＳＲＡＭ２００に対す
るアドレスが有効（Ｖａｌｉｄ）としてラッチされ、こ
のＳＲＡＭ用のアドレスＡｃに従ってＳＲＡＭへアクセ
スが行なわれる。このときＤＲＡＭに対するアドレスＡ
ａは任意（Ｄ．Ｃ．）である。外部クロック信号Ｋの立
上がりエッジで入力データＤは有効とされ、ＳＲＡＭ用
のアドレスＡｃにより選択されたＳＲＡＭセルへのこの
有効な書込みデータが書込まれる。キャッシュメモリＳ
ＲＡＭへのアクセスは高速であるため、図５６に示すよ
うに外部クロック信号Ｋの１クロックサイクルで書込み
が完了する。すなわち、このキャッシュヒットライトに
要する時間はクロックサイクル時間ｔＫである。図５６
においては出力データＱがアウトプットイネーブル信号
Ｇ＃の任意状態に応答して変化しているが、これはこの
アウトプットイネーブル信号Ｇ＃の“Ｈ”および“Ｌ”
のレベルに応じて出力データが現われることを示してい
る。また、この図５６においては、各制御信号およびア
ドレス信号のセットアップ時間およびホールド時間をも
併せて示している。セットアップ時間は外部クロック信
号Ｋの立上がりエッジまでに確実に各制御信号またはア
ドレスを確定状態に設定するために必要とされる時間で
ある。ホールド時間はこの外部クロック信号Ｋの立上が
りエッジからその信号を一定時間保持し、確実な動作を
行なわせるために必要とされる時間である。簡単にこの
各セットアップ時間およびホールド時間を説明する。
【０１７２】チップセレクト信号Ｅ＃は“Ｌ”移行時に
必要とされるセットアップ時間ｔＥＬＳと、“Ｈ”へ移
行するときに必要とされるセットアップ時間ｔＥＨＳ
と、“Ｌ”移行時に必要とされるホールド時間ｔＥＬＨ
と、“Ｈ”移行時に必要とされるホールド時間ｔＥＨＨ
を含む。キャッシュヒット信号ＣＨ＃には、“Ｌ”移行
時に必要とされるセットアップ時間ｔＣＨＬＳと、
“Ｈ”移行時に必要とされるセットアップ時間ｔＣＨＨ
Ｓと、“Ｌ”移行時に必要とされるホールド時間ｔＣＨ
ＬＨと、“Ｈ”移行時に必要とされるホールド時間ｔＣ
ＨＨＨが設定される。キャッシュ禁止信号ＣＩ＃は、
“Ｌ”移行時および“Ｈ”移行時にそれぞれ必要とされ
るセットアップ時間ｔＣＩＬＳおよびｔＣＩＨＳと、
“Ｌ”移行時および“Ｈ”移行時にそれぞれ必要とされ
るホールド時間ｔＣＩＬＨおよびｔＣＩＨＨを含む。
【０１７３】コマンドレジスタ信号ＣＲ＃は、“Ｌ”移
行時および“Ｈ”移行時にそれぞれ必要とされるセット
アップ時間ｔＣＲＬＳおよびｔＣＲＨＳと、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるホールド
時間ｔＣＲＬＨおよびｔＣＲＨＨを含む。リフレッシュ
信号ＲＥＦ＃は、“Ｌ”移行時および“Ｈ”移行時にそ
れぞれ必要とされるセットアップ時間ｔＲＬＳおよびｔ
ＲＨＳと、“Ｌ”移行時および“Ｈ”移行時にそれぞれ
必要とされるホールド時間ｔＲＬＨおよびｔＲＨＨを含
む。ライトイネーブル信号Ｗ＃は、“Ｌ”移行時および
“Ｈ”移行時にそれぞれ必要とされるセットアップ時間
ｔＷＬＳおよびｔＷＨＳと、“Ｌ”移行時および“Ｈ”
移行時にそれぞれ必要とされるホールド時間ｔＷＬＨお
よびｔＷＨＨを含む。ＳＲＡＭ用のアドレスＡｃは、そ
の状態が有効（Ｖａｌｉｄ）と判定されるために必要と
されるセットアップ時間ｔＡＣＳと、有効時に必要とさ
れるホールド時間ｔＡＣＨを含む。
【０１７４】ＤＲＡＭ用のアドレスＡａは、有効と判定
される（外部クロック信号Ｋの立上りエッジ）までに必
要とされるセットアップ時間ｔＡＡＳと、有効と判定さ
れた後に必要とされるホールド時間ｔＡＡＨを含む。書
込みデータＤに対しては、有効データに対して要求され
るセットアップ時間ｔＤＳと、有効データに要求される
ホールド時間ｔＤＨが必要とされる。アウトプットイネ
ーブル信号Ｇ＃に対しては、出力ディスエーブル状態と
してからデータ入力ピンが活性状態とされるまでに必要
とされる時間ｔＧＨＤと、データ入力ピンがハイインピ
ーダンス状態となってから信号Ｇ＃が“Ｌ”へ移行する
までに必要とされる遅延時間ｔＧＬＤと、“Ｌ”移行後
出力ピンが活性状態とされるまでに必要とされる時間ｔ
ＧＬＱと、“Ｈ”移行後出力ピンがハイインピーダンス
状態となるまでに必要とされる時間ｔＧＨＱが設定され
る。
【０１７５】アクセス時間としては、アウトプットイネ
ーブル信号Ｇ＃が“Ｌ”となってから有効データが出力
されるまでのアクセス時間ｔＧＬＡと、外部クロック信
号Ｋが“Ｌ”となってから有効データが出力されるまで
に必要とされるアクセス時間ｔＫＬＡと、外部クロック
信号Ｋが“Ｈ”となってから有効データが出力されるま
でに要するアクセス時間ｔＫＨＡと、レジスタ出力モー
ドにおいて外部クロック信号Ｋが“Ｈ”となってから有
効データが出力されるまでのアクセス時間ｔＫＨＡＲ
と、外部クロック信号Ｋが“Ｈ”となってからＤＲＡＭ
へアクセスして有効データが出力されるまでに必要とさ
れるアレイアクセス時間ｔＫＨＡＡが設定される。図５
６において、アウトプットイネーブル信号Ｇ＃の立上が
りエッジから時間ｔＧＨＤ経過後、書込みデータＤは無
効（Ｉｎｖ）とみなされる。
【０１７６】本発明のＣＤＲＡＭのサイクル時間は、一
例として、１０ｎＳ（ナノ秒）ないし２０ｎＳに設定さ
れる。アレイアクセス時間ｔＫＨＡＡは、７０ないし８
０ｎＳに設定される。各セットアップ時間およびホール
ド時間は数ナノ秒に設定される。 ＮＯ．２Ｔ：キャッシュヒットリードサイクル（トラン
スペアレント出力モード） 図５７にこのトランスペアレント出力モード時における
キャッシュヒットリードサイクルのタイミング図を示
す。出力モードは前述のごとく、トランスペアレント出
力モード、ラッチ出力モード、およびレジスタ出力モー
ドを含む。この出力モードの指定は、コマンドレジスタ
によって行なわれる。図５７において、キャッシュヒッ
トリードサイクルの設定時においては、外部クロック信
号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃およ
びキャッシュ指示信号ＣＨ＃がともに“Ｌ”に設定さ
れ、キャッシュ禁止信号ＣＩ＃、リフレッシュ指示信号
ＲＥＦ＃、コマンドレジスタ信号ＣＲ＃およびライトイ
ネーブル信号Ｗ＃が“Ｈ”に設定される。
【０１７７】この状態において、外部クロック信号Ｋの
立上がりエッジでＳＲＡＭに対するアドレスＡｃが有効
とされ、この有効アドレスＡｃに従ったＳＲＡＭセルの
選択動作が行なわれる。トランスペアレント出力モード
においては、この有効アドレスＡｃが指定するＳＲＡＭ
セルのデータがこのクロックサイクルにおいて出力され
る。このトランスペアレント出力モードにおいては、有
効出力データＱは、外部クロック信号Ｋの立上がりエッ
ジから時間ｔＫＨＡ経過後、またはアウトプットイネー
ブル信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過後
の遅い方のタイミングで出力される。時間ｔＫＨＡより
前にアウトプットイネーブル信号Ｇ＃を“Ｌ”へ立下げ
ると、無効データ（ＩＮＶ．）が時間ｔＫＨＡが経過す
るまで出力される。このキャッシュヒットリードサイク
ルにおいては書込みデータはハイインピーダンス状態
（Ｈｉ−Ｚ）に設定され、またＤＲＡＭに対するアドレ
スＡａは用いられることがないため、任意状態である。
【０１７８】Ｎｏ．２Ｌ：キャッシュヒットリードサイ
クル（ラッチ出力モード） 図５８にラッチ出力モードのキャッシュヒットリードサ
イクルのタイミング図を示す。このラッチ出力モードと
トランスペアレント出力モードとの相違点は、ラッチ出
力モードでは、アクセス時間ｔＫＨＡよりも前にアウト
プットイネーブル信号Ｇ＃を“Ｌ”に立下げたときに、
まず、前のサイクルで選択されたＳＲＡＭセルのデータ
（Ｐｒｅ．Ｖａｌｉｄ）が出力されることである。他の
信号のタイミングは図５７に示すトランスペアレント出
力モードと同様である。このラッチ出力モードに従え
ば、無効データ（ＩＮＶ）が出力されることはなく、常
に有効なデータのみが出力される。 Ｎｏ．２Ｒ：キャッシュヒットリードサイクル（レジス
タ出力モード） 図５９にレジスタ出力モードにおけるキャッシュヒット
リードサイクルのタイミング図を示す。このレジスタ出
力モードにおけるキャッシュヒットリードサイクルにお
ける外部制御信号のタイミングは図５７および５８に示
すトランスペアレント出力モードおよびラッチ出力モー
ドのそれと同様である。このレジスタ出力モードにおい
ては外部クロック信号Ｋの立上がりエッジから時間ｔＫ
ＨＡＲ経過後、またはアウトプットイネーブル信号Ｇ＃
の立下がりエッジから時間ｔＧＬＡ経過後の遅い方の時
刻に前サイクルの有効データ（Ｐｒｅ．Ｖａｌｉｄ）が
出力される。このレジスタ出力モードにおいては無効デ
ータは出力されない。このレジスタ出力モードは、パイ
プライン動作に適している。
【０１７９】上述の出力モードの切換えは、図１に示す
入出力回路２７４に含まれる出力レジスタの動作を制御
することにより実現される（より詳細には図１６参
照）。 Ｎｏ．３：コピーバックサイクル 図６０にコピーバックサイクルにおける各信号のタイミ
ングを示す。このコピーバックサイクルはキャッシュ
（ＳＲＡＭ）からアレイ（ＤＲＡＭ）へデータを転送す
るためのサイクルであり、ミスヒットの場合の最初のサ
イクルに行なわれる。コピーバックサイクルにおいて
は、外部クロック信号Ｋの立上がりエッジで、チップセ
レクト信号Ｅ＃およびライトイネーブル信号Ｗ＃をとも
に“Ｌ”に設定し、かつキャッシュヒット信号ＣＨ＃、
キャッシュ禁止信号ＣＩ＃、リフレッシュ指示信号ＲＥ
Ｆ＃、コマンドレジスタ信号ＣＲ＃およびアウトプット
イネーブル信号Ｇ＃を“Ｈ”に設定する。
【０１８０】このコピーバックサイクルにおいては、Ｄ
ＲＡＭにおいてもメモリセルを選択するためにアレイア
ドレスＡａを入力する必要がある。アレイアドレスＡａ
は行アドレス（Ｒｏｗ）と列アドレス（Ｃｏｌ）とがマ
ルチプレクスして与えられる。外部クロック信号Ｋの最
初の立上がりエッジでアレイ行アドレスがラッチされ、
外部クロック信号Ｋの２回目の立上がりエッジでアレイ
列アドレスがラッチされる。外部クロック信号Ｋの２回
目の立上がりエッジにおいてはキャッシュヒット指示信
号ＣＨ＃、キャッシュ禁止信号ＣＩ＃、ライトイネーブ
ル信号Ｗ＃およびキャッシュアドレス（ＳＲＡＭに対す
るアドレス）Ａｃは任意である。ライトイネーブル信号
Ｗ＃が１回目の外部クロック信号Ｋの立上がりエッジで
“Ｌ”に設定されており、外部入力データＤはハイイン
ピーダンス状態から任意の状態へ変化する。外部出力デ
ータＱは、アウトプットイネーブル信号Ｇ＃が“Ｈ”に
あるためハイインピーダンス状態となる。
【０１８１】Ｎｏ．４：ブロック転送サイクル 図６１に示すブロック転送サイクルでは、コピーバック
動作後などにおいて、アレイからキャッシュ（ＳＲＡ
Ｍ）へデータブロックが一括転送される。このブロック
転送サイクルは、外部クロック信号Ｋの１回目の立上が
りエッジでライトイネーブル信号Ｗ＃が“Ｈ”に設定さ
れることを除いて図６０に示すコピーバックサイクルと
同じタイミング条件が満足される。すなわち、キャッシ
ュミス（ミスヒット）時において外部クロック信号Ｋの
１回目の立上がりエッジでライトイネーブル信号Ｗ＃を
“Ｌ”と設定すればコピーバックサイクルが起動され、
一方、ライトイネーブル信号Ｗ＃を“Ｈ”と設定すれば
アレイからキャッシュへのブロック転送サイクルが設定
される。
【０１８２】高速コピーバックを行なうか、通常のコピ
ーバックおよびブロック転送を行なうか、およびライス
トスルーを行なうかは、コマンドレジスタへコマンドデ
ータを転送することにより決定される。 Ｎｏ．５：アレイライトサイクル 図６２に示すアレイライトサイクルはＣＰＵがアレイへ
直接アクセスしてデータを書込むモードを設定するサイ
クルである。アレイアドレスＡａによりアレイのＤＲＡ
Ｍセルを選択する。このとき、図１２に示すように、双
方向転送ゲート回路３０５のアクセス切換え回路３１０
を介してデータが書込まれてもよく、またこのようなア
クセス切換え回路３１０を設けることなく、図３０およ
び４１に示すようにＳＲＡＭのビット線対ＳＢＬおよび
双方向転送ゲートＢＴＧならびにグローバルＩ／Ｏ線対
ＧＩＯを介してデータを書込む構成であってもよい。Ｓ
ＲＡＭアレイのＳＲＡＭビット線対ＳＢＬを介してデー
タを書込む構成の場合、アレイアドレスＡａの下位ビッ
トがブロックアドレスとしてＳＲＡＭのコラムデコーダ
ＳＣＤへ与えられてもよく、またＤＲＡＭコラムデコー
ダから列選択信号がＳＲＡＭ選択ゲートへ与えられても
よい。
【０１８３】アレイライトサイクルの指定は、図６２に
示すように外部クロック信号Ｋの１回目の立上がりエッ
ジで、チップセレクト信号Ｅ＃、キャッシュ禁止信号Ｃ
Ｉ＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、リフレッシュ指示信号ＲＥＦ＃およびアウトプット
イネーブル信号Ｇ＃を“Ｈ”に設定することにより行な
われる。キャッシュ指示信号ＣＨ＃の状態は任意であ
る。このアレイライトサイクルにおいては、外部クロッ
ク信号Ｋの１回目の立上がりエッジでアレイアドレスＡ
ａが行アドレス（Ｒｏｗ）としてラッチされ、外部クロ
ック信号Ｋの２回目の立上がりエッジでアレイアドレス
Ａａが列アドレス（Ｃｏｌ）としてラッチされる。キャ
ッシュへのアクセスはこのとき行なわれないため、キャ
ッシュ用のアドレスＡｃの状態は任意である。外部書込
みデータＤは１回目の外部クロック信号Ｋの立上がりエ
ッジでラッチされる。外部出力データＱはハイインピー
ダンス状態となる。
【０１８４】図５４および図５５に示すキャッシュシス
テムにおいては、ＤＲＡＭ１００へは１６ビットのアド
レスのみが与えられており、ブロックアドレスによりＳ
ＲＡＭにおけるブロック内部の列選択動作が行なわれて
いる。この図５４および図５６に示す構成はキャッシュ
システム時の構成を示しており、アレイアクセスの構成
を示していないが、アレイアクセス時において、キャッ
シュ禁止信号ＣＩ＃が“Ｌ”となったとき、この４ビッ
トのブロックアドレスをＤＲＡＭ１００の列選択用アド
レスとして用いる構成とすればよい。 Ｎｏ．６：アレイリードサイクル 図６３に示すアレイリードサイクルはＣＰＵが直接アレ
イへアクセスしてデータを読出すモードを設定するため
のサイクルである。このアレイリードサイクルの指定は
外部クロック信号Ｋの１回目の立上がりエッジでチップ
セレクト信号Ｅ＃およびキャッシュ禁止信号ＣＩ＃を
“Ｌ”とし、リフレッシュ指示信号ＲＥＦ＃、コマンド
レジスタ信号ＣＲ＃、ライトイネーブル信号Ｗ＃および
アウトプットイネーブル信号Ｇ＃を“Ｈ”に設定するこ
とにより行なわれる。外部クロック信号Ｋの２回目の立
上がりエッジではチップセレクト信号Ｅ＃、リフレッシ
ュ指示信号ＲＥＦ＃、およびコマンドレジスタ信号ＣＲ
＃が“Ｈ”に設定される。キャッシュ禁止信号ＣＩ＃お
よびライトイネーブル信号Ｗの状態は任意である。キャ
ッシュヒット指示信号ＣＨ＃はアレイリードサイクルに
おいては状態は任意であり、またアウトプットイネーブ
ル信号Ｇ＃は“Ｈ”の状態を維持する。外部クロック信
号Ｋの１回目の立上がりエッジでアレイアドレスＡａが
行アドレスとしてラッチされ、２回目の外部クロック信
号Ｋの２回目の立上がりエッジでアレイアドレスＡａが
列アドレスとしてラッチされる。外部入力データＤの状
態は任意であり、外部出力データＱはハイインピーダン
ス状態に設定される。
【０１８５】ここで、アレイアクセスサイクル（アレイ
ライトサイクルおよびアレイリードサイクル）は外部ク
ロック信号Ｋの１回目の立上がりエッジでキャッシュ信
号ＣＩ＃を“Ｌ”に設定することにより設定されるが、
このアレイアクセスサイクルは、アレイにＣＰＵが直接
アクセスするモードを設定するためのサイクルである。
このアレイライトサイクルおよびアレイリードサイクル
内で実際にデータのリード／ライトが行なわれているの
ではない。コピーバック動作、ブロック転送動作および
アレイアクセス動作など、アレイのデータのリード／ラ
イトを必要とする動作は、ＤＲＡＭアレイのワード線の
選択、選択セルデータのセンスアンプによる検知増幅お
よびデータのリストア動作ならびにＲＡＳプリチャージ
などを必要とする。したがって、これらのアレイのデー
タのリード／ライトを必要とする動作は数クロックサイ
クル必要とする。ＤＲＡＭのサイクルタイムをｔａ、外
部クロック信号ＫのサイクルタイムをｔＫとしてｍ＝ｔ
ａ／ｔＫ回だけ外部クロックサイクルがアレイアクセス
に必要とされる。このｍサイクルはＣＰＵに対する待ち
時間となる。このようなアレイにおけるセル選択および
データのリード／ライトにおいてＣＰＵに対するウェイ
トがかけられているときのタイミングについて次に説明
する。
【０１８６】Ｎｏ．７：アレイアクティブサイクル 図６４に示すアレイアクティブサイクルでは、与えられ
たアレイアドレスＡａに従ってＤＲＡＭにおいて、行選
択動作および列選択動作ならびにデータの書込み／読出
しが行なわれる。このアレイアクティブサイクルにおい
ては、外部クロック信号Ｋの立上がりエッジで、チップ
セレクト信号Ｅ＃、リフレッシュ指示信号ＲＥＦ＃およ
びコマンドレジスタ信号ＣＲ＃が“Ｈ”に設定され、ア
ウトプットイネーブル信号Ｇ＃がこのサイクル中“Ｈ”
に固定される。キャッシュヒット信号ＣＨ＃、キャッシ
ュ禁止信号ＣＩ＃、ライトイネーブル信号Ｗ＃の状態は
任意である。このアレイアクティブサイクルにおいて
は、外部入力データＤの状態は任意であるが、外部出力
データＱはハイインピーダンスとなる。
【０１８７】Ｎｏ．７ＱＴ：トランスペアレント出力モ
ードを伴うアレイアクティブサイクル Ｎｏ．７ＱＬ：ラッチ出力モードでのアレイアクティブ
サイクル 図６６に示すラッチ出力モードでのアレイアクティブサ
イクルにおける各制御信号のタイミング状態は図６５に
示すものと同じである。ラッチ出力モードでのアレイア
クティブサイクルにおいては、それまで“Ｈ”に保持さ
れていたアウトプットイネーブル信号Ｇ＃が“Ｌ”へ立
下がると、まず、前回のアクセスサイクル（キャッシュ
アクセスサイクルでもアレイアクセスサイクルのいずれ
でもよい）で読出されたデータ（出力レジスタにラッチ
されている）がまず出力され、続いて今回のアレイアク
セスサイクルで読出されたデータが出力される。
【０１８８】Ｎｏ．７ＱＲ：レジスタ出力モードでのア
レイアクティブサイクル 図６７に示すレジスタ出力モードでのアレイアクティブ
サイクルにおける各制御信号の状態は、図６５および図
６６に示すものと同じである。このラッチ出力モードで
のアレイアクティブサイクルにおいては、それまで
“Ｈ”に保持されていたアウトプットイネーブル信号Ｇ
＃を“Ｌ”に立下げると、外部書込みデータＤがハイイ
ンピーダンス状態となり、外部出力データＱとして前回
のアクセスサイクルで読出されたデータが出力される。
このラッチ出力モードのアレイアクセスサイクルにおい
て、次のクロックサイクルでアウトプットイネーブル信
号Ｇ＃が“Ｈ”から“Ｌ”に立下げられると今回のアレ
イアクセスサイクルで読出されたデータが出力される。
【０１８９】この図６３ないし図６７に示すサイクルを
組合わせることによりアレイから外部アドレスに従った
出力データＱが得られる。図６８はトランスペアレント
出力モードにおいてアレイからデータを読出す際に実行
されるサイクルの全体を示す図である。図６８におい
て、タイミング図の上に丸印で示す数字は前述の各サイ
クルの説明において付した番号を表わしている。まずト
ランスペアレント出力モードにおけるアレイリード動作
においては、図６３に示すアレイリードサイクル（Ｎ
ｏ．６）が実行される。このサイクルＮｏ．６によりア
レイアドレスＡａがそれぞれ外部クロック信号Ｋの立上
がりエッジで行アドレスおよび列アドレスとして順に取
込まれる。次いで図６４に示すアレイアクティブサイク
ルが所定回数実行され、ＤＲＡＭアレイにおける行およ
び列の選択動作が行なわれる。最後に、図６５に示すサ
イクルＮｏ．７ＱＴを実行し、出力イネーブル信号Ｇ＃
を“Ｌ”に立下げることにより、無効データが出力され
た後有効データが出力される。この場合のアクセス時間
ｔＫＨＡＡは通常のＤＲＡＭのアクセス時間と同程度と
なる。
【０１９０】図６９はラッチ出力モードにおいてアレイ
からデータをリードする際に行なわれるサイクルの全体
を示す図である。このラッチ出力モードにおけるアレイ
リード動作においても、図６８に示すトランスペアレン
ト出力モードにおけるアレイリード動作と同様、まず図
６３に示すアレイリードサイクル（Ｎｏ．６）が行なわ
れ、アレイからデータを読出すモードの設定が行なわれ
る。このアレイリードサイクル（サイクルＮｏ．６）に
よりアレイアドレスＡａがラッチされた後、図６４に示
すアレイアクティブサイクル（サイクルＮｏ．７）が所
定回数行なわれる。このアレイアクティブサイクル（サ
イクルＮｏ．７）の後、図６５に示すラッチ出力モード
でのアレイアクティブサイクル（サイクルＮｏ．７Ｑ
Ｌ）が行なわれる。このサイクルＮｏ．７ＱＬにおいて
それまで“Ｈ”に設定されていたアウトプットイネーブ
ル信号Ｇ＃を“Ｌ”へ立下げると、前回のアクセスによ
り読出されたデータが出力された後、今回のアレイリー
ドサイクルでアクセス要求されたメモリセルのデータが
出力される。このときのアクセス時間ｔＫＨＡＡは、外
部クロック信号Ｋの第１回目の立上がりエッジから今回
のアレイアクセスサイクルでアクセス要求されたメモリ
セルデータ（Ｖａｌｉｄ）が出力されるまでに要する時
間である。
【０１９１】図７０はレジスタ出力モードにおいてアレ
イからデータをリードする際に行なわれるサイクルの全
体を示す図である。図７０において、まずサイクルＮ
ｏ．６の実行により、アレイリードモードの設定が行な
われ、かつ外部クロック信号Ｋの立上がりエッジでアレ
イアドレスＡａがそれぞれ行アドレスおよび列アドレス
として時分割的にラッチされる。続いて、サイクルＮ
ｏ．７のアレイアクティブサイクルが所定回数行なわれ
た後、サイクルＮｏ．７ＱＲのアレイアクティブサイク
ルが行なわれる。このサイクルＮｏ．７ＱＲにおいてア
ウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がりかつ
外部クロック信号Ｋの立上がった後、時間ｔＫＨＡ経過
後または時間ｔＧＬＡ経過後の遅い方のタイミングで前
回のサイクルで読出されたデータが出力データＱとして
出力される。このときのアクセス時間ｔＫＨＡＡはサイ
クルＮｏ．６において外部クロック信号Ｋが１回目の立
上がりエッジから有効データが出力されるまでの時間で
ある。
【０１９２】ＤＲＡＭセルは定期的にリフレッシュする
必要がある。このリフレッシュ動作の設定は外部からの
リフレッシュ指示信号ＲＥＦ＃により行なわれる。この
リフレッシュ時においては、ＣＤＲＡＭ内では、このリ
フレッシュ指示信号ＲＥＦ＃に応答してリフレッシュア
ドレスカウンタ（図１のカウンタ回路２９３参照）から
リフレッシュアドレスが発生され、このリフレッシュア
ドレスに従って自動的にＤＲＡＭセルのリフレッシュが
行なわれる。このようなオートリフレッシュ機能を備え
るＤＲＡＭは従来からＤＲＡＭ分野において知られてい
る。以下、このリフレッシュを行なうための信号のタイ
ミングについて説明する。 Ｎｏ．８：リフレッシュサイクル 図７１はリフレッシュサイクルの信号タイミングを示す
図である。図７１に示すように、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃およびリフレ
ッシュ指示信号ＲＥＦ＃をそれぞれ“Ｈ”および“Ｌ”
と設定することによりＤＲＡＭのリフレッシュモードが
設定される。外部クロック信号Ｋの立上がりエッジでチ
ップセレクト信号Ｅ＃を“Ｈ”、リフレッシュ指示信号
ＲＥＦ＃を“Ｈ”と設定すれば、このＤＲＡＭのリフレ
ッシュが停止される。このオートリフレッシュサイクル
においては、他の制御信号ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ
＃の状態は任意であり、またアウトプットイネーブル信
号Ｇ＃は“Ｈ”に設定される。したがってこのとき、キ
ャッシュアドレスＡｃおよびアレイアドレスＡａの状態
は任意であり、また外部入力データＤの状態も任意であ
り、外部出力データＱはハイインピーダンス状態に設定
される。
【０１９３】リフレッシュ動作はＤＲＡＭに対してのみ
行なわれる。ＳＲＡＭは何らリフレッシュをする必要が
ない。したがってこのリフレッシュ期間中にＳＲＡＭキ
ャッシュへアクセスすることが可能である。以下、この
リフレッシュとキャッシュアクセスとを同時に行なうサ
イクルのタイミングについて説明する。 Ｎｏ．８Ｗ：キャッシュヒットライトを伴うリフレッシ
ュサイクル このサイクルＮｏ．８Ｗにおいては、ＤＲＡＭにおける
リフレッシュと平行して、キャッシュヒットが発生した
ときに対応のＳＲＡＭセルへのデータの書込みが行なわ
れる。このキャッシュヒットライトを伴うリフレッシュ
サイクルの設定は図７２に示すように、外部クロック信
号Ｋの立上がりエッジにおいて、チップセレクト信号Ｅ
＃、キャッシュヒット信号ＣＨ＃、リフレッシュ指示信
号ＲＥＦ＃、ライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、キャッシュ禁止信号ＣＩ＃およびアウトプットイネ
ーブル信号Ｇ＃を“Ｈ”に設定することにより行なわれ
る。これによりキャッシュヒットライトサイクルが設定
されかつリフレッシュサイクルが設定される。
【０１９４】キャッシュ（ＳＲＡＭ）においては、この
キャッシュヒット指示信号ＣＨ＃とライトイネーブル信
号Ｗ＃の活性状態に応答して、外部クロック信号Ｋの立
上がりエッジで外部からの書込みデータＤを取込み対応
のＳＲＡＭセル位置へ書込む。ＤＲＡＭにおいては、リ
フレッシュ指示信号ＲＥＦ＃により内部のリフレッシュ
アドレスカウンタが起動され、このカウンタからのリフ
レッシュアドレスに従ってリフレッシュが行なわれる。
外部クロック信号Ｋの立上がりエッジにおいて、リフレ
ッシュ指示信号ＲＥＦ＃を“Ｈ”とすれば、単に図５６
に示すキャッシュヒットライトサイクル（サイクルＮ
ｏ．１）が行なわれるだけであり、ＤＲＡＭのリフレッ
シュは停止される。
【０１９５】Ｎｏ．８ＲＴ：トランスペアレント出力モ
ードにおけるキャッシュヒットリードを伴うリフレッシ
ュサイクル このサイクルＮｏ．８ＲＴにおいては、トランスペアレ
ント出力モードに従ってキャッシュヒットリードが行な
われるとともに、ＤＲＡＭにおいてオートリフレッシュ
が行なわれる。このサイクルＮｏ．８の設定は、図７３
に示すように、外部クロック信号Ｋの立上がりエッジ
で、チップセレクト信号Ｅ＃、キャッシュヒット信号Ｃ
Ｈ＃、およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”に
設定しかつキャッシュ禁止信号ＣＩ＃、コマンドレジス
タ信号ＣＲ＃およびライトイネーブル信号Ｗ＃を“Ｈ”
に設定することにより行なわれる。ＳＲＡＭキャッシュ
においては、このキャッシュヒットリード指示に応答し
て、外部クロック信号Ｋの立上がりエッジでキャッシュ
アドレスＡｃを取込み対応のＳＲＡＭセルを選択する。
アウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がる
と、所定時間経過後有効出力データＱが出力される。
【０１９６】ＤＲＡＭにおいては、リフレッシュ指示信
号ＲＥＦ＃に応答してオートリフレッシュが行なわれ
る。このキャッシュヒットリードを伴うリフレッシュサ
イクルにおいて外部クロック信号Ｋの立上がりエッジで
リフレッシュ指示信号ＲＥＦ＃を“Ｈ”に設定すれば、
このリフレッシュ指示信号ＲＥＦ＃に応答して行なわれ
るオートリフレッシュが停止される。したがってこの場
合には、図５７に示すサイクルＮｏ．２Ｔと同じトラン
スペアレント出力モードにおけるキャッシュヒットリー
ドサイクルが行なわれる。 Ｎｏ．８ＲＬ：ラッチ出力モードのキャッシュヒットリ
ードを伴うリフレッシュサイクル 図７４に示すサイクルＮｏ．８ＲＬにおいては、ラッチ
出力モードによるキャッシュヒットリードが行なわれる
とともにＤＲＡＭのオートリフレッシュが行なわれる。
各制御信号のタイミング条件は図７２および７３に示す
ものと同様である。このラッチ出力モードにおいては、
キャッシュヒットが生じた場合、アウトプットイネーブ
ル信号Ｇ＃が“Ｌ”に立下がった後、まず前回のサイク
ルでアクセスされたデータが出力され続いて今回のサイ
クルでアクセスされたデータが出力される。
【０１９７】Ｎｏ．８ＲＲ：レジスタ出力モードのキャ
ッシュヒットリードサイクルを伴うリフレッシュサイク
ル ＣＤＲＡＭのトランスペアレント出力モード、ラッチ出
力モード、レジスタ出力モード、マスクトライトモー
ド、Ｄ／Ｑ分離モードはコマンドレジスタに所望の特殊
機能を設定するコマンドをセットすることにより実現さ
れる。次にこのコマンドレジスタにコマンドを設定する
ための動作サイクルについて説明する。 Ｎｏ．９：コマンドレジスタセットサイクル 図７６はコマンドレジスタセットサイクル（サイクルＮ
ｏ．９）における各信号のタイミングを示す図である。
このコマンドレジスタセットサイクルは、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃、
キャッシュ禁止信号ＣＩ＃、コマンドレジスタ信号ＣＲ
＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定す
ることにより実現される。このとき、図５２に示すよう
に、コマンドレジスタのうちの４つのレジスタＷＲ０〜
ＷＲ３のいずれかが選択される。出力モードの設定では
コマンドレジスタＷＲ０が選択され、かつそのときの入
力データＤの組合わせにより出力モードの内容が選択さ
れる。このため外部クロック信号Ｋの立上がりエッジで
コマンドアドレスＡｒと外部書込みデータＤが有効とさ
れてラッチされる。コマンドアドレスＡｒの２ビットＡ
ｒ０およびＡｒ１がともに０（“Ｌ”）のときにコマン
ドレジスタＷＲ０が選択される。４ビットの外部書込み
データＤのうち上位２ビットＤ２（ＤＱ２）およびＤ３
（ＤＱ３）が“０”（“Ｌ”）であり、最下位ビットＤ
０（ＤＱ０）が“０”にあればトランスペアレント出力
モードに設定される。
【０１９８】ラッチ出力モードは、この外部クロック信
号Ｋの立上がりエッジで外部書込みデータＤ０およびＤ
１をそれぞれ“１”（“Ｈ”）および“０”と設定し残
りの２ビットの外部書込みデータＤ２およびＤ３をとも
に“０”と設定することにより選択される。レジスタ出
力モードは、外部クロック信号Ｋの立上がりエッジでコ
マンドアドレスＡｒ０およびＡｒ１をともに“０”に設
定しかつ外部書込みデータＤ０およびＤ１（ＤＱ０およ
びＤＱ１）をともに“１”に設定しかつ外部書込みデー
タＤ２およびＤ３（ＤＱ２およびＤＱ３）をともに
“０”と設定することにより選択される。なお図５２に
示すコマンドレジスタの構成においては８つのレジスタ
が設けられており、８種類の特殊モードを設定すること
が可能である。マスクトライトモードを設定するための
コマンドレジスタＲＲ０およびＤ／Ｑ分離モードを設定
するためのレジスタＲＲ１を選択するためには、この図
７６に示すタイミング図において外部クロック信号Ｋの
立上がりエッジでライトイネーブル信号Ｗ＃を“Ｈ”に
設定する。このときのコマンドアドレスＡｒの値により
それぞれ所望のモードが選択される。
【０１９９】図７７において、キャッシュミス発生時に
は、最初に図６０に示すコピーバックサイクル（サイク
ルＮｏ．３）が行なわれる。これによりＳＲＡＭからＤ
ＲＡＭへのデータ転送モードが設定される。その後図６
４に示すアレイアクセスサイクル（サイクルＮｏ．７）
がｎ（ｎ＝（ｔａ／ｔｋ）−１）回繰り返される。ここ
でｔａはＤＲＡＭのサイクル時間、ｔｋは外部クロック
Ｋのサイクル時間である。このサイクルＮｏ．７をｎ回
繰り返すことにより、ＳＲＡＭからＤＲＡＭへのデータ
ブロックの一括転送が完了する。次いで図６１に示すブ
ロック転送サイクル（サイクルＮｏ．４）が行なわれ
る。これによりＤＲＡＭからＳＲＡＭへのデータ転送モ
ードが設定される。このサイクルＮｏ．４に続いてサイ
クルＮｏ．７をｎ回繰り返すことによりＤＲＡＭからＳ
ＲＡＭへのデータブロックの転送が行なわれる。この
後、ＤＲＡＭは次のアクセスを受けることが可能な状態
とされる。この状態はブロック転送モードと称し、ＣＰ
Ｕはこの後ＳＲＡＭおよびＤＲＡＭいずれへもアクセス
することができる。
【０２００】サイクルＮｏ．４に続いてアレイアクティ
ブサイクル（サイクルＮｏ．７）をｎ′（ｎ′＝（ｔａ
／２・ｔＫ）−１）回繰り返すと、ＤＲＡＭにおいて
は、まだそのメモリセルへのリストア動作およびＲＡＳ
プリチャージが完了しておらず次のアクセスを受けるこ
とができない。しかしながらＳＲＡＭにおいては、既に
この状態においてはＤＲＡＭからブロックデータの転送
を受けており、何らリストアする必要はなくＳＲＡＭビ
ット線対上のデータは確定状態となっている。ＣＰＵは
この状態でＳＲＡＭへアクセスすることができる。この
状態はキャッシュフィル状態と呼ばれる。このキャッシ
ュフィル状態においては、ＣＰＵはＳＲＡＭへのみアク
セスすることができる。このキャッシュフィルの後に行
なわれるのは図５６に示すキャッシュヒットライトサイ
クル（サイクルＮｏ．１）であるかまたは図５７ないし
図５９に示すキャッシュヒットリードサイクル（サイク
ルＮｏ．２）である。ここで、このキャッシュヒットリ
ードサイクル（サイクルＮｏ．２）はトランスペアレン
ト出力モード、ラッチ出力モードおよびレジスタ出力モ
ードのいずれであってもよい。ヒットライトは各クロッ
クサイクルごとに連続して行なうことができ、またヒッ
トリードサイクルも各クロックサイクルごとに連続して
実行することができる。またヒットリードサイクルから
ヒットライトサイクルへも移行することができる。
【０２０１】図７８はアレイアクセス時の状態遷移を示
す図である。図７８（Ａ）にはアレイアクセスにおける
状態遷移のフローを示し、図７８（Ｂ）には各サイクル
間の状態遷移図を示す。アレイアクセスにはアレイへデ
ータを書込むアレイライトとアレイからデータを読出す
アレイリードとがある。アレイライトにおいては、まず
図５８に示すアレイライトサイクル（サイクルＮｏ．
５）が行なわれる。このサイクルＮｏ．５に続いてサイ
クルＮｏ．７のアレイアクティブサイクルがｎ回繰り返
されることによりＤＲＡＭアレイ内へデータを書込むこ
とができる。アレイリード時においては図６３に示すア
レイリードサイクル（サイクルＮｏ．６）が行なわれ、
ＤＲＡＭがアクセス可能にされる。このサイクルＮｏ．
６のアレイリードサイクルを行なった後、図６４に示す
アレイアクティブサイクル（サイクルＮｏ．７）をｎ′
回繰り返す。この状態ではまだＤＲＡＭからはデータを
読出すことはできない。このサイクルＮｏ．７に続いて
図６５ないし図６７に示すデータ出力のためのアレイア
クティブサイクル（サイクルＮｏ．７Ｑ）がｎ′＋１回
繰り返される。ここでサイクルＮｏ．７Ｑは、トランス
ペアレント出力のためのアレイアクティブサイクル、ラ
ッチ出力を伴うアレイアクティブサイクルおよびレジス
タ出力を伴うアレイアクティブサイクルのいずれであっ
てもよい。
【０２０２】このサイクルＮｏ．７Ｑにおける最後のサ
イクルにおいて出力イネーブル信号Ｇ＃を“Ｌ”に設定
することによりアレイからデータを読出すことができ
る。このアレイライトとアレイリードでは、サイクルタ
イムが一見したところ異なっているように見えるが、ｎ
＝ｎ′＋１であり、同一のクロックサイクルでアレイへ
データのリード／ライトを行なうことができる。アレイ
ライト動作またはアレイリード動作を行なった後は再び
続いてアレイライトまたはアレイリードを行なうことが
できる。図７９はリフレッシュ時の状態遷移を示す図で
ある。図７９（Ａ）はリフレッシュ時の状態遷移のフロ
ーを示し、図７９（Ｂ）はリフレッシュ時の各サイクル
間の状態遷移を示す。
【０２０３】ＤＲＡＭのオートリフレッシュのみを行な
いＳＲＡＭへのアクセスを行なわないノーマルリフレッ
シュにおいては、まず図７１に示すリフレッシュサイク
ル（サイクルＮｏ．８）が行なわれる。これに続いて図
６４に示すアレイアクティブサイクル（サイクルＮｏ．
７）がｎ回繰り返される。これによりＣＤＲＡＭ内蔵の
リフレッシュカウンタからのリフレッシュアドレスに従
う１回のオートリフレッシュが完了する。ヒットライト
を伴うリフレッシュ時において、まず図７２に示すキャ
ッシュヒットライトを伴うリフレッシュサイクル（サイ
クルＮｏ．８Ｗ）が行なわれる。これに続いて、ｎクロ
ックサイクル間はＤＲＡＭのオートリフレッシュが行な
われている。この間ＣＰＵは図５６に示すキャッシュヒ
ットライトサイクルをｎ回実行することができる。
【０２０４】ヒットリードを伴うリフレッシュサイクル
時には図７３ないし図７５に示すキャッシュヒットリー
ドを伴うリフレッシュサイクル（サイクルＮｏ．８Ｒ）
が行なわれる。これによりＤＲＡＭのオートリフレッシ
ュが起動され、ｎクロックサイクル間はＤＲＡＭにおい
てオートリフレッシュが行なわれる。このｎクロックサ
イクル間ＣＰＵはヒットリードを行なうことができる。
ここでサイクルＮｏ．８Ｒは、その出力モードがトラン
スペアレント出力モード、ラッチ出力モードおよびレジ
スタ出力モードのいずれであってもよい。 「第２の実施例」以下に述べる第２の実施例において
は、ピン番号４に与えられる制御信号ＣＩ＃（キャッシ
ュアクセス禁止信号）およびコマンドセット／バースト
イネーブル信号ＣＲ＃／ＢＥ＃はそれぞれ制御信号ＣＣ
ＩおよびＣＣ２として定義される。これらは単に信号の
名称が変わっただけであり、先に述べた第１の実施例と
同様の機能を備える。
【０２０５】図８０は、この第２の実施例に従うＣＤＲ
ＡＭの全体の構成を機能的に示すブロック図である。こ
の図８０に示すＣＤＲＡＭにおいては、図１に示すアド
レスバッファ２６０に代えて、クロックバッファ２５４
からの内部クロック信号ｉｎｔ−Ｋと内部チップイネー
ブル信号Ｅと内部キャッシュヒット指示信号／ＣＨに従
って外部アドレスＡｃ，Ａａの取込み、内部アドレスｉ
ｎｔ−Ａｃおよびｉｎｔ−Ａａを発生するアドレス発生
回路３６０が設けられる。このアドレス発生回路３６０
において、アドレスＡｃおよびＡａを取込むタイミング
を調整することにより、このＣＤＲＡＭ５０００を、低
消費電力モードおよび高速動作モードのいずれの動作に
も設定することができる。ＤＲＡＭロウデコーダ１０２
およびＤＲＡＭカラムデコーダ１０３へ与えられるＤＲ
ＡＭ内部アドレス信号ｉｎｔ−Ａａは外部からは行アド
レス信号と列アドレス信号とが時分割して与えられる。
アドレス信号の取込むタイミングを調節することにより
ＤＲＡＭの動作速度を調節することができる。アドレス
発生回路３６０は、内部制御信号Ｋ（ｉｎｔ−Ｋ）、内
部制御信号Ｅおよび／ＣＨに従って外部からのＤＲＡＭ
アドレス信号Ａａの取込むタイミングを調整して内部行
アドレス信号および内部列アドレス信号を発生する。図
８１はこのアドレス発生回路のうちＤＲＡＭ用の内部ア
ドレス信号ｉｎｔ−Ａａを発生する部分に関連する回路
の動作を示す信号波形図である。以下、図８１を参照し
てアドレス発生回路３６０の動作について説明する。
【０２０６】時刻Ｔ１においてクロック信号Ｋの立上が
りエッジで内部制御信号ＥおよびＣＨをそれぞれ“Ｈ”
および“Ｌ”と設定することにより、低消費電流で高速
動作を行なう動作モード（以下、低消費電力モードと称
す）が設定される。このときアドレス発生回路３６０
は、クロック信号Ｋの立上がりエッジに応答して外部ア
ドレス信号Ａａを内部行アドレス信号ｉｎｔ・Ａａｒと
して取込む。次いでクロック信号Ｋの立下がりエッジに
応答して外部アドレス信号Ａａを取込み内部列アドレス
信号ｉｎｔ・Ａａｃを発生する。この動作をより詳細に
説明すると以下のようになる。時刻Ｔ１において外部ク
ロック信号の立上がりエッジで外部アドレス信号Ａａは
アドレス発生回路３６０へはすでに与えられている。こ
のとき、信号，ＥおよびＣＨの状態の組合わせに従って
行アドレス信号を取込むための内部行アドレスストロー
ブ信号／ＲＡＳが発生され、活性状態の“Ｌ”となる。
内部行アドレスストローブ信号／ＲＡＳが“Ｌ”の活性
状態となることにより、アドレス発生回路３６０は外部
アドレス信号Ａａをラッチし、以後持続的に内部行アド
レス信号ｉｎｔ・Ａａｒを発生しＤＲＡＭロウデコーダ
１０２へ与える（時刻Ｔ２）。
【０２０７】時刻Ｔ３において外部クロック信号Ｋの立
下がりエッジで内部行アドレスストローブ信号／ＲＡＳ
が“Ｌ”にあるときには、内部列アドレスストローブ信
号ＣＡＬ，／ＣＡＬが発生される。これに応答して、ア
ドレス発生回路３６０は、外部アドレス信号Ａａを内部
列アドレス信号として取込みラッチし（時刻Ｔ４）、Ｄ
ＲＡＭカラムデコーダ１０３へ与える。図８１に示すよ
うにクロック信号Ｋの単一パルスでＤＲＡＭ行アドレス
信号ｉｎｔ・ＡａｒおよびＤＲＡＭ列アドレス信号ｉｎ
ｔ・Ａａｃを取込む構成とすれば、図８２に示すよう
に、通常のクロック同期型半導体記憶装置のように外部
クロック信号の立上がりエッジでのみ動作を行なう構成
に比べてより早くＤＲＡＭを動作させることができる。
【０２０８】すなわち、図８２に示すように、この低消
費電流モードにおいては時刻ＴＡにおいてＤＲＡＭ用行
アドレス信号および列アドレス信号が取込まれ、この時
点からＤＲＡＭに対する動作が開始される。一方、従来
のクロック同期型半導体記憶装置のように、すべての動
作がクロック信号Ｋの同一のタイミング（立上がりエッ
ジ）で決定される場合、ＤＲＡＭ列アドレス信号の取込
みは次のクロック信号Ｋの立上がりエッジ（時刻ＴＢ）
で行なわれることになり、この列アドレス信号の取込み
時点からＤＲＡＭが動作を開始する。したがって、ＣＤ
ＲＡＭの消費電力を低減するために、ＣＤＲＡＭの動作
速度よりも消費電力を重視してクロック信号Ｋの周期が
長くされるかまたは間欠的に発生される場合において
も、通常のクロック同期型半導体記憶装置の構成に比べ
てＤＲＡＭの動作開始時点を時刻ＴＢとＴＡとの間の時
間（ＴＢ−ＴＡ）だけ速くすることができる。すなわ
ち、低消費電力モードでも高速動作することのできるク
ロック同期型半導体記憶装置を得ることができる。
【０２０９】ここで、図８０に示すように、ＣＤＲＡＭ
の内部動作はすべて外部制御信号により制御されてお
り、図８１に示す内部行アドレスストローブ信号／ＲＡ
Ｓおよび内部列アドレスストローブ信号ＣＡＬ，／ＣＡ
Ｌは単にアドレス発生回路３６０においてＤＲＡＭアド
レスを取込むタイミングのみを決定する制御信号であ
る。またこのとき、低消費電力性の要求に応えるために
外部クロック信号Ｋの周期を長くした状態において、よ
り一層低消費電力化するために外部クロック信号Ｋを間
欠的に発生させる場合を考える。この場合でも、内部行
アドレスストローブ信号／ＲＡＳを利用してアドレス発
生回路３６０の取込み動作に対しリセットをかける構成
とすることにより、このような間欠動作時においてたと
えノイズが発生したとしても誤動作に対して余裕のある
ＣＤＲＡＭを得ることができる。ここで間欠動作モード
とは、クロック信号Ｋの周期を一時的に長くする場合
に、または外部クロック信号Ｋの周期を可変とすること
に相当する。次に、外部クロック信号の周期が長い場合
に発生したノイズパルスに対するマージンについて説明
する。
【０２１０】図８３は低消費電力モードと従来の動作モ
ードとの比較を示す図である。低消費電力モードにおい
て外部クロック信号ＫにノイズパルスＮＺが発生し、時
刻ＴＣにおいて外部アドレス信号ＡａがＣＤＲＡＭ内部
に取込まれると、次の時刻ＴＤにおいて外部アドレス信
号Ａａが内部列アドレス信号として取込まれ、時刻ＴＤ
よりＤＲＡＭが動作を開始する。しかしながら、このと
きアドレス発生回路３６０に対して所定時間経過後には
リセットをかける構成とすることによりＤＲＡＭの動作
が自動的に終了するため、ノイズパルスＮＺに対する誤
動作を防止することができる。すなわち、時刻ＴＥａに
おいて外部クロック信号Ｋが立上がったとき、すでにＤ
ＲＡＭの動作は完了してプリチャージ状態に復帰してお
り、この外部クロック信号Ｋの立上がりエッジにおける
各種制御信号の状態の組合わせに応じた動作を行なうこ
とができ、ノイズパルスＮＺの誤動作に対し余裕のある
ＣＤＲＡＭを得ることができる。
【０２１１】一方、ノーマルモードのように外部クロッ
ク信号Ｋの立上がりエッジのみで行アドレス信号と列ア
ドレス信号の取込みを行なう場合、ノイズパルスＮＺの
立上がりエッジ時点ＴＣにおいてノイズパルスに応じて
行アドレス信号が誤って取込まれた場合、次に外部クロ
ック信号Ｋの立上がり時点ＴＥａに達するまでこのＣＤ
ＲＡＭは列アドレス信号の入力待ち状態となる。このと
き、このＣＤＲＡＭは正確な外部クロック信号Ｋが立上
がる時刻ＴＥａにおいてそのときのアドレス信号Ａａを
列アドレス信号として取込み、動作を開始する。このた
め、正確な外部クロック信号Ｋが与えられたときに全く
誤った動作を行なってしまうことになり、低消費電力の
要求に応えるために外部クロック信号Ｋの周期を長くし
たためにノイズに対する余裕がなくなる。
【０２１２】上述のように、アドレス発生回路３６０に
おいてＤＲＡＭ列アドレス信号を取込んでから所定時間
（たとえばＤＲＡＭアレイにおいてセンス動作の完了ま
でに要する時間）経過後にＤＲＡＭをリセットすること
によりこのような外部クロック信号Ｋが間欠的に与えら
れる場合においても耐ノイズ性を改善することができ
る。図８４は図８０に示すアドレス発生回路３６０の具
体的構成の一例を示す図である。図８４において、アド
レス発生回路３６０は、制御信号Ｅ，ＣＨおよび外部ク
ロック信号Ｋに応答して内部行アドレスストローブ信号
／ＲＡＳを発生する行アドレスストローブ信号発生回路
２６０１と、行アドレスストローブ信号発生回路２６０
１からの内部行アドレスストローブ信号／ＲＡＳとクロ
ック信号Ｋとに応答して内部列アドレスストローブ信号
ＣＡＬ，／ＣＡＬを発生する列アドレスストローブ信号
発生回路２６０２と、内部行アドレスストローブ信号／
ＲＡＳに応答して外部アドレス信号Ａａを取込み内部行
アドレス信号を発生する行アドレスラッチ２６０３と、
内部行アドレスストローブ信号／ＲＡＳと内部列アドレ
スストローブ信号ＣＡＬ，／ＣＡＬに応答して外部アド
レス信号Ａａを取込み内部列アドレス信号を発生する列
アドレスラッチ２６０４と、内部行アドレスストローブ
信号／ＲＡＳに応答して所定時間経過後（たとえばＤＲ
ＡＭの活性状態期間）にリセット信号を発生して行アド
レスストローブ信号発生回路２６０１へ与えるリセット
信号発生回路２６０５を含む。ここで、外部クロック信
号Ｋと内部クロック信号ｉｎｔ−Ｋは実質的に同一の信
号であり、以下の説明では内部クロック信号を単に符号
Ｋで示す。
【０２１３】行アドレスストローブ信号発生回路２６０
１は、（内部）クロック信号Ｋの立上がりエッジで制御
信号Ｅが“Ｈ”にありかつ制御信号ＣＨが“Ｌ”にある
ときに内部行アドレスストローブ信号／ＲＡＳを発生す
る。列アドレスストローブ信号発生回路２６０２は、外
部クロック信号Ｋの降下エッジに応答して内部列アドレ
スストローブ信号ＣＡＬ，／ＣＡＬを発生する。列アド
レスストローブ信号発生回路２６０２は、内部行アドレ
スストローブ信号／ＲＡＳが不活性状態の“Ｈ”に立上
がったときにリセット状態とされる。行アドレスラッチ
２６０３は、内部行アドレスストローブ信号／ＲＡＳが
“Ｌ”になったときラッチ状態となり、外部アドレス信
号Ａａの状態にかかわらずラッチした信号を持続的に内
部行アドレス信号として出力する。列アドレスラッチ２
６０４は、内部行アドレスストローブ信号／ＲＡＳに応
答して外部アドレスＡａを取込み、列アドレスストロー
ブ信号ＣＡＬ，／ＣＡＬに応答して与えられたアドレス
信号を持続的に内部列アドレス信号として出力する。こ
の図８４に示すアドレス発生回路はＤＲＡＭアドレスに
関連する部分である。ＳＲＡＭアレイへアクセスするキ
ャッシュヒット時においては行アドレス信号と列アドレ
ス信号とがＳＲＡＭアドレス発生回路（図示せず）へ同
時に与えられるため、そこでは、外部クロック信号の同
一のタイミングで行アドレス信号と列アドレス信号とが
取込まれる。この図８４に示すアドレス信号発生回路の
動作は先に図８１に示す信号波形図を参照して説明した
ものと同様であり、その説明は繰返さない。次に図８４
に示す各回路の具体的構成について説明する。
【０２１４】図８５は図８４に示す行アドレスストロー
ブ信号発生回路２６０１の具体的構成を示す図である。
図８５において行アドレスストローブ信号発生回路２６
０１は、クロック信号Ｋと制御信号Ｅおよび制御信号／
ＣＨ（信号ＣＨの反転信号）を受けるＡＮＤ回路２６１
０と、ＡＮＤ回路２６１０の出力をその一方入力に受
け、フリップフロップ（ＦＦ）２６１２のＱ出力をその
他方入力に受けるＯＲ回路２６１１とを含む。フリップ
フロップ２６１２はＯＲ回路２６１１の出力を受けるセ
ット入力Ｓと図８４に示すリセット信号発生回路２６０
５からのリセット信号ＲＳを受けるリセット入力Ｒと、
Ｑ出力および／Ｑ出力を含む。このＱ出力と／Ｑ出力と
は互いに相補な信号を出力する。クロック信号Ｋが
“Ｈ”に立上がるときに制御信号Ｅが“Ｈ”、制御信号
ＣＨが“Ｌ”にあれば、ＡＮＤ回路２６１０の出力は
“Ｈ”となる。それにより、ＯＲ回路２６１１の出力が
“Ｈ”に立上がり、フリップフロップ２６１２をセット
状態とする。フリップフロップ２６１２がセット状態と
なり、このフリップフロップ２６１２の／Ｑ出力から出
力される内部行アドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がる。このとき、フリップフロップ２６１
２のＱ出力は“Ｈ”となり、ＯＲ回路２６１１の出力は
“Ｈ”となる。内部行アドレスストローブ信号／ＲＡＳ
が発生されてから所定時間が経過するとリセット信号発
生回路２６０５（図８４参照）からリセット信号ＲＳが
発生され、フリップフロップ２６１２がリセット状態と
され、行アドレスストローブ信号／ＲＡＳが“Ｈ”に立
上がる。これにより行アドレス発生回路３６０は次のア
ドレスを受入れることができる状態となる。
【０２１５】ここで、フリップフロップ２６１２が通常
のＮＯＲゲートをたすきがけした回路構成を備える場
合、セット入力Ｓに“Ｈ”の信号が与えられているとき
に“Ｈ”のリセット信号ＲＳが与えられると、通常、こ
のときＱ出力および／Ｑ出力はともに“Ｌ”となる。こ
のときフリップフロップ２６１２のＱ出力がＯＲ回路６
１１の一方入力に与えられているため、ＯＲ回路２６１
１の出力が“Ｌ”となる。リセット信号ＲＳが適当なパ
ルス幅を有していれば、フリップフロップ２６１２は安
定なリセット状態となる。このとき、確実にフリップフ
ロップ２６１２を動作させるために、フリップフロップ
２６１２のＱ出力が“Ｈ”になったときにワンショット
のパルス信号を発生し、このワンショットのパルス信号
をＯＲ回路２６１１へ与えるように構成してもよい。ま
た、ＡＮＤ回路２６１０の出力に応答して適当なパルス
幅を有するワンショットのパルスを発生する回路を設
け、このワンショットのパルス発生回路からのパルスを
フリップフロップ２６１２のセット入力へ与える構成と
してもよい。
【０２１６】図８６は図８４に示す列アドレスストロー
ブ信号発生回路２６０２の具体的構成の一例を示す図で
ある。図８６において、列アドレスストローブ信号発生
回路２６０２は、クロック信号Ｋをその一方入力に受け
るＡＮＤ回路２６２１と、内部行アドレスストローブ信
号／ＲＡＳを受けるインバータ回路２６２２と、ＡＮＤ
回路２６２１の出力を受けるセット入力／Ｓと、インバ
ータ回路２６２２の出力を受けるリセット入力／Ｒと、
Ｑ出力および／Ｑ出力を有するフリップフロップ２６２
３とを含む。ＡＮＤ回路２６２１の他方入力へはフリッ
プフロップ２６２３の／Ｑ出力が与えられる。列アドレ
スストローブ信号／ＣＡＬはフリップフロップ２６２３
の／Ｑ出力から発生され、列アドレスストローブ信号Ｃ
ＡＬはフリップフロップ２６２３の／Ｑ出力を受けるイ
ンバータ回路２６２４から発生される。
【０２１７】フリップフロップ２６２３は、２つのＮＡ
ＮＤ回路をたすきがけした構成を備え、そのセット入力
／Ｓに“Ｌ”の信号が与えられたときにセット状態とな
り、そのリセット入力／Ｒに“Ｌ”の信号が与えられた
場合にリセット状態となる。次に動作について説明す
る。フリップフロップ２６２３は今リセット状態にあ
る。このときフリップフロップ２６２３の／Ｑ出力は
“Ｈ”にあり、クロック信号Ｋの立上がりに応答してＡ
ＮＤ回路２６２１の出力が“Ｈ”にある。クロック信号
Ｋが“Ｌ”に立下がると、ＡＮＤ回路２６２１の出力が
“Ｌ”に立下がり、フリップフロップ２６２３がセット
状態となり、その／Ｑ出力からの列アドレスストローブ
信号／ＣＡＬが“Ｌ”となり、インバータ回路６２４か
らの列アドレスストローブ信号ＣＡＬが“Ｈ”となる。
一方、行アドレスストローブ信号／ＲＡＳはクロック信
号Ｋの立上がりに応答して“Ｌ”となり、インバータ回
路６２２の出力は“Ｈ”となる。
【０２１８】所定時間が経過すると、内部行アドレスス
トローブ信号／ＲＡＳが“Ｌ”から“Ｈ”へ立上がり、
インバータ回路２６２２の出力が“Ｌ”へ立下がる。こ
れによりフリップフロップ２６２３がリセット状態とさ
れ、列アドレスストローブ信号／ＣＡＬが“Ｈ”、列ア
ドレスストローブ信号ＣＡＬが“Ｌ”となる。このと
き、フリップフロップ２６２３のセット入力／Ｓおよび
リセット入力／Ｒヘの信号はともに“Ｌ”となることも
考えられるが、強制的にフリップフロップ２６２３の／
Ｑ出力をリセットする構成を設けておけばこのような状
態は防止することができる。このときフリップフロップ
２６２３のＱ出力を併せてセットする回路構成を設けて
おけばよい。また単純に、この構成に代えて、クロック
信号Ｋの立下がりに応答して所定のパルス幅を有するワ
ンショットのパルス信号を発生してフリップフロップ２
６２３のセット入力／Ｓへ与える構成を用いてもよい。
このとき、この発生されるワンショットのパルス信号は
“Ｈ”から“Ｌ”へ立下がるパルス信号である。
【０２１９】図８７は図８４に示す行アドレスラッチ２
６０３の具体的構成の一例を示す図である。図８７にお
いて、行アドレスラッチ２６０３は、外部アドレス信号
Ａａを受けるインバータ回路２６３１と、インバータ回
路２６３１の出力を受けるクロックトインバータ２６３
２と、クロックトインバータ２６３２の出力を受けるイ
ンバータ回路２６３３と、インバータ回路２６３３の出
力を受けるクロックトインバータ２６３４を含む。クロ
ックトインバータ２６３２は、内部行アドレスストロー
ブ信号ＲＡＳおよび／ＲＡＳによりその動作が制御され
る。内部行アドレスストローブ信号ＲＡＳが“Ｈ”にあ
りかつ内部行アドレスストローブ信号／ＲＡＳが“Ｌ”
にあるとき、クロックトインバータ２６３２は、不活性
状態の出力ハイインピーダンス状態となる。内部行アド
レスストローブ信号ＲＡＳが“Ｌ”にあり、内部行アド
レスストローブ信号／ＲＡＳが“Ｈ”にあるときクロッ
クトインバータ２６３２は活性状態となり、インバータ
回路２６３１の出力を反転してノードＮ１０へ伝達す
る。
【０２２０】クロックトインバータ２６３４は、内部行
アドレスストローブ信号／ＲＡＳが“Ｌ”にあり、内部
行アドレスストローブ信号ＲＡＳが“Ｈ”にあるときに
活性状態となり、インバータとして機能する。内部行ア
ドレスストローブ信号ＲＡＳが“Ｌ”にあり、内部行ア
ドレスストローブ信号／ＲＡＳが“Ｈ”にあるとき、ク
ロックトインバータ２６３４は不活性状態の出力ハイイ
ンピーダンス状態となる。したがって、クロックトイン
バータ２６３４が活性状態となったとき、インバータ回
路２６３３とクロックトインバータ２６３４がラッチ回
路を構成し、ノードＮ１０に現われている信号電位を持
続的に出力する。ノードＮ１０から内部行アドレス信号
ｉｎｔ・Ａｒａが発生される。次に動作について説明す
る。内部行アドレスストローブ信号／ＲＡＳが不活性状
態の“Ｈ”にあるとき、クロックトインバータ２６３２
はインバータとして機能する。一方このとき、クロック
トインバータ２６３４は出力ハイインピーダンス状態で
ある。したがって、このときにはノードＮ１０へは外部
からのアドレス信号Ａａが伝達される。内部行アドレス
ストローブ信号／ＲＡＳが“Ｌ”に立下がると、クロッ
クトインバータ２６３２が出力ハイインピーダンス状態
となり、クロックトイインバータ２６３４が活性化され
てインバータとして機能する。この状態では、内部行ア
ドレスストローブ信号／ＲＡＳが与えられた時点におい
てノードＮ１０へ現われていた信号電位がインバータ回
路２６３３およびクロックトインバータ２６３４により
ラッチされ、内部行アドレス信号ｉｎｔ・Ａｒａとして
持続的に出力される。
【０２２１】図８８は図８４に示す列アドレスラッチ２
６０４の具体的構成の一例を示す図である。図８８にお
いて、列アドレスラッチ２６０４は、外部アドレス信号
Ａａをその一方入力に受け、内部行アドレスストローブ
信号／ＲＡＳをその他方入力に受けるＮＯＲ回路２６４
１と、ＮＯＲ回路２６４１の出力を受けるクロックトイ
ンバータ２６４２と、クロックトインバータ２６４２の
出力を受けるインバータ回路２６４３と、インバータ２
６４３の出力を受けるクロックトインバータ２６４４を
含む。クロックトインバータ２６４２は、内部列アドレ
スストローブ信号ＣＡＬが“Ｌ”、内部列アドレススト
ローブ信号／ＣＡＬが“Ｈ”のときに活性化されインバ
ータとして機能する。内部列アドレスストローブ信号Ｃ
ＡＬが“Ｈ”、内列アドレスストローブ信号／ＣＡＬが
“Ｈ”のときクロックトインバータ２６４２は不活性状
態となり、出力ハイインピーダンス状態となる。クロッ
クトインバータ２６４４は、内部列アドレスストローブ
信号／ＣＡＬが“Ｌ”にあり内部列アドレスストローブ
信号ＣＡＬが“Ｈ”のときに活性状態となり、インバー
タとして機能する。クロックトインバータ２６４４は、
また内部列アドレスストローブ信号ＣＡＬが“Ｌ”にあ
り内部列アドレスストローブ信号／ＣＡＬが“Ｈ”のと
きに不活性状態となり、出力ハイインピーダンス状態と
なる。クロックトインバータ２６４４が活性状態のとき
に、インバータ回路２６４３とクロックトインバータ２
６４４はラッチ回路を構成し、ノードＮ２０に現われた
信号電位をラッチする。ノードＮ２０から内部列アドレ
ス信号ｉｎｔ・Ａｒｃが発生される。次に動作について
説明する。
【０２２２】内部行アドレスストローブ信号／ＲＡＳが
“Ｈ”のときに、ＮＯＲ回路２６４１の出力は“Ｌ”で
ある。このときまだ内部列アドレスストローブＣＡＬ，
／ＣＡＬは発生されていないため、クロックトインバー
タ２６４２はインバータとして機能し、ノードＮ２０へ
“Ｈ”の信号を伝達する。内部ロウアドレスストローブ
信号／ＲＡＳが“Ｌ”に立下がると、ＮＯＲ回路２６４
１はインバータとして機能する。このとき、ＮＯＲ回路
２６４１は外部アドレス信号Ａａを反転した信号を出力
する。内部ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がって所定時間経過した後、内部列アドレ
スストローブ信号ＣＡＬ，／ＣＡＬが発生され、クロッ
クトインバータ２６４２が出力ハイインピーダンス状態
となり、一方クロックトインバータ２６４４が活性化さ
れてインバータとして機能する。これにより内部列アド
レスストローブ信号ＣＡＬ，／ＣＡＬが発生されたとき
にノードＮ２０へ現われていた信号電位が内部列アドレ
ス信号ｉｎｔ・Ａｒｃとして持続的に出力される。
【０２２３】なお、図８７および図８８に示す構成は外
部アドレス信号Ａａのうちの１ビットに関連する部分の
構成を示しており、各外部アドレス信号Ａａの各ビット
に対応して図８７および図８８に示す回路が設けられ
る。また図８４に示すリセット信号発生回路２６０５
は、内部行アドレスストローブ信号／ＲＡＳが“Ｌ”に
立下がったことを検出して所定時間経過した後にリセッ
トパルスＲＳを発生する構成であればどのような回路構
成であってもよい。行アドレスストローブ信号／ＲＡＳ
を遅延させる回路と、この遅延回路出力に応答してワン
ショットのパルス信号を発生する回路構成であればこの
リセット信号発生回路は容易に実現することができる。
また、このリセット信号発生回路２６０５は、図８０に
示すＤＲＡＭアレイ駆動回路２６０から発生される構成
であってもよい。このとき、ＤＲＡＭアレイ駆動回路２
６０は、ＤＲＡＭアレイの行選択動作に関連する部分の
回路を活性化する信号を発生しており、この行選択に関
連する部分の回路が完了した時点でリセットパルスを発
生する回路構成とすればよい。たとえば、ＤＲＡＭアレ
イ１０１におけるセンス動作を行なうためのセンスアン
プ活性化信号が発生されて所定時間経過した後にリセッ
トパルスＲＳが発生される構成を用いることができる。
【０２２４】次に、ＣＤＲＡＭを使用目的に応じてその
動作モードすなわち、高速動作および低消費電力動作モ
ードのいずれかに設定する構成について説明する。モー
ド設定にはコマンドレジスタが用いられる。図８９に示
すように、レジスタＷＲ０選択時におけるデータ入力ピ
ンＤＱ３（Ｄ３）およびＤＱ２（Ｄ２）のデータの値に
よりＣＤＲＡＭの動作モードが設定される。ＤＱ３（Ｄ
３）およびＤＱ２（Ｄ２）をともに“０”とすると第１
の高速モードが指定される。ＤＱ３（Ｄ３）およびＤＱ
２（Ｄ２）を“０”および“１”とすることにより低消
費電力動作モードが指定される。ＤＱ３（Ｄ３）および
ＤＱ２（Ｄ２）を“１”および“０”と設定すれば、第
２の高速動作モードが指定される。ここで、レジスタＷ
Ｒ０設定時に入力端子をＤＱ（Ｄ）のように示している
のは、レジスタＲＲ１によりＤＱ分離モードが指定され
ているかまたはレジスタＲＲ０によりマスクトライトモ
ードが選択されているかに応じて、ピンの機能が異なる
ためである。次に、レジスタＷＲ０のデータＤＱ３（Ｄ
３）およびＤＱ２（Ｄ２）に与えられたデータＡＢによ
り実現される動作モードについて説明する。
【０２２５】図９０はＣＤＲＡＭの高速動作モードを示
す図である。第１の高速動作モードはレジスタＷＲ０の
上位２ビットのデータＡＢをともに“０”と設定するこ
とにより選択される。この状態においては、クロック信
号Ｋの第１回目のクロック信号Ｋ（＃１）の立上がりエ
ッジでまず行アドレス信号（ＲＯＷ）が取込まれ、次い
で３番目のクロック信号Ｋ（＃３）の立上がりエッジで
列アドレス信号（ＣＯＬ）が取込まれる。ＣＤＲＡＭの
動作はこの３番目のクロック信号＃３の降下エッジから
開始される。第２の高速動作モードは、コマンドレジス
タＷＲ０の上位２ビットのデータＡＢを“１”および
“０”と設定することにより選択される。この第２の高
速動作モードにおいては、１回目のクロック信号Ｋ（＃
１）の立上がりエッジで行アドレス信号（ＲＯＷ）が取
込まれ、次に与えられる２回目のクロック信号Ｋ１（＃
２）の立上がりエッジで列アドレス信号（ＣＯＬ）が取
込まれる。
【０２２６】したがって、ＣＤＲＡＭのキャッシュミス
時等にＤＲＡＭアレイへアクセスするときに、その使用
目的に応じて動作速度を最適な値に設定することができ
る。処理目的に応じて、ＤＲＡＭアレイへのアクセスに
要する時間を最適な値に設定することができ、柔軟なシ
ステム構築が容易となる。図９１はＣＤＲＡＭを低消費
電力モードで動作させる際の動作を示す信号波形図であ
る。この低消費電力モードは図８９に示すコマンドレジ
スタＷＲ０の上位２ビットＡＢをそれぞれ“０”および
“１”と設定することにより指定される。この低消費電
力モードにおいては、クロック信号Ｋの立上がりエッジ
で行アドレス信号（ＲＯＷ）が取込まれ、クロック信号
Ｋの立下がりエッジで列アドレス信号（ＣＯＬ）が取込
まれる。この場合、クロック信号Ｋが前述のごとく間欠
的に発生されるかまたはこのクロック信号Ｋの周期が一
時的に長くされる場合においても、単一パルスで行およ
び列アドレス信号の取込みが行なわれる。クロック周期
が長くなった場合でも、単一のクロック信号で行および
列アドレスの信号の取込みを行なうことができる。この
列アドレス信号の取込み後すぐにＤＲＡＭが動作を行な
うため、低消費電力でかつ高速動作をすることのできる
ＣＤＲＡＭを得ることができる。
【０２２７】図９２は、動作モードに応じて外部アドレ
ス信号Ａａを取込むタイミングを設定するための回路構
成を示す図である。この図９２に示す回路構成は図８４
に示す列アドレスストローブ信号発生回路２６０２とし
て用いられる。すなわち、この図９２に示す列アドレス
ストローブ信号発生回路は図８６に示す列アドレススト
ローブ信号発生回路の代わりに用いられる。残りの回路
構成は前述の各回路を用いることができる。図９２にお
いて、列アドレスストローブ信号発生回路２６０２′
は、クロック信号Ｋをその一方入力に受けるＡＮＤ回路
２７０１と、ＡＮＤ回路２７０１の出力をそのセット入
力／Ｓ１に受け、内部行アドレスストローブ信号／ＲＡ
Ｓをインバータ回路２７０９を介してそのリセット入力
／Ｒ１に受けるフリップフロップ２７０２を含む。フリ
ップフロップ２７０２の出力／Ｑ１はＡＮＤ回路２７０
１の他方入力へ与えられる。フリップフロップ２７０２
は入力／Ｓ１または／Ｒ１に“Ｌ”の信号が与えられた
ときセットまたはリセット状態となる。
【０２２８】回路２６０２′はまた、クロック信号Ｋを
その一方入力に受けるＯＲ回路２７０３と、フリップフ
ロップ２７０２の出力／Ｑ１と内部行アドレスストロー
ブ信号／ＲＡＳとを受けるＯＲ回路２７１０と、ＯＲ回
路２７０３出力を受けるセット入力Ｓ２とＯＲ回路２７
１０の出力を受けるリセット入力Ｒ２を有するフリップ
フロップ２７０４を含む。フリップフロップ２７０４の
出力Ｑ２はＯＲ回路２７０３の他方入力へ与えられる。
フリップフロップ２７０４は、ＯＲ回路２７０３の出力
が“Ｈ”に立上がるときにセット状態となり、ＯＲ回路
２７１０の出力が“Ｈ”に立上がるとリセット状態とな
る。回路２６０２′はさらに、クロック信号Ｋをその一
方入力に受けるＡＮＤ回路２７０５と、フリップフロッ
プ２７０４の出力Ｑ２とインバータ回路２７０９からの
内部行アドレスストローブ信号ＲＡＳを受けるＡＮＤ回
路２７１１と、ＡＮＤ回路２７０５の出力をそのセット
入力／Ｓ３に受け、ＡＮＤ回路２７１１の出力をそのリ
セット入力／Ｒ３に受けるフリップフロップ２７０６を
含む。フリップフロップ２７０６の出力Ｑ３はＡＮＤ回
路２７０５の他方入力へ与えられる。フリップフロップ
２７０６は、セット入力／Ｓ３へ与えられる信号の立下
がりに応答してセット状態となり、リセット入力／Ｒ３
へ与えられる信号の立下がりに応答してリセット状態と
なる。
【０２２９】回路２６０２′はまた、クロック信号Ｋを
その一方入力に受けるＯＲ回路２７０７と、フリップフ
ロップ２７０６の出力／Ｑ３と内部行アドレスストロー
ブ信号／ＲＡＳとを受けるＯＲ回路２７１２と、ＯＲ回
路２７０７の出力をそのセット入力Ｓ４に受け、ＯＲ回
路２７１２の出力をそのリセット入力Ｒ４に受けるフリ
ップフロップ２７０８を含む。フリップフロップ２７０
８の出力Ｑ４はＯＲ回路２７０７の他方入力へ与えられ
る。このフリップフロップ２７０８は、セット入力Ｓ４
へ与えられる信号の立上がりに応答してセット状態とな
り、かつリセット入力Ｒ４へ与えられる信号の立上がり
に応答してリセット状態となる。列アドレスストローブ
信号発生回路２６０２′はさらに、フリップフロップ２
７０４のＱ２出力とレジスタＷＲ０に設定されたデータ
Ｂ（図８９に示すＤＱ２に対応）とを受けるＡＮＤ回路
２７１５と、フリップフロップ２７０２の出力／Ｑ１を
受けるインバータ回路２７１３と、インバータ２７１３
の出力とレジスタＷＲ０に設定されたデータＡ（図８９
に示すデータＤＱ３に対応）を受けるＡＮＤ回路２７１
４と、ＡＮＤ回路２７１４の出力と、ＡＮＤ回路２７１
５の出力と、フリップフロップ２７０８の出力Ｑ４とを
受けるＯＲ回路２７１６と、ＯＲ回路２７１６の出力を
受けるインバータ回路２７１７を含む。ＯＲ回路２７１
６から列アドレスストローブ信号ＣＡＬが発生され、イ
ンバータ回路２７１７から列アドレスストローブ信号／
ＣＡＬが発生される。次に動作についてその動作波形図
である図９３を参照して説明する。
【０２３０】まず低消費電力モードが設定された場合に
ついて説明する。このとき、データＡは“０”
（“Ｌ”）であり、データＢは“１”（“Ｈ”）であ
る。この状態においては、ＡＮＤ回路２７１４の出力は
“Ｌ”である。また、フリップフロップ２７０２、２７
０４、２７０６および２７０８はリセット状態にある。
外部クロック信号Ｋが１回目に立上がると、ＡＮＤ回路
２７０１の出力が“Ｈ”になる。このとき、フリップフ
ロップ２７０２はそのセット入力／Ｓ１へ与えられる信
号が“Ｌ”から“Ｈ”へ立上がるだけであり、以前のリ
セット状態を保持する。クロック信号Ｋの立上がりに応
答して内部行アドレスストローブ信号／ＲＡＳが“Ｌ”
へ立下がる。このとき、フリップフロップ２７０２はリ
セット状態にあるため、このフリップフロップ２７０２
の出力／Ｑ１は“Ｈ”にあり、ＯＲ回路２７１０の出力
も“Ｈ”となる。
【０２３１】クロック信号Ｋの立上がりに応答してＯＲ
回路２７０３の出力が“Ｈ”に立上がったとしても、Ｏ
Ｒ回路２７１０からの出力により、フリップフロップ２
７０４がセット状態になり、その出力Ｑ２は“Ｈ”とな
る。このときＡＮＤ回路２７１１の出力は“Ｌ”であ
り、ＯＲ回路２７１２の出力は“Ｈ”（フリップフロッ
プ２７０３の出力／Ｑ３は“Ｈ”）であるため、フリッ
プフロップ２７０６および２７０８もリセット状態と同
一の状態を維持している。したがって、この状態におい
ては、ＡＮＤ回路２７１５の出力は“Ｌ”であり、ＯＲ
回路２７１６の出力も“Ｌ”となる。クロック信号Ｋが
“Ｌ”へ立下がると、ＡＮＤ回路２７０１の出力が
“Ｌ”に立下がり、フリップフロップ２７０２がセット
状態となり、フリップフロップ２７０２の出力／Ｑ１が
“Ｈ”から“Ｌ”に立下がる。これに応答してインバー
タ回路２７１３の出力が“Ｈ”に立上がる。データＢは
“Ｈ”の電位レベルであるため、このフリップフロップ
２７０２の出力／Ｑ１の“Ｌ”の立下がりに応答してＡ
ＮＤ回路２７１５の出力が“Ｈ”に立上がる。これによ
り、ＯＲ回路２７１６の出力が立上がり、内部列アドレ
ス信号ＣＡＬが“Ｈ”に、内部列アドレス信号／ＣＡＬ
が“Ｌ”に立下がる。これにより、クロック信号Ｋの１
つのパルス（＃１）の立上がりエッジおよび立下がりエ
ッジでそれぞれ行アドレス信号および列アドレス信号が
取込まれる低消費電力モードが実現される。
【０２３２】次に、各クロック信号の立上がりエッジで
行アドレス信号と列アドレス信号とを取込む第２の高速
動作モードについて説明する。この場合、データＡは１
（“Ｈ”）に設定され、データＢは０（“Ｌ”）に設定
される。この場合、ＡＮＤ回路２７１５の出力は“Ｌ”
固定である。この場合、ＡＮＤ回路２７１４の出力はフ
リップフロップ２７０４の出力Ｑ２が“Ｈ”に立上がっ
たときに“Ｈ”となる。フリップフロップ２７０４の出
力Ｑ２が“Ｈ”に立上がるのは、フリップフロップ２７
０４がリセット状態から開放されるとともに、ＯＲ回路
２７０３の出力が“Ｈ”に立上がるときである。すなわ
ち、フリップフロップ２７０２がセット状態となり、そ
の／Ｑ１出力が“Ｌ”となってから与えられるクロック
信号Ｋ（＃２）の立上がりに応答してＯＲ回路２７０３
の出力が“Ｈ”となったときにフリップフロップ２７０
４がセット状態となる。したがって、第２の高速動作モ
ードにおいて列アドレスストローブ信号ＣＡＬが
“Ｈ”、内部列アドレスストローブ信号／ＣＡＬが
“Ｌ”に設定されるのは、２回目のクロック信号Ｋ（＃
２）の立上がりエッジ時点である。これにより第２の高
速動作モードが実現される。
【０２３３】次に、３回目のクロック信号Ｋ（＃３）の
立上がりエッジで列アドレスの取込みが行なわれる第１
の高速動作モードについて説明する。この場合、データ
ＡおよびＢはともに“０”に設定される。この状態にお
いては、ＡＮＤ回路２７１４および２７１５の出力はと
もに“Ｌ”となる。フリップフロップ２７０４の出力Ｑ
２はクロック信号Ｋの２回目の立上がり（＃２）に応答
して“Ｈ”に立上がる。これにより、ＡＮＤ回路２７１
１の出力が“Ｈ”となり、フリップフロップ２７０６は
リセット状態から開放される。クロック信号Ｋの２回目
の立下がり（＃２）に応答してＡＮＤ回路２７０５の出
力が“Ｌ”に立下がり、フリップフロップ２７０６がセ
ットされ、このフリップフロップ２７０６の出力／Ｑ３
が“Ｌ”に立下がる。フリップフロップ２７０６の出力
／Ｑ３が“Ｌ”に立下がることにより、ＯＲ回路２７１
２の出力が“Ｌ”となり、フリップフロップ２７０８は
リセット状態から開放される。クロック信号Ｋの３回目
の立上がり（＃３）においてＯＲ回路２７０７の出力が
“Ｈ”に立上がると、フリップフロップ２７０８はセッ
ト状態となり、その出力Ｑ４の電位は“Ｈ”に立上が
る。これにより、ＯＲ回路２７１６の出力が“Ｈ”とな
る。これにより、１回目のクロック信号Ｋの立上がりで
行アドレス信号を取込み、３回目のクロック信号Ｋの立
上がりで列アドレス信号を取込む第１の高速動作が実現
される。
【０２３４】いずれの動作サイクルモードにおいても、
所定時間経過後に内部行アドレスストローブ信号／ＲＡ
Ｓが“Ｈ”に立上がると、フリップフロップ２７０２、
２７０４、２７０６および２７０８はすべてリセット状
態となる。このフリップフロップ２７０２、２７０４、
２７０６および２７０８は先に図８５および図８６に示
したフリップフロップ２６１２および２６２３と同様の
構成を備える。上述のように、ＣＤＲＡＭを外部クロッ
ク信号Ｋに同期動作させることにより、アドレス変化検
出回路を用いて内部クロック信号を発生する方式などに
比べてアドレスのスキューなどに起因するサイクルタイ
ムの遅延を防止することができ、正確な制御を実行する
ことができる。またこのとき、特にＤＲＡＭの列アドレ
スを取込むタイミングを任意に設定することにより、低
消費電力性を重視する用途および高速動作性を重視する
用途いずれにも柔軟に対応することのできるＣＤＲＡＭ
を得ることができる。
【０２３５】なお上述の構成では列アドレスを取込むタ
イミングを可変とする構成は、ＣＤＲＡＭに限定され
ず、一般にクロック信号に同期して動作するアドレスマ
ルチプレクス型の半導体記憶装置であれば同様の効果を
得ることができる。また、行アドレス信号と列アドレス
信号とが別々のピン端子へ与えられる構成であってもよ
い。次に、この発明の第２の実施例であるＣＤＲＡＭが
備える動作モードおよび各動作モードを指定するための
制御信号の状態を一覧にして図９４に示す。ＣＤＲＡＭ
の動作モードは、チップセレクト信号Ｅ＃、キャッシュ
ヒット信号ＣＨ＃、ライトイネーブル信号Ｗ＃、リフレ
ッシュ指示信号ＲＥＦ＃、コントロール信号ＣＣ１＃お
よびＣＣ２＃の各外部制御信号の状態の組合わせにより
設定される。図９４において“Ｈ”は高レベルの信号電
位を示し、“Ｌ”は低レベルの信号電位を示す。図９４
に示すように、ＣＤＲＡＭの動作モードとしては、ＳＲ
ＡＭキャッシュへアクセスするキャッシュモードＴＨ、
コマンドレジスタにコマンドデータを設定するためのコ
マンドレジスタセットモードＴＧ、ＣＤＲＡＭをスタン
バイ状態にするスタンバイモードＴＳ、キャッシュミス
（ミスヒット）時の動作を行なうキャッシュミスモード
ＴＭ、ＤＲＡＭアレイへ直接アクセスするダイレクトア
レイアクセスモードＴＤ、ＤＲＡＭアレイのリフレッシ
ュを行なうリフレッシュモードＴＲ、およびＤＲＡＭア
レイのリフレッシュ用の行アドレスを発生するカウンタ
をチェックするカウンタチェックモードＴＣを含む。各
動作モードを設定するための信号の状態の組合わせおよ
びタイミングなどについては後に動作波形図を参照して
詳細に説明する。まず簡単にキャッシュミス時の動作に
ついて説明する。
【０２３６】キャッシュミスすなわちミスヒット時にお
いては、ＳＲＡＭキャッシュにはＣＰＵが要求するデー
タが格納されていないため、要求されたデータをＤＲＡ
ＭアレイからＳＲＡＭキャッシュへ転送する必要があ
る。この転送は図８０に示す双方向転送ゲート回路（Ｄ
ＴＢ）２１０を介して行なわれる。データ転送動作を図
９５を参照して説明する。双方向転送ゲート回路２１０
はＤＲＡＭアレイ１０１のデータをＳＲＡＭアレイ２０
１へ転送するための転送ゲートＤＴＢ２と、ＳＲＡＭア
レイ２０１からのデータをラッチし、かつＤＲＡＭアレ
イ１０１へ転送する転送ゲートＤＴＢ１を含む。（図３
０，図４１のデータ転送ゲートの構成を参照） 今、ＳＲＡＭアレイ２０１の領域ＤにはデータＤ２が格
納されており、ＣＰＵがこの領域ＤにおけるデータＤ１
を要求した場合を考える。この場合はキャッシュミス状
態である。このとき、ＣＰＵが出力したアドレスに従っ
て、ＤＲＡＭアレイ１０１からデータＤ１を選択し、転
送ゲートＤＴＢ２へ伝達する。これと並行して、ＳＲＡ
Ｍアレイ２０１に格納されたデータＤ２が転送ゲートＤ
ＴＢ１にラッチされる。転送ゲートＤＴＢ２へ転送され
たデータＤ１は次いでＳＲＡＭアレイ２０１の対応の領
域Ｄへ転送される。データＤ２は転送ゲートＤＴＢ１に
ラッチされた状態である。ＳＲＡＭアレイ２０１へデー
タＤ１が転送された後は、ＣＰＵはこのＳＲＡＭアレイ
２０１へアクセスすることができる。一方、ＤＲＡＭア
レイ１０１においては、転送ゲートＤＴＢ１からデータ
Ｄ２を受けるために、一旦プリチャージ状態とされる。
次いでＤＲＡＭアレイ１０１へは、データＤ２を格納す
べきアドレスを示すアドレスが例えばタグメモリから与
えられ、このアドレス（以下、ミスアドレスと称す）に
従って行選択動作が行なわれる。行選択動作が行なわれ
た後に、転送ゲートＤＴＢ１に格納されたデータＤ２が
対応の領域へ転送される。
【０２３７】上述のようにデータ転送を双方向で行なう
ことにより、キャッシュミス時においても、ＤＲＡＭア
レイ１０１からＳＲＡＭアレイ２０１へのデータ転送後
すぐにＤＲＡＭアレイ１０１のプリチャージ状態への復
帰を待たずにＣＰＵはＳＲＡＭアレイ２０１へアクセス
して所望のデータの読出／書込を行なうことができる。
このデータ転送時の各動作モード（高速モード，低消費
電力モード）における動作を図９６に示す動作波形図を
参照して詳細に以下に説明する。まず、クロック信号Ｋ
の立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”に
設定し、キャッシュヒット信号ＣＨ＃を“Ｈ”と設定す
ることによりキャッシュミスサイクルＴＭの初期化（イ
ニシェイト）サイクルＴＭＭＩが行なわれる。このキャ
ッシュミス初期化サイクルＴＭＭＩにおいては、クロッ
ク信号Ｋの立上がりエッジでＳＲＡＭアドレスＡｃが有
効として装置内部へ取込まれるとともに、ＤＲＡＭアド
レスＡａのうちの行アドレス信号（Ｒ）が装置内部へ取
込まれる。低消費電力モードにおいては、このクロック
Ｋの立下がりエッジで続いてＤＲＡＭアレイＡａにおけ
る列アドレス信号（Ｃ）の取込みが行なわれる。第２の
高速動作モードにおいては３番目のクロック信号Ｋの立
上がりエッジで列アドレス信号（Ｃ）の取込みが行なわ
れる。
【０２３８】クロック信号Ｋが２回目に立上がると、次
いでアレイアクティブサイクルＴＭＭＡが開始される。
このアレイアクティブサイクルＴＭＭＡにおいては、Ｄ
ＲＡＭアレイ内においＣＰＵアドレスに従ったメモリセ
ルの選択動作が行なわれ、選択されたメモリセルデータ
がＳＲＡＭアレイへ転送される。ＤＲＡＭアレイからＳ
ＲＡＭアレイへのデータ転送後、ＳＲＡＭアレイでは先
に取込まれたＳＲＡＭアドレスに従ってデータの選択が
行なわれ、この選択されたデータＱが出力される。この
ときまだＳＲＡＭアレイから転送ゲートへ転送されたデ
ータは転送ゲートＤＴＢ１にラッチされた状態にある。
この状態によりアレイアクティブサイクルＴＭＭＡが完
了する。このとき、クロック信号Ｋが最初に立上がって
からＣＰＵが要求したデータＱが出力されるまでに要す
る時間はｔＫＨＡＡであり、ＤＲＡＭ列アドレスを取込
んでから出力データＱが出力されるまでに要する時間は
ｔＣＡＡである。
【０２３９】このアレイアクティブサイクルＴＭＭＡ完
了後、ＤＲＡＭのプリチャージを行なうプリチャージサ
イクルＴＭＭＰが行なわれる。このプリチャージ期間中
には、ＳＲＡＭキャッシュへはアクセス可能である。Ｓ
ＲＡＭへのアクセスの有無に応じてチップセレクト信号
Ｅ＃およびキャッシュヒット信号ＣＨ＃が“Ｈ”または
“Ｌ”に設定され、そのときの状態に応じてデータの出
力が行なわれる。一方、ＤＲＡＭアレイにおいては内部
のプリチャージ動作が行なわれ、各種信号線が所望の電
位にプリチャージされる。このＤＲＡＭアレイのプリチ
ャージ完了後、ＳＲＡＭアレイから転送ゲートＤＴＢ１
へ転送されたデータをＤＲＡＭアレイの対応の位置へ書
込むアレイライトサイクルＴＭＡが行なわれる。このア
レイライトサイクルＴＭＡはまず初期化サイクル（イニ
シェイトサイクル）ＴＭＡＩを行なうことにより開始さ
れる。この初期化サイクルの設定はクロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”と設定
することにより行なわれる。これにより、たとえばタグ
メモリから与えられたミスアドレスがＤＲＡＭアレイへ
与えられ、ＤＲＡＭアレイではこの与えられたミスアド
レスをその動作モードに応じて行アドレス信号（Ｒ）お
よび列アドレス信号（Ｃ）として取込む。この行および
列アドレス信号を取込んだ後、ＤＲＡＭアレイへラッチ
されたデータを実際に書込むアレイライトのアレイアク
ティブサイクルおよびプリチャージサイクルＴＭＡＡが
行なわれる。
【０２４０】アレイアクティブ／プリチャージサイクル
ＴＭＡＡにおいては、与えられたミスアドレスに従って
ＤＲＡＭアレイから対応のメモリセルの選択が行なわ
れ、既に双方向転送ゲートＤＴＢ１にラッチされていた
データがこの選択されたメモリセルへ書込まれる。ＤＲ
ＡＭアレイにおけるデータ書込みサイクルと並行して、
ＳＲＡＭアレイへはＣＰＵが独立にアクセスすることが
できる。クロック信号Ｋのサイクル時間はｔＫであり、
ＤＲＡＭのアレイサイクル時間（ＤＲＡＭアレイへ直接
アクセスして所望のデータを読出すのに必要とする時
間）はｔａで与えられる。キャッシュミス時のミスリー
ドライトサイクルＴＭＭの要するサイクル時間はアレイ
サイクル時間ｔａ以上とされ、同様アレイライトサイク
ルＴＭＡのサイクル時間もアレイサイクル時間ｔａ以上
とされる。
【０２４１】図９７は低消費電力モード時におけるキャ
ッシュヒットリード動作を示す信号波形図である。この
キャッシュヒットリード動作（ＬＴＨＲ）はトランスペ
アレント出力モードでのデータ出力波形を示す。キャッ
シュヒットリード動作は、クロック信号Ｋの立上がりエ
ッジで、チップセレクト信号Ｅ＃を“Ｌ”、キャッシュ
ヒット信号ＣＨ＃を“Ｌ”、制御信号ＣＣ１＃を
“Ｌ”、リフレッシュ指示信号ＲＥＦ＃、制御信号ＣＣ
２＃、およびライトイネーブル信号Ｗ＃を“Ｈ”と設定
することにより行なわれる。このとき、クロック信号Ｋ
の立上がりエッジでＳＲＡＭ用アドレス（ＣＰＵアドレ
ス）Ａｃが取込まれ、ＳＲＡＭキャッシュへのアクセス
が行なわれる。アウトプットイネーブル信号Ｇ＃を
“Ｈ”から“Ｌ”へ立下げることにより、このクロック
信号Ｋの立上がりエッジから時間ｔＫＨＡ経過後に取込
んだＳＲＡＭアドレスＣ１に対応するデータＱ１が出力
される。
【０２４２】キャッシュヒット時のヒットリードサイク
ルＴＨＲは、単にＳＲＡＭキャッシュへのアクセスが行
なわれるだけであり、クロック信号Ｋと同一のクロック
サイクルでデータの出力が行なわれる。ここで、制御信
号ＣＣ１＃を１回目のヒットリードサイクルにおいての
み“Ｌ”に設定しているのはＤＲＡＭアレイにおいてデ
ータ転送のアレイライトサイクルを実行するためであ
る。ＤＲＡＭアレイのサイクルタイムは複数サイクル必
要であり、以後ＤＲＡＭにおいては、アレイライトサイ
クルが実行されているため、以後のヒットリードサイク
ルではこの制御信号ＣＣ１＃は“Ｈ”とされる。またア
ウトプットイネーブル信号Ｇ＃は、“Ｌ”のときに、デ
ータ出力ピンへ図８０（図１６参照）に示すデータ入出
力回路の出力を伝達するため、２回目のヒットリードサ
イクルにおいては、ＳＲＡＭアドレスＣ２を取込んだと
き、次いで不確定データが出力された後このアドレスＣ
２に対応するデータＱ２が出力される。アウトプットイ
ネーブル信号Ｇ＃が“Ｈ”のとき、出力データピンＤ／
Ｑはハイインピーダンス状態となる。ここで、以下の説
明においては、このＣＤＲＡＭはマスクトライトモード
であり、マスクデータを受けるピンＭ＃とＤデータ入出
力を共通に行なうＤＱピンの配置の場合が示される。
【０２４３】図９８はキャッシュヒットライト動作を示
す信号波形図である。キャッシュヒットモードＴＨＷ
は、クロック信号Ｋの立上がりエッジにおいてチップセ
レクト信号Ｅ＃、キャッシュヒット信号ＣＨ＃およびラ
イトイネーブル信号Ｗ＃を“Ｌ”とし、制御信号ＣＣ１
＃、ＣＣ２＃およびリフレッシュ指示信号ＲＥＦ＃を
“Ｈ”と設定することにより行なわれる。このときアウ
トプットイネーブル信号Ｇ＃は“Ｈ”に設定される。こ
の状態においては、クロック信号Ｋの立上がりエッジ
で、ＳＲＡＭアドレス信号Ｃ１が取込まれ、そのときに
データ入出力ピンＤＱへ与えられていたデータＤ１が取
込まれる。このときマスクトライトモードであれば、デ
ータピンＭ＃へ与えられる信号電位を“Ｈ”または
“Ｌ”に設定することによりこのときに書込まれるデー
タに対してマスクをかけることができる。このキャッシ
ュヒットライト動作時におけるキャッシュヒットライト
モードＴＨＷもＳＲＡＭアレイへのアクセスのみである
ため、このヒットライトモードＴＨＷのサイクルタイム
はクロック信号Ｋのサイクル時間ｔＫと同じである。
【０２４４】図９９は、低消費電力モードにおけるキャ
ッシュミスリード動作を示す信号波形図である。キャッ
シュミスリード動作はまず、ミスイニシェイトサイクル
ＴＭＭＩにより開始される。このイニシェイトサイクル
ＴＭＭＩは、クロック信号Ｋの立上がりエッジでチップ
セレクト信号Ｅ＃を“Ｌ”、残りの制御信号ＣＨ＃、Ｃ
Ｃ１＃、ＲＥＦ＃、ＣＣ２＃およびＷ＃、およびＧ＃を
“Ｈ”に設定することにより開始される。このイニシェ
イトサイクルＴＭＭＩにおいて、まずＳＲＡＭアドレス
Ａｃ１がＳＲＡＭアレイのアドレスを指定するために取
込まれ、かつ同時に同じアドレスがＤＲＡＭアレイアド
レス信号Ａａとして与えられる。このときデータ転送は
たとえば１つのメモリアレイに対し１６ビット（１６ビ
ット×４）一括して行なわれる。出力データは４ビット
であるため、ＤＲＡＭアドレス信号ＡａとしてはＣＰＵ
から与えられるアドレス（ＣＰＵＡｄｄ）のうち下位ア
ドレスビットを除く所要のアドレスビットのみが与えら
れる。
【０２４５】低消費電力動作のため、クロック信号Ｋの
立上がりエッジでＤＲＡＭアドレス信号Ａａが行アドレ
ス（ＲＯＷ）として取込まれ、このクロック信号Ｋの立
下がりエッジで列アドレス信号ＣＯＬが取込まれる。こ
の状態において、ＳＲＡＭアレイとＤＲＡＭアレイにお
けるメモリセル選択動作が行なわれ、かつＤＲＡＭから
対応のメモリセルデータがＳＲＡＭアレイへ転送され
る。ＤＲＡＭアレイのデータ選択動作はアレイアクティ
ブサイクルＴＭＭＡの設定により行なわれる。このアレ
イアクティブサイクルＴＭＭＡの指定はクロック信号Ｋ
の立上がりエッジですべての信号を“Ｈ”と設定するこ
とにより行なわれる。アレイアクティブサイクルＴＭＭ
Ａにおいてアウトプットイネーブル信号Ｇ＃を“Ｌ”と
立下げることにより、このＳＲＡＭアレイにおいてアド
レス信号Ｃ１に従って選択されたデータＱ１が所定時間
経過後に出力される。ＤＲＡＭアレイにおけるアレイア
クティブサイクルの完了後プリチャージサイクルへの移
行が、ＳＲＡＭアレイから読出されて双方向転送ゲート
回路でラッチされているデータをＤＲＡＭアレイへ書込
むために行なわれる必要がある。このミスリード時のプ
リチャージサイクルＴＭＭＰの設定は、クロック信号Ｋ
の立上がりエッジにおいて、スタンバイ指定時またはキ
ャッシュヒット動作ＴＨ指定時と同じ信号の組合わせが
用いられる。このとき、チップセレクト信号Ｅ＃を
“Ｌ”に設定し、キャッシュヒット信号ＣＨ＃を“Ｌ”
とすれば、このＤＲＡＭアレイのプリチャージサイクル
中に、ＳＲＡＭアレイからデータを読出すことができ
る。
【０２４６】図１００は低消費電力モード時におけるキ
ャッシュミスライト動作を示す信号波形図である。この
キャッシュミスライト動作は、クロック信号Ｋの立上が
りエッジにおいてチップセレクト信号Ｅ＃およびライト
イネーブル信号Ｗ＃を“Ｌ”と設定することにより実現
される。このときまず、キャッシュミスライト動作の初
期化サイクルＴＭＭＩが実行される。キャッシュミスラ
イト動作は、図９９に示すキャッシュミスリード動作と
単にデータの流れる方向が異なるだけであり、ＤＲＡＭ
アレイから対応のデータが転送された後または転送と同
時にＳＲＡＭアレイに対するアドレス信号Ｃ１に従った
対応のメモリセルへのデータＤ１の書込みが行なわれ
る。ライトイネーブル信号Ｗ＃が“Ｌ”になっているか
否かの違いが存在するだけである。
【０２４７】図１０１はアレイライト動作を示す信号波
形図である。このアレイライト動作においては、ＳＲＡ
Ｍアレイから双方向転送ゲート回路へ転送されてそこで
ラッチされたデータがＤＲＡＭアレイの対応のメモリセ
ルへ書込まれる。アレイライト動作サイクルＬＴＭＡ
は、初期化サイクルＴＭＡＩとアレイアクティブサイク
ルＴＭＡＡを含む。この初期化（イニシェイト）サイク
ルＴＭＡＩの設定は、クロック信号Ｋの立上がりエッジ
でチップセレクト信号Ｅ＃および制御信号ＣＣ２＃を
“Ｌ”、制御信号ＣＨ＃、制御信号ＣＣ１＃を“Ｈ”と
設定することにより行なわれる。この低消費電力モード
におけるアレイライト動作サイクルＬＴＭＡの初期化サ
イクルＴＭＡＩにより、タグメモリ等の外部装置から与
えられたアドレス信号（ＭｉｓｓＡｄｄ）のクロック信
号Ｋの立上がりエッジおよび立下がりエッジに応じた取
込みが行なわれ、内部行アドレス信号および内部列アド
レス信号が発生される。このイニシェイト（初期化）サ
イクルＴＭＡＩに続いてクロック信号Ｋの立上がりエッ
ジでチップセレクト信号Ｅ＃およびキャッシュヒット信
号ＣＨ＃を“Ｌ”、制御信号ＣＣ１＃に設定する。これ
によりアレイアクティブサイクルＴＭＭＡＡとともにキ
ャッシュヒット動作が設定される。このとき、ライトイ
ネーブル信号Ｗ＃を“Ｌ”に設定すれば、ＳＲＡＭアド
レス信号Ａｃの取込みが行なわれ、この取込んだアドレ
スＣ２に対応してＳＲＡＭアレイへのデータ書込みが行
なわれる。このとき、マスクデータＭ＃を与えてもよ
い。このアレイライト動作におけるアレイアクティブサ
イクルＴＭＡＡにおいては、取込んだアドレスに従って
ＤＲＡＭメモリセルの選択が行なわれ、この選択された
ＤＲＡＭメモリセルへ双方向転送ゲートにおいてラッチ
されていたデータの書込みが行なわれる。
【０２４８】図１０２はキャッシュヒットリード動作を
伴うアレイライト動作を示す信号波形図である。このキ
ャッシュヒットリードを伴うアレイライト動作は低消費
電力モードの場合が示され、このサイクルＬＴＭＡＲで
は、双方向転送ゲートからＤＲＡＭアレイへのデータ転
送と並行してＳＲＡＭキャッシュからのデータの読出し
が行なわれる。この動作サイクルＬＴＭＡＲの設定に
は、クロック信号Ｋの立上がりエッジにおいてチップセ
レクト信号Ｅ＃、制御信号ＣＣ１＃、キャッシュヒット
信号ＣＨ＃を“Ｌ”に設定し、制御信号ＣＣ２＃および
ライトイネーブル信号Ｗ＃を“Ｈ”に設定する。リフレ
ッシュは行なわれないため、リフレッシュ指示信号ＲＥ
Ｆ＃は“Ｈ”である。この信号の設定により、アレイラ
イト動作のイニシェイトサイクルＴＭＡＩが行なわれる
とともに、キャッシュリードリードサイクルＴＨＲが行
なわれる。すなわちこの動作モードにおいては、まずＳ
ＲＡＭアドレス信号Ａｃがクロック信号Ｋの立上がりエ
ッジにおいて取込まれ、それに対応するデータＱ１が出
力される。
【０２４９】一方、ＤＲＡＭアドレス信号Ａａはクロッ
ク信号Ｋの立上がりエッジおよび立下がりエッジでそれ
ぞれ行アドレス信号および列アドレス信号として取込ま
れる。このときＤＲＡＭアドレス信号Ａａとしては、双
方向転送ゲートにラッチされたデータを書込むべきメモ
リセルを選択するため、外部に設けられたたとえばタグ
メモリからのアドレス信号（ＭｉｓｓＡｄｄ）が与えら
れる。これにより、ＳＲＡＭアレイのキャッシュへのリ
ード動作と並行して、ＤＲＡＭアレイへのデータ転送動
作が行なわれる。アレイライトサイクルの実行は、アレ
イアクティブおよびプリチャージサイクルＴＭＡＡを設
定することにより行なわれる。このキャッシュヒットリ
ードを伴うアレイライト動作におけるアレイアクティブ
／プリチャージ動作の設定は、チップセレクト信号Ｅ＃
を“Ｌ”、キャッシュヒット信号ＣＨ＃を“Ｌ”に設定
し、制御信号ＣＣ１＃およびＣＣ２＃をともに“Ｈ”に
設定することにより行なわれる。
【０２５０】図１０３は、低消費電力モードにおけるキ
ャッシュヒットライトを伴うアレイライト動作サイクル
ＬＴＭＡＷを示す信号波形図である。このキャッシュヒ
ットライトを伴うアレイライト動作サイクルＬＴＭＡＷ
の設定は、クロック信号Ｋの立上がりエッジにおいてチ
ップセレクト信号Ｅ＃、キャッシュヒット信号ＣＨ＃お
よび制御信号ＣＣ１＃を“Ｌ”に設定し、制御信号ＣＣ
２＃およびリフレッシュ指示信号ＲＥＦ＃を“Ｈ”に設
定することにより行なわれる。この信号状態の設定によ
り、アレイライト初期化サイクルＴＭＡＩおよびヒット
ライトサイクルＴＨＷが設定される。これに応答して、
クロック信号Ｋの立上がりエッジでＳＲＡＭアレイ選択
用のＳＲＡＭアドレス信号Ａｃが取込まれ、かつＤＲＡ
Ｍアドレス信号Ａａがクロック信号Ｋの立上がりエッジ
で取込まれる。
【０２５１】ＤＲＡＭアドレス信号Ａａはまたクロック
信号Ｋの立下がりエッジで取込まれ、内部列アドレス信
号が発生する。このＤＲＡＭアドレス信号Ａａは、アレ
イライト動作であるため、キャッシュミスを生じたデー
タが書込まれるべきアドレスすなわちＣＰＵが与えたア
ドレスではなく、たとえばタグメモリなどの外部装置が
与えるアドレスＭｉｓｓＡｄｄである。このキャッシュ
ヒットライトを伴うアレイライト動作サイクルＬＴＭＡ
Ｗは、図１０２に示すキャッシュヒットリードを伴うア
レイライト動作サイクルＬＴＭＡＲとライトイネーブル
信号Ｗ＃の状態が異なっていることを除いて同じであ
る。すなわち、ＤＲＡＭアレイへの双方向転送ゲートに
ラッチされたデータの転送と並行して、ＳＲＡＭアレイ
へのＣＰＵアドレスに従ったデータの書込みが行なわれ
る。
【０２５２】図１０４は低消費電力モード時におけるダ
イレクトアレイリード動作サイクルＬＴＤＲを示す信号
波形図である。このダイレクトアレイリード動作サイク
ルＬＴＤＲにおいては、直接ＤＲＡＭアレイへアクセス
してこのＤＲＡＭＡの対応のメモリセルデータを読出す
ことができる。このダイレクトアレイリード動作サイク
ルＬＤＤＲは、まずクロック信号Ｋの立上がりエッジに
おいて、チップセレクト信号Ｅ＃および制御信号ＣＣ１
＃を“Ｌ”に設定し、制御信号ＣＣ２＃を“Ｈ”、キャ
ッシュヒット信号Ｃ１＃、ライトイネーブル信号Ｗ＃、
およびリフレッシュ指示信号ＲＥＦ＃を“Ｈ”と設定す
ることにより開始される。この状態の設定により、まず
ダイレクトリードアレイサイクルＬＤＤＲにおけるイニ
シェイトサイクルＴＤＩが設定される。
【０２５３】イニシェイトサイクルＴＤＩにおいて、ク
ロック信号Ｋの立上がりエッジでＤＲＡＭアドレス信号
Ａａが行アドレス信号（ＲＯＷ）として取込まれ、次い
でクロック信号Ｋの立下がりエッジで、ＤＲＡＭアドレ
ス信号ＡａとＳＲＡＭアドレス端子に与えられた４ビッ
トのアドレス信号Ａａｃ０〜Ａａｃ３が取込まれる。こ
こで、ダイレクトアレイリード動作時において、ＳＲＡ
Ｍアドレス信号をも併せて用いるのは以下の理由によ
る。通常アレイアクセスにおいては、１つのメモリブロ
ックあたり１６ビットのデータの一括伝送が行なわれて
いる。４ＭビットＤＲＡＭの場合、１６ビット×４のデ
ータの転送が行なわれるため、通常、行アドレス信号お
よび列アドレス信号としては合計１６ビットしか与えら
れない。このため、ダイレクトアレイリード動作時にお
いては、この１６×４ビットのメモリセルから４ビット
を選択するために下位アドレス信号としてＳＲＡＭアド
レス信号Ａａｃ０〜Ａａｃ３を取込む。この取込んだ４
ビットのＳＲＡＭアドレス信号Ａａｃ０〜Ａａｃ３に従
って、ＳＲＡＭカラムデコーダから４ビットのデータを
選択する構成が用いられてもよい。この場合、ＤＲＡＭ
で選択されたデータがＳＲＡＭビット線を介して伝達さ
れて選択されることになる。このとき、他の構成が用い
られてもよい。
【０２５４】次いで、ＤＲＡＭアレイにおけるメモリ選
択動作およびデータ読出し動作が行なわれるアレイアク
ティブ／プリチャージサイクルＴＤＡが実行される。こ
のダイレクトアレイリード動作時におけるアレイアクテ
ィブ／プリチャージサイクルＴＤＡの設定のためにはす
べての制御信号を“Ｈ”にする。出力データＱ１の出力
タイミングはアウトプットイネーブル信号Ｇ＃により決
定される。これにより、ＤＲＡＭアレイへ直接アクセス
してそのメモリセルデータを読出すダイレクトアレイリ
ード動作サイクルＬＴＤＲが完了する。ダイレクトアレ
イリード動作サイクルＬＴＤＲの完了後、チップセレク
ト信号Ｅ＃およびキャッシュヒット信号ＣＨ＃をともに
“Ｌ”にクロック信号Ｋの立上がり時点で設定すれば、
ＳＲＡＭアドレス信号Ａｃに従ったメモリセルの読出し
動作が行なわれる。
【０２５５】図１０５は低消費電力モード時におけるダ
イレクトアレイライト動作サイクルＬＴＤＷを示す信号
波形図である。この図１０５に示すダイレクトアレイラ
イト動作サイクルＬＴＤＷにおいては、外部アドレス信
号に従った、ＤＲＡＭアレイへの直接データの書込みが
行なわれる。このダイレクトアレイライト動作サイクル
ＬＴＤＷの指定は、クロック信号Ｋの立上がりエッジで
チップセレクト信号Ｅ＃、制御信号ＣＣ１＃、およびラ
イトイネーブル信号Ｗ＃を“Ｌ”に設定し、キャッシュ
ヒット信号ＣＨ＃、リフレッシュ指示信号ＲＥＦ＃、制
御信号ＣＣ２＃、およびアウトプットイネーブル信号Ｇ
＃を“Ｈ”と設定することにより行なわれる。このダイ
レクトアレイライト動作サイクルＬＴＤＷは、図１０４
に示すダイレクトアレイリード動作サイクルＬＴＤＲと
ライトイネーブル信号Ｗ＃が“Ｌ”にクロック信号Ｋの
立上がりエッジで設定されることを除いて同様である。
このとき、クロック信号Ｋの立上がりエッジで与えられ
ていたデータＤ１がＤＲＡＭアドレス信号Ａａおよび４
ビットのＳＲＡＭアドレス信号Ａａｃ０〜Ａａｃ３に従
って選択されたＤＲＡＭメモリセルへの書込みが行なわ
れる。
【０２５６】ダイレクトアレイライト動作サイクルＬＴ
ＤＷはイニシェイトサイクルＴＤＩと、実際にＤＲＡＭ
アレイを活性化するアレイアクティブ／プリチャージサ
イクルＴＤＡを含む。このアレイアクティブ／プリチャ
ージサイクルＴＤＡは図１０４に示すアレイアクティブ
サイクルＴＤＡと同じである。ＤＲＡＭアクセスサイク
ルタイムｔａが通過すると、ＳＲＡＭキャッシュへ外部
からアクセスすることが可能となる。図１０６は、リフ
レッシュアレイ動作を示す図である。このリフレッシュ
アレイ動作モードＬＴＲにおいては、ＤＲＡＭアレイの
リフレッシュが図８０に示すリフレッシュ制御回路２９
２およびカウンタ２９１の制御の下に行なわれる。この
場合、リフレッシュされるべき行を示すリフレッシュ行
アドレスは図８０に示すカウンタ２９１から発生され
る。このリフレッシュサイクルの指定は、クロック信号
Ｋの立上がりエッジでリフレッシュ指示信号ＲＥＦ＃を
“Ｌ”と設定することにより行なわれる。
【０２５７】これにより、リフレッシュイニシェイトサ
イクルＴＲＩが設定され、次のクロック信号Ｋの立上が
りから実際にＤＲＡＭアレイのリフレッシュが行なわれ
るアレイアクティブサイクルＴＲＡが実行される。この
リフレッシュアレイ動作モードＬＴＲにおけるアレイア
クティブサイクルＴＲＡにおいてはすべての制御信号は
“Ｈ”に設定される。図１０６においてはリフレッシュ
完了後、キャッシュヒットリード動作が行なわれる場合
を示している。図１０７は低消費電力動作時におけるキ
ャッシュヒットリードを伴うリフレッシュアレイ動作モ
ードを示す信号波形図である。リフレッシュアレイ動作
はＤＲＡＭアレイに対してのみ行なわれ、ＳＲＡＭアレ
イはリフレッシュを行なう必要がない。したがってこの
リフレッシュアレイ動作と並行してＳＲＡＭアレイへア
クセスしてデータの読出しを行なうことができる。キャ
ッシュヒットリードを行なうリフレッシュアレイ動作モ
ードＬＴＲＲには、クロック信号Ｋの立上がりエッジ
で、チップセレクト信号Ｅ＃、キャッシュヒット信号Ｃ
Ｈ＃およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”に設
定し、制御信号ＣＣ１＃、ＣＣ２＃およびライトイネー
ブル信号Ｗ＃は“Ｈ”に設定する。
【０２５８】リフレッシュ指示信号ＲＥＦ＃によりＤＲ
ＡＭアレイのリフレッシュ動作が指示され、チップセレ
クト信号Ｅ＃とキャッシュヒット信号Ｃ１＃によりキャ
ッシュヒット動作が指定される。このとき、ＤＲＡＭア
レイにおいては、内蔵のアドレスカウンタの出力によ
り、オートリフレッシュ動作が行なわれる。リフレッシ
ュ初期化サイクルＴＲＩに続いてこのリフレッシュ行ア
ドレスに従って、アレイアクティブサイクルＴＲＡにお
いてＤＲＡＭアレイのリフレッシュが行なわれる。ＳＲ
ＡＭアレイにおいては、外部から与えられるアドレス信
号Ａｃに従ってデータの読出しが行なわれる。図１０８
は低消費電力モード時におけるキャッシュヒットリード
を行なうリフレッシュ動作モードを示す信号波形図であ
る。この図１０８に示すキャッシュヒットライトを伴う
リフレッシュ動作モードＬＴＲＷは、図１０７に示すキ
ャッシュヒットリードを伴うリフレッシュアレイ動作
と、ライトイネーブル信号Ｗ＃を“Ｌ”に立下げること
を除いて同様である。この場合、ＳＲＡＭアレイにおい
ては、アドレス信号Ａｃに従ってデータの書込みが行な
われ、ＤＲＡＭアレイにおいてはリフレッシュアドレス
に従ってＤＲＡＭアレイのリフレッシュが行なわれる。
【０２５９】図１０９は、低消費電力モード時における
カウンタチェックリード動作を示す信号波形図である。
このカウンタチェックリード動作モードＬＴＣＲは、Ｄ
ＲＡＭアレイのリフレッシュを行なうためのリフレッシ
ュ行アドレスを発生するアドレスカウンタが正常に機能
しているか否かを試験するための動作モードである。こ
のカウンタチェックリード動作モードＬＴＣＲの設定
は、クロック信号Ｋの立上がりエッジでチップイネーブ
ル信号Ｅ＃、制御信号ＣＣ１＃、およびリフレッシュ指
示信号ＲＥＦ＃を“Ｌ”に設定し、制御信号ＣＣ１＃、
ライトイネーブル信号Ｗ＃を“Ｈ”に設定する。このカ
ウンタチェックリード動作モードＬＴＣＲにおいては、
そのイニシェイトサイクルＴＣＩにおいて、クロック信
号Ｋの立上がりエッジで、ＳＲＡＭアドレス信号Ａｃの
下位４ビットＡａｃ０〜Ａａｃ３がＤＲＡＭアレイの列
アドレス信号の下位４ビットとして取込まれる。
【０２６０】続いてこのクロック信号Ｋの立下がりエッ
ジでＤＲＡＭアドレス信号Ａａが列アドレス信号（上位
列アドレス信号）として取込まれる。４ＭビットのＤＲ
ＡＭアレイの場合、４ビットのメモリセルを選択するた
めには、１０ビットの列アドレス信号が必要とされる。
そのとき、前述のごとく、ＤＲＡＭでは列アドレスとし
て６ビットしか与えられない。このため、残りの４ビッ
トをＳＲＡＭアドレス信号ピンから取込む。次に、クロ
ック信号Ｋの立上がりエッジで各制御信号を“Ｈ”と設
定することにより、取込まれた列アドレスに従ったＤＲ
ＡＭアレイにおけるメモリセルの選択動作が行なわれ、
選択されたメモリセルデータが読出される。この読出さ
れたデータを所定のデータまたは書込んだデータと比較
することによりリフレッシュ行アドレスカウンタが正常
に機能しているか否かを見ることができる。
【０２６１】図１１０は低消費電力モードでのカウンタ
チェックライト動作を示す信号波形図である。このカウ
ンタチェックライト動作モードＬＴＣＷには、クロック
信号Ｋの立上がりエッジにおいてチップセレクト信号Ｅ
＃、制御信号ＣＣ１＃、リフレッシュ指示信号ＲＥＦ
＃、およびライトイネーブルＷ＃を“Ｌ”に設定し、キ
ャッシュヒット信号ＣＨ＃および制御信号ＣＣ２＃を
“Ｈ”に設定する。このとき、図１０９に示すカウンタ
チェックリード動作モードＬＴＣＲとライトイネーブル
信号Ｗ＃が“Ｌ”に設定されていることを除いて制御信
号の状態は同じである。初期化（イニシェイト）サイク
ルＴＣＩによるカウンタチェックライト動作設定後続い
てＤＲＡＭアレイへ実際にアクセスするアレイアクティ
ブサイクルＴＣＡが実行される。このとき、アレイアク
ティブサイクルにおいては、リフレッシュ行アドレスカ
ウンタからのアドレスを行アドレスとしかつ、外部から
与えられた列アドレス信号Ａａｃ４〜Ａａｃ９およびＡ
ａｃ０〜Ａａｃ３として行列選択動作が行なわれ、この
選択されたＤＲＡＭメモリセルへ外部から与えられたデ
ータが書込まれる。
【０２６２】図１１１は低消費電力モードにおけるコマ
ンドレジスタ設定動作を示す信号波形図である。図１１
１に示すコマンドレジスタ設定動作モードＬＴＧは、図
８０に示すコマンドレジスタ２７０に所望のデータを書
込むモードである。このコマンドレジスタ設定動作モー
ドＬＴＧを利用することにより、ＣＤＲＡＭを低消費電
力動作モード、第１の高速動作モード、および第２の高
速動作モード、マスクトライトモード、およびＤＱ分離
モード等に設定することができる。コマンドレジスタ設
定サイクルＴＧの指定のためには、クロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃、制御信号ＣＣ
１＃およびＣＣ２＃、ライトイネーブル信号Ｗ＃を
“Ｌ”（または“Ｈ”）に設定し、リフレッシュ指示信
号ＲＥＦ＃を“Ｈ”に設定する。この動作モード設定に
より、コマンドアドレス信号Ａｒが取込まれ、対応のコ
マンドレジスタが選択される。このとき、ライトイネー
ブル信号Ｗ＃が“Ｌ”であれば、たとえば動作モード／
出力モード指定用のレジスタＷＲ０へのデータの書込み
が行なわれる。ライトイネーブル信号Ｗ＃を“Ｈ”とす
れば、コマンドレジスタに含まれるレジスタＲＲ０〜Ｒ
Ｒ３のいずれかがコマンドアドレスビットＡｒ０および
Ａｒ１に従って選択される。図１１１においては、コマ
ンドレジスタＷＲ０〜ＷＲ３のいずれかにデータを書込
む場合が例示的に示される。このコマンドレジスタ設定
動作モードＬＴＧは、クロック信号Ｋの１サイクルでそ
の設定サイクルＴ１が完了する。
【０２６３】図１１２はこの低消費電力モードにおける
ＣＤＲＡＭの動作シーケンスの一例を示す図である。こ
の図１１２に示す動作シーケンスにおいては、キャッシ
ュミス発生時における動作が一例として示される。キャ
ッシュミスリードが発生した場合、クロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃のみが“Ｌ”に
設定される。これにより、キャッシュミスリード時のイ
ニシェイトサイクルＴＭＭＩが行なわれ、ＳＲＡＭアド
レス信号Ｃ１およびＤＲＡＭアレイ用のアドレス信号Ａ
ａ（ＣＰＵアドレス）が取込まれ、続いてミスリード時
のアレイアクティブサイクルＴＭＭＡが行なわれる。こ
のミスリード時のアレイアクティブサイクルにおいてＤ
ＲＡＭアレイで選択されたメモリセルデータがＳＲＡＭ
アレイのメモリセルへ伝達され、このキャッシュミス時
に与えられたＳＲＡＭアドレス信号Ｃ１に対応するメモ
リセルデータがこのミスリード時の最終サイクルで出力
データＱ１として読出される。
【０２６４】ＤＲＡＭアレイにおいては、このミスリー
ド動作サイクルＴＭＭＲの残りのプリチャージサイクル
ＴＭＭＰが行なわれる。このプリチャージサイクル時に
おいては、ＳＲＡＭアレイへはＣＰＵがアクセス可能で
ある。図１１２においては、プリチャージサイクル設定
と同時にヒットリード動作が設定され、アドレス信号Ｃ
２によるデータＱ２が読出される。このプリチャージサ
イクルに続いて先にＳＲＡＭアレイから双方向転送ゲー
トへ転送されそこにラッチされたデータの書込みを行な
うアレイライトサイクルが行なわれる。このアレイライ
トサイクルの設定はこのとき並行して行なわれるヒット
ライトサイクルがあれば、クロック信号Ｋの立上がりエ
ッジでチップセレクト信号Ｅ＃、キャッシュヒット信号
ＣＨ＃、制御信号ＣＣ１＃、およびライトイネーブル信
号Ｗ＃を“Ｌ”に設定することにより行なわれる。これ
により、ＤＲＡＭはアレイアクセスサイクルＴＭＡＡへ
入り、その次に与えられたたとえばタグメモリからのア
ドレスＭｉｓｓＡｄｄに従ってメモリセル選択動作を行
ない、選択されたメモリセルへの双方向転送ゲートから
のデータ転送が行なわれる。
【０２６５】ＳＲＡＭアレイにおいては、ＳＲＡＭアド
レス信号Ｃ３に従って選択されたメモリセルへデータＤ
３が書込まれる。ＤＲＡＭアレイにおけるアレイライト
サイクルにおいて、続いてヒットリードサイクルおよび
ヒットリードサイクルが連続して行なわれ、ＳＲＡＭア
ドレス信号Ｃ４、Ｃ５およびＣ６に対応して出力データ
Ｑ４、Ｑ５およびＱ６がそれぞれ出力される。ヒットリ
ードが行なわれた後、クロック信号Ｋの発生を停止さ
せ、消費電流の低減が図られる。この状態は図１１２に
おいてスタンバイ状態として示される。図１１３は、低
消費電力モード時における動作シーケンスの他の例を示
す図である。この図１１３では、キャッシュミスライト
動作とそれに続いて行なわれるキャッシュヒット動作と
を示す。まずキャッシュミスライトが発生した場合、キ
ャッシュミスライトサイクルの初期化サイクルＴＭＭＩ
が行なわれる。このとき、チップセレクト信号Ｅ＃およ
びライトイネーブル信号Ｗ＃が“Ｌ”に設定される。こ
れにより、ＳＲＡＭアレイおよびＤＲＡＭアレイにおけ
るメモリセル選択のためのアドレス信号の取込みが行な
われる。続いて、アレイアクティブサイクルが行なわ
れ、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
が行なわれる。
【０２６６】このデータ転送完了後または転送と並行し
て、キャッシュミスライトを生じたデータＤ１が、ＳＲ
ＡＭアレイの対応の位置に書込まれる。このアレイアク
ティブサイクル完了後ＤＲＡＭアレイのプリチャージサ
イクルが行なわれる。このとき、ＳＲＡＭに対してヒッ
トリード動作ＴＨＲが行なわれる。このプリチャージ動
作完了後、ＤＲＡＭアレイへ、先にＳＲＡＭアレイから
双方向転送ゲートに転送されたデータの書込みを行なう
アレイライトサイクルが行なわれる。アレイライトサイ
クルにおける初期化サイクルＴＭＡＩでは、そのときに
同時にキャッシュヒットサイクルＴＨも行なわれるた
め、制御信号ＣＣ１＃が“Ｌ”に設定される。このアレ
イライトにおける初期化サイクルＴＭＩ完了後次にアレ
イアクティブおよびプリチャージサイクルが行なわれ
る。このアレイライトサイクル動作と並行してヒットラ
イト動作、ヒットリード動作、ヒットライト動作が行な
われる。所定時間経過後、このＣＤＲＡＭへのアクセス
が発生しない場合、クロック信号Ｋは周期が長くされる
かまたは間欠的に発生される。
【０２６７】図１１２および図１１３に示すように、Ｄ
ＲＡＭアレイライトのサイクルにはクロック信号Ｋの２
サイクル必要としており、一方ＳＲＡＭアレイへのアク
セスには１クロックのみを必要としている。したがって
比較的低速でこのＣＤＲＡＭは動作しており、高速動作
性よりも低消費電力性が重要視されている。図１１４は
高速動作モード時におけるキャッシュヒットリード動作
を示す信号波形図である。この図１１４では、高速動作
モード時におけるキャッシュヒットリード動作モードＴ
ＨＲとしてはトランスペアレント出力モードでデータを
出力する場合が示される。この高速動作モード時におけ
るキャッシュヒットリード動作モードＴＨＲは、図９７
に示す低消費電力モード時におけるキャッシュヒットリ
ード動作モードＬＴＨＲとその信号波形が同じであり、
その詳細説明は繰返さない。なおこの図１１４において
は、ＤＱ分離モードの場合のデータ入出力端子が示され
る。すなわちこの場合、入力データＤと出力データＱと
はそれぞれ別々のピン端子を介して入力および出力され
る。
【０２６８】図１１５はラッチ出力モードでデータを出
力するキャッシュヒットリード動作を示す信号波形図で
ある。この図１１５に示すキャッシュヒットリード動作
モードＴＨＲＬは、高速動作モードに従って行なわれ
る。この動作モードを設定するための制御信号の組合わ
せは図１１４に示すものと同一である。図１１４に示す
キャッシュヒットリード動作モードＴＨＲとこの図１１
５に示すラッチ出力モードに時におけるキャッシュヒッ
トリード動作モードＴＨＲＬとの相違は、出力されるデ
ータのタイミングである。すなわちこのラッチ出力モー
ドにおいては、図１１４に示す出力データＱの波形にお
ける無効データ領域に前回のサイクルで読出されたデー
タが出力される。すなわち次のサイクルで有効データが
出力されるまで前回のサイクルで読出されたデータが持
続的に出力される。このラッチ出力モードではいわゆる
無効データが出力されることがなく、安定なデータ処理
動作を行なうことができる。
【０２６９】図１１６は高速動作モード時におけるレジ
スタ出力モードでのキャッシュヒットリード動作モード
を示す信号波形図である。このレジスタ出力モードでの
キャッシュヒットリード動作モードＴＨＲＲは、図１１
４および図１１５に示す動作モードＴＨＲおよびＴＨＲ
Ｌと同様の信号状態の組合わせにより実現される。この
レジスタ出力モードにおいては、クロック信号Ｋに同期
して前のサイクルで選択されたメモリセルデータが出力
される点がトランスペアレント出力モード（図１１４参
照）およびラッチ出力モード（図１１５参照）と異なっ
ている。このレジスタ出力モードはクロック信号に同期
して前のサイクルで読出されたデータが出力されるた
め、パイプライン用途などの適用に適している。図１１
７は高速動作モードにおけるキャッシュヒットライト動
作を示す信号波形図である。この図１１７に示すキャッ
シュヒットライト動作モードＴＨＷは、図９８に示す低
消費電力モード時におけるキャッシュヒットライト動作
ＬＴＨＷとその信号状態の組合わせは同じであるため、
その説明は繰返さない。
【０２７０】図１１８は高速動作モード時におけるキャ
ッシュミスリード動作を示す信号波形図である。この高
速動作モード時におけるキャッシュミスリード動作モー
ドＴＭＭＲにおいては、イニシェイトサイクルＴＭＭＩ
は１クロックサイクルで完了する。しかしこの高速動作
モードにおいては、列アドレス信号は３回目のクロック
信号Ｋの立上がりエッジで取込まれる。この点が図９９
に示す低消費電力モード時におけるキャッシュミスリー
ド動作モードＬＴＭＭＲと異なっている。図１１９は高
速動作モード時におけるラッチ出力モードでのキャッシ
ュミスリード動作を示す信号波形図である。この図１１
９に示すキャッシュミスリード動作モードＴＭＭＲＬ
は、図１１８に示すキャッシュミスリード動作モードＴ
ＭＭＲと同様である。異なっているのは、この出力デー
タＱにおける無効データが出力される期間に前回のサイ
クルで読出されたデータＱ０が出力されることである。
残りの点は図１１８に示すものと同様である。
【０２７１】図１２０は高速動作モード時におけるレジ
スタ出力モードでのキャッシュミスリード動作を示す信
号波形図である。この図１２０に示すキャッシュミスリ
ード動作モードＴＭＭＲＲは図１１８および１１９に示
す動作モードＴＭＭＲおよびＴＭＭＲＬと同様である。
ただ単にその出力データＱが出力されるタイミングが異
なっているだけである。すなわち、ラッチ出力モードに
おいては、無効データが出力される期間前回のサイクル
で読出されたデータが一定期間出力され、クロック信号
Ｋの立下がり時点から一定時間経過後今回のサイクルで
読出された信号が出力される。レジスタ出力モードにお
いては、クロック信号Ｋに同期してデータが出力され
る。このときアウトプットイネーブル信号Ｇ＃が立下が
ってからクロック信号Ｋが立上がるまでの時間が短い場
合には、このクロック信号Ｋの立上がりに応答して前回
のサイクルで読出されたデータが出力される。他の点は
図１１８および図１１９に示す動作サイクルと同様であ
る。
【０２７２】図１２１は高速動作モード時におけるキャ
ッシュミスライト動作を示す信号波形図である。この図
１２１に示すキャッシュミスライト動作モードＴＭＭＷ
は、図１００に示すキャッシュミスライト動作モードＬ
ＴＭＭＷと、ＤＲＡＭアドレス信号Ａａを列アドレス信
号として取込むタイミングが異なっている点を除いて同
様である。このときにおいても、イニシェイトサイクル
ＴＭＭＩ完了後アレイアクティブサイクルＴＭＭＡサイ
クルが行なわれ、このアレイアクティブサイクルＴＭＭ
Ａ完了後プリチャージサイクルＴＭＭＰが行なわれる。
図１２２は高速動作モード時におけるアレイライト動作
を示す信号波形図である。この図１２２に示すアレイラ
イト動作モードＴＭＡは図１０１に示す低消費電力モー
ド時におけるアレイライト動作モードＬＴＭＡと、ＤＲ
ＡＭアドレス信号における列アドレス信号（ＣＯＬ）を
取込むタイミングが異なっているだけであり、残りの点
は同様である。この高速動作モードにおけるアレイライ
ト動作モードＴＭＡにおいては、ＤＲＡＭにおける列選
択よりも先にキャッシュヒットライト動作が実行されて
いる。アレイライト動作が行なわれるということは、既
にＳＲＡＭへデータ転送が完了していることを示してい
る。したがって、このときＳＲＡＭキャッシュへアクセ
スすることは可能である。
【０２７３】図１２３は、高速動作モード時におけるキ
ャッシュヒットリードを伴うアレイライト動作を示す信
号波形図である。この図１２３に示すキャッシュヒット
リードを伴うアドレスライト動作モードＴＭＡＲは、図
１０１に示す低消費電力モード時におけるアレイライト
動作モードＬＴＭＡＲと制御信号の状態の組合わせは同
様であり、単にＤＲＡＭアレイアクセス用の列アドレス
信号を取込むタイミングが異なっているだけである。図
１２４は高速動作モード時においてラッチ出力モードで
のキャッシュヒットリードを伴うアレイライト動作を示
す信号波形図である。このラッチ出力モードでのキャッ
シュヒットリードを伴うアレイライト動作モードＴＭＡ
ＲＬにおいては、図１２３に示すキャッシュヒットリー
ドを伴うアレイライト動作モードＴＭＡＲとその信号状
態は同様であり、単に出力データＱが現われるタイミン
グが異なるだけである。すなわちこのラッチ出力モード
においては、図１２３に示す出力データＱと異なり、無
効データ出力期間中は前回のサイクルで読出されたデー
タが持続的に出力されている。他の点は同様である。
【０２７４】図１２５は高速モード動作時におけるレジ
スタ出力でのキャッシュヒットリードを伴うアレイドラ
イト動作を示す信号波形図である。この図１２５に示す
キャッシュヒットリードを伴うアレイライト動作モード
ＴＭＡＲＲは、図１２３および図１２４に示すアレイラ
イト動作モードＴＭＡＲおよびＴＭＡＲＬと同様であ
り、単にデータの出力タイミングが異なっているだけで
ある。このレジスタ出力モードにおいては、クロック信
号Ｋの立上がりに応答して前回のサイクルで読出された
データが出力される。図１２６は高速動作モード時にお
けるキャッシュヒットライトを伴うアレイライト動作を
示す信号波形図である。この図１２６に示すキャッシュ
ヒットライトを伴うアレイライト動作モードＴＭＡＷ
は、図１０３に示すアレイライト動作モードＬＴＮＡＷ
と制御信号の状態の組合わせは同一である。単にＤＲＡ
Ｍアレイアクセス用のアドレスとしての列アドレス信号
を取込むタイミングが異なっているだけである。
【０２７５】図１２７は高速動作モード時におけるダイ
レクトアレイリード動作を示す信号波形図である。この
図１２７に示すダイレクトアレイリード動作モードＴＤ
Ｒは、図１０４に示すダイレクトアレイリード動作モー
ドＬＴＤＲとその制御信号の状態の組合わせは同一であ
る。単にＤＲＡＭアドレス信号のうち列アドレス信号を
取込むタイミングが異なっているだけである。このため
その説明は繰返さない。図１２８は高速動作モード時に
おけるダイレクトアレイライト動作を示す信号波形図で
ある。この図１２８に示すダイレクトアレイライト動作
モードＴＤＷは、図１０５に示す低消費電力モードにお
けるダイレクトアレイライト動作モードＬＴＤＷとその
制御信号の状態の組合わせは同一である。単にこのＤＲ
ＡＭアレイアクセス用の列アドレス信号を取込むタイミ
ングが異なっているだけである。このため説明は繰返さ
ない。
【０２７６】図１２９は高速動作モード時におけるリフ
レッシュアレイ動作を示す信号波形図である。この図１
２９に示すリフレッシュアレイ動作モードＴＲは、図１
０６に示す低消費電力モード時におけるリフレッシュア
レイ動作モードＬＴＲと全く同様であり、その説明は繰
返さない。図１３０は高速モード時におけるキャッシュ
ヒットリードを伴うリフレッシュ動作を示す信号波形図
である。この図１３０に示すキャッシュヒットリードを
伴うリフレッシュ動作モードＴＲＲは図１０７に示すキ
ャッシュヒットリードを伴うリフレッシュアレイ動作モ
ードＬＴＲＲと全く同様であるため、その詳細説明は繰
返さない。図１３１は高速動作モード時におけるキャッ
シュライトを伴うリフレッシュ動作を伴う信号波形図で
ある。この図１３１に示すキャッシュライトを伴うリフ
レッシュ動作モードＴＲＷは図１０８に示すキャッシュ
ヒットライトを伴うリフレッシュ動作モードとその制御
信号の状態の組合わせは全く同様であり、その詳細説明
は繰返さない。
【０２７７】図１３２は高速動作モード時におけるカウ
ンタチェック動作を示す信号波形図である。この図１３
２に示すカウンタチェック動作モードＴＣＲは図１０９
に示す低消費電力モード時におけるカウンタチェックリ
ード動作モードＬＴＣＲと同様である。単に列アドレス
信号ビットＡａｃ４〜Ａａｃ９を取込むタイミングが異
なっているだけである。このため説明は繰返さない。図
１３３は高速動作モード時におけるカウンタチェックラ
イト動作を示す信号波形図である。この図１３３に示す
カウンタチェックライト動作モードＴＣＷは、図１１０
に示すカウンタチェックライト動作モードＬＴＣＷと列
アドレス信号ビットＡａｃ４〜Ａａｃ９を取込むタイミ
ングが異なっているだけであり、残りの制御信号の状態
の組合わせは同一である。
【０２７８】図１３４は高速動作モード時におけるコマ
ンドレジスタ設定動作を示す信号波形図である。この図
１３４に示すコマンドレジスタ設定動作モードＴＧは、
図１１１に示すコマンドレジスタ設定動作モードＬＴＧ
とその制御信号の状態の組合わせは同一である。以上述
べたように、高速動作モード時においては、単にこのＤ
ＲＡＭアレイへアクセスする必要が生じた場合にそのＤ
ＲＡＭアレイアクセス用の列アドレス信号を取込むタイ
ミングが異なるだけであり、低消費電力モード時におけ
る各動作モードと同じ制御信号の状態の組合わせで各種
動作が容易に実現される。図１３５はこの高速動作モー
ド時におけるＣＤＲＡＭの動作シーケンスの一例を示す
図である。この図１３５に示す動作シーケンスにおいて
は、ミスリードが生じたときにこのミスリード動作と並
行してキャッシュ（ＳＲＡＭ）へのアクセスが行なわれ
る場合が一例として示される。ミスリード時において
は、まず図１１２に示す場合と同様にして、ＳＲＡＭア
レイおよびＤＲＡＭアレイ両者へのアクセスが行なわれ
る。このとき、図１１２に示す低消費電力モードと異な
り、ＤＲＡＭアレイアクセスのための列アドレス信号Ｃ
ＯＬ１はクロック信号の３回目の立上がりエッジで取込
まれる。このミスリード動作モードＴＭＭによりＤＲＡ
ＭアレイからＳＲＡＭアレイへのデータ転送が完了する
と、ＤＲＡＭアレイにおいてはプリチャージサイクルが
始まる。プリチャージ開始前にはアドレス信号Ｃ１によ
るデータＱ１の読出しは完了する。このプリチャージサ
イクルと並行してヒットリード動作が行なわれる。
【０２７９】このヒットリード動作は、プリチャージサ
イクル中に３回行なわれている。高速動作モード時にお
いては、このプリチャージサイクルにおいて、クロック
信号が３回与えられており、各クロックサイクルにおい
てＳＲＡＭアレイアドレス信号ＡｃとしてＣ２、Ｃ３お
よびＣ４が与えられて、それぞれ出力データＱ２、Ｑ３
およびＱ４が出力される。このプリチャージ動作が完了
後、アレイライト動作が行なわれる。このアレイライト
動作と並行してＳＲＡＭアレイにおいてはヒットライト
動作、ヒットリード動作、およびヒットリード動作が行
なわれる。したがって、この図１３５に示す高速動作モ
ードにおいては、クロック信号Ｋの周期が短く、ＤＲＡ
Ｍアレイへのアクセス中にＳＲＡＭアレイへアクセスし
て高速でデータの読出しを行なうこができる。
【０２８０】図１３６はこの高速動作モード時における
動作シーケンスの他の例を示す図である。この場合にお
いては、ミスライト発生時における動作が一例として示
される。この図１３６に示す動作シーケンスにおいて
は、ミスライト動作が図１３５に示すミスリード動作に
代えて行なわれるだけであり、その動作シーケンスは同
様である。アレイアクセス完了後のプリチャージ期間中
にヒットリードサイクル、ヒットリードサイクル、ヒッ
トライトサイクルが行なわれて、このプリチャージ完了
後のアレイアクセスサイクルにおいて再びヒットリード
サイクル、ヒットライトサイクルおよび…ヒットリード
サイクルが行なわれている。各サイクルにおいて、コマ
ンドレジスタサイクルおよびアレイアクティブサイクル
／プリチャージサイクルを含んでおり各サイクルの決定
はイニシェイトサイクルを実行することにより行なわれ
ている。
【０２８１】「リフレッシュの他の構成例」 （オートリフレッシュ／セルフリフレッシュ内蔵）図１
３７は、この発明のＣＤＲＡＭのリフレッシュ方式の他
の構成例を示す図である。図１３７において、図１に示
す回路構成と対応する部分には同一の参照番号が付され
る。図１および図８０に示すＣＤＲＡＭの構成において
は、外部から与えられるリフレッシュ指示信号ＲＥＦ＃
に従ってリフレッシュが行なわれている。すなわち、こ
の図１，図８０に示すＣＤＲＡＭは、オートリフレッシ
ュのみ実行可能である。以下に、通常モード時において
もセルフリフレッシュを実行することのできる構成につ
いて説明する。図１３７を参照して、ＣＤＲＡＭは、外
部からの制御信号ＣＲ＃、ＣＨ＃、ＥＨ＃、およびＷ＃
をクロックバッファ２５４からの内部クロックｉｎｔ−
Ｋに応答して取込み、各種制御信号を発生するクロック
ジェネレータ３１００と、このＣＤＲＡＭのリフレッシ
ュモードをオートリフレッシュおよびセルフリフレッシ
ュのいずれかに設定するためのコマンドレジスタ２７０
ａと、コマンドレジスタ２７０ａからのコマンド信号Ｃ
Ｍに応答してピン端子３１１０を入力端子または出力端
子のいずれかに設定する入出力切換回路３１０２を含
む。ピン端子３１１０は、図１１に示すピン番号４４の
ピン端子に対応する。このピン端子３１１０は、入力端
子に設定された場合には外部からのリフレッシュ指示信
号ＲＥＦ＃を受ける。ピン端子３１１０は、出力端子に
設定された場合には、ＣＤＲＡＭにおいてセルフリフレ
ッシュが行なわれていることを示す信号ＢＵＳＹ＃を出
力する。
【０２８２】図１３８は図１３７に示すクロックジェネ
レータ３１００の具体的構成例を示す図である。図１３
８を参照して、クロックジェネレータ３１００は、外部
から与えられるコマンドレジスタセット信号ＣＲ＃を受
け、内部制御信号ｉｎｔ．＊ＣＲを発生するＣＲバッフ
ァ３２００と、外部から与えられる制御信号ＣＨ＃，Ｅ
＃およびクロック信号Ｋを受け、内部制御信号ｉｎｔ．
＊ＲＡＳを発生するＲＡＳ信号発生回路３２０１と、Ｒ
ＡＳ信号発生回路３２０１からの内部制御信号ｉｎｔ．
＊ＲＡＳおよび外部クロック信号Ｋに応答して内部制御
信号ｉｎｔ．＊ＣＡＳを発生するＣＡＳ信号発生回路３
２０２を含む。このＲＡＳ信号発生回路３２０１からの
内部制御信号ｉｎｔ．＊ＲＡＳは、ＤＲＡＭアレイの行
を選択動作に関連する回路の動作を規定する信号であ
る。この内部制御信号ｉｎｔ．＊ＲＡＳに応答してＤＲ
ＡＭアレイにおける行選択動作、センス動作が行なわれ
る。ＣＡＳ信号発生回路３２０２からの内部制御信号ｉ
ｎｔ．＊ＣＡＳは、ＤＲＡＭにおける列選択に関連する
回路の動作を決定する。このＤＲＡＭアレイにおける列
選択動作に関連する回路としてはＤＲＡＭ列デコーダ等
がある。
【０２８３】ＲＡＳ信号発生回路３２０１はまた、コマ
ンドレジスタからのコマンド信号ＣＭとタイマ３１０１
からのリフレッシュ要求信号＊ＢＵＳＹ（内部信号）に
応答して内部制御信号ｉｎｔ．＊ＲＡＳを発生する回路
を内蔵する。この場合、外部制御信号Ｅ＃、ＣＨ＃は無
視される。タイマ３１０１からのリフレッシュ要求（信
号＊ＢＵＳＹ）に応答して外部制御信号を無視し、内部
制御信号ｉｎｔ．＊ＲＡＳを発生する回路構成は、たと
えば「オート／セルフリフレッシュ機能内蔵６４Ｋビッ
トＭＯＳダイナミックＲＡＭ」、電子通信学会論文集１
９８３年１月、第Ｊ６６−Ｃ巻、第１号において示され
ている。なお、このＲＡＳ信号発生回路３２０１から発
生される内部制御信号ｉｎｔ．＊ＲＡＳおよびＣＡＳ信
号発生回路３２０２から発生される内部制御信号ｉｎ
ｔ．＊ＣＡＳは、第２の実施例において示した図８４に
示す行アドレスストローブ信号２６０１および列アドレ
スストローブ信号発生回路２６０２から発生されるもの
であってもよい。
【０２８４】クロックジェネレータ３１００はさらに、
外部から与えられるリフレッシュ指示信号＊ＲＥＦ（こ
れは内部信号を示す）に応答してリフレッシュが指示さ
れたことを検出するリフレッシュ検出回路３２０３と、
リフレッシュ検出回路３２０３からのリフレッシュ要求
に応答してリフレッシュアドレスカウンタ２９３のカウ
ント値を制御するとともに、マルチプレクサ２５８の接
続を切換える切換信号ＭＵＸを発生するリフレッシュ制
御回路３２０４を含む。リフレッシュ制御回路３２０４
はさらに、コマンドレジスタ２７０ａからのコマンド信
号ＣＭに応答して、タイマ３１０１から与えられるリフ
レッシュ要求信号（＊ＢＵＳＹ）に応答してリフレッシ
ュ検出回路３２０３からリフレッシュ指示が与えられた
と同様の動作を行ない、リフレッシュアドレスカウンタ
２９３の動作の制御およびマルチプレクサ２５８の動作
を制御する。タイマ３１０１は、コマンド信号ＣＭに応
答して起動され、所定の時間間隔でリフレッシュ要求信
号を発生する。
【０２８５】この図１３８に示す構成において、ＲＡＳ
信号発生回路３２０１へコマンド信号ＣＭおよびリフレ
ッシュ要求信号＊ＢＵＳＹを与えるかわりに、このリフ
レッシュ制御回路３２０４からの制御信号がＲＡＳ信号
発生回路３２０１へ与えられてもよい。この場合、ＲＡ
Ｓ信号発生回路３２０１は、リフレッシュ制御回路から
のリフレッシュ指示信号に応答して外部制御信号を無視
し、所定期間内部制御信号ｉｎｔ．＊ＲＡＳを発生す
る。リフレッシュ制御回路３２０４は、１回のリフレッ
シュサイクルが終了したときにリフレッシュアドレスカ
ウンタ２９３のカウント値を１増分する。図１３９は、
図１３７に示す入出力切換回路３２０２およびコマンド
レジスタ２７０ａの具体的構成の一例を示す図である。
図１３９を参照して、コマンドレジスタ２７０ａは２ビ
ットのデータレジスタからなるコマンドレジスタＲＲ２
を含む。このコマンドレジスタＲＲ２は、データ入力ピ
ン端子ＤＱ０，ＤＱ１へ与えられたデータをその選択時
に取込み記憶する。このコマンドレジスタＲＲ２は、図
５２に示すごとく、コマンドレジスタ設定モード（図７
６，１１１および図１３４参照）において、制御信号Ａ
ｒ０およびＡｒ１をそれぞれ“１”、“０”と設定し、
かつ外部制御信号Ｗ＃を“Ｈ”と設定することにより選
択される。なお、ここでは、マスクトライトモードが選
択され、同一のピン端子を介してデータの入出力が行な
われる場合のデータ入出力ピンの構成が示されている。
【０２８６】このコマンドレジスタ２７０ａはさらに、
そのコマンドレジスタＲＲ２をデータ入力ピンＤＱ０お
よびＤＱ１へ接続するための転送ゲートトランジスタＴ
ｒ２０１およびＴｒ２０２を含む。このコマンドレジス
タＲＲ２を選択状態とし、所望のコマンドを設定するた
めのレジスタ選択回路３１２０は、レジスタ選択信号Ａ
ｒ０およびＡｒ１を受けるゲート回路Ｇ１１０と、内部
制御信号Ｗ，Ｅ，ＣＨおよびｉｎｔ．＊ＣＲを受けるゲ
ート回路Ｇ１１１を含む。このレジスタ選択回路３１２
０は、図１６に示すコマンドレジスタモードセレクタ２
７９に対応する。ゲート回路Ｇ１１０は、コマンド選択
信号Ａｒ０が“Ｌ”にあり、制御信号Ａｒ１が“Ｈ”の
ときに“Ｈ”の信号を出力する。ゲート回路Ｇ１１０の
出力が“Ｈ”となったときに、コマンドレジスタＲＲ２
は活性化され、与えられたデータをラッチする。
【０２８７】ゲート回路Ｇ１１１は、内部制御信号ｉｎ
ｔ．＊ＣＲおよび内部チップセレクタ信号Ｅが共に
“Ｌ”にあり、かつ内部制御信号ＷおよびＣＨが“Ｈ”
のときに“Ｈ”の信号を出力する。したがって、コマン
ドレジスタモードにおいて、ゲート回路Ｇ１１１が選択
状態となり、この出力信号が“Ｈ”となったときに、コ
マンドレジスタＲＲ２がデータ入出力端子ＤＱ０および
ＤＱ１に接続され、与えられたデータをラッチする。こ
のコマンドレジスタＲＲ２を用いずに、１ビットのフリ
ップフロップからなるコマンドレジスタ（たとえばＲＲ
１およびＲＲ２）を利用し、コマンドレジスタ設定モー
ドにおいて、一方のフリップフロップが信号Ａｒ０およ
びＡｒ１の組合わせに応じてセットされることによりオ
ートリフレッシュ／セルフリフレッシュを設定する構成
が用いられてもよい。
【０２８８】入出力切換回路３１０２は、コマンドレジ
スタＲＲ２からの２ビットのコマンド信号ＣＭを受ける
ＮＯＲ回路Ｇ１００およびＡＮＤ回路Ｇ１０１と、ＮＯ
Ｒ回路Ｇ１００の出力をそのゲートに受け、データ入出
力ピン３１１０に与えられた信号を通過させるスイッチ
ングトランジスタＴｒ２００と、ＡＮＤ回路Ｇ１０１の
出力に応答してタイマ３１０１（図１３７参照）からの
リフレッシュ要求信号＊ＢＵＳＹを端子３１１０へ伝達
するスイッチングトランジスタＴｒ２０１を含む。この
スイッチングトランジスタＴｒ２００からの信号が、内
部クロック信号Ｋに応答して信号をラッチするリフレッ
シュ信号用入力バッファ回路へ伝達される。トランジス
タＴｒ２０１へは、タイマ３１０１の出力がバッファ処
理された後に伝達される。このスイッチングトランジス
タＴｒ２００およびＴｒ２０１はそれぞれ入力バッファ
および出力バッファであってもよい。スイッチングトラ
ンジスタＴｒ２００が入力バッファで構成される場合、
この入力バッファはゲート回路Ｇ１００の出力のみなら
ずクロック信号の立上がりに応答して与えられた信号を
取込む構成とされる。
【０２８９】この図１３９に示す入出力切換回路３１０
２の構成においては、ＮＯＲ回路Ｇ１００はコマンドレ
ジスタＲＲ２からの２ビットのデータが共に“Ｌ”のと
きに“Ｈ”の信号を出力する。ＡＮＤ回路Ｇ１０１は、
２ビットのコマンド信号ＣＭが共に“１”のときに
“Ｈ”の信号を出力する。したがって２ビットのデータ
ＤＱ０，ＤＱ１が共に“０”の場合にはこの半導体記憶
装置のリフレッシュモードがオートリフレッシュモード
に設定され、この２ビットのデータＤＱ０およびＤＱ１
が共に“１”の場合にこの半導体記憶装置はセルフリフ
レッシュモードに設定される。入出力切換回路３１０２
に示されるゲート回路Ｇ１００およびＧ１０１の論理は
他のものが用いられてもよく、またオートリフレッシュ
およびセルフリフレッシュを指定するためのコマンド信
号ＣＭのビットＤＱ０およびＤＱ１の値の組合わせは他
のものが用いられてもよい。
【０２９０】また１ビットのコマンド信号がオートリフ
レッシュ／セルフリフレッシュ指定用の信号ビットとし
て用いられてもよい。図１４０は、この図１３７ないし
図１３９に示す回路の動作を示す信号波形図である。以
下、図１３７ないし図１４０を参照して動作について説
明する。まずコマンドレジスタ２７０ａのコマンドレジ
スタＲＲ２にコマンドレジスタ設定モードに従ってオー
トリフレッシュを示すデータ“０”（００）が設定され
た場合を考える。この場合、図１３９に示すゲート回路
Ｇ１００の出力が“Ｈ”となり、ＡＮＤ回路Ｇ１０１の
出力が“Ｌ”となる。これにより入出力切換回路３１０
２は、ピン端子３１１０を信号入力端子とする。このピ
ン端子３１１０は外部から与えられるリフレッシュ指示
信号ＲＥＦ＃を内部へ通過させる。このオートリフレッ
シュモードにおいては、タイマ３１０１の出力は無視さ
れる構成とされるかタイマ３１０１がリセット状態とさ
れる。この状態においては外部から与えられるリフレッ
シュ指示信号ＲＥＦ＃に従ってリフレッシュ検出回路３
２０３およびリフレッシュ制御回路３２０４の制御の下
にリフレッシュアドレスの発生および内部制御信号ｉｎ
ｔ．＊ＲＡＳの発生が行なわれ、この発生されたリフレ
ッシュアドレスに従ってＤＲＡＭアレイのリフレッシュ
が実行される。
【０２９１】時刻Ｔｘにおいてコマンドレジスタ設定モ
ードが行なわれ、コマンドレジスタ２７０ａのレジスタ
ＲＲ２に“１”（１１）が設定されると、ゲート回路Ｇ
１０１の出力が“Ｈ”となりゲート回路Ｇ１００の出力
が“Ｌ”となる。これにより、入力端子３１１０はこの
入出力切換回路３１０２の機能によりデータ出力端子と
なる。このピン端子３１１０へはタイマ３１０１からの
リフレッシュ要求信号＊ＢＵＳＹが伝達され、外部にこ
の半導体記憶装置の内部においてセルフリフレッシュが
行なわれていることを示す信号として利用される。タイ
マ３１０１は、このコマンドレジスタ２７０ａにおける
セルフリフレッシュモードの設定に応答して起動され、
リフレッシュ要求をリフレッシュ制御回路３２０４へ与
える。リフレッシュ制御回路３２０４はこのタイマ３１
０１からのリフレッシュ要求に応答して、マルチプレク
サ２５８をリフレッシュアドレスカウンタ２９３の出力
選択状態とするとともにＲＡＳ信号発生回路３２０１の
内部制御信号ｉｎｔ．＊ＲＡＳの発生を制御する。ＲＡ
Ｓ信号発生回路３２０１はリフレッシュ制御回路３２０
４からリフレッシュ要求が与えられると所定のタイミン
グで内部制御信号ｉｎｔ．＊ＲＡＳを発生する。
【０２９２】この内部制御信号ｉｎｔ．＊ＲＡＳに従っ
てＤＲＡＭにおける行の選択、センス動作が行なわれ、
リフレッシュアドレスカウンタ２９３からのリフレッシ
ュアドレスにより指定された行に対するリフレッシュ動
作が実行される。所定期間が経過するとタイマ３１０１
の出力が“Ｈ”に立上がる。これにより、リフレッシュ
期間が完了し、リフレッシュ制御回路３２０４はリフレ
ッシュアドレスカウンタ２９３のアドレスカウント値を
１増分させるとともにＲＡＳ信号発生回路３２０１から
の内部制御信号ｉｎｔ．＊ＲＡＳの発生を停止させる。
タイマ３１０１の出力の“Ｌ”の期間は予め設定されて
いる。このタイマ３１０１の出力が“Ｌ”となる期間は
通常のＤＲＡＭにおけるメモリサイクルと同程度の期間
にされる。この期間が経過すると、タイマ３１０１は再
び計時動作を行ない、所定時間が経過すると再びリフレ
ッシュ要求を発生してリフレッシュ制御回路３２０４へ
与える。このリフレッシュ要求に従って再びリフレッシ
ュ制御回路３２０４およびＲＡＳ信号発生回路３２０１
の制御の下にＤＲＡＭアレイのリフレッシュが実行され
る。
【０２９３】このタイマの３１０１の計時動作はコマン
ド信号ＣＭがセルフリフレッシュを指定している期間中
持続される。タイマ３１０１のリフレッシュ間隔は、予
め固定的に設定されていてもよく、また半導体チップの
データ保持保障時間に応じてプログラムされてもよい。
上述の構成のように、コマンドレジスタに設定したコマ
ンド信号ＣＭに従って、この半導体記憶装置をオートリ
フレッシュまたはセルフリフレッシュとすることができ
る。このリフレッシュ指示信号ＲＥＦ＃が“Ｈ”のとき
には、ＤＲＡＭへのアクセスが可能である。リフレッシ
ュ指示信号ＲＥＦ＃が“Ｌ”の場合には、タイマ３１０
１は動作していない。外部からそのリフレッシュ動作が
制御される。このリフレッシュ期間中は外部からはＤＲ
ＡＭアレイへアクセスすることができない。
【０２９４】一方、セルフリフレッシュ時においては、
ＤＲＡＭアレイにおけるリフレッシュ動作中はピン端子
３１１０からリフレッシュ実行指示信号ＢＵＳＹ＃が出
力される。したがって、このリフレッシュ実行指示信号
ＢＵＳＹ＃を外部装置がモニタすることにより、ＤＲＡ
Ｍへのアクセスを行なってもよいか否かを外部装置が知
ることができ、通常モードにおいてもセルフリフレッシ
ュを実行することができる。セルフリフレッシュからオ
ートリフレッシュへの移行は、クロック信号Ｋの立上が
りにおいてコマンドレジスタ設定モードを実行し、コマ
ンドレジスタ２７０ａのレジスタＲＲ２をオートリフレ
ッシュモードとなるように設定すればよい（図１４０の
時刻Ｔｙ参照）。これによりタイマは計時動作が禁止さ
れ、ＣＤＲＡＭへのオートリフレッシュモード設定が実
行される。
【０２９５】「セルフリフレッシュ／オートリフレッシ
ュの変更例」図１４１は図１３７に示すリフレッシュ回
路の変更例を示す図である。この図１４１に示す構成に
おいては、ＢＢＵ発生回路３２１０が設けられ、ＢＢＵ
発生回路３２１０へコマンドレジスタ２７０ａからのコ
マンド信号ＣＭが伝達される。ＢＢＵ発生回路３２１０
はバッテリバックアップモードを実行するための回路構
成であり、このＢＢＵモードについては、たとえば「標
準ＤＲＡＭにおけるデータ保持電流低減のためのバッテ
リバックアップ（ＢＢＵ）モード」、堂坂等、電子通信
学会論文誌９０年１０３号、ＥＤ９０−７８号第３５頁
ないし第４０頁および「ＢＢＵモードを備える３８ｎｓ
４ＭビットＤＲＡＭ」、ＩＥＥＥ、インターナショナル
ソリッドステートサーキッツコンファレンス、１９９０
年、ダイジェストオブテクニカルペーパーズ、第２３０
頁および第２３１頁ならびに第３０３頁にコニシ等によ
り開示されている。このＢＢＵモードは、標準ＤＲＡＭ
においてバッテリバックアップモードにおいてノーマル
モード時に動作するアレイ数をさらに１／４に低減する
ことにより、低電流でリフレッシュを行なってデータ保
持を行なう構成である。
【０２９６】このＢＢＵモードにおいては、セルフリフ
レッシュが実行される。以下、ＢＢＵモードについて簡
単に説明する。図１４２はＢＢＵモードを説明するため
の図である。ＤＲＡＭアレイＤＲＭＡは、３２個の小ブ
ロックＭＢＡ１〜ＭＢＡ３２を備える。ＤＲＡＭアレイ
ＤＲＡＭＡはさらに８つの小ブロック毎にメモリブロッ
クグループＭＡＢ１〜ＭＡＢ４に分割される。１つのグ
ループにおいて１つの小ブロックが駆動される。この構
成は図５に示す構成に対応する。各メモリアレイブロッ
クグループＭＡＢ１〜ＭＡＢ４に対してＤＲＡＭアレイ
を駆動するためのアレイドライバＭＡＤ１〜ＭＡＤ４が
設けられる。このアレイドライバＭＡＤ１〜ＭＡＤ４を
駆動するためにＢＢＵコントロール回路ＢＵＣが設けら
れる。
【０２９７】ＢＢＵコントロール回路ＢＵＣは、制御信
号ＲＥＦＳが与えられるとリフレッシュ要求信号をアレ
イドライバＭＡＤ１〜ＭＡＤ４の１つへ伝達する。この
リフレッシュ要求信号ＲＥＦＲはＢＢＵコントロール回
路ＢＵＣからアレイドライバＭＡＤ１〜ＭＡＤ４へ順次
伝達される。アレイドライバＭＡＤ１〜ＭＡＤ４はそれ
ぞれ対応のメモリアレイグループＭＡＢ１〜ＭＡＢ４に
おいて１つのブロックを駆動する。どのブロックを選択
するかは図示しない経路から与えられる行アドレス信号
（たとえばＲＡ８）に従って選択される。通常モード時
においては、各メモリアレイグループＭＡＢ１〜ＭＡＢ
４から１つのブロックが選択される。すなわち４つのブ
ロック（図示においてはメモリブロックＭＢＡ８、ＭＢ
Ａ１６、ＭＢＡ２４およびＭＢＡ３２）が駆動される。
【０２９８】ＢＢＵモードにおいては、１つのメモリア
レイグループが駆動されるだけであり、１つのメモリブ
ロックのみが駆動される（図示の例ではメモリアレイブ
ロックＭＢＡ３２）。したがって、この場合通常モード
時に比べて駆動されるブロックの数が１／４に低減され
るため、リフレッシュ時における消費電流が大幅に低減
される。このＢＢＵ発生回路（ＢＢＵコントロールＢＵ
Ｃに含まれる）を図１４１に示す構成においては利用す
る。図１４３はＢＢＵコントロール回路ＢＵＣの具体的
構成の一例を示す図である。図１４３においてタイマ３
１０１は、所定の間隔で発振するリングオシレータ３１
２１と、リングオシレータ３１２１からのパルス信号を
カウントし、所定期間毎に信号を発生する２進カウンタ
３１２２を含む。この２進カウンタ３１２２は、最大カ
ウントアップ値（たとえば１６ｎｓ；リフレッシュサイ
クルの仕様値）およびセルフリフレッシュにおけるリフ
レッシュタイミング（たとえば６４μｓ毎）決定の信号
を発生する。
【０２９９】ＢＢＵコントロール回路ＢＵＣはさらに、
コマンド信号ＣＭに応答して起動され、２進カウンタ３
１２２からのカウントアップ信号ＣＵＰ１に応答して活
性化され、バッテリバックアップモード指示信号ＢＢＵ
を発生するＢＢＵ信号発生回路３２１０と、ＢＢＵ信号
発生回路３２１０からの信号ＢＢＵと２進カウンタ３１
２２からのリフレッシュサイクル規定信号ＣＵＰ２とに
応答してリフレッシュ要求信号ＲＥＦＳを発生するＲＥ
ＦＳ発生回路３１２３を含む。ＢＢＵ信号発生回路３２
１０は、コマンド信号ＣＭのセルフリフレッシュ指示に
応答して起動され、２進カウンタ３１２２からのカウン
トアップ信号ＣＵＰ１が与えられるのを待つ。ＢＢＵ信
号発生回路３２１０は、このコマンド信号ＣＭがノーマ
ルモードまたはオートリフレッシュモードを指定した場
合に不活性状態となり、リフレッシュタイマ３１０１を
リセットする。
【０３００】ＢＢＵ信号発生回路３２１０はカウントア
ップ信号ＣＵＰ１を受けると、信号ＢＢＵを発生する。
この信号ＢＢＵは、ＣＤＲＡＭがバッテリバックアップ
モードに切換わったことを示す。ＲＥＦＳ発生回路３１
２３はこの信号ＢＢＵに応答して起動され、２進カウン
タ３１２２からのリフレッシュサイクル規定信号ＣＵＰ
２が与えられるたび毎にリフレッシュ要求信号ＲＥＦＳ
を発生する。図１４４は、内部制御信号ｉｎｔ．＊ＲＡ
Ｓを発生するための回路構成を示す図である。この図１
４４に示す構成においては、図１３８に示すＲＡＳ信号
発生回路３２０１およびリフレッシュ制御回路３２０４
のうち内部制御信号ｉｎｔ．＊ＲＡＳを発生する回路構
成についてのみ示す。ＲＡＳ信号発生回路３２０１は、
信号＊ＲＡＳと信号ＢＢＵとを受けるゲート回路（ＮＯ
Ｒ回路）Ｇ３０１と、ゲート回路Ｇ３０１を受けるイン
バータ回路Ｇ３０２と、インバータ回路Ｇ３０２の出力
とリフレッシュ制御回路３２０４からのリフレッシュ要
求信号ＲＡＳＳとを受けるゲート回路Ｇ３０３を含む。
ゲート回路Ｇ３０１は、その両入力の信号が共に“Ｌ”
のときに“Ｈ”の信号の信号を発生する。ゲート回路Ｇ
３０３はその一方の入力が“Ｌ”のときに“Ｈ”の信号
を発生する。
【０３０１】信号＊ＲＡＳはこの発明が適用されるＣＤ
ＲＡＭにおいてはクロック信号Ｋの立上がりエッジで装
置内部へ取込まれる信号ＥおよびＣＨにより決定される
アレイアクセス指示信号を示す。これは、また図８４に
示す行アドレスストローブ信号発生回路から発生される
構成であってもよい。リフレッシュ制御回路３２０４
は、内部制御信号ｉｎｔ．＊ＲＡＳを所定時間遅延させ
る遅延回路３２３１と、ＲＥＦＳ発生回路３１２３から
のリフレッシュ要求信号ＲＥＦＳと遅延回路３２３１の
出力信号＊ＳＣに応答してリフレッシュ指示信号ＲＡＳ
Ｓを発生するＲＡＳＳ発生回路３２３２を含む。遅延回
路３２３１からの信号＊ＳＣは、ＤＲＡＭにおけるセン
ス動作が完了し、リフレッシュされるべきメモリセルの
データがセンスアンプにより確実にラッチされた状態に
おいて発生されるセンス完了を示す信号である。すなわ
ちこのＲＡＳＳ発生回路３２３２はリフレッシュ要求信
号ＲＥＦＳに応答して内部制御信号ｉｎｔ．＊ＲＡＳを
活性状態とし、センス完了信号＊ＳＣの発生に応答して
この内部制御信号ｉｎｔ．＊ＲＡＳを不活性状態に移行
させる。
【０３０２】次にこの図１４３および図１４４に示す回
路の動作をその動作波形図である図１４５を参照して説
明する。信号＊ＲＡＳＳは、ＢＢＵモードにおいて信号
＊ＲＡＳの代わりを行なう。リフレッシュ要求信号ＲＥ
ＦＳがＲＥＦＳ発生回路３１２３から発生されると、Ｒ
ＡＳＳ発生回路３２３２からの信号＊ＲＡＳＳが“Ｌ”
に立上がり活性状態となる。これに応答して、ゲート回
路Ｇ３０３から出力される内部制御信号が“Ｈ”に立上
がりインバータ回路Ｇ３０４から出力される内部制御信
号ｉｎｔ．＊ＲＡＳが活性状態の“Ｌ”になる。この内
部制御信号ｉｎｔ．＊ＲＡＳに従ってＤＲＡＭにおける
行選択動作およびセンス動作が実行される。センス動作
が完了すると、遅延回路３２３１からのセンス完了信号
＊ＳＣが活性状態の“Ｌ”に立下がる。
【０３０３】ＲＡＳＳ発生回路３２３２はこのセンス完
了信号＊ＳＣの立下がりに応答してその出力信号＊ＲＡ
ＳＳを“Ｈ”に立上げる。これに応答して内部制御信号
ｉｎｔ．＊ＲＡＳが“Ｈ”の活性状態となり、ＤＲＡＭ
におけるリフレッシュサイクルが完了する。すなわち、
このＢＢＵモードにおいては、ＲＥＦＳ発生回路３１２
３からのリフレッシュ要求信号ＲＥＦＳの立上がり（活
性状態への移行）をトリガにしてすべてセルフタイムで
リフレッシュが行なわれている。ゲート回路Ｇ３０１に
信号ＢＢＵを与えることにより、ＢＢＵモードにおい
て、アレイアクセスが要求され、＊ＲＡＳが“Ｌ”の活
性状態となっても、ゲート回路Ｇ３０１の出力は“Ｌ”
のままであり、ＢＢＵモードにおけるアレイアクティブ
サイクルに入ることを防止している。
【０３０４】ここで、ＢＢＵ信号に対しては、その活性
レベルを示していないが、信号ＢＢＵは、ＢＢＵモード
指定のときに“Ｈ”となる。図１４６は、図１４４に示
すＲＡＳＳ発生回路３２３２の具体的構成の一例を示す
図である。このＲＡＳＳ発生回路３２３２はセット・リ
セット型のフリップフロップにより構成される。このフ
リップフロップは、そのセット入力にリフレッシュ要求
信号ＲＥＦＳを受け、そのリセット入力／Ｒにセンス完
了信号＊ＳＣを受ける。その／Ｑ出力から信号＊ＲＡＳ
Ｓが発生される。このフリップフロップＦＦＲは、セッ
ト入力Ｓへ与えられる信号の立上がりに応答してセット
され、／Ｑ出力が“０”となり、リセット入力／Ｒへ与
えられる信号の立下がりに応答してリセット状態とな
り、／Ｑ出力が“Ｈ”となる。
【０３０５】「他の構成への適用例」この上述の構成で
はＣＤＲＡＭへの適用を示している。しかしながら、こ
の構成は通常のＤＲＡＭアレイのみを含むダイナミック
型半導体記憶装置へも適用することができる。通常のダ
イナミック型半導体記憶装置は外部制御信号としてロウ
アドレスストローブ信号＊ＲＡＳ、カラムアドレススト
ローブ信号＊ＣＡＳおよびライトイネーブル信号ＷＥを
受ける。このように外部制御信号＊ＲＡＳ，＊ＣＡＳ，
＊ＷＥを受けるダイナミック型半導体記憶装置において
も、オートリフレッシュとセルフリフレッシュとの切換
えを行なうことができる。図１４７は通常のダイナミッ
ク型半導体記憶装置におけるリフレッシュモード設定回
路に関連する回路部分を示す図である。図１４７におい
て、リフレッシュ関連回路は、外部から与えられるリフ
レッシュモード指示信号＊ＣＲを受けるとともにラッチ
するコマンドレジスタ３５０２と、コマンドレジスタ３
５０２に設定されたコマンド信号（リフレッシュモード
設定信号）ＣＭに応答して端子３５１０を入力端子また
は出力端子のいずれかに設定する入出力切換回路３５０
１と、外部制御信号＊ＲＡＳ、＊ＣＡＳ、＊ＷＥおよび
端子３５１０が入力端子の場合のリフレッシュ指示信号
＊ＲＥＦを受けかつコマンドレジスタ３５０２からのコ
マンド信号ＣＭを受け、半導体記憶装置の各内部制御信
号を発生するとともにリフレッシュ動作を制御するクロ
ックジェネレータ３５０３を含む。
【０３０６】さらにダイナミック型半導体記憶装置は、
クロックジェネレータ３５０３からの制御信号に応答し
てリフレッシュアドレスを発生するリフレッシュアドレ
スカウンタ３５０４と、外部から与えられるアドレスＡ
０〜Ａ９とリフレッシュアドレスカウンタ３５０４の出
力のいずれか一方を通過させ内部行アドレス信号ＲＡ０
〜ＲＡ９を発生するロウアドレスバッファ３５０６と、
外部から与えられるアドレス信号Ａ０〜Ａ９を受け内部
列アドレス信号ＣＡ０〜ＣＡ９を発生するコラムアドレ
スバッファ３５０７を含む。ロウアドレスバッファ３５
０６およびコラムアドレスバッファ３５０７のそれぞれ
のアドレス信号を取込むタイミングはクロックジェネレ
ータ３５０３からの内部制御信号により決定される。ロ
ウアドレスバッファ３５０６の外部行アドレス信号Ａ０
〜Ａ９を取込むタイミングは外部制御信号＊ＲＡＳによ
り決定され、コラムアドレスバッファ３５０７における
外部アドレス信号Ａ０〜Ａ９を取込むタイミングは外部
制御信号＊ＣＡＳにより与えられる。
【０３０７】このロウアドレスバッファ３５０６は、単
純なバッファ回路のみならず、その内部にマルチプレク
ス回路を含んでいる。このマルチプレクス回路は外部行
アドレスＡ０〜Ａ９とリフレッシュアドレスカウンタ３
５０４の出力を受け、その一方を選択的にバッファ回路
へ伝達する構成であってもよい。またマルチプレクス回
路は外部行アドレスＡ０〜Ａ９が内部行アドレスに変換
された後に受ける構成であってもよい。図１４８は、図
１４７に示すクロックジェネレータ３５０３の具体的構
成の一例を示す図である。図１４８において、クロック
ジェネレータ３５０３は、リフレッシュ指示信号＊ＲＥ
Ｆを受け、リフレッシュ指示が与えられたか否かを判別
するリフレッシュ検出回路３５１０と、外部制御信号＊
ＲＡＳを受け、内部制御信号ｉｎｔ．ＲＡＳを発生する
ＲＡＳバッファ３５１１と、外部制御信号＊ＣＡＳを受
け、内部制御信号ｉｎｔ．ＣＡＳを発生するＣＡＳバッ
ファ３５１２を含む。ＲＡＳバッファ３５１１およびＣ
ＡＳバッファ３５１２は、リフレッシュ検出回路３５１
０がリフレッシュ指示を与えた場合には不能動状態とさ
れる。またこのバッファ３５１１，３５１２は、タイマ
３５０５がリフレッシュ要求を出力している場合にはリ
フレッシュ制御回路３５１３の制御の下に信号入力禁止
状態とされる（この経路は示さず）。
【０３０８】クロックジェネレータ３５０３はさらに、
リフレッシュ検出回路３５１０およびリフレッシュ制御
回路３５１３からのリフレッシュ指示に応答して所定の
時間幅を有する内部パルス信号を発生するパルス発生回
路３５１４と、パルス発生回路３５１４およびＲＡＳバ
ッファ３５１１からの内部制御信号ＲＡＳを受けるゲー
ト回路３５１５を含む。このゲート回路３５１５から内
部制御信号ｉｎｔ．ＲＡＳが発生される。パルス発生回
路３５１４の発生するパルスの活性期間はＤＲＡＭにお
けるリフレッシュが完了するまでに必要とされる期間で
ある。リフレッシュ制御回路３５１３は、タイマ３５０
５からリフレッシュ要求が出力されると、マルチプレク
サ（ロウアドレスバッファ３５０６に含まれる）にリフ
レッシュアドレスカウンタ出力を選択させるための切換
信号ＭＵＸを発生するとともに、パルス発生回路３５１
４を起動して、所定のタイミングでパルス信号を発生さ
せる。
【０３０９】タイマ３５０５は、先の実施例と同様コマ
ンドレジスタ３５０２からのコマンド信号ＣＭに応答し
て起動され、所定の間隔でパルス信号（リフレッシュ要
求信号）を発生する。リフレッシュ制御回路３５１３は
このコマンド信号ＣＭがオートリフレッシュを示してい
る場合には、タイマ３５０５の出力を無視しリフレッシ
ュ検出回路３５１０の出力に応答してリフレッシュに必
要な制御を行なう。コマンド信号ＣＭがセルフリフレッ
シュを示した場合には、リフレッシュ制御回路３５１３
は、タイマ３５０５からのリフレッシュ要求に従って各
リフレッシュに必要な制御動作を行なう。図１４７に戻
って、コマンドレジスタ３５０２および入出力切換回路
３５０１の構成は、先に図１３９を参照して示した回路
構成と同様である。この場合、コマンドレジスタ３５０
２はクロック信号に同期してリフレッシュモード指示信
号＊ＣＲをラッチする必要はなく、任意のタイミングで
与えられる制御信号をラッチする。この外部から与えら
れるリフレッシュモード設定信号＊ＣＲは１ビットであ
ってもよく、また２ビットの信号であってもよい。
【０３１０】図１４７に示す構成に従えば通常のＤＲＡ
Ｍにおいても、通常モードでセルフリフレッシュを実行
することのできるダイナミック型半導体記憶装置を得る
ことができる。また、この図１４７に示すダイナミック
型半導体記憶装置の構成において、図１４１に示すよう
にＢＢＵ発生回路をさらに接続する構成としてもよい。
この図１３７、図１４１および図１４７に示す構成にお
いては、セルフリフレッシュモードとオートリフレッシ
ュモードとが選択的に実行可能なようにされている。こ
の場合、コマンドレジスタ３５０２の出力をたとえばワ
イヤボンディングなどによりそのレベルを固定すれば、
ピン端子３５１０は入力端子または出力端子に固定され
るため、オートリフレッシュ動作のみが可能な半導体記
憶装置（ダイナミック型半導体記憶装置またはＣＤＲＡ
Ｍ）またはセルフリフレッシュのみを実行する半導体記
憶装置（ダイナミック型半導体記憶装置またはＣＤＲＡ
Ｍ）を得ることができる。すなわち、１つの半導体チッ
プの設計でオートリフレッシュモードおよびセルフリフ
レッシュモードいずれにも対応することのできる半導体
記憶装置を得ることができる。
【０３１１】特に、オートリフレッシュモードとセルフ
リフレッシュとが同一半導体チップ上に実現される構成
に従えば、セルフリフレッシュ設定時において必要とさ
れるリフレッシュ間隔プログラムにおいてオートリフレ
ッシュモードを用いてこのチップのデータ保持保障時間
を計測することができ、確実なセルフリフレッシュサイ
クル期間の設定が可能となる。また、オートリフレッシ
ュまたはセルフリフレッシュに固定する場合には入出力
切換回路を特に設ける必要はなく、配線により、ピン端
子（たとえば図１４７における端子３５１０）を入力端
子または出力端子に設定する構成が用いられてもよい。
この構成を図１４９および図１５０に示す。図１４９の
構成において、リフレッシュモード設定回路３５５０の
設定するリフレッシュモード指定コマンドＣＭは、ワイ
アリングにより電源電位Ｖｃｃまたは接地電位ＶS S の
いずれかに設定される。この構成においては、入出力切
換回路３１０２は入力回路または出力回路のいずれかに
固定的に設定される。
【０３１２】図１５０に示す構成においては、リフレッ
シュモード設定回路３５５０は、図１４９に示す構成と
同様、ワイアリングによりオートリフレッシュモードま
たはセルフリフレッシュモードのいずれかに設定され
る。入出力切換回路３５５１は、鎖線で示すようにワイ
アリングにより信号入力回路または信号出力回路のいず
れかに設定される。上述のような構成としても、セルフ
リフレッシュモード時においては、信号ＢＵＳＹ＃が装
置外部へ出力されるため、通常モード時においてもセル
フリフレッシュを実行することができる。 「アドレス分配方式の他の実施例」前述のごとくＣＤＲ
ＡＭにおいては、ＤＲＡＭアドレスＡａは、行アドレス
と列アドレスとが時分割的に与えられる。しかし、前述
のように、外部クロックＫの周期を長くした場合（間歇
的発生を含む）においても、ＣＤＲＡＭはできるだけ高
速で動作させるのが望ましい。以下、ＣＤＲＡＭを高速
動作させるための構成について説明する。以下に説明す
る構成は、図４６および図４７に示すアドレス分配方式
の他の実施例を構成する。
【０３１３】図１５１は、アドレス分配方式のさらに他
の実施例を示す図である。図１５１に示す構成において
は、アドレスバッファ４００１からの内部アドレスｉｎ
ｔ．ＡｃがＤＲＡＭコラムデコーダ１０３へも与えられ
る。すなわち、ＤＲＡＭコラムアドレスとＳＲＡＭアド
レスとをその一部を共有する構成とする。アドレスバッ
ファ４００１は、図１に示すアドレスバッファ２５５で
あってもよく、また、図８０に示すアドレス発生回路３
６０であってもよい。図１５１に示す構成においては、
外部から行アドレスをアドレスＡａとして与えかつ列ア
ドレスをアドレスＡｃとして与えることにより、ノンマ
ルチプレクスで、外部ピン端子数を増加させることなく
ＤＲＡＭアドレスを与えることができる。したがって、
ＤＲＡＭの列アドレスの取込みタイミングをマルチプレ
クス方式のときよりも速くすることができ、ＤＲＡＭを
高速動作させることができる。以下、このＳＲＡＭアド
レスをＤＲＡＭアドレスとしても利用する構成について
詳細に説明する。
【０３１４】図１５２は、ＳＲＡＭアドレスとＤＲＡＭ
アドレスとを共有する構成をより具体的に示す図であ
る。図１５２において、アドレスバッファ４０１は、Ｓ
ＲＡＭ用の外部列アドレス信号Ａｃ０〜Ａｃ３を受け内
部アドレス信号を発生するバッファ回路４０１０と、外
部アドレス信号Ａｃ４〜Ａｃ１１を受け、内部アドレス
信号を発生するバッファ回路４０１１と、外部アドレス
信号Ａａ０〜Ａａ９を受け、ＤＲＡＭ用の内部行アドレ
ス信号を発生するバッファ回路４０１２を含む。各バッ
ファ回路４０１０，４０１１および４０１２は内部クロ
ック信号ｉｎｔ−Ｋまたはストローブ信号／ＲＡＳ，／
ＣＡＬに応答して外部アドレスをラッチし内部アドレス
信号を発生する。バッファ回路４０１０からの内部アド
レス信号はＳＲＡＭコラムデコーダ２０３へ与えられ
る。バッファ回路４０１１からの内部アドレス信号は判
定回路４０２０へ与えられる。バッファ回路４０１２か
らの内部アドレス信号はＤＲＡＭロウデコーダ１０２へ
与えられる。
【０３１５】判定回路４０２０は、チップセレクト信号
Ｅおよびキャッシュヒット指示信号ＣＨ（この両信号は
内部信号であっても外部信号であってもよい）に従っ
て、バッファ回路４０１１からのアドレス信号をＳＲＡ
Ｍロウデコーダ２０２およびＤＲＡＭコラムデコーダ１
０３のいずれへ与えるべきかを判定する。判定回路４０
２０は、ＳＲＡＭアレイへのアクセス時にはバッファ回
路４０１１からの内部アドレス信号をＳＲＡＭロウデコ
ーダ２０２へ与える。ＤＲＡＭアレイへのアクセス時に
は、判定回路４０２０はバッファ回路４０１１からのア
ドレス信号をＤＲＡＭコラムデコーダ１０３へ与える。
なお図１５２に示す構成においては、ＳＲＡＭコラムデ
コーダ２０３の出力により、ＤＲＡＭアレイにおいてＤ
ＲＡＭコラムデコーダ１０３により選択された列からさ
らに４ビット（４ＭＣＤＲＡＭの場合）が選択される。
【０３１６】この図１５２に示す構成においては、アド
レス信号Ａａ０〜Ａａ９がＤＲＡＭアレイの行を指定す
るためのアレイ行アドレス信号として用いられる。アド
レス信号Ａｃ０〜Ａｃ３はＳＲＡＭアレイの列を指定す
るためのキャッシュ列アドレス信号およびＤＲＡＭアレ
イへの直接アクセス時におけるアレイ列アドレス信号と
して用いられる。アドレス信号Ａｃ４〜Ａｃ９はＳＲＡ
Ｍアレイの行を指定するためのキャッシュ行アドレス信
号として用いられ、かつＤＲＡＭアレイの列を指定する
ためのアレイ列アドレス信号として用いられる。この図
１５２に示す構成のように、アドレス信号Ａｃ０〜Ａｃ
１１およびＡａ０〜Ａａ９をそれぞれ独立に与えること
ができ、かつバッファ回路４０１０、４０１１および４
０１２が同時に、与えられたアドレス信号を取込み内部
アドレス信号を発生する構成をとることにより、ＤＲＡ
Ｍアレイのための行アドレス信号および列アドレス信号
を同時に取込むことができ、ＤＲＡＭアレイにおけるア
クセス時間を大幅に短縮することができる。
【０３１７】図１５３は図１５２に示す判定回路４０２
０の具体的構成の一例を示す図である。図１５３を参照
して、判定回路４０２０は、内部チップセレクト信号Ｅ
および内部キャッシュヒット指示信号ＣＨ（これは図１
に示す制御クロックバッファ２５０から発生される）を
受けるゲート回路Ｇ４００と、ゲート回路Ｇ４００の出
力に応答して選択的にオン状態となるスイッチングトラ
ンジスタＴｒ４００およびＴｒ４０１を含む。スイッチ
ングトランジスタＴｒ４００は、バッファ回路４０１１
（図１５２参照）からのアドレス信号をＳＲＡＭロウデ
コーダ２０２へ伝達する。スイッチングトランジスタＴ
ｒ４０１は内部アドレス信号Ａｃ４〜Ａｃ１１をＤＲＡ
Ｍコラムデコーダ１０３へ伝達する。ゲート回路Ｇ４０
０は、その両入力が共に“Ｌ”となったときに“Ｈ”の
信号を発生する。信号ＥおよびＣＨが共に“Ｌ”となる
のはキャッシュヒット時であり、ＳＲＡＭアレイへのア
クセス時である。この場合にはスイッチングトランジス
タＴｒ４００がオン状態となり、ＳＲＡＭロウデコーダ
２０２へ内部アドレス信号Ａｃ４〜Ａｃ１１がＳＲＡＭ
行アドレス信号として伝達される。
【０３１８】ＤＲＡＭアレイへのアクセス時には信号Ｃ
Ｈ＃は“Ｈ”となり、ゲート回Ｇ４００の出力が“Ｌ”
となる。スイッチングトランジスタＴｒ４０１がオン状
態となり、内部アドレス信号Ａｃ４〜Ａｃ１１がＤＲＡ
Ｍカラムデコーダ１０３へ伝達される。なお、この図１
５３に示す判定回路の構成においては、ブロック転送モ
ードおよびコピーバックモードにおいて同時にＤＲＡＭ
およびＳＲＡＭへアドレス信号を伝達することはできな
い。この場合、ブロック転送モードおよびコピーバック
モードが指定された場合にはスイッチングトランジスタ
Ｔｒ４００およびＴｒ４０１が共にオン状態となる構成
がさらに追加されてもよい。図１５２および図１５３に
示す構成においては、ＳＲＡＭアドレス信号線Ａｃ４〜
Ａｃ１１がＤＲＡＭアドレス信号線とＳＲＡＭアドレス
信号線とに分岐される。この場合に、ＳＲＡＭロウデコ
ーダへ接続されるＳＲＡＭアドレス信号線に付随する負
荷容量が増大する。ＳＲＡＭアドレス信号線に付随する
負荷容量が増大すれば、信号遅延をもたらし、キャッシ
ュヒット時におけるアクセス時間の増大をもたらす。こ
のため、ＳＲＡＭアドレス線の負荷はできるだけ小さく
するのが望ましい。このＳＲＡＭアドレス信号線に付随
する負荷容量の増大を防止するための構成を図１５４に
示す。
【０３１９】図１５４において、ＳＲＡＭコラムデコー
ダ２０３は、アドレスバッファ４０１０からの内部アド
レス信号をプリデコードするプリデコーダ４０５１と、
プリデコーダ４０５１からのプリデコード信号をさらに
デコードし、ＳＲＡＭアレイにおけるワード線を選択す
るＳＲＡＭロウデコーダ４０５２を含む。上述のような
アドレスをプリデコードする方式は、アドレス信号配線
長の短縮およびアドレス信号配線占有面積の低減および
デコーダ回路規模の低減などの観点から通常の半導体記
憶装置において行なわれている。この図１５４に示すよ
うな構成において、ＤＲＡＭコラムデコーダへは、図１
５４の（Ｉ）に示すようにプリデコーダ４０５１からの
プリデコーデッド信号がＤＲＡＭコラムデコーダへ伝達
される。このケース（Ｉ）の場合、アドレスバッファ４
０１０からのＳＲＡＭアドレス信号配線長を短縮するこ
とができるとともに、アドレス信号遅延を低減する。
【０３２０】また、ＳＲＡＭロウデコーダ４０５２から
のＳＲＡＭワード線選択信号をＤＲＡＭコラムデコーダ
へ与えてもよい（図１５４のケース（ＩＩ）参照）。こ
のＳＲＡＭロウデコーダ４０５２からのＳＲＡＭワード
線選択信号をＤＲＡＭコラムデコーダへ与える場合、Ｄ
ＲＡＭコラムデコーダは、通常のバッファ構成とされ
る。このケース（ＩＩ）の場合、通常、ＳＲＡＭワード
線を駆動するために各ＳＲＡＭワード線に対しワード線
駆動回路が設けられているため、ＳＲＡＭワード線にお
ける信号伝達遅延は生じない。また図１５４に示す構成
の場合、判定回路４０２０における判定動作に伴う遅延
がＳＲＡＭアレイへのアクセス時間に及ぼす影響を低減
する。すなわち、判定回路４０２０においてＤＲＡＭア
レイへのアクセスまたはＳＲＡＭアレイへのアクセスと
の判定には、ある所定の時間が必要とされる。キャッシ
ュヒット動作を高速で行なうためには、この判定回路４
０２０における判定動作に要する時間がＳＲＡＭアレイ
へのアクセスに及ぼす影響をできるだけ少なくするのが
望ましい。
【０３２１】一方、ＤＲＡＭアレイは、ＳＲＡＭほど高
速動作は行なわれない。したがって、この判定回路４０
２０における判定時間がＤＲＡＭアレイにおける列選択
動作に対して悪影響をほとんど及ぼすことはない。した
がって、図１５４に示すようにケース（Ｉ）または（Ｉ
Ｉ）の場合のように、プリデコーダ回路４０５１以降に
おいてＳＲＡＭのアドレス信号線とＤＲＡＭコラムアド
レス信号線とを分岐する構成とすることにより、ＳＲＡ
Ｍアレイへのアクセス時間に対する悪影響を確実に排除
することができる。図１５４に示す構成においては、分
岐点において図１５３に示す判定回路が設けられてもよ
い。またこの構成に代えて、プリデコーダ４０５１以降
の信号線を直接ＳＲＡＭ用信号線とＤＲＡＭ用信号線と
に分岐させてもよい。この場合、ＤＲＡＭコラムデコー
ダへは直接、アドレス信号（プリデコード信号またはＳ
ＲＡＭワード線選択信号）が伝達される。ＤＲＡＭロウ
デコーダ、ＤＲＡＭコラムデコーダおよびＳＲＡＭコラ
ムデコーダの動作が図１５５に示す判定回路４０３０に
より制御される。ＳＲＡＭコラムデコーダ２０３は、Ｓ
ＲＡＭアレイへのアクセス時およびＤＲＡＭアレイへの
アクセス時両者において動作する構成とされる。またＳ
ＲＡＭロウデコーダ２０３においては、プリデコーダ４
０５１出力段においてアドレス信号線の分岐が行なわれ
ている場合にはプリデコーダが動作し、ＳＲＡＭロウデ
コーダ４０５２の動作が判定回路４０３０により制御さ
れる構成とされる。ＳＲＡＭロウデコーダ４０５２の出
力段に信号線の分岐が設けられる場合には、判定回路４
０３０の判定完了までＳＲＡＭロウデコーダ４０５２は
動作する。
【０３２２】ＳＲＡＭコラムデコーダがＤＲＡＭアレイ
の列選択用とＳＲＡＭアレイの列選択用とに共用されて
いても、内部データ線に接続されるのは一方のアレイの
ビット線対のみであり、データの衝突は生じない（たと
えば図１２、図３０および図４１等を参照）。この判定
回路によるＳＲＡＭアレイおよびＤＲＡＭアレイの駆動
制御する構成を図１５５に示す。図１５５において、判
定回路４０３０は、内部制御信号Ｗ，Ｅ，ＣＨ，ＣＩお
よびＣＲを受け、この制御信号の組合わせに応じてＤＲ
ＡＭアレイ駆動回路２６０およびＳＲＡＭアレイ駆動回
路２６４の動作を制御する。ここで判定回路４０３０に
コマンドレジスタセット信号ＣＲが与えられているの
は、後に説明するが、高速コピーバック動作モード設定
時にこのコマンドレジスタ設定信号ＣＲ（ＣＣ２）が利
用されるからである。この図１５５に示す構成によれ
ば、ＤＲＡＭアレイおよびＳＲＡＭアレイにおける行お
よび列選択動作を並行して実行することができ、ブロッ
ク転送モードおよびコピーバックモード等において並行
してアドレスを取込んでＳＲＡＭアレイおよびＤＲＡＭ
アレイにおける行および列選択動作を実行することがで
きる。
【０３２３】次に、このアドレス共用方式における動作
について説明する。図１５６は、キャッシュミス時にお
ける動作を示すタイミング図である。キャッシュミス時
においては、クロックＫの立上がりエッジにおいて外部
制御信号Ｅ＃が“Ｌ”、キャッシュヒット指示信号ＣＨ
＃が“Ｈ”に設定される。これにより、キャッシュミス
が設定される。このクロック信号Ｋの立上がりエッジで
外部から与えられるアドレス信号ＡａおよびＡｃがそれ
ぞれＤＲＡＭの行アドレス信号（Ｒ）および列アドレス
信号（Ｃ）として装置内部へ取込まれる。これによりイ
ニシエートサイクルＴＭＭＩが実行される。このイニシ
エートサイクルＴＭＭＩにおいて続いて、アレイアクテ
ィブサイクルＴＭＭＡが実行され、与えられた行アドレ
ス信号（Ｒ）および列アドレス信号（Ｃ）に従ってＤＲ
ＡＭアレイにおけるデータ選択動作が行なわれる。この
アレイアクティブサイクルＴＭＭＡにおいてブロック転
送または高速コピーバックなどの動作が行なわれてもよ
い。このアレイアクティブサイクルＴＭＭＡの最後の周
期においてクロック信号Ｋの立上がりエッジでチップセ
レクト信号Ｅ＃を“Ｌ”とすることにより、与えられた
アドレス信号ＲおよびＣに対応するデータＱが出力され
る（データ読出動作設定の場合）。
【０３２４】データ書込の場合には、このイニシエイト
サイクルＴＭＭＩにおいてチップセレクト信号Ｅ＃およ
びライトイネーブル信号Ｗ＃（図示せず）を共に“Ｌ”
とすることにより書込データがＳＲＡＭアレイへ書込ま
れるとともに、ＤＲＡＭアレイへも書込まれる。アレイ
アクティブサイクルＴＭＭＡが完了するとプリチャージ
サイクルＴＭＭＰが実行され、ＤＲＡＭアレイはプリチ
ャージ状態に設定される。このプリチャージサイクルＴ
ＭＭＰにおいては、ＳＲＡＭアレイへアクセス可能であ
り、内部アドレス信号Ａｃがクロック信号Ｋの立上がり
でＳＲＡＭアドレス信号として取込まれ対応のＳＲＡＭ
アレイにおけるメモリセルのアクセスが実行される。次
にアレイライトサイクルＴＭＡが実行され、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送（コピーバッ
ク；ラッチデータのＤＲＡＭアレイへの転送）が実行さ
れる。このアレイライトサイクルＴＭＡはイニシエート
サイクルＴＭＩとアレイアクティブサイクルＴＭＡＡを
含む。アレイアクティブイニシエートサイクルＴＭＡＩ
においてはクロック信号Ｋの立上がりエッジでチップセ
レクト信号Ｅ＃が“Ｌ”に設定されて外部から与えられ
るアドレスＡａおよびＡｃがそれぞれ行アドレス信号
（Ｒ）および列アドレス信号（Ｃ）として取込まれる。
続いてこのアレイライトサイクルＴＭＡにおいては、ラ
ッチ回路にラッチされたＳＲＡＭアレイの対応のデータ
ＤＲＡＭアレイへ転送される。このラッチからＤＲＡＭ
アレイへのデータの転送はアレイアクティブサイクルＴ
ＭＡＡにおいて実行される。
【０３２５】このアレイライトサイクルＴＭＡにおいて
は、ラッチ回路（図３０、図４１参照）からＤＲＡＭア
レイへのデータ転送が実行されるため、ＳＲＡＭアレイ
へはアクセス可能である。このアレイアクティブサイク
ルＴＭＭＡにおけるＳＲＡＭアレイへのアクセスは図１
５６においてアドレス信号Ａｃが有効状態（Ｖ）により
表わされている。このキャッシュミスサイクルＴＭに続
いてキャッシュヒットサイクルＴＨまたはスタンバイサ
イクルＴＳが実行される。次に具体的なリード動作およ
びライト動作について説明する。図１５７は、ミスリー
ド時の動作を示すタイミング図である。図１５７におい
て、クロック周期が２０ｎｓの場合が一例として示され
る。ミスリード時には、クロック信号Ｋの立上がりエッ
ジでチップセレクト信号Ｅ＃のみを“Ｈ”と設定する。
この場合、ＣＰＵ（外部演算処理装置）から与えられた
アドレス（ＲＯＷ１およびＣＯＬ１）がそれぞれＤＲＡ
Ｍアレイの行アドレス信号および列アドレス信号として
取込まれる。このミスリード動作時においてＤＲＡＭア
レイへのアクセスが行アドレス信号ＲＯＷ１およびＣＯ
Ｌ１に従って行なわれる。（ＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータ転送が行なわれていてもよい。この
場合、ＳＲＡＭアレイおよびＤＲＡＭアレイへは同じア
ドレスが与えられる。このＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送を伴うミス動作時においては、図
１５５に示す判定回路４０３０の構成が用いられる。図
１５２に示す判定回路４０２０の構成が利用される場合
には、この２回目のクロック信号Ｋの立上がりに従って
アドレス信号Ａｃを取込み、ＳＲＡＭアレイの行選択動
作が行なわれてもよい。）所定時間が経過するとアウト
プットイネーブル信号Ｇ＃を“Ｌ”に立下げる。このア
ウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がると、
与えられたアドレスＲＯＷ１およびＣＯＬ１に対応する
データＱ１が出力される。
【０３２６】続いて、ＤＲＡＭアレイのプリチャージサ
イクルが実行される。このプリチャージサイクルにおい
ては、ＳＲＡＭアレイへアクセス可能である。プリチャ
ージサイクルの開始と同時に、ヒットリード動作が行な
われる。このヒットリード動作においてはチップセレク
ト信号Ｅ＃およびキャッシュヒット指示信号ＣＨ＃が共
に“Ｌ”にクロック信号Ｋの立上がりエッジで設定され
る。これに従ってアドレス信号ＡｃがＳＲＡＭアレイの
行および列選択用の信号として取込まれ、対応のメモリ
セルデータＱ２がこのクロックサイクル中に出力され
る。続いて図１５７においてはヒットリードおよびヒッ
トリードが実行されている。それぞれのヒットリードサ
イクルにおいてアドレスＣ３およびＣ４に従って出力デ
ータＱ３およびＱ４がそれぞれ出力される。
【０３２７】ＤＲＡＭアレイのプリチャージサイクルが
完了すると、次いでアレイライトサイクルが実行され
る。このアレイライトサイクルはミスリード時にＳＲＡ
Ｍアレイの対応のデータをラッチした後このラッチデー
タがＤＲＡＭアレイへ転送される。このアレイライトサ
イクルの設定はクロック信号Ｋの立上がりエッジでチッ
プセレクト信号Ｅ＃を“Ｌ”、キャッシュヒット指示信
号ＣＨ＃を“Ｈ”、制御信号ＣＣ１＃（キャッシュアク
セス禁止信号ＣＩ＃に対応）を“Ｌ”に設定し、かつラ
イトイネーブル信号Ｗ＃を“Ｌ”に設定する。このアレ
イライトサイクルにおいては、外部から与えられるアド
レス信号（ミスアドレス）ＡｃおよびＡａが共にＤＲＡ
Ｍ用の列アドレス信号および行アドレス信号として取込
まれる。この状態においてＳＲＡＭアレイへアクセスす
ることはできない。アレイライトサイクルの設定サイク
ルにおいては、ヒットライトが発生したとしてもこのヒ
ットライトサイクルの実行が禁止される。このため、キ
ャッシュヒット指示信号ＣＨ＃は“Ｈ”とされている。
【０３２８】このアレイライトサイクルの設定サイクル
に続いてヒットリードサイクルが実行される。ヒットリ
ードサイクルにおいては、チップセレクト信号Ｅ＃およ
びキャッシュヒット指示信号ＣＨ＃が“Ｌ”に設定さ
れ、かつアウトプットイネーブル信号Ｇ＃が“Ｌ”に設
定される。この状態においては、アドレス信号Ａｃに従
ってＳＲＡＭアレイへのアクセスが実行され、対応のデ
ータＱ５が出力される。図１５７においてはこのアレイ
ライトサイクルの最後のサイクルにおいてヒットリード
が再び行なわれており、アドレスＣ６に従ったキャッシ
ュデータＱ６が出力される。ここで、アレイライトの設
定サイクルにおいてアドレスＡａが、ミスアドレス（Ｍ
ｉｓｓ Ａｄｄ）として示されているのは、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータを転送するために必
要とされるアドレスは、外部に設けられたタグメモリか
らのアドレスであることを示す。
【０３２９】図１５８に、ミスライト時の動作タイミン
グ図を示す。ミスライトの設定はクロック信号Ｋの立上
がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、ライト
イネーブル信号Ｗ＃を“Ｌ”に設定することにより行な
われる。このときには、外部アドレスＡｃおよびＡａが
それぞれＤＲＡＭアレイの列アドレスＣＯＬ１および行
アドレスＲＯＷ１として取込まれるとともに、外部から
与えられる書込データＤ１が取込まれる。このミスライ
トにおいては、ＤＲＡＭおよびＳＲＡＭアレイへのアク
セスが行なわれ、このデータＤ１がＳＲＡＭアレイの対
応のメモリセルへ書込まれる。このＳＲＡＭおよびＤＲ
ＡＭアレイへのデータの書込は先に説明したデータ転送
方式のいずれが用いられてもよい。ミスライトサイクル
が完了すると、ＤＲＡＭアレイはプリチャージサイクル
に入る。このプリチャージサイクルにおいてはＳＲＡＭ
に対してアクセス可能である。図１５８に対してはヒッ
トリード、ヒットリード、およびヒットライトの動作が
それぞれ実行される。各動作サイクルに従って、アドレ
スＡｃがそれぞれＳＲＡＭアレイアドレスＣ２，Ｃ３お
よびＣ４として取込まれ、出力データＱ２およびＱ３が
出力され、書込データＤ４が書込まれる。
【０３３０】続いてアレイライトサイクルが実行され
る。このアレイライトサイクルは図１５７に示すものと
同様である。このアレイライトサイクルの設定サイクル
においては、制御信号ＣＣ１＃（アレイアクセス指示信
号（キャッシュアクセス禁止信号）ＣＩ＃に対応）が
“Ｌ”に設定され、ＳＲＡＭアレイへのアクセスが禁止
される。したがってこのアレイライト設定サイクルにお
いてヒットリードが生じたとしても、このヒットリード
は実行されない。アレイライトサイクルの設定サイクル
に続いて、ヒットライトサイクルが実行される。このヒ
ットライトサイクルの設定のためには、クロック信号Ｋ
の立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”に
設定する。ヒットリードが指示されているため、この状
態においてはライトイネーブル信号Ｗ＃が“Ｈ”、アウ
トプットイネーブル信号Ｇ＃が“Ｌ”に設定される。こ
の状態においても、アレイライトサイクルが設定され、
外部アドレス（Ｍｉｓｓ Ａｄｄ）がアドレスＡｃ、Ａ
ａとして同時に与えられ、これらのアドレスがそれぞれ
ＤＲＡＭアレイの列アドレスＣｏｌ２、および行アドレ
スＲｏｗ２として取込まれる。
【０３３１】アレイライト設定サイクルに続いてヒット
ライトサイクルが実行され、アドレスＡｃがＳＲＡＭの
ためのアドレスＣ５として取込まれ、そのときに与えら
れているデータＤ５が対応のＳＲＡＭメモリセルへ書込
まれる。アレイライトサイクルの最後のサイクルでヒッ
トリードサイクルが実行され、アドレスＡｃがＳＲＡＭ
アレイの列アドレスＣ６として取込まれ、対応のデータ
Ｑ６が出力される。このアドレス共有方式に従うＣＤＲ
ＡＭとメモリコントローラとの接続形態を図１５９およ
び図１６０に示す。図１５９はダイレクトマッピング方
式に従うＣＤＲＡＭと外部制御装置との接続を示す図で
ある。この図１５９に示す接続形態は図５４に示す接続
形態に対応する。この図１５９に示す接続形態において
は、ＣＰＵからの８ビットのアドレス信号Ａ６〜Ａ１３
がＳＲＡＭロウデコーダ２０２へ与えられる。この８ビ
ットのアドレス信号Ａ６〜Ａ１３のうち６ビットのアド
レス信号Ａ６〜Ａ１１がＤＲＡＭコラムデコーダ１０３
へ与えられる。ＤＲＡＭ１００のロウデコーダ１０２へ
は、ＣＰＵからのアドレス信号Ａ１２，Ａ１３とセレク
タ６７２からの８ビットのアドレス信号Ａ１４〜Ａ２１
が与えられる。この図１５９に示す構成においては、Ｄ
ＲＡＭの行アドレス信号と列アドレス信号とがノンマル
チプレクス方式で与えられるため、外部にはマルチプレ
クス回路は設けられていない。クロック制御回路４４０
０へはチップセレクト信号Ｅ＃およびキャッシュヒット
指示信号ＣＨ＃が与えられ、ＳＲＡＭアレイへのアクセ
スおよびＤＲＡＭアレイへのアクセスに従った動作が実
行される。このクロック制御回路４４００は、図１に示
す構成において、制御クロックバッファ２５０とＳＲＡ
Ｍアレイ駆動回路２６４およびＤＲＡＭアレイ駆動回路
２６０ならびに図１５５に示す判定回路４０３０を含
む。
【０３３２】ここで図１５９においては、ＳＲＡＭロウ
デコーダ２０２の出力部からＤＲＡＭアレイのためのコ
ラムデコーダ１０３へアドレス信号Ａ６〜Ａ１１が与え
られている。この構成は図１５４に示すように、プリデ
コーダ部分から信号が出力される構成であってもよく、
またＳＲＡＭワード線選択信号が与えられる構成であっ
てもよい。この図１５９においては単に機能的にＳＲＡ
Ｍアレイの行アドレス信号とＤＲＡＭの列アドレス信号
の一部が共用されることを示すだけであり、実際の接続
構成とは正確には反映していない。外部制御回路６５０
の構成は図５４に示す構成と同様である。したがって、
図５４と図１５９を比較すれば、ＤＲＡＭの行アドレス
信号と列アドレス信号とマルチプレクスするためのマル
チプレクス回路７０５を設ける必要がなくなり、システ
ムサイズを低減することが可能となり、また、ＤＲＡＭ
コラムアドレスの取込みが容易に行なわれる。
【０３３３】図１６０はＣＤＲＡＭを４ウェイセットア
セシアティブ方式のキャッシュ構成としたときのアドレ
スの接続構成を示す図である。この図１６０に示す構成
は図１５５に示すアドレス接続構成に対応する。この図
１６０に示す構成においては、ＣＰＵからのアドレス信
号Ａ６−Ａ１１と、制御コントローラ７５０からのウェ
イアドレスＷ０およびＷ１がＳＲＡＭコラムデコーダ２
０２へ与えられる。ＳＲＡＭロウデコーダ２０２へ与え
られたアドレス信号のうち、アドレス信号Ａ６−Ａ１１
がＤＲＡＭコラムデコーダ１０３へ与えられる。他の構
成は、ＤＲＡＭアレイの行アドレスと列アドレスとをマ
ルチプレクスするためのマルチプレクス回路７００が設
けられていないことを除いて図５５に示す構成と同様で
あり、対応する部分には同一の参照番号を付す。
【０３３４】したがって、この構成においても、アドレ
ス信号をＳＲＡＭとＤＲＡＭとで共有する構成として
も、容易にキャッシュの構成を変更することができる。
この上述のように、ＤＲＡＭのアドレスをＳＲＡＭアド
レスの一部を利用する構成とすることによりピン端子数
を増加させずにＤＲＡＭのアドレスのマルチプレクス方
式とすることができ、ＤＲＡＭアレイのコラムアドレス
の取込みが容易になる。 「データ転送方式の他の実施例」ＣＤＲＡＭにおいて
は、キャッシュミス時においても高速でアクセスするこ
とができるのが望ましい。以下に、キャッシュミス時に
おいても高速でデータを転送するための構成について説
明する。
【０３３５】図１５８は、高速でデータ転送を実行し、
キャッシュミス時においても、高速でデータの読出を行
なうことができるとともに、高速コピーバックモード等
のデータ転送動作をより高速化することのできる構成を
示す。図１６１においては１つのメモリブロックに関連
する部分の構成が示される。ＤＲＡＭにおいてはデータ
読出経路とデータ書込経路とが別々に設けられる。この
ため、グローバルＩＯ線は、ＤＲＡＭアレイから読出さ
れたデータを伝達するためのグローバル読出線対ＧＯＬ
ａおよびＧＯＬｂと、ＤＲＡＭアレイへの書込データを
伝達するためのグローバル書込線対ＧＩＬａおよびＧＩ
Ｌｂを含む。グローバル読出線対ＧＯＬａとグローバル
書込線対ＧＩＬａが互いに並行に配列され、グローバル
読出線対ＧＯＬｂとグローバル書込線対ＧＩＬｂとが互
いに並行に配列される。このグローバル読出線対ＧＯＬ
（グローバル読出線対を総称的に示す）とグローバル書
込線対ＧＩＬ（グローバル書込線対を総称的に示す）は
図３に示すグローバルＩＯ線対ＧＩＬに対応する。
【０３３６】グローバル読出線対ＧＯＬａおよびＧＯＬ
ｂにそれぞれ対応してローカル読出線対ＬＯＬａおよび
ＬＯＬｂが設けられる。グローバル書込線対ＧＩＬａお
よびＧＩＬｂに対応してローカル書込線対ＬＩＬａおよ
びＬＩＬｂが設けられる。グローバル読出線対ＧＯＬａ
とローカル読出線対ＬＯＬａとの間に読出ブロック選択
信号φＲＢＡに応答してオン状態となる読出ゲートＲＯ
Ｇａが設けられる。グローバル読出線対ＧＯＬｂとロー
カル読出線対ＬＯＬｂとの間に、読出ブロック選択信号
φＲＢＡに応答してオン状態となる読出ゲートＲＯＧｂ
が設けられる。グローバル書込線対ＧＩＬａとローカル
書込線対ＬＩＬｂとの間に書込ブロック選択信号φＷＢ
Ａに応答してオン状態となる書込ブロック選択ゲートＷ
ＩＧａが設けられる。グローバル書込線対ＧＩＬｂとロ
ーカル書込線対ＬＩＬｂとの間に、書込ブロック選択信
号φＷＢＡに応答してオン状態となる書込ブロック選択
ゲートＷＩＧｂが設けられる。
【０３３７】各ビット線対ＤＢＬに対して、選択された
メモリセルデータをローカル読出線対ＬＯＬへ伝達する
ためのローカル転送ゲートＬＴＧと選択メモリセルをロ
ーカル書込線対ＬＩＬへ接続する書込ゲートＩＧが設け
られる。ローカル転送ゲートＬＴＧおよび書込ゲートＩ
Ｇを選択状態（導通状態）とするために書込コラム選択
線ＷＣＳＬと読出コラム選択線ＲＣＳＬが設けられる。
書込コラム選択線および読出コラム選択線ＲＣＳＬは、
対をなして並行に配設される。書込コラム選択線ＷＣＳ
Ｌ上には、ＤＲＡＭコラムデコーダからの、データ書込
時に発生される書込コラム選択信号が伝達される。読出
コラム選択線ＲＣＳＬには、このＤＲＡＭアレイからデ
ータを読出すときに発生される読出コラム選択信号が伝
達される。この書込コラム選択線ＷＣＳＬおよび読出コ
ラム選択線ＲＣＳＬはそれぞれ２列を選択するように配
置される。この構成は図３に示すコラム選択線ＣＳＬが
書込用の列を選択する信号線、読出用の列を選択する信
号線の２つに分割された構成に対応する。
【０３３８】ローカル転送ゲートＬＴＧは、ＤＲＡＭビ
ット線対ＤＢＬの信号を差動的に増幅するトランジスタ
ＬＴＲ３およびＬＴＲ４と、読出コラム選択線ＲＣＳＬ
の信号電位に応答してオン状態となり、このトランジス
タＬＴＲ３およびＬＴＲ４により増幅された信号をロー
カル読出線対ＬＯＬへ伝達するスイッチングトランジス
タＬＴＲ１およびＬＴＲ２を含む。トランジスタＬＴＲ
３およびＬＴＲ４の一方端子はたとえば接地電位である
固定電位ＶS S に接続される。この構成においては、ロ
ーカル転送ゲートＬＴＧはＤＲＡＭビット線対の電位を
反転してローカル読出線対ＬＯＬへ伝達する。トランジ
スタＬＴＲ３およびＬＴＲ４はＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）で構成されており、
そのゲートがＤＲＡＭビット線対ＤＢＬに接続される。
したがって、このローカル転送ゲートＬＴＧは、ＤＲＡ
Ｍビット線対ＤＢＬ上の信号電位に悪影響を及ぼすこと
なくローカル読出線対ＬＯＬへＤＲＡＭビット線対ＤＢ
Ｌ上の信号電位を高速で伝達する。
【０３３９】書込ゲートＩＧは、書込コラム選択線ＷＣ
ＳＬ上の信号電位に応答してオン状態となり、ＤＲＡＭ
ビット線対ＤＢＬをローカル書込線対ＬＩＬへ接続する
スイッチングトランジスタＩＧＲ１およびＩＧＲ２を含
む。他のＤＲＡＭアレイにおける構成は図３に示すもの
と同様である。転送ゲートＢＴＧＡおよびＢＴＧＢはそ
れぞれ２対のグローバル書込線対およびグローバル読出
線対ＧＩＬに対応して設けられる。転送ゲートＢＴＧ
（転送ゲートＢＴＧＡおよびＢＴＧＢを総称する）は、
グローバル読出線対ＧＯＬおよびグローバル書込線対Ｌ
ＩＬに接続される。この転送ゲートＢＴＧＡおよびＢＴ
ＧＢの構成については後に詳細に説明する。この転送ゲ
ートＢＴＧＡおよびＢＴＧＢへは転送制御信号φＴＳ
Ｌ、φＴＬＤおよびφＴＤＳが与えられる。
【０３４０】制御信号φＴＤＳはＤＲＡＭアレイからＳ
ＲＡＭアレイへデータの転送を行なうときに発生される
信号である。制御信号φＴＳＬはＳＲＡＭアレイからラ
ッチへデータが転送されるときに発生される制御信号で
ある。制御信号φＴＬＤはこのラッチされたデータをＤ
ＲＡＭアレイへ書込むときに発生される信号である。こ
の転送ゲートＢＴＧＡおよびＢＴＧＢは後に詳細にその
構成を説明するが、ＳＲＡＭアレイから読出されたデー
タをラッチするためのラッチ手段を備えている。次に図
１６１に示す回路を用いた際のＤＲＡＭアレイとＳＲＡ
Ｍアレイとの間のデータ転送動作について説明する。図
１６２は図１６１に示すアレイ構成におけるＤＲＡＭか
らＳＲＡＭへのデータ転送動作を示す信号波形図であ
る。この図１６２に示すデータ転送動作の信号波形図は
図３７に示すデータ転送動作を示す信号波形図に対応す
る。
【０３４１】まず時刻ｔ１においてイコライズ信号φＥ
Ｑが“Ｌ”に立下がり、ＤＲＡＭアレイにおけるプリチ
ャージ状態が完了する。次いで、時刻ｔ２においてＤＲ
ＡＭワード線ＤＷＬが選択され、選択ワード線の電位が
立上がる。一方、時刻ｔｓ１においてＳＲＡＭアレイに
おいては行選択動作が行なわれており、選択されたＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がり、この選
択ワード線に接続されるメモリセルデータがＳＲＡＭビ
ット線対ＳＢＬ上へ伝達される。このＳＲＡＭビット線
対ＳＢＬ上の信号電位は転送指示信号φＴＳＬに応答し
て転送ゲートに含まれるラッチ手段へ転送され、そこで
ラッチされる。一方、ＤＲＡＭにおいては、時刻ｔ２に
おいて選択ワード線ＤＷＬの信号電位が“Ｈ”に立上が
り、ＤＲＡＭビット線対ＤＢＬの信号電位が十分な大き
さへ達すると、時刻ｔ３においてセンスアンプ活性化信
号φＳＡＮが“Ｌ”に立上がり、時刻ｔ４においてセン
スアンプ活性化信号／φＳＡＰが“Ｈ”へ立上がる。こ
れによりＤＲＡＭビット線対ＤＢＬの信号電位がそれぞ
れ読出されたデータに対応して“Ｈ”と“Ｌ”に設定さ
れる。
【０３４２】ローカル転送ゲートＬＴＧはＤＲＡＭビッ
ト線対ＤＢＬの信号電位を直接受けている。時刻ｔ３に
おけるセンスアンプ活性化信号φＳＡＮの立上がり前
に、読出コラム選択線ＲＣＳＬへの信号電位が“Ｈ”に
立上がる。これにより、ＤＲＡＭビット線対ＤＢＬに生
じた小さな信号電位の変化はローカル転送ゲートＬＴＧ
で高速に増幅され、ローカル読出線対ＬＯＬへ伝達され
る。このローカル読出線対ＬＯＬへＤＲＡＭビット線対
ＤＢＬの信号電位が伝達されると時刻ｔ７′において読
出ブロック選択信号φＲＢＡが“Ｈ”に立上がる。これ
により、ローカル読出線対ＬＯＬがグローバル読出線対
ＧＯＬへ接続され、ＤＲＡＭビット線対ＤＢＬへ発生し
た信号電位変化はグローバル読出線対ＧＯＬを介して転
送ゲートＢＴＧへ伝達される。
【０３４３】時刻ｔ７′においてグローバル読出線対Ｇ
ＯＬの信号電位変化が生じる前に、時刻ｔ３において転
送制御信号φＴＤＳが発生されている。グローバル読出
線対ＧＯＬに発生した信号電位変化は高速でＳＲＡＭア
レイの対応のメモリセルへ伝達される。したがって、時
刻ｔ５においてＤＲＡＭセンスアンプＤＳＡによるＤＲ
ＡＭビット線対ＤＢＬの増幅動作が完了した時点におい
ては、既にＳＲＡＭアレイへのデータ転送が完了してい
る。上述のように、ローカル転送ゲートを設け、ＤＲＡ
Ｍビット線対ＤＢＬを直接転送ゲートＢＴＧへ接続する
構成とすることによりＤＲＡＭセンスアンプＤＳＡのセ
ンスアンプ動作完了を待つことなくデータ転送を実行す
ることができる。
【０３４４】図１６２において破線で示す信号波形およ
び矢印は図３７に示すデータ転送動作との比較を示す図
である。この信号波形の比較から明らかなように、ＤＲ
ＡＭセンスアンプＤＳＡの活性化前に転送ゲートＢＴＧ
を活性化する（制御信号φＴＤＳを発生する）とするこ
とができ、高速でデータを転送することができる。ＳＲ
ＡＭアレイはこのＤＲＡＭアレイからのデータ転送後す
ぐにアクセスすることができる。したがってキャッシュ
ミス時においても高速でＳＲＡＭアレイへアクセスする
ことができる。次にＳＲＡＭアレイからＤＲＡＭアレイ
へのデータ転送動作について、その動作タイミング図で
ある図１６３を参照して説明する。このＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送はグローバル書込線
対ＧＩＬを介して行なわれる。この場合グローバル読出
線対ＧＯＬおよびローカル読出線対ＬＯＬは利用されな
い。
【０３４５】時刻ｔ１においてＤＲＡＭアレイのプリチ
ャージサイクルが完了する。時刻ｔ２においてＤＲＡＭ
ワード線ＤＷＬの選択が行なわれ、選択されたワード線
の電位が“Ｈ”に立上がる。時刻ｔ３および時刻ｔ４に
おいてセンスアンプ活性化信号φＳＡＮおよび／φＳＡ
Ｐがそれぞれ活性状態となり、ＤＲＡＭビット線対ＤＢ
Ｌ上の信号電位が選択されたメモリセルのデータに対応
した値となる。時刻ｔ５において書込コラム選択線ＷＣ
ＳＬで選択され、選択された書込コラム選択線ＷＣＳＬ
の信号電位が“Ｈ”に立上がる。これにより書込ゲート
ＩＧがオン状態となり、ローカル書込線対ＬＯＬと選択
されたＤＲＡＭビット線対ＤＢＬとが接続される。時刻
ｔ６において書込ブロック選択信号φＷＢＡが“Ｈ”に
立上がる。これにより、ローカル書込線対ＬＩＬとグロ
ーバル書込線対ＧＩＬとが接続され、グローバル書込線
対ＧＩＬの信号電位がローカル書込線対ＬＩＬの信号電
位に対応した値となる。
【０３４６】時刻ｔ７において転送制御信号φＴＬＤが
“Ｈ”に立上がり、転送ゲートＢＴＧにラッチされてい
たデータがグローバル書込線対ＧＩＬおよびローカル書
込線対ＬＩＬを介してＤＲＡＭビット線対ＤＢＬへ伝達
される。図１６４は、転送ゲートＢＴＧにおけるＤＲＡ
ＭアレイからＳＲＡＭアレイへのデータ転送を行なう部
分の構成を示す図である。図１６４を参照して転送ゲー
トＢＴＧＲはグローバル読出線ＧＯＬおよび＊ＧＯＬ上
の信号電位を差動的に増幅するためのトランジスタＴｒ
５００およびＴｒ５０１と、転送制御信号φＴＧＳに応
答してグローバルＩＯ線ＧＯＬおよび＊ＧＯＬ上の信号
電位をＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへ伝達す
るスイッチングトランジスタＴｒ５０３およびＴｒ５０
２を含む。ここで、各信号線に付された符号は信号線対
ではなく１本を信号線を示している。トランジスタＴｒ
５００のゲートは相補グローバル読出線＊ＧＯＬに結合
される。グローバル読出線ＧＯＬおよび＊ＧＯＬはロー
カル読出線ＬＯＬおよび＊ＬＯＬへそれぞれ結合され
る。この図１６４に示す構成においては、読出ブロック
選択ゲートは省略している。
【０３４７】ローカル転送ゲートＬＴＧにおいては、Ｄ
ＲＡＭビット線ＤＢＬの電位が“Ｈ”のとき、トランジ
スタＬＴＲ４が深いオン状態、トランジスタＬＴＲ３が
より浅いオン状態となり、トランジスタＬＴＲ４に大き
な電流が流れる。このＤＲＡＭビット線ＤＢＬ上の信号
電位がグローバル読出線＊ＧＯＬへ伝達される。ＤＲＡ
Ｍビット線＊ＤＢＬの信号電位はローカル読出線ＬＯＬ
へ伝達される。グローバル読出線＊ＧＯＬの信号電位が
相対的に“Ｌ”、グローバル読出線ＧＯＬの電位が相対
的に“Ｈ”となると、トランジスタＴｒ５００がトラン
ジスタＴｒ５０１よりもより深いオン状態となる。グロ
ーバル読出線＊ＧＯＬへはトランジスタＴｒ５００を介
して電流が流れる。このトランジスタＴｒ５００を介し
て流れる電流はトランジスタＬＴＲ２およびＬＴＲ４を
介して放電される。
【０３４８】一方、トランジスタＴｒ５０１において
は、カレントミラー回路を構成しているため、トランジ
スタＴｒ５００と同じ電流が流れるが、トランジスタＬ
ＴＲ３が浅いオン状態またはオフ状態となっているため
グローバル読出線ＧＯＬの信号電位が高速で“Ｈ”に充
電される。このグローバル読出線ＧＯＬおよび＊ＧＯＬ
の信号電位が十分に“Ｈ”および“Ｌ”にまで増幅され
た後に、転送制御信号φＴＤＳが“Ｈ”に立上がり、こ
のグローバル読出線ＧＯＬおよび＊ＧＯＬの信号電位が
ＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへそれぞれ伝達
される。この転送ゲートＢＴＧＲの構成においては、ト
ランジスタＴｒ５００、Ｔｒ５０１、ＬＴＲ１、ＬＴＲ
２、ＬＴＲ３およびＬＴＲ４はカレントミラー型増幅回
路を構成しており、ＤＲＡＭビット線ＤＢＬ，＊ＤＢＬ
上に伝達された信号電位が微小であっても高速で増幅さ
れ、グローバル読出線ＧＯＬおよび＊ＧＯＬの信号電位
がＤＲＡＭビット線＊ＤＢＬおよびＤＢＬに対応した
（反転した）値となる。この構成によりＤＲＡＭビット
線＊ＤＢＬおよびＤＢＬを直接入力とするカレントミラ
ー型増幅回路によりＤＲＡＭビット線の電位が増幅され
てＳＲＡＭビット線対ＳＢＬ，＊ＳＢＬへ伝達される。
この構成により、高速でＤＲＡＭアレイからＳＲＡＭア
レイへデータを転送することができる。
【０３４９】図１６５は、図１６１に示す転送ゲートの
ＳＲＡＭアレイからＤＲＡＭへのデータ転送を行なうた
めの構成を示す図である。この図１６５に示すデータ転
送ゲートＢＴＧＷの構成は、図４１に示すデータ転送回
路における増幅回路部分を省略した構成に対応する。図
１６５を参照して、データ転送ゲートＢＴＧＷは、転送
制御信号φＴＳＬに応答してＳＲＡＭビット線ＳＢＬお
よび＊ＳＢＬ上のデータを反転して伝達する伝達ゲート
５１０３と、伝達ゲート５１０３から伝達されたＳＲＡ
Ｍビット線ＳＢＬおよび＊ＳＢＬ上のデータをラッチす
るラッチ回路５１００と、転送制御信号φＴＬＤに応答
してラッチ回路５１００にラッチされたデータをグロー
バル書込線ＧＩＬおよび＊ＧＩＬへそれぞれ伝達する伝
達ゲート５１０２ａおよび５１０２ｂを含む。ラッチ回
路５１００はインバータから構成されている。
【０３５０】転送ゲートＢＴＧＷはさらに、アレイ書込
指示信号ＡＷＤＥとＤＲＡＭコラムデコーダ出力（これ
はＳＲＡＭコラムデコーダ出力でもある）ＳＡＹに応答
して内部書込データ線＊ＤＢＷをグローバル書込線＊Ｇ
ＩＬヘ接続するゲート回路５１０１ｂと、書込指示信号
ＡＷＤＥおよびコラムデコーダ出力ＳＡＹに応答して内
部書込データ線ＤＢＷをグローバル書込線ＧＩＬへ接続
するゲート回路５１０１ａを含む。このゲート回路５１
０１ａおよび５１０１ｂを介してＤＲＡＭアレイへの直
接アクセス時には書込データがＤＲＡＭアレイへ伝達さ
れる。転送ゲートＢＴＧＷはさらに、ＳＲＡＭアレイへ
の書込指示信号ＳＷＤＥとＳＲＡＭコラムデコーダ出力
（これはまたＤＲＡＭアレイの列選択信号でもある）Ｓ
ＡＹに応答して外部書込データ線ＤＢＷ，＊ＤＢＷをそ
れぞれＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬへ接続す
るゲート回路５１０４ａおよび５１０４ｂを含む。この
図１６５に示す転送ゲートＢＴＧＷの構成は図４１に示
す転送ゲートにおけるＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送部分と同一の構成であり、その詳細な
説明は繰返さない。
【０３５１】図１６６は、書込コラム選択信号線ＷＣＳ
Ｌおよび読出コラム選択信号線ＲＣＳＬを駆動するため
の回路構成を示す図である。この図１６６において、Ｄ
ＲＡＭコラムデコーダ１０３からのコラム選択線ＣＳＬ
に対して信号線駆動回路５１１０が設けられる。信号線
駆動回路５１１０は、ＤＲＡＭコラムデコーダ１０３か
らの列選択信号ＣＳＬと内部書込イネーブル信号＊Ｗと
を受けるゲート回路５１１１と、コラム選択信号ＣＳＬ
とセンス完了信号ＳＣと内部書込イネーブル信号Ｗとを
受けるゲート回路５１１２を含む。ゲート回路５１１１
から読出コラム選択線ＲＣＳＬを駆動するための信号が
出力される。ゲート回路５１１２から書込コラム選択線
ＷＣＳＬを駆動するための信号が出力される。内部書込
イネーブル信号＊ＷおよびＷは、外部から与えられる制
御信号Ｗ＃に応答してクロックＫに同期して内部に取込
まれる信号であってもよい。センス完了信号ＳＣは、Ｄ
ＲＡＭアレイにおけるセンスアンプＤＳＡのセンス動作
の完了を示す信号であり、センス駆動信号φＳＡＮＥま
たはφＳＡＰＥを所定時間遅延して発生される信号であ
る。この構成とすることにより、ＤＲＡＭへのデータ書
込時には読出コラム選択線ＲＣＳＬが選択され、ＤＲＡ
Ｍアレイからデータを書込む場合には書込コラム選択線
ＷＣＳＬを選択する構成が得られる。
【０３５２】図１６７は、ブロック選択信号φＲＢＡお
よびφＷＰＡを発生する回路の構成を示す図である。読
出ブロック選択信号φＲＢＡを発生する回路は、読出コ
ラム選択信号ＲＣＳＬを所定時間遅延する遅延回路５１
２０と、遅延回路５１２０出力とブロック選択信号φＢ
Ａ（図３参照）を受けるゲート回路５１２１を含む。ゲ
ート回路５１２１から読出ブロック選択信号φＲＢＡが
出力される。書込ブロック選択信号φＷＢＡを発生する
ための回路は、書込コラム選択信号ＷＣＳＬを所定時間
遅延させる遅延回路５１３０と、遅延回路５１３０出力
とブロック選択信号φＢＡを受けるゲート回路５１３１
を含む。ゲート回路５１３１から書込ブロック選択信号
φＷＢＡが発生される。ゲート回路５１２１および５１
３１は共にその両入力が“Ｈ”となったときに“Ｈ”の
信号を発生する。
【０３５３】上述のＤＲＡＭアレイにおけるデータ書込
経路と読出経路とを別々にする構成においては、できる
だけ早くＤＲＡＭアレイからＳＲＡＭアレイへデータを
転送するのが好ましい。このため、ブロック選択信号φ
ＲＢＡおよび読出コラム選択線ＲＣＳＬをできるため早
いタイミングで駆動するのが好ましい。この構成とする
ためには、図１５１、図１５２に示すＤＲＡＭアレイと
ＳＲＡＭアレイのアドレス信号を共有する構成を用いる
のが最も効果的である。この構成に従えば、ＤＲＡＭア
レイへの行アドレス信号と列アドレス信号をノンマルチ
プレクス方式に従って与えることができ、読出コラム選
択線ＲＣＳＬをＤＲＡＭアレイのワード線ＤＷＬが選択
された直後に発生して、ローカル転送ゲートを導通状態
とし、ＤＲＡＭビット線対をローカル読出線対ＬＯＬお
よびグローバル読出線対ＧＯＬを介して転送ゲートＢＴ
Ｇへ結合することができる。
【０３５４】図１６８にアドレスノンマルチプレクス方
式の構成をこのＤＲＡＭアレイのＩＯ分離構成に適用し
た際のデコーダ回路の構成を示す。図１６８を参照して
ＳＲＡＭコラムデコーダ５１４１は、外部から与えられ
るアドレス信号Ａｃ０〜Ａｃ３を受け、かつデコードし
列選択信号ＳＡＹを発生する。この列選択信号ＳＡＹは
ＳＲＡＭアレイの列選択信号およびＤＲＡＭアレイの列
選択信号として用いられる。ＳＲＡＭロウデコーダ５１
４２は、外部から与えられるアドレス信号Ａｃ４〜Ａｃ
１１を受けＳＲＡＭワード線ＳＷＬを駆動する信号を発
生する。ＤＲＡＭ列選択回路５１４３は外部から与えら
れたアドレス信号Ａｃ４〜Ａｃ１１のうちアドレス信号
Ａｃ６〜Ａｃ１１を受け、書込コラム選択線ＷＣＳＬお
よび読出コラム選択線ＲＣＳＬを駆動する信号を発生す
る。ＤＲＡＭ行選択回路５１４４は、アドレス信号Ａａ
０〜Ａａ９を受け、ブロック選択信号φＢＡおよびＤＲ
ＡＭワード線駆動信号ＤＷＬを発生する。この図１６８
に示す構成においては、アドレス信号Ａｃ０〜Ａｃ１１
およびＡａ０〜Ａａ９を同時に与えることができ、高速
で読出コラム選択線ＲＣＳＬを駆動することができ、よ
り効果的に高速でＤＲＡＭアレイからＳＲＡＭアレイへ
データを転送することができる。
【０３５５】なお、図１６１に示す構成においては、ロ
ーカル読出線対ＬＯＬおよびローカル書込線対ＬＩＬが
ビット線対ＤＢＬの両端に配置された構成が示されてい
る。しかしながらこのローカル読出線対ＬＯＬおよびロ
ーカル書込線対ＬＩＬはビット線対ＤＢＬの一方側（た
とえば転送ゲートＢＴＧに近い側）に配置される構成で
あってもよく、またビット線対ＤＢＬの中央に配置され
る構成であってもよい。上述の構成により、キャッシュ
ミス時においても高速コピーバック方式を利用すれば、
ＤＲＡＭアレイのプリチャージおよびコピーバック動作
はキャッシュヒットのバックグラウンドで実行すること
ができるため、キャッシュミス時のアクセス時間を短縮
することにより、ＣＤＲＡＭの性能が大幅に改善され
る。
【０３５６】したがって、このＤＲＡＭアレイのデータ
読出経路とデータ書込経路とを分離する構成はこのアド
レスをノンマルチプレクス方式で与える構成および高速
コピーバック動作とを組合わせることにより最も顕著な
効果が発揮される。 「他の機能：バーストモード」バーストモード機能付外
部演算処理装置（ＣＰＵ）に対する接続について説明す
る。バーストモードは前述のごとくＣＰＵからデータブ
ロックが一括して転送されるモードである。このバース
トモード機能の制御は、図１に示す付加機能制御回路２
９９の回路部分を用いて実現される。図１６９はバース
トモード動作を実現するための回路部分を示す図であ
る。図１６９を参照して、バーストモード制御系は、外
部から与えられるバーストイネーブル信号ＢＥ＃を内部
クロック信号ｉｎｔ．Ｋに応答して取込み内部バースト
イネーブル信号／ＢＥを発生するＢＥバッファ回路６０
０１と、ＢＥバッファ回路６００１からの最初の内部バ
ーストイネーブル信号／ＢＥに応答して所定のパルス幅
を有するワンショットパルス信号φＢＥを発生するワン
ショットパルス発生回路６００２と、ワンショットパル
ス信号φＢＥに応答して内部クロックｉｎｔ．Ｋをゲー
ト処理するゲート回路６００３を含む。ゲート回路６０
０３は、ワンショットパルス信号φＢＥが発生されたと
きに、内部クロックｉｎｔ．Ｋの通過を禁止する。ワン
ショットパルス発生回路６００２は、２回目以降の信号
／ＢＥには応答しない。バースト転送完了時にはリセッ
トされる。これはタイマを設け、タイマ動作中はパルス
発生を禁止する構成により実現される。
【０３５７】バーストイネーブル制御系はさらに、アド
レスバッファ（図１参照）から与えられる内部アドレス
信号ｉｎｔ．Ａｃを初期値とし、ゲート回路６００３か
ら与えられる内部クロック信号ｉｎｔ．Ｋをカウントす
るアドレスカウンタ６００４と、アドレスカウンタ６０
０４のカウント値と内部アドレス信号ｉｎｔ．Ａｃのい
ずれかを選択的に通過させるマルチプレクサ回路６００
７を含む。このマルチプレクサ回路６００７の出力はＳ
ＲＡＭロウデコーダおよびコラムデコーダへ伝達され
る。このアドレスカウンタ６００４およびマルチプレク
サ回路６００７は、リフレッシュ動作のために用いられ
るリフレッシュアドレス発生用のアドレスカウンタおよ
びリフレッシュアドレスとＤＲＡＭアドレスとを切換え
るマルチプレクサ回路とは異なるものである。
【０３５８】さらにこのバーストイネーブル制御系は、
バーストデータ数を格納するバーストデータ数格納回路
６００６と、バーストデータ数格納回路６００６に格納
されたバーストデータ数をカウント初期値として、内部
クロック信号ｉｎｔ．Ｋをカウントダウンするダウンカ
ウンタ６００５を含む。ダウンカウンタ６００５は、Ｂ
Ｅバッファ６００１から内部バーストイネーブル信号／
ＢＥが発生されたとき活性化されてカウント動作を実行
する。ダウンカウンタ６００５は、そのカウント値に従
ってマルチプレクサ回路６００７の接続経路を切換え
る。ダウンカウンタ６００５は、内部クロック信号ｉｎ
ｔ．Ｋの立上がりエッジで内部バーストイネーブル信号
／ＢＥが不活性状態のときにはリセット状態とされる。
内部クロック信号ｉｎｔ．Ｋの立上がりエッジで内部バ
ーストイネーブル信号／ＢＥが活性状態（“Ｌ”レベ
ル）にあるときにはカウント動作を実行する。ダウンカ
ウンタ６００５はカウント動作中はマルチプレクサ回路
６００７をアドレスカウンタ６００４の出力を選択する
ようにその接続経路を制御する。ダウンカウンタ６００
５はまた、バーストデータ数格納回路６００６に格納さ
れたバーストデータ数をカウントしたときにリセット状
態とされ、マルチプレクサ回路６００７の接続経路をア
ドレスバッファからの内部アドレス信号ｉｎｔ．Ａｃを
選択する経路に切換える。次にこの図１６９に示す動作
についてその動作波形図である図１７０を参照して説明
する。
【０３５９】ＳＲＡＭアレイへの通常のアクセス時にお
いては、外部クロック信号Ｋの立上がりエッジで、チッ
プセレクト信号Ｅ＃が“Ｌ”に設定され、バーストイネ
ーブル信号ＢＥ＃が“Ｈ”に設定される。この状態にお
いては、内部バーストイネーブル信号／ＢＥも“Ｈ”で
あり、ワンショットパルス発生回路６００２からはパル
ス信号は発生されない。また、ダウンカウンタ回路６０
０５もリセット状態を維持する。この状態において、マ
ルチプレクサ回路６００７はアドレスバッファから与え
られた内部アドレス信号ｉｎｔ．Ａｃ（キャッシュアド
レス）を選択しＳＲＡＭロウデコーダおよびコラムデコ
ーダへ伝達する。一部はＤＲＡＭ列デコーダへ与えられ
てもよい。したがって、外部クロック信号Ｋの立上がり
エッジで与えられたＳＲＡＭのためのアドレスＡｃ１に
従ってＳＲＡＭアレイへのアクセスが行なわれ、このア
ドレスＡｃ１に対応するデータＱ１が出力される。
【０３６０】外部クロック信号Ｋの立上がりエッジでチ
ップセレクト信号Ｅ＃、キャッシュヒット指示信号ＣＨ
＃およびバーストイネーブル信号ＢＥ＃が“Ｌ”に設定
されるとバーストモードが実行される。この状態におい
ては、ワンショットパルス発生回路６００２からこの内
部バーストイネーブル信号／ＢＥの立上がりに応答して
ワンショットのパルス信号φＢＥが発生される。アドレ
スカウンタ６００４はこのワンショットのパルス信号φ
ＢＥに応答して、アドレスバッファから与えられた内部
アドレス信号ｉｎｔ．Ａｃ（Ａｃ２）をそのカウント初
期値とし、その初期値をマルチプレクサ回路６００７へ
与える。ゲート回路６００３はこのワンショットパルス
信号φＢＥが与えられたときには内部クロック信号ｉｎ
ｔ．Ｋの伝達を禁止する。したがってこのクロックサイ
クルにおいては、アドレスカウンタ６００４からはクロ
ック信号Ｋの立上がりエッジで与えられたアドレス信号
Ａｃがマルチプレクサ回路６００７へ与えられる。
【０３６１】ダウンカウンタ６００５は内部バーストイ
ネーブル信号／ＢＥの活性状態（“Ｌ”）に応答して活
性化され、バーストデータ数格納回路６００６に格納さ
れた値からカウントダウン動作を実施する。ダウンカウ
ンタ回路６００５はこのカウント動作時には、バースト
モード中であることを示す信号を発生しマルチプレクサ
回路６００７へ与える。マルチプレクサ回路６００７は
このダウンカウンタ６００５からのバーストモード指示
信号に応答してアドレスカウンタ６００４の出力を選択
し、ＳＲＡＭロウデコーダおよびコラムデコーダへ与え
る。ＳＲＡＭアレイに対してはこのアドレスＡｃ２に従
ったアクセスが行なわれ、対応のデータＱ２が出力され
る。以後外部クロック信号Ｋの立上がりエッジでチップ
セレクト信号Ｅ＃、キャッシュヒット指示信号ＣＨ＃お
よびバーストイネーブル信号ＢＥ＃を“Ｌ”とすること
により外部から与えられるアドレス信号Ａｃが無視さ
れ、アドレスカウンタ６００４からのＳＲＡＭアレイへ
のアクセスが実行される。すなわち、内部クロック信号
ｉｎｔ．Ｋがゲート回路６００３を介してアドレスカウ
ンタ６００４へ与えられる。アドレスカウンタ６００４
はこの内部クロック信号に従ってカウント動作（カウン
トアップまたはカウントダウン動作）を実行し、そのカ
ウント値をマルチプレクサ回路６００７へ与える。
【０３６２】マルチプレクサ回路６００７は、ダウンカ
ウンタ６００５からの制御信号に従ってアドレスカウン
タ６００４のカウント値を選択し、ＳＲＡＭロウデコー
ダおよびコラムデコーダへ与える。したがって、バース
トモード中においては、このアドレスカウンタ６００４
からのカウント値に従ったアクセスが行なわれ、対応の
データＱ３、…が各クロックサイクル毎に出力される。
バーストモード動作は、バーストモードイネーブル信号
ＢＥ＃が外部クロック信号Ｋの立上がりエッジで“Ｈ”
に設定された状態で終了するかまたはダウンカウンタ６
００５がカウントダウン動作を完了した時点で終了す
る。バーストデータ数格納回路６００６に格納されるバ
ーストデータ数情報は予め固定的にプログラムされて設
定されていてもよく、また各バースト転送モード時にコ
マンドレジスタ等に格納される構成であってもよい。
【０３６３】なお図１６９に示す構成においては、ゲー
ト回路６００３はワンショットパルス信号φＢＥに従っ
て内部クロック信号ｉｎｔ．Ｋの伝達を禁止している。
この場合、ゲート回路６００３を用いずに、内部クロッ
ク信号ｉｎｔ．Ｋとワンショットパルス信号φＢＥが与
えられたときアドレスカウンタ６００４が内部アドレス
ｉｎｔ．Ａｃをカウント初期値として設定するように構
成されてもよい。図１７１はアドレスカウンタ回路の具
体的構成の一例を示す図である。図１７１を参照して、
アドレスカウンタ６００４は、継続接続されたｎ個のバ
イナリカウンタ回路ＢＣＣ１〜ＢＣＣｎを含む。バイナ
リカウンタ回路ＢＣＣ１〜ＢＣＣｎは、非同期型のカウ
ンタ回路であり、最下位のバイナリカウンタ回路ＢＣＣ
１へ対してのみ内部クロック信号ｉｎｔ．Ｋが与えられ
る。バイナリカウンタ回路はそれぞれ２進カウント動作
を実行し、カウント値が“１”に達したときキャリ信号
ＣＫ０〜ＣＫｎ−１を出力する。このキャリ出力ＣＫ０
〜ＣＫｎ−１はそれぞれ次段のバイナリカウンタ回路Ｂ
ＣＣ２〜ＢＣＣｎのクロック入力へ与えられる。
【０３６４】バイナリカウンタ回路ＢＣＣ１〜ＢＣＣｎ
からはそれぞれ相補なカウント値Ａ０，＊Ａ０〜Ａｎ，
＊Ａｎ−１が発生される。アドレスカウンタ６００４は
さらにカウントアップ動作を実行するかカウントダウン
動作を実行するかを決定するためのアップ／ダウン切換
回路６０１０を含む。このアップ／ダウン切換回路６０
１０は、アップ／ダウン設定信号φＵＤに応答してカウ
ンタ回路ＢＣＣ１〜ＢＣＣｎからの出力Ａ０〜Ａｎおよ
び相補出力＊Ａ０〜＊Ａｎ−１のいずれかを選択的に通
過させる。カウントアップ動作が設定された場合にはア
ップ／ダウン切換回路６０１０はカウンタ出力Ａ０〜Ａ
ｎを選択する。カウントダウン動作が設定された場合に
は、アップ／ダウン切換回路６０１０は相補出力＊Ａ０
〜＊Ａｎ−１を選択する。
【０３６５】このアップ／ダウン設定信号φＵＤはコマ
ンドレジスタに設定される制御信号であってもよく、ま
た配線等により固定的にいずれか一方のカウント動作を
設定するようにされる制御信号であってもよい。カウン
タ回路の構成としては、図１７１に示す構成に限定され
ず、初期値を設定することのできる機能を備えるカウン
タ回路であればいずれの構成が用いられてもよい。図１
７２は図１６９に示すバーストデータ数格納回路６００
６の具体的構成の一例を示す図である。この図１７２に
示す構成においては、バーストデータ数格納回路６００
６としてコマンドレジスタが利用される。バーストデー
タ数格納回路６００６は、制御信号φＣＲに応答してデ
ータ入出力ピン端子へ与えられたデータＤＱを伝達する
スイッチングトランジスタＴｒ６００と、スイッチング
トランジスタＴｒ６００を介して与えられたデータをラ
ッチするためのインバータ回路Ｖ６００、Ｖ６０１およ
びＶ６０２を含む。インバータ回路Ｖ６００およびＶ６
０１がラッチ回路を構成する。
【０３６６】制御信号φＣＲは、コマンドレジスタ設定
モード時において発生される制御信号であり、このバー
ストデータ数を格納するために用いられるコマンドレジ
スタに応じて制御信号の組合わせ（コマンドレジスタ指
示信号Ａｒ、Ａｒ１およびＷ＃）が異なる。この図１７
２に示す構成においては、バーストデータ数情報がデー
タ入出力端子ＤＱを介して与えられるように示してい
る。しかしながら、これはデータ入力端子Ｄおよびデー
タ出力端子Ｑそれぞれから与えられる構成であってもよ
い。バーストデータ数情報は、コマンドレジスタではな
く、専用のレジスタに格納されてもよい。 「バーストモード機能の他の記憶装置への適用」図１７
３は他のバーストモード機能付半導体メモリの構成を示
す図である。図１７３において、半導体記憶装置６７０
０は、行および列状に配列されたメモリセルを含むメモ
リアレイ６７０１と、メモリアレイ６７０１の行を選択
するためのロウデコーダ６７０２と、メモリアレイ６７
０１の列を選択するためのコラムデコーダ６７０３を含
む。
【０３６７】クロック制御回路６７０６は、外部から与
えられるチップセレクト信号／ＣＳ、ライトイネーブル
信号／Ｗ、アウトプットイネーブル信号／ＯＥおよびバ
ーストモード要求信号ＢＥを受け、各内部制御信号を発
生する。この半導体記憶装置６７００は、スタティック
型の半導体記憶装置を想定している。しかしながら、ス
タティックコラムモード、ページモード等の高速動作モ
ードを備えるダイナミック型半導体記憶装置が用いられ
てもよい。アドレスカウント回路６７０５およびマルチ
プレクサ回路６７０７の構成は上で説明したものと同様
であり、その構成は示さない。上述のように、バースト
モード時においてアドレスを発生するアドレスカウント
回路６７０５を設けることにより、バーストモード用の
アドレス発生回路を記憶装置の外部に接続する必要がな
くなり、システムのサイズが低減される。また、外部に
設けられたバーストモード用のアドレスカウンタによる
半導体記憶装置に接続する配線が不要となり、この接続
用信号線における信号の遅延およびこの接続配線におけ
る充放電に伴う消費電流を低減することができる。さら
に、このようなバーストモード用のアドレスカウント回
路を半導体記憶装置内部に設けることにより、バースト
モード機能付ＣＰＵに対する接続を容易に行なうことが
できる。
【０３６８】なお、図１６９に示す構成において、アド
レスカウンタ６００４へはアドレスバッファからの内部
アドレスが初期カウント値としてプリセットされてい
る。しかしながら、このアドレスカウンタ６００４の初
期カウント値はコマンドレジスタに設定される構成であ
ってもよい。また図１７３に示す半導体記憶装置は他の
キャッシュ内蔵型の半導体記憶装置であってもよい。 「他の機能：スリープモード」以下に、スタンバイ時の
消費電流を低減するための動作モード、すなわち、スリ
ープモードについて説明する。このスリープモードの機
能は図１に示す付加機能制御回路２９９により実現され
る。
【０３６９】前述のごとく、この発明のＣＤＲＡＭは外
部クロック信号Ｋに同期してアドレス信号、外部制御信
号および書込データの取込みを行なっている。したがっ
て、スタンバイモード時においてもこの外部信号を受け
るバッファにおいては電流が消費されることになる。図
１７４はアドレスバッファ（２５２；図１：図８０ ３
６０）の１ビットに関連する部分の構成を示す図であ
る。図１７４を参照して、アドレスバッファ７００１
は、内部クロック信号ｉｎｔ．Ｋに応答して与えられた
データを反転して通過させるクロックトインバータ７０
１１と、クロックトインバータ７０１１の出力をラッチ
するためのインバータ７０１３および７０１４を含む。
クロックトインバータ７０１１は、その正の制御入力に
内部クロック信号ｉｎｔ．Ｋをインバータ７０１２を介
して受け、その相補制御入力に内部クロック信号ｉｎ
ｔ．Ｋを受ける。
【０３７０】クロックトインバータ７０１４は、その正
の制御入力にチップセレクト信号Ｅをインバータ７０１
５を介して受け、その相補制御入力にチップセレクト信
号Ｅを受ける。インバータ７０１３とクロックトインバ
ータ７０１４とは反並行（または交差接続）形態に接続
され、ラッチ回路を構成する。図１７４に示す構成にお
いては、内部クロック信号ｉｎｔ．Ｋの立上がりに応答
してクロックトインバータ７０１１は出力ハイインピー
ダンス状態となる。クロックトインバータ７０１４はチ
ップセレクト信号Ｅの立下がりに応答してインバータと
して機能する。この状態において、チップセレクト信号
Ｅの立下がりに応答してインバータ７０１３およびクロ
ックドインバータ７０１４からなるラッチ回路が構成さ
れる。インバータ７０１３から内部アドレス信号ｉｎ
ｔ．Ａが発生される。
【０３７１】すなわち、外部クロック信号Ｋの立上がり
エッジでその時点において与えられていた外部アドレス
Ａがインバータ７０１３およびクロックトインバータ７
０１４からなるラッチ回路によりラッチされ、内部アド
レスｉｎｔ．Ａが発生される。図１７４に示すように、
このチップセレクト信号Ｅが“Ｈ”にありチップ非選択
状態にあった場合においても、内部クロック信号ｉｎ
ｔ．Ｋが持続的に与えられる。したがって、スタンバイ
状態において、このクロックトインバータ７０１１が動
作し、電流が消費される。図１７５は制御クロックバッ
ファに含まれるクロックバッファ回路の構成を示す図で
ある。この図１７５においては、チップセレクト信号Ｅ
＃に関連するバッファが一例として示される。図１７５
において、バッファ回路７０２１は内部クロック信号ｉ
ｎｔ．Ｋをそのゲートに受けるｐチャネルＭＯＳトラン
ジスタＴｒ７００と、外部チップセレクト信号Ｅ＃をそ
のゲートに受けるｐチャネルＭＯＳトランジスタＴｒ７
０１と、外部チップセレクト信号Ｅ＃をそのゲートに受
けるｎチャネルＭＯＳトランジスタＴｒ７０２と、内部
クロック信号の反転信号／ｉｎｔ．Ｋをそのゲートに受
けるｎチャネルＭＯＳトランジスタＴｒ７０３を含む。
トランジスタＴｒ７００〜Ｔｒ７０３は電源電位ＶC C
と他方電源電位（接地電位）ＶS S との間に直列に接続
される。この図１７５に示す構成においては、内部クロ
ック信号ｉｎｔ．Ｋの立上がりエッジでこのバッファ回
路７０２１は出力ハイインピーダンス状態となり、その
出力部をそれまでに与えられていた信号電位のフローテ
ィング状態に設定する。このバッファ回路の構成におい
ては、次段にインバータ回路またはラッチ回路が設けら
れる構成であってもよい。
【０３７２】この図１７５に示すように、制御クロック
においても内部クロック信号ｉｎｔ．Ｋに応じてその出
力部へ情報伝達が行なわれており、したがってスタンバ
イ時においても電流が消費される。そこで、このスタン
バイ時における消費電流を低減するための構成について
以下に説明する。図１７６はスリープモード動作を示す
信号波形図である。スリープモードは外部クロック信号
Ｋと非同期に設定される。このスリープモードの設定は
コマンドレジスタ設定信号ＣＲ＃により行なわれる。す
なわち、この制御信号ＣＲ＃が“Ｌ”に立下がると内部
クロック信号ｉｎｔ．Ｋの発生が停止される。これによ
り、たとえばスタンバイ時における各バッファ回路の動
作が停止される。次にこのスリープモードを実現するた
めの回路構成について説明する。
【０３７３】図１７７はスリープモードを実現するため
の回路構成を機能的に示すブロック図である。図１７７
において、スリープモード制御系は、制御信号ＣＲ＃に
応答してスリープモード制御信号ＳＬＥＥＰを発生する
スリープ制御回路７０５２と、スリープ制御回路７０５
２からのスリープモード制御信号ＳＬＥＥＰに応答して
内部クロック信号ｉｎｔ．Ｋの発生／停止を制御する内
部クロック発生回路７０５１を含む。この内部クロック
発生回路７０５１は図１および図８０に示すクロックバ
ッファ２５４に対応する。スリープ制御回路７０５２は
図１に示す付加機能制御回路２９９に含まれていてもよ
く、またコマンドレジスタが用いられてもよい。図１７
８は図１７７に示す内部クロック発生回路７０５１の具
体的構成の一例を示す図である。図１７８を参照して、
内部クロック発生回路７０５１は、スリープモード制御
信号ＳＬＥＥＰを受けるインバータ回路７０６１と、外
部クロック信号Ｋとインバータ回路７０６１の出力を受
けるＮＡＮＤ回路７０６２と、ＮＡＮＤ回路７０６２の
出力を受けるインバータ回路７０６３を含む。スリープ
モード制御信号ＳＬＥＥＰはスリープモード設定時には
“Ｈ”に設定される。ＮＡＮＤ回路７０６２はインバー
タ回路７０６１の出力が“Ｈ”のときにインバータとし
て機能する。インバータ回路７０６１の出力が“Ｌ”レ
ベルにあれば、ＮＡＮＤ回路７０６２の出力は“Ｈ”レ
ベルに固定される。
【０３７４】したがって、図１７８に示す構成によれ
ば、スリープモード制御信号ＳＬＥＥＰにより外部クロ
ック信号Ｋの発生および停止を制御することができる。
図１７９はスリープモード制御信号を発生するスリープ
制御回路７０５２の具体的構成の一例を示す図である。
図１７９を参照して、スリープ制御回路７０５２は、外
部コマンドレジスタ設定信号ＣＲ＃とインバータ回路７
５０７の出力とを受けるゲート回路（ＮＯＲ回路）７５
０１と、ゲート回路７５０１の出力を受けるインバータ
回路７５０２と、インバータ回路７５０２の出力を受け
るインバータ回路７５０３と、インバータ回路７５０３
の出力とゲート回路（ＮＡＮＤ回路）７５０６の出力を
受けるゲート回路（ＮＡＮＤ回路）７５０３を含む。
【０３７５】スリープ制御回路７０５２はさらに、外部
コマンドレジスタ設定信号ＣＲ＃を受けるインバータ回
路７５０４と、インバータ回路７５０４の出力と外部制
御信号Ａｒ０、Ａｒ１、およびＷ＃を受けるゲート回路
（ＮＡＮＤ回路）７５０５と、ＮＡＮＤ回路７５０３お
よび７５０５の両出力を受けるゲート回路７５０６と、
ゲート回路７５０６の出力を受けるインバータ回路７５
０７と、インバータ回路７５０７の出力を受けるインバ
ータ回路７５０８を含む。インバータ回路７５０８から
スリープモード制御信号ＳＬＥＥＰが発生される。図１
７９においてはさらに、ＣＲ＃バッファ７６００が示さ
れる。このＣＲ＃バッファ７６００は制御クロックバッ
ファ（図１の参照番号２５０等を参照）に含まれる。こ
のＣＲ＃バッファ７６００は、内部クロック信号ｉｎ
ｔ．Ｋに応答して外部コマンドレジスタ設定信号ＣＲ＃
を取込み内部制御信号ＣＲを発生する。
【０３７６】次にこの図１７９に示すスリープ制御回路
７０５２の動作をその動作波形図である図１８０を参照
して説明する。図１７９に示す信号ＣＲ＃、Ａｒ０、Ａ
ｒ１、およびＷ＃はすべて外部制御信号である。したが
って、このスリープ制御回路７０５２はクロック信号Ｋ
と非同期的に動作する。外部コマンドレジスタ設定信号
ＣＲ＃が“Ｈ”の場合、ゲート回路７５０１の出力は
“Ｌ”である。したがってインバータ回路７５０３の出
力も“Ｌ”レベルにある。一方インバータ回路７５０４
の出力は“Ｌ”となる。したがって、ゲート回路７５０
５の出力は制御信号Ａｒ０、Ａｒ１、およびＷ＃の状態
に関係なく“Ｈ”となる。ゲート回路７５０６はその両
入力に“Ｈ”に信号を受ける。したがってゲート回路７
５０６の出力は“Ｌ”となり、スリープモード制御信号
ＳＬＥＥＰは“Ｌ”となる。
【０３７７】スリープモードの設定にあたっては外部コ
マンドレジスタ設定信号ＣＲ＃が“Ｌ”に設定される。
また制御信号Ａｒ０、Ａｒ１およびＷ＃が続いて“Ｈ”
に設定される。この状態においては、ゲート回路７５０
５はそのすべての入力に“Ｈ”の信号を受けるため、そ
の出力は“Ｌ”となる。ゲート回路７５０６はその一方
入力に“Ｌ”の信号を受けるため、その出力が“Ｈ”と
なり、スリープモード制御信号ＳＬＥＥＰが“Ｈ”に立
上がる。スリープモード制御信号ＳＬＥＥＰが“Ｈ”に
なった状態においては、インバータ回路７５０７の出力
は“Ｌ”になる。このため、ゲート回路７５０１はその
両入力が“Ｌ”となり、その出力は“Ｈ”となる。この
結果、ゲート回路７５０３はその両入力が“Ｈ”レベル
となり、その出力が“Ｌ”となる。
【０３７８】この状態においては、ゲート回路７５０６
の一方入力へはゲート回路７５０３から“Ｌ”の信号が
与えられるため、外部制御信号Ａｒ０，Ａｒ１およびＷ
＃の状態にかかわらずゲート回路７５０６の出力は
“Ｈ”となる。この状態において外部コマンドレジスタ
設定信号ＣＲ＃を“Ｈ”へ立上げると、スリープモード
制御信号ＳＬＥＥＰは“Ｌ”に立上がる。それによりス
リープモードの解除が行なわれる。スリープモードによ
り内部クロック信号ｉｎｔ．Ｋの発生を停止させた場
合、内部クロック信号ｉｎｔ．Ｋの立上がりエッジで外
部リフレッシュ指示信号ＲＥＦ＃の取込みを行なうこと
ができない。このため、オートリフレッシュを実行する
ことができなくなる。このため、スリープモード期間中
は、オートリフレッシュに代えてセルフリフレッシュを
実行する必要がある。このスリープモード中にセルフリ
フレッシュを実行するための回路構成を図１８１に示
す。
【０３７９】図１８１を参照して、オート／リフレッシ
ュモードをスリープモードの実行に応じて切換えるため
に、セルフリフレッシュ切換回路７４０１が設けられ
る。セルフリフレッシュ切換回路７４０１は内部クロッ
ク信号ｉｎｔ．Ｋの発生を監視し、内部クロックｉｎ
ｔ．Ｋの発生が停止された場合にはセルフリフレッシュ
切換信号Ｓｅｌｆを発生する。リフレッシュタイマ７４
０２は、このセルフリフレッシュ切換信号Ｓｅｌｆに応
答して起動され、所定の間隔でリフレッシュ要求信号／
ＲＥＦＲＥＱを発生し、クロックジェネレータ７４０３
へ与える。クロックジェネレータ７４０３は外部クロッ
ク信号Ｋおよび外部リフレッシュ指示信号ＲＥＦ＃とリ
フレッシュタイマ７４０２からのリフレッシュ要求信号
／ＲＥＦＲＥＱを受け、リフレッシュを実行すべきか否
かを判定し、リフレッシュ実行に必要な各種制御信号を
発生する。このクロックジェネレータ７４０３の構成
は、図１３８に示す構成が用いられてもよい。クロック
ジェネレータ７４０３の実行する機能は図１３８に示す
ものと同様である。ただしここでは入出力切換えの機能
は示されていない。
【０３８０】セルフリフレッシュ切換回路７４０１は内
部クロック信号ｉｎｔ．Ｋの立上がりに応答してカウン
ト動作を実行し、この内部クロック信号ｉｎｔ．Ｋが所
定の期間（たとえば１クロックサイクル）中に与えられ
ない場合にセルフリフレッシュ切換信号Ｓｅｌｆを発生
する。セルフリフレッシュ切換回路７４０１は、内部ク
ロック信号ｉｎｔ．Ｋの立上がりに応答してリセットさ
れ、セルフリフレッシュ切換信号Ｓｅｌｆをオートリフ
レッシュ指示状態に設定する。リフレッシュタイマ７４
０２は図１３７に示したものと同様であり、セルフリフ
レッシュ切換信号Ｓｅｌｆに応答して所定間隔でリフレ
ッシュ要求信号／ＲＥＦＲＥＱを発生する。クロックジ
ェネレータ７４０３は外部クロック信号Ｋの立上がりエ
ッジで外部リフレッシュ指示信号ＲＥＦ＃を取込み、こ
のリフレッシュ指示信号ＲＥＦ＃またはリフレッシュ要
求信号／ＲＥＦＲＥＱのいずれかが活性状態にある場合
には、リフレッシュに必要な動作を実行する。クロック
ジェネレータ７４０３から発生される内部制御信号／Ｒ
ＡＳおよび／ＣＡＳはＤＲＡＭアレイのためのデコード
動作等を制御するための制御信号である。
【０３８１】リフレッシュアドレスカウンタ７４０７は
図１等に示すリフレッシュアドレスカウンタ２９３に対
応する。図１に示す構成と対応すれば、クロックジェネ
レータ７４０３はオートリフレッシュモード検出回路２
９１およびリフレッシュ制御回路２９２を含む。図１８
２はリフレッシュ信号ＲＥＦを発生する回路の構成を示
す図である。この図１８２に示す構成は図１８１に示す
クロックジェネレータ７４０３に含まれる。図１８２に
おいて、リフレッシュ信号ＲＥＦを発生する回路は、内
部クロック信号ｉｎｔ．Ｋに応答して外部リフレッシュ
指示信号ＲＥＦ＃をラッチするＲＥＦバッファ７４４０
と、ＲＥＦバッファ７４４０の出力とリフレッシュタイ
マ７４０２からのリフレッシュ要求信号／ＲＥＦＲＥＱ
を受けるゲート回路７４５０を含む。ゲート回路７４５
０はその一方の入力が“Ｌ”となったときに“Ｈ”の信
号を出力する。リフレッシュ信号ＲＥＦが“Ｈ”となっ
たときにリフレッシュが実行される。
【０３８２】図１８３はこの図１８１に示す回路の動作
を示す信号波形図である。以下、図１８１ないし図１８
３を参照してオートリフレッシュ／セルフリフレッシュ
のスリープモード時における切換動作についてに説明す
る。時刻ｔ１においてスリープモードが設定され、内部
クロック信号ｉｎｔ．Ｋの発生が停止される。セルフリ
フレッシュ切換回路７４０１はこの時刻ｔ１からカウン
ト動作を実行し、所定時間が経過すると時刻ｔ２におい
てセルフリフレッシュ切換信号Ｓｅｌｆを発生し、リフ
レッシュタイマ７４０２へ与える。リフレッシュタイマ
７４０２はこのセルフリフレッシュ切換信号Ｓｅｌｆに
応答してリフレッシュ要求信号／ＲＥＦＲＥＱを発生
し、クロックジェネレータ７４０３へ与える。
【０３８３】クロックジェネレータ７４０３はこのリフ
レッシュ要求信号／ＲＥＦＲＥＱに応答してリフレッシ
ュ信号ＲＥＦを発生し、かつ内部制御信号／ＲＡＳを発
生する。このとき、内部制御信号／ＣＡＳの発生は停止
される。内部制御信号／ＲＡＳに応答してＤＲＡＭアレ
イにおける行選択動作およびセンス動作が実行され、セ
ルフリフレッシュが行なわれる。リフレッシュタイマ７
４０２は所定期間毎にリフレッシュ要求信号／ＲＥＦＲ
ＥＱを発生する。これに応じて内部制御信号／ＲＡＳが
“Ｌ”に立上がり、リフレッシュが行なわれる。リフレ
ッシュアドレスカウンタ７４０７のリフレッシュアドレ
スは各リフレッシュサイクル毎にインクリメントまたは
デクリメントされる。
【０３８４】時刻ｔ３においてスリープモードが解除さ
れると、セルフリフレッシュ切換回路７４０１はリセッ
トされてセルフリフレッシュ切換信号Ｓｅｌｆの発生を
停止する。それによりリフレッシュタイマ７４０２はカ
ウント動作がリセットかつ禁止される。この図１８１に
示す構成においてはセルフリフレッシュ切換回路７４０
１が内部クロック信号ｉｎｔ．Ｋをモニタしてセルフリ
フレッシュ切換信号Ｓｅｌｆを発生している。セルフリ
フレッシュ切換回路７４０１はスリープモード制御信号
ＳＬＥＥＰをモニタする構成とされてもよい。また、リ
フレッシュタイマ７４０２がスリープモード制御信号Ｓ
ＬＥＥＰに応答して活性化される構成が用いられてもよ
い。
【０３８５】さらにこの図１８１に示すリフレッシュ制
御系は図１３７に示すオートリフレッシュ／セルフリフ
レッシュ切換回路と共用されてもよい。図１８４はスリ
ープモード制御信号ＳＬＥＥＰを発生する他の回路構成
例を示す図である。図１８４に示す構成においては、外
部チップセレクト信号Ｅ＃およびアレイアクセス指示信
号ＣＩ＃（ＣＣ１＃に対応）によりスリープモードの設
定が行なわれる。図１８４を参照して、スリープモード
制御回路７０５２は、内部チップセレクト信号ＣＥ＃を
受けるインバータ回路７６０１と、インバータ回路７６
０１の出力とゲート回路７６０４の出力とを受けるゲー
ト回路７６０２と、外部アレイアクセス支持信号ＣＩ＃
を受けるインバータ回路７６０３と、ゲート回路７６０
２の出力とインバータ回路７６０３の出力を受けるゲー
ト回路７６０４とゲート回路７６０４の出力を受けるイ
ンバータ回路７６０５を含む。
【０３８６】図１８４においては、制御クロックバッフ
ァに含まれるＥバッファ７６５０およびＣＩバッファ７
６５１も合わせて示される。このＥバッファ７６５０お
よびＣＩバッファ７６５１はそれぞれ内部クロック信号
ｉｎｔ．Ｋの立上がりエッジで外部信号Ｅ＃およびＣＩ
＃をそれぞれ取込み内部制御信号ＥおよびＣＩを発生す
る。図１８５は図１８４に示す回路の動作を示す信号波
形図である。以下、図１８４および図１８５を参照して
スリープモード設定動作について説明する。図１８４に
示す回路構成においては、外部制御信号Ｅ＃およびＣＩ
＃の組合わせでスリープモードの設定が行なわれる。チ
ップセレクト信号Ｅ＃が“Ｈ”にありかつキャッシュア
クセス禁止信号ＣＩ＃が“Ｌ”のときにスリープモード
が設定される。この状態においては、ゲート回路７６０
２の出力が“Ｈ”となり、インバータ回路７６０３の出
力が“Ｈ”となる。ゲート回路７６０４はその両入力が
共に“Ｈ”レベルとなるため、“Ｌ”の信号を出力す
る。これにより、インバータ回路７６０５からのスリー
プモード制御信号ＳＬＥＥＰが“Ｈ”に立上がる。
【０３８７】キャッシュアクセス禁止信号ＣＩ＃が
“Ｈ”に立上がると、ゲート回路７６０４の出力が
“Ｈ”に立上がり、スリープモード制御信号ＳＬＥＥＰ
が“Ｌ”に立下がる。この図１８４に示す構成において
は、スリープモードの期間の長さはキャッシュアクセス
禁止信号ＣＩ＃により決定される。このチップセレクト
信号Ｅ＃とキャッシュアクセス禁止信号ＣＩ＃はＤＲＡ
Ｍアレイへ直接アクセスする場合の制御信号として利用
される（すなわち、図１８５においてクロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃が“Ｌ”にあ
り、かつキャッシュアクセス禁止信号ＣＩ＃が“Ｌ”に
あればＤＲＡＭアレイへ直接アクセスされる。） したがってこのアレイへの直接アクセスサイクルの設定
時にスリープモードが設定されるのを防止するために、
図１８６に示すようにチップセレクト信号Ｅ＃およびキ
ャッシュアクセス禁止信号ＣＩ＃に対してセットアップ
時間Ｔｓｅｔｕｐおよびホールド時間Ｔｈｏｌｄが設定
される。すなわち、図１８６に示すように、チップセレ
クト信号Ｅ＃が“Ｌ”に立下がってからキャッシュアク
セス信号ＣＩ＃が“Ｌ”に移行するまでのセットアップ
時間Ｔｓｅｔｕｐとキャッシュアクセス禁止信号ＣＩ＃
が“Ｈ”になってからチップセレクト信号Ｅ＃が“Ｈ”
に移行するまでのホールド時間Ｔｈｏｌｄが指定され
る。アレイアクセス時においてキャッシュアクセス禁止
信号ＣＩ＃はチップセレクト信号Ｅ＃が“Ｌ”に移行し
てから“Ｌ”へ移行する。これによりアレイ直接アクセ
ス時にチップセレクト信号Ｅ＃が“Ｈ”のときにキャッ
シュアクセス信号ＣＩ＃が“Ｌ”に立下がる状態が禁止
され、スリープモードへの誤設定が防止される。
【０３８８】図１８７にこのＣＤＲＡＭの動作モードを
設定するための制御信号状態の組合わせを一覧にして示
す。この図１８７に示すＣＤＲＡＭの動作モードは図５
１に示すものと対応するが、一部追加機能に合わせて修
正を受けている。この図１８７に示す構成においてはバ
ーストモード動作および高速コピーバック動作およびＤ
ＲＡＭアレイとＳＲＡＭアレイにおけるラッチを用いた
データ転送が追加される。以下簡単に図１８７に示す追
加機能について説明する。バーストモードの設定は制御
信号Ｅ＃、ＣＨ＃およびＣＣ２＃（ＣＲ＃）を“Ｌ”に
設定し、制御信号ＣＣ１＃（ＣＩ＃）を“Ｈ”に設定す
ることにより行なわれる。データ書込が行なわれるかデ
ータ読出が行なわれるかはライトイネーブル信号Ｗ＃の
状態により決定される。ライトイネーブル信号Ｗ＃が
“Ｈ”にあればヒットリードバースト動作が実行され
る。ライトイネーブル信号Ｗ＃が“Ｌ”にあればヒット
ライトバースト動作が実行される。
【０３８９】制御信号Ｅ＃、ＣＨ＃およびＣＣ１＃（Ｃ
Ｉ＃）を“Ｌ”、制御信号ＣＣ２＃（ＣＲ＃）を“Ｈ”
に設定すれば、キャッシュヒット動作と共にＤＲＡＭア
レイへのデータ転送動作が実行される。すなわち、この
状態においては、キャッシュ（ＳＲＡＭ）とＣＰＵとの
間でのデータ書込／読出が実行されるとともに、転送ゲ
ートに含まれるラッチ手段によりラッチされたデータが
ＤＲＡＭアレイへ転送される。ヒットリード動作が行な
われるかヒットライト動作が行なわれるかはライトイネ
ーブル信号Ｗ＃の状態により決定される。またキャッシ
ュミス時の状態においては、キャッシュから転送ゲート
に含まれるラッチ手段へのデータの転送が行なわれると
ともに、ＤＲＡＭアレイからＳＲＡＭアレイ（キャッシ
ュ）へデータが転送され、かつこのキャッシュ（ＳＲＡ
Ｍ）を介してＣＰＵとのデータの書込／読出が行なわれ
る。この状態はチップセレクト信号Ｅ＃を“Ｌ”に設定
することにより実行される。ミスリードであるかミスラ
イトであるかはライトイネーブル信号Ｗ＃により決定さ
れる。
【０３９０】高速コピーバックを実行する場合のラッチ
（データ転送ゲートに含まれる）からＤＲＡＭアレイへ
のデータ転送を実行するアレイライト動作の設定のため
には、制御信号Ｅ＃およびＣＣ２＃（ＣＲ＃）を“Ｌ”
に設定しかつ制御信号ＣＨ＃およびＣＣ１＃（ＣＩ＃）
を“Ｈ”に設定する。この状態では高速コピーバックモ
ードにおけるラッチからＤＲＡＭアレイへのデータ転送
が実行される。制御信号Ｅ＃、ＣＣ２＃およびＷ＃を
“Ｌ”に設定し、制御信号ＣＨ＃およびＣＣ１＃（ＣＩ
＃）を“Ｈ”に設定すれば、キャッシュ（ＳＲＡＭアレ
イ）からＤＲＡＭアレイへのデータ転送が実行される。
これによりＤＲＡＭアレイの初期化が行なわれる。また
制御信号Ｅ＃およびＣＣ１＃（ＣＩ＃）を“Ｌ”に設定
し、制御信号ＣＨ＃およびＣＣ２＃（ＣＲ＃）を“Ｈ”
に設定すればアレイへ直接アクセスすることができる。
データの書込を行なうか読出を行なうかはライトイネー
ブル信号Ｗ＃により決定される。
【０３９１】「最適なＣＤＲＡＭを与える構成」実施上
効果的な機能の組合わせは、ＤＲＡＭとＳＲＡＭを独立
にアドレス指定可能とする構成、連続的に入力されるク
ロック信号を用いて内部電圧を発生する構成、内部デー
タ転送経路とデータ書込経路と２系統もつデータ転送経
路の構成、ＳＲＡＭアレイへのアクセス中にＤＲＡＭア
レイのオートリフレッシュを実行する構成、キャッシュ
ミスライト時においてはＤＲＡＭアレイへのデータ書込
と同時にＳＲＡＭアレイへもデータを書込む構成、高速
動作モードと低消費電力動作モードとが選択可能な構
成、バーストモード機能付ＣＰＵへの接続を容易にする
ための構成、スタンバイ電流低減用スリープモードを備
える構成および通常モード時にもセルフリフレッシュを
行なう構成の組合せである。
【０３９２】なお、クロックＫにより内部電圧を発生す
る構成は、クロックＫによりチャージポンプを動作させ
基板バイアス電圧を発生する構成である。 （２） 最も効果的なＣＤＲＡＭの構成は以下の機能を
備える。ＤＲＡＭとＳＲＡＭとを独立に選択可能とする
構成、外部クロック信号に従って内部電圧を発生する構
成、内部転送経路とデータ書込経路とを２系統もつデー
タ転送経路の構成、高速コピーバックモード機能、ＳＲ
ＡＭアレイへのアクセス中にＤＲＡＭアレイのオートリ
フレッシュを実行する構成、キャッシュミスライト時に
おいてＳＲＡＭアレイへも書込データを書込む構成、Ｓ
ＲＡＭアドレスとＤＲＡＭコラムアドレスとを共有する
構成、バーストモード動作に応じてアドレス発生方式を
切換える構成、スリープモード機能、通常モード時にお
いてもセルフリフレッシュを行なう構成、ＤＲＡＭアレ
イのデータ書込経路とデータ読出経路とを分離する構
成。
【０３９３】
【発明の効果】請求項１の発明に従えば、ＤＲＡＭアレ
イのセンスアンプの活性化タイミングよりも早いタイミ
ングでデータ転送手段が活性化され、ＤＲＡＭアレイか
らＳＲＡＭアレイへ高速でデータが転送することができ
る。これにより、キャッシュミス時においても高速でア
クセスすることのできるＣＤＲＡＭを得ることができ
る。請求項２の発明に従えば、カレントミラー型増幅器
がデータ転送手段およびＤＲＡＭビット線電位増幅器を
構成するため、ＤＲＡＭのラッチ型センスアンプの活性
化を待たずにデータ転送手段を活性化することができ、
高速でＤＲＡＭアレイからＳＲＡＭアレイへデータを転
送することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例であるキャッシュ内蔵半
導体記憶装置の全体の構成を機能的に示す図である。
【図２】 図１に示す半導体記憶装置のメモリアレイ部
の構成を概略的に示す図である。
【図３】 図１に示すメモリアレイの詳細構成を示す図
である。
【図４】 図１に示す半導体記憶装置のアレイ配置の他
の構成例を示す図である。
【図５】 ４ＭビットＤＲＡＭと１６ＫビットＳＲＡＭ
とを内蔵する半導体記憶装置のアレイの配置を示す図で
ある。
【図６】 図５に示す半導体記憶装置における１つのメ
モリブロックにおけるＤＲＡＭアレイの信号線のレイア
ウトを示す図である。
【図７】 図５に示すＤＲＡＭにおけるメモリセルに関
連するビット線およびワード線の構造を概略的に示す図
である。
【図８】 図５に示す半導体記憶装置におけるワード線
の構成を概略的に示す図である。
【図９】 図５に示す半導体記憶装置における信号線の
レイアウトを示す図である。
【図１０】 図５における半導体記憶装置におけるＳＲ
ＡＭアレイの構成を示す図である。
【図１１】 図５に示す半導体記憶装置を収納するパッ
ケージおよびピン配置を示す図である。
【図１２】 図１に示す半導体記憶装置における内部デ
ータ線とＤＲＡＭアレイのビット線およびＳＲＡＭアレ
イのビット線との接続形態を示す図である。
【図１３】 図１に示す半導体記憶装置におけるデータ
入出力回路の構成の一例を示す図である。
【図１４】 図１に示す半導体記憶装置におけるデータ
入出力回路の他の構成例を示す図である。
【図１５】 図１に示す半導体記憶装置のデータ入出力
回路のさらに他の構成を示す図である。
【図１６】 図１に示す半導体記憶装置のデータ出力モ
ードを設定するための回路構成を示す図である。
【図１７】 図１５に示す出力回路の構成を示す図であ
る。
【図１８】 図１６に示すラッチ回路の具体的構成の一
例を示す図である。
【図１９】 図１５に示す出力制御回路の構成を示すブ
ロック図である。
【図２０】 図１６に示す回路のラッチ出力モードにお
ける動作を示すタイミング図である。
【図２１】 図１６に示す回路のレジスタ出力モードに
おける動作を示すタイミング図である。
【図２２】 図１６に示す回路のトランスペアレント出
力モードにおける動作を示すタイミング図である。
【図２３】 図１に示す半導体記憶装置におけるデータ
転送回路の具体的構成の一例を示す図である。
【図２４】 図２３に示す転送ゲート回路を用いた際の
ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送動作
を示す信号波形図である。
【図２５】 図２３に示す双方向データ転送回路を用い
た際のＤＲＡＭアレイからＳＲＡＭアレイへのデータ転
送動作を示す別の信号波形図である。
【図２６】 ＳＲＡＭアレイからＤＲＡＭアレイへのデ
ータ転送動作を示す信号波形図である。
【図２７】 図１に示す半導体記憶装置におけるキャッ
シュミス時のデータ転送動作を例示する図である。
【図２８】 図１に示す半導体記憶装置におけるキャッ
シュミス時のデータ転送動作を示す図である。
【図２９】 図１に示す半導体記憶装置におけるキャッ
シュミス時のデータ転送動作を例示する図である。
【図３０】 双方向転送ゲート回路の他の構成例を示す
図である。
【図３１】 図３０に示す回路の具体的構成を示す図で
ある。
【図３２】 図３０および図３１に示す回路によるＤＲ
ＡＭアレイからＳＲＡＭアレイへのデータ転送動作を示
す図である。
【図３３】 図３２に示すデータ転送動作を例示する図
である。
【図３４】 図３２に示すデータ転送動作を例示する図
である。
【図３５】 図３０および図３１に示すデータ転送回路
を用いた際のＳＲＡＭアレイからＤＲＡＭアレイへのデ
ータ転送動作を示す信号波形図である。
【図３６】 図３５に示すデータ転送動作を例示する図
である。
【図３７】 図３０および図３１に示す転送ゲート回路
を用いた際のキャッシュミスリード時におけるＤＲＡＭ
アレイからＳＲＡＭアレイへのデータ転送動作を示す信
号波形図である。
【図３８】 図３７に示すデータ転送動作を例示する図
である。
【図３９】 図３７に示すデータ転送動作を例示する図
である。
【図４０】 図３７に示すデータ転送動作を例示する図
である。
【図４１】 双方向データ転送ゲート回路の他の構成例
を示す図である。
【図４２】 図４１に示す回路の詳細構造を示す図であ
る。
【図４３】 図４１に示す回路を用いた際のＤＲＡＭア
レイからＳＲＡＭアレイへのデータ転送動作を示す信号
波形図である。
【図４４】 図４３に示すデータ転送動作を例示する図
である。
【図４５】 図４３に示すデータ転送動作を例示する図
である。
【図４６】 図１に示す半導体記憶装置におけるＤＲＡ
ＭアドレスとＳＲＡＭアドレスの振分けの形態の一例を
示す図である。
【図４７】 図１に示す半導体記憶装置におけるＤＲＡ
ＭアドレスとＳＲＡＭアドレスとの振分ける他の構成を
示す図である。
【図４８】 図４７に示すアドレス振分け方式を用いた
際の内部データ線とＳＲＡＭビット線対との接続形態を
示す図である。
【図４９】 図１に示す転送ゲート制御回路の構成を機
能的に示す図である。
【図５０】 図１に示すＤＲＡＭ駆動回路の機能的構成
を示す図である。
【図５１】 図５に示す半導体記憶装置が実現する各種
動作を行なうための制御信号の組合わせを一覧にして示
す図である。
【図５２】 図１に示す半導体記憶装置のコマンドレジ
スタおよびコマンドレジスタを選択するための制御信号
の組合わせを示す図である。
【図５３】 図５２に示すコマンドレジスタが実現する
機能を例示する図である。
【図５４】 図５に示す半導体記憶装置と外部ＣＰＵと
の接続形態の一例を示す図である。
【図５５】 図５に示すキャッシュ内蔵半導体記憶装置
と外部ＣＰＵとの接続形態の他の構成例を示す図であ
る。
【図５６】 図５に示す半導体記憶装置におけるキャッ
シュヒットライト動作を示すタイミング図である。
【図５７】 図５に示す半導体記憶装置のトランスペア
レント出力モードにおけるキャッシュヒットリード動作
を示すタイミング図である。
【図５８】 図５に示す半導体記憶装置におけるラッチ
出力モードにおけるキャッシュヒットリード動作を示す
タイミング図である。
【図５９】 図５に示す半導体記憶装置におけるレジス
タ出力モードにおけるキャッシュヒットリード動作を示
すタイミング図である。
【図６０】 図５に示す半導体記憶装置におけるコピー
バック動作を設定するタイミング図である。
【図６１】 図５に示す半導体記憶装置におけるブロッ
ク転送動作を設定するタイミング図である。
【図６２】 図５に示す半導体記憶装置におけるアレイ
ライト動作を設定するタイミング図である。
【図６３】 図５に示す半導体記憶装置におけるアレイ
リード動作を設定するための制御信号のタイミングを示
す図である。
【図６４】 図５に示す半導体記憶装置におけるアレイ
アクティブサイクルを設定するためのタイミング図であ
る。
【図６５】 図５に示す半導体記憶装置におけるトラン
スペアレント出力モードを伴うアレイアクティブ動作を
設定するための制御信号のタイミングを示す図である。
【図６６】 図５に示す半導体記憶装置におけるラッチ
出力モードを伴うアレイアクティブ動作を設定するため
の制御信号のタイミングを示す図である。
【図６７】 図５に示す半導体記憶装置におけるレジス
タ出力モードを伴うアレイアクティブ動作を設定するた
めの制御信号のタイミングを示す図である。
【図６８】 図５に示す半導体記憶装置におけるトラン
スペアレント出力モードでのアレイリードサイクルを示
すタイミング図である。
【図６９】 図５に示す半導体記憶装置におけるラッチ
出力モードを伴うアレイリードサイクルを示すタイミン
グ図である。
【図７０】 図５に示す半導体記憶装置におけるレジス
タ出力モードでのアレイリードサイクル動作を示すタイ
ミング図である。
【図７１】 図５に示す半導体記憶装置におけるリフレ
ッシュ動作を設定するための制御信号のタイミングを示
す図である。
【図７２】 図５に示す半導体記憶装置におけるキャッ
シュヒットライト動作とリフレッシュとを同時に行なう
ための各制御信号のタイミングを示す図である。
【図７３】 図５に示す半導体記憶装置のトランスペア
レント出力モードでのキャッシュヒットリードを伴うリ
フレッシュ動作を設定するための制御信号のタイミング
を示す図である。
【図７４】 図５に示す半導体記憶装置のラッチ出力モ
ードでのキャッシュリードを伴うリフレッシュ動作を設
定するための制御信号のタイミングを示す図である。
【図７５】 図５に示す半導体記憶装置のレジスタ出力
でのキャッシュヒットリード動作を伴うリフレッシュを
設定するための制御信号のタイミングを示す図である。
【図７６】 図５に示す半導体記憶装置のコマンドレジ
スタ設定サイクルを設定するための制御信号のタイミン
グを示す図である。
【図７７】 図５に示す半導体記憶装置のキャッシュミ
ス時の動作を示す状態遷移図である。
【図７８】 図５に示す半導体記憶装置におけるアレイ
アクセス動作を示す状態遷移図である。
【図７９】 図５に示す半導体記憶装置のリフレッシュ
動作時の状態遷移を示す図である。
【図８０】 この発明の第２の実施例の半導体記憶装置
の構成を機能的に示す図である。
【図８１】 図８０に示す半導体記憶装置のＤＲＡＭア
ドレス取込みタイミングを示す波形図である。
【図８２】 図８０に示す半導体記憶装置に含まれるア
ドレス発生回路が与える効果を説明するための図であ
る。
【図８３】 図８０に示すアドレス発生回路が与える他
の効果を図解する図である。
【図８４】 図８０に示すアドレス発生回路の具体的構
成を示す図である。
【図８５】 図８４に示す行アドレスストローブ信号発
生回路の具体的構成を示す図である。
【図８６】 図８４に示す列アドレスストローブ信号発
生回路の具体的構成を示す図である。
【図８７】 図８４に示す行アドレスラッチの具体的構
成を示す図である。
【図８８】 図８４に示す列アドレスラッチの具体的構
成を示す図である。
【図８９】 図８４に示す回路のアドレスを取込むタイ
ミングを設定するための構成を示す図である。
【図９０】 図８４に示すアドレス発生回路の高速動作
を図解する図である。
【図９１】 図８４に示すアドレス発生回路の低消費電
力モード時の動作を図解する図である。
【図９２】 図８４に示す列アドレスストローブ信号発
生回路の他の構成を示す図である。
【図９３】 図９２に示す回路の動作を示す信号波形図
である。
【図９４】 図８０に示す半導体記憶装置が実現する動
作およびその動作を与えるための制御信号の状態の組合
わせを一覧にして示す図である。
【図９５】 図８０に示す半導体記憶装置のＳＲＡＭア
レイとＤＲＡＭアレイとのデータ転送態様を図解する図
である。
【図９６】 図８０に示す半導体記憶装置のキャッシュ
ミス時の動作を示す信号波形図である。
【図９７】 図８０に示す半導体記憶装置のキャッシュ
ヒットリード動作を示すタイミング図である。
【図９８】 図８０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュヒットライト動作を示す波形
図である。
【図９９】 図８０に示す半導体記憶装置の低消費電力
モードにおけるキャッシュリード動作を示す信号波形図
である。
【図１００】 図８０に示す半導体記憶装置の低消費電
力モードにおけるキャッシュミスライト動作を示す信号
波形図である。
【図１０１】 図８０に示す半導体記憶装置における低
消費電力モードにおけるアレイライト動作を示す信号波
形図である。
【図１０２】 図８０に示す半導体記憶装置における低
消費電力モードにおけるキャッシュヒットリードを伴う
アレイライト動作を示す信号波形図である。
【図１０３】 図８０に示す半導体記憶装置の低消費電
力モードにおけるキャッシュヒットライトを伴うアレイ
ライト動作を示す信号波形図である。
【図１０４】 図８０に示す半導体記憶装置の低消費電
力モードにおけるダイレクトアレイリード動作を示す信
号波形図である。
【図１０５】 図８０に示す半導体記憶装置の低消費電
力モードにおけるダイレクトアレイライト動作を示す信
号波形図である。
【図１０６】 図８０に示す半導体記憶装置の低消費電
力モードにおけるリフレッシュアレイ動作を示す信号波
形図である。
【図１０７】 図８０に示す半導体記憶装置における低
消費電力モードにおけるキャッシュヒットリードを伴う
リフレッシュアレイ動作を示す信号波形図である。
【図１０８】 図８０に示す半導体記憶装置における低
消費電力モードでのキャッシュヒットライト動作を伴う
リフレッシュアレイ動作を示す信号波形図である。
【図１０９】 図８０に示す半導体記憶装置の低消費電
力モードにおけるカウンタチェックリード動作を示す信
号波形図である。
【図１１０】 図８０に示す半導体記憶装置の低消費電
力モードでのカウンタチェックライト動作を示す信号波
形図である。
【図１１１】 図８０に示す半導体記憶装置における低
消費電力モードでのコマンドレジスタ設定動作を示す信
号波形図である。
【図１１２】 図８０に示す半導体記憶装置の低消費電
力モードにおける具体的動作シーケンスの一例を示す図
である。
【図１１３】 図８０に示す半導体記憶装置における低
消費電力モードにおける具体的動作シーケンスの他の例
を示す図である。
【図１１４】 図８０に示す半導体記憶装置が実現する
高速動作モードにおけるトランスペアレント出力モード
でのキャッシュヒットリード動作を示す信号波形図であ
る。
【図１１５】 図８０に示す半導体記憶装置が実現する
高速動作モードにおけるラッチ出力モードでのキャッシ
ュヒットリード動作を示す信号波形図である。
【図１１６】 図８０に示す半導体記憶装置が実現する
高速動作モードにおけるレジスタ出力モードでのキャッ
シュヒットリード動作を示す信号波形図である。
【図１１７】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュヒットライト動作を示す
信号波形図である。
【図１１８】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュミスリード動作を示す信
号波形図である。
【図１１９】 図８０に示す半導体記憶装置が実現する
高速動作モードでのラッチ出力モードを伴うキャッシュ
ミスリード動作を示す信号波形図である。
【図１２０】 図８０に示す半導体記憶装置が実現する
高速動作モードでのレジスタ出力モードにおけるキャッ
シュミスリード動作を示す信号波形図である。
【図１２１】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュミスライト動作を示す信
号波形図である。
【図１２２】 図８０に示す半導体記憶装置が実現する
高速動作モードでのアレイライト動作を示す信号波形図
である。
【図１２３】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュヒットリードを伴うアレ
イライト動作を示す信号波形図である。
【図１２４】 図８０に示す半導体記憶装置が実現する
高速動作モードでのラッチ出力モードでのキャッシュヒ
ットリードを伴うアレイライト動作を示す信号波形図で
ある。
【図１２５】 図８０に示す半導体記憶装置が実現する
高速動作モードにおけるレジスタ出力モードに従ったキ
ャッシュヒットリードを伴うアレイライト動作を示す信
号波形図である。
【図１２６】 図８０に示す半導体記憶装置における高
速動作モードでのキャッシュヒットライトを伴うアレイ
ライト動作を示す信号波形図である。
【図１２７】 図８０に示す半導体記憶装置が実現する
高速動作モードでのダイレクトアレイリード動作を示す
信号波形図である。
【図１２８】 図８０に示す半導体記憶装置が実現する
高速動作モードでのダイレクトアレイライト動作を示す
信号波形図である。
【図１２９】 図８０に示す半導体記憶装置が実現する
高速動作モードでのリフレッシュアレイ動作を示す信号
波形図である。
【図１３０】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュヒットリードを伴うリフ
レッシュ動作を示す信号波形図である。
【図１３１】 図８０に示す半導体記憶装置が実現する
高速動作モードでのキャッシュヒットライトを伴うリフ
レッシュアレイ動作を示す信号波形図である。
【図１３２】 図８０に示す半導体記憶装置が実現する
高速動作モードでのカウンタチェック動作を示す信号波
形図である。
【図１３３】 図８０に示す半導体記憶装置が実現する
高速動作モードでのカウンタチェックライト動作を示す
信号波形図である。
【図１３４】 図８０に示す半導体記憶装置が実現する
高速動作モードでのコマンドレジスタ設定動作を示す信
号波形図である。
【図１３５】 図８０に示す半導体記憶装置が高速動作
モード時に行なう動作シーケンスの一例を示す信号波形
図である。
【図１３６】 図８０に示す半導体記憶装置が高速動作
モード時に実現する動作シーケンスの他の例を示す図で
ある。
【図１３７】 図１または図８０に示す半導体記憶装置
においてセルフリフレッシュとオートリフレッシュとを
選択的に実行することのできる構成を示す図である。
【図１３８】 図１３７に示すクロックジェネレータの
具体的構成を示すブロック図である。
【図１３９】 図１３７に示す入出力切換回路およびコ
マンドレジスタの具体的構成の一例を示す図である。
【図１４０】 図１３７に示す回路の動作を示す信号波
形図である。
【図１４１】 図１３７に示す回路の他の構成例を示す
図である。
【図１４２】 バッテリバックアップモードを説明する
ための図である。
【図１４３】 図１４１に示すＢＢＵコントロールの具
体的構成を示すブロック図である。
【図１４４】 バッテリバックアップモード実装時にお
ける図１４１に示すクロックジェネレータの構成を示す
図である。
【図１４５】 図１４４に示す回路の動作を示す信号波
形図である。
【図１４６】 図１４４に示すＲＡＳＳ発生回路の具体
的構成の一例を示す図である。
【図１４７】 図１３７に示す構成を一般のＤＲＡＭへ
適用した際の構成を示す図である。
【図１４８】 図１４７に示すクロックジェネレータの
具体的構成の一例を示す図である。
【図１４９】 図１３７に示す入出力切換回路およびコ
マンドレジスタの他の構成例を示す図である。
【図１５０】 図１３７に示す入出力切換回路およびコ
マンドレジスタの他の構成例を示す図である。
【図１５１】 図１または図８０に示す半導体記憶装置
におけるアドレス分配方式の他の構成例を示す図であ
る。
【図１５２】 図１５１に示すアレイ分配方式における
アドレスバッファ回路とアドレスデコーダとの接続構成
を示す図である。
【図１５３】 図１５２に示す判定回路の具体的構成の
一例を示す図である。
【図１５４】 図１５１に示すアドレス分配方式におけ
るアドレス信号線の分割位置を例示する図である。
【図１５５】 図１５１に示すアドレス分割方式を実現
するための他の構成例を示す図である。
【図１５６】 図１５１に示すアドレス分配方式におけ
る半導体記憶装置の動作を示す信号波形図である。
【図１５７】 図１５１に示すアドレス分配方式に従う
半導体記憶装置の動作を示すタイミング図である。
【図１５８】 図１５１に示すアドレス分配方式に従う
半導体記憶装置の動作を例示する図である。
【図１５９】 図１５１に示す半導体記憶装置と外部Ｃ
ＰＵとの接続形態を例示する図である。
【図１６０】 図１５１に示すアドレス分配方式に従う
半導体記憶装置と外部ＣＰＵとの接続形態を例示する図
である。
【図１６１】 ＤＲＡＭアレイの他の構成例を示す図で
ある。
【図１６２】 図１６１に示すメモリアレイおよび転送
ゲート構成におけるＤＲＡＭアレイからＳＲＡＭアレイ
へのデータ転送動作を示す信号波形図である。
【図１６３】 図１６１に示す構成におけるＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送動作を示す信号
波形図である。
【図１６４】 図１６１に示す転送ゲートのＤＲＡＭア
レイからＳＲＡＭアレイへのデータ転送部分を示す図で
ある。
【図１６５】 図１６１に示す転送ゲートのＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送を行なうための
回路構成を示す図である。
【図１６６】 図１６１におけるコラム選択線を駆動す
るための信号を発生する回路構成を示す図である。
【図１６７】 図１６１に示すブロック選択信号を発生
するための回路構成を示す図である。
【図１６８】 図１６１に示すアレイ構成を効果的に駆
動するためのアレイ分配方式を例示する図である。
【図１６９】 バーストモードでのデータ転送を実現す
るための回路構成を示す図である。
【図１７０】 図１６９に示す回路の動作を示す信号波
形図である。
【図１７１】 図１６９に示すアドレスカウンタの具体
的構成の一例を示す図である。
【図１７２】 図１６９に示すバーストデータ数格納回
路の具体的構成の一例を示す図である。
【図１７３】 一般の半導体記憶装置をバーストモード
で駆動するための構成を示す図である。
【図１７４】 図１または図８０に示す半導体記憶装置
のアドレスバッファの具体的構成を示す図である。
【図１７５】 図１または図８０に示す制御クロックバ
ッファの具体的構成例を示す図である。
【図１７６】 スリープモード時の動作を示す波形図で
ある。
【図１７７】 スリープモードを実現するための回路構
成を示すブロック図である。
【図１７８】 図１７７に示す内部クロック発生回路の
具体的構成の一例を示す図である。
【図１７９】 図１７７に示すスリープ制御回路の具体
的構成例を示す図である。
【図１８０】 図１７９に示す回路の動作を示す信号波
形図である。
【図１８１】 スリープモード時においてセルフリフレ
ッシュを実現するための回路構成を示す図である。
【図１８２】 図１８１に示すクロックジェネレータの
リフレッシュ要求信号に関連する部分の構成を示す図で
ある。
【図１８３】 図１８１に示す回路の動作を示す信号波
形図である。
【図１８４】 図１７７に示すスリープ制御回路の他の
構成例を示す図である。
【図１８５】 図１８４に示す回路の動作を示す信号波
形図である。
【図１８６】 スリープモードを確実に設定するために
制御信号Ｅ＃およびＣＩ＃に要求される条件を例示する
図である。
【図１８７】 図８０に示す半導体記憶装置が実現する
動作をその制御信号の状態と合わせて一覧にして示す図
である。
【図１８８】 従来のダイナミック型半導体記憶装置に
おけるメモリアレイの構成を示す図である。
【図１８９】 従来のキャッシュ内蔵半導体記憶装置の
アレイ部の構成を示す図である。
【図１９０】 従来のキャッシュ内蔵半導体記憶装置に
おけるキャッシュおよびＤＲＡＭアレイのレイアウトを
例示する図である。
【図１９１】 従来のキャッシュ内蔵半導体記憶装置に
おいて４ウェイセットアソシァティブ方式を実現する場
合のキャッシュの構成を示す図である。
【図１９２】 従来の半導体記憶装置におけるオートリ
フレッシュ時の動作を示す信号波形図である。
【図１９３】 従来の半導体記憶装置におけるセルフリ
フレッシュ動作を示す信号波形図である。
【符号の説明】
１ ＤＲＡＭ、２ ＳＲＡＭアレイ、３ 双方向転送ゲ
ート回路、１４ ＤＲＡＭロウデコーダ、１５ ＤＲＡ
Ｍコラムデコーダ、２２ ＳＲＡＭコラムデコーダ、２
１ ＳＲＡＭロウデコーダ、１００ ＤＲＡＭ、１０１
ＤＲＡＭアレイ、１０２ ＤＲＡＭロウデコーダ、１
０３ ＤＲＡＭコラムデコーダ、２００ＳＲＡＭ、２０
２ ＳＲＡＭロウデコーダ、２０３ ＳＲＡＭコラムデ
コーダ、２６０ ＤＲＡＭアレイ駆動回路、２６２ 転
送ゲート制御回路、２６４ ＳＲＡＭアレイ駆動回路、
２５１ 内部データ線、２１０ 双方向転送ゲート回
路、２７２ データ入出力制御回路、２７４ 入出力バ
ッファ／出力レジスタ、２７０ コマンドレジスタ、２
５０ 制御クロックバッファ、２５２ アドレスバッフ
ァ、２５４ クロックバッファ、２９０ リフレッシュ
回路、２９１ オートリフレッシュモード検出回路、２
９２ リフレッシュ制御回路、２９３ カウンタ回路、
２９９ 付加機能制御回路、２７４ａ 出力回路、２７
４ｂ 入力回路、２７４ｃ 入力回路、２７２ａ 出力
制御回路、２７２ｂ 入力制御回路、１８１０ ゲート
回路、１８１１ ラッチ回路、１８１３ ゲート回路、
１８１５ ゲート回路、１８１４ 判定回路、１８１７
ゲート回路、３６０ アドレス発生回路、２６０１
行アドレスストローブ信号発生回路、２６０２ 列アド
レスストローブ信号発生回路、２６０３ 行アドレスラ
ッチ回路、２６０４ 列アドレスラッチ回路、２６０５
リセット信号発生回路、３８００ クロックジェネレ
ータ、３１０２ 入出力切換回路、２５２ａ ＤＲＡＭ
ロウアドレスバッファ、２５２ｂ ＤＲＡＭコラムアド
レスバッファ、３２１０ ＢＢＵ発生回路、３１０１
タイマ、３５０１ 入出力切換回路、３５０２ コマン
ドレジスタ、３５０５ タイマ、３５０３ クロックジ
ェネレータ、３１１０ リフレッシュピン端子、４００
１ アドレスバッファ、４０２０ 判定回路、４０３０
判定回路、ＬＴＧ ローカル転送ゲート、ＲＯＧ 読
出ブロック選択ゲート、ＷＩＧ 書込ブロック選択ゲー
ト、ＧＯＬ グローバル読出線対、ＧＩＬ グローバル
書込線対、ＬＩＬ ローカル書込線対、ＷＣＳＬ 書込
コラム選択線、ＲＣＳＬ 読出コラム選択線、ＢＴＧＲ
ＤＲＡＭアレイからＳＲＡＭアレイへデータを転送す
るための回路転送ゲート部、ＢＴＧＷ ＳＲＡＭからＤ
ＲＡＭへデータを転送するための転送ゲート部分、５１
１０ コラム選択線駆動回路、５１４１ＳＲＡＭコラム
デコーダ、５１４２ ＳＲＡＭロウデコーダ、５１４３
ＤＲＡＭ列選択回路、５１４４ ＤＲＡＭ行選択回
路、６００１ バーストイネーブル信号のためのバッフ
ァ、６００４ アドレスカウンタ、６００７ マルチプ
レクサ、６００６ バーストデータ数格納回路、６７０
０ バーストモード動作可能な半導体記憶装置、７０５
１ 内部クロック発生回路、７０５２ スリープ制御回
路、７４０１ セルフリフレッシュ切換回路、７４０２
リフレッシュタイマ、７４０７ リフレッシュアドレ
スカウンタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３６２Ｓ (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 早野 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 山崎 彰 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 阿部 英明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 日昔 勝満 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内 (72)発明者 石塚 康宏 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内 (72)発明者 佐伯 宰 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 内部データ線に結合される入出力回路を
    介してデータの入出力を行なう半導体記憶装置であっ
    て、 行列状に配列された複数のダイナミック型メモリセルか
    らなるＤＲＡＭアレイ、 行列状に配列された複数のスタティック型メモリセルか
    らなるＳＲＡＭアレイ、 前記内部データ線と別の位置に設けられ、前記ＤＲＡＭ
    アレイと前記ＳＲＡＭアレイとの間でデータ転送を行な
    うためのデータ転送手段、 前記ＤＲＡＭアレイの選択されたメモリセルの情報を検
    知し増幅しかつラッチするセンスアンプ手段、 前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへの転送指
    示に応答して、前記センスアンプ手段の活性化タイミン
    グよりも早いタイミングで前記転送手段を活性化する制
    御手段を備え、 前記データ転送手段へは前記ＤＲＡＭアレイの列線が直
    接結合される、半導体記憶装置。
  2. 【請求項２】 内部データ線に結合される入出力回路を
    介してデータの入出力を行なう半導体記憶装置であっ
    て、 行列状に配列された複数のダイナミック型メモリセルを
    含むＤＲＡＭアレイ、 行列状に配列された複数のスタティック型メモリセルを
    含むＳＲＡＭアレイ、 前記ＤＲＡＭアレイの各列対応に設けられ、対応の列上
    の信号を増幅する増幅手段、 前記ＤＲＡＭアレイの各列に設けられ、対応の列上の信
    号を増幅し、かつラッチするセンスアンプ手段、 前記内部データ線と別の位置に設けられ、前記ＤＲＡＭ
    アレイと前記ＳＲＡＭアレイとの間でのデータ転送を行
    なうためのデータ転送手段、 第１のアドレスに応答して前記増幅手段の出力を前記デ
    ータ転送手段へ伝達する伝達手段、 データ転送指示に応答して、前記データ転送手段を前記
    センスアンプ手段の活性化よりも早いタイミングで活性
    化する制御手段を備え、 前記データ転送手段は前記増幅手段へ電流を供給してカ
    レントミラー型増幅回路を構成する手段を備える、半導
    体記憶装置。
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