JP2001273767A - 半導体記憶装置およびデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速でメモリアレイ間のデータ転送を実行す
るとともに転送時に外部アクセスを可能としてキャッシ
ュミス時のペナルティを低減する。 【解決手段】 ＳＲＡＭアレイからのデータを転送する
ラッチ機能を有するデータ転送回路（８１,８５,８２）
とＤＲＡＭアレイからのデータを転送するデラッチ機能
を有するータ転送回路（８３,８４,８６）を別々に設け
てＤＲＡＭとＳＲＡＭとの間のデータ転送を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】この発明は半導体記憶装置に
関し、特に、主メモリとしての大容量のダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）とキャッシュ
メモリとしての小容量のスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）とが同一半導体チップ上に集
積化されたキャッシュ内蔵半導体記憶装置に関する。

【０００２】

【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシングユニット（ＭＰＵ）は、動作クロッ
ク周波数が２５ＭＨｚまたはそれ以上と非常に高速にな
ってきている。データ処理システムにおいては、標準Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
はビット単価が安いため、大記憶容量の主メモリとして
用いられることが多い。この標準ＤＲＡＭは、アクセス
時間が短縮化されてきてはいるものの、ＭＰＵの高速化
は標準ＤＲＡＭのそれを上回っている。このため、標準
ＤＲＡＭを主メモリとして用いるデータ処理システム
は、ウェイトステート（待ち状態）の増加などの犠牲を
払う必要がある。このＭＰＵと標準ＤＲＡＭの動作速度
のギャップという問題は、標準ＤＲＡＭが次のような特
徴を有しているために本質的なものである。

【０００３】（１） 行アドレスと列アドレスとが時分
割的に多重化されて同じアドレスピン端子へ与えられ
る。行アドレスはローアドレスストローブ信号／ＲＡＳ
の降下エッジで装置内部へ取込まれる。列アドレスはコ
ラムアドレスストローブ信号／ＣＡＳの降下エッジで装
置内部へ取込まれる。ローアドレスストローブ信号／Ｒ
ＡＳはメモリサイクルの開始を規定しかつ行選択系を活
性化する。コラムアドレスストローブ信号／ＣＡＳは列
選択系を活性化する。信号／ＲＡＳが活性状態となって
から信号／ＣＡＳが活性状態となるまで“ＲＡＳ−ＣＡ
Ｓ遅延時間（ｔＲＣＤ）”と呼ばれる所定の時間が必要
とされるため、アクセス時間の短縮化にも限度があると
いうアドレス多重化による制約が存在する。

【０００４】（２） ローアドレスストローブ信号／Ｒ
ＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定し
た場合、このローアドレスストローブ信号／ＲＡＳはＲ
ＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経過
した後でなければ再び“Ｌ”へ立下げることはできな
い。このＲＡＳプリチャージ時間はＤＲＡＭの様々な信
号線を確実に所定電位にプリチャージするために必要と
される。このため、ＲＡＳプリチャージ時間ｔＲＰによ
りＤＲＡＭのサイクル時間を短くすることはできない。
また、ＤＲＡＭのサイクル時間を短くすることは、ＤＲ
ＡＭにおいて信号線の充放電の回数が多くなるため、消
費電流の増加にもつながる。

【０００５】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上また駆
動方法の改良などの応用上の工夫・改良によりＤＲＡＭ
の高速化を図ることができる。しかし、ＭＰＵの高速化
の進展はＤＲＡＭのそれを大きく上回っている。ＥＣＬ
ＲＡＭ（エミッタ・カップルドＲＡＭ）およびスタティ
ックＲＡＭなどのバイポーラトランジスタを用いた高速
のバイポーラＲＡＭおよびＭＯＳトランジスタ（絶縁ゲ
ート型電界効果トランジスタ）を用いた比較的低速のＤ
ＲＡＭというように半導体メモリの動作スピードには階
層構造がある。ＭＯＳトランジスタを構成要素とする標
準ＤＲＡＭでは数十ｎＳ（ナノ秒）のスピード（サイク
ル時間）を期待するのは非常に困難である。

【０００６】ＭＰＵと標準ＤＲＡＭのスピードギャップ
（動作速度の差）を埋めるため応用面から種々の改善が
行なわれている。このような改善の主なものとしては、
（１） ＤＲＡＭの高速モードとインタリーブ方式とを
用いる、（２） 高速のキャッシュメモリ（ＳＲＡＭ）
を外部に設ける、がある。

【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインタリーブ方式とを組合わ
せる方法とがある。スタティックモードとは、１本のワ
ード線（１行）を選択した後、列アドレスのみを順次変
化させることによりこの１行のメモリセルを順次アクセ
スする方法である。ページモードとは、１本のワード線
を選択した後、信号／ＣＡＳをトグルして列アドレスを
順次取込み、この１本のワード線に接続されるメモリセ
ルへ順次アクセスする方法である。これらのいずれのモ
ードも信号／ＲＡＳのトグルを含まずにメモリセルへア
クセスすることができ、通常の、信号／ＲＡＳおよび／
ＣＡＳを用いたアクセスよりも高速となる。

【０００８】インタリーブ方式とは、複数のメモリをデ
ータバスに並列に設け、この複数のメモリへのアクセス
を交互または順次行なうことにより、実効的にアクセス
時間の短縮を図る方式である。このＤＲＡＭの高速モー
ドを用いた方法および高速モードとインタリーブ方式と
を組合わせる方法は、簡単にしかも比較的効率よく標準
ＤＲＡＭを高速ＤＲＡＭとして使用する方法として従来
から知られている。

【０００９】上記方法（２）については、メインフレー
ムでは昔から幅広く使われている方法である。この高速
キャッシュメモリは高価である。しかしながら、低価格
ながらも高性能も要求されるパーソナルコンピュータの
分野においては、その動作速度を改善するために、ある
程度高価になるのを犠牲にしてやむなく一部で使われて
いる。高速キャッシュメモリをどこに設けるかについて
は次の３種類の可能性がある。

【００１０】（ａ） ＭＰＵそのものに内蔵する。 （ｂ） ＭＰＵ外部に設ける。

【００１１】（ｃ） また高速キャッシュメモリを別に
設けるのではなく、標準ＤＲＡＭに内蔵されている高速
モードをキャッシュのように用いる（高速モードの擬似
的キャッシュメモリ化）。すなわちキャッシュヒット時
には高速モードで標準ＤＲＡＭへアクセスし、キャッシ
ュミス時には通常モードで標準ＤＲＡＭにアクセスす
る。これらの３つの方法（ａ）ないし（ｃ）は何らかの
形で既にデータ処理システムにおいて採用されている。

【００１２】しかしながら、価格の観点から、多くのＭ
ＰＵシステムにおいては、ＤＲＡＭに不可避のＲＡＳプ
リチャージ時間（ｔＲＰ）を実効的に表に出ないように
するために、メモリをバンク構成とし、このメモリバン
クごとにインタリーブする方法が用いられている。この
方法に従えば、実質的にＤＲＡＭのサイクル時間をスペ
ック値（仕様値）のほぼ半分にすることができる。イン
タリーブの方法では、メモリへのアクセスがシーケンシ
ャルになされる場合にしか効果的ではない。すなわち、
同一のメモリバンクへ連続してアクセスする場合には効
果は得られない。またこの方法ではＤＲＡＭ自身のアク
セス時間の実質的向上は図ることはできない。また、メ
モリの最小単位を少なくとも２バンクとする必要があ
る。

【００１３】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがあるペー
ジ（ある指定された１行のデータ）を連続してアクセス
する場合に限り実効的にアクセス時間を短縮することが
できる。この方法は、バンク数が２ないし４と比較的大
きい場合には各バンクごとに異なる行をアクセスするこ
とができるためある程度効果が得られる。与えられたペ
ージ内にＭＰＵが要求するメモリのデータがない場合を
“ミスヒット”と呼ぶ。通常、データの１塊りは近接し
たアドレスまたは逐次的アドレスに格納される。高速モ
ードにおいては、アドレスの半分である行アドレスが既
に指定されているため“ミスヒット”が起こる確率は高
い。しかしながら、バンクの数が３０ないし４０と大き
くなると、各バンクごとに異なるページのデータを格納
できるため“ミスヒット”率は激減する。しかしなが
ら、データ処理システムにおいて３０ないし４０のバン
クを想定することは現実的ではない。また、“ミスヒッ
ト”が発生した場合には、新たに行アドレスを選択し直
すために信号／ＲＡＳを立上げＤＲＡＭのプリチャージ
サイクルに戻る必要があり、バンク構成の性能を犠牲に
することになる。

【００１４】上記方法（２）の場合、ＭＰＵと標準ＤＲ
ＡＭとの間に高速キャッシュメモリが設けられる。この
場合標準ＤＲＡＭは比較的低速であっても構わない。一
方において、標準ＤＲＡＭは４Ｍ（メガ）ビット、１６
Ｍビットと大記憶容量のものが出現している。パーソナ
ルコンピュータなどの小規模システムにおいては、その
メインメモリを１チップないし数チップの標準ＤＲＡＭ
により構成することができる。外部に高速キャッシュメ
モリを設けた場合、メインメモリがたとえば１個の標準
ＤＲＡＭにより構成できるような小規模システムでは有
効ではない。標準ＤＲＡＭをメインメモリとする場合、
高速キャッシュメモリとメインメモリとの間のデータ転
送速度がこの標準ＤＲＡＭのデータ入出力端子数で制限
され、システムの速度に対するネックになるからであ
る。

【００１５】また高速モードの擬似的キャッシュメモリ
化の場合、その動作速度は高速のキャッシュメモリより
も遅く、所望のシステムの性能を実現することは困難で
ある。

【００１６】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称す。このＣＤ
ＲＡＭについて以下に説明する。

【００１７】図８１は従来の標準的な１メガビットＤＲ
ＡＭの要部の構成を示す図である。図８１において、Ｄ
ＲＡＭは、行および列からなるマトリクス状に配列され
た複数のメモリセルＭＣからなるメモリセルアレイ５０
０を含む。１本のワード線ＷＬに１行のメモリセルが接
続される。１本の列線ＣＬに１列のメモリセルＭＣが接
続される。通常この列線ＣＬは１対のビット線から構成
される。１本のワード線ＷＬはこの１対のビット線のう
ちの一方のビット線との交点に位置するメモリセルを選
択状態とする。１Ｍ（メガ）ＤＲＡＭにおいてはメモリ
セルＭＣは１０２４×１０２４列のマトリクス状に配列
される。すなわち、このメモリセルアレイ５００は１０
２４本のワード線ＷＬと１０２４本の列線ＣＬ（１０２
４対のビット線）を含む。

【００１８】ＤＲＡＭはさらに、外部から与えられる行
アドレス（図示せず）をデコードし、メモリセルアレイ
５００の対応の行を選択するロウデコーダ５０２と、こ
のロウデコーダ５０２により選択されたワード線に接続
されるメモリセルのデータを検知し増幅するセンスアン
プと、外部から与えられる列アドレス（図示せず）をデ
コードし、このメモリセルアレイ５００の対応の列を選
択するコラムデコーダを含む。図８１においてはセンス
アンプとコラムデコーダとが１つのブロック５０４で示
される。このＤＲＡＭがデータの入出力を１ビット単位
で行なう×１ビット構成の場合、コラムデコーダにより
１本の列線ＣＬ（ビット線対）が選択される。ＤＲＡＭ
が４ビット単位でデータの入出力を行なう×４ビット構
成の場合、コラムデコーダにより４本の列線ＣＬが選択
される。ブロック５０４のセンスアンプは各列線（ビッ
ト線対）ＣＬに対して１個ずつ設けられる。

【００１９】このＤＲＡＭ内のメモリセルＭＣへデータ
を書込むかまたはこのメモリセルＭＣからデータを読出
すメモリアクセス時においては、以下の動作が行なわれ
る。まずロウデコーダ５０２へ行アドレスが与えられ
る。ロウデコーダ５０２はこの行アドレスをデコード
し、メモリセルアレイ５００内の１本のワード線ＷＬの
電位を“Ｈ”に立上げる。この選択されたワード線ＷＬ
に接続される１０２４ビットのメモリセルＭＣのデータ
が対応の列線ＣＬ上へ伝達される。この列線ＣＬ上のデ
ータはブロック５０４に含まれるセンスアンプにより増
幅される。この選択されたワード線ＷＬに接続されるメ
モリセルのうちデータの書込みまたは読出しを受けるメ
モリセルの選択はブロック５０４に含まれるコラムデコ
ーダからの列選択信号により行なわれる。

【００２０】前述の高速モード時においては、ブロック
５０４に含まれるコラムデコーダに対し列アドレスが順
次与えられる。スタティックコラムモード動作時におい
ては、所定時間ごとに与えられる列アドレスを新たな列
アドレスとしてコラムデコーダがデコードし、この選択
されたワード線ＷＬに接続されるメモリセルを列線ＣＬ
を介して選択する。ページモード時においては、コラム
デコーダへは、信号／ＣＡＳの各トグルごとに新たな列
アドレスが与えられ、コラムデコーダはこの列アドレス
をデコードして対応の列線を選択する。このように１本
のワード線ＷＬを選択状態とし列アドレスのみを変える
ことによりこの選択されたワード線ＷＬに接続される１
行のメモリセルＭＣへ高速でアクセスすることができ
る。

【００２１】図８２は従来の１ＭビットＣＤＲＡＭの一
般的構成を示す図である。図８２において従来のＣＤＲ
ＡＭは、図８１に示す標準ＤＲＡＭの構成に加えて、Ｓ
ＲＡＭ５０６と、ＤＲＡＭのメモリセルアレイ５００の
１行とＳＲＡＭ５０６との間でのデータ転送を行なうた
めのトランスファーゲート５０８を含む。ＳＲＡＭ５０
６は、ＤＲＡＭメモリセルアレイ５００の１行のデータ
を同時に格納することができるように、このメモリセル
アレイ５００の各列線ＣＬに対応して設けられるキャッ
シュレジスタを含む。このキャッシュレジスタは、した
がって１０２４個設けられる。またこのキャッシュレジ
スタはＳＲＡＭセルにより構成される。この図８２に示
すＣＤＲＡＭの構成の場合、外部からキャッシュヒット
を示す信号が与えられた場合、このＳＲＡＭ５０６への
アクセスが行なわれ、高速でメモリへアクセスすること
ができる。キャッシュミス（ミスヒット）時において
は、ＤＲＡＭ部へアクセスが行なわれる。

【００２２】上述のような大容量のＤＲＡＭと高速のＳ
ＲＡＭとを同一チップ上に集積したＣＤＲＡＭは、たと
えば特開昭６０−７６９０号公報および特開昭６２−３
８５９０号公報などに開示されている。

【００２３】

【発明が解決しようとする課題】上述のような従来のＣ
ＤＲＡＭの構成においては、ＤＲＡＭメモリセルアレイ
５００の列線（ビット線対）ＣＬとＳＲＡＭ（キャッシ
ュメモリ）５０６の列線（ビット線対）が１対１対応の
関係でトランスファーゲート５０８を介して接続され
る。すなわち、この上述の従来のＣＤＲＡＭの構成にお
いては、ＤＲＡＭメモリセルアレイ５００におけるワー
ド線ＷＬ１本に接続されるメモリセルのデータと、この
メモリセルアレイ５００の１行と同数個のＳＲＡＭセル
のデータとをトランスファーゲート５０８を介して双方
向一括転送する構成がとられる。この構成においては、
ＳＲＡＭ５０６がキャッシュメモリとして用いられ、Ｄ
ＲＡＭがメインメモリとして用いられる。

【００２４】この場合、キャッシュのいわゆるブロック
サイズは、ＳＲＡＭ５０６において、１回のデータ転送
でその内容が書換えられるビットの数と考えられる。し
たがって、このブロックサイズはＤＲＡＭメモリセルア
レイ５００の１本のワード線ＷＬに物理的に結合される
メモリセルの数と同数になる。図８１および図８２に示
すように１本のワード線ＷＬに１０２４個のメモリセル
が物理的に接続されている場合には、ブロックサイズは
１０２４となる。

【００２５】一般的に、ブロックサイズが大きいとヒッ
ト率が上昇する。しかしながら、同一のキャッシュメモ
リサイズの場合、ブロックサイズに反比例してセット数
が減少するため逆にヒット率は減少する。たとえば、キ
ャッシュサイズが４Ｋビットの場合、ブロックサイズが
１０２４であればセット数は４となるが、ブロックサイ
ズが３２であればセット数は１２８となる。したがっ
て、従来のＣＤＲＡＭの構成の場合、ブロックサイズが
必要以上に大きくなり、キャッシュヒット率をそれほど
改善することができないという問題が生じる。

【００２６】ブロックサイズを小さくする構成はたとえ
ば特開平１−１４６１８７号公報に示されている。この
先行技術においては、ＤＲＡＭアレイおよびＳＲＡＭア
レイは列線（ビット線対）が１対１対応に配置される
が、それぞれ列方向に複数のブロックに分割される。ブ
ロックの選択はブロックデコーダにより行なわれる。キ
ャッシュミス（ミスヒット）時にはブロックデコーダに
より１つのブロックが選択される。選択されたＤＲＡＭ
ブロックとＳＲＡＭブロックとの間でのみデータの転送
が行なわれる。この構成に従えばキャッシュメモリのブ
ロックサイズを適当な大きさに低減することができる
が、以下のような問題点が未解決として残る。

【００２７】図８３は１ＭビットＤＲＡＭアレイの標準
的なアレイ構成を示す図である。図８３において、ＤＲ
ＡＭアレイは８つのメモリブロックＤＭＢ１〜ＤＭＢ８
に分割される。メモリブロックＤＭＢ１〜ＤＭＢ８に対
し共通にロウデコーダ５０２がメモリアレイの長辺方向
の一方側に設けられる。メモリブロックＤＭＢ１〜ＤＭ
Ｂ８の各々に対して（センスアンプ＋コラムデコーダ）
ブロック５０４−１〜５０４−８が設けられる。

【００２８】メモリブロックＤＭＢ１〜ＤＭＢ８はそれ
ぞれ１２８Ｋビットの容量を備える。この図８３におい
ては、１つのメモリブロックＤＭＢが１２８行・１０２
４列に配置されている場合が一例として示される。１本
の列線ＣＬは、１対のビット線ＢＬ，／ＢＬにより構成
される。

【００２９】この図８３に示すように、ＤＲＡＭメモリ
セルアレイを複数のブロックに分割すれば１本のビット
線ＢＬ（および／ＢＬ）の長さは短くなる。データ読出
し時には、メモリセル内のキャパシタ（メモリセルキャ
パシタ）に蓄積された電荷が対応のビット線ＢＬ（また
は／ＢＬ）に伝達される。このときビット線ＢＬ（また
は／ＢＬ）に生じる電位変化量はメモリセルキャパシタ
の容量Ｃｓとビット線ＢＬ（または／ＢＬ）の容量Ｃｂ
の比，Ｃｓ／Ｃｂ，に比例する。ビット線ＢＬ（または
／ＢＬ）の長さが短くなればビット線容量Ｃｂが小さく
なる。これにより、ビット線に生じる電位変化量を大き
くすることができる。

【００３０】また動作時においてはロウデコーダ５０２
により選択されたワード線ＷＬを含むメモリブロック
（図８３においてメモリブロックＤＭＢ２）に対するセ
ンス動作のみが行なわれ、残りのブロックにおいてはス
タンバイ状態が維持される。これにより、センス動作時
におけるビット線充放電に伴う消費電力を低減すること
ができる。

【００３１】この図８３に示すようなＤＲＡＭにおい
て、上述のブロック分割方式のＣＤＲＡＭを適用した場
合、各メモリブロックＤＭＢ１〜ＤＭＢ８に対しＳＲＡ
Ｍレジスタおよびブロックデコーダを設ける必要があ
る。このためチップ面積が著しく増大するという問題が
生じる。

【００３２】また、上述のごとくＤＲＡＭアレイとＳＲ
ＡＭアレイとはビット線が１対１に対応している。メイ
ンメモリとキャッシュメモリとの間のメモリのマッピン
グ方式としてダイレクトマッピング方式を採用した場
合、図８２に示すように、ＳＲＡＭ５０６は１行に配列
された１０２４個のキャッシュレジスタで構成される。
この場合ＳＲＡＭキャッシュの容量は１Ｋビットとな
る。

【００３３】またマッピング方式として４ウェイセット
アソシアティブ方式を採用した場合、図８４に示すよう
にＳＲＡＭアレイ５０６は４行のキャッシュレジスタ５
０６ａ〜５０６ｄを含む。この４行のキャッシュレジス
タ５０６ａ〜５０６ｄのうちの１行がウェイアドレスに
従ってセレクタ５１０により選択される。この場合ＳＲ
ＡＭキャッシュの容量は４Ｋビットとなる。

【００３４】上述のようにＤＲＡＭアレイとキャッシュ
メモリとの間のメモリセルのマッピング方式はそのチッ
プ内部の構成により決定される。マッピング方式を変化
させると上述のようにキャッシュサイズも変更する必要
がある。

【００３５】また上述のいずれのＣＤＲＡＭの構成にお
いても、ＤＲＡＭアレイとＳＲＡＭアレイとはビット線
が１対１に対応しているため、このＤＲＡＭアレイの列
アドレスとＳＲＡＭアレイの列アドレスとは必然的に同
一となり、ＤＲＡＭアレイのメモリセルをＳＲＡＭアレ
イの任意の位置へマッピングするフルアソシアティブ方
式を実現することは原理的に不可能である。

【００３６】ＤＲＡＭとＳＲＡＭとを同一チップ上に集
積した半導体記憶装置の他の構成はまた特開平２−８７
３９２号公報に開示されている。この先行技術において
は、ＤＲＡＭアレイとＳＲＡＭアレイとが内部共通デー
タバスを介して接続される。この内部共通データバスは
装置外部とデータの入出力を行なうための入出力バッフ
ァに接続される。このＤＲＡＭアレイとＳＲＡＭアレイ
とはそれぞれ別々のアドレスにより選択位置を指定する
ことができる。しかしこの先行技術の構成においてはＤ
ＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送は内
部の共通データバスを介して行なわれているため、一度
に転送することのできるビット数はこの内部データバス
線数により制限を受け、高速でキャッシュメモリの内容
を書換えることはできない。したがって、前述のように
ＳＲＡＭキャッシュを標準ＤＲＡＭの外部に設ける構成
の場合と同様、このＤＲＡＭアレイとＳＲＡＭアレイと
の間のデータ転送速度がネックとなり高速キャッシュメ
モリシステムを構築することはできない。

【００３７】また、この先行技術においては、内部共通
データバスを介してＤＲＡＭアレイとＳＲＡＭアレイと
のデータの転送が行なわれる。したがって、「コピーバ
ックモード」と一般に呼ばれる動作を高速で行なうこと
ができないという問題が生じる。すなわち、「コピーバ
ックモード」は、キャッシュミス時にＳＲＡＭアレイの
対応のメモリセルのデータをＤＲＡＭアレイの元のメモ
リセル位置へ転送するステップと、アクセス要求された
ＤＲＡＭメモリセルのデータをＳＲＡＭアレイの対応の
メモリセルへ転送するステップとを含む。内部共通デー
タバスは双方向バスではあるが、一度に行なわれるデー
タ転送の方向は、ＳＲＡＭからＤＲＡＭ、およびＤＲＡ
ＭからＳＲＡＭと一方方向である。したがって、この先
行技術の構成においては、ＤＲＡＭアレイにおけるワー
ド線の選択、ＳＲＡＭアレイからＤＲＡＭアレイへのデ
ータの転送、ＤＲＡＭアレイのプリチャージ（スタンバ
イ状態への設定）、ＤＲＡＭアレイの別のワード線の選
択、この選択されたワード線のうちの対応のメモリセル
のデータをＳＲＡＭへ転送するという数多くのステップ
を必要とし、高速で「コピーバック」を行なうことがで
きないという問題が生じる。

【００３８】また、この先行技術においては、内部共通
データバスを介してＤＲＡＭアレイとＳＲＡＭアレイと
のデータ転送が行なわれているため、キャッシュミス時
においては、ＤＲＡＭアレイからＳＲＡＭアレイへのデ
ータ転送が完了しかつＤＲＡＭアレイがスタンバイ状態
に設定されてからでないと、ＳＲＡＭアレイへアクセス
してこのＳＲＡＭアレイからデータを読出すことはでき
ない。したがって、また、キャッシュミス時等において
データ読出しを高速で行なうことができないという問題
が生じる。

【００３９】さらに、一般的なＣＤＲＡＭにおいてもＤ
ＲＡＭはリフレッシュを必要とする。ＤＲＡＭアレイへ
のアクセスとＳＲＡＭアレイへのアクセスとを独立に行
なうことができないＣＤＲＡＭにおいては、ＤＲＡＭア
レイのリフレッシュ時ＳＲＡＭアレイへアクセスするこ
とができない。したがって、この間ＣＰＵはキャッシュ
を利用することができず、キャッシュシステムの性能が
損われる。

【００４０】また、従来のＣＤＲＡＭでは、外部制御信
号（／ＣＡＳ、および／ＷＥ）によりデータの出力タイ
ミングが一意的に決定される。このとき、出力データが
確定するまでは無効データが出力される。パイプライン
用途などの適用用途においては、常に有効データのみが
出力されるのが望ましい。したがって、データ出力タイ
ミングを適用用途に応じて可変とすることができず、そ
の適用用途が限定され、パイプライン処理用途に適用す
るためには、外部に別のラッチ手段などを設ける必要が
あり、キャッシュシステムの規模が大きくなるという問
題が生じる。また、このようなラッチを外部に設け、シ
ステムクロックでラッチ動作させた場合、無効データの
ラッチを防止するために、そのときラッチから出力され
るデータは前のサイクルのデータとなり、現サイクルで
アクセスされたデータを読出すことができず、その適用
用途が制限されるという問題が生じる。

【００４１】それゆえ、この発明の目的は、高速ＤＲＡ
ＭアレイとＳＲＡＭアレイとの間で高速かつ効率的にデ
ータ転送を行なうことのできるキャッシュ内蔵半導体記
憶装置を提供することである。

【００４２】この発明のさらに他の目的は、外部ＣＰＵ
にウェイトをかけることなくＤＲＡＭアレイのリフレッ
シュを行なうことのできるキャッシュ内蔵半導体記憶装
置を提供することである。

【００４３】この発明のさらに他の目的は、キャッシュ
ミス時等においても高速でデータを読出すことのできる
半導体記憶装置を提供することである。

【００４４】この発明のさらに他の目的は、高速でコピ
ーバックを行なうことのできる半導体記憶装置のデータ
転送方法を提供することである。

【００４５】

【課題を解決するための手段】第１の発明に従う半導体
記憶装置は、各々が複数のメモリセルからなる第１およ
び第２のメモリセルアレイと、第１のメモリセルアレイ
と第２のメモリセルアレイとの間に設けられ、第１のメ
モリセルアレイの選択されたメモリセルと第２のメモリ
セルアレイの選択されたメモリセルとの間でのデータ転
送を行なうためのデータ転送手段を含む。このデータ転
送手段は、第１のメモリセルアレイから転送されたデー
タを第２のメモリセルアレイへ伝達する第１の手段と、
第２のメモリセルアレイから転送されたデータを第１の
手段のデータ転送経路と異なる別の経路を介して第１の
メモリセルアレイへ転送する第２の手段を含む。この第
１および第２の手段はともに与えられたデータを一時的
にラッチするラッチ手段を含む。

【００４６】この第１の発明の半導体記憶装置はさら
に、データ転送指示信号に応答して、これらの第１およ
び第２の手段を活性化する手段を含む。

【００４７】第２の発明のデータ転送方法は、キャッシ
ュミス時には、外部アドレスに従って高速メモリの選択
されたメモリセルのデータをラッチしかつＤＲＡＭアレ
イの対応のメモリセルを選択するステップと、大容量メ
モリアレイの対応のメモリセルのデータを選択されたメ
モリセルのデータを高速メモリの外部アドレスにより指
定されたメモリセルへ転送するステップと、ラッチされ
たデータが格納されるべきメモリセルを大容量メモリか
ら選択し、この選択されたメモリセルへラッチされたデ
ータを伝達するステップを含む。

【００４８】

【作用】第１の発明のデータ転送回路は、第１のメモリ
セルアレイからのデータをラッチする第１のラッチ手段
と、第２のメモリセルからの転送データをラッチする第
２のラッチ手段を含む。これらの第１および第２のラッ
チ手段のデータ転送経路はそれぞれ別々に設けられてい
る。したがって、この第１および第２の手段をそれぞれ
独立に駆動することができ、第１のメモリセルアレイと
第２のメモリセルアレイとのデータ転送を同時に双方向
で行なうことが可能となり、第１のメモリセルアレイと
第２のメモリセルアレイとの間のデータ転送時間を短縮
することができる。

【００４９】第２の発明のデータ転送方法においては、
キャッシュミス時には、高速メモリの対応のメモリセル
データがラッチされかつそのとき同時に並行にＤＲＡＭ
アレイの対応のメモリセルが選択されている。この高速
メモリにおける選択メモリセルは大容量メモリからの転
送データを受入れるべきメモリセルである。したがっ
て、このとき大容量メモリから高速メモリへデータを転
送すれば、アクセス要求されたメモリセルデータが高速
メモリへ伝達される。

【００５０】この高速メモリへのデータ転送後、ラッチ
されたデータが大容量メモリの新たに選択されたメモリ
セルへ転送される。したがって、キャッシュミス時にお
いて、大容量メモリを一度選択するサイクルタイムで高
速メモリへアクセスし、所望のデータを読出すことがで
きる。これにより、キャッシュミス時のアクセス時間が
大幅に短縮される。

【００５１】

【発明の実施例】図１はこの発明の一実施例である半導
体記憶装置のメモリアレイ部の構成を概略的に示す図で
ある。図１において、半導体記憶装置は、行および列か
らなるマトリクス状に配列されたダイナミック型メモリ
セルを含むＤＲＡＭアレイ１と、行および列からなるマ
トリクス状に配列されたスタティック型メモリセルから
なるＳＲＡＭアレイ２と、このＤＲＡＭアレイ１とＳＲ
ＡＭアレイ２との間でのデータ転送を行なうための双方
向転送ゲート回路３を含む。

【００５２】ＤＲＡＭアレイ１はその記憶容量が１Ｍビ
ットの場合１０２４本のワード線ＷＬと１０２４対のビ
ット線ＢＬ，／ＢＬを含む。ただし、図においてはビッ
ト線対はＤＢＬで示される。このＤＲＡＭアレイ１は行
および列方向にそれぞれ沿って複数のブロックに分割さ
れる。図１においては、ＤＲＡＭアレイ１は列方向に８
個のブロックＭＢｉ１〜ＭＢｉ８（ｉ＝１〜４）に分割
され、かつ行方向に４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
（ｊ＝１〜８）に分割され、合計３２個のメモリブロッ
クに分割された場合が一例として示される。

【００５３】この列方向に分割された８個のブロックＭ
Ｂｉ１〜ＭＢｉ８は１つの行ブロック１１を構成する。
行方向に分割された４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
は列ブロック１２を構成する。１つの行ブロック１１に
含まれるメモリブロックＭＢｉ１〜ＭＢｉ８は１本のワ
ード線ＷＬを共有する。同一の列ブロック１２に含まれ
るメモリブロックＭＢ１ｊ〜ＭＢ４ｊはコラム選択線Ｃ
ＳＬを共有する。各メモリブロックＭＢ１１〜ＭＢ４８
それぞれに対してセンスアンプ＋ＩＯブロック１３が設
けられる。このセンスアンプ＋ＩＯブロック１３の構成
については後に説明する。コラム選択線ＣＳＬは同時に
２列（２対のビット線）を選択する。

【００５４】この半導体記憶装置はさらに、外部から与
えられるアドレスに応答してこのＤＲＡＭアレイ１から
対応の１行を選択するロウデコーダ１４と、外部から与
えられる列アドレスに応答して１本のコラム選択線ＣＳ
Ｌを選択するコラムデコーダ１５を含む。列ブロック１
２はそれぞれ互いに独立の２対のＩ／Ｏ線１６ａおよび
１６ｂを介して双方向転送ゲート回路３へ接続される。

【００５５】ＳＲＡＭアレイ２は、この双方向転送ゲー
ト回路３を介して１６対のＩ／Ｏ線にそれぞれ接続され
る１６対のビット線対ＳＢＬを含む。このＳＲＡＭアレ
イ２は、４Ｋビットの容量の場合、１６対のビット線と
２５６本のワード線とを含む。したがって、このＳＲＡ
Ｍアレイ２は、１行が１６ビットとなる。このＳＲＡＭ
アレイに対し、外部から与えられる行アドレスをデコー
ドし、このＳＲＡＭアレイ２の１行を選択するＳＲＡＭ
ロウデコーダ２１と、外部から与えられる列アドレスを
デコードし、このＳＲＡＭアレイ２の対応の列を選択す
るＳＲＡＭコラムデコーダ２２と、データ読出し時にお
いてこのＳＲＡＭロウデコーダ２１およびＳＲＡＭコラ
ムデコーダ２２により選択されたメモリセルのデータを
増幅して出力するセンスアンプ回路２３とが設けられ
る。このＳＲＡＭコラムデコーダ２２により選択された
ＳＲＡＭビット線対ＳＢＬは、共通データバスへ接続さ
れ、入出力バッファ（図示せず）を介して装置外部とデ
ータの入出力が行なわれる。ＤＲＡＭロウデコーダ１４
およびＤＲＡＭコラムデコーダ１５へ与えられるアドレ
スとＳＲＡＭロウデコーダ２１およびＳＲＡＭコラムデ
コーダ２２へ与えられるアドレスはともに互いに独立な
アドレスであり、それぞれ異なるアドレスピン端子を介
して与えられる。次に図１に示す半導体記憶装置のデー
タ転送動作について図１を参照して概略的に説明する。

【００５６】まずＤＲＡＭ部分の動作について説明す
る。まず、外部から与えられる行アドレスに従ってロウ
デコーダ１４が行選択動作を行ない１本のワード線ＤＷ
Ｌの電位を“Ｈ”に立上げる。この選択された１本のワ
ード線ＤＷＬに接続されるメモリセルから対応の１０２
４本のビット線ＢＬ（または／ＢＬ）にデータが読出さ
れる。

【００５７】次いで、この選択されたワード線ＤＷＬを
含む行ブロック１１に含まれるセンスアンプ（ブロック
１３に含まれる）が一斉に活性化され、各ビット線対の
電位差を差動的に増幅する。このように４つの行ブロッ
ク１１のうち１つの行ブロックのみが活性化されるの
は、このセンス動作時におけるビット線の充放電に伴う
消費電力を低減するためである（この選択行を含む行ブ
ロックのみを活性化する動作方式をブロック分割動作方
式と称す）。

【００５８】次に外部から与えられる列アドレスにした
がって、ＤＲＡＭコラムデコーダ１５が列選択動作を行
ない、各列ブロック１２において１本のコラム選択線Ｃ
ＳＬが選択状態とされる。この１本のコラム選択線ＣＳ
Ｌは２対のビット線を選択し、この２対のビット線を該
ブロック対応に設けられた２対のＩ／Ｏ線１６ａおよび
１６ｂにそれぞれ接続する。これにより、ＤＲＡＭアレ
イ１から複数ビット（本実施例においては１６ビット）
のデータが複数のＩ／Ｏ線対１６ａおよび１６ｂ上に読
出される。

【００５９】次にＳＲＡＭ部分の動作について説明す
る。外部から与えられる行アドレスに従ってＳＲＡＭロ
ウデコーダ２１が行選択動作を行ない、ＳＲＡＭアレイ
２から１本のワード線を選択する。１本のＳＲＡＭワー
ド線には、前述のごとく１６ビットのメモリセルが接続
される。したがって、この１本のワード線の選択動作に
従って、１６個のスタティック型メモリセル（ＳＲＡＭ
セル）が１６対のビット線ＳＢＬに接続される。

【００６０】ＤＲＡＭアレイ１に対するＩ／Ｏ線対１６
ａおよび１６ｂに１６ビットのデータが伝達された後
に、この双方向転送ゲート回路３がオン状態となり、１
６対のＩ／Ｏ線対１６ａおよび１６ｂとＳＲＡＭの１６
対のビット線ＳＢＬとがそれぞれ接続される。これによ
り、ＳＲＡＭアレイ２において既に選択されていた１６
ビットのメモリセルに対し１６対のＩ／Ｏ線対１６ａお
よび１６ｂ上に伝達されていたデータがそれぞれ書込ま
れる。

【００６１】ＳＲＡＭに設けられているセンスアンプ回
路２３およびコラムデコーダ２２はそのＳＲＡＭアレイ
２におけるメモリセルと外部データを入出力するための
内部データ線とのデータの授受のために用いられる。

【００６２】このＳＲＡＭアレイ２におけるＳＲＡＭセ
ルを選択するためのアドレスは、ＤＲＡＭアレイ１にお
けるダイナミック型メモリセル（ＤＲＡＭセル）を選択
するためのアドレスとは全く独立に設定することが可能
である。このため、ＤＲＡＭアレイ１において選択され
た１６ビットのメモリセルはＳＲＡＭアレイ２の任意の
位置（行）のメモリセルとデータの授受を行なうことが
可能であり、ダイレクトマッピング方式、セットアソシ
アティブ方式およびフルアソシアティブ方式のすべての
マッピング方式をアレイ配置および構成を変更すること
なく実現することが可能である。

【００６３】上記説明においては、ＤＲＡＭからＳＲＡ
Ｍへの１６ビットの一括転送の動作を原理的に説明した
が、ＳＲＡＭアレイ２からＤＲＡＭアレイ１への１６ビ
ットの一括転送についても同様の動作に従って行なわ
れ、単に双方向転送ゲート回路３によるデータの流れる
方向が逆になるだけである。次にこの発明によるキャッ
シュ内蔵半導体記憶装置の構成および動作について順に
詳細に説明する。

【００６４】図２は、図１に示す半導体記憶装置の要部
の具体的構成を示す図である。図２においては、ＤＲＡ
Ｍアレイの１つのメモリブロックＭＢｉｊのデータ転送
に関連する部分が代表的に示される。図２において、Ｄ
ＲＡＭメモリブロックＭＢｉｊは、行列状に配置された
複数のＤＲＡＭセルＤＭＣを含む。ＤＲＡＭセルＤＭＣ
は１個のトランジスタＱ０と、１個のキャパシタＣ０を
含む。このメモリキャパシタＣ０の一方電極（セルプレ
ート）には一定の電位Ｖｇｇが与えられる。

【００６５】このメモリブロックＭＢｉｊはさらに、各
々に１行のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、各々に１列のＤＲＡＭセルがＤＭＣ接
続されるＤＲＡＭビット線対ＤＢＬを含む。このＤＲＡ
Ｍビット線対ＤＢＬは、２本のビット線ＢＬおよび／Ｂ
Ｌにより構成される。ビット線ＢＬとビット線／ＢＬに
は互いに相補な信号が伝達される。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌの交点にそれぞれ配置される。

【００６６】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。このＤＲ
ＡＭセンスアンプＤＳＡはセンスアンプ活性化信号φＳ
ＡＮＥおよび／φＳＡＰＥに応答してセンスアンプ駆動
信号φＳＡＮおよび／φＳＡＰを発生するセンスアンプ
活性回路ＳＡＫによりその動作が制御される。ＤＲＡＭ
センスアンプＤＳＡは、ｐチャネルＭＯＳトランジスタ
が交差結合され、信号／φＳＡＰに応答して高電位側の
ビット線電位を動作電源電位Ｖｃｃレベルにまで昇圧す
るための第１のセンスアンプ部分と、ｎチャネルＭＯＳ
トランジスタが交差結合され、信号φＳＡＮに応答して
低電位側のビット線の電位をたとえば接地電位レベルの
電位Ｖｓｓへ放電する第２のセンスアンプ部分を含む。

【００６７】センスアンプ活性化回路ＳＡＫはセンスア
ンプ活性化信号／φＳＡＰＥに応答してオン状態とな
り、ＤＲＡＭセンスアンプＤＳＡの第１のセンスアンプ
部分を活性化するためのセンスアンプ活性化トランジス
タＴＲ１と、センスアンプ活性化信号φＳＡＮＥに応答
してオン状態となり、ＤＲＡＭセンスアンプＤＳＡの第
２のセンスアンプ部分を活性化するセンスアンプ活性化
トランジスタＴＲ２を含む。トランジスタＴＲ１はｐチ
ャネルＭＯＳトランジスタにより構成され、トランジス
タＴＲ２はｎチャネルＭＯＳトランジスタにより構成さ
れる。トランジスタＴＲ１はオン状態となったときに動
作電源電位Ｖｃｃレベルの駆動信号／φＳＡＰを各セン
スアンプＤＳＡの一方電源ノードへ伝達する。トランジ
スタＴＲ２はオン状態となったとき、ＤＲＡＭセンスア
ンプＤＳＡの他方電源ノードへ電位Ｖｓｓレベルの信号
φＳＡＮを伝達する。

【００６８】このセンスアンプ活性化回路ＳＡＫからの
信号／φＳＡＰおよびφＳＡＮが出力される信号線／φ
ＳＡＰと信号線φＳＡＮとの間に、イコライズ指示信号
φＥＱに応答して両信号線をイコライズするイコライズ
トランジスタＴＥＱが設けられる。これにより、センス
アンプ駆動信号線／φＳＡＰおよびφＳＡＮはスタンバ
イ時には（Ｖｃｃ＋Ｖｓｓ）／２の中間電位にプリチャ
ージされる。

【００６９】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ・イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定のプリチャ
ージ電位Ｖｂｌにプリチャージしかつイコライズするプ
リチャージ／イコライズ回路ＰＥが設けられる。

【００７０】ＤＲＡＭメモリブロックＭＢｉｊはさら
に、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けら
れて、コラム選択線ＣＳＬ上の信号電位に応答してオン
状態となり、対応のＤＲＡＭビット線対ＤＢＬをローカ
ルＩ／Ｏ線対ＬＩＯへ接続する列選択ゲートＣＳＧを含
む。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対
し共通に設けられ、これにより同時に２つのＤＲＡＭビ
ット線対ＤＢＬが選択される。ローカルＩ／Ｏ線対は、
この同時に選択される２対のＤＲＡＭビット線対からの
データをそれぞれ受けることができるように２対ＬＩＯ
ａおよびＬＩＯｂ設けられる。

【００７１】このメモリブロックＭＢｉｊはさらに、ブ
ロック活性化信号φＢＡに応答してローカルＩ／Ｏ線対
ＬＩＯａおよびＬＩＯｂをそれぞれグローバルＩ／Ｏ線
対ＧＩＯａおよびＧＩＯｂへ接続するＩＯゲートＩＯＧ
ａおよびＩＯＧｂを含む。コラム選択線ＣＳＬは図１に
示す１つの列ブロックにわたって行方向に延在し、また
グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂも１つの
列ブロックにわたって行方向に延在する。ローカルＩ／
Ｏ線対ＬＩＯａおよびＬＩＯｂは１つのメモリブロック
内においてのみ列方向に延在する。

【００７２】図１との対応において、Ｉ／Ｏ線１６ａお
よび１６ｂはそれぞれ、ローカルＩ／Ｏ線対ＬＩＯａお
よびＬＩＯｂと、ＬＩＯゲートＩＯＧａおよびＩＯＧｂ
と、グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂに対
応する。

【００７３】ＳＲＡＭは、それぞれに１行のＳＲＡＭセ
ルＳＭＣが接続されるＳＲＡＭワード線ＳＷＬと、それ
ぞれに１列のＳＲＡＭセルＳＭＣが接続されるＳＲＡＭ
ビット線対ＳＢＬと、ＳＲＡＭビット線対ＳＢＬそれぞ
れに設けられ対応のビット線対の電位差を検知し増幅す
るＳＲＡＭセンスアンプＳＳＡを含む。

【００７４】双方向転送ゲート回路３は、ＳＲＡＭビッ
ト線対ＳＢＬとグローバルＩ／Ｏ線対ＧＩＯとの間に設
けられる双方向転送ゲートＢＴＧａおよびＢＴＧｂを含
む。双方向転送ゲートＢＴＧａおよびＢＴＧｂはとも
に、データ転送指示信号φＴＳＤおよびφＴＤＳに応答
してＳＲＡＭビット線対ＳＢＬとグローバルＩ／Ｏ線対
ＧＩＯａおよびＧＩＯｂとの間でのデータ転送を行な
う。データ転送指示信号φＴＳＤは、ＳＲＡＭ部分から
ＤＲＡＭ部分へのデータ転送を指示し、データ転送指示
信号φＴＤＳはＤＲＡＭ部分からＳＲＡＭ部分へのデー
タ転送を指示する。

【００７５】図３は双方向転送ゲートＢＴＧの構成の一
例を示す図である。図３において双方向転送ゲートＢＴ
Ｇ（ＢＴＧａまたはＢＴＧｂ）は、データ転送指示信号
φＴＳＤに応答して活性化され、ＳＲＡＭビット線対Ｓ
ＢＬ上のデータをグローバルＩ／Ｏ線対ＧＩＯへ伝達す
るドライブ回路ＤＲ１と、データ転送指示信号φＴＤＳ
に応答して活性化され、グローバルＩ／Ｏ線対ＧＩＯ上
のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達するドラ
イブ回路ＤＲ２を含む。ドライブ回路ＤＲ１およびＤＲ
２は、データ転送指示信号φＴＳＤおよびφＴＤＳが不
活性状態の場合には出力ハイインピーダンス状態に設定
される。

【００７６】図４はＤＲＡＭアレイからＳＲＡＭアレイ
へのデータ転送時における動作を示す信号波形図であ
る。以下、図２および図４を参照してＤＲＡＭアレイか
らＳＲＡＭへのデータ転送動作について説明する。

【００７７】時刻ｔ１以前のプリチャージ指示信号φＥ
Ｑが活性状態の“Ｈ”にある間、センスアンプ駆動信号
線φＳＡＮ，／φＳＡＰ，ローカルＩ／Ｏ線対ＬＩＯお
よびグローバルＩ／Ｏ線対ＧＩＯはそれぞれＶｃｃ／２
のプリチャージ電位に保持される。またこのときプリチ
ャージ・イコライズ回路ＰＥが活性化され、ＤＲＡＭビ
ット線対ＤＢＬをＶｃｃ／２（＝Ｖｂｌ）のプリチャー
ジ電位にプリチャージしかつ各ビット線ＢＬ，／ＢＬの
電位をイコライズしている。

【００７８】時刻ｔ１においてプリチャージ指示信号φ
ＥＱが立下がると、プリチャージ・イコライズ回路ＰＥ
およびイコライズトランジスタＴＥＱが不活性状態とな
る。この結果、センスアンプ駆動信号線φＳＡＮおよび
／φＳＡＰのイコライズ動作が完了し、かつＤＲＡＭビ
ット線対ＤＢＬのイコライズ／プリチャージ動作が停止
され、ＤＲＡＭビット線対ＤＢＬとセンスアンプ駆動信
号線φＳＡＮおよび／φＳＡＰは中間電位Ｖｃｃ／２
（ただしＶｓｓ＝０Ｖ）のフローティング状態となる。

【００７９】この後、外部から与えられるアドレスに従
ってロウデコーダ１４（図１参照）による行選択動作が
行なわれ、時刻ｔ２においてＤＲＡＭアレイ１（図１参
照）において１本のワード線ＤＷＬが選択され、この選
択ワード線ＤＷＬの電位が“Ｈ”に立上がる。この選択
ワード線ＤＷＬに接続される１行のメモリセルがそれぞ
れ対応のＤＲＡＭビット線対ＤＢＬ（ＤＲＡＭビット線
ＢＬまたは／ＢＬ）に接続され、各ＤＲＡＭビット線対
ＤＢＬの電位がその接続されるメモリセルのデータに従
って変化する。図４においては、電位“Ｈ”を記憶する
メモリセルが選択された場合のＤＲＡＭビット線対ＤＢ
Ｌの電位変化を示している。

【００８０】時刻ｔ３においてセンスアンプ活性化信号
φＳＡＮＥが接地電位Ｖｓｓから動作電源電位Ｖｃｃレ
ベルへ立上がり、センスアンプ活性化回路ＳＡＫに含ま
れるトランジスタＴＲ２がオン状態となる。これによ
り、ＤＲＡＭセンスアンプＤＳＡに含まれる第２のセン
スアンプ部が活性化され、ＤＲＡＭビット線対ＤＢＬの
低電位側のビット線の接地電位ＧＮＤレベルへの放電が
行なわれる。

【００８１】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが電位Ｖｃｃから接地電位ＧＮＤレベル
へ立下がり、センスアンプ活性化回路ＳＡＫに含まれる
トランジスタＴＲ１がオン状態となる。これによりＤＲ
ＡＭセンスアンプＤＳＡに含まれる第１のセンスアンプ
部分が活性化され、ＤＲＡＭビット線対ＤＢＬの高電位
のビット線の電位が動作電源電位Ｖｃｃレベルにまで充
電される。

【００８２】時刻ｔ５において、ＤＲＡＭコラムデコー
ダ１５（図１参照）による列選択信号に従って、１本の
コラム選択線ＣＳＬが選択され、この選択されたコラム
選択線ＣＳＬの電位が“Ｈ”に立上がる。これにより２
対のＤＲＡＭビット線対ＤＢＬが列選択ゲートＣＳＧを
介してローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯａおよびＬＩ
Ｏｂ）へ接続される。この結果、選択されたＤＲＡＭビ
ット線対ＤＢＬ上の電位がローカルＩ／Ｏ線対ＬＩＯ上
へ伝達され、ローカルＩ／Ｏ線対の電位はプリチャージ
電位Ｖｃｃ／２から変化する。

【００８３】時刻ｔ６においてブロック活性化信号φＢ
Ａが選択された行ブロックに対してのみ“Ｈ”に立上が
り、Ｉ／ＯゲートＩＯＧがオン状態となる。これにより
ローカルＩ／Ｏ線対ＬＩＯ上の信号電位がグローバルＩ
／Ｏ線対ＧＩＯ上へ伝達される。ここで、選択された行
ブロックは、選択されたワード線ＤＷＬを含む行ブロッ
クを示す。この選択された行ブロックの指定は、たとえ
ばＤＲＡＭワード線選択に用いられる行アドレスの上位
２ビットをデコードすることにより行なわれる。このよ
うにブロック分割動作を行なうことにより消費電流の低
減を行なうことができる。

【００８４】一方、ＳＲＡＭにおいては、時刻ｔｓ１に
おいてＳＲＡＭロウデコーダ２１（図１参照）による行
選択動作が行なわれ、ＳＲＡＭアレイにおいて１本のＳ
ＲＡＭワード線ＳＷＬが選択され、この選択されたＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がる。ＤＲＡ
Ｍにおける行選択動作とＳＲＡＭにおける行選択動作は
非同期的に行なわれる。ＳＲＡＭワード線ＳＷＬに接続
されるＳＲＡＭセルのデータがそれぞれ対応のＳＲＡＭ
ビット線対ＳＢＬ上に伝達される。これにより、ＳＲＡ
Ｍビット線対ＳＢＬの電位はプリチャージ電位Ｖｃｃ／
２から、対応のＳＲＡＭセルの記憶情報に対応した電位
に変化する。

【００８５】時刻ｔ７においてデータ転送指示信号φＴ
ＤＳが“Ｈ”に一定期間立上がる。この時刻ｔ７以前に
は、既にグローバルＩ／Ｏ線対ＧＩＯにＤＲＡＭセルの
データが伝達されており、かつＳＲＡＭビット線対ＳＢ
ＬにはＳＲＡＭセルが接続されている。このデータ転送
指示信号φＴＤＳに応答して双方向転送ゲートＢＴＧが
活性化されてグローバルＩ／Ｏ線対ＧＩＯ上の信号電位
を対応のＳＲＡＭビット線対ＳＢＬ上へ伝達する。これ
によりＤＲＡＭセルからＳＲＡＭセルへのデータ伝達が
行なわれる。

【００８６】このデータ転送指示信号φＴＤＳが活性化
される時刻ｔ７がブロック活性化信号φＢＡが立上がる
時刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行なわ
れる時刻ｔｓ１の両者よりも後の時点であるという関係
を満足する限り、時刻ｔｓ１と時刻ｔ１ないし時刻ｔ６
との前後関係は任意である。ＳＲＡＭからＤＲＡＭへの
データ転送指示信号φＴＳＤはこのサイクルにおいて
は、非活性状態の“Ｌ”に維持される。

【００８７】時刻ｔ８において選択されたＤＲＡＭワー
ド線ＤＷＬの電位が“Ｌ”に立下がり、また時刻ｔｓ２
において選択されたＳＲＡＭワード線ＳＷＬの電位が
“Ｌ”へ立下がり、各信号が初期状態へ復帰することに
より、このＤＲＡＭからＳＲＡＭへのデータ転送サイク
ルが完了する。

【００８８】前述のごとく、ＤＲＡＭコラムデコーダ１
５（図１参照）は各列ブロック１２において１本のコラ
ム選択線ＣＳＬを選択している。１本のコラム選択線Ｃ
ＳＬは２対のＤＲＡＭビット線対ＤＢＬを選択する。Ｄ
ＲＡＭからＳＲＡＭへのデータ転送は各列ブロック並列
に行なわれる。したがって、この図に示す実施例におい
て、１６ビットのデータが一括して転送される。但しこ
の関係は列ブロックが８個設けられており、各列ブロッ
クから２対のＤＲＡＭビット線対が選択される構成の場
合であり、一括して転送されるデータのビット数はこの
列ブロックの数または一度に選択されるＤＲＡＭビット
線対の数に応じて変化する。これにより、適切な大きさ
のブロックサイズを設定することができる。

【００８９】図４に示すように、ほぼ時刻ｔ８において
ＤＲＡＭワード線の駆動信号ＤＷＬが不活性状態に立下
がると、応じてデータ転送指示信号φＴＤＳも“Ｌ”へ
立下がっている。この時刻ｔ８の時点でローカルＩ／Ｏ
線対ＬＩＯとＳＲＡＭビット線対ＳＢＬとは非接続状態
となり、ＤＲＡＭアレイとＳＲＡＭアレイとは電気的に
切離される。この時刻ｔ８以後、ＤＲＡＭ部とＳＲＡＭ
部とは独立した動作が可能となる。したがって、図５に
示すように、時刻ｔ８′でデータ転送指示信号φＴＤＳ
を不活性状態とした場合、このときまだＤＲＡＭアレイ
においてはワード線駆動信号ＤＷＬは活性状態の“Ｈ”
を維持している。このとき、ＤＲＡＭへは外部から新た
にアクセスすることはできないが、ＳＲＡＭアレイ部へ
は外部からアクセスすることができる。

【００９０】すなわち、図５に示すように、時刻ｔ８′
でデータ転送指示信号φＴＤＳを“Ｌ”に立下げたと
き、たとえＤＲＡＭアレイが活性状態にあったとして
も、ＳＲＡＭアレイは時刻ｔｓ２でスタンバイ状態に移
行した後所定時間を経て新たにアクセスすることが可能
となる。したがって、この時刻ｔ８′以降においては、
ＳＲＡＭ部へはＤＲＡＭの状態にかかわらずアクセスす
ることが可能となる。たとえば、時刻ｔ８′において、
キャッシュミス時のデータをＳＲＡＭアレイから読出す
こともできる。

【００９１】またＤＲＡＭのスタンバイ状態復帰前に新
たに外部アドレスを設定してＳＲＡＭへアクセスするこ
ともできる。これは、ＳＲＡＭはＤＲＡＭのようなＲＡ
Ｓプリチャージ動作を何ら必要とせず、スタンバイ状態
復帰後高速でアクセスすることができるからである。

【００９２】図５においては、時刻ｔ９′においてＤＲ
ＡＭワード線駆動信号ＤＷＬが“Ｌ”に立下がり、時刻
ｔ１０においてイコライズ信号φＥＱが活性化され、Ｄ
ＲＡＭビット線対ＤＢＬのイコライズおよびプリチャー
ジ動作が始まる。このときまた同様にセンスアンプ駆動
信号線φＳＡＮおよび／φＳＡＰのイコライズ動作も行
なわれる。ＤＲＡＭにおいては、時刻ｔ９′から数１０
ｎ秒経過した後の時刻ｔ１１においてその周辺回路を含
めてスタンバイ状態に復帰する。このＤＲＡＭアレイへ
は、所定の時間ＲＡＳプリチャージ時間が経過した後で
なければＤＲＡＭへはアクセスすることができない。し
かしながら、ＳＲＡＭアレイでは、時刻ｔｓ２でＳＲＡ
Ｍワード線ＳＷＬ１を非選択状態とした後、数ｎ秒後の
時刻ｔｓ３において、外部アドレスに従って別のＳＲＡ
Ｍワード線ＳＷＬ２を選択し、この選択されたＳＲＡＭ
ワード線ＳＷＬ２に接続されるメモリセルへのアクセス
（データの読出しまたは書込み）を行なうことができ
る。

【００９３】このデータ転送指示信号φＴＤＳが不活性
状態の“Ｌ”に立下がる時刻ｔｓ２から、次いでＳＲＡ
Ｍワード線ＳＷＬ２を活性化するこのとできる時刻ｔｓ
３との間の時間は外部仕様で適当な値に設定される。こ
のように、ＤＲＡＭのスタンバイ状態復帰前に、ＳＲＡ
Ｍへのアクセスを可能とすることにより、高速で動作す
る半導体記憶装置、特にキャッシュ内蔵半導体記憶装置
を得ることができる。

【００９４】このＳＲＡＭのワード線ＳＷＬ２の選択期
間は、ＤＲＡＭにおけるセンスアンプのセンスおよびラ
ッチ動作の後に列選択動作を行なう必要がないためごく
短期間で十分であり、時刻ｔｓ４においてこのＳＲＡＭ
へのアクセスが完了する。この時刻ｔｓ３から時刻ｔｓ
４の時間は通常のＳＲＡＭにおいては、せいぜい１０ｎ
秒程度であり、ＤＲＡＭのスタンバイ時にそのＳＲＡＭ
へのアクセスが完了する。このようなＤＲＡＭアレイの
スタンバイ状態復帰前にＳＲＡＭへのアクセスをする構
成は、ＳＲＡＭとＤＲＡＭをそれぞれ別々のアドレスに
よりアドレス指定してアクセスすることが可能となると
いう本発明の半導体記憶装置によって可能となる。

【００９５】図６はＳＲＡＭからＤＲＡＭへのデータ転
送時の動作を示す信号波形図である。以下、図２および
図６を参照してこのＳＲＡＭからＤＲＡＭへのデータ転
送動作について説明する。ＤＲＡＭ部分の動作は、時刻
ｔ１ないし時刻ｔ６までは、図４に示すＤＲＡＭからＳ
ＲＡＭへのデータ転送時のそれと全く同様である。また
ＳＲＡＭ部分の動作においても、時刻ｔｓ１においてＳ
ＲＡＭワード線ＳＷＬの電位が“Ｈ”に立上がることは
図４に示す波形図と全く同様である。

【００９６】時刻ｔｓ１および時刻ｔ６の後、すなわち
ＤＲＡＭビット線対ＤＢＬがグローバルＩ／Ｏ線対ＧＩ
Ｏへ接続され、かつＳＲＡＭビット線対ＳＢＬにＳＲＡ
Ｍセル（ＳＭＣ）が接続された後、時刻ｔ７から一定の
期間データ転送指示信号φＴＳＤが活性化され、“Ｈ”
に立上がる。これに応答して双方向転送ゲートＢＴＧが
活性化されてＳＲＡＭビット線対ＳＢＬ上の信号をグロ
ーバルＩ／Ｏ線対ＧＩＯ（ＧＩＯａ，ＧＩＯｂ）、ロー
カルＩ／Ｏ線対ＬＩＯ（ＬＩＯａ，ＬＩＯｂ）を介して
ＤＲＡＭビット線対ＤＢＬ上へ伝達する。これにより、
選択されたＤＲＡＭビット線対ＤＢＬに接続されるＤＲ
ＡＭセルのデータの書換えが行なわれる。すなわち、Ｓ
ＲＡＭセルのデータがＤＲＡＭセルへ転送される。この
ＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送サイ
クル中はデータ転送指示信号φＴＤＳは非活性状態の
“Ｌ”に維持される。

【００９７】図３に示す双方向データ転送回路の構成に
おいては、転送指示信号φＴＤＳおよびφＴＳＤに従っ
てドライブ回路ＤＲ１およびＤＲ２のいずれか一方しか
駆動されていない。この場合、ＳＲＡＭアレイからＤＲ
ＡＭアレイへのデータ転送とＤＲＡＭアレイからＳＲＡ
Ｍアレイへのデータ転送とは同時に行なうことはできな
い。このため、高速でＳＲＡＭアレイとＤＲＡＭアレイ
のデータ転送を行なう必要が生じた場合に対処すること
ができない場合が生じる。

【００９８】図７は、双方向データ転送ゲートの他の構
成例を示す図である。図７において、双方向転送ゲート
回路８０は、図１に示す双方向転送ゲート回路３に含ま
れる転送ゲートＢＴＧに対応する。単位双方向データ転
送回路８０は、ＳＲＡＭアレイからゲート８１を介して
伝達されたデータを増幅しかつ保持する第１のラッチ８
５と、ＤＲＡＭアレイから転送されたデータをゲート８
４を介して受けて増幅するアンプ８６を含む。このアン
プ回路８６は、またデータ保持機能をも備える。ゲート
８１は、転送制御信号ＤＴＬに応答してＳＲＡＭビット
線対ＳＢＬ，＊ＳＢＬ上のデータをラッチ８５へ伝達す
る。ゲート８２は、転送制御信号ＤＴＡに応答してラッ
チ８５のラッチデータをグローバルＩ／Ｏ線ＧＩＯ，＊
ＧＩＯへ伝達する。ゲート８３は、アンプ８６で増幅さ
れたデータを転送制御信号ＤＴＳ２（制御信号ＤＴＳ）
に応答してＳＲＡＭビット線対ＳＢＬ，＊ＳＢＬへ伝達
する。ゲート８４は、転送制御信号ＤＴＳ１（制御信号
ＤＴＳ）に応答してグローバルＩ／Ｏ線ＧＩＯ，＊ＧＩ
Ｏ上のデータをアンプ８６へ伝達する。制御信号ＷＤＥ
は、ＤＲＡＭアレイへのアクセス要求時に発生される制
御信号であり、内部データバス（書込みデータ線対）Ｄ
ＢＷ，＊ＤＢＷ上のデータをゲート８１の入力部へ伝達
する。転送制御信号ＤＴＬおよびＤＴＡはＳＲＡＭビッ
ト線対ＳＢＬ，＊ＳＢＬのデータをＤＲＡＭアレイのグ
ローバルＩ／Ｏ線対ＧＩＯ，＊ＧＩＯへ伝達するときに
順次発生される。制御信号ＤＴＳ１およびＤＴＳ２はＤ
ＲＡＭアレイからＳＲＡＭアレイへのデータ転送時に発
生される。この制御信号ＤＴＳ１およびＤＴＳ２は実質
的に同じ制御信号であり、ほぼ同一のタイミングで発生
される。この制御信号ＤＴＬ，ＤＴＡ，ＤＴＳ１および
ＤＴＳ２は、前述の制御信号φＴＤＳおよびφＴＳＤと
同様にして発生される。これらの制御信号は、後に説明
するが、双方向データ転送制御回路から発生される。こ
こで符号ＳＢＬ，ＧＩＯは符号＊ＳＢＬ，＊ＧＩＯと対
で用いられるときは一本の信号線を示す。

【００９９】図８は図７に示す単位双方向転送ゲート回
路８０の具体的構成の一例を示す図である。図８におい
て、ゲート８１は、ＳＲＡＭビット線ＳＢＬに結合され
るゲート回路８１ａと、相補ＳＲＡＭビット線＊ＳＢＬ
に結合されるゲート回路８１ｂを含む。ゲート回路８１
ａはそのゲートがＳＲＡＭビット線ＳＢＬに接続される
ｎチャネルＭＯＳトランジスタ８１１ａと、そのゲート
に転送制御信号ＤＴＬが与えられるｎチャネルＭＯＳト
ランジスタ８１２ａを含む。ゲート回路８１ｂは、その
ゲートがＳＲＡＭビット線＊ＳＢＬに結合されるｎチャ
ネルＭＯＳトランジスタ８１１ｂと、そのゲートに転送
制御信号ＤＴＬが与えられるｎチャネルＭＯＳトランジ
スタ８１２ｂを含む。トランジスタ８１１ａおよび８１
１ｂの一方導通端子は接地電位Ｖｓｓに接続される。こ
のゲート回路８１ａおよび８１ｂは対応のＳＲＡＭビッ
ト線ＳＢＬ，＊ＳＢＬのデータを制御信号ＤＴＬに応答
して反転してラッチ回路８５へ伝達する。

【０１００】ラッチ回路８５はゲート回路８１ａおよび
８１ｂのデータをラッチするインバータラッチを含む。
このインバータラッチはインバータ回路ＩＶＬ１および
ＩＶＬ２から構成される。このラッチ回路８５は、イン
バータ出力を反転して伝達するインバータ回路ＩＶＬ３
およびＩＶＬ４をさらに含む。インバータ回路ＩＶＬ３
はゲート回路８１ａからのデータを反転する。インバー
タ回路ＩＶＬ４はゲート回路８１ｂの出力を反転する。
ゲート８２は、転送制御信号ＤＴＡに応答してオン状態
となり、ラッチ回路８５の出力をグローバルＩ／Ｏ線Ｇ
ＩＯ，＊ＧＩＯおよびゲート８４の入力へ伝達するｎチ
ャネルＭＯＳトランジスタ８２ａおよび８２ｂを含む。

【０１０１】ゲート８４はグローバルＩ／Ｏ線ＧＩＯ上
のデータおよびゲート８２ａの出力をそのゲートに受け
るｎチャネルＭＯＳトランジスタ８４１ａと、データ転
送制御信号ＤＴＳ１に応答してオン状態となり、トラン
ジスタ８４１ａの出力をアンプ８６の入力へ伝達するｎ
チャネルＭＯＳトランジスタ８４２と、転送制御信号Ｄ
ＴＳ１に応答してオン状態となり、トランジスタ８４２
ａおよびアンプ８６の一方出力を伝達するｎチャネルＭ
ＯＳトランジスタ８４３ａを含む。

【０１０２】ゲート回路８４ｂは、ゲート回路８４ａと
同様に、グローバルＩ／Ｏ線＊ＧＩＯ上のデータおよび
ゲート８２ｂの出力をゲートに受けるｎチャネルＭＯＳ
トランジスタ８４１ｂと、転送制御信号ＤＴＳ１に応答
してオン状態となり、トランジスタ８４２ｂの出力を伝
達するｎチャネルＭＯＳトランジスタ８４３ｂを含む。

【０１０３】アンプ８６は、互いに並列に接続されるｐ
チャネルＭＯＳトランジスタＴＭ１ａ，ＴＭ１ｂと、互
いに並列に接続されるｐチャネルＭＯＳトランジスタＴ
Ｍ２ａ，ＴＭ２ｂを含む。トランジスタＴＭ１ａのゲー
トへは転送制御信号ＤＴＳ１が与えられ、トランジスタ
ＴＭ１ｂのゲートは、トランジスタＴＭ２ａ，ＴＭ２ｂ
の一方導通端子が接続される。トランジスタＴＭ２ａの
ゲートはトランジスタＴＭ１ａ，ＴＭ１ｂの一方導通端
子が接続される。トランジスタＴＭ２ｂのゲートへは転
送制御信号ＤＴＳ１が与えられる。トランジスタＴＭ１
ａ，ＴＭ１ｂ、およびＴＭ２ａ，ＴＭ２ｂの他方導通端
子が電源電位（Ｖｃｃ）に接続される。

【０１０４】ゲート８３は、転送制御信号ＤＴＳ２に応
答してオン状態となり、トランジスタ８４３ａからのデ
ータをＳＲＡＭビット線＊ＳＢＬおよびゲート８７ａへ
伝達するｎチャネルＭＯＳトランジスタ８３ａを含む。
このゲート８３はまた、転送制御信号ＤＴＳ２に応答し
てオン状態となり、トランジスタ８４３ｂの出力をＳＲ
ＡＭビット線ＳＢＬおよびゲート回路８７ｂへ伝達する
ｎチャネルＭＯＳトランジスタ８３ｂを含む。

【０１０５】ゲート８７は、データ線ＤＢＷとＳＲＡＭ
ビット線＊ＳＢＬを接続するゲート回路８７ａと、デー
タ線＊ＤＢＷとＳＲＡＭビット線ＳＢＬとを接続するゲ
ート回路８７ｂを含む。ゲート回路８７ａは、ＤＲＡＭ
コラムデコーダ（これはＳＲＡＭコラムデコーダの出力
と共有されていてもよい）の出力ＣＤに応答してオン状
態となるＭＯＳトランジスタ８７１ａと、ＤＲＡＭアレ
イへのアクセス指示信号ＷＥＤに応答してオン状態とな
り、内部データ線ＤＢＷをトランジスタ８７１ａへ接続
するｎチャネルＭＯＳトランジスタ８７２ａを含む。ゲ
ート回路８７ｂは、ＳＲＡＭコラムデコーダ出力ＣＤに
応答してオン状態となるＭＯＳトランジスタ８７１ｂ
と、ＤＲＡＭアレイアクセス指示信号ＷＤＥに応答して
オン状態となり、内部データ線＊ＤＢＷをトランジスタ
８７１ｂに接続するｎチャネルＭＯＳトランジスタ８７
２ｂを含む。

【０１０６】この制御信号ＷＤＥは、後に説明するが、
半導体記憶装置のＤＲＡＭアレイへの外部からのアクセ
ス時（特にデータ書込時）に発生される制御信号であ
る。このＤＲＡＭアレイへのアクセス指示は、外部制御
信号（ＣＩ＃，Ｗ＃；後に説明する）に応答して発生さ
れる。内部データ線ＤＢＷ，＊ＤＢＷは書込みデータを
伝達するためのデータ線であり入出力回路に含まれる入
力回路（後に説明する）に接続される。次にこの図７お
よび図８に示す双方向データ転送ゲート回路の動作につ
いてその動作波形図である図９および図１０を参照して
説明する。

【０１０７】まず、図９を参照してＳＲＡＭアレイから
ＤＲＡＭアレイへのデータ転送動作について説明する。

【０１０８】まず時刻ｔ１においてＳＲＡＭアレイにお
いてワード線の選択が行なわれ、ＳＲＡＭビット線対Ｓ
ＢＬ上のデータがそこに接続されるメモリセルのデータ
に応じて確定する。

【０１０９】続いて、ＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送指示に応答してまず時刻ｔ２におい
て、データ転送指示信号ＤＴＬが発生される。これに応
答して、図８に示すトランジスタ８１２ａ，８１２ｂが
オン状態となり、ＳＲＡＭビット線ＳＢＬおよび＊ＳＢ
Ｌのデータが反転してラッチ８５へ伝達される。ラッチ
８５はこのデータをインバータラッチＩＶＬ１，ＩＶＬ
２でラッチする。このラッチされたデータをインバータ
回路ＩＶＬ３およびＩＶＬ４で反転されてゲート回路８
２ａおよび８２ｂへ伝達される。したがって、時刻ｔ２
においてデータ転送指示信号ＤＴＬが発生されるとラッ
チ８５のラッチデータが対応のＳＲＡＭビット線ＳＢＬ
＊ＳＢＬの内容に対応した値となる。

【０１１０】ラッチ８５におけるラッチデータが確定す
ると、次いで転送制御信号ＤＴＡが時刻ｔ３において発
生される。これに応答してゲート回路８２ａおよび８２
ｂがオン状態となり、ラッチ８５のラッチデータがグロ
ーバルＩ／Ｏ線ＧＩＯおよび＊ＧＩＯへそれぞれ伝達さ
れる。

【０１１１】このときＤＲＡＭアレイからＳＲＡＭアレ
イへのデータ転送は行なわれないため制御信号ＤＴＳ
（ＤＴＳ１，ＤＴＳ２）とＤＲＡＭアレイアクセス指示
信号ＷＤＥが不活性状態の“Ｌ”の状態にある。したが
って、トランジスタ８４２ａ，８４２ｂ、およびゲート
回路８３ａ，８３ｂはすべてオフ状態にある。また、ア
ンプ８６も不動作状態にある。

【０１１２】次にＤＲＡＭアレイからＳＲＡＭアレイへ
のデータ転送動作について図１０を参照して説明する。

【０１１３】図１０に示す時刻ｔ１以前においてＤＲＡ
Ｍアレイにおけるワード線選択動作が行なわれ、選択さ
れたメモリセルのデータがグローバルＩ／Ｏ線対ＧＩＯ
上へ伝達され、時刻ｔ１において確定する。

【０１１４】続いて時刻ｔ２において、ＤＲＡＭアレイ
からＳＲＡＭアレイへのデータ転送を指示する制御信号
ＤＴＳ（ＤＴＳ１，ＤＴＳ２）が発生される。これに応
答してトランジスタ８４２ａ，８４２ｂ，８３ａ，８３
ｂがオン状態となり、ゲート８４およびゲート８３が導
通状態となる。アンプ８６においては、制御信号ＤＴＳ
（ＤＴＳ１）が“Ｌ”のとき、トランジスタＴＭ１ａお
よびＴＭ２ｂがオン状態にあり、そのトランジスタ８４
２ａおよび８４２ｂの一方ノードの電位を“Ｈ”に保持
している。制御信号ＤＴＳが時刻ｔ２で発生されるとト
ランジスタＴＭ１ａ，ＴＭ２ｂがオフ状態となる。トラ
ンジスタＴＭ１ａとトランジスタＴＭ２ｂのオン・オフ
状態はトランジスタ８４２ａおよび８４２ｂを介してＤ
ＲＡＭアレイのグローバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯ線
から伝達されたデータに応じて変化する。制御信号ＤＴ
Ｓが発生されない場合、アンプ８６の入出力ノードは電
源電位Ｖｃｃに充電されている。グローバルＩ／Ｏ線Ｇ
ＩＯへのデータが“Ｈ”の場合、トランジスタ８４１ａ
がオン状態、トランジスタ８４１ｂがオフ状態である。
この状態で、転送制御信号ＤＴＳ１が発生されると、ト
ランジスタ８４２ａおよび８４２ｂがオン状態となり、
トランジスタＴＭ１ａ，ＴＭ２ｂがオフ状態となる。し
たがって、トランジスタ８４２ａ，８４１ａを介してト
ランジスタＴＭ１ｂおよびＴＭ１ａの入出力ノードの電
位が接地電位Ｖｓｓに放電される。一方、トランジスタ
８４１ｂはオフ状態であるため、トランジスタＴＭ２
ａ，ＴＭ２ｂの入出力ノードは、トランジスタＴＭ２ａ
がオン状態となることにより“Ｈ”に維持される。これ
により、トランジスタ８４３ａおよび８３ａを介してグ
ローバルＩ／Ｏ線ＧＩＯのデータが反転されてＳＲＡＭ
ビット線＊ＳＢＬ上へ伝達され、かつグローバルＩ／Ｏ
線＊ＧＩＯ上のデータがトランジスタ８４３ｂおよび８
３ｂを介してＳＲＡＭビット線ＳＢＬ上へ反転されて伝
達される。

【０１１５】このとき、ＳＲＡＭアレイからＤＲＡＭア
レイへのデータ転送が行なわれないため制御信号ＤＴＡ
およびＤＴＬは“Ｌ”にある。この転送制御信号ＤＴＳ
は、図３，図４，図５および図６に示す転送制御信号φ
ＴＤＳと等価な信号となる。

【０１１６】この図７および図８に示す構成によれば、
ＳＲＡＭビット線ＳＢＬ，＊ＳＢＬのデータはゲート８
１、ラッチ８５およびゲート８２を介してグローバルＩ
／Ｏ線ＧＩＯ，＊ＧＩＯへ伝達される。またグローバル
Ｉ／Ｏ線ＧＩＯ，＊ＧＩＯのデータはゲート８４，アン
プ８６およびゲート８３を介してＳＲＡＭビット線ＳＢ
Ｌ，＊ＳＢＬへ伝達される。したがって、この構成によ
ればそれぞれデータ転送経路が異なり、かつラッチ８５
およびアンプ８６の機能により、ＳＲＡＭアレイからＤ
ＲＡＭアレイへのデータ転送とＤＲＡＭアレイからＳＲ
ＡＭアレイへのデータ転送とのオーバーラップさせて実
行させることが可能となり、高速で両アレイ間のデータ
転送を行なうことができる。

【０１１７】特にこの構成によれば、書込みデータをデ
ータ線ＤＢＷ，＊ＤＢＷを介してゲート８７ａ，８７ｂ
からゲート８１、ラッチ８５およびゲート８２を介して
グローバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯへ伝達することが
可能となる。したがって、共通の書込みデータ線ＤＢ
Ｗ，＊ＤＢＷを用いてＤＲＡＭアレイとＳＲＡＭアレイ
とへ選択的に書込むことができる。この場合、両者へ書
込むこともできれば一方へ書込むだけも行なうことがで
きる。ＤＲＡＭアレイへのデータ書込の指示は信号ＷＤ
Ｅにより行なわれる。

【０１１８】したがって、この図７および図８に示す構
成を用いればＳＲＡＭビット線ＳＢＬ，＊ＳＢＬを介し
てＤＲＡＭアレイへのデータ書込みを行なう構成であっ
たとしても、ＳＲＡＭアレイにおけるワード線選択信号
に対し、ＤＲＡＭアレイへのアクセス指示信号を条件信
号として付加する必要がなく、また高速ＳＲＡＭアレイ
の選択メモリセルのデータを書込みデータバスＤＢＷ，
＊ＤＢＷへ接続する信号にＤＲＡＭアレイアクセス指示
信号を条件信号として付加する必要がなくなり、高速で
ＳＲＡＭアレイへデータの書込みを行なうことができる
とともに、ＤＲＡＭアレイへも高速でデータを書込むこ
とが可能となる。

【０１１９】図１１は双方向転送ゲート回路の他の構成
例を示す図である。図１１に示す単位双方向転送ゲート
回路９０は、図７に示す構成に加えて、内部書込みデー
タバスＤＢＷ，＊ＤＢＷ上のデータを転送制御信号ＷＤ
Ｅ１に応答してラッチ８５へ伝達するゲート８８を含
む。制御信号ＷＤＥ０，ＷＤＥ１は、図７に示す制御信
号ＷＤＥに対応し、かつＤＲＡＭのコラムデコーダ出力
が条件付けられる。すなわち、ゲート８７へ与えられる
制御信号ＷＤＥ０は、ＤＲＡＭアレイへデータを書込む
場合には発生されず、ゲート８７はオフ状態となる。こ
のとき制御信号ＷＤＥ１のみが発生されゲート８８がオ
ン状態となり書込みデータ伝達線ＤＢＷ，＊ＤＢＷのデ
ータをラッチ８５へ伝達する。このように、ＳＲＡＭア
レイおよびＤＲＡＭアレイ両者にデータを書込むか、Ｄ
ＲＡＭアレイへのみデータを書込むかに応じて書込み制
御信号ＷＤＥ０，ＷＤＥ１を選択的に発生させることに
より、より効率的に大容量のＤＲＡＭへデータを高速で
書込むことができる。

【０１２０】図１２はさらに他の双方向転送ゲート回路
の構成を示す図である。この構成においては、ゲート８
８はＤＲＡＭアレイへのデータ書込指示信号ＷＤＥに応
答してオン状態となるゲートＧＴ１とコラムデコーダの
出力ＣＤ（これはＤＲＡＭアレイの列を選択するための
出力）に応答してオン状態となるゲートＧＴ２を含む。
この構成の場合、ゲート８８により、直接書込みデータ
線ＤＢＷ，＊ＤＢＷがラッチ８５へ接続される。他の回
路ブロックの構成は図１１に示す双方向転送ゲート回路
の構成と同様である。この構成によれば、転送制御信号
ＷＤＥ０，ＷＤＥ１（これらの制御信号は実質的に同
一）に対しコラムデコーダ出力により結果的に条件付け
が行なわれており（ＡＮＤがとられている）、この信号
によりゲート８８の動作が制御されている。

【０１２１】なお上述の図７および図１１および図１２
に示す双方向転送ゲート回路はＳＲＡＭビット線ＳＢ
Ｌ，＊ＳＢＬとグローバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯと
の間のデータ転送を行なっている。しかしながらこの双
方向転送ゲート回路の構成は、図１３に示すように、一
般の半導体記憶装置においても適用可能である。すなわ
ち、図１３において、半導体記憶装置９５は、大容量メ
モリ（一般にＤＲＡＭアレイ）９３と高速メモリ（一般
にＳＲＡＭアレイ）９４とを含む。このメモリ９３およ
びメモリ９４との間のたとえば「コピーバック」のよう
なデータ転送を行なう場合この図７、図１１および図１
２に示す構成を用いれば、第１のラッチ９１と第２のラ
ッチ９２とを設けそれぞれのデータ転送経路を独立に設
定することが可能となり、ＤＲＡＭからなる大容量メモ
リ９３からＳＲＡＭからなる高速メモリ９４へデータを
転送しつつ逆方向のデータ転送をも行なうことができ
る。この場合、独立のデータ転送経路というのは、大容
量メモリ９３からラッチ９１へのデータ転送と高速メモ
リ９４からラッチ９２へのデータ転送とを独立して行な
うことができ、かつラッチ９１からＳＲＡＭからなる高
速メモリ９４へのデータ転送とラッチ９２からＤＲＡＭ
からなる大容量メモリ９３へのデータ転送を独立に並列
して行なうことができることを意味している。したがっ
てそれぞれのメモリ９３および９４内部でのデータ転送
が共通バスを介して行なわれていても何ら問題が生じる
ことはない。このように図１３に示すようにラッチ９１
とラッチ９２をオーバーラップさせたタイミングでまた
は両者を同時に活性化することにより高速でデータ転送
を行なうことができる。

【０１２２】図１４はこの発明の他の実施例である半導
体記憶装置のアレイのレイアウトを示す図である。図１
４に示すＣＤＲＡＭは４ＭビットのＤＲＡＭアレイと１
６ＫビットのＳＲＡＭアレイとを含む。すなわち、図１
４のＣＤＲＡＭは図１に示すＣＤＲＡＭを４面含む。図
１４において、ＣＤＲＡＭは、各々が１Ｍビットの容量
を備える４つのメモリマットＭＭ１，ＭＭ２，ＭＭ３お
よびＭＭ４を含む。ＤＲＡＭメモリマットＭＭ１〜ＭＭ
４の各々は、１０２４行（ワード線）５１２列（ビット
線対）のメモリセル配置を含む。ＤＲＡＭメモリマット
ＭＭ１〜ＭＭ４は、それぞれ、各々が１２８列（ビット
線対）×２５６行（ワード線）の構成を備える３２個の
メモリブロックＭＢに分割される。

【０１２３】１つのメモリマットＭＭにおいて、行方向
に４つのメモリブロックに分割され、列方向に８つのブ
ロックに分割される。この図１４に示すように、１Ｍビ
ットのメモリマットを図１に示すＤＲＡＭのような配置
と異なり列方向に８分割、行方向に４分割とするのは、
後に説明する矩形状のパッケージに収納するためであ
る。メモリブロックＭＢの各々の列方向の中央部にＤＲ
ＡＭ用のセンスアンプＤＳＡと列選択ゲートＣＳＧが各
ビット線対ＤＢＬに対応して配置される。メモリブロッ
クＭＢはセンスアンプＤＳＡと列選択ゲートＣＳＧを中
心として上側のメモリブロックＵＭＢと下側のメモリブ
ロックＬＭＢに分割される。動作時においては、この上
下のメモリブロックＵＭＢおよびＬＭＢのいずれか一方
がセンスアンプＤＳＡおよび列選択ゲートＣＳＧに接続
される。このセンスアンプＤＳＡおよび列選択ゲートＣ
ＳＧに上下メモリブロックＵＭＢおよびＬＭＢのいずれ
を接続するのかは、アドレスによって決定される。この
ような１つのメモリブロックＭＢを上下２つのメモリブ
ロックＵＭＢおよびＬＭＢに分割し、一方のみをセンス
アンプＤＳＡおよび列選択ゲートＣＳＧに接続する構成
はたとえば４Ｍビット以上のシェアドセンスアンプ構成
のＤＲＡＭにおいて通常用いられている。

【０１２４】１つのメモリマットＭＭは２つの活性化区
分ＡＳを含む。この活性化区分ＡＳにおいて１本のワー
ド線が選択される。すなわち、この図１４に示す構成に
おいては、図１に示す構成と異なり、１本のワード線が
２つに分割され、それぞれの活性化区分に振分けられ
る。したがって、１つのメモリマットＭＭにおいて１本
のワード線が選択されることは、各活性化区分ＡＳにお
いて１本のワード線が選択されることと等価である。

【０１２５】この半導体装置（ＣＤＲＡＭ）は、さら
に、４つのＤＲＡＭメモリマットＭＭ１〜ＭＭ４から１
本のワード線を選択するために、４つのＤＲＡＭロウデ
コーダＤＲＤ１，ＤＲＤ２，ＤＲＤ３およびＤＲＤ４を
備える。このＤＲＡＭロウデコーダＤＲＤ１〜ＤＲＤ４
は各メモリマットＭＭ１〜ＭＭ４から１本のワード線を
選択する。したがって、この図１４に示すＣＤＲＡＭに
おいては、一度に４本のワード線が選択される。ＤＲＡ
ＭロウデコーダＤＲＤ１はメモリマットＭＭ１およびＭ
Ｍ２の対応の活性化区分ＡＳから１行を選択する。ＤＲ
ＡＭロウデコーダＤＲＤ２はこのメモリマットＭＭ１お
よびＭＭ２の下側の活性化区分ＡＳから１行を選択す
る。ＤＲＡＭロウデコーダＤＲＤ３およびＤＲＤ４はＤ
ＲＡＭメモリマットＭＭ３およびＭＭ４の上側の活性化
区分ＡＳおよび下側の活性化区分ＡＳそれぞれから１行
を選択する。

【０１２６】ＣＤＲＡＭはさらに、ＤＲＡＭのメモリマ
ットＭＭ１〜ＭＭ４の各列ブロックから２列（ビット線
対）を選択するためのＤＲＡＭコラムデコーダＤＣＤを
含む。このＤＲＡＭコラムデコーダＤＣＤからの列選択
信号は図１に示すコラム選択線ＣＳＬへ伝達される。こ
のコラム選択線ＣＳＬは、上側の活性化区分ＡＳと下側
の活性化区分ＡＳとで共用されるように延在する。した
がって、この図１４に示す構成においてはＤＲＡＭコラ
ムデコーダＤＣＤからの列選択信号により、１つの列ブ
ロック（この図１４においては列方向に分割された８個
のメモリブロックＭＢからなるブロック）から４列を選
択する。

【０１２７】コラムデコーダＤＣＤにより選択された列
はそれぞれ対応のグローバルＩ／Ｏ線対ＧＩＯへ接続さ
れる。このグローバルＩ／Ｏ線対ＧＩＯは、１つの活性
化区分ＡＳにおける各列ブロックに２対ずつ列方向に延
在する。このグローバルＩ／Ｏ線対ＧＩＯと各列ブロッ
クにおけるローカルＩ／Ｏ線対ＬＩＯとの接続構成につ
いては後に詳述する。

【０１２８】図１４に示すＣＤＲＡＭはさらに、各々４
Ｋビットの容量を有するＳＲＡＭセルからなるＳＲＡＭ
アレイブロックＳＭＡ１〜ＳＭＡ４を含む。２つのＳＲ
ＡＭアレイブロックに共用されるように両者の中央部に
ＳＲＡＭ用のロウデコーダＳＲＤ１およびＳＲＤ２が設
けられる。ＳＲＡＭロウデコーダＳＲＤ１はＳＲＡＭア
レイブロックＳＭＡ１およびＳＭＡ３により共用され
る。ＳＲＡＭロウデコーダＳＲＤ２は、ＳＲＡＭアレイ
ブロックＳＭ２およびＳＭＡ４により共用される。この
ＳＲＡＭアレイブロックＳＭＡの構成の詳細は後に詳細
に説明する。

【０１２９】このＣＤＲＡＭは、データの入出力を４ビ
ット単位で行なうために、４つの入出力バッファ回路Ｉ
ＯＢ１、ＩＯＢ２、ＩＯＢ３およびＩＯＢ４を含む。こ
の入出力バッファ回路ＩＯＢ１〜ＩＯＢ４はそれぞれ共
通データバス（内部データバス）を介してＳＲＡＭのた
めのセンスアンプおよびコラムデコーダのブロックＳＣ
ＤＡへ接続される。この図１４に示す構成においては、
データの入出力はＳＲＡＭのためのセンスアンプおよび
コラムデコーダブロックＳＣＤＡを介して行なわれるよ
うに示されているが、これは双方向転送ゲートＢＴＧの
部分からデータの入出力を行なうように構成してもよ
い。

【０１３０】動作時においては、各活化性区分ＡＳにお
いて１本のワード線が選択される。この選択されたワー
ド線を含む行ブロックのみが活性化される。残りの行ブ
ロックはプリチャージ状態を維持する。この選択された
行ブロックにおいては、選択ワード線を含む小ブロック
ＵＭＢ（またはＬＭＢ）のみがＤＲＡＭ用センスアンプ
ＤＳＡおよび列選択ゲートＣＳＧに接続される、他方の
小メモリブロックＬＭＢ（またはＵＭＢ）はＤＲＡＭ用
センスアンプＤＳＡおよび列選択ゲートＣＳＧから切離
される。したがって、全体として１／８のビット線の活
性化（充放電）が行なわれる。このように分割動作する
ことにより、ビット線の充放電に伴う消費電力を低減す
ることができる。また、１つのメモリブロックＭＢを上
側のメモリブロックＵＭＢと下側のメモリブロックＬＭ
Ｂとに分割し、この中央部にセンスアンプＤＳＡを配置
することにより、ビット線の長さが短くなり、ビット線
容量Ｃｂとメモリキャパシタ容量Ｃｓとの比，Ｃｂ／Ｃ
ｓを小さくすることができ、十分な読出し電圧を高速で
得ることができる。

【０１３１】各活性化区分ＡＳにおいては行方向の４つ
の小ブロックＵＭＢ（またはＬＭＢ）におけるセンス動
作が行なわれる。各活性化区分ＡＳにおいてＤＲＡＭコ
ラムデコーダＤＣＤからの列選択信号により１つの列ブ
ロックにおいて２対のビット線が選択される。グローバ
ルＩ／Ｏ線対ＧＩＯは各活性化区分ＡＳの列ブロックに
対し共有されるように列方向に延在している。各活性化
区分ＡＳにおいて各列ブロックから２対のビット線が選
択され対応の２対のグローバルＩ／Ｏ線ＧＩＯに接続さ
れる。双方向転送ゲートＢＴＧへは４対のグローバルＩ
／Ｏ線対ＧＩＯが接続される。１つのメモリマットＭＭ
に対して４つの双方向転送ゲートＢＴＧが設けられる。
したがって、１つのメモリマットＭＭからは１６対のグ
ローバルＩ／Ｏ線ＧＩＯが対応のＳＲＡＭアレイのＳＲ
ＡＭビット線対ＳＢＬに接続されることができる。次
に、このグローバルＩ／Ｏ線のレイアウトについて説明
する。

【０１３２】図１５は１つのメモリマットに対するグロ
ーバルＩ／Ｏ線の配置を示す図である。図１５において
グローバルＩ／Ｏ線対ＧＩＯは上側活性化区分ＵＡＳに
対して設けられる上側グローバルＩ／Ｏ線対ＵＧＩＯ
と、下側活性化区分ＬＡＳに対して設けられる下側グロ
ーバルＩ／Ｏ線対ＬＧＩＯを含む。この上側グローバル
Ｉ／Ｏ線対ＵＧＩＯと下側グローバルＩ／Ｏ線対ＬＧＩ
Ｏは平行に配置される。下側グローバルＩ／Ｏ線対ＬＧ
ＩＯは上側の活性化区分ＵＡＳを通過するが、この上側
の活性化区分ＵＡＳ内のローカルＩ／Ｏ線対ＬＩＯとは
接続されない。グローバルＩ／Ｏ線対ＧＩＯとローカル
Ｉ／Ｏ線対ＬＩＯとはブロック選択スイッチであるＩＯ
ゲートＩＯＧを介して接続される。このＩＯゲートＩＯ
Ｇは、選択されたワード線を含む行ブロックに設けられ
たもののみがブロック選択信号φＢＡによりオン状態と
なり、対応のローカルＩ／Ｏ線対ＬＩＯと対応のグロー
バルＩ／Ｏ線対ＧＩＯとを接続する。

【０１３３】ローカルＩ／線対ＬＩＯは、ＤＲＡＭセン
スアンプＤＳＡおよび列選択ゲートＣＳＧがメモリブロ
ックＭＢの列方向の中央部に配置されているため、また
メモリブロックＭＢの列方向の中央部に行方向に沿って
配置される。

【０１３４】隣接列ブロック間には列方向にワード線シ
ャント領域ＷＳＲが設けられる。このワード線シャント
領域ＷＳＲは、比較的高抵抗のポリシリコンで形成され
るワード線と低抵抗のアルミニウム配線とのコンタクト
をとるための領域である。このワード線シャント領域に
ついて以下に簡単に説明する。

【０１３５】図１６は、ＤＲＡＭセルに含まれる選択ト
ランジスタＱ０（図２参照）部の断面構造を概略的に示
す図である。図１６において、選択トランジスタＱ０
は、半導体基板ＳＵＢの表面に形成された不純物領域Ｉ
ＰＲと、一方の不純物領域ＩＰＲに接続されるビット線
ＢＬと、この２つの不純物領域ＩＰＲの間の半導体基板
表面上に形成されるポリシリコン層ＰＬを含む。このポ
リシリコン層ＰＬにワード線駆動信号ＤＷＬ（信号線と
その上に伝達される信号と同一参照符号で示している）
が伝達されることにより、この不純物領域ＩＰＲ間の半
導体基板表面にチャネルが形成され、この選択トランジ
スタＱ０がオン状態となる。ポリシリコンは比較的高抵
抗である。ワード線ＤＷＬの抵抗が長くなれば、ポリシ
リコンの抵抗により信号遅延が生じる。ワード線ＤＷＬ
を低抵抗にするためにポリシリコン層ＰＬと平行に低抵
抗のアルミニウム配線ＡＬを設ける。アルミニウム配線
ＡＬとポリシリコン層ＰＬとを周期的に接続することに
より、このワード線ＤＷＬの抵抗を低下させる。アルミ
ニウム配線ＡＬはビット線ＢＬの上層に形成される。し
たがって、ポリシリコン層ＰＬとアルミニウム配線ＡＬ
とのコンタクトをとるための領域はこのビット線ＢＬ
（／ＢＬ）が存在しない領域、すなわちメモリセルが配
置されていない領域に設定する必要がある。このため、
列ブロック間にワード線シャント領域が設けられる。こ
の接続態様を図１７に示す。

【０１３６】図１７においてワード線となる比較的高抵
抗のポリシリコン層ＰＬと平行に低抵抗のアルミニウム
配線ＡＬが配設される。このアルミニウム配線ＡＬにワ
ード線駆動信号ＤＷＬが伝達される。アルミニウム配線
ＡＬとポリシリコン層ＰＬとはワード線シャント領域Ｗ
ＳＲにおいてコンタクト層ＣＮＴにより周期的に接続さ
れる。アルミニウム配線ＡＬとポリシリコン層ＰＬとコ
ンタクト領域ＣＮＴを介して周期的にコンタクトを形成
することにより実効的にこのポリシリコン層ＰＬの抵抗
を低下させることができる。これにより、１本のワード
線の長さが長くなったとしても、高速でワード線駆動信
号ＷＬをワード線終端にまで伝達することができる。

【０１３７】図１８にグローバルＩ／Ｏ線およびコラム
選択線ＣＳＬのレイアウトを概略的に示す。図１８にお
いては、２つのメモリブロックＭＢに対するこれらのレ
イアウトのみを示す。図１８において、グローバルＩ／
Ｏ線対ＧＩＯはワード線シャント領域ＷＳＲに配置され
る。ＤＲＡＭワード線ＤＷＬはこのグローバルＩ／Ｏ線
対ＧＩＯと直交する方向に配置される。この図１８にお
いては、アルミニウム配線ＡＬとポリシリコン層ＰＬと
は互いに平行に配置され、この平面図においては重なり
合うため同じワード線ＤＷＬとして示している。また、
ＤＲＡＭコラムデコーダからの列選択信号を伝達するコ
ラム選択線ＣＳＬはこのＤＲＡＭワード線ＤＷＬと直交
する方向に配置される。

【０１３８】このレイアウトにおいてはＤＲＡＭのビッ
ト線対ＤＢＬは示していないがこのコラム選択線ＣＳＬ
と平行に配設される。ＤＲＡＭワード線ＤＷＬに対する
アルミニウム配線ＡＬ（図１７参照）は第１層アルミニ
ウム配線により構成される。コラム選択線ＣＳＬは第２
層アルミニウム配線により構成される。グローバルＩ／
Ｏ線はコラム選択線ＣＳＬと同一層のアルミニウム配線
により形成される。このワード線シャント領域ＷＳＲに
グローバルＩ／Ｏ線対ＧＩＯを配設することにより、Ｄ
ＲＡＭアレイと双方向転送ゲートとを接続するためのＩ
／Ｏ線をローカルＩ／Ｏ線とグローバルＩ／Ｏ線と階層
構造としてもチップ面積の増大は生じることはない。

【０１３９】図１９は、図１４に示すＳＲＡＭアレイブ
ロックＳＭＡの構成を概略的に示す図である。図１９に
おいて、ＳＲＡＭアレイブロックＳＭＡは、１６対のビ
ット線対ＳＢＬと２５６本のＳＲＡＭワード線ＳＷＬを
含む。ＳＲＡＭビット線対ＳＢＬとＳＲＡＭワード線Ｓ
ＷＬとの交点にＳＲＡＭセルＳＭＣが配置される。図１
４に示すように、このＳＲＡＭアレイブロックＳＭＡ
を、長方形のチップレイアウトに対応させるためにＳＲ
ＡＭビット線対ＳＢＬはＤＲＡＭアレイの行方向に配置
され、かつＳＲＡＭワード線ＳＷＬがＤＲＡＭアレイの
列方向に配置される。このＳＲＡＭワード線ＳＷＬはＳ
ＲＡＭロウデコーダＳＲＤに接続される。

【０１４０】ＳＲＡＭビット線対ＳＢＬは双方向転送ゲ
ートＢＴＧを介してグローバルＩ／Ｏ線対ＧＩＯと接続
する必要がある。したがって、ＳＲＡＭビット線対ＳＢ
Ｌを図１９の下方向（または図１９の上方向：これはメ
モリアレイの配置により決定される）に設けられる双方
向転送ゲートＢＴＧへ接続される必要がある。このた
め、図１９に示す構成においては、ＳＲＡＭワード線Ｓ
ＷＬと平行にＳＲＡＭビット線取出し配線ＳＢＬＴが配
設される。ＳＲＡＭビット線取出し配線ＳＢＬＴはＳＲ
ＡＭアレイブロックＳＭＡのビット線対ＳＢＬと同数設
けられ、それぞれが対応のＳＲＡＭビット線対ＳＢＬに
接続される。このＳＲＡＭビット線取出し配線ＳＢＬＴ
は、ＳＲＡＭワード線ＳＷＬと同一層の配線層により構
成すれば、新たに別の製造工程で形成される追加の配線
層を設ける必要がなく容易にこのＳＲＡＭビット線取出
し配線ＳＢＬＴを実現することができる。

【０１４１】ＳＲＡＭロウデコーダＳＲＤは外部からの
ＳＲＡＭ用行アドレスをデコードしてこの２５６本のＳ
ＲＡＭワード線ＳＷＬのうちの１本を選択する。この選
択されたＳＲＡＭワード線ＳＷＬに接続される１６ビッ
トのＳＲＡＭセルＳＭＣがそれぞれ対応のＳＲＡＭビッ
ト線対ＳＢＬおよびＳＲＡＭビット線取出し配線ＳＢＬ
Ｔに接続される。データ転送時においては、このビット
線取出し配線ＳＢＬＴは双方向転送ゲートＢＴＧを介し
てグローバルＩ／Ｏ線対ＧＩＯと接続される。

【０１４２】この図１５および図１９に示すようなレイ
アウトを用いることにより図１４に示すように、ＤＲＡ
Ｍのアレイを図の上下に分割して配置し、上下のＤＲＡ
Ｍアレイブロックの間にＳＲＡＭアレイを集中的に配置
し、かつこの半導体記憶装置（チップ）中央部に設けら
れたＳＲＡＭアレイの近傍に入出力バッファ回路ＩＯＢ
１〜ＩＯＢ４を設ける構造を実現することができる。こ
のようなチップ中央部にＳＲＡＭアレイを集中的に配置
しかつこのチップ中央部近傍からデータの入出力を行な
う構造は、以下に示すようにＣＤＲＡＭに極めて適した
利点を与える。

【０１４３】ＣＤＲＡＭにおいて第１に要求されること
はキャッシュレジスタへの高速なアクセスである。キャ
ッシュレジスタとして機能するＳＲＡＭアレイを装置外
部とのデータの入出力を行なう入出力バッファに近接し
て配置することは、この間の信号配線長を短くすること
ができ、高速でデータの入出力を行なうことができ、高
速アクセスという要求を満すのに適している。

【０１４４】またＳＲＡＭアレイを集中的に中央部に配
置することにより、ＳＲＡＭセルを選択するためのアド
レス線を短くすることができる。アドレス線を短くすれ
ばこのアドレス線に付随する配線抵抗および寄生容量を
小さくすることができ、高速でＳＲＡＭセルを選択する
ことができ、キャッシュレジスタへの高速アクセスの実
現に適している。

【０１４５】図１４に示すアーキテクチャの場合、ＤＲ
ＡＭアレイとＳＲＡＭアレイとを結ぶための配線が長く
なり、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ
転送速度が低下するという懸念が生じるかもしれない。
しかしながら、このＤＲＡＭアレイとＳＲＡＭアレイと
の間でのデータ転送が行なわれるのはキャッシュミス
（ミスヒット）が発生した場合であり、この場合は、標
準ＤＲＡＭのアクセス速度程度で十分であり、あまりそ
の速度の高速化は要求されないため実用上何ら問題は生
じない。

【０１４６】図２０は、この発明によるＣＤＲＡＭを収
納するパッケージのピン配置の一例を示す図である。図
２０においては、図１４に示すような、４ＭビットＤＲ
ＡＭと１６ＫビットＳＲＡＭとを同一チップ上に集積し
たＣＤＲＡＭに対するピン配置が示される。このＣＤＲ
ＡＭはリードピッチ０．８ｍｍ、チップ長１８．４ｍ
ｍ、４４ピンの３００ｍｉｌ．ＴＳＯＰ（シン・スモー
ル・アウトライン・パッケージ）のタイプＩＩに収納さ
れる。このＣＤＲＡＭは、データの入出力方式として、
Ｄ／Ｑ分離およびマスクトライトの２種類を含む。Ｄ／
Ｑ分離は、書込みデータＤと出力データＱとを別々のピ
ンを介して入出力する方式である。マスクトライトは、
この書込みデータＤと出力読出しデータＱとを同一のピ
ン端子を介して出力し、かつ外部からデータの書込みを
マスクすることのできる動作モードである。

【０１４７】ＣＤＲＡＭへ効率的に電源電位を供給しか
つこの電源配線のレイアウトを容易にするために電源電
位ＶｃｃおよびＧｎｄに対しそれぞれ３ピン設けられ
る。すなわち、ピン番号１、ピン番号１１およびピン番
号３３のピンに対し外部からの電源電位Ｖｃｃが供給さ
れる。ピン番号１，１１，３３のピンへ与えられる電源
電位Ｖｃｃは図２に示した動作電源電位Ｖｃｃと同一の
電圧値であってもよく、またこのピン番号１，１１およ
び３３のピンへ与えられる外部電源電位Ｖｃｃを内部で
降圧して動作電源電位を供給する構成であってもよい。
接地電位Ｇｎｄはピン番号１２、２２および３４のピン
へ与えられる。

【０１４８】ピン番号６ないし８、１５ないし１７、２
８ないし３０および３７ないし３９のピンにＳＲＡＭの
ためのアドレスＡｃ０〜Ａｃ１１が与えられる。ＤＲＡ
Ｍ用のアドレスＡａ０〜Ａａ９は、ピン番号２，３、１
９ないし２１、２４ないし２６および４２，４３のピン
端子へ与えられる。ピン番号２および３のピンへはまた
後に説明する特殊モードを指定するためのコマンドアド
レスＡｒ０およびＡｒ１も与えられる。ピン番号４のピ
ン端子へキャッシュアクセス禁止を示すキャッシュ禁止
信号ＣＩ＃が与えられる。キャッシュ禁止信号ＣＩ＃が
“Ｌ”に設定されるとＳＲＡＭアレイへのアクセスは禁
止され、ＤＲＡＭアレイへの直接アクセス（アレイアク
セス）が可能になる。ピン番号５のピンへは、データ書
込みモードを示すライトイネーブル信号Ｗ＃が与えられ
る。ピン番号１８のピンへはこのチップが選択されたこ
とを示すチップセレクト信号Ｅ＃が与えられる。

【０１４９】ピン番号２３のピンへは特殊モードを指定
するためのコマンドレジスタ指示信号ＣＲ＃が与えられ
る。このコマンドレジスタ指示信号ＣＲ＃が“Ｌ”のと
きピン番号２および３のピンへ与えられるコマンドアド
レスＡｒ０およびＡｒ１が有効となり、特殊モードの設
定が行なわれる。

【０１５０】ピン番号２７のピンへはキャッシュヒット
を示すキャッシュヒット信号ＣＨ＃が与えられる。この
キャッシュヒット信号ＣＨ＃が“Ｌ”にあればキャッシ
ュ（ＳＲＡＭ）へアクセス可能てある。ピン番号４０の
ピンへは出力モードを示すアウトプットイネーブル信号
Ｇ＃が与えられる。ピン番号４１のピンへはクロック信
号Ｋが与えられる。ピン番号４４のピンへはＤＲＡＭア
レイのリフレッシュを指定するリフレッシュ指示信号Ｒ
ＥＦ＃が与えられる。このリフレッシュ指示信号ＲＥＦ
＃が“Ｌ”となるとそのサイクルにおいて内部でＤＲＡ
Ｍアレイのオートリフレッシュが行なわれる。

【０１５１】ピン番号９，１０，１３，１４，３１，３
２，３５および３６はＤ／Ｑ分離およびマスクトライト
の２種の動作モードに対応して、与えられるデータが異
なる。このＤ／Ｑ分離およびマスクトライトの動作モー
ドはコマンドレジスタ（後述する）により設定される。

【０１５２】マスクトライトモードにおいてはピン番号
１０，１３，３２，および３５のピンがデータ入出力を
共通に行なうための共通データ入出力端子として用いら
れる。ピン番号９，１４，３１，３５および３６のピン
へは、どの入出力ピンへ与えられたデータをマスクする
かを示すマスクトライト指示データＭ０，Ｍ１，Ｍ２お
よびＭ３がそれぞれ与えられる。

【０１５３】Ｄ／Ｑ分離モードにおいては、ピン番号
９，１４，３１および３６のピンが書込みデータＤ０，
Ｄ１，Ｄ２およびＤ３を入力するためのピンとして用い
られる。ピン番号１０，１３，３２および３５のピンが
読出しデータＱ０，Ｑ１，Ｑ２およびＱ３を出力するた
めのデータ出力ピンとして用いられる。

【０１５４】ＳＲＡＭアドレスＡｃ０〜Ａｃ１１はノン
マルチプレクスで行および列アドレスが同時に与えられ
る。ＤＲＡＭアドレス（アレイアドレス）Ａａ０〜Ａａ
９は行アドレスと列アドレスとがマルチプレクスして与
えられる。この図２０に示すピン配置において、標準Ｄ
ＲＡＭにおいて通常用いられているローアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳは用いられていない。本発明によるＣＤＲＡＭ
においては外部からのクロックＫの立上がりエッジに応
答して制御信号およびデータの入力が行なわれる。

【０１５５】図２１は、図２０に示すパッケージに収納
されるＣＤＲＡＭチップ内部の構成を示すブロック図で
ある。この図２１に示すブロック配置は、ＣＤＲＡＭの
内部構成を機能的に示すためだけのものであり、実際の
レイアウトとは一致していないことに注意されたい。

【０１５６】図２１において、ＣＤＲＡＭは、ＤＲＡＭ
１００と、ＳＲＡＭ２００とを含む。ＤＲＡＭ１００
は、４ＭビットのＤＲＡＭアレイ１０１と、与えられた
ＤＲＡＭ用内部行アドレスをデコードし、このＤＲＡＭ
アレイ１０１から４行を選択するＤＲＡＭロウデコーダ
ブロック１０２と、与えられたＤＲＡＭ用内部列アドレ
スをデコードし、通常動作モード（アレイアクセス）時
にはこの選択された４行からそれぞれ１列ずつを選択す
るＤＲＡＭコラムデコーダブロック１０３と、選択され
た行に接続されるメモリセルのデータを検知し増幅する
ＤＲＡＭセンスアンプＤＳＡと、ブロック１０３からの
列選択信号に応答してデータ転送モード時においてこの
ＤＲＡＭアレイ１０１の１６ビットを選択しかつアレイ
アクセスモード時においては４ビットのメモリセルを選
択する選択ゲートＳＧとからなるブロック１０４を含
む。

【０１５７】ＳＲＡＭ２００は、１６Ｋビットの容量を
有するＳＲＡＭアレイ２０１と、ＳＲＡＭ用内部行アド
レスをデコードし、このＳＲＡＭアレイ２０１から４行
を選択するＳＲＡＭロウデコーダブロック２０２と、Ｓ
ＲＡＭ用内部列アドレスをデコードし、選択された４行
それぞれから１ビットを選択して内部データバス２５０
へ接続し、かつデータ読出し時においてはこの選択され
たＳＲＡＭセルの情報を検知し増幅するＳＲＡＭコラム
デコーダおよびＳＲＡＭセンスアンプからなるコラムデ
コーダ／センスアンプブロック２０３を含む。ＤＲＡＭ
１００とＳＲＡＭ２００との間に双方向転送ゲート回路
２１０が設けられる。図２１において、図１４に示す配
置のようにコラムデコーダ／センスアンプブロック２０
３の出力（入力）にゲート回路２１０が接続される構成
であってもよい。ただ図２１においては、アレイアクセ
スモードのとき、ＤＲＡＭ１００へのデータの入出力が
共通データバス２５１を介して行なわれるため、この共
通データバス２５１が双方向転送ゲート回路２１０に結
合されるように示される。共通データバス２５１は図
７，８に示した書込みデータバス線ＤＢＷ，＊ＤＢＷを
含む。

【０１５８】この発明によるＣＤＲＡＭはさらに、外部
から与えられる制御信号Ｇ＃、Ｗ＃、Ｅ＃、ＣＨ＃、Ｃ
Ｉ＃、ＲＥＦ＃、およびＣＲ＃を受けて内部制御信号
Ｇ、Ｗ、Ｅ、ＣＨ、ＣＩ、ＲＥＦおよびＣＲを発生する
制御クロックバッファ２５０と、ＤＲＡＭ用の内部アド
レスｉｎｔ−ＡａおよびＳＲＡＭ用の内部アドレスｉｎ
ｔ−Ａｃを発生するアドレスバッファ２５２と、外部か
ら与えられるクロック信号Ｋをバッファ処理するクロッ
クバッファ２５４を含む。制御クロックバッファ２５０
は、クロックバッファ２５４からの内部クロックの立上
がりに応答して与えられた制御信号を取込み内部制御信
号を発生する。このクロックバッファ２５４の出力はま
たアドレスバッファ２５２へも与えられる。アドレスバ
ッファ２５２は、このクロックバッファ２５４からのク
ロックＫの立上がりエッジで内部チップイネーブル信号
Ｅが活性状態のときに与えられた外部アドレスＡａおよ
びＡｃを取込み内部アドレスｉｎｔ−Ａａおよびｉｎｔ
−Ａｃを発生する。

【０１５９】この発明によるＣＤＲＡＭはさらに、内部
リフレッシュ指示信号ＲＥＦに応答して活性化されＤＲ
ＡＭアレイのリフレッシュアドレスを発生するカウンタ
回路２９３と、内部リフレッシュ指示信号ＲＥＦに応答
して駆動されるリフレッシュ制御回路２９２からの切換
信号ＭＵＸにより、このカウンタ回路２５６からのリフ
レッシュアドレスとアドレスバッファ２５２からの内部
行アドレスのいずれか一方をＤＲＡＭロウデコーダブロ
ック１０２へ与えるアドレスマルチプレクス回路２５８
を含む。リフレッシュ制御回路２９２はオートリフレッ
シュモード検出回路２９１からのリフレッシュ要求によ
り駆動される。このリフレッシュ動作については後に説
明する。

【０１６０】ＣＤＲＡＭはさらに、各内部制御信号Ｅ，
ＣＨ，ＣＩおよびＲＥＦに応答してＤＲＡＭ１００を駆
動するための各種制御信号を発生するＤＲＡＭアレイ駆
動回路２６０と、内部制御信号Ｅ，ＣＨおよびＣＩに応
答して双方向転送ゲート制御回路２１０の転送動作を制
御する信号を発生する転送ゲート制御回路２６２と、内
部チップセレクト信号Ｅに応答してＳＲＡＭ２００を駆
動するための各種制御信号を発生するＳＲＡＭアレイ駆
動回路２６４を含む。

【０１６１】この発明によるＣＤＲＡＭはさらに、内部
制御信号ＣＲに応答して活性化されて外部からのライト
イネーブル信号Ｗ＃とコマンドアドレスＡｒ（Ａｒ０お
よびＡｒ１）に応答してこのＣＤＲＡＭの動作モードを
指定するためのコマンドＣＭを発生するコマンドレジス
タ２７０と、内部制御信号Ｇ，Ｅ，ＣＨ，ＣＩおよびＷ
と特殊モードコマンドＣＭに従ってデータの入出力を制
御するデータ入出力制御回路２７２と、データ入出力制
御回路２７２の制御の下に、共通データバス２５１と装
置外部との間でのデータの入出力を行なうための入出力
バッファと出力レジスタとからなる入出力回路２７４を
含む。入出力回路２７４に出力レジスタが設けられてい
るのは、このＣＤＲＡＭの特殊モードであるラッチ出力
モードおよびレジスタ出力モードを実現するためであ
る。データ入出力制御回路２７２は、特殊モードコマン
ドＣＭが指定するモードに従ってデータの入出力タイミ
ングの設定のみならずデータの入出力態様を設定する。
図２１においては、マスクトライトモード時におけるデ
ータ入出力ピンの態様が一例として示される。

【０１６２】図２２は、図２１に示す半導体記憶装置の
他のレイアウトを示す図である。この図２２に示す構成
においては内部データ伝達線２５１はＳＲＡＭコラムデ
コーダ２２によりＳＲＡＭビット線対ＳＢＬに接続され
る。また内部データ伝達線２５１へはＤＲＡＭコラムデ
コーダ１５からの列選択信号により双方向転送ゲート回
路３を介して伝達されたＤＲＡＭアレイ１の選択列のデ
ータがさらに選択されて接続される。この構成の場合、
ＳＲＡＭのローデコーダ２１およびコラムデコーダ２２
へ与えられる内部アドレスｉｎｔ−Ａｃと、ＤＲＡＭの
ローデコーダ１４およびコラムデコーダ１５へ与えられ
る内部アドレスｉｎｔ−Ａａとはそれぞれ独立の経路を
介して与えられる。したがって、この構成により、ＳＲ
ＡＭアレイ２およびＤＲＡＭアレイ１のメモリセルをそ
れぞれ独立にアドレス指定することが可能となる。

【０１６３】図２１に示す構成において双方向転送ゲー
ト回路３とＳＲＡＭアレイ２との間にＳＲＡＭコラムデ
コーダ２２が設けられているが、このＳＲＡＭコラムデ
コーダ２２は双方向転送ゲート回路３とＤＲＡＭアレイ
１との間に設けられる構成であってもよい。また、ＤＲ
ＡＭアレイ１のＩ／Ｏ線対１６ａ，１６ｂからＤＲＡＭ
コラムデコーダ１５出力により選択して内部共通データ
バス２５１へ接続しかつＳＲＡＭコラムデコーダ２２に
よりＳＲＡＭビット線対ＳＢＬを内部データ伝達線２５
１へ接続する構成であってもよい。

【０１６４】図２３は、図２１に示す双方向転送ゲート
回路２１０と内部共通データ線２５１との接続態様の一
例を示す図である。図２３において、ＳＲＡＭ入出力ゲ
ート３０１は、ＳＲＡＭセンスアンプＳＳＡと、ＳＲＡ
Ｍアレイへのデータ書込み時に活性化され、内部データ
線２５１ａ上のデータを対応のＳＲＡＭビット線対ＳＢ
Ｌ上へ伝達するための書込み回路ＷＲＩを含む。ＳＲＡ
Ｍビット線対ＳＢＬはＳＲＡＭセンスアンプＳＳＡを介
してＳＲＡＭ列選択ゲート３０２を介して内部データ線
２５１ａに接続される。ＳＲＡＭ選択ゲート３０２へは
それぞれＳＲＡＭコラムデコーダブロック２０３からの
ＳＲＡＭ列選択信号ＳＹＬが与えられる。それにより、
１対のＳＲＡＭ列ビット線対ＳＢＬのみが内部データ線
２５１ａに接続される。ここで、図２１に示す内部デー
タ線２５１は４ビットのデータを転送しており、このう
ちの１ビットに対する内部データ線のみが図２３におい
て示される。

【０１６５】図２３において、このＣＤＲＡＭはさらに
アレイアクセスを可能とするために、キャッシュ禁止信
号ＣＩとＤＲＡＭ列選択信号ＤＹとの論理積信号に応答
してグローバルＩ／Ｏ線対ＧＩＯを内部データ線２５１
ａへ接続するアクセス切換え回路３１０を含む。このア
クセス切換え回路３１０と双方向転送ゲートＢＴＧと
は、転送ゲート回路ブロック３０５に含まれる。

【０１６６】このＤＲＡＭの列選択信号ＤＹｉは、たと
えば列アドレスの下位４ビットをデコードして発生され
る。すなわち、グローバルＩ／Ｏ線対ＧＩＯは１つのＤ
ＲＡＭメモリマット（容量１Ｍビット）に対して１６対
設けられている。アレイアクセスの場合には、このうち
の１対のみを選択する必要がある。そのため、下位４ビ
ットのＤＲＡＭ用の列アドレスをデコードして列選択信
号ＤＹｉが発生される。このアクセス切換え回路３１０
は、単にグローバルＩ／Ｏ線対ＧＩＯを内部データ線２
５１ａへ接続するだけであり、双方向転送ゲートＢＴＧ
内においてそれぞれ対応の信号線への接続が行なわれて
いる。なお、アレイアクセスを実現する場合このような
アクセス切換え回路３１０を設けることなく、ＳＲＡＭ
センスアンプＳＳＡを介して内部データ線２５１ａへグ
ローバルＩ／Ｏ線対ＧＩＯを接続する構成であってもよ
い。このとき、ＳＲＡＭ選択ゲート３０２へ与えられる
列選択信号はＤＲＡＭへ与えられる列アドレスによる選
択信号となる。これは、信号ＣＩにより列選択信号をマ
ルチプレクスする回路により実現できる。このマルチプ
レクス回路は、信号ＣＩが活性状態のときＤＲＡＭ用の
列選択信号をＳＲＡＭ選択ゲートへ与える。

【０１６７】なお、ＳＲＡＭにおいては各ＳＲＡＭビッ
ト線対ＳＢＬに対してそれぞれＳＲＡＭセンスアンプＳ
ＳＡが設けられているが、これは通常のＳＲＡＭのよう
に１つのブロックのＳＲＡＭビット線対に対し１個のＳ
ＲＡＭセンスアンプのみを設ける構成であってもよい。
ただ、このようにＳＲＡＭビット線対ＳＢＬそれぞれに
対してＳＲＡＭセンスアンプを設ければ、より確実かつ
高速にデータの出力を行なうことができる。また、ＳＲ
ＡＭセンスアンプＳＳＡが、ＤＲＡＭセンスアンプと同
様の構成を有していれば、書込回路ＷＲＩは設ける必要
はない。

【０１６８】また、転送ゲート回路ブロック３０５は、
図７，図８，図１１および図１２に示す転送ゲート回路
を用いてもよい。

【０１６９】図２４は入出力回路２７４におけるＤ／Ｑ
分離を実現するための構成を示す図である。図２４にお
いて、入出力回路２７４は、内部アウトプットイネーブ
ル信号Ｇに応答して活性化され、内部データ線２５１ａ
上のデータから出力データＱを生成する出力バッファ３
２０と、内部書込み指示信号Ｗに応答して活性化され、
外部書込みデータＤから内部書込みデータを生成して内
部データ線２５１ａ上へ伝達する入力バッファ３２２
と、コマンドレジスタ２７０（図２１参照）からのＤ／
Ｑ分離指示ビットＣＭａに応答して出力バッファ３２０
の出力と入力バッファ３２２の入力とを短絡するスイッ
チ回路３２４を含む。このＤ／Ｑ分離指示ビットＣＭａ
は、コマンドレジスタ２７０から発生される特殊モード
指定コマンドＣＭに含まれる。このスイッチ回路３２４
が導通状態となればデータの入出力は同一のピンを介し
て行なわれる。スイッチ回路３２４がオフ状態となれば
データの入出力が別々のピンを介して行なわれる。な
お、この図２４においても、１ビットのデータの入出力
に関する構成のみが代表的に示されている。

【０１７０】図２５はデータ入出力回路と他の接続構成
を示す図である。図２５において、出力バッファ回路３
２０は、ＳＲＡＭセンスアンプまたはＤＲＡＭアレイの
選択されたメモリセルデータを受けて外部出力ピンＱへ
伝達する。第１の入力バッファ回路３２２ａは外部ピン
端子Ｑに接続され、第２の入力バッファ回路３２２ｂは
外部データ入力ピン端子Ｄに接続される。この第１およ
び第２の入力バッファ回路３２２ａおよび３２２ｂの出
力は、ＯＲ回路３２２ｃを介して内部データバスＤＢ
Ｗ，＊ＤＢＷ（２５１ａ）へ伝達される。この第１およ
び第２の入力バッファ回路３２２ａ，３２２ｂのイネー
ブル／ディスエーブルはコマンドレジスタ（図２１参
照）からの指示ビットＣＭに応答して行なわれる。コマ
ンドレジスタがＤ／Ｑ分離モードを指示している場合に
は、第１の入力バッファ回路３２２ａがディスエーブル
状態とされ、入力バッファ回路３２２ｂがイネーブル状
態とされる。指示ビットＣＭがＤ／Ｑ共通のマスクトラ
イトモードを示している場合には、第１の入力バッファ
回路３２２ａがイネーブル状態とされ第２の入力バッフ
ァ回路３２２ｂがディスエーブル状態とされる。

【０１７１】なお、図２５に示す構成においては、出力
バッファ回路３２０へはＳＲＡＭセンスアンプからのデ
ータが伝達されているが、これはＤＲＡＭアレイの選択
されたメモリセルのデータが、ＳＲＡＭアレイの列線を
介してさらにＳＲＡＭのセンスアンプを介して内部デー
タバスへ伝達される場合を示しているからである。すな
わち、図２３の構成における、ゲート３１０が設けられ
ていない構成において、ゲート３０２へ与えられる列選
択信号ＳＹＬｉ，ＳＹＬｊがＤＲＡＭコラムデコーダ出
力ＤＹｉ，ＤＹｊと共有されている場合が一例として示
される。この構成については後に説明する。

【０１７２】図２６は入出力回路のさらに他の構成を示
す図である。図２６において、出力バッファ回路３２０
と入力バッファ回路３２２との間に、指示ビットＣＭａ
に応答してオン状態となるトランジスタ３２４ａが設け
られ、入力バッファ回路３２２とデータ入力ピン端子Ｄ
との間に相補指示ビット／ＣＭａに応答してオン状態と
なるトランジスタゲート３２４ｂが設けられる。この構
成の場合、指示ビットＣＭａがＤ／Ｑ分離モードを示し
ている場合には、トランジスタゲート３２４ａがオフ状
態、トランジスタゲート３２４ｂがオン状態となる。逆
にＤ／Ｑ共有のマスクトライトモードを示している場合
にはトランジスタゲート３２４ａがオン状態、トランジ
スタゲート３２４ｂがオフ状態となる。

【０１７３】この構成により、入力バッファ回路３２２
を選択的にデータ出力ピン端子Ｑまたはデータ入力ピン
端子Ｄへ接続することができ、Ｄ／Ｑ分離モードおよび
Ｄ／Ｑ共有モードを設定することができる。

【０１７４】図２７は、ＤＲＡＭとＳＲＡＭへのアドレ
スの接続態様の一例を示す図である。この図２７に示す
構成においては、ＤＲＡＭアレイへのアクセスは、ＳＲ
ＡＭアレイへのビット線対ＳＢＬまたは双方向転送ゲー
ト回路を介して行なわれる。この構成の場合、ＳＲＡＭ
コラムデコーダ２２からの列選択信号ＣＤは、ＤＲＡＭ
アレイの列選択信号とＳＲＡＭアレイの列選択信号とで
共有される構成となる。図２７において、ＤＲＡＭアド
レスバッファ２５２ａは、外部からのＤＲＡＭ用アドレ
スＡａ０〜Ａａ９を受け、内部アドレスｉｎｔ．Ａａを
発生する。ＤＲＡＭローデコーダ１４は、この内部アド
レスｉｎｔ．Ａａのうち内部行アドレスをデコードし、
ＤＲＡＭアレイからワード線を選択するワード線駆動信
号ＤＷＬを発生する。ＤＲＡＭコラムデコーダ１５は、
ＤＲＡＭアドレスバッファ２５２ａからの内部列アドレ
スの一部を受け、ＤＲＡＭアレイから列選択線を選択す
る信号ＣＳＬを発生する。このＤＲＡＭアドレスバッフ
ァ２５２ａからの内部列アドレスの残りの一部は、バッ
ファ２９へ与えられる。バッファ２９は、ＳＲＡＭバッ
ファ２５２ｂからの内部列アドレスを受けてＳＲＡＭコ
ラムデコーダ２２へ伝達する。後に詳細に説明するが、
ＤＲＡＭアレイへのアクセス時においては、ＳＲＡＭバ
ッファ２５２ｂからは内部列アドレスが発生されない。
この場合、バッファ２９はＤＲＡＭアドレスバッファ２
５２ａからの内部列アドレスを受けてＳＲＡＭコラムデ
コーダ２２へ伝達する。

【０１７５】ＳＲＡＭローデコーダ２１は、ＳＲＡＭバ
ッファ２５２ｂからの内部行アドレスを受け、ＳＲＡＭ
アレイから１行を選択するＳＲＡＭワード線駆動信号Ｓ
ＷＬを発生する。この図２７に示す構成に従えば、先に
図７および図８に示した双方向転送ゲート回路へ与えら
れるコラムデコーダ出力ＣＤはＳＲＡＭデコーダ出力と
なる。また、この図２７に示す構成に従えば、図２３に
示すデータ入出力の構成においては、列選択信号ＤＹ
ｉ，ＤＹｊとＳＲＡＭ列選択信号ＳＹＬｉ，ＳＹＬｊと
は等価なものとなる。

【０１７６】図２８は、アドレス入出力部の他の構成例
を示す図である。図２８に示す構成においては、図２７
に示すバッファ２９に代えてキャッシュヒット指示信号
ＣＨとＤＲＡＭアレイアクセス指示信号ＣＩとに応答し
てＤＲＡＭアドレスバッファ２５２ａからの内部列アド
レスとＳＲＡＭアドレスバッファ２５２ｂからの内部列
アドレスのいずれか一方を通過させるマルチプレクサ３
０が設けられる。キャッシュ信号ＣＨおよびＤＲＡＭア
レイアクセス指示信号ＣＩは後に詳細に説明するが、キ
ャッシュヒット指示信号ＣＨが発生された場合、ＳＲＡ
Ｍアレイへのアクセスが許可され、ＤＲＡＭへのアクセ
スによるデータの書込み／読出しが禁止される。ＤＲＡ
Ｍアレイアクセス指示信号ＣＩが発生された場合、ＤＲ
ＡＭアレイのメモリセルへのアクセスによるデータの書
込み／読出しが許可される。したがってマルチプレクサ
３０は、信号ＣＨが発生された場合、ＳＲＡＭアドレス
バッファ２５２ｂからの内部列アドレスを選択してＳＲ
ＡＭコラムデコーダ２２へ伝達する。またマルチプレク
サ３０は、ＤＲＡＭアレイアクセス指示信号ＣＩが発生
された場合、ＤＲＡＭアドレスバッファ２５２ａからの
内部列アドレスを選択してＳＲＡＭコラムデコーダ２２
へ伝達する。この図２８に示す構成においても、ＳＲＡ
Ｍコラムデコーダ２２はＤＲＡＭアレイの列選択とＳＲ
ＡＭアレイの列選択との両者に用いられる構成となる。

【０１７７】この図２７および図２８に示すアドレスの
振分ける構成は単なる一例であり、それぞれ独立にＤＲ
ＡＭアレイの内部列アドレスのデコードおよびＳＲＡＭ
アレイの内部列アドレスのデコードが行なわれる構成で
あってもよい。

【０１７８】図２９は、内部データ伝達線対とＳＲＡＭ
アレイとの接続形態の他の構成例を示す図である。図２
３に示す構成においては、ＳＲＡＭセンスアンプＳＳＡ
が各ＳＲＡＭビット線対ＳＢＬに対して設けられてい
る。この図２９に示す構成においてはＳＲＡＭセンスア
ンプＳＳＡは複数のＳＲＡＭビット線対ＳＢＬ，＊ＳＢ
Ｌに対して１個設けられる。各ＳＲＡＭビット線対ＳＢ
Ｌ，＊ＳＢＬに対しては選択ゲート回路３０２が設けら
れる。この選択ゲート回路３０２へ列選択信号ＣＤが与
えられる。この列選択信号ＣＤは図２７および２８に示
すＳＲＡＭコラムデコーダからの列選択信号が与えられ
る。内部データ線対は書込みデータを伝達するための内
部書込みデータ線２５１ａ′と読出しデータを出力バッ
ファ回路へ伝達するための読出しデータ伝達線２５１
ｂ′を含む。この内部書込みデータ伝達線２５１ａ′は
相補データ線対ＤＢＷ，＊ＤＢＷを含む。この内部デー
タ線ＤＢＷ，＊ＤＢＷには入力バッファ回路からの相補
なデータが伝達される。この内部書込みデータ線２５１
ａ′は書込み回路３０３へ接続される。書込み回路３０
３は、交差接続されたｎチャネルＭＯＳトランジスタＴ
３０１，Ｔ３０２，Ｔ３０３，Ｔ３０４を含む。トラン
ジスタＴ３０２およびＴ３０３のゲートが内部データ線
ＤＢＷに接続される。トランジスタＴ３０１およびＴ３
０４のゲートが内部データ線＊ＤＢＷに接続される。書
込み回路３０３からの相補書込みデータがデータ線ＤＢ
Ｗａ，＊ＤＢＷを介して各選択ゲート回路３０２へ伝達
される。トランジスタＴ３０１およびＴ３０２はオン状
態のとき電源電位Ｖｃｃを伝達する。トランジスタＴ３
０３およびＴ３０４はオン状態のとき接地電位Ｖｓｓを
伝達する。たとえば、内部データ線ＤＢＷに“Ｈ”のデ
ータが伝達された場合を考える。このとき内部データ線
＊ＤＢＷには“Ｌ”のデータが伝達される。このときト
ランジスタＴ３０２およびＴ３０３がオン状態となる。
したがって、書込み回路３０３からはトランジスタＴ３
０２を介して“Ｈ”のデータが内部データ線ＤＢＷａへ
伝達され、他方の内部データ線＊ＤＢＷａへはトランジ
スタＴ３０３を介して“Ｌ”のデータが伝達される。

【０１７９】データ読出し時においては、入力バッファ
回路からこの内部書込みデータ線ＤＢＷ，＊ＤＢＷへと
もに“Ｌ”のデータが伝達されることにより、書込み回
路３０３の出力はハイインピーダンス状態となる。この
とき、センスアンプＳＳＡが活性化され、選択された選
択ゲート回路３０２を介して内部データ線ＤＢＷａ，＊
ＤＢＷａへ伝達されたデータがセンスアンプＳＳＡで増
幅された後出力バッファ回路へ内部読出しデータ伝達線
２５１ｂ′を介して伝達される。

【０１８０】この図２９に示すように、内部データ線２
５１として書込みデータ伝達線２５１ａ′と読出しデー
タ伝達線２５１ｂ′とを別々に設けることにより、デー
タ書込み／読出しを共通の内部データバスを介して行な
う構成に比べて、入出力回路のレイアウトの設計が容易
となる。

【０１８１】ＤＲＡＭアレイは、ダイナミック型メモリ
セルを構成要素としており、周期的または所定の期間内
でその記憶データをリフレッシュする必要がある。次に
このキャッシュ内蔵半導体記憶装置のリフレッシュ動作
について説明する。

【０１８２】図２１を参照して、外部からリフレッシュ
指示信号ＲＥＦ＃が与えられる。この半導体記憶装置は
外部からのリフレッシュ指示信号ＲＥＦ＃が内部クロッ
クＫの立上がり時点で“Ｌ”の活性状態と設定された場
合に内部で自動的にリフレッシュを行なう。

【０１８３】図２１において、リフレッシュを行なうた
めの回路構成は、制御クロックバッファ２５０からの内
部リフレッシュ指示信号ＲＥＦに応答して、オートリフ
レッシュが指定されたことを検出するオートリフレッシ
ュモード検出回路２９１と、このオートリフレッシュモ
ード検出回路２９１からのリフレッシュ要求に応答して
各種制御信号を発生してカウンタ２９３およびマルチプ
レクサ回路２５８へ与えるリフレッシュ制御回路２９２
を含む。カウンタ回路２９３は、リフレッシュ制御回路
２９２からのリフレッシュ指示信号に応答してそこに格
納されているカウント値をリフレッシュされるべき行を
示すリフレッシュ行アドレスとしてマルチプレクサ回路
２５８へ与える。マルチプレクサ回路２５８は、リフレ
ッシュ制御回路２９２からの切換制御信号ＭＵＸに応答
してカウンタ回路２９３からのリフレッシュ行アドレス
を選択してＤＲＡＭローデコーダ１０２へ与える。この
内部リフレッシュ指示信号ＲＥＦはまたＤＲＡＭアレイ
駆動回路２６０へも与えられる。ＤＲＡＭアレイ駆動回
路２５０は内部リフレッシュ指示信号ＲＥＦが与えられ
たとき活性状態となり、ＤＲＡＭアレイ１０１における
行選択に関連する動作を実行する。

【０１８４】リフレッシュ制御回路２９２は、リフレッ
シュ指示信号ＲＥＦが与えられるたびごとにリフレッシ
ュ完了時にカウンタ回路２９３のカウント値を１増分す
る。またリフレッシュ制御回路２９２は、リフレッシュ
完了時には切換制御信号ＭＵＸを不活性状態とし、マル
チプレクサ回路２５８は、これによりアドレスバッファ
回路２５２からの内部ＤＲＡＭ用の内部アドレスｉｎｔ
−Ａａを選択してＤＲＡＭローデコーダ１０２へ伝達す
る。

【０１８５】図３０は転送ゲート制御回路２６２を機能
的に示す図である。転送ゲート制御回路２６２は、内部
制御信号Ｅ，ＣＩ，ＷおよびＣＨに応答して双方向転送
ゲート回路２１０（３，ＢＴＧ）の転送動作を制御する
信号φＴＤＳおよびφＴＳＤを発生する。この転送ゲー
ト制御回路２６２は、キャッシュヒット信号ＣＨが活性
状態の場合、転送制御信号φＴＤＳおよびφＴＳＤを発
生しないが、アレイアクセス指示（キャッシュ禁止）信
号ＣＩが活性状態となると、そのときのライトイネーブ
ル信号Ｗの状態に応じて制御信号φＴＤＳ，φＴＳＤを
順次発生する。このとき、転送ゲート制御回路２６２
へ、内部リフレッシュ指示信号ＲＥＦが与えられ、この
内部リフレッシュ指示信号ＲＥＦが与えられたとき、転
送ゲート制御回路２６２は不活性状態とされる構成であ
ってもよい。しかしながら、外部からリフレッシュ指示
信号ＲＥＦ＃が与えられるため、そのとき、アレイアク
セス指示信号ＣＩが発生されないように外部仕様で設定
しておけば、転送ゲート制御回路２６２は、リフレッシ
ュ指示信号ＲＥＦを特に受ける必要はない。しかしなが
ら、ＤＲＡＭアレイにおけるリフレッシュが実行されて
いる場合には確実にＳＲＡＭアレイとＤＲＡＭアレイと
電気的に分離する必要があり、内部リフレッシュ指示信
号ＲＥＦに応答して転送ゲート制御回路２６２がディス
エーブル状態とされる構成を設けておけば、リフレッシ
ュ動作時において、ＳＲＡＭアレイとＤＲＡＭアレイと
は確実に電気的に分離されることになり、ＳＲＡＭアレ
イへ外部からアクセスすることが可能となる。

【０１８６】このような転送ゲート制御回路２６２の構
成としては、キャッシュヒット信号ＣＨおよびリフレッ
シュ指示信号ＲＥＦのいずれか一方が活性状態となった
ときには転送ゲート制御回路２６２をディスエーブル状
態とする構成を設ければよい。より好ましくは、このチ
ップイネーブル信号Ｅが不活性状態にあるか、またはキ
ャッシュヒット信号ＣＨおよびリフレッシュ指示信号Ｒ
Ｆのいずれかが活性状態にあるときに選択ゲート制御回
路２６２がディスエーブル状態とされるゲート回路を設
ければよい。それ以外の場合には、制御信号ＣＩおよび
Ｗに従って所定のタイミングで転送制御信号φＴＤＳお
よびφＴＳＤが発生される。

【０１８７】図３１は、図２１に示すＤＲＡＭアレイ駆
動回路２６０の機能的構成を示す図である。ＤＲＡＭア
レイ駆動回路２６０は、ＤＲＡＭアレイの行選択に関連
する回路を駆動する行選択系駆動回路２６０ａとＤＲＡ
Ｍアレイ１の列選択に関連する回路を駆動する列選択系
駆動回路２６０ｂを含む。行選択系駆動回路２６０ａ
は、内部制御信号Ｅ，ＣＨ，ＣＩおよびＲＥＦに応答し
て各種制御信号φＥＱ、／φＳＡＰＥ、φＳＡＮＥ、お
よびＤＷＬをそれぞれ所定のタイミングで発生する。列
選択系駆動回路２６０ｂは、制御信号Ｅ，ＣＨ，ＣＩお
よびＲＥＦに応答して所定のタイミングでＤＲＡＭコラ
ムデコーダ１５を駆動するための信号ＣＤＡを発生す
る。この列選択系駆動回路２６０ｂは、行選択系駆動回
路２６０ａが活性状態となったときにリフレッシュ指示
信号ＲＥＦが不活性状態にあれば、所定のタイミングで
コラムデコーダ活性化信号ＣＤＡを発生する。列選択系
駆動回路２６０ｂは、リフレッシュ指示信号ＲＥＦが活
性状態となった場合にはディスエーブル状態とされる。
これによりＤＲＡＭにおける列選択動作が禁止される。

【０１８８】この構成により、リフレッシュ指示信号Ｒ
ＥＦが活性状態となったとき、ＤＲＡＭアレイにおける
リフレッシュ動作をＳＲＡＭアレイの動作と独立して実
行することができる。

【０１８９】またこの図２１に示すオートリフレッシュ
モード検出回路２９１、リフレッシュ制御回路２９２お
よびカウンタ回路２９３はリフレッシュ指示信号ＲＥＦ
に応答して動作しており、コマンドレジスタ２７０とは
その動作が独立である。このため、コマンドレジスタ２
７０へのコマンドモード設定と並行してＤＲＡＭアレイ
１０１のリフレッシュを行なうことができる。すなわ
ち、コマンドレジスタ２７０は、コマンドデータＣＭを
発生してデータ入出力制御回路２７２および入出力バッ
ファ＋出力レジスタブロック２７４へ与えるだけであ
り、その保持データはＤＲＡＭアレイ１０１におけるメ
モリセル選択動作に対し何ら影響を及ぼさないからであ
る。

【０１９０】このとき、コマンドレジスタ２７０へのデ
ータ設定は、後にタイミング図を用いて詳細に説明する
ように、外部クロック信号Ｋの１サイクルで完了する。
一方、ＤＲＡＭアレイにおけるリフレッシュ動作はｎサ
イクル必要とされる。これは、ＤＲＡＭ１００の動作速
度はクロックＫの速度よりも遅いからである。したがっ
て、この場合、１クロックサイクルが単純に言えば効果
的に利用されるだけである。しかしながら、外部クロッ
クＫは、その動作モードに従って周期が遅くされるよう
な場合、その周期がＤＲＡＭ１００の１メモリサイクル
と同等であれば、コマンドレジスタ２７０へのデータ設
定とＤＲＡＭアレイ１０１のリフレッシュと並行して行
なうことが可能となる。このような外部クロックＫの周
期の変更は、たとえばＤＲＡＭがスタンバイ状態にある
ときおよび、この記憶装置が高速動作を要求されずむし
ろ低消費電力性を要求されるような場合に、そのクロッ
ク周期を長くすることにより半導体記憶装置の動作速度
を低下させれば、動作速度の低下に応じて消費電流の低
減が得られる。この外部クロックＫの周期を長くするの
は、ＤＲＡＭのみへのアクセスが行なわれているときに
おいて行なわれてもよい。

【０１９１】上述のような構成をとることにより以下の
特徴を備えるＣＤＲＡＭを実現することができる。

【０１９２】（１） 本発明によるＣＤＲＡＭは、メイ
ンメモリとしてのＤＲＡＭメモリアレイとキャッシュメ
モリとしてのＳＲＡＭアレイとを１チップ上に集積し、
かつこの両メモリ間を内部共通データバスと異なるデー
タ転送専用の内部バスを介して連結している。これによ
りＤＲＡＭアレイとＳＲＡＭアレイ（キャッシュ）との
間のブロック転送が１クロックサイクルで完了する。な
お以下の説明において単にアレイと称したときはＤＲＡ
Ｍアレイを示すものとする。これにより従来の標準ＤＲ
ＡＭと標準ＳＲＡＭを用いたキャッシュメモリシステム
に比べて大幅にシステムの性能の向上を図ることができ
る。

【０１９３】（２） ＤＲＡＭメモリアレイとＳＲＡＭ
アレイとはそれぞれ別々のアドレスによりアクセス可能
である。そのためダイレクトマッピング方式、セットア
ソシアティブ方式およびフルアソシアティブ方式など多
様なマッピング方式に対応することができる。

【０１９４】（３） このＣＤＲＡＭは外部クロックＫ
を用いて同期動作している。したがって、アドレス変化
検出回路を用いて内部クロック信号を発生する方式など
に比べてアドレスのスキューなどに起因するサイクルタ
イムの遅延を防止することができ、正確な制御を実行す
ることができる。

【０１９５】（４） アレイアドレス（ＤＲＡＭ用のア
ドレス）Ａａ０〜Ａａ９とキャッシュアドレス（ＳＲＡ
Ｍ用のアドレス）Ａｃ０〜Ａｃ１１、データ入出力Ｄ０
〜Ｄ３またはＤＱ０〜ＤＱ３、ライトイネーブル信号Ｗ
＃、キャッシュヒット信号ＣＨ＃、チップセレクト信号
Ｅ＃、リフレッシュ信号ＲＥＦ＃、キャッシュ禁止信号
ＣＩ＃、コマンドレジスタ信号ＣＲ＃などの外部から与
えられる信号（またはデータ）はすべて外部クロックＫ
の立上がりエッジで取込まれる。

【０１９６】（５） アレイアドレスはマルチプレクス
方式で取込まれるため、このアレイアドレスのためのピ
ン数を削減することができ、ＣＤＲＡＭの実装密度を高
めることができる。

【０１９７】（６） アレイとキャッシュのアドレスは
独立しており、キャッシュヒット時にはキャッシュに対
するアクセスのみが行なわれ、高速なキャッシュヒット
アクセスを実現することがてきる。

【０１９８】（７） 外部クロックＫのタイミングに無
関係に出力イネーブル信号Ｇ＃により任意のタイミング
でデータを読出すことができ、これによりシステムにお
いて非同期的なバス制御を実行することができる。

【０１９９】（８） コマンドレジスタ２７０により出
力仕様（トランスペアレント、ラッチ、レジスタ；これ
らについては後述する）およびＩ／Ｏ構成（入出力ピン
分離、マスクトライト）をユーザが任意に指定すること
ができる。後に説明するようにレジスタ出力方式を用い
れば、前のサイクルで指定されたアドレスの出力データ
が外部クロックＫの立上がりエッジで出現する。このよ
うなデータ出力モードはパイプラインアプリケーション
に適している。またラッチ出力方式においては、無効デ
ータが出力されるタイミングで前のサイクルで指定され
たアドレスの出力データがその間出力される。これによ
り無効データは何ら出力されることがなく、常に有効な
出力データのみが得られる。このラッチ出力モードでは
ＣＰＵが出力データを取込むのに十分な期間をとること
ができる。

【０２００】（９） データの書込み動作は、外部クロ
ックＫの立上がりエッジにより開始されるが、この書込
みの終了は内部でタイマー等により自動的に終結する。
このため書込み動作の終了をたとえば外部からのライト
イネーブル信号Ｗ＃により設定する必要がなく、システ
ムのタイミング設定が容易となる。

【０２０１】（１０） 外部からオートリフレッシュを
指定するリフレッシュ指示信号ＲＥＦ＃を与えることが
できる。これによりＤＲＡＭアレイを容易に所望のタイ
ミングでオートリフレッシュすることができる。

【０２０２】（１１） また前述のごとく、４４ピンの
３００ｍｉｌ．ＴＳＯＰパッケージのタイプＩＩに本発
明のＣＤＲＡＭは収納することができる。このＴＳＯＰ
パッケージのタイプＩＩは極めて薄型の矩形パッケージ
であり高実装密度のシステムを構築することができる。

【０２０３】図３２は本発明のＣＤＲＡＭが備える動作
モードおよび各動作モードを指定するための制御信号の
状態を一覧にして示す図である。ＣＤＲＡＭの動作モー
ドは外部制御信号Ｅ＃、ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ＃
およびＲＥＦ＃の状態の組合わせにより設定される。図
３２において“Ｈ”は高レベルの信号電位を示し、
“Ｌ”は低レベルの信号電位を示し、“Ｘ”は任意（ド
ントケアＤ．Ｃ）を示す。図３２に示すようにＣＤＲＡ
Ｍの動作モードとしては、ＣＤＲＡＭを待機状態にする
スタンバイモード、ＤＲＡＭアレイのオートリフレッシ
ュを行なうアレイリフレッシュ、ＣＰＵ（中央演算処理
装置）とキャッシュ（ＳＲＡＭ）との間のデータの転
送、ＣＰＵとアレイとの間のデータの転送、キャッシュ
とアレイとの間のデータブロックの転送、コマンドレジ
スタへの特殊モードの設定などがある。各動作モードを
設定するための信号の状態の組合わせおよびタイミング
などについては後に動作波形図を参照して詳細に説明す
る。なお図３２において、ライトイネーブル信号Ｗ＃が
ＣＰＵとコマンドレジスタとの間のデータ転送時におい
て“Ｈ／Ｌ”として示されているのはこの動作モードに
おいてはライトイネーブル信号Ｗ＃は“Ｈ”または
“Ｌ”に設定され、この“Ｈ”および“Ｌ”どちらの状
態もある特殊モードを指定するために用いられることを
示している。

【０２０４】図３３および図３４は図２１に示すコマン
ドレジスタ２７０の内容およびその内容の選択方法を示
す図である。コマンドレジスタ２７０は８個のレジスタ
ＲＲ０〜ＲＲ３およびＷＲ０〜ＷＲ３を含む。このレジ
スタの選択には、ライトイネーブル信号Ｗ＃と２ビット
のコマンドアドレスＡｒ０およびＡｒ１の組合わせが用
いられる。外部クロックＫの立上がりエッジで外部ライ
トイネーブル信号Ｗ＃を“Ｈ”とすることによりレジス
タＲＲ０〜ＲＲ３のいずれかが選択される。レジスタＲ
Ｒ０はコマンドアドレスＡｒ０およびＡｒ１をともに
“０”に設定することにより選択される。レジスタＲＲ
１はコマンドアドレスビットＡｒ０を“１”、コマンド
アドレスビットＡｒ１を“０”と設定することにより選
択される。レジスタＲＲ０が選択された場合にはマスク
トライトモードが設定されたことを示す（このマスクト
ライトモードはまたデフォルトでもある）。レジスタＲ
Ｒ１が選択された場合Ｄ／Ｑ分離モードが設定されたこ
とを示す。

【０２０５】外部クロックＫの立上がりエッジでライト
イネーブル信号Ｗ＃を“Ｌ”に設定し、コマンドアドレ
スＡｒ０およびＡｒ１をともに“０”に設定すればレジ
スタＷＲ０が選択される。このレジスタＷＲ０は図３４
に示すようにそのときにデータ入力端子ＤＱ０（Ｄ０）
ないしＤＱ３（Ｄ３）のデータの組合わせにより出力モ
ードをトランスペアレント、ラッチ、およびレジスタの
いずれかに設定する。この出力モードの各々の詳細につ
いては後に説明する。このレジスタＷＲ０選択時におい
ては入力データＤ２およびＤ３（ＤＱ２およびＤＱ３）
をともに“０”に設定する。この状態において入力デー
タＤ０を“０”に設定し入力データＤ１を任意の値に設
定すればトランスペアレント出力モードが設定される。
入力データＤ０を“１”、入力データＤ１を“０”に設
定すればラッチ出力モードが選択される。入力データＤ
０およびＤ１をともに“１”に設定すればレジスタ出力
モードが選択される。残りのレジスタは任意の拡張機能
に利用される。

【０２０６】図３５は、本発明によるＣＤＲＡＭ６００
を用いてダイレクトマッピング方式のキャッシュシステ
ムを構成した場合のシステムの構成を示すブロック図で
ある。図３５において、このキャッシュシステムはＣＤ
ＲＡＭ６００に加えてこのＣＤＲＡＭ６００へのアクセ
スを制御するためのコントローラ６５０と、ＣＤＲＡＭ
６００とデータの入出力を行ない所望のデータ処理を施
すためのＣＰＵを含む。図３５においては、ＣＰＵから
出力されるキャッシュアクセス要求時のアドレスの構成
のみが示される。このＣＰＵは３２ビットを想定してい
る。このキャッシュシステムはさらに、ＣＤＲＡＭ６０
０のアレイへ行アドレスと列アドレスをマルチプレクス
して与えるためのアドレスマルチプレクス回路７００を
備える。ＣＤＲＡＭ６００は、キャッシュアクセスに関
連する部分のみが代表的に示される。

【０２０７】コントローラ６５０はＣＰＵからのセット
アドレスＡ６〜Ａ１３をデコードするデコーダ６５２
と、デコーダ６５２の出力に応答してどのタグが有効で
あるかを示す有効ビットメモリ６５４と、ＳＲＡＭ２０
０に格納されるデータのタグアドレスを格納するタグメ
モリ６５６を含む。ＳＲＡＭ２００は、４Ｋ×４ビット
の構成を有しており、タグは２５６個存在する。このた
め、タグメモリ６５６は８ビット×２５６の構成を備え
る。有効ビットメモリ６５４は、この２５６個のタグ
（セット）のうちどれが有効であるかを示すために１ビ
ット×２５６の構成を備える。デコーダ６５２はセット
アドレスＡ６〜Ａ１３をデコードし、有効ビットメモリ
６５４のいずれかのビットを有効にする。

【０２０８】コントローラ６５０はさらに、ＣＰＵから
のアドレスＡ２２〜Ａ３１をチップ選択信号として受
け、対応のＣＤＲＡＭ６００が指定されているか否かを
判定するためのデコーダ６７０と、デコーダ６７０の出
力に応答して活性化され、このタグメモリ６５６からの
タグアドレスとＣＰＵからのタグアドレスＡ１４〜Ａ２
１とを比較しキャッシュヒット／ミスを判定するコンパ
レータ６５８と、キャッシュヒット／ミスに応じて、こ
のタグメモリ６５６からのタグアドレスとＣＰＵからの
タグアドレスＡ１４〜Ａ２１のいずれかを選択してマル
チプレクス回路７００へ与えるセレクタ６７２を含む。
セレクタ６７２はまたキャッシュミス時にはＣＰＵから
与えられたタグアドレスをタグメモリ６５６の対応の位
置に格納する。

【０２０９】次に動作について簡単に説明する。ＣＰＵ
がＣＤＲＡＭ６００へアクセスを希望する場合データバ
ス６２０上へアドレスＡ２〜Ａ３１を発生する。この共
通データバス６２０上の３０ビットのアドレスのうち、
アドレスＡ２２ないしＡ３１がチップセレクト信号とし
てコントローラ６５０内のデコーダ６７０へ与えられ
る。デコーダ６７０はこのチップセレクト信号としての
アドレスＡ２２〜Ａ３１をデコードし、対応のＣＤＲＡ
Ｍがアクセス要求されているか否かを判定する。このＣ
ＤＲＡＭ６００がアクセス要求されていると判定した場
合、デコーダ６７０からはチップセレクト信号Ｅ＃が発
生されＣＤＲＡＭ６００へ与えられる。またコンパレー
タ６５８がこのデコーダ６７０からのチップセレクト信
号により活性化される。

【０２１０】コントローラ６５０に含まれるデコーダ６
５２は、ＣＰＵからアドレスバス６２０上へ伝達された
アドレスのうちアドレスＡ６〜Ａ１３をセットアドレス
として取込んでデコードする。この８ビットのセットア
ドレスをデコードしたデコーダ６５２は、２５６個のタ
グのうち１つのタグを選択するために有効ビットメモリ
６５４のうちの対応のビットを有効状態とする。タグメ
モリ６５６からは、この有効ビットメモリ６５４の有効
ビットに対応するタグを示す８ビットのアドレスが読出
されてコンパレータ６５８へ与えられる。コンパレータ
６５８はこのタグメモリ６５６からのタグアドレスとＣ
ＰＵから出力されたタグアドレスＡ１４〜Ａ２１とを比
較する。両者が一致した場合にはコンパレータ６５８は
キャッシュヒットを示すためキャッシュヒット信号ＣＨ
＃を“Ｌ”に立下げてＣＤＲＡＭ６００へ与える。一
方、両者が不一致の場合には、コンパレータ６５８はキ
ャッシュミス（ミスヒット）を示すために“Ｈ”のキャ
ッシュヒット信号ＣＨ＃を発生する。

【０２１１】キャッシュヒットにおいてはＣＤＲＡＭ６
００においては次の動作が行なわれる。このときの動作
制御は制御クロックバッファ２５０からの制御信号およ
びＳＲＡＭアレイ駆動回路２６４により行なわれる（図
２１参照）。ＳＲＡＭロウデコーダ２０２は、ＣＰＵか
らのアドレスＡ６〜Ａ１３に応答して２５６セットのう
ちの１セットを選択する。すなわち、１本の行（各ＳＲ
ＡＭアレイブロックにおいて１本ずつ合計４本）が選択
される。これによりＳＲＡＭ２００の各ＳＲＡＭアレイ
ブロックにおいて１６ビットのＳＲＡＭセルが選択され
る。ＳＲＡＭコラムデコーダＳＣＤ２０３はＣＰＵから
のブロックアドレスＡ２−Ａ５をデコードし、この１６
ビットのメモリセルのうち１ビットを選択し、データ入
出力端子へ接続する。図３５においては、ヒットリード
時の出力データＱを示している。

【０２１２】ミスヒット時の動作について次に説明す
る。この場合、ＳＲＡＭ２００にはＣＰＵがアクセス要
求するデータは格納されていない。コントローラ６５０
においてはセレクタ６７２がこのコンパレータ６５８か
らのミスヒット指示信号に応答してタグメモリ６５６に
格納されていた対応のタグアドレスをマルチプレクス回
路７００へ与える。セレクタ６７２はこのとき、またＣ
ＰＵから与えられている８ビットのタグアドレスＡ１４
〜Ａ２１を新たなタグアドレスとしてタグメモリ６５６
の対応の位置へ格納する。

【０２１３】ＣＤＲＡＭ６００内においては、このサイ
クルではコピーバックすなわちＳＲＡＭ２００からＤＲ
ＡＭ１００への１６ビットの一括転送が行なわれる。Ｓ
ＲＡＭ２００においてこのＣＰＵからのアドレスＡ６−
Ａ１３に従ってＳＲＡＭロウデコーダＳＲＤ２０２によ
り選択された１６ビット×４のデータが、ＣＰＵから出
力されるアドレスＡ６−Ａ１３およびセレクタ６７２か
ら出力される８ビットのタグアドレスに従ってＤＲＡＭ
１００において行および列の選択動作が行なわれて選択
された１６ビット×４のＤＲＡＭセルの対応の位置に格
納される。

【０２１４】次の動作サイクルにおいてＣＤＲＡＭ６０
０は、このＣＰＵから出力されるアドレスＡ６−Ａ２１
に従ってＤＲＡＭ１００において１６ビット×４のＤＲ
ＡＭセルを選択し、この１６ビット×４のデータをまた
ＣＰＵからのアドレスＡ６−Ａ１３に従ってＳＲＡＭロ
ウデコーダＳＲＤにより選択されていたＳＲＡＭ２００
の対応の１６ビット×４のメモリセルへ書込む。

【０２１５】上述のように、ＳＲＡＭに対してはアドレ
スＡ２ないしＡ５をブロックアドレス、アドレスＡ６な
いしＡ１３をセットアドレスおよびアドレスＡ１４ない
しＡ２１をタグアドレスとし、かつＤＲＡＭに対しては
アドレスＡ６ないしＡ１１を列アドレスとしかつアドレ
スＡ１２ないしＡ２１を行アドレスとして用いることに
より、ＤＲＡＭ１００とＳＲＡＭ２００との間でのダイ
レクトマッピング方式を実現することができる。

【０２１６】図３６は本発明のＣＤＲＡＭを用いた４ウ
ェイセットアソシアティブ方式のシステムの構成を示す
ブロック図である。ＣＤＲＡＭ６００は図３５に示すも
のと同様の構成を意味しており、ＳＲＡＭ２００、ＤＲ
ＡＭ１００、クロック制御回路２５０′を含む。クロッ
ク制御回路２５０′は、図２１に示す制御クロックバッ
ファ２５０、ＳＲＡＭアレイ駆動回路２６４およびＤＲ
ＡＭアレイ駆動回路２６０を含む。図面を簡略化するた
めにデータ入出力を制御するための回路構成は示してい
ない。

【０２１７】コントローラ７５０は、デコーダ７５２、
有効ビットメモリ７５４、タグアドレスメモリ７５６、
コンパレータ７５８、デコーダ７７０およびセレクタ７
７２を含む。４ウェイに対応するために、有効ビットメ
モリ７５４は各々が１ビット×６４の構成を備える４面
のメモリプレインを備え、またタグアドレスメモリ７５
６も各々が８ビット×６４の構成を備える４つのメモリ
プレインを備える。コンパレータ７５８も同様に、この
４ウェイのうちの１つを選択するために、タグアドレス
メモリ７５６の各メモリプレインに対して１つずつ設け
られ、合計４つ設けられる。この４ウェイセットアソシ
アティブ方式においては、ＳＲＡＭ２００の２５６行が
４ウェイに分割されるため、セット数は６４となる。

【０２１８】ＣＰＵからは以下の構成からなるアドレス
がアドレスバス６２０上へ伝達される。アドレスＡ２２
ないしＡ３１はチップセレクト用アドレス、アドレスＡ
１４ないしＡ２１がタグアドレス、アドレスＡ１２およ
びＡ１３がウェイアドレス、アドレスＡ６ないしＡ１１
がセットアドレス、アドレスＡ２ないしＡ５がブロック
アドレスとなる。アドレスＡ６ないしＡ１１およびアド
レスＡ１２ないしＡ２１はＤＲＡＭ１００に対してそれ
ぞれ列アドレスおよび行アドレスとして用いられる。ま
たＣＤＲＡＭ６００のＤＲＡＭ１００に対しては、行ア
ドレスと列アドレスとをマルチプレクスするためのマル
チプレクス回路７００が設けられる。次に動作について
説明する。

【０２１９】ＣＰＵからのアドレスＡ６−Ａ１１がセッ
トアドレスとしてデコーダ７５２へ与えられ、また、ア
ドレスＡ２２−Ａ３１がチップセレクトアドレスとして
デコーダ７７０へ与えられる。デコーダ７５２はこのセ
ットアドレスＡ６−Ａ１１をデコードし、有効ビットメ
モリ７５４において、対応のセットに関連する有効ビッ
トを有効状態に設定する。それにより１セット（４ウェ
イ）が選択される。デコーダ７７０はチップセレクトア
ドレスＡ２２−Ａ３１をデコードし、このＣＤＲＡＭ６
００へのアクセス要求が出されているか否かを判定す
る。ＣＤＲＡＭ６００がアクセス要求されている場合に
はデコーダ７７０はチップセレクト信号Ｅ＃を“Ｌ”の
活性状態とするとともに、コンパレータ７５８を活性状
態とする。コンパレータ７５８は、有効ビットメモリ７
５４の有効ビットを参照して、タグアドレスメモリ７５
６から対応の４ウェイのタグアドレスを読出し、この読
出したタグアドレスとＣＰＵからのアドレスＡ１４−Ａ
２１を比較する。コンパレータ７５８は、一致が見出さ
れた場合には、この一致が見出されたウェイを示すウェ
イアドレスＷ０，Ｗ１を出力するとともに、キャッシュ
ヒットを示すキャッシュヒット信号ＣＨ＃を“Ｌ”に立
下げる。コンパレータ７５８において一致が見出されな
い場合には、このキャッシュヒット信号ＣＨ＃はミスヒ
ットを示す“Ｈ”に設定される。

【０２２０】キャッシュヒットの場合、このコントロー
ラ７５０からのウェイアドレスＷ０，Ｗ１とＣＰＵから
のアドレスＡ６−Ａ１１がＳＲＡＭロウデコーダ２０２
へ与えられ、ＳＲＡＭアレイ２０１において１６ビット
×４のＳＲＡＭセルが選択される。ブロックアドレスＡ
２−Ａ５がＳＲＡＭコラムデコーダ２０３によりデコー
ドされ、選択された１６ビット×４のＳＲＡＭセルのう
ち、１ビット×４が選択されてデータ出力端子Ｑ（また
はデータ入力端子Ｄ）に接続される。

【０２２１】ミスヒットの場合には、セレクタ７７２
は、たとえばＬＲＵ論理（最も古いウェイを選択する論
理）に従ってこの４ウェイのタグアドレスのうちの１つ
を選択しタグアドレスを書換えるべき領域を選択する。
このセレクタ７７２により選択されたタグアドレスはア
レイアドレスとしてマルチプレクス回路７００を介して
ＤＲＡＭ１００のＤＲＡＭロウデコーダＤＲＤへ与えら
れる。またセレクタ７７２はその書換えられるべきタグ
アドレスをＣＰＵから与えられたアドレスＡ１４−Ａ２
１で置換える。

【０２２２】ＣＤＲＡＭ６００内においては、このサイ
クルはコピーバックモードとなる。このコピーバックモ
ードにおいては、またセレクタ７７２の制御の下に、書
換えられるべきウェイを示すウェイアドレスＷ０，Ｗ１
が出力される。ＳＲＡＭ２００においては、ＣＰＵから
のアドレスＡ６−Ａ１１とコントローラ７５０からのウ
ェイアドレスＷ０，Ｗ１とがデコードされ、１６ビット
×４のＳＲＡＭセルが選択される。一方、ＤＲＡＭ１０
０においては、セレクタ７７２から出力される８ビット
のタグアドレスとＣＰＵから出力されるアドレスＡ６−
Ａ１３に従って１６ビット×４のＤＲＡＭセルの選択が
行なわれる。その後、選択された１６ビット×４のＳＲ
ＡＭセルから選択された１６ビット×４のＤＲＡＭセル
へのデータ転送が行なわれる。

【０２２３】次の動作サイクルにおいて、ＣＰＵからの
アドレスＡ６−Ａ２１に従ってＤＲＡＭ１００において
１６ビット×４のＤＲＡＭセルが選択される。この新た
に選択された１６ビット×４のＤＲＡＭセルデータがア
ドレスＡ６−Ａ１１およびウェイアドレスＷ０，Ｗ１に
従って選択された１６ビット×４のＳＲＡＭセルに一括
して転送される。

【０２２４】上述の構成とすることにより、ＣＤＲＡＭ
６００の内部構成を何ら変更することなく、ダイレクト
マッピング方式およびセットアソシアティブ方式いずれ
のマッピング方式をも実現することができる。なお図に
は示していないが、フルアソシアティブマッピング方式
ももちろん可能である。この場合、コントローラ７５０
においては、ＳＲＡＭキャッシュのアドレスとＤＲＡＭ
１００の対応のアドレスとを記憶するタグアドレスメモ
リが必要とされる。次に、このＣＤＲＡＭの各種動作サ
イクルにおける信号のタイミング関係および状態遷移に
ついて説明する。

【０２２５】前述のように、アウトプットイネーブル信
号Ｇ＃を除く制御信号およびアドレスＡａ，Ａｃは外部
クロック信号Ｋの立上がりエッジでラッチされる。外部
クロックＫの立上がりエッジの前後にそれぞれセットア
ップ時間およびホールド時間が必要とされる以外は、各
信号の状態は任意（Ｄ．Ｃ．）である。この外部クロッ
ク同期方式に従えば、アドレス信号のスキューなどに起
因するサイクルタイムのマージンなどを考慮する必要が
なく、サイクルタイムを低減することができ、高速動作
するＣＤＲＡＭを得ることができる。

【０２２６】アウトプットイネーブル信号Ｇ＃は図２１
に示す入出力回路２７４に含まれる出力バッファおよび
出力レジスタの出力状態を制御する。アウトプットイネ
ーブル信号Ｇ＃が“Ｈ”の場合出力データはハイインピ
ーダンス状態（Ｈｉ−Ｚ）となる。アウトプットイネー
ブル信号Ｇ＃が活性状態の“Ｌ”となれば何らかのデー
タが出力される。ＣＤＲＡＭの動作モードは図３２に一
覧にして示すとおりであるが、以下に各動作モードにつ
いてそのタイミング図とともに説明する。

【０２２７】スタンバイ時においては外部クロック信号
Ｋの立上がりエッジではチップセレクト信号Ｅ＃および
リフレッシュ指示信号ＲＥＦ＃が共に“Ｈ”に設定さ
れ、残りの制御信号ＣＨ＃，ＣＩ＃、ＣＲ＃およびＷ＃
は任意の状態である。このスタンバイ時においては、Ｃ
ＤＲＡＭにおいては何らメモリ動作は行なわれない。

【０２２８】Ｎｏ．１：キャッシュヒットライトサイク
ル 図３７はキャッシュヒットライトサイクル時における各
信号のタイミングを示す図である。外部クロック信号Ｋ
はサイクルタイムｔｋを備える。サイクルタイムｔｋ
は、外部クロック信号Ｋが“Ｈ”の状態にあるＨパルス
幅ｔＫＨと、外部クロック信号Ｋが“Ｌ”の状態にある
Ｌパルス幅ｔＫＬを含む。キャッシュヒットライトサイ
クルは、ＳＲＡＭキャッシュへデータを書込むサイクル
である。この状態の選択時には、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、キ
ャッシュヒット信号ＣＨ＃を“Ｌ”、キャッシュ禁止信
号ＣＩ＃を“Ｈ”、コマンドレジスタ信号ＣＲ＃を
“Ｈ”、ライトイネーブル信号Ｗ＃を“Ｌ”、アウトプ
ットイネーブル信号Ｇ＃を“Ｈ”に設定する。

【０２２９】この状態において、ＳＲＡＭ２００に対す
るアドレスが有効（Ｖａｌｉｄ）としてラッチされ、こ
のＳＲＡＭ用のアドレスＡｃに従ってＳＲＡＭへアクセ
スが行なわれる。このときＤＲＡＭに対するアドレスＡ
ａは任意（Ｄ．Ｃ．）である。外部クロック信号Ｋの立
上がりエッジで入力データＤは有効とされ、ＳＲＡＭ用
のアドレスＡｃにより選択されたＳＲＡＭセルへのこの
有効な書込みデータが書込まれる。キャッシュメモリＳ
ＲＡＭへのアクセスは高速であるため、図３７に示すよ
うに外部クロック信号Ｋの１クロックサイクルで書込み
が完了する。すなわち、このキャッシュヒットライトに
要する時間はクロックサイクル時間ｔＫである。

【０２３０】図３７においては出力データＱがアウトプ
ットイネーブル信号Ｇ＃の任意状態に応答して変化して
いるが、これはこのアウトプットイネーブル信号Ｇ＃の
“Ｈ”および“Ｌ”のレベルに応じて出力データが現わ
れることを示している。また、この図３７においては、
各制御信号およびアドレス信号のセットアップ時間およ
びホールド時間をも併せて示している。セットアップ時
間は外部クロック信号Ｋの立上がりエッジまでに確実に
各制御信号またはアドレスを確定状態に設定するために
必要とされる時間である。ホールド時間はこの外部クロ
ック信号Ｋの立上がりエッジからその信号を一定時間保
持し、確実な動作を行なわせるために必要とされる時間
である。簡単にこの各セットアップ時間およびホールド
時間を説明する。

【０２３１】チップセレクト信号Ｅ＃は“Ｌ”移行時に
必要とされるセットアップ時間ｔＥＬＳと、“Ｈ”へ移
行するときに必要とされるセットアップ時間ｔＥＨＳ
と、“Ｌ”移行時に必要とされるホールド時間ｔＥＬＨ
と、“Ｈ”移行時に必要とされるホールド時間ｔＥＨＨ
を含む。

【０２３２】キャッシュヒット信号ＣＨ＃には、“Ｌ”
移行時に必要とされるセットアップ時間ｔＣＨＬＳと、
“Ｈ”移行時に必要とされるセットアップ時間ｔＣＨＨ
Ｓと、“Ｌ”移行時に必要とされるホールド時間ｔＣＨ
ＬＨと、“Ｈ”移行時に必要とされるホールド時間ｔＣ
ＨＨＨが設定される。

【０２３３】キャッシュ禁止信号ＣＩ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＣＩＬＳおよびｔＣＩＨＳと、“Ｌ”移行時
および“Ｈ”移行時にそれぞれ必要とされるホールド時
間ｔＣＩＬＨおよびｔＣＩＨＨを含む。

【０２３４】コマンドレジスタ信号ＣＲ＃は、“Ｌ”移
行時および“Ｈ”移行時にそれぞれ必要とされるセット
アップ時間ｔＣＲＬＳおよびｔＣＲＨＳと、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるホールド
時間ｔＣＲＬＨおよびｔＣＲＨＨを含む。

【０２３５】リフレッシュ信号ＲＥＦ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＲＬＳおよびｔＲＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＲＬＨおよびｔＲＨＨを含む。

【０２３６】ライトイネーブル信号Ｗ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＷＬＳおよびｔＷＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＷＬＨおよびｔＷＨＨを含む。ＳＲＡＭ用のアドレスＡ
ｃは、その状態が有効（Ｖａｌｉｄ）と判定されるため
に必要とされるセットアップ時間ｔＡＣＳと、有効時に
必要とされるホールド時間ｔＡＣＨを含む。

【０２３７】ＤＲＡＭ用のアドレスＡａは、有効と判定
される（外部クロック信号Ｋの立上りエッジ）までに必
要とされるセットアップ時間ｔＡＡＳと、有効と判定さ
れた後に必要とされるホールド時間ｔＡＡＨを含む。

【０２３８】書込みデータＤに対しては、有効データに
対して要求されるセットアップ時間ｔＤＳと、有効デー
タに要求されるホールド時間ｔＤＨが必要とされる。

【０２３９】アウトプットイネーブル信号Ｇ＃に対して
は、出力ディスエーブル状態としてからデータ入力ピン
が活性状態とされるまでに必要とされる時間ｔＧＨＤ
と、データ入力ピンがハイインピーダンス状態となって
から信号Ｇ＃が“Ｌ”へ移行するまでに必要とされる遅
延時間ｔＧＬＤと、“Ｌ”移行後出力ピンが活性状態と
されるまでに必要とされる時間ｔＧＬＱと、“Ｈ”移行
後出力ピンがハイインピーダンス状態となるまでに必要
とされる時間ｔＧＨＱが設定される。

【０２４０】アクセス時間としては、アウトプットイネ
ーブル信号Ｇ＃が“Ｌ”となってから有効データが出力
されるまでのアクセス時間ｔＧＬＡと、外部クロック信
号Ｋが“Ｌ”となってから有効データが出力されるまで
に必要とされるアクセス時間ｔＫＬＡと、外部クロック
信号Ｋが“Ｈ”となってから有効データが出力されるま
でに要するアクセス時間ｔＫＨＡと、レジスタ出力モー
ドにおいて外部クロック信号Ｋが“Ｈ”となってから有
効データが出力されるまでのアクセス時間ｔＫＨＡＲ
と、外部クロック信号Ｋが“Ｈ”となってからＤＲＡＭ
へアクセスして有効データが出力されるまでに必要とさ
れるアレイアクセス時間ｔＫＨＡＡが設定される。

【０２４１】図３７において、アウトプットイネーブル
信号Ｇ＃の立上がりエッジから時間ｔＧＨＤ経過後、書
込みデータＤは無効（Ｉｎｖ）とみなされる。

【０２４２】本発明のＣＤＲＡＭのサイクル時間は、一
例として、１０ｎＳないし２０ｎＳに設定される。アレ
イアクセス時間ｔＫＨＡＡは、７０ないし８０ｎＳに設
定される。各セットアップ時間およびホールド時間は数
ナノ秒に設定される。

【０２４３】ＮＯ．２Ｔ：キャッシュヒットリードサイ
クル（トランスペアレント出力モード） 図３８にこのトランスペアレント出力モード時における
キャッシュヒットリードサイクルのタイミング図を示
す。出力モードは前述のごとく、トランスペアレント出
力モード、ラッチ出力モード、およびレジスタ出力モー
ドを含む。この出力モードの指定は、コマンドレジスタ
によって行なわれる。図３８において、キャッシュヒッ
トリードサイクルの設定時においては、外部クロック信
号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃およ
びキャッシュ指示信号ＣＨ＃がともに“Ｌ”に設定さ
れ、キャッシュ禁止信号ＣＩ＃、リフレッシュ指示信号
ＲＥＦ＃、コマンドレジスタ信号ＣＲ＃およびライトイ
ネーブル信号Ｗ＃が“Ｈ”に設定される。

【０２４４】この状態において、外部クロック信号Ｋの
立上がりエッジでＳＲＡＭに対するアドレスＡｃが有効
とされ、この有効アドレスＡｃに従ったＳＲＡＭセルの
選択動作が行なわれる。トランスペアレント出力モード
においては、この有効アドレスＡｃが指定するＳＲＡＭ
セルのデータがこのクロックサイクルにおいて出力され
る。このトランスペアレント出力モードにおいては、有
効出力データＱは、外部クロック信号Ｋの立上がりエッ
ジから時間ｔＫＨＡ経過後、またはアウトプットイネー
ブル信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過後
の遅い方のタイミングで出力される。

【０２４５】時間ｔＫＨＡより前にアウトプットイネー
ブル信号Ｇ＃を“Ｌ”へ立下げると、無効データ（ＩＮ
Ｖ．）が時間ｔＫＨＡが経過するまで出力される。この
キャッシュヒットリードサイクルにおいては書込みデー
タはハイインピーダンス状態（Ｈｉ−Ｚ）に設定され、
またＤＲＡＭに対するアドレスＡａは用いられることが
ないため、任意状態である。

【０２４６】Ｎｏ．２Ｌ：キャッシュヒットリードサイ
クル（ラッチ出力モード） 図３９にラッチ出力モードのキャッシュヒットリードサ
イクルのタイミング図を示す。このラッチ出力モード
と、トランスペアレント出力モードとの相違点は、アク
セス時間ｔＫＨＡよりも前にアウトプットイネーブル信
号Ｇ＃を“Ｌ”に立下げたときに、まず、前のサイクル
で選択されたＳＲＡＭセルのデータ（Ｐｒｅ．Ｖａｌｉ
ｄ）が出力されることである。他の信号のタイミングは
図３８に示すトランスペアレント出力モードと同様であ
る。このラッチ出力モードに従えば、無効データ（ＩＮ
Ｖ）が出力されることはなく、常に有効なデータのみが
出力される。

【０２４７】Ｎｏ．２Ｒ：キャッシュヒットリードサイ
クル（レジスタ出力モード） 図４０にレジスタ出力モードにおけるキャッシュヒット
リードサイクルのタイミング図を示す。このレジスタ出
力モードにおけるキャッシュヒットリードサイクルにお
ける外部制御信号のタイミングは図３８および３９に示
すトランスペアレント出力モードおよびラッチ出力モー
ドのそれと同様である。このレジスタ出力モードにおい
ては外部クロック信号Ｋの立上がりエッジから時間ｔＫ
ＨＡＲ経過後、またはアウトプットイネーブル信号Ｇ＃
の立下がりエッジから時間ｔＧＬＡ経過後の遅い方の時
刻に前サイクルの有効データ（Ｐｒｅ．Ｖａｌｉｄ）が
出力される。このレジスタ出力モードにおいては無効デ
ータは出力されない。このレジスタ出力モードは、パイ
プライン動作に適している。

【０２４８】上述の出力モードの切換えは、図２１に示
す入出力回路２７４に含まれる出力レジスタの動作を制
御することにより実現される。

【０２４９】Ｎｏ．３：コピーバックサイクル 図４１にコピーバックサイクルの各信号のタイミングを
示す。このコピーバックサイクルはキャッシュ（ＳＲＡ
Ｍ）からアレイ（ＤＲＡＭ）へデータを転送するサイク
ルであり、ミスヒットの場合の最初のサイクルに行なわ
れる。コピーバックサイクルにおいては、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃お
よびライトイネーブル信号Ｗ＃をともに“Ｌ”に設定
し、かつキャッシュヒット信号ＣＨ＃、キャッシュ禁止
信号ＣＩ＃、リフレッシュ指示信号ＲＥＦ＃、コマンド
レジスタ信号ＣＲ＃およびアウトプットイネーブル信号
Ｇ＃を“Ｈ”に設定する。このコピーバックサイクルに
おいては、ＤＲＡＭにおいてもメモリセルを選択するた
めにアレイアドレスＡａを入力する必要がある。アレイ
アドレスＡａは行アドレス（Ｒｏｗ）と列アドレス（Ｃ
ｏｌ）とがマルチプレクスして与えられる。外部クロッ
ク信号Ｋの最初の立上がりエッジでアレイ行アドレスが
ラッチされ、外部クロック信号Ｋの２回目の立上がりエ
ッジでアレイ列アドレスがラッチされる。外部クロック
信号Ｋの２回目の立上がりエッジにおいてはキャッシュ
ヒット指示信号ＣＨ＃、キャッシュ禁止信号ＣＩ＃、ラ
イトイネーブル信号Ｗ＃およびキャッシュアドレス（Ｓ
ＲＡＭに対するアドレス）Ａｃは任意である。

【０２５０】ライトイネーブル信号Ｗ＃が１回目の外部
クロック信号Ｋの立上がりエッジで“Ｌ”に設定されて
おり、外部入力データＤはハイインピーダンス状態から
任意の状態へ変化する。外部出力データＱは、アウトプ
ットイネーブル信号Ｇ＃が“Ｈ”にあるためハイインピ
ーダンス状態となる。

【０２５１】Ｎｏ．４：ブロック転送サイクル 図４２に示すブロック転送サイクルでは、コピーバック
動作後などにおいて、アレイからキャッシュ（ＳＲＡ
Ｍ）へデータブロックが一括転送される。このブロック
転送サイクルは、外部クロック信号Ｋの１回目の立上が
りエッジでライトイネーブル信号Ｗ＃が“Ｈ”に設定さ
れることを除いて図４１に示すコピーバックサイクルと
同じタイミング条件が満足される。

【０２５２】すなわち、キャッシュミス（ミスヒット）
時において外部クロック信号Ｋの１回目の立上がりエッ
ジでライトイネーブル信号Ｗ＃を“Ｌ”と設定すればコ
ピーバックサイクルが起動され、一方、ライトイネーブ
ル信号Ｗ＃を“Ｈ”と設定すればアレイからキャッシュ
へのブロック転送サイクルが設定される。

【０２５３】Ｎｏ．５：アレイライトサイクル 図４３に示すアレイライトサイクルはＣＰＵがアレイへ
直接アクセスしてデータを書込むモードを設定するサイ
クルである。アレイアドレスＡａによりアレイのＤＲＡ
Ｍセルを選択する。このとき、図２３に示すように、双
方向転送ゲート回路３０５のアクセス切換え回路３１０
を介してデータが書込まれてもよく、またこのようなア
クセス切換え回路３１０を設けることなく、図７，８，
１１および１２に示すようにＳＲＡＭのビット線対ＳＢ
Ｌおよび双方向転送ゲートＢＴＧならびにグローバルＩ
／Ｏ線対ＧＩＯを介してデータを書込む構成であっても
よい。ＳＲＡＭアレイのＳＲＡＭビット線対ＳＢＬを介
してデータを書込む構成の場合、アレイアドレスＡａの
下位ビットがブロックアドレスとしてＳＲＡＭのコラム
デコーダＳＣＤへ与えられてもよく、またＤＲＡＭコラ
ムデコーダから列選択信号がＳＲＡＭ選択ゲートへ与え
られてもよい。

【０２５４】アレイライトサイクルの指定は、図４３に
示すように外部クロック信号Ｋの１回目の立上がりエッ
ジで、チップセレクト信号Ｅ＃、キャッシュ禁止信号Ｃ
Ｉ＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、リフレッシュ指示信号ＲＥＦ＃およびアウトプット
イネーブル信号Ｇ＃を“Ｈ”に設定することにより行な
われる。キャッシュ指示信号ＣＨ＃の状態は任意であ
る。このアレイライトサイクルにおいては、外部クロッ
ク信号Ｋの１回目の立上がりエッジでアレイアドレスＡ
ａが行アドレス（Ｒｏｗ）としてラッチされ、外部クロ
ック信号Ｋの２回目の立上がりエッジでアレイアドレス
Ａａが列アドレス（Ｃｏｌ）としてラッチされる。キャ
ッシュへのアクセスはこのとき行なわれないため、キャ
ッシュ用のアドレスＡｃの状態は任意である。外部書込
みデータＤは１回目の外部クロック信号Ｋの立上がりエ
ッジでラッチされる。外部出力データＱはハイインピー
ダンス状態となる。

【０２５５】図３５および図３６に示すキャッシュシス
テムにおいては、ＤＲＡＭ１００へは１６ビットのアド
レスのみが与えられており、ブロックアドレスによりＳ
ＲＡＭにおけるブロック内部の列選択動作が行なわれて
いる。この図３５および図３６に示す構成はキャッシュ
システム時の構成を示しており、アレイアクセスの構成
を示していないが、アレイアクセス時において、キャッ
シュ禁止信号ＣＩ＃が“Ｌ”となったとき、この４ビッ
トのブロックアドレスをＤＲＡＭ１００の列選択用アド
レスとして用いる構成とすればよい。

【０２５６】Ｎｏ．６：アレイリードサイクル 図４４に示すアレイリードサイクルはＣＰＵが直接アレ
イへアクセスしてデータを読出すモードを設定するため
のサイクルである。このアレイリードサイクルの指定は
外部クロック信号Ｋの１回目の立上がりエッジでチップ
セレクト信号Ｅ＃、キャッシュ禁止信号ＣＩ＃を“Ｌ”
とし、リフレッシュ指示信号ＲＥＦ＃、コマンドレジス
タ信号ＣＲ＃、ライトイネーブル信号Ｗ＃およびアウト
プットイネーブル信号Ｇ＃を“Ｈ”に設定することによ
り行なわれる。外部クロック信号Ｋの２回目の立上がり
エッジではチップセレクト信号Ｅ＃、リフレッシュ指示
信号ＲＥＦ＃、およびコマンドレジスタ信号ＣＲ＃が
“Ｈ”に設定され、キャッシュ禁止信号ＣＩ＃およびラ
イトイネーブル信号Ｗの状態は任意である。キャッシュ
ヒット指示信号ＣＨ＃はアレイリードサイクルにおいて
は状態は任意であり、またアウトプットイネーブル信号
Ｇ＃は“Ｈ”の状態を維持する。外部クロック信号Ｋの
１回目の立上がりエッジでアレイアドレスＡａが行アド
レスとしてラッチされ、２回目の外部クロック信号Ｋの
２回目の立上がりエッジでアレイアドレスＡａが列アド
レスとしてラッチされる。外部入力データＤの状態は任
意であり、外部出力データＱはハイインピーダンス状態
に設定される。

【０２５７】ここで、アレイアクセスサイクル（アレイ
ライトサイクルおよびアレイリードサイクル）は外部ク
ロック信号Ｋの１回目の立上がりエッジでキャッシュ信
号ＣＩ＃を“Ｌ”に設定することにより設定されるが、
このアレイアクセスサイクルは、アレイにＣＰＵが直接
アクセスするモードを設定するためのサイクルであり、
このアレイライトサイクルおよびアレイリードサイクル
内で実際にデータのリード／ライトが行なわれているの
ではない。

【０２５８】コピーバック動作、ブロック転送動作およ
びアレイアクセス動作など、アレイのデータのリード／
ライトを必要とする動作は、ＤＲＡＭアレイのワード線
の選択、選択セルデータのセンスアンプによる検知増幅
およびデータのリストア動作ならびにＲＡＳプリチャー
ジなどを必要とする。したがって、これらのアレイのデ
ータのリード／ライトを必要とする動作は数クロックサ
イクル必要とする。ＤＲＡＭのサイクルタイムをｔａ、
外部クロック信号ＫのサイクルタイムをｔＫとしてｍ＝
ｔａ／ｔＫ回だけ外部クロックサイクルがアレイアクセ
スに必要とされる。このｍサイクルはＣＰＵに対する待
ち時間となる。このようなアレイにおけるセル選択およ
びデータのリード／ライトにおいてＣＰＵに対するウェ
イトがかけられているときのタイミングについて次に説
明する。

【０２５９】Ｎｏ．７：アレイアクティブサイクル 図４５に示すアレイアクティブサイクルでは、与えられ
たアレイアドレスＡａに従って行選択動作および列選択
動作ならびにデータの書込み／読出しが行なわれる。こ
のアレイアクティブサイクルにおいては、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃、
リフレッシュ指示信号ＲＥＦ＃およびコマンドレジスタ
信号ＣＲ＃が“Ｈ”に設定され、アウトプットイネーブ
ル信号Ｇ＃がこのサイクル中“Ｈ”に固定される。キャ
ッシュヒット信号ＣＨ＃、キャッシュ禁止信号ＣＩ＃、
ライトイネーブル信号Ｗ＃の状態は任意である。このア
レイアクティブサイクルにおいては、外部入力データＤ
の状態は任意であるが、外部出力データＱはハイインピ
ーダンスとなる。

【０２６０】Ｎｏ．７ＱＴ：トランスペアレント出力モ
ードを伴うアレイアクティブサイクル この図４６に示すトランスペアレント出力モードにおけ
るアレイアクティブサイクルの指定においては、各制御
信号Ｅ＃、ＣＨ＃、ＣＩ＃、ＲＥＦ＃、ＣＲ＃およびＷ
＃は図４５に示すアレイアクティブサイクルと同様に設
定される。このトランスペアレント出力モードにおける
アレイアクティブサイクルは、アウトプットイネーブル
信号Ｇ＃が“Ｌ”と設定されることにより出力バッファ
が活性化され、有効データが出力される。このトランス
ペアレント出力モードにおけるアレイアクティブサイク
ルにおいては、図４４に示すアレイリードサイクルにお
いて設定されたアレイアドレスＡａに対応するＤＲＡＭ
セルのデータが出力される。

【０２６１】Ｎｏ．７ＱＬ：ラッチ出力モードでのアレ
イアクティブサイクル 図４７に示すラッチ出力モードでのアレイアクティブサ
イクルにおける各制御信号のタイミング状態は図４６に
示すものと同じである。ラッチ出力モードでのアレイア
クティブサイクルにおいては、それまで“Ｈ”に保持さ
れていたアウトプットイネーブル信号Ｇ＃が“Ｌ”へ立
下がると、まず、前回のアクセスサイクル（キャッシュ
アクセスサイクルでもアレイアクセスサイクルのいずれ
でもよい）で読出されたデータ（出力レジスタにラッチ
されている）がまず出力され、続いて今回のアレイアク
セスサイクルで読出されたデータが出力される。

【０２６２】Ｎｏ．７ＱＲ：レジスタ出力モードでのア
レイアクティブサイクル図４８に示すレジスタ出力モー
ドでのアレイアクティブサイクルにおける各制御信号の
状態は、図４６および図４７に示すものと同じである。
このラッチ出力モードでのアレイアクティブサイクルに
おいては、それまで“Ｈ”に保持されていたアウトプッ
トイネーブル信号Ｇ＃を“Ｌ”に立下げると、外部書込
みデータＤがハイインピーダンス状態となり、外部出力
データＱとして前回のアクセスサイクルで読出されたデ
ータが出力される。このラッチ出力モードのアレイアク
セスサイクルにおいて、次のクロックサイクルでアウト
プットイネーブル信号Ｇ＃が“Ｈ”から“Ｌ”に立下げ
られると、今回のアレイアクセスサイクルで読出された
データが出力される。

【０２６３】この図４４ないし図４８に示すサイクルを
組合わせることによりアレイから外部アドレスに従った
出力データＱが得られる。

【０２６４】図４９はトランスペアレント出力モードに
おいてアレイからデータを読出す際に実行されるサイク
ルの全体を示す図である。図４９において、タイミング
図の上に丸印で示す数字は前述の各サイクルの説明にお
いて付した番号を表わしている。

【０２６５】まずトランスペアレント出力モードにおけ
るアレイリード動作においては、図４４に示すアレイリ
ードサイクル（Ｎｏ．６）が実行される。このサイクル
Ｎｏ．６によりアレイアドレスＡａがそれぞれ外部クロ
ック信号Ｋの立上がりエッジで行アドレスおよび列アド
レスとして順に取込まれる。次いで図４５に示すアレイ
アクティブサイクルが所定回数実行され、ＤＲＡＭアレ
イにおける行および列の選択動作が行なわれる。最後
に、図４６に示すサイクルＮｏ．７ＱＴを実行し、出力
イネーブル信号Ｇ＃を“Ｌ”に立下げることにより、無
効データが出力された後有効データが出力される。この
場合のアクセス時間ｔＫＨＡＡは通常のＤＲＡＭのアク
セス時間と同程度となる。

【０２６６】図５０はラッチ出力モードにおいてアレイ
からデータをリードする際に行なわれるサイクルの全体
を示す図である。このラッチ出力モードにおけるアレイ
リード動作においても、図４９に示すトランスペアレン
ト出力モードにおけるアレイリード動作と同様、まず図
４４に示すアレイリードサイクル（Ｎｏ．６）が行なわ
れ、アレイからデータを読出すモードの設定が行なわれ
る。このアレイリードサイクル（サイクルＮｏ．６）に
よりアレイアドレスＡａがラッチされた後、図４５に示
すアレイアクティブサイクル（サイクルＮｏ．７）が所
定回数行なわれる。このアレイアクティブサイクル（サ
イクルＮｏ．７）の後、図４７に示すラッチ出力モード
でのアレイアクティブサイクル（サイクルＮｏ．７Ｑ
Ｌ）が行なわれる。このサイクルＮｏ．７ＱＬにおいて
それまで“Ｈ”に設定されていたアウトプットイネーブ
ル信号Ｇ＃を“Ｌ”へ立下げると、前回のアクセスによ
り読出されたデータが出力された後今回のアレイリード
サイクルでアクセス要求されたメモリセルのデータが出
力される。このときのアクセス時間ｔＫＨＡＡは、外部
クロック信号Ｋの第１回目の立上がりエッジから今回の
アレイアクセスサイクルでアクセス要求されたメモリセ
ルデータ（Ｖａｌｉｄ）が出力されるまでに要する時間
である。

【０２６７】図５１はレジスタ出力モードにおいてアレ
イからデータをリードする際に行なわれるサイクルの全
体を示す図である。図５１において、まずサイクルＮ
ｏ．６の実行により、アレイリードモードの設定が行な
われ、かつ外部クロック信号Ｋの立上がりエッジでアレ
イアドレスＡａがそれぞれ行アドレスおよび列アドレス
として時分割的にラッチされる。続いて、サイクルＮ
ｏ．７のアレイアクティブサイクルが所定回数行なわれ
た後、サイクルＮｏ．７ＱＲのアレイアクティブサイク
ルが行なわれる。このサイクルＮｏ．７ＱＲにおいてア
ウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がりかつ
外部クロック信号Ｋの立上がった後、時間ｔＫＨＡ経過
後または時間ｔＧＬＡ経過後の遅い方のタイミングで前
回のサイクルで読出されたデータが出力データＱとして
出力される。このときのアクセス時間ｔＫＨＡＡはサイ
クルＮｏ．６において外部クロック信号Ｋが１回目の立
上がりエッジから有効データが出力されるまでの時間で
ある。

【０２６８】ＤＲＡＭセルは定期的にリフレッシュする
必要がある。このリフレッシュ動作の設定は外部からの
リフレッシュ指示信号ＲＥＦ＃により行なわれる。この
リフレッシュ時においては、ＣＤＲＡＭ内では、このリ
フレッシュ指示信号ＲＥＦ＃に応答してリフレッシュア
ドレスカウンタ（図２１のカウンタ回路２９３参照）か
らリフレッシュアドレスが発生され、このリフレッシュ
アドレスに従って自動的にＤＲＡＭセルのリフレッシュ
が行なわれる。このようなオートリフレッシュ機能を備
えるＤＲＡＭは従来からＤＲＡＭ分野において知られて
いる。以下、このリフレッシュを行なうための信号のタ
イミングについて説明する。

【０２６９】Ｎｏ．８：リフレッシュサイクル 図５２はリフレッシュサイクルの信号タイミングを示す
図である。図５２に示すように、外部クロック信号Ｋの
立上がりエッジでチップセレクト信号Ｅ＃およびリフレ
ッシュ指示信号ＲＥＦ＃をそれぞれ“Ｈ”および“Ｌ”
と設定することによりＤＲＡＭのリフレッシュモードが
設定される。外部クロック信号Ｋの立上がりエッジでチ
ップセレクト信号Ｅ＃を“Ｈ”、リフレッシュ指示信号
ＲＥＦ＃を“Ｈ”と設定すれば、このＤＲＡＭのリフレ
ッシュが停止される。このオートリフレッシュサイクル
においては、他の制御信号ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ
＃の状態は任意であり、またアウトプットイネーブル信
号Ｇ＃は“Ｈ”に設定される。したがってこのとき、キ
ャッシュアドレスＡｃおよびアレイアドレスＡａの状態
は任意であり、また外部入力データＤの状態も任意であ
り、外部出力データＱはハイインピーダンス状態に設定
される。

【０２７０】リフレッシュ動作はＤＲＡＭに対してのみ
行なわれる。ＳＲＡＭは何らリフレッシュをする必要が
ない。したがってこのリフレッシュ期間中にキャッシュ
へアクセスすることが可能である。

【０２７１】以下、このリフレッシュとキャッシュアク
セスとを同時に行なうサイクルのタイミングについて説
明する。

【０２７２】Ｎｏ．８Ｗ：キャッシュヒットライトを伴
うリフレッシュサイクル このサイクルＮｏ．８Ｗにおいては、ＤＲＡＭにおける
リフレッシュと平行して、キャッシュヒットが発生した
ときに対応のＳＲＡＭセルへのデータの書込みが行なわ
れる。このキャッシュヒットライトを伴うリフレッシュ
サイクルの設定は図５３に示すように、外部クロック信
号Ｋの立上がりエッジにおいて、チップセレクト信号Ｅ
＃、キャッシュヒット信号ＣＨ＃、リフレッシュ指示信
号ＲＥＦ＃、ライトイネーブル信号Ｗ＃を“Ｌ”に設定
し、キャッシュ禁止信号ＣＩ＃およびアウトプットイネ
ーブル信号Ｇ＃を“Ｈ”に設定することにより行なわれ
る。これによりキャッシュヒットライトサイクルが設定
されかつリフレッシュサイクルが設定される。キャッシ
ュ（ＳＲＡＭ）においては、このキャッシュヒット指示
信号ＣＨ＃とライトイネーブル信号Ｗ＃の活性状態に応
答して、外部クロック信号Ｋの立上がりエッジで外部か
らの書込みデータＤを取込み対応のＳＲＡＭセル位置へ
書込む。ＤＲＡＭにおいては、リフレッシュ指示信号Ｒ
ＥＦ＃により内部のリフレッシュアドレスカウンタが起
動され、このカウンタからのリフレッシュアドレスに従
ってリフレッシュが行なわれる。

【０２７３】外部クロック信号Ｋの立上がりエッジにお
いて、リフレッシュ指示信号ＲＥＦ＃を“Ｈ”とすれ
ば、単に図３７に示すキャッシュヒットライトサイクル
（サイクルＮｏ．１）が行なわれるだけであり、ＤＲＡ
Ｍのリフレッシュは停止される。

【０２７４】Ｎｏ．８ＲＴ：トランスペアレント出力モ
ードにおけるキャッシュヒットリードを伴うリフレッシ
ュサイクル このサイクルＮｏ．８ＲＴにおいては、トランスペアレ
ント出力モードに従ってキャッシュヒットリードが行な
われるとともに、ＤＲＡＭにおいてオートリフレッシュ
が行なわれる。このサイクルＮｏ．８の設定は、図５４
に示すように、外部クロック信号Ｋの立上がりエッジ
で、チップセレクト信号Ｅ＃、キャッシュヒット信号Ｃ
Ｈ＃、およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”に
設定しかつキャッシュ禁止信号ＣＩ＃、コマンドレジス
タ信号ＣＲ＃およびライトイネーブル信号Ｗ＃を“Ｈ”
に設定することにより行なわれる。ＳＲＡＭキャッシュ
においては、このキャッシュヒットリード指示に応答し
て、外部クロック信号Ｋの立上がりエッジでキャッシュ
アドレスＡｃを取込み対応のＳＲＡＭセルを選択する。
アウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がる
と、所定時間経過後有効出力データＱが出力される。

【０２７５】ＤＲＡＭにおいては、リフレッシュ指示信
号ＲＥＦ＃に応答してオートリフレッシュが行なわれ
る。このキャッシュヒットリードを伴うリフレッシュサ
イクルにおいて外部クロック信号Ｋの立上がりエッジで
リフレッシュ指示信号ＲＥＦ＃を“Ｈ”に設定すれば、
このリフレッシュ指示信号ＲＥＦ＃に応答して行なわれ
るオートリフレッシュが停止される。したがってこの場
合には、図３８に示すサイクルＮｏ．２Ｔと同じトラン
スペアレント出力モードにおけるキャッシュヒットリー
ドサイクルが行なわれる。

【０２７６】Ｎｏ．８ＲＬ：ラッチ出力モードのキャッ
シュヒットリードを伴うリフレッシュサイクル この図５５に示すサイクルＮｏ．８ＲＬにおいては、ラ
ッチ出力モードによるキャッシュヒットリードが行なわ
れるとともにＤＲＡＭのオートリフレッシュが行なわれ
る。各制御信号のタイミング条件は図５３および５４に
示すものと同様である。このラッチ出力モードにおいて
は、キャッシュヒットが生じた場合、アウトプットイネ
ーブル信号Ｇ＃が“Ｌ”に立下がった後、まず前回のサ
イクルでアクセスされたデータが出力され続いて今回の
サイクルでアクセスされたデータが出力される。

【０２７７】Ｎｏ．８ＲＲ：レジスタ出力モードのキャ
ッシュヒットリードサイクルを伴うリフレッシュサイク
ル この図５６に示すサイクルＮｏ．８ＲＲにおいては、レ
ジスタ出力モードでのキャッシュヒットリードサイクル
に従ってデータの読出しが行なわれるとともに、ＤＲＡ
Ｍにおいてもオートリフレッシュが行なわれる。各制御
信号のタイミング条件は図５４および図５５に示すもの
と同様であり、ヒットリードとオートリフレッシュが行
なわれる。このサイクルＮｏ．８ＲＲにおいては、アウ
トプットイネーブル信号Ｇ＃が“Ｌ”へ立下がると前回
のサイクルにおいて選択された出力データが出力され
る。この後、一旦アウトプットイネーブル信号Ｇ＃を
“Ｈ”に立上げ、続いて次のクロックサイクルでアウト
プットイネーブル信号Ｇ＃を“Ｌ”へ立下げると今回の
サイクルで選択されたＳＲＡＭセルのデータが出力され
る。

【０２７８】ＣＤＲＡＭのトランスペアレント出力モー
ド、ラッチ出力モード、レジスタ出力モード、マスクト
ライトモード、Ｄ／Ｑ分離モードはコマンドレジスタに
所望の特殊機能を設定するコマンドをセットすることに
より実現される。次に、このコマンドレジスタにコマン
ドを設定するための動作サイクルについて説明する。

【０２７９】Ｎｏ．９：コマンドレジスタセットサイク
ル 図５７はコマンドレジスタセットサイクル（サイクルＮ
ｏ．９）における各信号のタイミングを示す図である。
このコマンドレジスタセットサイクルは、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃、
キャッシュ禁止信号ＣＩ＃、コマンドレジスタ信号ＣＲ
＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定す
ることにより実現される。このとき、図３３に示すよう
に、コマンドレジスタのうちの４つのレジスタＷＲ０〜
ＷＲ３のいずれかが選択される。出力モードの設定では
コマンドレジスタＷＲ０が選択され、かつそのときの入
力データＤの組合わせにより、出力モードの内容が選択
される。このため外部クロック信号Ｋの立上がりエッジ
でコマンドアドレスＡｒと外部書込みデータＤが有効と
されてラッチされる。コマンドアドレスＡｒの２ビット
Ａｒ０およびＡｒ１がともに０（“Ｌ”）のときにコマ
ンドレジスタＷＲ０が選択される。４ビットの外部書込
みデータＤのうち上位２ビットＤ２（ＤＱ２）およびＤ
３（ＤＱ３）が“０”（“Ｌ”）であり、最下位ビット
Ｄ０（ＤＱ０）が“０”にあればトランスペアレント出
力モードに設定される。

【０２８０】ラッチ出力モードは、この外部クロック信
号Ｋの立上がりエッジで外部書込みデータＤ０およびＤ
１をそれぞれ“１”（“Ｈ”）および“０”と設定し残
りの２ビットの外部書込みデータＤ２およびＤ３をとも
に“０”と設定することにより選択される。レジスタ出
力モードは、外部クロック信号Ｋの立上がりエッジでコ
マンドアドレスＡｒ０およびＡｒ１をともに“０”に設
定しかつ外部書込みデータＤ０およびＤ１（ＤＱ０およ
びＤＱ１）をともに“１”に設定しかつ外部書込みデー
タＤ２およびＤ３（ＤＱ２およびＤＱ３）をともに
“０”と設定することにより選択される。

【０２８１】なお図３３に示すコマンドレジスタの構成
においては８つのレジスタが設けられており、８種類の
特殊モードを設定することが可能である。マスクトライ
トモードを設定するためのコマンドレジスタＲＲ０およ
びＤ／Ｑ分離モードを設定するためのレジスタＲＲ１を
選択するためには、この図５７に示すタイミング図にお
いて外部クロック信号Ｋの立上がりエッジでライトイネ
ーブル信号Ｗ＃を“Ｈ”に設定する。このときのコマン
ドアドレスＡｒの値によりそれぞれ所望のモードが選択
される。

【０２８２】次に、このコマンドレジスタによる設定デ
ータに応じてデータ出力モードをトランスペアレントモ
ード、ラッチモードおよびレジスタモードに設定するた
めの具体的構成について説明する。図５８は、データ出
力モード設定に関連する回路構成を示す図である。図５
８において、コマンドレジスタ２７０は、コマンドレジ
スタモード検出信号（内部コマンドレジスタ信号）ＣＲ
に応答して、ライトイネーブル信号Ｗ＃、およびコマン
ドデータＡｒ０，Ａｒ１をデコードするコマンドレジス
タモードセレクタ２７９と、レジスタＷＲ０〜ＷＲ３お
よびフリップフロップＦＦ１を含む。コマンドレジスタ
は、図３３に示すように８つのレジスタＲＲ０〜ＲＲ３
およびＷＲ０〜ＷＲ３を含んでいる。しかしながら、図
５８においては、レジスタＲＲ２およびＲＲ３は図示し
ていない。レジスタＷＲ０〜ＷＲ３はそれぞれ４ビット
のレジスタである。レジスタＲＲ０およびＲＲ１は１つ
のフリップフロップＦＦ１を共有する。レジスタＲＲ０
が選択されるとフリップフロップＦＦ１がマスクトライ
トモードにセットされる。レジスタＲＲ１が選択される
とフリップフロップＦＦ１はＤ／Ｑ分離モードに設定さ
れる。入力制御回路２７２ｂは、このフリップフロップ
ＦＦ１の設定データに応じて入力回路２７４ｂおよび２
７４ｃのいずれかを選択する。

【０２８３】レジスタＷＲ０〜ＷＲ３のいずれかへのデ
ータ設定は、コマンドデータＡｒ０，Ａｒ１をデコード
することにより行なわれる。ライトイネーブル信号Ｗ＃
が活性状態のとき、入力制御回路２７２ｂにより選択さ
れた入力回路２７４ｂまたは２７４ｃを介して４ビット
のデータＤ０〜Ｄ３（またはＤＱ０〜ＤＱ３）が対応の
レジスタへ設定される。データ出力モードに関連するの
はレジスタＷＲ０であるため、このデータ出力モードの
設定について説明する。レジスタＷＲ０の下位２ビット
のデータに従って出力制御回路２７２ｂはトランスペア
レント、ラッチ、およびレジスタの出力モードのいずれ
かに設定され、その設定された出力モードに応じて出力
回路２７４ａを選択的に活性化する制御信号φ１，／φ
１およびφ２を発生する。

【０２８４】図５９は出力回路２７４ａの具体的構成の
一例を示す図である。図５９において、出力回路２７４
ａは、制御信号φ１，／φ１に応答して読出しデータバ
スＤＢ，＊ＤＢ上のデータをラッチするための第１の出
力ラッチ９８１と、クロック信号φ２に応答して、出力
ラッチ１のラッチデータまたはデータバスＤＢ，＊ＤＢ
上のデータを通過させる第２の出力ラッチ９８２および
出力ラッチ９８２からのデータを受け、制御信号Ｇ＃に
応答して出力データとして外部ピン端子ＤＱへ伝達する
出力バッファ９８３を含む。

【０２８５】第１の出力ラッチ９８１は、クロック信号
φ１および／φ１に応答して活性化されるクロックドイ
ンバータＩＣＶ１，ＩＣＶ２を含む。クロックドインバ
ータＩＣＶ１の入力および出力はクロックドインバータ
ＩＣＶ２の出力および入力にそれぞれ接続される。この
出力ラッチ９８１は、クロック信号φ１が“Ｈ”のとき
にラッチ状態となる。すなわちクロックドインバータＩ
ＣＶ１およびＩＣＶ２はクロック信号φ１が“Ｈ”のと
きに活性化されてインバータとして機能する。クロック
信号φ１が“Ｌ”のとき、クロックドインバータＩＣＶ
１およびＩＣＶ２はディスエーブル状態とされてラッチ
９８１はラッチ動作を行なわない。

【０２８６】第２の出力ラッチ９８２は、クロック信号
φ２が“Ｌ”のとき、その入力Ａ，＊Ａへ与えられたデ
ータをラッチし出力Ｑ，＊Ｑから出力する。出力ラッチ
９８２は、クロック信号φ２が“Ｈ”のとき、その入力
Ａ，＊Ａの信号状態にかかわらず、クロック信号φ２が
“Ｌ”のときにラッチしたデータを出力Ｑ，＊Ｑから出
力する。このラッチ動作を制御するクロック信号φ１，
／φ１およびφ２は外部からのクロックＫに同期した信
号であり、出力制御回路２７２ｂよりその発生タイミン
グが異ならされる。

【０２８７】出力バッファ９８３は出力イネーブル信号
Ｇ＃が活性状態となると活性化され、出力ラッチ９８２
からの出力データを端子ＤＱへ伝達する。

【０２８８】図６０は第２の出力ラッチ９８２の具体的
構成の一例を示す図である。図６０において、第２の出
力ラッチ９８２は、入力Ａ（＊Ａ）をそのＤ入力に受
け、クロック信号φ２をそのクロック入力ＣＬＫに受け
るＤ型フリップフロップＤＦＦを含む。フリップフロッ
プＤＦＦの出力Ｑから出力ラッチ９８２の出力Ｑ（＊
Ｑ）が得られる。このＤ型フリップフロップＤＦＦはダ
ウンエッジトリガ型であり、クロック信号φ２がＬに立
下がるタイミングで入力Ａを取込み、クロック信号φ２
が“Ｌ”の間入力Ａをそのまま出力する。クロック信号
φ２が“Ｈ”の場合には、入力端子Ｄへ与えられる入力
Ａの状態にかかわらず先のラッチしたデータを出力す
る。これにより、所望の機能を実現する出力ラッチ９８
２が得られる。Ｄ型フリップフロップＤＦＦが入力Ａお
よび入力＊Ａに対してそれぞれ設けられる。この出力ラ
ッチ９８２は他の構成であってもよく、クロック信号φ
２に応答してラッチ状態およびスルー状態を実現するこ
とのできる回路構成であればいずれの回路構成であって
もよい。

【０２８９】図６１は出力制御回路２７２ｂの具体的構
成の一例を示す図である。出力制御回路２７２ｂは、外
部クロックを所定の時間遅延させる遅延回路９９１ａ，
９９１ｂ，９９１ｃと、遅延回路９９１ａの出力に応答
して所定のパルス幅を有するワンショットのパルス信号
を発生するワンショットパルス発生回路９９２ａと、遅
延回路９９１ｂの出力に応答して所定のパルス幅を有す
るワンショットのパルス信号を発生するワンショットパ
ルス発生回路９９２ｂと、遅延回路９９１ｃの出力に応
答して所定のパルス幅を有するワンショットのパルス信
号を発生するワンショットパルス発生回路９９２ｃを含
む。ワンショットパルス発生回路９９２ａからクロック
信号φ１，／φ１が発生される。

【０２９０】ワンショットパルス発生回路９９２ｂとワ
ンショットパルス発生回路９９２ｃの出力はＯＲ回路９
９３へ与えられる。ＯＲ回路９９３からクロック信号φ
２が発生される。遅延回路９９１ｂの遅延時間は遅延回
路９９１ｃの遅延時間よりも短い。このワンショットパ
ルス発生回路９９２ａ〜９９２ｃのイネーブル／ディス
エーブルが２ビットのコマンドデータＷＲ０により設定
される。２ビットのコマンドデータＷＲ０がラッチモー
ドを示している場合、ワンショットパルス発生回路９９
２ａと９９２ｃがイネーブル状態とされ、ワンショット
パルス発生回路９９２ｂはディスエーブル状態とされ
る。次に、この図５８ないし図６１に示すコマンドレジ
スタおよびデータ出力回路の動作について説明する。

【０２９１】まず図６２に示すラッチ動作の動作波形図
を参照して説明する。データ出力モードのラッチ出力モ
ードの設定はコマンドデータレジスタＷＲ０の下位２ビ
ットを（０１）に設定することにより行なわれる。この
とき、ワンショットパルス発生回路９９２ａおよび９９
２ｃがイネーブル状態とされる。今、アウトプットイネ
ーブル信号Ｇ＃はデータ出力を示す活性状態の“Ｌ”に
あるとする。このとき、クロックＫの立上がりエッジで
外部アドレスＡｎがアドレスバッファに取込まれ、対応
のＳＲＡＭワード線ＳＷＬｎが選択され、ＳＲＡＭビッ
ト線対ＳＢＬにデータＲＤｎが現われる。このとき、ワ
ンショットパルス発生回路９９２ａは、外部クロックＫ
の立上がりに応答して、所定のタイミングでワンショッ
トのパルスを発生し所定期間“Ｌ”となる。このクロッ
ク信号φ１が“Ｌ”へ立下がることにより、出力ラッチ
９８１はラッチ動作が禁止される。このとき、クロック
信号φ２は“Ｈ”にあり、ラッチ状態を維持しており、
前のサイクルで読出されたデータＱｎ−１をラッチして
出力している。この外部アドレスにより選択された６４
ビットのＳＲＡＭビット線対ＳＢＬ上のデータＲＤｎの
うちさらに外部アドレスに従って選択された４ビットの
データが内部出力データバスＤＢ，＊ＤＢへ伝達され
る。このデータバスＤＢ，＊ＤＢ上のデータＤＢｎが確
定した状態でクロック信号φ１は“Ｈ”に立上がる。こ
れにより出力ラッチ９８１がラッチ動作をし、確定デー
タＤＢｎをラッチする。

【０２９２】続いて、ワンショットパルス発生回路９９
２ｃからワンショットパルスが発生され信号φ２が
“Ｌ”に立下がる。これにより出力ラッチ９８２がこの
ラッチされたデータＤＢｎを新たに取込み、出力端子Ｄ
Ｑへ出力バッファ９８３を介して伝達する。このクロッ
ク信号φ２の発生はクロックＫの立下がりに同期して行
なわれており、外部クロックＫの立下がりに応答してこ
のサイクルで選択されたデータがＱＤＢｎが出力データ
Ｑｎとして出力される。クロック信号φ２は次に外部ク
ロックＫが立上がるまでに“Ｈ”に立上がる。これによ
り、出力ラッチ９８２は、内部出力データバスＤＢ，＊
ＤＢのデータとは関係なく確定データＤＢｎを持続的に
出力する。

【０２９３】続いて、クロック信号φ１を“Ｌ”に立下
げ、出力ラッチ９８１のラッチ状態を開放し、次のサイ
クルすなわち次の確定データのラッチ動作に備える。こ
れにより、外部クロックＫの立上がりに応答して前のサ
イクルで読出されたデータが順次確定データとして出力
されることになる。

【０２９４】次に図６３を参照してレジスタモードにつ
いて説明する。レジスタモードの設定は、コマンドデー
タＷＲ０の下位２ビットを（１１）に設定することによ
り行なわれる。このレジスタ出力モードにおいては、ワ
ンショットパルス発生回路９９２ｂがイネーブル状態と
され、ワンショットパルス発生回路９９２ｃがディスエ
ーブル状態とされる。この場合、外部クロックＫの立上
がりに応答して、ワンショットパルス発生回路９９２ｂ
から“Ｌ”に立下がるワンショットのパルスが発生され
る。このときクロック信号φ１は“Ｈ”にあるため、前
のサイクルで読出されたデータＤＢｎ−１を出力ラッチ
９８２がラッチする。

【０２９５】レジスタ出力モードにおいては、クロック
信号φ２の“Ｌ”への降下タイミングが外部クロックＫ
の立上がりに応答して決定される。この場合、外部クロ
ックＫの（ｎ＋１）回目のサイクルに応答して出力ピン
端子ＤＱに、ｎ回目のクロックサイクルにおける読出し
データＤＢｎが出力データＱｎとして出力される。した
がって、ラッチ出力モードとレジスタ出力モードとで
は、クロック信号φ２の発生タイミングすなわち“Ｌ”
への移行タイミングが異なっているだけである。これに
より、サイクル前のサイクルのデータが出力され続いて
今回のサイクルで読出されたデータが出力されるラッチ
出力モードと、ｎ＋１回目のサイクルにおいてはｎ回目
のサイクルにおける読出しデータが出力されるレジスタ
出力モードが実現される。

【０２９６】次に図６４および図６５を参照してトラン
スペアレントモードについて説明する。まず図６４を参
照して第１のトランスペアレント出力モードについて説
明する。このトランスペアレント出力モードは前述のご
とくレジスタＷＲ０の下位２ビットをＸ０と設定するこ
とにより行なわれる。この第１のトランスペアレント出
力モードおよび第２のトランスペアレント出力モードは
このＸのビット値を０または１に設定することにより選
択される。このときいずれの値により第１のトランスペ
アレント出力モードおよび第２のトランスペアレント出
力モードのうちのいずれが選択されるかは任意である。
第１のトランスペアレント出力モードにおいては、クロ
ック信号φ１およびφ２はともに“Ｌ”のままである。
このとき、出力ラッチ９８１はラッチ動作から開放され
ており、また出力ラッチ９８２もスルー状態となってい
る。したがって、この場合には、出力データＱｎとして
は、内部データバスＤＢ，＊ＤＢ上に伝達されたＤＢｎ
がそのまま出力されることになる。すなわちＳＲＡＭビ
ット線対ＳＢＬまたはグローバルＩ／Ｏ線対ＧＩＯのデ
ータが無効データ（ＩＮＶＡＬＩＤ ＤＡＴＡ）の場合
にはこれに応答して出力ピンＤＱにも無効データＩＮＶ
が出現する。

【０２９７】図６５に示す第２のトランスペアレント出
力モードにおいては、クロック信号φ１が発生される。
クロック信号φ１が“Ｈ”の期間第１の出力ラッチ９８
１がラッチ動作を行なうため、ＳＲＡＭビット線対ＳＢ
ＬのデータＲＤｎが無効状態となっても、データバスＤ
Ｂ，＊ＤＢのデータがラッチ回路９８１により有効デー
タがラッチされ所定期間（クロック信号φ１の“Ｈ”の
間）出力されるので、無効データＩＮＶが出力される期
間が短くなる。この第２のトランスペアレント出力モー
ドにおいてもクロック信号φ２は“Ｌ”のままである。

【０２９８】なお上述の構成においては第２の出力ラッ
チ９８２としてダウンエッジトリガ型のＤ型フリップフ
ロップを用いたがこれはクロック信号φ２の極性を変え
ればアップエッジトリガ型のラッチ回路を用いても同様
の効果を得ることができる。また、出力ラッチ９８１の
構成も、他のラッチ回路を用いても実現することができ
る。

【０２９９】このコマンドレジスタにより設定される出
力モードの特徴をまとめると以下のようになる。

【０３００】（１） トランスペアレント出力モード：
このモードは、内部データバスＤＢ，＊ＤＢ上のデータ
を直接出力バッファに伝達するモードである。このモー
ドにおいては、出力データＤＱ（Ｑ）は外部クロックＫ
の立上がりエッジから時間ｔＫＨＡ経過後またはアウト
プットイネーブル信号Ｇ＃の立下がりエッジから時間ｔ
ＧＬＡ経過後の遅い方に有効データが現われる。時間ｔ
ＫＨＡよりも先にアウトプットイネーブル信号Ｇ＃を立
下げると無効データ（ｉｎｖ）が時間ｔＫＨＡまで出力
される。これは、アウトプットイネーブル信号Ｇ＃の立
下げタイミングが速いと、内部データバスＤＢ，＊ＤＢ
には有効データが現れていないことによる。したがっ
て、このモードにおいては、出力データが有効な期間は
内部バスに有効データが現われている期間に限られる。

【０３０１】（２） ラッチ出力モード：このモードに
おいては、内部データバスＤＢ，＊ＤＢと出力バッファ
との間に出力ラッチ回路が設けられる。このラッチ出力
モードにおいては、外部クロックＫが“Ｈ”の間、デー
タが出力ラッチ回路によりラッチされるため、時間ｔＫ
ＨＡより先にアウトプットイネーブル信号Ｇ＃を立下げ
たときに前のサイクルの読出しデータが出力されること
にある。したがって、内部データバスＤＢ，＊ＤＢに無
効データが現われている期間であっても、外部には無効
データは出力されない。すなわち、ＣＰＵが出力データ
を取込むための期間を十分とることができるという効果
を得ることができる。

【０３０２】（３） レジスタ出力モード；このモード
は、内部データバスと出力バッファとの間に出力レジス
タを設けたモードである。このレジスタ出力モードにお
いては、出力データとしては、外部クロックＫの立上が
りエッジから時間ｔＫＨＡＲ経過後あるいはアウトプッ
トイネーブル信号Ｇ＃の立下がりエッジから時間ｔＧＬ
Ａ経過後の遅い方に前のサイクルにおける有効データが
出力される。このレジスタモードもラッチモードと同様
な理由により、無効データは出力されないことになる。
このレジスタモードで連続してデータの出力を行なう場
合、外部クロックＫの立上がりから見て非常に高速にデ
ータが出力されているように見える。このような動作
は、一般にパイプライン動作と呼ばれており、見かけ上
のアクセスタイムのサイクルタイムよりもさらに縮小す
ることができる。

【０３０３】上述のような出力モードをコマンドレジス
タにより設定することが可能とすることにより、ユーザ
はシステムに応じた出力モードを選択することが可能に
なる。

【０３０４】残りのコマンドレジスタについてその機能
については特定しないがこれは任意の用途に適用可能で
ある。次に、このＣＤＲＡＭの状態遷移について状態遷
移図を参照して説明する。

【０３０５】図６６はキャッシュミス（ミスヒット）時
のＣＤＲＡＭの状態遷移を示す図である。図６６（Ａ）
には状態遷移のフローを示し、図６６（Ｂ）には各サイ
クル間の状態遷移を示す。この図６６において、各サイ
クルをサイクル番号で示す。

【０３０６】図６６において、キャッシュミス発生時に
は、最初に図４１に示すコピーバックサイクル（サイク
ルＮｏ．３）が行なわれる。これによりＳＲＡＭからＤ
ＲＡＭへのデータ転送モードが設定される。その後図４
５に示すアレイアクセスサイクル（サイクルＮｏ．７）
がｎ（ｎ＝（ｔａ／ｔｋ）−１）回繰り返される。ここ
でｔａはＤＲＡＭのサイクル時間、ｔｋは外部クロック
Ｋのサイクル時間である。このサイクルＮｏ．７をｎ回
繰り返すことにより、ＳＲＡＭからＤＲＡＭへのデータ
ブロックの一括転送が完了する。次いで図４２に示すブ
ロック転送サイクル（サイクルＮｏ．４）が行なわれ
る。これによりＤＲＡＭからＳＲＡＭへのデータ転送モ
ードが設定される。このサイクルＮｏ．４に続いてサイ
クルＮｏ．７をｎ回繰り返すことによりＤＲＡＭからＳ
ＲＡＭへのデータブロックの転送が行なわれる。この
後、ＤＲＡＭは次のアクセスを受けることが可能な状態
とされる。この状態はブロック転送モードと称し、ＣＰ
Ｕはこの後ＳＲＡＭおよびＤＲＡＭいずれへもアクセス
することができる。

【０３０７】サイクルＮｏ．４に続いてアレイアクティ
ブサイクル（サイクルＮｏ．７）をｎ′（ｎ′＝（ｔａ
／２・ｔＫ）−１）回繰り返すと、ＤＲＡＭにおいて
は、まだそのメモリセルへのリストア動作およびＲＡＳ
プリチャージが完了しておらず次のアクセスを受けるこ
とができない。しかしながらＳＲＡＭにおいては、既に
この状態においてはＤＲＡＭからブロックデータの転送
を受けており、何らリストアする必要はなくＳＲＡＭビ
ット線対上のデータは確定状態となっており、ＣＰＵは
この状態でＳＲＡＭへアクセスするこどかできる。この
状態はキャッシュフィル状態と呼ばれる。このキャッシ
ュフィル状態においては、ＣＰＵはＳＲＡＭへのみアク
セスすることができる。このキャッシュフィルの後に行
なわれるのは図３７に示すキャッシュヒットライトサイ
クル（サイクルＮｏ．１）であるかまたは図３８ないし
図４０に示すキャッシュヒットリードサイクル（サイク
ルＮｏ．２）である。ここで、このキャッシュヒットリ
ードサイクル（サイクルＮｏ．２）はトランスペアレン
ト出力モード、ラッチ出力モードおよびレジスタ出力モ
ードのいずれであってもよい。ヒットライトは各クロッ
クサイクルごとに連続して行なうことができ、またヒッ
トリードサイクルも各クロックサイクルごとに連続して
実行することができる。またヒットリードサイクルから
ヒットライトサイクルへも移行することができる。

【０３０８】図６７はアレイアクセス時の状態遷移を示
す図である。図６７（Ａ）にはアレイアクセスにおける
状態遷移のフローを示し、図６７（Ｂ）には各サイクル
間の状態遷移図を示す。アレイアクセスにはアレイへデ
ータを書込むアレイライトとアレイからデータを読出す
アレイリードとがある。アレイライトにおいては、まず
図３９に示すアレイライトサイクル（サイクルＮｏ．
５）が行なわれる。このサイクルＮｏ．５に続いてサイ
クルＮｏ．７のアレイアクティブサイクルがｎ回繰り返
されることによりＤＲＡＭアレイ内へデータを書込むこ
とができる。

【０３０９】アレイリード時においては図４４に示すア
レイリードサイクル（サイクルＮｏ．６）が行なわれ、
ＤＲＡＭがアクセス可能にされる。このサイクルＮｏ．
６のアレイリードサイクルを行なった後、図４５に示す
アレイアクティブサイクル（サイクルＮｏ．７）をｎ′
回繰り返す。この状態ではまだＤＲＡＭからはデータを
読出すことはできない。このサイクルＮｏ．７に続いて
図４６ないし図４８に示すデータ出力のためのアレイア
クティブサイクル（サイクルＮｏ．７Ｑ）がｎ′＋１回
繰り返される。ここでサイクルＮｏ．７Ｑは、トランス
ペアレント出力のためのアレイアクティブサイクル、ラ
ッチ出力を伴うアレイアクティブサイクルおよびレジス
タ出力を伴うアレイアクティブサイクルのいずれであっ
てもよい。このサイクルＮｏ．７Ｑにおける最後のサイ
クルにおいて出力イネーブル信号Ｇ＃を“Ｌ”に設定す
ることによりアレイからデータを読出すことができる。
このアレイライトとアレイリードでは、サイクルタイム
が一見したところ異なっているように見えるが、ｎ＝
ｎ′＋１であり、同一のクロックサイクルでアレイへデ
ータのリード／ライトを行なうことができる。アレイラ
イト動作またはアレイリード動作を行なった後は再び続
いてアレイライトまたはアレイリードを行なうことがで
きる。

【０３１０】図６８はリフレッシュ時の状態遷移を示す
図である。図６８（Ａ）はリフレッシュ時の状態遷移の
フローを示し、図６８（Ｂ）はリフレッシュ時の各サイ
クル間の状態遷移を示す。

【０３１１】ＤＲＡＭのオートリフレッシュのみを行な
いＳＲＡＭへのアクセスを行なわないノーマルリフレッ
シュにおいては、まず図５２に示すリフレッシュサイク
ル（サイクルＮｏ．８）が行なわれる。これに続いて図
４５に示すアレイアクティブサイクル（サイクルＮｏ．
７）がｎ回繰り返される。これによりＣＤＲＡＭ内蔵の
リフレッシュカウンタからのリフレッシュアドレスに従
う１回のオートリフレッシュが完了する。

【０３１２】ヒットライトを伴うリフレッシュ時におい
て、まず図５３に示すキャッシュヒットライトを伴うリ
フレッシュサイクル（サイクルＮｏ．８Ｗ）が行なわれ
る。これに続いて、ｎクロックサイクル間はＤＲＡＭの
オートリフレッシュが行なわれている。この間ＣＰＵは
図３７に示すキャッシュヒットライトサイクルをｎ回実
行することができる。

【０３１３】ヒットリードを伴うリフレッシュサイクル
時には図５４ないし図５６に示すキャッシュヒットリー
ドを伴うリフレッシュサイクル（サイクルＮｏ．８Ｒ）
が行なわれる。これによりＤＲＡＭのオートリフレッシ
ュが起動され、ｎクロックサイクル間はＤＲＡＭにおい
てオートリフレッシュが行なわれる。このｎクロックサ
イクル間ＣＰＵはヒットリードを行なうことができる。
ここでサイクルＮｏ．８Ｒは、その出力モードがトラン
スペアレント出力モード、ラッチ出力モードおよびレジ
スタ出力モードのいずれであってもよい。

【０３１４】以上この発明によるＣＤＲＡＭの構成およ
び動作について種々説明してきたが、この発明によるＣ
ＤＲＡＭの構成は上述の実施例のものに限定されず、そ
の容量は４ＭビットＣＤＲＡＭすなわち４ＭビットのＤ
ＲＡＭと１６ＫビットのＳＲＡＭとの構成に限定され
ず、任意の記憶容量のＤＲＡＭおよびＳＲＡＭを用いて
もよい。またそのアレイレイアウトにおいてもパッケー
ジの形状に応じた修正を受けても上記実施例と同様の効
果を得ることができる。

【０３１５】最後に、データ転送をＤＲＡＭアレイとＳ
ＲＡＭアレイとの間で行なうための方法のさらに他の実
施例について説明する。

【０３１６】図６９（Ａ）ないし図７１（Ｂ）は先に説
明したキャッシュミス時において行なわれるコピーバッ
クとブロック転送の動作を模式的に示す図である。まず
通常のコピーバックおよびブロック転送動作について説
明する。

【０３１７】図６９（Ａ）において、ＣＰＵがアクセス
要求したデータＤ２がＳＲＡＭの対応の位置には格納さ
れていない場合を考える。ＳＲＡＭすなわちキャッシュ
の対応の位置にはデータＤ１′が格納されている。この
ＳＲＡＭへのキャッシュミスが発生したとき、まだＤＲ
ＡＭにおいてはプリチャージ状態である。

【０３１８】図６９（Ｂ）において、キャッシュミス指
示信号に応答して、ＤＲＡＭにおいて、データＤ１′が
格納されるべき領域を含むワード線（図においてハッチ
ングで示す）が選択される。この状態はアレイアクティ
ブ状態である。ＳＲＡＭではデータＤ１′の領域は選択
されている。

【０３１９】図７０（Ａ）において、転送指示信号φＴ
ＳＤが発生され、ＳＲＡＭのデータＤ１′がＤＲＡＭの
選択されたワード線のうちの対応の領域へ伝達される。
これによりＤＲＡＭのデータ領域Ｄ１にデータＤ１′を
格納する。

【０３２０】図７０（Ｂ）において、このＤＲＡＭのデ
ータ領域Ｄ１へのデータＤ′の転送完了後ＤＲＡＭアレ
イはプリチャージ状態に復帰する。

【０３２１】図７１（Ａ）において、続いてＣＰＵがア
クセス要求するデータＤ２を含むワード線（図において
ハッチングで示す）がＤＲＡＭにおいて選択される。

【０３２２】図７１（Ｂ）において、この選択されたワ
ード線に含まれるデータＤ２がデータ転送指示信号φＴ
ＤＳに応答してＳＲＡＭアレイの対応の領域へ伝達され
る。これによりＳＲＡＭアレイのデータＤ１はデータＤ
２で書換えられることになる。この図６９（Ａ）から図
７０（Ｂ）がコピーバックであり、また図７０（Ｂ）か
ら図７１（Ｂ）がブロック転送モードとなる。ここで図
７０（Ｂ）のステップを両者のサイクルに含めているの
は、両者が続いて行なわれる場合、このＤＲＡＭのプリ
チャージ期間は両者に含まれると考えられるからであ
る。

【０３２３】このデータ転送方法の場合、ＤＲＡＭアレ
イのプリチャージ期間が間に挟まれることになりまたデ
ータ転送も常に一方方向である。このため、高速でＳＲ
ＡＭアレイとＤＲＡＭアレイとの間でデータ転送を行な
うことができない。この場合、図７、図８および図１１
に示すような双方向転送ＤＲＡＭアレイとＳＲＡＭアレ
イとの間のデータ転送をオーバーラップして行なうこと
が可能になる。このデータ転送をさらに高速で行ない、
高速動作の要求を満足する半導体記憶装置のデータ転送
動作について以下に説明する。

【０３２４】図７２は、この発明の一実施例である双方
向データ転送を行なうための回路構成を示すブロック図
である。図７２において、双方向転送ゲート回路は、転
送制御信号φＴＳＬに応答してＳＲＡＭビット線対ＳＢ
Ｌ，＊ＳＢＬをラッチ回路１８１１へ接続するゲート回
路１８１０と、転送制御信号φＴＬＤに応答してラッチ
回路１８１１のラッチデータをグローバルＩ／Ｏ線ＧＩ
Ｏ，＊ＧＩＯへ接続するゲート１８１２と、ＤＲＡＭラ
イトイネーブル信号ＡＷＤＥおよびＳＲＡＭコラムデコ
ーダ出力ＳＡＹに応答してラッチ１８１１の出力をグロ
ーバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯへ接続するゲート１８
１３を含む。ここでＳＲＡＭコラムデコーダ出力ＳＡＹ
は、ＤＲＡＭアレイにおける同時に選択された１６ビッ
トのうちの１つへデータを書込む。したがってＳＲＡＭ
コラムデコーダ出力ＳＡＹとしては、ＤＲＡＭにおける
列アドレスが共通にＳＲＡＭコラムデコーダへ与えられ
ている場合の構成が示されている。

【０３２５】双方向データ転送回路はさらに、転送制御
信号φＴＤＳに応答してオン状態となり、グローバルＩ
／Ｏ線ＧＩＯ，＊ＧＩＯをアンプ１８１５へ接続するゲ
ート１８１６と、転送制御信号φＴＤＳに応答してアン
プ１８１５の出力をＳＲＡＭビット線対ＳＢＬ，＊ＳＢ
Ｌへ伝達するゲート１８１４を含む。この双方向データ
転送回路は、ＤＲＡＭアレイへデータを書込む場合、Ｓ
ＲＡＭのビット線対ＳＢＬ，＊ＳＢＬを介することなく
直接グローバルＩ／Ｏ線ＧＩＯ，＊ＧＩＯへ伝達するゲ
ート１８１３を備えている。これにより高速でＤＲＡＭ
アレイへデータを伝達することができる。ゲート１８１
２は、転送制御信号φＴＬＤに応答してＳＲＡＭアレイ
とＤＲＡＭとの間で同時に選択された６４ビット（４Ｍ
ＣＤＲＡＭの場合）を一括してデータ転送を行なうため
に用いられる。

【０３２６】図７３は、図７２に示す双方向データ転送
回路の具体的構成の一例を示す図である。図７１におい
て、ゲート１８１０は、転送制御信号φＴＳＬに応答し
てオン状態となる１対のトランジスタＴ１００，Ｔ１０
１を含む。ゲート１８１０（トランジスタＴ１００，Ｔ
１０１）はそれぞれＳＲＡＭビット線ＳＢＬ，＊ＳＢＬ
のデータを増幅するトランジスタＴ１０２ｂおよびＴ１
０２ａに接続される。トランジスタＴ１０２ａ，Ｔ１０
２ｂはビット線＊ＳＢＬおよびＳＢＬ上のデータを反転
増幅して伝達する。

【０３２７】ラッチ１８１１は、インバータ１８３０ａ
および１８３０ｂからなるインバータラッチ回路を備え
る。ラッチ１８１１のラッチデータはインバータ回路１
８２２ａおよび１８２２ｂを介してゲート１８１２ａ，
１８１２ｂおよび１８１２ａ，１８１３ｂへ伝達され
る。ゲート８１２は制御信号φＴＬＤに応答してオン状
態となり、インバータ回路１８２２ａの出力をグローバ
ルＩ／Ｏ線＊ＧＩＯへ伝達するトランジスタＴ１０３ａ
を含む。ゲート回路１８１２ｂは、転送制御信号φＴＬ
Ｄに応答してオン状態となるトランジスタＴ１０３ｂを
含む。

【０３２８】トランジスタＴ１０３ｂは、転送制御信号
φＴＬＤに応答してインバータ回路１８２２ｂの出力を
グローバルＩ／Ｏ線ＧＩＯへ伝達する。

【０３２９】ゲート１８１３は、ゲート１８１３ａおよ
び１８１３ｂを含む。ゲート回路１８１３ａは、ＤＲＡ
Ｍライトイネーブル信号ＡＷＤＥに応答してオン状態と
なるトランジスタＴ１０４ａおよびＳＲＡＭコラムデコ
ーダ出力ＳＡＹに応答してオン状態となるトランジスタ
Ｔ１０５ｂを含む。このゲート回路１８１３ａは、制御
信号ＡＷＤＥおよびレコード信号ＳＡＹがともに“Ｈ”
となったときにインバータ回路１８２２ａ出力をグロー
バルＩ／Ｏ線＊ＧＩＯへ伝達する。ゲート回路１８１３
ｂは、ＳＲＡＭコラムデコーダ出力ＳＡＹ出力に応答し
てオン状態となるトランジスタＴ１０５ｂと、ＤＲＡＭ
ライトイネーブル信号ＡＷＤＥに応答してオン状態とな
るトランジスタＴ１０４ｂを含む。ゲート回路１８１３
ｂは、デコーダ出力ＳＡＹおよびライトイネーブル信号
ＡＷＤＥがともに活性状態となるとき、インバータ回路
１８２２ｂの出力をグローバルＩ／Ｏ線ＧＩＯへ伝達す
る。

【０３３０】ゲート１８１６は、ゲート回路１８１６ａ
および１８１６ｂを含む。ゲート回路１８１６ａは、転
送制御信号φＴＤＳに応答してオン状態となるトランジ
スタＴ１０６ａを含む。トランジスタＴ１０６ａは反転
増幅トランジスタ１８２１ａを介してグローバルＩ／Ｏ
線＊ＧＩＯへ接続され、かつアンプ１８１５へ接続され
る。ゲート回路１８１６ｂは、転送制御信号φＴＤＳに
応答してオン状態となるトランジスタＴ１０６ｂを含
む。トランジスタＴ１０６ｂは、反転増幅トランジスタ
８２１ｂを介してグローバルＩ／Ｏ線ＧＩＯへ接続され
る。

【０３３１】アンプ１８１５は、ｐチャネルＭＯＳトラ
ンジスタＴＭ１１，ＴＭ１０とＴＭ２０，ＴＭ２１を含
む。トランジスタＴＭ１１およびトランジスタＴＭ１０
は互いに並列に接続される。トランジスタＴＭ２０とト
ランジスタＴＭ２１とが互いに並列に接続される。トラ
ンジスタＴＭ１１はそのゲートに転送制御信号φＴＤＳ
を受ける。トランジスタＴＭ１０はそのゲートにトラン
ジスタＴ１０６ｂ（ゲート回路１８１６ｂ）の出力を受
ける。トランジスタＴＭ２０はそのゲートにトランジス
タＴ１０６ａ（ゲート回路１８１６ａ）の出力を受け
る。トランジスタＴＭ２１はそのゲートに転送制御信号
φＴＤＳを受ける。トランジスタＴＭ１０，ＴＭ１１、
ＴＭ２０，ＴＭ２１はオン状態となったとき電源電位Ｖ
ｃｃを伝達する。

【０３３２】ゲート１８１４はゲート回路１８１４ａお
よび１８１４ｂを含む。ゲート回路１８１４ａは転送制
御信号φＴＤＳに応答してオン状態となるトランジスタ
Ｔ１０７ａを含む。トランジスタＴ１０７ａはアンプ１
８１５の出力をＳＲＡＭビット線ＳＢＬへ伝達する。ゲ
ート回路１８１４ｂは転送信号φＴＤＳに応答してオン
状態となりアンプ１８１５の出力をＳＲＡＭビット線＊
ＳＢＬへ伝達するトランジスタＴ１０７ｂを含む。次に
この図７２および図７３に示す双方向データ転送回路の
動作をその動作波形図である図７４および図７５を参照
して説明する。

【０３３３】まず、図７４を参照してＤＲＡＭアレイか
らＳＲＡＭアレイへのデータ転送動作について説明す
る。この場合、アレイアクセス（キャッシュ禁止）信号
ＣＩに従ってアレイアクティブサイクルが行なわれ、Ｄ
ＲＡＭアレイにおけるワード線ＤＷＬの選択、この選択
ワード線ＤＷＬに接続されるメモリセルデータの検知増
幅、列選択線ＣＳＬの選択、ローカルＩ／Ｏ線へのデー
タの伝達、次いでブロック選択信号φＢＡによるローカ
ルＩ／Ｏ線とグローバルＧ／Ｏ線との接続が行なわれ
る。

【０３３４】一方、ＳＲＡＭアレイにおいてはＳＲＡＭ
ワード線ＳＷＬの選択が行なわれ、この選択ワード線Ｓ
ＷＬに接続されるメモリセルがＳＲＡＭビット線対ＳＢ
Ｌへ伝達される。時刻ｔ７において、グローバルＩ／Ｏ
線ＧＩＯおよびＳＲＡＭビット線対ＳＢＬのデータが確
定すると、データ転送制御信号φＴＤＳが発生される。
このとき制御信号φＴＬＤおよびφＴＳＬはともに
“Ｌ”を維持する。

【０３３５】制御信号φＴＤＳが“Ｈ”となると、ゲー
ト回路１８１４ａ，１８１４ｂが導通状態となりかつゲ
ート回路１８１６ａおよび１８１６ｂが導通状態とな
る。これによりグローバルＩ／Ｏ線ＧＩＯのデータがト
ランジスタ１８２１ｂで反転された後ゲート回路１８１
６ｂおよび１８１４ｂを介してＳＲＡＭビット線＊ＳＢ
Ｌへ伝達される。一方、グローバルＩ／Ｏ線＊ＧＩＯ上
のデータはトランジスタ１８２１ａで反転された後ゲー
ト回路１８１６ａおよび１８１４ａを介してＳＲＡＭビ
ット線ＳＢＬ上へ伝達される。

【０３３６】このデータ転送の完了後、時刻ｔ９でＤＲ
ＡＭアレイがイコライズ／プリチャージ状態となりスタ
ンバイ状態へ移行し、一方ＳＲＡＭアレイにおいて時刻
ｔｓ２においてプリチャージ／イコライズ状態に移行す
る。この図７４に示すデータ転送タイミングはほぼ、図
４に示すものと同様である。このとき転送制御信号φＴ
ＬＤおよびφＴＳＬが転送制御信号φＴＳＤに対応す
る。

【０３３７】図７５を参照してＳＲＡＭからＤＲＡＭア
レイへのデータ転送動作について説明する。この場合、
図６に示すデータ転送動作とほぼ同様の動作が行なわれ
るが、制御信号φＴＳＤおよびφＴＳＬが発生されるた
め、このときのデータ転送が少し異なってくる、この図
７５に示すデータ転送においては、ＳＲＡＭにおいて選
択ワード線ＳＷＬが電位が“Ｈ”に立上がり、ＳＲＡＭ
ビット線対ＳＢＬのデータが確定した後、まず転送制御
信号φＴＳＬが発生される。この転送制御信号φＴＳＬ
に応答してゲート１８１０がオン状態となり、トランジ
スタＴ１０２ａおよびＴ１０２ｂからのＳＲＡＭビット
線ＳＢＬ，＊ＳＢＬのデータが反転され、ラッチ１８１
１へ伝達される。これにより、ラッチ１８１１における
ラッチデータはＳＲＡＭの選択されたメモリセルに対応
したものとなる。

【０３３８】次いで、時刻ｔ７においてデータ転送制御
信号φＴＬＤが図６に示すデータ転送制御信号φＴＳＤ
とほぼ同様のタイミングで発生される。これにより、ゲ
ート１８１２がオン状態となり、ラッチ１８１１でラッ
チされたデータがインバータ回路１８２２ａおよび１８
２２ｂで反転された後グローバルＩ／Ｏ線＊ＧＩＯおよ
びＧＩＯ上へ伝達される。このグローバルＩ／Ｏ線ＧＩ
Ｏ，＊ＧＩＯのデータはローカルＩ／Ｏ線ＬＩＯを介し
てＤＲＡＭビット線対ＤＢＬ上へ伝達される。これによ
り、ＤＲＡＭアレイへのＳＲＡＭアレイからのデータ転
送が完了する。

【０３３９】ＤＲＡＭアレイへ直接データを書込む場合
には、データ転送制御信号φＴＬＤ，φＴＤＳおよびφ
ＴＳＬは発生されず、ゲート回路１８１３ａおよび１８
１３ｂによりＳＲＡＭコラムデコーダ出力ＳＡＹにより
選択されたゲート回路を介してのデータの書込みが行な
われる。

【０３４０】この図７２および図７３に示すようにラッ
チ１８１１とアンプ１８１５とを設けそれぞれ別々の経
路を介してデータ転送を行なうように構成すれば、ＤＲ
ＡＭアレイとＳＲＡＭアレイとの間のデータ転送をより
高速で行なうことも可能になる。このような動作モード
について次に説明する。

【０３４１】図７６および図７７はこの高速コピーバッ
クモード時のデータ転送動作を示す信号波形図である。
ここで「高速コピーバック」モードは、ＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送を行なうコピーバッ
クモードと、ＤＲＡＭアレイからＳＲＡＭアレイへのブ
ロック転送を行なうブロック転送モードの両者を含む。
まず図７６を参照してＤＲＡＭからＳＲＡＭへのデータ
転送動作について説明する。

【０３４２】この動作モード時においては、時刻ｔｓ１
においてＳＲＡＭアレイにおいて選択メモリセルデータ
が確定すると転送制御信号φＴＳＬが発生される。これ
により、ＳＲＡＭビット線対ＳＢＬからのデータがゲー
ト１８１０を介してラッチ１８１１にラッチされる。

【０３４３】一方、並行してＤＲＡＭアレイにおいて行
なわれていたＤＲＡＭワード線ＤＷＬの選択およびＤＲ
ＡＭ列選択線ＣＳＬの選択動作が行なわれる。ラッチ１
８１１におけるデータラッチの完了後の時刻ｔ７におい
て、データ転送制御信号φＴＤＳが発生される。これに
より、ゲート１８１４および１８１６がオン状態とな
り、アンプ１８１５を介してグローバルＩ／Ｏ線ＧＩ
Ｏ，＊ＧＩＯのデータがＳＲＡＭビット線対ＳＢＬ上へ
伝達される。ラッチ１８１１においては既にＳＲＡＭか
らＤＲＡＭアレイへ転送されるべきデータがラッチされ
ている。この図７６に示すように、ラッチ１８１１とア
ンプ１８１５とを別系統に設けることにより、ＳＲＡＭ
アレイからのデータのラッチへの転送と並行してＤＲＡ
ＭアレイからＳＲＡＭアレイへデータを転送することが
できる。

【０３４４】転送制御信号φＴＳＬが発生されるタイミ
ングは時刻ｔｓ１以降であればよい。また、転送制御信
号φＴＤＳの発生タイミングはラッチ１８１１における
ラッチ動作が完了しかつグローバルＩ／Ｏ線ＧＩＯ上の
データが確定したタイミングであればよい。この構成と
すれば、制御信号φＴＤＳが発生されてＳＲＡＭビット
線対ＳＢＬのデータが確定した後すぐにＳＲＡＭのデー
タを読出すことができ、より高速でＳＲＡＭアレイへア
クセスすることが可能になる。

【０３４５】次いで、ラッチ１８１１にラッチされたデ
ータのＤＲＡＭアレイへの転送が行なわれる。

【０３４６】図７７において、ＳＲＡＭアレイへのデー
タ転送完了後、別のＤＲＡＭアドレスに従ってワード線
の選択動作が行なわれる。時刻ｔ７において、グローバ
ルＩ／Ｏ線対ＧＩＯのデータが確定するとデータ転送制
御信号φＴＬＤが発生され、ゲート１８１２がオン状態
となり、ラッチ１８１１にラッチされたデータがグロー
バルＩ／Ｏ線対ＧＩＯへ伝達される。このグローバルＩ
／Ｏ線対ＧＩＯへ伝達されたデータはローカルＩ／Ｏ線
対ＬＩＯを介してＤＲＡＭビット線対ＤＢＬへ伝達され
る。

【０３４７】図７７に示すＳＲＡＭアレイからＤＲＡＭ
アレイへのデータ転送時においてはラッチ１８１１にラ
ッチされたデータがＤＲＡＭアレイへ伝達されているだ
けである。したがって、この場合このＳＲＡＭアレイか
らＤＲＡＭアレイへのデータ転送と並行してＳＲＡＭア
レイへアクセスすることができ、より高速の半導体記憶
装置を得ることができる。この図７６および図７７に示
す高速コピーバックモードの動作を模式的に図７８ない
し図８０に示す。以下、図７８ないし図８０を参照して
この高速コピーバックモードについてより具体的に説明
する。

【０３４８】ＳＲＡＭアレイへアクセスされた領域には
データＤ１′が格納されており、アクセス要求されたデ
ータＤ２が格納されていない状態を考える。この場合ア
クセスはＳＲＡＭアレイに対して行なわれており、ＤＲ
ＡＭはスタンバイ状態のプリチャージ状態にある（図７
８（Ａ））。

【０３４９】このようなキャッシュミスが生じた場合、
まずＳＲＡＭにおいては、データＤ１′がラッチへ転送
される。このラッチへのデータ転送動作と並行して、Ｄ
ＲＡＭにおいては、データＤＲＡＭ２を含むワード線
（ハッチング部分）の選択が行なわれる（図７８
（Ｂ））。

【０３５０】次いで、このＤＲＡＭの選択ワード線に含
まれるデータＤ２がアンプを介してＳＲＡＭの先にデー
タＤ１′を格納していた領域へ伝達される。このときラ
ッチにおいてはデータＤ１′がラッチされている（図７
９（Ａ））。

【０３５１】ＤＲＡＭからＳＲＡＭのデータ転送後、Ｄ
ＲＡＭは、再びデータＤ１を含むワード線を選択するた
めに一旦プリチャージ状態へ移行する。データＤ１はＳ
ＲＡＭに格納されていたデータＤ１′が格納されるべき
領域である（図７９（Ｂ））。

【０３５２】ＤＲＡＭにおいてプリチャージ完了後、デ
ータＤ１を含むワード線（ハッチング領域）の選択が行
なわれる（図８０（Ａ））。

【０３５３】次いでこのＤＲＡＭの選択されたワード線
に含まれるデータ領域Ｄ１にラッチされていたデータＤ
１′が転送される。これによりＤＲＡＭ内のデータＤ１
がデータＤ１′で書換えられる（図８０（Ｂ））。

【０３５４】ここで外部アドレスの与え方は、ＳＲＡＭ
に対しては先のキャッシュミス時と同様であり、ＤＲＡ
Ｍでは先にＣＰＵからのアドレス、次いでタグメモリか
らのアドレスとなる。

【０３５５】この図７８ないし図８０に示す高速コピー
バックモードと図６９ないし図７１に示すデータ転送動
作とを比較すれば、ＤＲＡＭにおいては高速コピー時に
おいてはプリチャージ期間が１回必要とされているだけ
であり、高速でＳＲＡＭとＤＲＡＭとの間でのデータ転
送を行なうことができる。また、従来のコピーバックお
よびブロック転送モードを含むサイクルにおいては、ブ
ロック転送が行なわれた後にしかＳＲＡＭへはアクセス
できなかったが、この高速コピーバックモードにおいて
は、最初のデータ転送サイクルにおいてＤＲＡＭからＳ
ＲＡＭへのデータ転送が行なわれることになり、ブロッ
ク転送が最初に行なわれており、ＳＲＡＭへ直にアクセ
スすることができ、より高速で動作するキャッシュ内蔵
半導体記憶装置を得ることができる。

【０３５６】この高速コピーバックモードは、キャッシ
ュ内蔵の半導体記憶装置においてキャッシュミス時にお
いてＳＲＡＭアレイとＤＲＡＭアレイとの間でのデータ
転送を一例として示しているが、通常のＳＲＡＭアレイ
とＤＲＡＭアレイのような２つのメモリセルアレイ間で
データを相互に転送する場合においても同様に高速でデ
ータの交換を行なうことが可能となり、データ転送効率
を大幅に改善することができる。

【０３５７】この高速コピーバックモードは、キャッシ
ュ内蔵の半導体記憶装置においてキャッシュミス時にお
いてＳＲＡＭアレイとＤＲＡＭアレイとの間でのデータ
転送を一例として示しているが、図１３に示すような通
常のＳＲＡＭアレイとＤＲＡＭアレイのような２つのメ
モリセルアレイ間でデータを相互に転送する場合におい
ても同様に高速でデータの交換を行なうことが可能とな
り、データ転送効率を大幅に改善することができる。

【０３５８】

【発明の効果】第１の発明によれば、第１のメモリセル
アレイと第２のメモリセルアレイとのデータ転送経路を
それぞれ互いに独立な２系統とし、一方の系統を第１の
メモリセルアレイから第２のメモリセルアレイへのデー
タ転送用および他方の系統を第２のメモリセルアレイか
ら第１のメモリセルアレイへのデータ転送用に設定しか
つこのデータ転送系統を互いに独立に動作可能としたた
め、高速で第１のメモリセルアレイと第２のメモリセル
アレイとの間のデータ転送を行なうことができる。

【０３５９】第２の発明に従えば、キャッシュミス時に
おいて高速メモリの選択されたメモリセルデータをラッ
チしかつこのラッチ動作と並行して大容量メモリから高
速メモリへデータ転送を行ない、次いでラッチからＤＲ
ＡＭアレイへのデータ転送を行なうように構成したた
め、ＳＲＡＭアレイへのアクセスを高速化することがで
きる。

【図面の簡単な説明】

【図１】 この発明の一実施例であるキャッシュ内蔵半
導体記憶装置のメモリアレイの構成を示す図である。

【図２】 図１に示す半導体記憶装置の１つのメモリブ
ロックに関連する部分の詳細構成を示す図である。

【図３】 図２に示す双方向転送ゲートの構成の一例を
示す図である。

【図４】 図１に示す半導体記憶装置におけるＤＲＡＭ
アレイからＳＲＡＭへのデータ転送動作を示す信号波形
図である。

【図５】 図１に示す半導体記憶装置におけるＤＲＡＭ
アレイからＳＲＡＭアレイへのデータ転送動作および該
データ転送後のＳＲＡＭへのアクセス動作を示す信号波
形図である。

【図６】 図１に示す半導体記憶装置におけるＳＲＡＭ
アレイからＤＲＡＭアレイへのデータ転送動作を示す信
号波形図である。

【図７】 図２に示す双方向転送ゲートの他の構成を概
略的に示す図である。

【図８】 図７に示す双方向転送ゲートの詳細な構成を
示す図である。

【図９】 図７および図８に示す双方向転送ゲートにお
けるＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送
時の動作を示す信号波形図である。

【図１０】 図７および図８に示す双方向転送ゲートに
おけるＤＲＡＭアレイからＳＲＡＭアレイへのデータ転
送動作を示す信号波形図である。

【図１１】 図２に示す双方向転送ゲートのさらに他の
構成例を示す図である。

【図１２】 図２に示す双方向転送ゲートのさらに他の
構成例を示す図である。

【図１３】 図７ないし図１２に示す双方向転送ゲート
の他の構成への適用例を概略的に示す図である。

【図１４】 この発明の他の実施例であるキャッシュ内
蔵半導体記憶装置の全体の構成を示す図である。

【図１５】 図１４に示す半導体記憶装置におけるグロ
ーバルＩ／Ｏ線とローカルＩ／Ｏ線の配置を示す図であ
る。

【図１６】 ＤＲＡＭセルに含まれるメモリセルトラン
ジスタ部の断面構造を示す図である。

【図１７】 アルミニウムで裏打ちされたポリシリコン
ワード線とワード線シャント領域との関係を示す図であ
る。

【図１８】 この発明に従う半導体記憶装置におけるグ
ローバルＩ／Ｏ線、コラム選択線およびＤＲＡＭワード
線のレイアウトを示す平面図である。

【図１９】 図１４に示すＳＲＡＭアレイの１つのブロ
ックの構成を示す図である。

【図２０】 図１４に示す半導体記憶装置を収納するパ
ッケージのピン配置の一例を示す図である。

【図２１】 図１４に示す半導体記憶装置の全体の構成
を機能的に示すブロック図である。

【図２２】 図２１に示す半導体記憶装置のメモリアレ
イ部の構成例を示す図である。

【図２３】 この発明に従う半導体記憶装置においてＤ
ＲＡＭアレイへのアレイアクセスを可能にするための内
部データ線とＤＲＡＭアレイとの接続関係の一例を示す
図である。

【図２４】 この発明に従う半導体記憶装置においてＤ
／Ｑ分離モードおよびマスクトライトモードを実現する
ためのデータ入出力回路部の構成の一例を示す図であ
る。

【図２５】 図２４に示すデータ入出力回路部の他の構
成例を示す図である。

【図２６】 図２４に示すデータ入出力回路部のさらに
他の構成例を示す図である。

【図２７】 この発明に従う半導体記憶装置におけるＤ
ＲＡＭ用のアドレスとＳＲＡＭ用アドレスとの対応関係
を示す図である。

【図２８】 ＤＲＡＭの列アドレスとＳＲＡＭの列アド
レスとの対応関係を示す図である。

【図２９】 図１４に示す半導体記憶装置におけるＳＲ
ＡＭビット線対と内部データ線との接続関係を示す図で
ある。

【図３０】 図２１に示す転送ゲート制御回路の信号の
入出力関係を具体的に示す図である。

【図３１】 図２１に示すＤＲＡＭアレイ駆動回路の構
成を概略的に示すブロック図である。

【図３２】 この発明に従うキャッシュ内蔵半導体記憶
装置が実施可能な動作モードおよびその動作モードを設
定するための制御信号のタイミング条件を一覧にして示
す図である。

【図３３】 図２１に示すコマンドレジスタの内容およ
びこのコマンドレジスタのモードを設定するための信号
の条件を一覧にして示す図である。

【図３４】 選択されたコマンドレジスタとそのときに
選択される特殊モードとの対応関係を例示する図であ
る。

【図３５】 この発明に従う半導体記憶装置を用いてキ
ャッシュシステムをダイレクタトマッピング方式で構成
した際のシステム構成のブロック図である。

【図３６】 この発明に従う半導体記憶装置を用いて４
ウェイセットアソシアティブ方式のマッピング方式でキ
ャッシュシステムを構成した際のシステム構成を示すブ
ロック図である。

【図３７】 この発明に従う半導体記憶装置のキャッシ
ュヒットライトサイクル時の制御信号のタイミングを示
す信号波形図である。

【図３８】 この発明に従う半導体記憶装置のトランス
ペアレント出力モードにおけるキャッシュヒットリード
サイクルを行なうための各外部信号のタイミングを示す
信号波形図である。

【図３９】 この発明に従う半導体記憶装置をラッチ出
力モードのキャッシュヒットリードサイクルで動作させ
る場合の各外部信号のタイミングを示す信号波形図であ
る。

【図４０】 この発明に従う半導体記憶装置をレジスタ
出力モードのキャッシュヒットリードサイクルで動作さ
せるための各種外部信号のタイミングを示す信号波形図
である。

【図４１】 この発明に従う半導体記憶装置をコピーバ
ックサイクルで動作させるための各種外部信号のタイミ
ングを示す信号波形図である。

【図４２】 この発明に従う半導体記憶装置をブロック
転送サイクルで動作させるための各種外部信号のタイミ
ングを示す信号波形図である。

【図４３】 この発明に従う半導体記憶装置のアレイラ
イトサイクルを設定するための各外部信号のタイミング
を示す波形図である。

【図４４】 この発明に従う半導体記憶装置のアレイリ
ードサイクル設定時における各外部制御信号のタイミン
グを示す波形図である。

【図４５】 この発明に従う半導体記憶装置をアレイア
クティブサイクルで動作させるための各外部制御信号の
タイミングを示す波形図である。

【図４６】 この発明に従う半導体記憶装置をトランス
ペアレント出力モードのアレイアクティブサイクルで動
作させるための各種外部信号のタイミングを示す信号波
形図である。

【図４７】 この発明に従う半導体記憶装置をラッチ出
力モードを伴うアレイアクティブサイクルで動作させる
ための各外部信号のタイミングを示す波形図である。

【図４８】 この発明に従う半導体記憶装置をラッチ出
力モードを伴うアレイアクティブサイクルで動作させる
ための各外部信号のタイミングを示す波形図である。

【図４９】 この発明に従う半導体記憶装置をトランス
ペアレント出力モードのアレイリードサイクルで動作さ
せるための各外部信号のタイミングを示す波形図であ
る。

【図５０】 この発明に従う半導体記憶装置をラッチ出
力モードのアレイリードサイクルで動作させるための各
種外部信号のタイミングを示す波形図である。

【図５１】 この発明に従う半導体記憶装置をレジスタ
出力モードのアレイリードサイクルで動作させるための
各外部信号のタイミングを示す波形図である。

【図５２】 この発明に従う半導体記憶装置のリフレッ
シュサイクルを行なわせるための各外部信号のタイミン
グを示す波形図である。

【図５３】 この発明に従う半導体記憶装置をキャッシ
ュヒットライトとともにリフレッシュサイクルを行なわ
せるための各外部信号のタイミングを示す波形図であ
る。

【図５４】 この発明に従う半導体記憶装置のトランス
ペアレント出力モードでのキャッシュヒットリードとと
もにリフレッシュサイクルを実行するための各外部信号
のタイミングを示す波形図である。

【図５５】 この発明に従う半導体記憶装置をラッチ出
力モードでのキャッシュヒットリードとともにリフレッ
シュサイクルを行なわせるための各外部信号のタイミン
グを示す波形図である。

【図５６】 この発明に従う半導体記憶装置をレジスタ
出力モードのキャッシュヒットリードとともにリフレッ
シュサイクルを行なわせるための各外部信号のタイミン
グを示す波形図である。

【図５７】 この発明に従う半導体記憶装置のコマンド
レジスタをセットするための各外部信号のタイミングを
示す波形図である。

【図５８】 コマンドレジスタにより半導体記憶装置の
データ出力モードを設定するための回路構成を示す図で
ある。

【図５９】 図５８に示すデータ出力回路の構成の一例
を示す図である。

【図６０】 図５９に示す第２の出力ラッチの構成の一
例を示す図である。

【図６１】 図５８に示す出力制御回路の構成の一例を
示す図である。

【図６２】 図５８ないし図６１に示す回路のラッチ出
力モード設定時の動作を示す信号波形図である。

【図６３】 レジスタ出力モード設定時の動作を示す信
号波形図である。

【図６４】 図５８ないし図６１に示す回路の第１のト
ランスペアレントモード設定時における動作を示す信号
波形図である。

【図６５】 図５８ないし図６１に示す回路の第２のト
ランスペアレントモード設定時の動作を示す信号波形図
である。

【図６６】 この発明に従う半導体記憶装置のキャッシ
ュミス時における状態遷移を示す図である。

【図６７】 この発明に従う半導体記憶装置のアレイア
クセス時における状態遷移を示す図である。

【図６８】 この発明に従う半導体記憶装置のリフレッ
シュ時における状態遷移を示す図である。

【図６９】 図２、図７および図１１に示す双方向転送
ゲートを用いた際のＤＲＡＭアレイとＳＲＡＭアレイと
の間のデータの相互転送動作を示す図である。

【図７０】 図２、図７および図１１に示す双方向転送
ゲートを用いた際のＤＲＡＭアレイとＳＲＡＭアレイと
の間のデータの相互転送動作を示す図である。

【図７１】 図２、図７および図１１に示す双方向転送
ゲートを用いた際のＤＲＡＭアレイとＳＲＡＭアレイと
の間のデータの相互転送動作を示す図である。

【図７２】 この発明に従うデータ転送を実現するため
の双方向転送ゲートのさらに他の構成例を示す図であ
る。

【図７３】 図７２に示す双方向転送ゲートの具体的構
成の一例を示す図である。

【図７４】 図７２および図７３に示す双方向転送ゲー
トを用いてＤＲＡＭアレイからＳＲＡＭアレイへのデー
タ転送を行なう際の動作を示す信号波形図である。

【図７５】 図７２および図７３に示す双方向転送ゲー
トを用いたＳＲＡＭアレイからＤＲＡＭアレイへデータ
転送を行なう際の動作を示す信号波形図である。

【図７６】 図７２および図７３に示す双方向転送ゲー
トを用いた高速コピーバック動作を行なう際のＤＲＡＭ
アレイからＳＲＡＭアレイへのデータ転送動作を示す信
号波形図である。

【図７７】 高速コピーバック動作時におけるＳＲＡＭ
アレイからＤＲＡＭアレイへのデータ転送動作を示す信
号波形図である。

【図７８】 高速コピーバックモード動作を説明するた
めの模式図である。

【図７９】 高速コピーバックモード動作を説明するた
めの模式図である。

【図８０】 高速コピーバックモード動作を説明するた
めの模式図である。

【図８１】 従来の１ＭビットＤＲＡＭのアレイ構成を
示す図である。

【図８２】 従来のキャッシュ内蔵半導体記憶装置のア
レイ配置を示す図である。

【図８３】 従来の１ＭビットＤＲＡＭのアレイの具体
的配置を例示する図である。

【図８４】 従来のキャッシュ内蔵半導体記憶装置にお
いて４ウェイセットアソシアティブ方式を実現するため
のアレイ配置を示す図である。

【符号の説明】

１ ＤＲＡＭアレイ、２ ＳＲＡＭアレイ、３ 双方向
転送ゲート回路、１３ＤＲＡＭセンスアンプ＋ＩＯゲー
トブロック、１４ ＤＲＡＭロウデコーダ、１５ ＤＲ
ＡＭコラムデコーダ、１６ａ，１６ｂ Ｉ／Ｏ線対、２
１ ＳＲＡＭロウデコーダ、２２ ＳＲＡＭコラムデコ
ーダ、２３ ＳＲＡＭセンスアンプ回路、ＧＩＯ グロ
ーバルＩ／Ｏ線対、ＬＩＯ ローカルＩ／Ｏ線対、ＣＳ
Ｌ コラム選択線、ＩＯＧ Ｉ／Ｏゲート、ＣＳＧ 列
選択ゲート、ＳＢＬ ＳＲＡＭビット線対、ＤＢＬ Ｄ
ＲＡＭビット線対、ＭＭ メモリマット、８０，９０双
方向転送ゲート、８５，１８１１ ラッチ、８６，１８
１５ アンプ、１００ＤＲＡＭ、１０１ ＤＲＡＭアレ
イ、１０２ ＤＲＡＭロウデコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早野 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山崎 彰 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを含む第１のメモリセ
   ルアレイ、 前記第１のメモリセルアレイと別に設けられ、複数のメ
   モリセルからなる第２のメモリセルアレイ、 前記第１のメモリセルアレイと前記第２のメモリセルア
   レイとの間に設けられ、前記第１のメモリセルアレイの
   選択されたメモリセルと前記第２のメモリセルアレイの
   選択されたメモリセルとの間でのデータ転送を行なうた
   めのデータ転送手段を備え、 前記データ転送手段は、 （ａ）前記第１のメモリセルアレイから転送されたデー
   タを前記第２のメモリセルアレイへ伝達する第１の手
   段、前記第１の手段は与えられたデータを一時的に保持
   する第１のラッチ手段を含み、 （ｂ）前記第２のメモリセルアレイから転送されたデー
   タを前記第１のメモリセルアレイへ伝達する第２の手段
   を含み、前記第２の手段は、与えられたデータを一時的
   に保持する第２のラッチ手段を含み、かつ前記第１の手
   段のデータ転送経路と前記第２の手段のデータ転送経路
   とはそれぞれ独立に設けられており、 データ転送指示信号に応答して、前記第１の手段および
   前記第２の手段を活性化する活性化手段を備える、半導
   体記憶装置。
2. 【請求項２】 キャッシュヒット時に高速メモリへアク
   セスしかつキャッシュミス時に大容量メモリへアクセス
   する半導体記憶装置におけるデータ転送方法であって、 前記キャッシュミス時に外部アドレスに従って前記高速
   メモリの選択されたメモリセルのデータをラッチし、か
   つ前記大容量メモリの対応のメモリセルを選択するステ
   ップ、 前記大容量メモリの対応のメモリセルのデータを前記高
   速メモリの前記外部アドレスが指定するメモリセルへ一
   度に転送するステップ、および前記大容量メモリから前
   記高速メモリへのデータ転送の後、前記ラッチされたデ
   ータが格納されるべきメモリセルを前記大容量メモリか
   ら選択し、該選択された大容量メモリ内のメモリセルへ
   前記ラッチされたメモリセルデータを転送するステップ
   を含む、データ転送方法。