JP2951786B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速動作するメモリ
と比較的低速の大容量のメモリとが同一半導体チップ上
に集積化された半導体記憶装置に関し、特に、主メモリ
としての大容量ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）と、キャッシュメモリとしての小容量
のスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）とが同一半導体チップ上に集積化されたキャッシュ
内蔵半導体記憶装置の構成に関する。

【０００２】より特定的には、このキャッシュ内蔵半導
体記憶装置の消費電流、特に高速メモリと大容量メモリ
との間のデータ転送時における消費電流を低減するため
の構成に関する。

【０００３】

【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシングユニット（ＭＰＵ）は、動作クロッ
ク周波数が２５ＭＨｚまたはそれ以上と非常に高速にな
っている。データ処理システムにおいては、標準ＤＲＡ
Ｍはビット単価が安いため、大記憶容量の主メモリとし
て用いられることが多い。標準ＤＲＡＭは、アクセス時
間が短縮化されてきてはいるものの、ＭＰＵの高速化は
標準ＤＲＡＭのそれを上回っている。

【０００４】このため、標準ＤＲＡＭを主メモリとして
用いるデータ処理システムは、ウエイトステート（待ち
状態）の増加などの犠牲を払う必要がある。このＭＰＵ
と標準ＤＲＡＭの動作速度のギャップという問題は、標
準ＤＲＡＭが次のような特徴を有しているために本質的
なものである。

【０００５】（ｉ） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同一のアドレスピン端子へ
与えられる。行アドレス信号は、ローアドレスストロー
ブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。
列アドレス信号は、コラムアドレスストローブ信号／Ｃ
ＡＳの降下エッジで装置内部へ取込まれる。ローアドレ
スストローブ信号／ＲＡＳがメモリサイクルの開始を規
定しかつ行選択系を活性化する。コラムアドレスストロ
ーブ信号／ＣＡＳは列選択系を活性化する。

【０００６】信号／ＲＡＳが活性状態となってから信号
／ＣＡＳが活性状態となるまで「ＲＡＳ−ＣＡＳ遅延時
間（ｔＲＣＤ）」と呼ばれる所定の時間が必要とされ
る。この遅延時間ｔＲＣＤにより、アクセス時間の短縮
化にも限度があるというアドレス多重化による制約が存
在する。

【０００７】（ｉｉ） ローアドレスストローブ信号／
ＲＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定
した場合、このローアドレスストローブ信号／ＲＡＳは
ＲＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経
過した後でなければ再び“Ｌ”へ立下げることはできな
い。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭの様々
な信号線を確実に所定電位にプリチャージするために必
要とされる。このため、ＲＡＳプリチャージ時間ｔＲＰ
によりＤＲＡＭのサイクル時間を短くすることはできな
い。また、ＤＲＡＭのサイクル時間を短くすることは、
ＤＲＡＭにおいて信号線の充放電の回数が多くなるため
消費電流の増加にもつながる。

【０００８】（ｉｉｉ） 回路の高集積化およびレイア
ウトの改良などの回路技術およびプロセス技術の向上ま
たは駆動方法の改良などの応用上の工夫・改良によりＤ
ＲＡＭの高速化を図ることはできる。しかしながら、Ｍ
ＰＵの高速化の進展はＤＲＡＭのそれを大きく上回って
いる。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）
およびスタティックＲＡＭなどのバイポーラトランジス
タを用いた高速のバイポーラＲＡＭおよびＭＯＳトラン
ジスタ（絶縁ゲート型電界効果トランジスタ）を用いた
比較的低速のＤＲＡＭというように、半導体メモリの動
作速度には階層構造がある。ＭＯＳを構成要素とする標
準ＤＲＡＭでは数十ｎＳ（ナノ秒）のスピード（サイク
ル時間）を期待するのは非常に困難である。

【０００９】ＭＰＵと標準ＤＲＡＭのスピードギャップ
（動作速度の差）を埋めるため、応用面から種々の改善
が行なわれている。このような改善の主なものとして
は、（１） ＤＲＡＭの高速モードとインタリーブ方式
とを用いる、（２） 高速のキャッシュメモリ（ＳＲＡ
Ｍ）を外部に設ける、がある。

【００１０】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインタリーブ方式とを組合せ
る方法とがある。スタティックモードとは、１本のワー
ド線（１行）を選択した後、列アドレスのみを順次変化
させることによりこの１行のメモリセルを順次アクセス
する方法である。ページモードとは、１本のワード線を
選択した後、信号／ＣＡＳをトグルして列アドレス信号
を順次取込み、この１本のワード線に接続されるメモリ
セルへ順次アクセスする方法である。これらのいずれの
モードも信号／ＲＡＳのトグルを含まずにメモリセルへ
アクセスすることができ、通常の、信号／ＲＡＳおよび
／ＣＡＳを用いたアクセスよりも高速となる。

【００１１】インタリーブ方式とは、複数のメモリ装置
をデータバスに並列に設け、この複数のメモリ装置への
アクセスを交互または順次行なうことにより、実効的に
アクセス時間の短縮を図る方式である。ＤＲＡＭの高速
モードを用いた方法および高速モードとインタリーブ方
式とを組合せる方法は、簡単にしかも比較的効率よく標
準ＤＲＡＭを高速ＤＲＡＭとして使用する方法として従
来からも知られている。

【００１２】上記方法（２）は、メインフレームでは昔
から幅広く利用されている方法である。高速キャッシュ
メモリは高価である。しかしながら、低価格ながらも高
性能をも要求されるパーソナルコンピュータの分野にお
いては、その動作速度を改善するために、ある程度高価
になるのを犠牲にしてやむなく一部で使用されている。
高速キャッシュメモリをどこに設けるかについては次の
３種類の可能性が存在する。

【００１３】（ａ） ＭＰＵそのものに内蔵する。 （ｂ） ＭＰＵ外部に設ける。

【００１４】（ｃ） 高速キャッシュメモリを別に設け
るのではなく、標準ＤＲＡＭに内蔵されている高速モー
ドをキャッシュのように用いる（高速モードの擬似的キ
ャッシュメモリ化）。すなわち、キャッシュヒット時に
は高速モードで標準ＤＲＡＭへアクセスし、キャッシュ
ミス時には通常モードで標準ＤＲＡＭへアクセスする。

【００１５】上述の３つの方法（ａ）ないし（ｃ）は何
らかの形で既にデータ処理システムにおいて採用されて
いる。しかしながら、価格の観点から、多くのＭＰＵシ
ステムにおいては、ＤＲＡＭに不可避なＲＡＳプリチャ
ージ時間（ｔＲＰ）を実効的に表に現われないようにす
るために、メモリをバンク構成とし、このメモリバンク
毎にインタリーブする方法が用いられている。この方法
に従えば、実質的にＤＲＡＭのサイクル時間をスペック
値（仕様値）のほぼ半分にすることができる。

【００１６】しかしながら、インタリーブの方法はメモ
リ装置へのアクセスがシーケンシャルに行なわれる場合
にしか効果的ではない。すなわち、同一のメモリバンク
へ連続してアクセスする場合には効果は得られない。ま
た、この方法では、ＤＲＡＭ自身のアクセス時間の実質
的向上を図ることはできない。また、メモリの最小単位
を少なくとも２バンクとする必要がある。

【００１７】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵが或るペー
ジ（或る指定された１行のデータ）を連続してアクセス
する場合に限り実効的にアクセス時間を短縮することが
できる。この方法は、バンク数が２ないし４と比較的大
きい場合には、各バンク毎に異なる行をアクセスするこ
とができるため或る程度効果が得られる。与えられたペ
ージ内にＭＰＵが要求するメモリデータが存在しない場
合を「ミスヒット（キャッシュミス）」と呼ぶ。通常、
データの１塊は近接したアドレスまたは逐次的アドレス
に格納される。高速モードにおいては、アドレスの半分
である行アドレスが既に指定されているため「ミスヒッ
ト（キャッシュミス）」が発生する確率は高い。

【００１８】バンクの数が３０ないし４０と大きくなる
と、各バンク毎に異なるページのデータを格納すること
ができるため、「ミスヒット」率は激減する。しかしな
がら、データ処理システムにおいて３０ないし４０のバ
ンクを想定することは現実的ではない。また、「キャッ
シュミス」が発生した場合には、新たに行アドレスを選
択し直すために信号／ＲＡＳを立上げてＤＲＡＭのプリ
チャージサイクルに戻る必要があり、バンク構成の性能
を犠牲にすることになる。

【００１９】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間には高速キャッシュメモリが設けられる。
この場合、標準ＤＲＡＭは比較的低速であっても構わな
い。一方、標準ＤＲＡＭは４Ｍ（メガ）ビット、１６Ｍ
ビットと大記憶容量のものが出現している。パーソナル
コンピュータなどの小規模システムにおいては、そのメ
インメモリを１チップないし数チップの標準ＤＲＡＭに
より構成することができる。

【００２０】外部に高速キャッシュメモリを設けた場
合、メインメモリがたとえば１個の標準ＤＲＡＭにより
構成できるような小規模システムではこの方法は有効で
はない。標準ＤＲＡＭをメインメモリとする場合、高速
キャッシュメモリとメインメモリとの間のデータ転送速
度がこの標準ＤＲＡＭのデータ入出力端子数で制限さ
れ、システムの速度に対するネックになるからである。

【００２１】また、高速モードの擬似的キャッシュメモ
リ化の場合、その動作速度は高速キャッシュメモリより
も遅いため、所望のシステムの性能を実現することは困
難である。

【００２２】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、図２１に
示すように、ＤＲＡＭをメインメモリとしかつＳＲＡＭ
をキャッシュメモリとして備える階層的な構造の１チッ
プメモリを考えることができる。このような階層的な構
造の１チップメモリをキャッシュＤＲＡＭ（ＣＤＲＡ
Ｍ）と称す。

【００２３】図２１はＣＤＲＡＭの概略構成を示す図で
ある。図２１において、ＣＤＲＡＭ５５０は、ダイナミ
ック型メモリセルを含む大記憶容量のＤＲＡＭ５６０
と、高速アクセス可能なスタティック型メモリセルを含
むＳＲＡＭ５８０と、ＤＲＡＭ５６０の選択されたメモ
リセルとＳＲＡＭ５８０の選択されたメモリセルとの間
でのデータ転送を行なうための転送ゲート５７０を含
む。転送ゲート５７０は双方向にデータの転送を行なう
ことができる。

【００２４】図２２は従来の標準的なＣＤＲＡＭの要部
の構成を示す図である。ＤＲＡＭ５６０は、行および列
からなるマトリクス状に配列された複数のダイナミック
型メモリセルＤＭＣを有するメモリセルアレイ５００を
含む。１行のメモリセルＤＭＣが１本のワード線ＤＷＬ
に接続される。１列のメモリセルＤＭＣが１本の列線Ｃ
Ｌに接続される。列線ＣＬは、通常、１対のビット線か
ら構成される。１本のワード線ＤＷＬは、１対のビット
線のうちの一方のビット線との交点に位置するメモリセ
ルを選択状態とする。１ＭＤＲＡＭにおいては、メモリ
セルＤＭＣは１０２４行×１０２４列のマトリクス状に
配列される。すなわち、このメモリセルアレイ５００
は、１０２４本のワード線ＤＷＬと１０２４本の列線Ｃ
Ｌ（１０２４対のビット線）とを含む。

【００２５】ＤＲＡＭ５６０はさらに、外部から与えら
れる行アドレス信号（図示せず）をデコードし、メモリ
セルアレイ５００の対応の行を選択するローデコーダ５
０２と、ローデコーダ５０２により選択されたワード線
に接続されるメモリセルのデータを検知し増幅するセン
スアンプと、外部から与えられる列アドレス信号（図示
せず）をデコードし、メモリセルアレイ５００の対応の
列を選択するコラムデコーダを含む。図２２において
は、センスアンプとコラムデコーダとが１つのブロック
５０４に含まれるように示される。実際には、このロー
デコーダおよびコラムデコーダへはアドレスバッファか
らの内部アドレス信号が与えられるが、このアドレスバ
ッファは示していない。

【００２６】ＤＲＡＭ５６０がデータの入出力を１ビッ
ト単位で行なう×１ビット構成の場合、コラムデコーダ
により１本の列線（１つのビット線対）ＣＬが選択され
る。ＤＲＡＭが４ビット単位でデータの入出力を行なう
×４ビット構成の場合、コラムデコーダにより４本の列
線ＣＬが選択される。ブロック５０４に含まれるセンス
アンプは各列線（ビット線対）ＣＬに対して１個ずつ設
けられる。

【００２７】ＤＲＡＭ５６０内のメモリセルＤＭＣへデ
ータを書込むかまたは読出すメモリアクセス時において
は、以下の動作が行なわれる。まず、ローデコーダ５０
２へ行アドレス信号（正確には内部行アドレス信号）が
与えられる。ローデコーダ５０２は、与えられた行アド
レス信号をデコードし、メモリセルアレイ５００内の１
本のワード線ＤＷＬの電位を“Ｈ”に立上げる。選択さ
れたワード線ＤＷＬに接続される１０２４ビットのメモ
リセルＤＭＣのデータが対応の列線ＣＬ上へ伝達され
る。列線ＣＬ上のデータは、ブロック５０４に含まれる
センスアンプにより増幅される。

【００２８】選択されたワード線ＤＷＬに接続されるメ
モリセルのうち、データの書込または読出を受けるメモ
リセルの選択は、ブロック５０４に含まれるコラムデコ
ーダからの列選択信号により行なわれる。コラムデコー
ダは列アドレス信号（正確には内部列アドレス信号）を
デコードし、メモリセルアレイ５００内の対応の列を選
択するための列選択信号を発生する。

【００２９】ＳＲＡＭ５８０は、各々がＤＲＡＭメモリ
セルアレイ５００の１行のデータを格納することのでき
るキャッシュレジスタ（ＳＲＡＭセル）５０６ａ，５０
６ｂ，５０６ｃおよび５０６ｄを含む。ＳＲＡＭ５８０
のキャッシュレジスタ５０６ａ〜５０６ｄの各々では、
ＤＲＡＭメモリセルアレイ５００の各列線ＣＬに対応し
てキャッシュレジスタが設けられる。すなわちＳＲＡＭ
５８０は、４×１０２４個のキャッシュレジスタを含
む。キャッシュレジスタは、通常、スタティック型メモ
リセル（ＳＲＡＭセル）により構成される。このＣＤＲ
ＡＭは、４ウェイセットアソシアティブ方式のマッピン
グ方式を実現する。

【００３０】外部からキャッシュヒットを示す信号が与
えられた場合、ＳＲＡＭ５８０へのアクセスが行なわ
れ、高速でメモリセルへのアクセスが行なわれる。キャ
ッシュミス時においてはＤＲＡＭ５６０へのアクセスが
行なわれる。ウェイの選択はウェイアドレス（外部から
与えられる）に従ってセレクタ５１０により行なわれ、
４つのキャッシュレジスタブロック５０６ａ〜５０６ｄ
のうちの１つが選択される。このＳＲＡＭキャッシュの
容量は４Ｋビットとなる（キャッシュレジスタ５０６ａ
〜５０６ｄの各々は１×１０２４のキャッシュレジスタ
を含む）。

【００３１】ＤＲＡＭ５６０とＳＲＡＭ５８０との間に
転送ゲート５７０が設けられる。ＤＲＡＭメモリセルア
レイ５００の列線（ビット線対ＣＬ）とＳＲＡＭ（キャ
ッシュメモリ）の各列線（ビット線対）とが１対１の対
応関係で転送ゲート５７０を介して接続される。

【００３２】キャッシュのいわゆるブロックサイズは、
ＳＲＡＭ５８０において、１回のデータ転送動作により
その内容が書換えられるビットの数と考えることができ
る。したがって、このブロックサイズはＤＲＡＭメモリ
セルアレイ５００の１本のワード線ＤＷＬに物理的に結
合されるメモリセルの数と同数となる。図２２に示す構
成の場合、ＤＲＡＭメモリセルアレイ５００においては
１本のワード線ＤＷＬに１０２４個のメモリセルが物理
的に接続されているため、ブロックサイズは１０２４と
なる。

【００３３】図２３は１本の列線（ビット線対に関連す
るＤＲＡＭアレイ）とキャッシュレジスタの具体的構成
を示す図である。

【００３４】キャッシュレジスタを構成するＳＲＡＭセ
ルＳＭＣは、インバータラッチを構成するＭＯＳ（絶縁
ゲート型電界効果）トランジスタＳＱ１、ＳＱ２、ＳＱ
３およびＳＱ４を含む。ｐチャネルＭＯＳトランジスタ
ＳＱ１とｎチャネルＭＯＳトランジスタＳＱ３が動作電
源電位Ｖｃｃと他方電源電位（接地電位）Ｖｓｓとの間
に相補接続され、一方のインバータ回路を構成する。

【００３５】ｐチャネルＭＯＳトランジスタＳＱ２とｎ
チャネルＭＯＳトランジスタＳＱ４とが動作電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間に相補接続され、他方のイ
ンバータ回路を構成する。トランジスタＳＱ１およびＳ
Ｑ３のゲートがノードＳＮ１に接続され、トランジスタ
ＳＱ２およびＳＱ４のゲートがノードＳＮ２に接続され
る。ノードＳＮ１は一方のインバータ回路（トランジス
タＳＱ１およびＳＱ３）の出力ノードであり、ノードＳ
Ｎ２は他方インバータ回路（トランジスタＳＱ２および
ＳＱ４）の出力ノードである。

【００３６】ＳＲＡＭセルＳＭＣはさらに、ＳＲＡＭワ
ード線ＳＷＬ上の信号に応答して導通し、ノードＳＮ１
およびＳＮ２をそれぞれＳＲＡＭビット線ＳＢＬおよび
＊ＳＢＬへ接続するｎチャネルＭＯＳトランジスタＳＱ
５およびＳＱ６を含む。ビット線ＳＢＬおよび＊ＳＢＬ
には、ダイオード接続されたｎチャネルＭＯＳトランジ
スタＳＱ７およびＳＱ８が設けられる。ＭＯＳトランジ
スタＳＱ７およびＳＱ８はビット線ＳＢＬおよび＊ＳＢ
Ｌの“Ｈ”の電位をＶｃｃ−Ｖｔｈの電位にクランプす
る。ここで、ＶｔｈはトランジスタＳＱ７およびＳＱ８
のしきい値電圧である。このトランジスタＳＱ７および
ＳＱ８はまた、ＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬ
の“Ｌ”の電位レベルを接地電位Ｖｓｓよりも高いレベ
ルに設定する。

【００３７】ＤＲＡＭセルＤＭＣは、１個の選択トラン
ジスタＴＭと、情報を記憶するためのキャパシタＣを含
む。図２３においては、ＤＲＡＭワード線ＤＷＬ１とＤ
ＲＡＭビット線＊ＤＢＬとの交点に対応してＤＲＡＭセ
ルＤＭＣ１が設けられ、ＤＲＡＭワード線ＤＷＬ２とＤ
ＲＡＭビット線ＤＢＬとの交点にＤＲＡＭセルＤＭＣ２
が配置された場合が一例として示される。容量Ｃの一方
電極（セルプレート）は所定の電位Ｖｇに接続される。
ＤＲＡＭビット線ＤＢＬとＤＲＡＭビット線＊ＤＢＬに
対して、この両者の電位をセンスアンプ活性化信号ＳＡ
に応答して差動的に増幅するためのＤＲＡＭセンスアン
プＤＳＡが設けられる。ＤＲＡＭセンスアンプＤＳＡは
通常、ｐチャネルＭＯＳトランジスタが交差結合された
Ｐセンスアンプと、ｎチャネルＭＯＳトランジスタが交
差結合されたＮセンスアンプを含む。

【００３８】双方向転送ゲート５０７は、転送指示信号
φＴに応答してＳＲＡＭセルからＤＲＡＭセルまたはＤ
ＲＡＭセルからＳＲＡＭセルへデータを転送する。ここ
で転送制御信号φＴは１種類のみを総称的に示す。双方
向転送ゲートの構成については後に具体的に説明する。
次に、ＤＲＡＭセルおよびＳＲＡＭセルの動作について
簡単に説明する。まず、ＳＲＡＭセルのデータの書込お
よび読出時の動作について説明する。

【００３９】データ書込時において、ＳＲＡＭビット線
ＳＢＬと相補ＳＲＡＭビット線＊ＳＢＬには互いに相補
なデータが伝達される。今、ビット線ＳＢＬに“Ｈ”、
相補ビット線＊ＳＢＬに“Ｌ”の電位が伝達された状態
を考える。ＳＲＡＭワード線ＳＷＬの電位は“Ｈ”にあ
り、ノードＳＮ１およびＳＮ２はそれぞれ導通状態のト
ランジスタＳＱ５およびＳＱ６を介してビット線ＳＢＬ
および＊ＳＢＬにそれぞれ接続される。ノードＳＮ１の
電位はトランジスタＳＱ２およびＳＱ４のゲートへ与え
られ、トランジスタＳＱ４が導通状態、トランジスタＳ
Ｑ２が非導通状態となる。

【００４０】ノードＳＮ２の“Ｌ”の電位は、トランジ
スタＳＱ１およびＳＱ３のゲートへ与えられ、トランジ
スタＳＱ１が導通状態、一方、トランジスタＳＱ３が非
導通状態となる。これにより、ノードＳＮ１の電位が
“Ｈ”、ノードＳＮ２の電位が“Ｌ”に設定され、これ
らの電位がトランジスタＳＱ１−ＳＱ４からなるインバ
ータラッチ回路にラッチされる。ＳＲＡＭワード線ＳＷ
Ｌの電位が“Ｌ”へ立下がることによりデータの書込が
完了する。

【００４１】データ読出時においては、同様にＳＲＡＭ
ワード線ＳＷＬの電位が“Ｈ”に立上がり、トランジス
タＳＱ５およびＳＱ６が導通状態となる。ノードＳＮ１
およびＳＮ２にそれぞれラッチされていた記憶データ
（電位）がそれぞれビット線ＳＢＬおよび＊ＳＢＬへ伝
達される。ビット線ＳＢＬおよび＊ＳＢＬには“Ｈ”と
“Ｌ”の相補なデータが伝達される。このビット線ＳＢ
Ｌおよび＊ＳＢＬの信号電位は図示しないＳＲＡＭセン
スアンプにより増幅され、データ出力回路を介して読出
される。

【００４２】次にＤＲＡＭセルの動作について説明す
る。今、ＤＲＡＭワード線ＤＷＬ１が選択された場合を
考える。ＤＲＡＭセルＤＭＣ１の選択トランジスタＴＭ
がオン状態となり、セルＤＭＣ１のキャパシタがＤＲＡ
Ｍビット線＊ＤＢＬに接続される。次いで、ＤＲＡＭセ
ンスアンプＤＳＡがセンスアンプ活性化信号ＳＡにより
活性化され、ビット線＊ＤＢＬおよびＤＢＬの電位を差
動的に増幅する。今、ＤＲＡＭビット線ＤＢＬにはメモ
リセルが接続されていないため、このビット線ＤＢＬの
電位は中間電位である。ビット線＊ＤＢＬの電位がこの
中間電位よりも少し低い場合には、ＤＲＡＭセンスアン
プＤＳＡはビット線ＤＢＬを“Ｈ”に、ビット線＊ＤＢ
Ｌを“Ｌ”に充放電する。逆の場合には、ビット線ＤＢ
Ｌの電位が“Ｌ”、ビット線＊ＤＢＬの電位が“Ｈ”と
なる。

【００４３】データ書込の場合には、図示しない書込回
路からのデータがこのビット線ＤＢＬおよび＊ＤＢＬ上
に伝達され、ビット線ＤＢＬおよび＊ＤＢＬの電位が書
込データに対応した値となり、メモリセルＤＭＣ１へ書
込まれる。データ読出時においては、センスアンプＤＳ
Ａにより増幅されたデータが読出される。

【００４４】データ入出力回路の構成は明確に示してい
ない。これはＣＤＲＡＭの構成に応じて異なるからであ
る。通常、図２３に示すうような簡易キャッシュの場
合、ＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬが内部デー
タ入出力線（ＩＯ線）に接続される。キャッシュミス時
においては、双方向転送ゲート５０７が開き、ＤＲＡＭ
アレイ５００においてワード線の選択およびセンス動作
が行なわれ、その後双方向転送ゲート５０７を介してＳ
ＢＬおよび＊ＳＢＬを介してデータが読出されるかまた
はデータが書込まれる。

【００４５】データの転送がＤＲＡＭアレイ５００から
ＳＲＡＭアレイ５０６への一方方向の場合には、双方向
転送ゲート５０７は１対のトランスファゲートトランジ
スタを含む。この場合ＤＲＡＭセンスアンプＤＳＡの駆
動能力がＳＲＡＭセルＳＭＣのラッチ能力よりも大きく
される。ＤＲＡＭセンスアンプＤＳＡのラッチ能力より
もデータ書込回路（図示せず）の駆動能力は大きい。こ
れにより、キャッシュミス時にはＤＲＡＭへのアクセ
ス、キャッシュヒット時にはＳＲＡＭへのアクセスが行
なわれる。このような簡易構成のＣＤＲＡＭは、たとえ
ば特開平１−１４６１８７号公報に示されている。次
に、トランジスタＳＱ７およびＳＱ８の機能についてそ
の動作機能を示す図２４を参照して説明する。

【００４６】トランジスタＳＱ７およびＳＱ８はダイオ
ード接続されており、ビット線ＳＢＬおよび＊ＳＢＬの
“Ｈ”の電位を電位Ｖｃｃ−Ｖｔｈにクランプする。す
なわち、ＳＲＡＭビット線ＳＢＬおよび＊ＳＢＬの電位
振幅の“Ｈ”のレベルの電位レベルはＶｃｃ−Ｖｔｈに
設定される。ノードＳＮ１にラッチされた“Ｈ”のデー
タはＶｃｃレベルの電位を有する。この“Ｈ”のラッチ
データがビット線ＳＢＬに伝達された場合、その電位レ
ベルはトランジスタＳＱ５による信号損失により、Ｖｃ
ｃ−Ｖｔｈとなる。

【００４７】一方、ビット線ＳＢＬ（または＊ＳＢＬ）
の電位振幅の“Ｌ”レベルの電位ＶＬ１は、トランジス
タＳＱ４、ＳＱ５およびＳＱ８（またはＳＱ３、ＳＱ５
およびＳＱ７）の抵抗分割により決定される。このビッ
ト線電位振幅の“Ｌ”レベルの電位ＶＬ１は接地電位Ｖ
ｓｓよりも高い。

【００４８】すなわち、トランジスタＳＱ７およびＳＱ
８は、ビット線ＳＢＬおよび＊ＳＢＬの“Ｌ”の電位を
高くする機能をも備える。このトランジスタＳＱ７およ
びＳＱ８はこのビット線ＳＢＬおよび＊ＳＢＬの電位を
所定電位にクランプするため以下の説明ではクランプト
ランジスタと称す。

【００４９】まず，比較のため、クランプトランジスタ
ＳＱ７およびＳＱ８が設けられていない場合を考える。
この場合、ビット線ＳＢＬおよび＊ＳＢＬの“Ｌ”レベ
ルの電位ＶＬ２は、トランジスタＳＱ６およびＳＱ４
（またはＳＱ５およびＳＱ３）により接地電位Ｖｓｓに
放電され、ほぼ接地電位レベルとなる。トランジスタＳ
Ｑ７およびＳＱ８が設けられていない場合のビット線Ｓ
ＢＬ（または＊ＳＢＬ）の“Ｈ”レベルの電位はＶｃｃ
−Ｖｔｈで与えられる。この場合、ワード線ＳＷＬに与
えられる“Ｈ”のレベルは、動作電源電位Ｖｃｃレベル
であり、トランジスタＳＱ５（またはＳＱ６）におい
て、このトランジスタＳＱ５またはＳＱ６のしきい値電
圧Ｖｔｈの損失が存在していると仮定する。

【００５０】図２４において、時刻ＴＷＬでＳＲＡＭワ
ード線ＳＷＬの電位が“Ｈ”に立上がった状態を考え
る。トランジスタＳＱ７およびＳＱ８が設けられている
場合、ビット線ＳＢＬ，＊ＳＢＬへこのＳＲＡＭセルＳ
ＭＣの記憶データが転送され、時刻Ｔ１においてビット
線ＳＢＬおよび＊ＳＢＬの電位の“Ｈ”および“Ｌ”が
交差する。

【００５１】一方、トランジスタＳＱ７およびＳＱ８が
設けられていない場合、このようなビット線ＳＢＬおよ
び＊ＳＢＬにおける“Ｈ”と“Ｌ”の電位の交差するの
は時刻Ｔ２においてである。

【００５２】このビット線ＳＢＬおよび＊ＳＢＬの電位
“Ｈ”と電位“Ｌ”とが交差する時点より後の時刻で各
ビット線ＳＢＬおよび＊ＳＢＬのデータが確定する。し
たがって、このトランジスタＳＱ７およびＳＱ８を設け
ることにより、ビット線ＳＢＬおよび＊ＳＢＬの論理振
幅を小さくしてアクセス時間を高速にすることができ
る。特に、ＳＲＡＭが複数行を備え、そのビット線が長
くなった場合においては、このクランプ機能が有効に発
揮される。

【００５３】

【発明が解決しようとする課題】上述のように、クラン
プトランジスタを用いることによりＳＲＡＭビット線の
論理振幅を小さくすることができ、高速アクセスのＳＲ
ＡＭをより高速で駆動することができる。しかしなが
ら、このようなクランプトランジスタを用いると、消費
電流が大きいという問題が生じる。以下この問題につい
て詳細に説明する。

【００５４】図２５は、転送ゲート部の具体的構成の一
例を示す図である。図２５において、転送ゲート５７０
は、ＳＲＡＭビット線ＳＢＬとＤＲＡＭビット線ＤＢＬ
との間に設けられる転送ゲートトランジスタＴＳＱａ
と、ＳＲＡＭビット線＊ＳＢＬとＤＲＡＭビット線＊Ｄ
ＢＬとの間に設けられる転送ゲートトランジスタＴＳＱ
ｂを含む。この転送ゲートトランジスタＴＳＱａおよび
ＴＳＱｂは転送指示信号φＴに応答して導通する。

【００５５】この構成は、ＤＲＡＭセンスアンプＤＳＡ
の駆動力およびラッチ能力がＳＲＡＭセルＳＭＣのラッ
チ能力よりも大きい場合における構成を示す。

【００５６】ＤＲＡＭセンスアンプＤＳＡは、交差結合
されたｎチャネルＭＯＳトランジスタＮＱ１００および
ＮＱ１０１と、交差結合されたｐチャネルＭＯＳトラン
ジスタＰＱ１００およびＰＱ１０１を含む。トランジス
タＮＱ１００およびＮＱ１０１は、Ｎセンスアンプ活性
化信号ＳＡＮに応答して活性化され、ビット線ＤＢＬお
よび＊ＤＢＬの低電位のビット線電位を接地電位へと放
電する。

【００５７】ｐチャネルＭＯＳトランジスタＰＱ１００
およびＰＱ１０１はＰセンスアンプ活性化信号ＳＡＰに
応答して活性化され、ビット線ＤＢＬおよび＊ＤＢＬの
高電位のビット線の電位を電源電位Ｖｃｃレベルへと昇
圧する。

【００５８】上述のような構成の場合、キャッシュヒッ
ト時においては、ＳＲＡＭへのアクセスのみが行なわれ
る。クランプトランジスタＳＱ７およびＳＱ８によりビ
ット線ＳＢＬ，＊ＳＢＬの論理振幅が小さくされるた
め、ＳＲＡＭセルＳＭＣのデータを高速で読出すことが
できる。またデータ書込時においても同様である。

【００５９】今、キャッシュミスが生じ、データ転送信
号φＴが発生した状態を考える。この転送指示信号φＴ
が発生されるのはＤＲＡＭセンスアンプＤＳＡが活性化
された後である。すなわち、センスアンプ活性化信号Ｓ
ＡＮおよび／ＳＡＰが活性状態となった後である。この
場合、ＤＲＡＭセルＤＭＣのデータがＳＲＡＭセルＳＭ
Ｃへ伝達される。通常、ＤＲＡＭセンスアンプＤＳＡに
おいては、ビット線ＤＢＬおよび＊ＤＢＬを“Ｈ”およ
び“Ｌ”に増幅した後、その信号電位のラッチ状態に入
るものの、センス動作完了後は貫通電流は生じない。す
なわち、今たとえばＤＲＡＭビット線ＤＢＬが“Ｈ”、
ＤＲＡＭビット線＊ＤＢＬが“Ｌ”の場合、トランジス
タＮＱ１０１はオフ状態であり、“Ｈ”のビット線ＤＢ
Ｌからセンスアンプ活性化信号伝達線ＳＡＮ（その上の
信号と同一符号で示す）へは電流は流れない。一方、ト
ランジスタＰＱ１０１はオン状態となるものの、センス
アンプ活性化信号ＳＡＰは“Ｈ”であり、ビット線ＤＢ
ＬからトランジスタＰＱ１０１を介して電流が流れるこ
とはない。

【００６０】今、転送指示信号φＴが“Ｈ”となった場
合、クランプトランジスタＳＱ８から電流を供給され、
トランジスタＮＱ１００を介してセンスアンプ駆動活性
化信号線ＳＡＮへ電流が流れる。このため、不必要に電
流が消費されるという問題が生じる。

【００６１】また、上述のようにＳＲＡＭビット線対Ｓ
ＢＬおよび＊ＳＢＬとＳＲＡＭビット線対ＤＢＬおよび
＊ＤＢＬとを１対１に設けるのではなく、ＤＲＡＭアレ
イ５００の１つのメモリセルブロックのみを選択してＳ
ＲＡＭアレイ５０６とブロック単位でデータ転送を行な
う構成を考えることもできる。

【００６２】図２６はこのようなＳＲＡＭアレイ５０６
とＤＲＡＭアレイ５００の１つのブロックとの間でのデ
ータを転送を行なう構成を示す図である。図２６におい
て、ＤＲＡＭアレイ５００は、４つのアレイブロックＢ
♯１、Ｂ♯２、Ｂ♯３、およびＢ♯４を含む。双方向転
送ゲート５７０はＳＲＡＭアレイ５０６の各ビット線対
に対応して設けられる単位ゲート回路を含む。双方向転
送ゲート５７０とＤＲＡＭアレイ５００との間にＤＲＡ
ＭＩＯ線５７５が設けられる。このＤＲＡＭＩＯ線５７
５へはＤＲＡＭアレイ５００の１つのブロックＢ♯ｉ
（ｉ＝１〜４の任意の整数）が接続される。これによ
り、ＤＲＡＭアレイ５００のうちの１つのブロックとＳ
ＲＡＭアレイ５０６との間でのデータ転送を実行するこ
とができる。

【００６３】図２７は図２６に示す装置の要部の構成を
示す図である。図２７においては、１本のＳＲＡＭビッ
ト線ＳＢＬと１本のＤＲＡＭビット線ＤＢＬとの間の接
続形態のみが代表的に示される。双方向転送ゲート５７
０は、転送指示信号φＴＡに応答してＳＲＡＭビット線
ＳＢＬ上のデータをＤＲＡＭＩＯ線ＤＩＯ上へ伝達する
転送回路５７０２と、転送指示信号φＴＳに応答してＤ
ＲＡＭＩＯ線ＤＩＯ上のデータをＳＲＡＭビット線ＳＢ
Ｌへ伝達する転送回路５７０１を含む。この転送回路５
７０１およびけ５７０２が各ＳＲＡＭビット線に対して
設けられる。ＤＲＡＭアレイ５００のアレイブロックＢ
♯はブロック選択ゲートＢＧを介してその中に含まれる
ＤＲＡＭビット線ＤＢＬをＤＲＡＭＩＯ線ＤＩＯへ接続
する。ブロック選択ゲートＢＧはブロック選択信号Ｂｉ
に応答して導通する。ブロック選択ゲートＢＧとＤＲＡ
Ｍビット線ＤＢＬとの間には列選択信号Ｙｉに応答して
オン状態となる列選択ゲートＹＧが設けられる。これに
より、選択されたブロックＢ♯のビット線ＤＢＬはＤＲ
ＡＭＩＯ線ＤＩＯを介して双方向転送ゲート５７０に接
続される。

【００６４】ＤＲＡＭＩＯ線ＤＩＯにはクランプトラン
ジスタＤＱＣが同様に設けられ、このＤＲＡＭＩＯ線Ｄ
ＩＯの論理振幅を小さくしこれによりデータ転送動作を
高速にする。

【００６５】上述のような構成を考えた場合、ＳＲＡＭ
アレイ５０６とＤＲＡＭアレイ５００との間のデータ転
送はダイレクトマッピング方式のみに限定されることは
なくなり、柔軟性をもったマッピング方式を実現するこ
とができる。

【００６６】しかしながらこのような構成の場合、クラ
ンプトランジスタＳＱＣおよびＤＱＣを常時オン状態と
した場合にやはり同様に消費電流の問題が生じる。すな
わち、転送回路５７０１および５７０２は通常ＭＯＳト
ランジスタを用いて構成されるため、その入力側におい
ては電流消費は生じない。しかしながら出力側の駆動ト
ランジスタにおいては、問題が生じる。

【００６７】すなわち、たとえばＤＲＡＭアレイ５００
のブロックＢ♯からＳＲＡＭアレイのＳＲＡＭビット線
ＳＢＬへデータを伝達する場合を考える。転送されるデ
ータが“Ｌ”の場合、ＤＲＡＭアレイＩＯ線ＤＩＯから
転送回路５７０１へは電流は流れ込まない。しかしなが
ら、この転送回路５７０１に含まれる駆動回路において
は接地電位へ放電するトランジスタがオン状態となって
おり、このオン状態のトランジスタおよびクランプトラ
ンジスタＳＱＣを介して貫通電流が流れる。複数ビット
（たとえばブロック単位）でデータが転送される場合に
大きな消費電流となる。

【００６８】また同様にＳＲＡＭビット線ＳＢＬからＤ
ＲＡＭビット線ＤＢＬへデータを転送する場合、通常の
書込時と同様の動作がＤＲＡＭブロックＢ＃に働いて転
送回路５７０２を介して行なわれる。この場合、同様に
このＤＲＡＭＩＯ線ＤＩＯの電位をクランプするクラン
プトランジスタＤＱＣから転送回路５７０２の駆動トラ
ンジスタへ電流が流れ込む。このため同様に消費電流が
大きくなるという問題が生じる。

【００６９】それゆえ、この発明の目的は、上述のＣＤ
ＲＡＭの有する欠点を除去し、低消費電流で高速にデー
タを転送することのできる半導体記憶装置を提供するこ
とである。

【００７０】

【課題を解決するための手段】この発明に係る半導体記
憶装置においては、データ転送時においてデータ転送を
受ける側に設けられたクランプトランジスタをオフ状態
とする。

【００７１】すなわち、請求項１記載の半導体記憶装置
は、複数のスタティック型メモリセルを備える高速メモ
リアレイと、複数のダイナミック型メモリセルを含む大
記憶容量の大容量メモリアレイと、この高速メモリアレ
イの選択されたメモリセルと大容量メモリアレイの選択
されたメモリセルとの間でデータ転送を行なうデータ転
送手段を含む。大容量メモリアレイは高速メモリアレイ
よりも大きな記憶容量を備える。

【００７２】この請求項１記載の半導体記憶装置は、さ
らに、大容量メモリアレイの選択されたメモリセルとデ
ータ転送手段とを接続するための信号線と、この信号線
の電位をクランプするためのクランプ手段と、高速メモ
リアレイから大容量メモリアレイへのデータ転送指示に
応答してこのクランプ手段のクランプ動作を禁止する制
御手段を備える。

【００７３】請求項２記載の半導体記憶装置は、行列状
に配置された複数のスタティック型メモリセルを備える
高速メモリアレイと、複数のダイナミック型メモリセル
を有する大容量メモリアレイと、高速メモリアレイの選
択されたメモリセルと大容量メモリアレイの選択された
メモリセルとの間でデータ転送を行なうためのデータ転
送手段を含む。

【００７４】この請求項２記載の半導体記憶装置は、さ
らに、ＳＲＡＭ列線の各々に設けられ、対応のＳＲＡＭ
列線の電位をクランプするためのクランプ手段と、大容
量メモリアレイから高速メモリアレイへのデータ転送指
示に応答して、このクランプ手段のクランプ動作を禁止
する制御手段を備える。

【００７５】

【作用】請求項１および２記載の半導体記憶装置におい
て制御手段は、データ転送を受ける側に設けられたクラ
ンプ手段のクランプ動作を禁止している。これによりク
ランプ手段から転送手段へ電流が流れ込むことが防止さ
れ、低消費電流化が実現される。

【００７６】

【実施例】この発明の一実施例について説明する前に、
この発明が適用されるＣＤＲＡＭの構成について説明す
る。しかしながら、この発明は以下に述べるＣＤＲＡＭ
への適用のみを意図するものではなく、ＳＲＡＭとＤＲ
ＡＭとが同一半導体チップ上に集積化されかつＳＲＡＭ
とＤＲＡＭとの間でのデータ転送が可能な半導体記憶装
置であれば適用することができる。

【００７７】図２はこの発明が適用されるＣＤＲＡＭを
収納するパッケージのピン配置を示す図である。この図
２に示すパッケージは、４ＭビットＤＲＡＭと１６Ｋビ
ットＳＲＡＭとが同一チップ上に集積化されたＣＤＲＡ
Ｍを収納する。ＣＤＲＡＭは、リードピッチ０．８ｍ
ｍ、チップ長１８．４ｍｍ、ピン端子数４４の３００ｍ
ｉｌ・ＴＳＯＰ（シン・スモール・アウトライン・パッ
ケージ）のタイプＩＩに収納される。

【００７８】ＣＤＲＡＭは、データの入出力方式として
Ｄ／Ｑ分離およびマスクトライトの２種類を含む。Ｄ／
Ｑ分離モードは、書込データＤと読出データＱとを別々
のピン端子を介して入出力する方式である。マスクトラ
イトモードは、書込データＤと読出データＱとを同一の
ピン端子を介して出力し、かつ外部からのデータの書込
をマスクすることのできる動作モードである。

【００７９】ＣＤＲＡＭへ効率的に電源電位を供給し、
かつこの電源配線のレイアウトを容易にするために、電
源電位ＶｃｃおよびＧＮＤに対してそれぞれ３つのピン
端子が設けられる。ピン番号１、１１および３３のピン
端子に対し外部から電源電位Ｖｃｃが供給される。ピン
番号１、１１、３３のピン端子へ与えられる電源電位Ｖ
ｃｃは、このＣＤＲＡＭにおける動作電源電位であって
もよい、また、内部で降圧される構成であってもよい。
接地電位ＧＮＤは、ピン番号１２、２２および３４のピ
ン端子へ与えられる。ピン番号１、２２のピンはＤＲＡ
Ｍ用電源ピン端子であり、ピン番号１１、１２、３３、
および３４のピンはＳＲＡＭ用の電源ピン端子である。
ピン番号６ないし８、１５ないし１７、２８ないし３０
および３７ないし３９のピン端子にＳＲＡＭのためのア
ドレス信号Ａｃ０〜Ａｃ１１が与えられる。ＤＲＡＭ用
のアドレス信号Ａａ０〜Ａａ９は、ピン番号２、３、１
９ないし２１、２４ないし２６および４２、４３のピン
端子へ与えられる。ピン番号２および３のピン端子には
また、このＣＤＲＡＭの各種動作モードを設定するため
のコマンドアドレスＡｒ０およびＡｒ１も与えられる。

【００８０】ピン番号４のピン端子へは、キャッシュア
クセス禁止を示すキャッシュ禁止信号ＣＩ♯が与えられ
る。キャッシュ禁止信号ＣＩ♯が“Ｌ”に設定される
と、ＳＲＡＭアレイへのアクセスが禁止され、ＤＲＡＭ
アレイへの直接アクセス（アレイアクセス）が可能にな
る。

【００８１】ピン番号５のピン端子へは、データ書込モ
ードを示すライトイネーブル信号Ｗ♯が与えられる。ピ
ン番号１８のピン端子へは、このチップが選択されたこ
とを示すチップセレクト信号Ｅ♯が与えられる。

【００８２】ピン番号２３のピン端子へは、特殊モード
を指定するためのコマンドレジスタ指示信号ＣＲ♯が与
えられる。コマンドレジスタ指示信号ＣＲ♯が“Ｌ”の
とき、ピン番号２および３のピン端子へ与えられるコマ
ンドアドレスＡｒ０およびＡｒが有効となり、特殊モー
ドの設定（レジスタが選択）が行なわれる。また、この
ピン番号２３のピン端子へは、外部に設けられた演算処
理装置がバーストモードに従ってデータを転送する際に
発生されるバーストモード指示信号ＢＥ♯も与えられ
る。バーストモード指示信号ＢＥ♯が活性状態となる
と、このＣＤＲＡＭは内部でアドレス信号を自動的に発
生し、外部演算処理装置とＣＤＲＡＭとの間でバースト
モードに従った一括データ転送が実行される。

【００８３】ピン番号２７のピン端子へは、キャッシュ
ヒットを示すキャッシュヒット信号ＣＨ♯が与えられ
る。キャッシュヒット信号ＣＨ♯が“Ｌ”にあれば、キ
ャッシュ（ＳＲＡＭアレイ）へアクセス可能である。ピ
ン番号４０のピン端子へは、出力モードを示すアウトプ
ットイネーブル信号Ｇ♯が与えられる。ピン番号４１の
ピンへは、クロック信号（たとえばシステムクロック）
Ｋが与えられる。

【００８４】ピン番号４４のピン端子へは、ＤＲＡＭア
レイのリフレッシュを指示するリフレッシュ指示信号Ｒ
ＥＦ♯が与えられる。リフレッシュ指示信号ＲＥＦ♯が
“Ｌ”となると、そのサイクルにおいて内部でＤＲＡＭ
アレイのオートリフレッシュが行なわれる。ＣＤＲＡＭ
は、オートリフレッシュモードとセルフリフレッシュモ
ードとを備える。リフレッシュモードの設定は、コマン
ドレジスタに設定されるリフレッシュモード設定信号に
より決定される。オートリフレッシュモード時には、上
述のリフレッシュ指示信号ＲＥＦ♯に従ったＤＲＡＭア
レイのリフレッシュが行なわれる。

【００８５】セルフリフレッシュが指定された場合、こ
のピン番号４４のピン端子が出力端子に切換えられる。
セルフリフレッシュ実行時には、このセルフリフレッシ
ュの実行を示す信号ＢＵＳＹ♯がピン番号４のピン端子
から出力される。この信号ＢＵＳＹ♯により、ＣＤＲＡ
Ｍ外部でセルフリフレッシュのタイミングを知ることが
可能となり、通常サイクルにおいてもセルフリフレッシ
ュを利用することができる。

【００８６】ピン番号９、１０、１３、１４、３１、３
２、３５および３６のピン端子へは、Ｄ／Ｑ分離および
マスクトライトの２種類の動作モードに対応して、与え
られるデータが異なる。Ｄ／Ｑ分離およびマスクトライ
トの動作モードはコマンドレジスタにより設定される。

【００８７】マスクトライトモードにおいては、ピン番
号１０、１３、３２および３５のピンがデータ入出力を
共通に行なうためのデータ入出力端子として用いられ
る。ピン番号９、１４、３１、３５および３６のピンへ
は、どの入出力ピンへ与えられたデータをマスクするか
を示すマスクトライト指示データＭ０、Ｍ１、Ｍ２およ
びＭ３がそれぞれ与えられる。

【００８８】Ｄ／Ｑ分離モードにおいては、ピン番号
９、１４、３１および３６のピン端子が、書込データＤ
０、Ｄ１、Ｄ２およびＤ３を入力するためのピン端子と
して用いられる。ピン番号１０、１３、３２、および３
５のピン端子が、読出データＱ０、Ｑ１、Ｑ２およびＱ
３を出力するためのデータ出力ピン端子として用いられ
る。

【００８９】ＳＲＡＭアドレスＡｃ０〜Ａｃ１１とＤＲ
ＡＭアドレス（アレイアドレス）Ａａ０〜Ａａ９とは、
それぞれ独立に別々のピン端子を介して与えられる。図
２に示すピン配置において、標準ＤＲＡＭにおいて通常
用いられている外部動作制御信号すなわちローアドレス
ストローブ信号／ＲＡＳおよびコラムアドレスストロー
ブ信号／ＣＡＳは用いられていない。この図２に示すパ
ッケージに収納されるＣＤＲＡＭにおいては、外部から
のクロック信号Ｋに応答して制御信号およびデータの入
力が実行される。

【００９０】図３は、このパッケージに収納されるＣＤ
ＲＡＭの概略構成を示す図である。図３において、ＣＤ
ＲＡＭは、行および列からなるマトリクス状に配列され
たダイナミック型メモリセルを含むＤＲＡＭアレイ１
と、行および列からなるマトリクス状に配列されたスタ
ティック型メモリセルからなるＳＲＡＭアレイ２と、こ
のＤＲＡＭアレイ１とＳＲＡＭアレイ２との間でのデー
タ転送を行なうための双方向転送ゲート回路３とを含
む。

【００９１】ＤＲＡＭアレイ１は、その記憶容量が１Ｍ
ビットの場合１０２４本のワード線ＤＷＬと１０２４対
のビット線ＢＬ，／ＢＬを含む。ただし図３においては
ビット線対をＤＢＬで示す。ＤＲＡＭアレイ１は、行お
よび列方向にそれぞれ沿って複数のブロックに分割され
る。図３において、ＤＲＡＭアレイ１は、列方向に８個
のブロックＭＢｉ１〜ＭＢｉ８（ｉ＝１〜４）に分割さ
れ、かつ行方向に４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
（ｊ＝１〜８）に分割され、合計３２個のメモリブロッ
クに分割された場合が一例として示される。

【００９２】列方向に分割された８個のブロックＭＢｉ
１〜ＭＢｉ８は１つの行ブロック１１を構成する。１つ
の行ブロック１１に含まれるメモリブロックＭＢｉ１〜
ＭＢｉ８は、１本のワード線ＤＷＬを共有する。同一の
列ブロック１２に含まれるメモリブロックＭＢ１ｊ〜Ｍ
Ｂ４ｊはコラム選択線ＣＳＬを共有する。メモリブロッ
クＭＢ１１〜ＭＢ４８それぞれにセンスアンプＩＯブロ
ック１３が設けられる。コラム選択線ＣＳＬは同時に２
列（２対のビット線）を選択する。

【００９３】ＣＤＲＡＭはさらに、内部アドレスｉｎｔ
−Ａａに応答してＤＲＡＭアレイ１から対応の行を選択
するローデコーダ１４と、内部列アドレスｉｎｔ−Ａａ
に応答して１本のコラム選択線ＣＳＬを選択するコラム
デコーダ１５を含む。列ブロック１２は、互いに独立な
２対のＩＯ線１６ａおよび１６ｂを介して双方向転送ゲ
ート回路３へ接続される。

【００９４】ＳＲＡＭアレイ２は、双方向転送ゲート回
路３を介して１６対のＩＯ線（１６ａおよび１６ｂ）そ
れぞれに接続される１６対のＳＲＡＭビット線対ＳＢＬ
を含む。ＳＲＡＭアレイ２は、４Ｋビットの容量の場
合、１６対のビット線と２５６本のワード線とを含む。
この場合、ＳＲＡＭアレイ２は、１行が１６ビットとな
る。

【００９５】ＣＤＲＡＭはさらに、外部から与えられる
ＳＲＡＭアドレスｉｎｔ−Ａｃをデコードし、ＳＲＡＭ
アレイ２の対応の行を選択するＳＲＡＭローデコーダ２
１と、この内部アドレス信号ｉｎｔ−Ａｃをデコード
し、ＳＲＡＭアレイ２の対応の列を選択するＳＲＡＭコ
ラムデコーダ２２と、データ読出時においてＳＲＡＭロ
ーデコーダ２１およびＳＲＡＭコラムデコーダ２２によ
り選択されたメモリセルのデータを増幅するセンスアン
プ回路２３を含む。

【００９６】ＳＲＡＭコラムデコーダ２２により選択さ
れたＳＲＡＭビット線対ＳＢＬは共通データバス２５１
へ接続される。入出力バッファ２７４を介してデータの
入出力が行なわれる。ＤＲＡＭローデコーダ１４および
ＤＲＡＭコラムデコーダ１５へ与えられるアドレスｉｎ
ｔ−ＡａとＳＲＡＭローデコーダ２１およびＳＲＡＭコ
ラムデコーダ２２へ与えられるアドレスｉｎｔ−Ａｃは
共に互いに独立なアドレスであり、前述のごとくそれぞ
れ異なるアドレスピンを介して与えられる。

【００９７】ＣＤＲＡＭはさらに、チップイネーブル信
号Ｅに応答して活性化され、外部アドレスＡａ、および
Ａｃに応答して内部アドレスｉｎｔ−Ａａおよびｉｎｔ
−Ａｃを発生するアドレスバッファ２５２と、内部制御
信号Ｅ、ＣＨ、ＣＩおよびＲＥＦに応答してＤＲＡＭア
レイを駆動するＤＲＡＭアレイ駆動回路２６０と、チッ
プイネーブル信号Ｅに応答してＳＲＡＭアレイを駆動す
るＳＲＡＭアレイ駆動回路２６４と、内部制御信号Ｅ、
ＣＨ、ＣＩおよびＷに応答して双方向転送ゲート回路３
の転送動作を制御する転送ゲート制御回路２６２を含
む。この図３に示す構成においては、ＤＲＡＭアレイ１
の選択された列は双方向転送ゲート回路３を介して内部
データ線（共通データバス）２５１に接続される（アレ
イアクセスの場合）。この双方向転送ゲート回路３を介
してのＤＲＡＭアレイ１と内部データ線２５１との接続
は、ＤＲＡＭコラムデコーダ１５からの列選択信号によ
り双方向転送ゲート回路３に設けられた列選択ゲートを
用いて行なわれてもよい。また別の構成が用いられても
よい。ＤＲＡＭアレイ１と内部データ線２５１との接続
およびＳＲＡＭアレイ２と内部データ線２５１との接続
については後に詳細に説明する。

【００９８】また双方向転送ゲート回路３とＳＲＡＭア
レイ２との間にＳＲＡＭコラムデコーダ２２が設けられ
ているが、ＳＲＡＭコラムデコーダ２２は、双方向転送
ゲート回路３とＤＲＡＭアレイ１との間に設けられる構
成であってもよい。

【００９９】次にこの図３に示すＣＤＲＡＭデータ転送
動作について概略的に説明する。まずＤＲＡＭ部分の動
作について説明する。外部から与えられる行アドレスＡ
ａに従ってローデコーダ１４が行選択動作を行ない、１
本のワード線ＤＷＬの電位を“Ｈ”に立上げる。この選
択された１本のワード線ＤＷＬに接続されるメモリセル
から対応の１０２４本のビット線ＢＬ（または／ＢＬ）
にデータが読出される。

【０１００】次いで、この選択されたＤＲＡＭワード線
ＤＷＬを含む行ブロック１１に含まれるセンスアンプ
（ブロック１３に含まれる）が一斉に活性化され、各ビ
ット線対の電位差を差動的に増幅する。このように４つ
の行ブロック１１のうち１つの行ブロックのみが活性化
されるのはセンス動作時におけるビット線の充放電に伴
う消費電流（電力）を低減するためである（この選択行
を含む行ブロックのみを活性化する動作方式をブロック
分割動作方式と称す）。

【０１０１】次に外部から与えられる列アドレスに従っ
てＤＲＡＭコラムデコーダ１５が列選択動作を行なう。
各列ブロック１２において１本のコラム選択線ＣＳＬが
選択状態とされる。１本のコラム選択線ＣＳＬは２対の
ＤＲＡＭビット線ＤＢＬを選択し、この２対のビット線
を該列ブロック対応に設けられた２対のＤＲＡＭＩＯ線
１６ａおよび１６ｂにそれぞれ接続する。これにより、
ＤＲＡＭアレイ１から複数ビット（この実施例において
は１６ビット）のデータが複数のＤＲＡＭＩＯ線対１６
ａおよび１６ｂ上に読出される。

【０１０２】一方、ＳＲＡＭ部分については以下の動作
が実行される。外部から与えられるＳＲＡＭアドレスに
従って、ＳＲＡＭローデコーダ２１が行選択動作を行な
い、ＳＲＡＭアレイ２から１本のワード線を選択する。
１本のＳＲＡＭワード線には、前述のごとく１６ビット
のメモリセルが接続される。したがって、この１本のワ
ード線の選択動作時より１６個のスタティック型メモリ
セル（ＳＲＡＭセル）が１６対のＳＲＡＭビット線ＳＢ
Ｌに接続される。

【０１０３】ＤＲＡＭＩＯ線対１６ａおよび１６ｂに１
６ビットのデータが伝達された後に双方向転送ゲート回
路３がオン状態となり、１６対のＤＲＡＭＩＯ線対１６
ａおよび１６ｂとＳＲＡＭの１６対のビット線ＳＢＬと
がそれぞれ接続される。これにより、ＳＲＡＭアレイ２
において既に選択されていた１６ビットのメモリセルに
対し１６対のＤＲＡＭＩＯ線対１６ａおよび１６ｂ上に
伝達されていたデータがそれぞれ書込まれる（または逆
のデータ転送が実行される）。

【０１０４】ＳＲＡＭに設けられているセンスアンプ回
路２３およびコラムデコーダ２２は、ＳＲＡＭアレイ２
におけるメモリセルと外部データを入出力するための内
部データ線２５１との間のデータの授受のために用いら
れる。

【０１０５】ＳＲＡＭアレイ２におけるＳＲＡＭセルを
選択するためのアドレスＡｃは、ＤＲＡＭアレイ１にお
けるダイナミック型メモリセル（ＤＲＡＭセル）を選択
するためのアドレスＡａとは全く独立に設定することが
可能である。このため、ＤＲＡＭアレイ１において選択
された１６ビットのメモリセルはＳＲＡＭアレイ２の任
意の位置（行）のメモリセルとデータの授受を行なうこ
とが可能となり、ダイレクトマッピング方式、セットア
ソシアティブ方式およびフルアソシアティブ方式のすべ
てのマッピング方式をアレイの配置および構成を変更す
ることなく実現することができる。

【０１０６】上述の説明のように、このＳＲＡＭアレイ
２とＤＲＡＭアレイ１との間では１６ビットのデータの
一括転送が実行される。本発明はＳＲＡＭビット線対Ｓ
ＢＬおよびＤＲＡＭＩＯ線対１６ａおよび１６ｂにおけ
るクランプ手段を設けてデータの転送、書込および読出
を高速化するとともにデータ転送時の消費電流の低減を
図るものである。次に各部の構成について説明する。

【０１０７】図４は、図３に示すＣＤＲＡＭのアドレス
の分配の一例を示す図である。この図４に示す構成にお
いては、ＤＲＡＭアレイ１のデータの書込／読出は双方
向転送ゲート回路３を介して行なわれ、この場合１６ビ
ットのメモリセルから４ビットのメモリセルを選択する
ためにＳＲＡＭコラムデコーダ２２が利用される。

【０１０８】図４において、ＤＲＡＭアドレスバッファ
２５２ａは、外部からのＤＲＡＭ用アドレスＡａ０〜Ａ
ａ９を受けて内部アドレスｉｎｔ−Ａａを発生する。Ｄ
ＲＡＭローデコーダ１４は、この内部アドレスｉｎｔ−
Ａａのうち内部行アドレスをデコードしＤＲＡＭアレイ
から対応のワード線を選択するワード線駆動信号ＤＷＬ
を発生する。

【０１０９】ＤＲＡＭコラムデコーダ１５は、ＤＲＡＭ
アドレスバッファ２５２ａからの内部列アドレスの一部
を受け、ＤＲＡＭアレイから列選択線を選択する列選択
線選択信号ＣＳＬを発生する。ＤＲＡＭアドレスバッフ
ァ２５２ａからの内部列アドレスの残りの一部はマルチ
プレクサ３０へ与えられる。

【０１１０】マルチプレクサ３０は、その他方入力にＳ
ＲＡＭアドレスバッファ２５２ｂからの内部列アドレス
を受ける。マルチプレクサ３０は、内部制御信号ＣＨお
よびＣＩに応答してこのＤＲＡＭ用内部列アドレスおよ
びＳＲＡＭ用内部列アドレスの一方を通過させてＳＲＡ
Ｍコラムデコーダ２２に与える。ＳＲＡＭコラムデコー
ダ２２から列選択信号ＣＤが発生される。

【０１１１】ＳＲＡＭローデコーダ２１はＳＲＡＭアド
レスバッファ２５２ｂからの内部行アドレスをデコード
し、ＳＲＡＭアレイの対応の行を選択状態とするＳＲＡ
Ｍワード線駆動信号ＳＷＬを発生する。

【０１１２】通常、キャッシュヒット指示信号ＣＨが発
生された場合、ＳＲＡＭアレイへのアクセスが許可さ
れ、ＤＲＡＭへのアクセスが禁止される。キャッシュア
クセス禁止信号ＣＩが発生された場合、ＤＲＡＭアレイ
へのアクセスが許可され、このＤＲＡＭアレイのメモリ
セルへのデータの書込／読出が実行される。

【０１１３】したがって、マルチプレクサ３０は、信号
ＣＨが発生された場合ＳＲＡＭアドレスバッファ２５２
ｂからの内部列アドレスを選択してＳＲＡＭコラムデコ
ーダ２２へ伝達する。また、マルチプレクサ３０は、信
号ＣＩが発生された場合には、ＤＲＡＭアドレスバッフ
ァ２５２ａからの内部列アドレスを選択してＳＲＡＭコ
ラムデコーダ２２へ伝達する。

【０１１４】図５は図３に示すＣＤＲＡＭの要部の具体
的構成を示す図である。図５においては、ＤＲＡＭアレ
イの１つのメモリブロックＭＢｉｊのデータ転送に関連
する部分が代表的に示される。図５において、ＤＲＡＭ
メモリブロックＭＢｉｊは、行列状に配置された複数の
ＤＲＡＭセルＤＭＣを含む。１行のＤＲＡＭセルＤＭＣ
が１本のＤＲＡＭワード線ＤＷＬに接続される。１列の
ＤＲＡＭセルＤＭＣがＤＲＡＭビット線対ＤＢＬに接続
される。ＤＲＡＭビット線対ＤＢＬは、２本のＤＲＡＭ
ビット線ＤＢＬａおよび＊ＤＢＬａを含む。ＤＲＡＭビ
ット線ＤＢＬａと相補ビット線＊ＤＢＬａには互いに相
補な信号が伝達される。ＤＲＡＭセルＤＭＣは、ＤＲＡ
Ｍワード線ＤＷＬとＤＲＡＭビット線対ＤＢＬとの交点
に対応して配置される。

【０１１５】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て対応のビット線対上の電位差を検知し増幅するための
ＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭセ
ンスアンプＤＳＡは、センスアンプ活性化信号／ＳＡＰ
ＥおよびＳＡＮＥに応答してセンスアンプ駆動信号ＳＡ
ＰおよびＳＡＮを発生するセンスアンプ活性化回路ＳＡ
Ｋによりその動作が制御される。

【０１１６】ＤＲＡＭセンスアンプＤＳＡは図２５に示
すように、交差結合されたｐチャネルＭＯＳトランジス
タと、交差結合されたｎチャネルＭＯＳトランジスタを
含む。

【０１１７】センスアンプ活性化回路ＳＡＫは、センス
アンプ活性化信号／ＳＡＰＥに応答してオン状態とな
り、ＤＲＡＭセンスアンプＤＳＡのＰセンスアンプを活
性化するためのセンスアンプ活性化トランジスタＴＲ１
と、センスアンプ活性化信号ＳＡＮＥに応答してオン状
態となり、ＤＲＡＭセンスアンプＤＳＡのＮセンスアン
プを活性化するセンスアンプ活性化トランジスタＴＲ２
を含む。トランジスタＴＲ１は、ｐチャネルＭＯＳトラ
ンジスタにより構成され、トランジスタＴＲ２はｎチャ
ネルＭＯＳトランジスタにより構成される。トランジス
タＴＲ１はオン状態となったときに動作電源電位Ｖｃｃ
レベルの駆動信号／ＳＡＰをセンスアンプＤＳＡへ伝達
する。トランジスタＴＲ２はオン状態となったとき、Ｄ
ＲＡＭセンスアンプの他方ノードへ電位Ｖｓｓレベルの
信号ＳＡＮを伝達する。

【０１１８】センスアンプ活性化回路ＳＡＫから信号／
ＳＡＰおよびＳＡＮが伝達される信号線／ＳＡＰおよび
ＳＡＮとの間にイコライズ指示信号φＥＱに応答して両
信号線の電位をイコライズするイコライズトランジスタ
ＴＥＱが設けられる。これにより、センスアンプ駆動信
号線／ＳＡＰおよびＳＡＮはスタンバイ時には（Ｖｃｃ
＋Ｖｓｓ）／２の中間電位にプリチャージされる。ここ
で、信号線とその上の信号とを同一の符号で示す。

【０１１９】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ・イコライズ指示信号φＥＱに応答して活
性化され、対応のビット線対の各ビット線を所定のプリ
チャージ電位ＶＢＬにプリチャージしかつイコライズす
るプリチャージ／イコライズ回路ＰＥが設けられる。

【０１２０】ＤＲＡＭメモリブロックＭＢｉｊはさら
に、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けら
れて、列選択線ＣＳＬ上の信号電位に応答してオン状態
となり、対応のＤＲＡＭビット線対ＤＢＬをローカルＩ
Ｏ線対ＬＩＯへ接続する列選択ゲートＣＳＧを含む。列
選択線ＣＳＬは２対のＤＲＡＭビット線に対して共通に
設けられ、これにより同時に２つのＤＲＡＭビット線対
ＤＢＬが選択される。

【０１２１】ＭＢｉｊはさらに、ブロック活性化信号φ
ＢＡに応答してローカルＩＯ線対ＬＩＯａおよびＬＩＯ
ｂをそれぞれグローバルＩＯ線対ＧＩＯａおよびＧＩＯ
ｂへ接続するＩＯゲートＩＯＧａおよびＩＯＧｂを含
む。列選択線ＣＳＬは図３に示す１つの列ブロックにわ
たって行方向に延在し、またグローバルＩＯ線対ＧＩＯ
ａおよびＧＩＯｂは、１つの列ブロックにわたって行方
向に延在する。ローカルＩＯ線対ＬＩＯａおよびＬＩＯ
ｂは１つのメモリブロック内においてのみ列方向に延在
する。

【０１２２】図３との対応において、ＤＲＡＭＩＯ線対
１６ａおよび１６ｂはそれぞれ、ローカルＩＯ線対ＬＩ
ＯａおよびＬＩＯｂと、ＬＩＯゲートＩＯＧａおよびＩ
ＯＧｂと、グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂ
に対応する。

【０１２３】ＤＲＡＭＩＯ線対に対しクランプ手段が設
けられる。このクランプ手段はグローバルＩＯ線対ＧＩ
Ｏａに設けられるクランプ回路ＣＲＤａとグローバルＩ
Ｏ線対ＧＩＯｂに設けられるクランプ回路ＣＲＤｂを含
む。このクランプ回路は図において破線で示すようにロ
ーカルＩＯ線対ＬＩＯａおよびＬＩＯｂにそれぞれ設け
られてもよい。この両方に設けられる構成であってもよ
い。このクランプ回路ＣＲＤａ、ＣＲＤｂ（および／ま
たはＣＲＤａ′およびＣＲＤｂ′）は図２３に示すクラ
ンプトランジスタＳＱ７およびＳＱ８と同様の構成を備
え、対応の信号線の電位を所定電位にクランプする。

【０１２４】ＳＲＡＭアレイは、それぞれに１行のＳＲ
ＡＭセルＳＭＣが接続されるＳＲＡＭワード線ＳＷＬ
と、それぞれに１列のＳＲＡＭセルＳＭＣが接続される
ＳＲＡＭビット線対ＳＢＬと、ＳＲＡＭビット線対ＳＢ
Ｌそれぞれに設けられ、対応のビット線対の電位差を検
知し増幅するＳＲＡＭセンスアンプＳＳＡを含む。ＳＲ
ＡＭビット線対ＳＢＬに対してそれぞれ対応のビット線
の電位をクランプするクランプ回路ＣＲＳが設けられ
る。クランプ回路ＣＲＳは図２３に示す構成と同様の構
成を備える。

【０１２５】双方向転送ゲート回路３は、ＳＲＡＭビッ
ト線対ＳＢＬとグローバルＩＯ線対ＧＩＯａおよびＧＩ
Ｏｂとの間に設けられる双方向転送ゲートＢＴＧａおよ
びＢＴＧｂを含む。双方向転送ゲートＢＴＧａおよびＢ
ＴＧｂは共に、データ転送指示信号ＤＴＳおよびＤＴＡ
に応答してＳＲＡＭビット線対ＳＢＬとグローバルＩＯ
線対ＧＩＯａおよびＧＩＯｂとの間でのデータ転送を行
なう。データ転送指示信号ＤＴＳはＤＲＡＭからＳＲＡ
Ｍへのデータ転送を指示し、データ転送指示信号ＤＴＡ
はＳＲＡＭからＤＲＡＭへのデータ転送を指示する。

【０１２６】クランプ回路ＣＲＳはデータ転送指示信号
ＤＴＳの反転信号／ＤＴＳによりそのオン／オフが制御
される。

【０１２７】ＤＲＡＭに対して設けられたクランプ回路
ＣＲＤａ，ＣＲＤｂはデータ転送指示信号ＤＴＡの反転
信号／ＤＴＡによりオン／オフが制御される。

【０１２８】ＤＲＡＭからＳＲＡＭへのデータ転送時に
は、転送指示信号ＤＴＳが活性状態の“Ｈ”となり、Ｓ
ＲＡＭアレイに設けられたクランプ回路ＣＲＳが不活性
状態となり、そのクランプ動作が禁止される。一方、Ｓ
ＲＡＭからＤＲＡＭへのデータ転送時には転送指示信号
ＤＴＡが“Ｈ”の活性状態となり、クランプ回路ＣＲＤ
ａおよびＣＲＤｂ（および／またはＣＲＤａ′およびＣ
ＲＤｂ′）が不活性状態となる。

【０１２９】図１は図５に示す構成において１つのデー
タ転送ゲートに関連する部分の構成を示す図である。図
１においては、ローカルＩＯ線対ＬＩＯおよびグローバ
ルＩＯ線対ＧＩＯをまとめてＤＲＡＭＩＯ線対ＤＩＯと
して示す。ローカルＩＯ線対は１つのメモリブロックに
対してのみ設けられ、グローバルＩＯ線対ＧＩＯは列ブ
ロック内のメモリブロックに共通に設けられる。このた
め、好ましくはクランプ回路ＣＲＤは少なくともグロー
バルＩＯ線対ＧＩＯに設けられる。また、図５において
は、ブロック選択ゲートＩＯＧａおよびＩＯＧｂが設け
られるが、図１においては、ローカルＩＯ線対ＬＩＯお
よびグローバルＩＯ線対ＧＩＯがまとめてＤＲＡＭＩＯ
線対ＤＩＯとして示されるため、これに対応して、ブロ
ック選択ゲートＩＯＧと列選択ゲートＣＳＧとを１つの
選択ゲートＳＧとして示す。

【０１３０】ＤＲＡＭＩＯ線対ＤＩＯは１つの双方向転
送ゲートＢＴＧに接続されるもののみが示されるため、
列選択線ＣＳＬ上に伝達される列選択信号ＣＳＬは図１
においては１つの選択ゲートＳＧのみを選択する。

【０１３１】ＤＲＡＭビット線対ＤＢＬはビット線ＤＢ
Ｌａおよび＊ＤＢＬａを含み、ＳＲＡＭビット線対ＳＢ
Ｌはビット線ＳＢＬａおよび＊ＳＢＬａを含む。ＤＲＡ
Ｍビット線対ＤＢＬａ，＊ＤＢＬａは、ビット線対ＤＢ
Ｌａ０，＊ＤＢＬａ０〜ＤＢＬａｎ，＊ＤＢＬａｎを含
む。ＳＲＡＭアレイはまた、ＳＲＡＭワード線ＳＷＬ０
〜ＳＷＬｎを含み、ＤＲＡＭアレイはＤＲＡＭワード線
ＤＷＬ０〜ＤＷＬｐを含む。

【０１３２】ＳＲＡＭクランプ回路ＣＲＳは、ＳＲＡＭ
ビット線ＳＢＬａに設けられるｎチャネルＭＯＳトラン
ジスタＳＱ７０と、ＳＲＡＭビット線＊ＳＢＬａに設け
られるｎチャネルＭＯＳトランジスタＳＱ８０を含む。
トランジスタＳＱ７０およびＳＱ８０のゲートに転送指
示信号ＤＴＳの反転信号／ＤＴＳが与えられる。

【０１３３】ＤＲＡＭクランプ回路ＣＲＤは、ＤＲＡＭ
ＩＯ線＊ＤＩＯａに接続されるｎチャネルＭＯＳトラン
ジスタＤＱ８０と、ＤＲＡＭＩＯ線ＤＩＯａに接続され
るｎチャネルＭＯＳトランジスタＤＱ７０を含む。トラ
ンジスタＤＱ７０およびＤＱ８０のゲートに転送指示信
号ＤＴＡの反転信号／ＤＴＡが与えられる。

【０１３４】双方向転送ゲートＢＴＧの構成としては種
々の構成を考えることができる。以下の動作説明におい
てはまず図６に示す構成を備える双方向転送ゲートを考
える。

【０１３５】図６において、双方向転送ゲートＢＴＧは
データ転送指示信号ＤＴＡに応答してＳＲＡＭビット線
ＳＢＬａ（＊ＳＢＬａ）上のデータをＤＲＡＭＩＯ線Ｄ
ＩＯａ（＊ＤＩＯａ）へ伝達する転送回路ＴＧＡと、デ
ータ転送指示信号ＤＴＳに応答してＤＲＡＭＩＯ線ＤＩ
Ｏａ（＊ＤＩＯａ）上のデータをＳＲＡＭビット線ＳＢ
Ｌａ（＊ＳＢＬａ）へ伝達する転送回路ＴＧＳを含む。
この図６に示す構成においては１本のＳＲＡＭビット線
と１本のＤＲＡＭＩＯ線との間の転送回路が示される。

【０１３６】次に動作について説明する。まず、図７に
示す動作波形図を参照してＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送の動作について説明する。このＤ
ＲＡＭアレイからＳＲＡＭアレイへのデータ転送はキャ
ッシュミス時（信号ＣＩが“Ｈ”の活性時）に実行され
る。

【０１３７】時刻ｔ１以前においては、プリチャージ指
示信号φＥＱが活性状態の“Ｈ”にあり、センスアンプ
駆動信号線ＳＡＮ、／ＳＡＰはＶｃｃ／２のプリチャー
ジ電位にイコライズトランジスタＴＥＱによりイコライ
ズされる。また、ＤＲＡＭビット線対ＤＢＬ（ビット線
ＤＢＬａ，＊ＤＢＬａ）はプリチャージ／イコライズ回
路ＰＥによりＶｃｃ／２の中間電位にプリチャージ／イ
コライズされる。

【０１３８】ＤＲＡＭＩＯ線ＤＩＯａおよび＊ＤＩＯａ
はクランプ回路ＣＲＤにより電位Ｖｃｃ−Ｖｔｈの
“Ｈ”レベルにプリチャージされている。ＳＲＡＭビッ
ト線ＳＢＬａおよび＊ＳＢＬａも同様にクランプ回路Ｃ
ＲＳによりＶｃｃ−Ｖｔｈの電位レベルにプリチャージ
されている。

【０１３９】時刻ｔ１においてプリチャージ指示信号φ
ＥＱが立下がるとプリチャージ／イコライズ回路ＰＥお
よびイコライズトランジスタＴＥＱが不活性状態とな
る。これにより、センスアンプ駆動信号線ＳＡＮおよび
／ＳＡＰのイコライズ動作が完了し、かつＤＲＡＭビッ
ト線対ＤＢＬのイコライズ／プリチャージ動作が停止
し、ＤＲＡＭビット線ＤＢＬａ，＊ＤＢＬａおよびセン
スアンプ駆動信号線ＳＡＮおよび／ＳＡＰは中間電位Ｖ
ｃｃ／２でフローティング状態となる。

【０１４０】次いで、外部から与えられるアドレスに従
ってローデコーダ１４（図３参照）による行選択動作が
行なわれる。時刻ｔ１から少し経った後、ＤＲＡＭアレ
イ１によって１本のワード線ＤＷＬが選択され、このワ
ード線ＤＷＬの電位が“Ｈ”に立上がる。この選択ワー
ド線ＤＷＬ（ＤＷＬ０〜ＤＷＬｐのいずれか）に接続さ
れる１行のＤＲＡＭメモリセルＤＭＣがそれぞれ対応の
ＤＲＡＭビット線対ＤＢＬ（ＤＢＬａまたは＊ＤＢＬ
ａ）に接続され、各ＤＲＡＭビット線対ＤＢＬの電位が
その接続されるメモリセルのデータに従って変化する。

【０１４１】図７においては、“Ｈ”のデータを記憶す
るメモリセルが選択された場合のＤＲＡＭビット線ＤＢ
Ｌａ（または＊ＤＢＬａ）の電位変化を示す。

【０１４２】時刻ｔ２においてセンスアンプ活性化信号
ＳＡＮＥが接地電位Ｖｓｓから動作電源電位Ｖｃｃレベ
ルへと立上がり、センスアンプ活性化回路ＳＡＫに含ま
れるトランジスタＴＲ２がオン状態となる。これにより
センスアンプ駆動信号ＳＡＮが中間電位Ｖｃｃ／２から
接地電位Ｖｓｓレベルへ立上がり、ＤＲＡＭセンスアン
プＤＳに含まれるＮセンスアンプ部が活性化される。こ
の結果、ＤＲＡＭビット線対ＤＢＬの低電位側のビット
線の電位が接地電位Ｖｓｓレベルへと放電される。

【０１４３】時刻ｔ３においてセンスアンプ活性化信号
／ＳＡＰＥが電位Ｖｃｃから接地電位Ｖｓｓレベルへと
立下がり、センスアンプ活性化回路ＳＡＫに含まれるト
ランジスタＴＲ１がオン状態となる。これに応答して、
中間電位のセンスアンプ駆動信号／ＳＡＰが中間電位Ｖ
ｃｃ／２から電源電位Ｖｃｃレベルへと上昇し、ＤＲＡ
ＭセンスアンプＤＳＡのＰセンスアンプ部が活性化さ
れ、ＤＲＡＭビット線対ＤＢＬの高電位のビット線の電
位が電位Ｖｃｃレベルにまで昇圧される。

【０１４４】時刻ｔ４において、ＤＲＡＭコラムデコー
ダ１５（図３参照）による列選択動作に従って列選択信
号ＣＳＬｉが発生される。これにより、選択ゲートＳＧ
ｉが導通状態となり、対応のＤＲＡＭビット線対ＤＢＬ
ｉ（ＤＢＬａｉ，＊ＤＢＬａｉ）がＤＲＡＭＩＯ線対Ｄ
ＩＯ（ＤＩＯａ，＊ＤＩＯａ）へ接続される。ＤＲＡＭ
センスアンプＤＳＡの駆動能力はこのクランプ回路ＣＲ
Ｄの電流供給能力よりも十分に大きい。これにより、Ｄ
ＲＡＭＩＯ線対ＤＩＯの電位はセンスアンプＤＳＡによ
り増幅された“Ｈ”および“Ｌ”に応じた電位レベルと
なる。

【０１４５】この場合、クランプ回路ＣＲＤからは電流
が供給されているため、クランプ回路ＣＲＤのプルアッ
プ機能により、ＤＲＡＭＩＯ線ＤＩＯの“Ｌ”レベルは
接地電位レベルよりも少し高い。このレベルはクランプ
用トランジスタＤＱ７０およびＤＱ８０、選択ゲートＳ
ＧｉのトランジスタＤＲＡＭセンスアンプＤＳＡに含ま
れる放電用トランジスタ（ｎチャネルＭＯＳトランジス
タ；図２３参照）の電流駆動能力により決定される。選
択ゲートＳＧｉの抵抗値は高く、ＤＲＡＭＩＯ線ＤＩＯ
の論理振幅はこのクランプトランジスタＤＱ７０（ＤＱ
８０）と選択ゲートＳＧｉ内のトランジスタのオン抵抗
との比により決定される。ＤＲＡＭビット線ではセンス
アンプＤＳＡによりその論理振幅は、ほぼＶｃｃとな
る。

【０１４６】ＤＲＡＭＩＯ線ＤＩＯａ（または／ＤＩＯ
ａ）の容量はＤＲＡＭビット線ＤＢＬａ（または＊ＤＢ
Ｌａ）の容量よりも十分に大きい。このため、列選択信
号ＣＳＬｉが立上がったとき、ＤＲＡＭビット線ＤＢＬ
ａ（または＊ＤＢＬａ）の“Ｌ”レベルは少し上昇する
ものの、この小容量を駆動するＤＲＡＭセンスアンプＤ
ＳＡによりすぐ接地電位Ｖｓｓレベルに放電することは
できる。これは通常のＤＲＡＭにおいて内部データ線
（Ｉ／Ｏ線）を“Ｈ”レベルにプリチャージしたときの
データ読出時と同様と考えることができる。したがっ
て、クランプトランジスタＤＱ７０およびＤＱ８０がオ
ン状態であったとしても、このクランプトランジスタＤ
Ｑ７０，ＤＱ８０からの電流がＤＲＡＭのメモリセルデ
ータを破壊することはない。

【０１４７】一方、ＳＲＡＭアレイにおいては、時刻ｔ
ｓ１においてＳＲＡＭローデコーダ２１（図３参照）に
よる行選択動作が行なわれ、１本のＳＲＡＭワード線Ｓ
ＷＬ（ＳＷＬ０〜ＳＷＬｍのうちのいずれか）が選択さ
れ、この選択されたＳＲＡＭワード線ＳＷＬの電位が
“Ｈ”に立上がる。ＤＲＡＭにおける行選択動作とＳＲ
ＡＭにおける行選択動作とは非同期的に行なわれる。Ｓ
ＲＡＭワード線ＳＷＬに接続されるＳＲＡＭセルのデー
タがそれぞれ対応のＳＲＡＭビット線対ＳＢＬ上に伝達
される。これにより、ＳＲＡＭビット線ＳＢＬａ，＊Ｓ
ＢＬａの電位はクランプ電位Ｖｃｃ−Ｖｔｈからそれぞ
れ対応のＳＲＡＭセルの記憶情報に対応した電位へ変化
する。

【０１４８】時刻ｔ５においてＤＲＡＭアレイからＳＲ
ＡＭアレイへのデータ転送を指示するデータ転送指示信
号ＤＴＳが“Ｈ”へと立上がる。この時刻ｔ５以前にお
いては既にＤＲＡＭＩＯ線ＤＩＯａおよび＊ＤＩＯａに
はＤＲＡＭセルのデータが伝達されている。またＳＲＡ
Ｍビット線対ＳＢＬには既にＳＲＡＭセルが接続されて
いる。このデータ転送指示信号ＤＴＳに応答して図６に
示す転送回路ＴＧＳが活性化されてＤＲＡＭＩＯ線ＤＩ
Ｏａ（および＊ＤＩＯａ）のデータをＳＲＡＭビット線
ＳＢＬａ（および＊ＳＢＬａ）へ伝達する。

【０１４９】このとき、ＳＲＡＭクランプ回路ＣＲＳに
含まれるクランプトランジスタＳＱ７０およびＳＱ８０
はオフ状態となる。したがってこのＳＲＡＭビット線Ｓ
ＢＬａおよび＊ＳＢＬａの“Ｈ”および“Ｌ”レベルは
転送回路ＴＧＳが与える電位レベルとなる。

【０１５０】このデータ転送指示信号ＤＴＳが活性化さ
れる時刻ｔ５が列選択信号ＣＳＬｉが発生されてＤＲＡ
ＭＩＯ線ＤＩＯ上のデータの電位が確定する時刻および
ＳＲＡＭワード線ＳＷＬの選択が行なわれる時刻ｔｓ１
の両者よりも後の時点であるという関係を満足する限
り、時刻ｔｓ１と時刻ｔ１ないし時刻ｔ５との前後関係
は任意である。ＳＲＡＭからＤＲＡＭへのデータ転送を
指示する信号ＤＴＡはこのサイクルにおいては非活性状
態の“Ｌ”に維持される。

【０１５１】時刻ｔ６において、選択されたＤＲＡＭワ
ード線ＤＷＬの電位が立下がり、また転送指示信号ＤＴ
Ｓも“Ｌ”へ立下がる。これによりＳＲＡＭビット線対
ＳＢＬのクランプ回路ＣＲＳが再び活性化され、このＳ
ＲＡＭビット線ＳＢＬａおよび＊ＳＢＬａの電位の
“Ｌ”レベルが上昇する。

【０１５２】時刻ｔ７において、センスアンプ駆動信号
ＳＡＮおよび／ＳＡＰは共に中間電位Ｖｃｃ／２へと復
帰し、センスアンプＤＳＡによるラッチ動作が停止さ
れ、これによりＤＲＡＭＩＯ線ＤＩＯに設けられたＤＲ
ＡＭクランプ回路ＣＲＤの機能によりＤＲＡＭＩＯ線Ｄ
ＩＯａおよび＊ＤＩＯａも共にＶｃｃ−Ｖｔｈの“Ｈ”
レベルに復帰する。この後、列選択信号ＣＳＬｉが
“Ｌ”に立下がり、ＤＲＡＭビット線対とＤＲＡＭＩＯ
線対との分離が行なわれる。

【０１５３】ＳＲＡＭにおいてはＳＲＡＭワード線ＳＷ
Ｌの電位が時刻ｔｓ２において“Ｌ”へ立下がり、ＤＲ
ＡＭからＳＲＡＭへのデータ転送サイクルが完了する。

【０１５４】クランプ回路ＣＲＤおよびＣＲＳを用いて
信号線の論理振幅を小さくすればＳＲＡＭビット線ＳＢ
Ｌａ、＊ＳＢＬａおよびＤＲＡＭＩＯ線ＤＩＯａ、＊Ｄ
ＩＯａの電位を高速で確定状態とし、これにより高速で
データを転送することができる。

【０１５５】このとき、クランプ回路ＣＲＳおよびＣＲ
Ｄのクランプ動作をデータ転送中においても維持した場
合、ＳＲＡＭビット線クランプ用のトランジスタＳＱ７
０（またはＳＱ８０）から転送回路ＴＧＳの駆動トラン
ジスタを介して接地線へと電流が流れ、消費電流が増加
する。１ビット単位でのデータの転送のみが行なわれる
のであればこの貫通電流はそれほど大きな値とはならな
いと考えられるものの、１６ビット等の複数ビットのデ
ータが１つのブロックとして一括転送される場合、この
貫通電流が大きくなり、低消費電流性が損なわれる。

【０１５６】そこで、上述のように、データ転送を受け
るＳＲＡＭビット線に対して設けられたＳＲＡＭクラン
プ回路ＣＲＳのクランプ動作をデータ転送中禁止するこ
とにより、この貫通電流を小さくすることができる。

【０１５７】データ転送側のＤＲＡＭにおいてはクラン
プ回路ＣＲＤは動作している。このクランプ回路は、通
常のプルアップ機能動作のみを行なう。このクランプト
ランジスタＤＱ７０およびＤＱ８０の電流供給力は小さ
く、センスアンプＤＳＡのその電流駆動力は関連のＤＲ
ＡＭビット線を駆動する能力のみが必要とされる。選択
ゲートＳＧｉのオン抵抗は比較的大きい。このためクラ
ンプ回路ＣＲＤからの電流は、それほど大きくなく、小
さな値となる。

【０１５８】双方向転送ゲートＢＴＧの電流駆動力は十
分大きいため、ＳＲＡＭメモリセルＳＭＣに含まれるト
ランジスタの放電能力（またはラッチ能力）よりもその
電流駆動力が十分大きい。このため、双方向転送ゲート
ＢＴＧが動作したときにはクランプトランジスタＳＱ７
０またはＳＱ８０から双方向転送ゲートＢＴＧの駆動ト
ランジスタを介して比較的大きな電流が流れることにな
り、ブロックサイズでの複数ビットのデータ転送が行な
われる場合、この電流がより大きくなる。この比較的大
きな電流がクランプ回路ＣＲＳを不活性化することによ
り節約される。

【０１５９】なお上述のＤＲＡＭからＳＲＡＭデータ転
送においては、転送指示信号ＤＴＳに同期してＳＲＡＭ
ビット線対ＳＢＬに設けられたクランプ回路ＣＲＳのク
ランプ動作を禁止している。しかしながら、これはＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がり、ＳＲＡ
Ｍビット線対ＳＢＬのクランプ動作が行なわれている状
態ではカラム電流（ＳＲＡＭメモリセルＳＭＣとクラン
プ用トランジスタ（ＳＱ７０およびＳＱ８０）との間に
流れる貫通電流）が流れる。このカラム電流をもさらに
減少させるためには、ＳＲＡＭワード線ＳＷＬの選択動
作と同期してこのＳＲＡＭクランプ回路ＣＲＳのクラン
プ動作を禁止する。この構成は、ＤＲＡＭからＳＲＡＭ
へのデータ転送指示時においてこのデータ転送指示信号
（これはキャッシュミス時の動作であり、ＳＲＡＭワー
ド線選択動作前に知ることができる）とＳＲＡＭワード
線駆動信号ＳＷＬとの論理積信号をトランジスタＳＱ７
０およびＳＱ８０のゲートに与える構成により実現され
る。

【０１６０】次にＳＲＡＭからＤＲＡＭへのデータ転送
動作についてその動作波形図である図８を参照して説明
する。

【０１６１】ＤＲＡＭにおいては、時刻ｔ１から時刻ｔ
４までは先に図７を参照して説明したＤＲＡＭからＳＲ
ＡＭへのデータ転送動作時と同じ動作が実行される。Ｓ
ＲＡＭにおいても、時刻ｔｓ１においてＳＲＡＭワード
線ＳＷＬが選択されてその電位が“Ｈ”に立上がるのは
同様である。

【０１６２】時刻ｔ４およびｔｓ１の後にＳＲＡＭから
ＤＲＡＭへのデータ転送を許可する転送指示信号ＤＴＡ
が時刻ｔ５から一定期間活性化される。この転送指示信
号ＤＴＡに応答して図６に示す転送回路ＴＧＡが活性化
されて、既にＳＲＡＭビット線ＳＢＬａ（および＊ＳＢ
Ｌａ）上に現われていた信号電位がＤＲＡＭＩＯ線ＤＩ
Ｏａ（および＊ＤＩＯａ）上へ伝達される。このとき、
ＤＲＡＭＩＯ線ＤＩＯａおよび＊ＤＩＯａの電位レベル
はこの転送回路ＴＧＡの大きな駆動力によりＶｃｃレベ
ルの“Ｈ”および接地電位Ｖｓｓレベルの“Ｌ”レベル
となる。このＤＲＡＭＩＯ線ＤＩＯａおよび＊ＤＩＯａ
上の信号電位は選択ゲートＳＧｉを介して選択されたＤ
ＲＡＭビット線ＤＢＬａおよび＊ＤＢＬａ上へ伝達され
る。転送回路ＴＧＡの駆動能力はＤＲＡＭセンスアンプ
ＤＳＡのラッチ能力よりも十分大きいため、このＤＲＡ
Ｍビット線ＤＢＬａおよび＊ＤＢＬａの電位はＳＲＡＭ
から伝達されたデータに対応した値となる。

【０１６３】この時刻ｔ５におけるデータ転送許可信号
ＤＴＡに応答してＤＲＡＭクランプ回路ＣＲＤはそのク
ランプ動作が禁止されている。すなわち、トランジスタ
ＤＱ７０およびＤＱ８０はオフ状態となっている。これ
により、このクランプ用トランジスタＤＱ７０およびＤ
Ｑ８０からは電流は流れず、転送回路ＴＧＡの駆動トラ
ンジスタへ流れ込む貫通電流は存在せず、消費電流が低
減される。

【０１６４】時刻ｔ６において転送指示信号ＤＴＡが
“Ｌ”へ立上がるとほぼ同様のタイミングでＤＲＡＭワ
ード線ＤＷＬも“Ｌ”へと立上がる。ＤＲＡＭワード線
ＤＷＬの電位の立下がりにより、選択メモリセルへのデ
ータの書込は完了する。一方、クランプ回路ＣＲＤが再
び活性化され、そのクランプ動作により、ＤＲＡＭＩＯ
線ＤＩＯａおよび＊ＤＩＯａの電位のうちローレベルの
電位が上昇する。一方ＤＲＡＭビット線ＤＢＬａおよび
＊ＤＢＬａの電位レベルはセンスアンプＤＳＡが活性状
態とされているため少しは上昇するかもしれないもの
の、依然“Ｈ”および“Ｌ”レベルを保持している。

【０１６５】時刻ｔ７においてセンスアンプ駆動信号Ｓ
ＡＮおよび／ＳＡＰが不活性状態となり、続いて列選択
信号ＣＳＬｉが“Ｌ”と立上がることにより、ＤＲＡＭ
はプリチャージ状態へと復帰する。ＳＲＡＭにおいては
時刻ｔｓ２においてＳＲＡＭワード線ＳＷＬが“Ｌ”へ
と立上がり、メモリセルとビット線とが切り離され、ビ
ット線電位ＳＢＬａおよび＊ＳＢＬａの電位はクランプ
トランジスタＳＱ７０およびＳＱ８０により規定される
“Ｈ”レベルとなる。

【０１６６】上述のようにＳＲＡＭからＤＲＡＭのデー
タ転送時においてＤＲＡＭのクランプ回路ＣＲＤのクラ
ンプ動作を禁止することにより大きな駆動能力を有する
転送回路ＴＧＡの駆動トランジスタを介して流れる放電
電流（貫通電流）の発生を防止することができ、低消費
電流を実現することができる。

【０１６７】図９はこの発明の他の実施例であるＣＤＲ
ＡＭの構成を示す図である。図９において、ＳＲＡＭビ
ット線クランプ回路ＣＲＳはそのゲートにデータ転送許
可信号ＤＴＳを受けるｐチャネルＭＯＳトランジスタＳ
Ｑ７１およびＳＱ８１を含む。ＤＲＡＭＩＯ線クランプ
回路ＣＲＤは、そのゲートにデータ転送許可信号ＤＴＡ
をゲートに受けるｐチャネルＭＯＳトランジスタＤＱ７
１およびＤＱ８１を含む。トランジスタＳＱ７１はＳＲ
ＡＭビット線ＳＢＬａに設けられ、トランジスタＳＱ８
１はＳＲＡＭビット線＊ＳＢＬａに設けられる。トラン
ジスタＤＱ７１はＤＲＡＭＩＯ線ＤＩＯａに設けられ、
トランジスタＤＱ８１はＤＲＡＭＩＯ線ＤＩＯａに設け
られる。図９に示すようにクランプトランジスタとして
ｐチャネルＭＯＳトランジスタを用いても先の図１に示
す構成と同様の効果を得ることができる。

【０１６８】ここで、ＤＲＡＭＩＯ線に設けられたクラ
ンプ回路ＣＲＤの動作電源電位は電源電位Ｖｃｃまたは
中間電位Ｖｃｃ／２または（Ｖｃｃ／２）＋Ｖｔｈのい
ずれであってもよい。このいずれのレベルであっても選
択されたＤＲＡＭビット線対ＤＢＬに設けられたＤＲＡ
ＭセンスアンプＤＳＡによりＤＲＡＭＩＯ線ＤＩＯの電
位はそれぞれ選択されたＤＲＡＭセルのデータに対応す
る電位に増幅される。この場合においても、クランプ機
能は発揮されるため、その“Ｌ”レベルは接地電位Ｖｓ
ｓよりも高くなり高速動作性は保証される。また消費電
流もさらに低減される（Ｖｃｃ／２プリチャージの場
合）。

【０１６９】図１０は双方向転送ゲートの他の構成例を
示す図である。先に図６に示した双方向転送ゲートの構
成においてはデータ転送方向はＤＲＡＭからＳＲＡＭま
たはＳＲＡＭからＤＲＡＭと常に一方方向である。この
ためたとえばＳＲＡＭアレイの選択されたメモリセルＤ
ＲＡＭアレイとの対応のメモリセルとの間でのデータの
交換を行なう場合には２つのデータ転送動作を必要とす
る。この図１０に示す構成の場合ＳＲＡＭからＤＲＡＭ
へのデータ転送と並行してＤＲＡＭからＳＲＡＭへデー
タの転送を行なうことができる。

【０１７０】図１０において、双方向転送ゲートＢＴＧ
は、データ転送許可信号ＤＴＡ０に応答して活性状態と
なり、ＳＲＡＭビット線ＳＢＬａ（または＊ＳＢＬａ）
上の信号データを伝達するドライブ回路ＴＧＡ０と、ド
ライブ回路ＴＧＡ０の出力をバッファ処理するバッファ
ＢＵ２と、データ転送許可信号ＤＴＡ１に応答して活性
化され、バッファＢＵ２の出力をＤＲＡＭＩＯ線ＤＩＯ
ａ上へ伝達するドライブ回路ＴＧＡ１を含む。データ転
送許可信号ＤＴＡ０およびＤＴＡ１は互いに異なるタイ
ミングで発生される。

【０１７１】この転送ゲートＢＴＧはさらに、データ転
送許可信号ＤＴＳ０に応答して活性化され、ＤＲＡＭＩ
Ｏ線ＤＩＯａ（または＊ＤＩＯａ）上の信号を伝達する
ドライブ回路ＴＧＳ０と、ドライブ回路ＴＧＳ０の出力
をバッファ処理するバッファＢＵ１と、データ転送許可
信号ＤＴＳ１に応答して活性化されてバッファＢＵ１の
出力をＳＲＡＭビット線ＳＢＬａ（または＊ＳＢＬａ）
上へ伝達するドライブ回路ＴＧＳ１を含む。転送許可信
号ＤＴＡ０と転送許可信号ＤＴＳ０とがほぼ同一のタイ
ミングで発生され、転送許可信号ＤＴＡ１と転送許可信
号ＤＴＳ１とがほぼ同様のタイミングで発生される（Ｄ
ＲＡＭからＳＲＡＭおよびＳＲＡＭからＤＲＡＭへのＤ
ＲＡＭ転送がともに実行される時）。

【０１７２】この図１０に示す双方向転送ゲートＢＴＧ
の構成の場合、転送制御信号ＤＴＡ０およびＤＴＳ０が
まず最初に発生される。それまでのＳＲＡＭアレイおよ
びＤＲＡＭにおける選択動作は図７および８に示したも
のと同様である。転送許可信号ＤＴＳ０およびＤＴＡ０
が発生されるとＳＲＡＭの選択されたメモリセルデータ
がバッファＢＵ２へ伝達されてバッファ処理される。一
方ＤＲＡＭの選択されたメモリセルデータはバッファＢ
Ｕ１へ与えられてバッファ処理される。このバッファＢ
Ｕ１およびＢＵ２の出力が確定した後、データ転送許可
信号ＤＴＡ１およびＤＴＳ１を活性状態とする。これに
より、バッファＢＵ１の出力データがドライブ回路ＴＧ
Ｓ１を介してＳＲＡＭビット線ＳＢＬａ（または＊ＳＢ
Ｌａ）へ伝達される。

【０１７３】一方バッファＢＵ２の出力データはドライ
ブ回路ＴＧＡ１を介してＤＲＡＭビット線へＤＲＡＭＩ
Ｏ線ＤＩＯａ（または＊ＤＩＯａ）を介して伝達され
る。この転送許可信号ＤＴＡ０、ＤＴＡ１、ＤＴＳ１お
よびＤＴＳ０は、図７および図８において転送指示信号
ＤＴＡおよびＤＴＳそれぞれを２つのパルス信号とみな
せばよい。この構成により、ＤＲＡＭからＳＲＡＭへの
データ転送とＳＲＡＭからＤＲＡＭへのデータ転送とを
並行に行なうことができ、効率的なデータ転送を行なう
ことができる。

【０１７４】転送許可信号ＤＴＡ０，ＤＴＡ１，ＤＴＳ
１，ＤＴＳ１の発送タイミングはＤＲＡＭからＳＲＡＭ
とＳＲＡＭからＤＲＡＭへのデータ転送が一部重複する
ように決定されてもよい。データ転送動作をより高速で
行なうためにＳＲＡＭビット線ＳＢＬａ（＊ＳＢＬａ）
にクランプ用トランジスタＳＱ７５が設けられ、一方Ｄ
ＲＡＭＩＯ線ＤＩＯａ（または＊ＤＩＯａ）にはクラン
プ用トランジスタＤＱ８５が設けられる。トランジスタ
ＳＱ７５はＳＲＡＭクランプ回路ＣＲＳを構成し、トラ
ンジスタＤＱ８５はＤＲＡＭＩＯ線クランプ回路ＣＲＤ
を構成する。この場合、データ転送を受けるとき、ドラ
イブ回路ＴＧＳ１の駆動トランジスタへクランプトラン
ジスタＳＱ７５から電流が流れ込むのを防止するため
に、このクランプ回路ＣＲＳは転送許可信号ＤＴＳ１の
反転信号によりそのクランプ動作が禁止される。すなわ
ち、トランジスタＳＱ７５のゲートへ信号／ＤＴＳ１が
与えられる。一方、同様に、ＤＲＡＭＩＯ線のクランプ
回路ＣＲＤは許可信号ＤＴＡ１の反転信号／ＤＴＡ１に
よりそのクランプ動作が禁止される。すなわち、トラン
ジスタＤＱ８５のゲートへ信号／ＤＴＡ１が与えられ
る。

【０１７５】この構成により、低消費電流でデータ転送
を効率的に行なうことができる。他の構成および動作は
先に図１ないし図９で示したものと同様である。

【０１７６】図１０に示す双方向転送ゲートの場合、１
データ転送サイクルでは、ＳＲＡＭアレイにおける選択
されたメモリセルとＤＲＡＭアレイの選択されたメモリ
セルとデータを交換することができるだけである。キャ
ッシュミス時においては、キャッシュミスのメモリセル
データをＤＲＡＭの対応のデータメモリセルへ書込み、
また外部演算装置（外部ＣＰＵ）がアクセス要求したＤ
ＲＡＭのメモリセルのデータを対応のＳＲＡＭセルへ書
込むことが必要となる。この場合いわゆるコピーバック
動作が実行される。

【０１７７】通常このときには、ＳＲＡＭのキャッシュ
ミスしたメモリセルデータを格納するＤＲＡＭのメモリ
セルと、外部ＣＰＵがアクセスしたデータを格納するＤ
ＲＡＭセルとが異なっている。このときにはＤＲＡＭへ
２度アクセスしてメモリセルを選択する必要がある。こ
の動作を高速で行なうためにいわゆる「ファーストコピ
ーバック」と呼ばれる動作モードがある。このファース
トコピーバックのデータ転送モードは１サイクルでＤＲ
ＡＭのデータをＳＲＡＭへ格納し、ＳＲＡＭからデータ
を読出すデータ転送モードである。このファーストコピ
ーバックモードを実現する双方向転送ゲートについて説
明する。

【０１７８】図１１は双方向転送ゲートＢＴＧのさらに
他の構成を示す図である。図１１（Ａ）はこのファース
トコピーバック動作を実現する双方向転送ゲートの構成
をブロック図で示し、図１１（Ｂ）はその詳細な回路構
成を示す。

【０１７９】図１１（Ａ）において、双方向転送ゲート
ＢＴＧは、転送制御信号ＤＴＬに応答してＳＲＡＭビッ
ト線ＳＢＬａ，＊ＳＢＬａをラッチ回路１８１１へ接続
するゲート回路１８１０と、転送制御信号ＤＴＡに応答
してラッチ回路１８１１のラッチデータをＤＲＡＭＩＯ
線ＤＩＯａおよび＊ＤＩＯａへ伝達するゲート回路１８
１２と、転送制御信号ＤＴＳに応答してＤＲＡＭＩＯ線
ＤＩＯａ，＊ＤＩＯａ上の信号電位を増幅するアンプ回
路１８１４と、転送制御信号ＤＴＳに応答してアンプ回
路１８１４で増幅されたデータをＳＲＡＭビット線ＳＢ
Ｌａ，＊ＳＢＬａへ伝達するゲート回路１８１５を含
む。

【０１８０】ゲート回路１８１２は、転送制御信号ＤＴ
Ａに応答して活性化され、ＳＲＡＭアレイからのデータ
（ラッチ回路１８１１にラッチされている）をＤＲＡＭ
アレイへ複数ビットのブロック単位で一括してデータ転
送を行なう際のタイミング調整のために用いられる。同
様にして、ゲート回路１８１５はＤＲＡＭアレイからＳ
ＲＡＭアレイへ複数ビットのブロック単位で一括してデ
ータ転送を行なう際のタイミング調整のために用いられ
る。

【０１８１】図１１（Ｂ）において、ゲート回路１８１
０は、ＳＲＡＭビット線ＳＢＬａ，＊ＳＢＬａ上の信号
電位を増幅するｎチャネルＭＯＳトランジスタＴ１０
２，Ｔ１０３と、転送制御信号ＤＴＬに応答して導通状
態となり、トランジスタＴ１０２，Ｔ１０３で増幅され
たデータをラッチ回路１８１１へ伝達するｎチャネルＭ
ＯＳトランジスタＴ１００，Ｔ１０１を含む。トランジ
スタＴ１０２はそのゲートがＳＲＡＭビット線ＳＢＬａ
に接続され、その一方導通端子が接地電位Ｖｓｓに接続
され、その他方導通端子がトランジスタＴ１００の一方
導通端子に接続される。トランジスタＴ１０３は、その
ゲートがＳＲＡＭビット線＊ＳＢＬａに接続され、その
一方導通端子が接地電位Ｖｓｓに接続され、その他方導
通端子がトランジスタＴ１０１の一方導通端子に接続さ
れる。

【０１８２】ラッチ回路１８１１はそれぞれの入力が他
方の出力に接続されたインバータ回路ＨＡ１０，ＨＡ１
１を含む。インバータ回路ＨＡ１１およびＨＡ１０はイ
ンバータラッチを構成する。ラッチ回路１８１１はさら
に、インバータラッチ（インバータ回路ＨＡ１０および
ＨＡ１１で構成される）のラッチデータを反転するイン
バータ回路ＨＡ１２およびＨＡ１３を含む。

【０１８３】ゲート回路１８１２は、ＤＲＡＭＩＯ線Ｄ
ＩＯａへデータを伝達するためのゲート回路１８１２ｂ
と、ＤＲＡＭＩＯ線＊ＤＩＯａへデータを伝達するため
のゲート回路１８１２ａを含む。ゲート回路１８１２ａ
は、ｎチャネルＭＯＳトランジスタＴ１０５から構成さ
れ、ゲート回路１８１２ｂはｎチャネルＭＯＳトランジ
スタＴ１０６から構成される。トランジスタＴ１０５お
よびＴ１０６のゲートへ転送制御信号ＤＴＡが与えられ
る。

【０１８４】アンプ回路１８１４は、ＤＲＡＭＩＯ線＊
ＤＩＯａ上の電位を増幅するためのｎチャネルＭＯＳト
ランジスタＴ１１３と、転送制御信号ＤＴＳに応答して
オン状態となり、トランジスタＴ１１３で増幅されたデ
ータをノードＮ１００へ伝達するｎチャネルＭＯＳトラ
ンジスタＴ１１２と、転送制御信号ＤＴＳに応答してノ
ードＮ１１０を電源電位Ｖｃｃにプリチャージするｎチ
ャネルＭＯＳトランジスタＴ１１１と、電源電位Ｖｃｃ
とノードＮ１００との間にトランジスタＴ１１１と並列
に接続されるｐチャネルＭＯＳトランジスタＴ１１０を
含む。

【０１８５】アンプ回路１８１４は、また、ＤＲＡＭＩ
Ｏ線ＤＩＯａ上の信号電位を増幅するためのｎチャネル
ＭＯＳトランジスタＴ１１７と、転送制御信号ＤＴＳに
応答してオン状態となり、トランジスタＴ１１７で増幅
されたＤＲＡＭＩＯ線ＤＩＯａ上の信号電位をノードＮ
１１０へ伝達するｎチャネルＭＯＳトランジスタＴ１１
６と、転送制御信号ＤＴＳに応答してノードＮ１１０を
電源電位ＶｃｃにプリチャージするｐチャネルＭＯＳト
ランジスタＴ１１４と、電源電位ＶｃｃとノードＮ１１
０との間にトランジスタＴ１１４と並列に接続されるｐ
チャネルＭＯＳトランジスタＴ１１５を含む。

【０１８６】トランジスタＴ１１０はそのゲートがノー
ドＮ１１０に接続され、トランジスタＴ１１５はそのゲ
ートがノードＮ１００に接続される。トランジスタＴ１
１０とトランジスタＴ１１５は差動増幅回路を構成す
る。

【０１８７】ゲート回路１８１５は、ＳＲＡＭビット線
ＳＢＬａへデータを転送するためのゲート回路１８１５
ａと、ＳＲＡＭビット線＊ＳＢＬａへデータを転送する
ためのゲート回路１８１５ｂを含む。ゲート回路１８１
５ａは転送制御信号ＤＴＡに応答してオン状態となり、
ノードＮ１００上の信号電位をＳＲＡＭビット線ＳＢＬ
ａへ伝達するｎチャネルＭＯＳトランジスタＴ１２０を
含む。ゲート回路１８１５ｂは、転送制御信号ＤＴＳに
応答してオン状態となり、ノードＮ１１０上の信号電位
をＳＲＡＭビット線＊ＳＢＬａへ伝達するｎチャネルＭ
ＯＳトランジスタＴ１２１を含む。次にこの双方向転送
ゲートの動作について説明する。

【０１８８】図１１に示す双方向転送ゲートは２つの動
作サイクルを含む。第１の動作サイクルでは、ＳＲＡＭ
アレイの選択されたメモリセルのデータをラッチ回路１
８１１でラッチしかつ同時にＤＲＡＭアレイの選択され
たメモリセルデータをＳＲＡＭアレイの該選択されたメ
モリセルへ書込む動作が行なわれる。第２のサイクルに
おいては、ラッチ回路１８１１にラッチされたデータが
ＤＲＡＭアレイの別の選択されたメモリセルへ伝達され
る。まず、図１２を参照してこの第１の動作サイクルに
ついて説明する。

【０１８９】時刻ｔ１以前において、ＤＲＡＭはプリチ
ャージサイクルを完了しメモリサイクルに入る。ＤＲＡ
Ｍにおいては与えられた内部行アドレスに従ってＤＲＡ
Ｍワード線ＤＷＬが選択される。

【０１９０】時刻ｔ１において、ＤＲＡＭワード線ＤＷ
Ｌが選択状態となりその電位が“Ｈ”へ上昇する。これ
に応答してＤＲＡＭビット線対ＤＢＬ上の信号電位が変
化すると、時刻ｔ２およびｔ３においてセンスアンプ駆
動信号ＳＡＮおよび／ＳＡＰがそれぞれ活性化され、Ｄ
ＲＡＭビット線対上の信号電位が読出されたメモリセル
のデータに対応した電位レベルとなる。

【０１９１】ＳＲＡＭにおいては、時刻ｔｓ１において
ＳＲＡＭワード線ＳＷＬが選択され、この選択ワード線
ＳＷＬに接続されるメモリセルのデータが対応のＳＲＡ
Ｍビット線対ＳＢＬへ伝達される。ＳＲＡＭビット線対
ＳＢＬ上の信号電位が確定すると、時刻ｔｓ２において
転送制御信号ＤＴＬが“Ｈ”へ立上がり、ゲート回路１
８１０が活性化され、ＳＲＡＭビット線対ＳＢＬ上の信
号電位がラッチ回路１８１１へ伝達される。

【０１９２】すなわち図１１（Ｂ）に示す回路構成にお
いて転送制御信号ＤＴＬに応答してトランジスタＴ１０
０およびＴ１０１がオン状態となり、トランジスタＴ１
０２およびＴ１０３の一方がオン状態となりかつ他方が
オフ状態となり、このオン状態のトランジスタ（Ｔ１０
２またはＴ１０３）を介して“Ｌ”の電位がラッチ回路
１８１１へ伝達される。ラッチ回路１８１１はこの与え
られた“Ｌ”の信号電位を対応のノードにラッチする。

【０１９３】ＤＲＡＭにおいてはこのラッチ回路１８１
１によるデータラッチ動作と並行してＤＲＡＭビット線
対ＤＢＬの選択が行なわれ、時刻ｔ４において列選択信
号ＣＳＬｉが“Ｈ”に立上がる。これにより選択された
ＤＲＡＭビット線対ＤＢＬ上の信号電位がＤＲＡＭＩＯ
線対ＤＩＯ上へ伝達される。

【０１９４】時刻ｔ５において、ＤＲＡＭＩＯ線対ＤＩ
Ｏ上の信号電位が確定すると、転送制御信号ＤＴＳが
“Ｈ”に立上がる。これによりアンプ回路１８１４が活
性化されてＤＲＡＭＩＯ線対ＤＩＯ上の信号電位を増幅
しゲート回路１８１５へ伝達する。ゲート回路１８１５
はこの転送制御信号ＤＴＳに応答して活性化され、アン
プ回路１８１４で増幅されたデータをＳＲＡＭビット線
対ＳＢＬ上へ伝達する。

【０１９５】すなわち、図１１（Ｂ）において、転送制
御信号ＤＴＳに応答してトランジスタＴ１１１およびＴ
１１４がオフ状態となり、ノードＮ１００およびＮ１１
０のプリチャージを停止する。一方、トランジスタＴ１
１０およびＴ１１５がトランジスタＴ１１２およびＴ１
１６を介して伝達されたＤＲＡＭＩＯ線ＤＩＯａおよび
＊ＤＩＯａ上の信号電位を差動的に増幅する。これによ
り、ノードＮ１００およびＮ１１０の信号電位がＤＲＡ
ＭＩＯ線＊ＤＩＯａおよびＤＩＯａ上の信号電位を反転
した電位となる。

【０１９６】たとえば、今、ＤＲＡＭＩＯ線ＤＩＯａ上
の信号電位が“Ｈ”、ＤＲＡＭＩＯ線＊ＤＩＯａ上の信
号電位が“Ｌ”の場合を考える。このとき、トランジス
タＴ１１７がオン状態、トランジスタＴ１１３がオフ状
態となり、ノードＮ１１０の電位が“Ｌ”となり、ノー
ドＮ１００の電位は“Ｈ”となる。このノードＮ１１０
の“Ｌ”の電位はトランジスタＴ１１０をオン状態と
し、ノードＮ１００の“Ｈ”の電位はトランジスタＴ１
１５をオフ状態とする。トランジスタＴ１１０およびＴ
１１５によりノードＮ１００およびＮ１１０の信号電位
が差動的に増幅されかつラッチされる。

【０１９７】このアンプ回路１８１４における増幅動作
と並行してゲート回路１８１５ａおよび１８１５ｂのト
ランジスタＴ１２０およびＴ１２１がオン状態となり、
ノードＮ１００上の信号電位がＳＲＡＭビット線ＳＢＬ
ａ上へ、ノードＮ１１０上の信号電位がＳＲＡＭビット
線＊ＳＢＬａ上へ伝達される。このとき、転送制御信号
ＤＴＡは“Ｌ”に固定されているため、ゲート回路１８
１２ａおよび１８１２ｂは閉状態であり、ラッチ回路１
８１１でラッチされたデータはＤＲＡＭＩＯ線ＤＩＯａ
および＊ＤＩＯａへは伝達されない。

【０１９８】時刻ｔ６においてＤＲＡＭワード線ＤＷＬ
の電位が“Ｌ”に立上がり、ほぼ同じタイミングで転送
制御信号ＤＴＳが“Ｌ”に立下がる。これにより、ＳＲ
ＡＭビット線対ＳＢＬに設けられていたクランプ回路Ｃ
ＲＳが活性化され、ＳＲＡＭビット線対ＳＢＬの電位が
クランプ回路ＣＲＳによりその“Ｌ”レベルが接地電位
Ｖｓｓのレベルよりも上昇する。

【０１９９】時刻ｔ７においてＤＲＡＭは、そのメモリ
サイクルが完了しプリチャージ期間へ入る。ＳＲＡＭに
おいては時刻ｔｓ４においてＳＲＡＭワード線ＳＷＬの
電位が“Ｌ”に立下がり１つのサイクルが完了する。

【０２００】この時刻ｔ５において転送制御信号ＤＴＳ
が“Ｈ”へ立上がることにより、ＳＲＡＭビット線ＳＢ
Ｌａおよび＊ＳＢＬａに設けられていたクランプ用トラ
ンジスタＳＱ７０およびＳＱ８０がオフ状態となる。図
１１（Ｂ）に示す構成においてトランジスタＴ１２０、
Ｔ１１２およびＴ１１３の経路またはトランジスタＴ１
２１およびＴ１１６およびＴ１１７の経路を介してクラ
ンプトランジスタＳＱ７０またはＳＱ８０から貫通電流
は流れず、消費電流が低減される。時刻ｔ６において転
送制御信号ＤＴＳが“Ｌ”に立下がるとトランジスタＴ
１２０およびＴ１２１がオフ状態となるため、クランプ
回路ＣＲＳが再び活性化されてもＳＲＡＭビット線クラ
ンプ用トランジスタＳＱ７０およびＳＱ８０からこの双
方向転送ゲートＢＴＧ内へ流れる貫通電流の経路が遮断
される。

【０２０１】転送制御信号ＤＴＳが“Ｌ”に立下がった
時刻ｔ６以降の時点においてはＤＲＡＭアレイとＳＲＡ
Ｍアレイとは分離され、ＳＲＡＭアレイへアクセスする
ことができ、ＤＲＡＭアレイから転送されたデータを高
速で読出すことができる。

【０２０２】上述のようにラッチ回路１８１を設けるこ
とにより、キャッシュミス時において、外部処理装置
（たとえばＣＰＵ）がアクセス要求したデータをＤＲＡ
ＭからＳＲＡＭへ転送して高速で読出すことができ、キ
ャッシュミス時におけるアクセス時間を短縮することが
できる。

【０２０３】次いで、このＳＲＡＭアレイからラッチ回
路１８１１へ伝達されたデータがＤＲＡＭへ伝達される
第２のサイクルが実行される。この第２の動作サイクル
の動作についてその動作波形図である図１、図１１およ
び図１３を参照して説明する。

【０２０４】ＤＲＡＭにおいては、時刻ｔ５までは先の
図１２に示す場合と同様の動作が行なわれ、ＤＲＡＭビ
ット線対ＤＢＬ上のデータがＤＲＡＭＩＯ線対ＤＩＯ上
へ伝達される。

【０２０５】時刻ｔ５において転送制御信号ＤＴＡが
“Ｈ”に立上がる。この転送サイクルにおいては転送制
御信号ＤＴＳおよびＤＴＬは共に“Ｌ”である。この転
送制御信号ＤＴＡに応答して図１１（Ａ）に示すゲート
回路１８１２が導通状態となる。すなわち、図１１
（Ｂ）においてトランジスタＴ１０５およびＴ１０６が
オン状態となり、ラッチ回路１８１１にラッチされてい
たデータがＤＲＡＭＩＯ線対ＤＩＯ上へ伝達される。こ
のとき、ＤＲＡＭＩＯ線対ＤＩＯに設けられているクラ
ンプ回路ＣＲＤは不活性状態となり、そのクランプ動作
は禁止されている。これにより、ＤＲＡＭＩＯ線対ＤＩ
Ｏおよび上の信号電位はラッチ回路１８１１にラッチさ
れていたデータに対応した“Ｈ”および“Ｌ”レベルと
なる。

【０２０６】このとき、転送制御信号ＤＴＡが“Ｈ”で
あるため、図１に示すクランプトランジスタＤＱ７０お
よびＤＱ８０はオフ状態にある。これにより、ＤＲＡＭ
ＩＯ線ＤＩＯａ、トランジスタＴ１０６およびインバー
タ回路ＨＡ１３（図１１（Ｂ）参照）またはＤＲＡＭＩ
Ｏ線＊ＤＩＯａ、トランジスタＴ１０５およびインバー
タ回路ＨＡ１２（図１１（Ｂ）参照）を介したクランプ
電流（貫通電流）が流れる経路は遮断されており、消費
電流が低減される。

【０２０７】このＤＲＡＭＩＯ線対ＤＩＯ上へ転送され
たラッチ回路１８１１からのデータは列選択信号ＣＳＬ
ｉにより選択されたＤＲＡＭビット線対ＤＢＬへ伝達さ
れ、ＤＲＡＭビット線対ＤＢＬの電位がラッチ回路１８
１１からＤＲＡＭＩＯ線対ＤＩＯを介して伝達された信
号電位に対応した値となる。

【０２０８】時刻ｔ６においてＤＲＡＭワード線ＤＷＬ
の電位が立下がり、ほぼ同様のタイミングで転送制御信
号ＤＴＡも“Ｌ”へ立下がる。これによりＤＲＡＭＩＯ
線対ＤＩＯに設けられていたクランプ回路ＣＲＤが再び
活性化され、このＤＲＡＭＩＯ線対ＤＩＯの“Ｌ”の電
位レベルが上昇する。

【０２０９】時刻ｔ７においてＤＲＡＭのメモリサイク
ルが完了し、列選択信号ＣＳＬｉも続いて“Ｌ”に立下
がり、ＤＲＡＭＩＯ線対ＤＩＯの電位レベルはクランプ
回路ＣＲＤが決定する“Ｈ”レベルとなる。

【０２１０】この転送サイクルにおいては、転送制御信
号ＤＴＳおよびＤＴＬは共に“Ｌ”である。したがっ
て、ＤＲＡＭアレイとＳＲＡＭアレイとは分離されてい
る。ＤＲＡＭとＳＲＡＭとは互いに独立にアドレスを設
定することができる。したがって、このラッチ回路１８
１１からＤＲＡＭアレイへのデータ転送時においては、
ＳＲＡＭにおいてこの転送動作と独立に、ＳＲＡＭセル
へアクセスし、データの書込／読出を実行することがで
きる。すなわち、ＳＲＡＭにおいては、外部アクセスに
従って、時刻ｔｓ１によりワード線ＳＷＬの選択が行な
われ、ＳＲＡＭビット線対ＳＢＬの電位がクランプ回路
ＣＲＳによりクランプされた電位レベルから選択された
メモリセルデータに応じて変化し、この選択されたメモ
リセルへのアクセスおよびデータの読出が実行される。

【０２１１】時刻ｔｓ４においてＳＲＡＭワード線ＳＷ
Ｌの電位は“Ｌ”に立下がり、ＳＲＡＭビット線対ＳＢ
Ｌの電位レベルはクランプ回路ＣＲＳが決定する電位レ
ベルへ復帰する。

【０２１２】上述のように、ラッチ回路１８１１からＤ
ＲＡＭアレイへのデータ転送時にＤＲＡＭＩＯ線対ＤＩ
Ｏに設けられたクランプ回路ＣＲＤのクランプ動作を禁
止することによりクランプ電流が双方向転送ゲートの駆
動トランジスタ（図１１（Ｂ）におけるインバータ回路
ＨＡ１２およびＨＡ１３の放電用トランジスタ）へ流れ
込むことがなくなり消費電流が低減される。ＤＲＡＭに
おいて選択ゲートＳＧを構成するトランジスタのオン抵
抗値は比較的大きくされている。したがってクランプ回
路ＣＲＤの動作時において、このクランプトランジスタ
ＤＱ７０およびＤＱ８０から選択されたＤＲＡＭビット
線対へ流れ込む電流は極めて小さい。一方、双方向転送
ゲートＢＴＧに含まれるデータ転送用の駆動回路はその
駆動能力が十分に大きくされている。ＤＲＡＭＩＯ線Ｄ
ＩＯａ，＊ＤＩＯａの高速の充放電および選択されたＤ
ＲＡＭビット線対のセンスアンプＤＳＡのラッチデータ
の反転を行なう必要がある。したがって、このクランプ
回路ＣＲＤから双方向転送ゲートの駆動トランジスタへ
流れ込む電流は遙かに大きく、無視できない値となる。
これは複数ビット単位でブロック単位のデータ一括転送
が行なわれるとき無視できない値となる。したがって上
述のようにデータ転送時においてデータ転送を受ける側
のクランプ回路のクランプ動作を禁止することにより、
消費電流を大幅に低減することが可能となる。

【０２１３】図１４は、この発明の他の実施例であるＣ
ＤＲＡＭの要部の構成を示す図である。図１４に示すＣ
ＤＲＡＭは、高速のデータ転送、キャッシュミス時にお
ける高速のデータ読出および高速コピーバックモードを
実現する。図１４においては１つのメモリブロックに関
連する部分の構成のみが示される。

【０２１４】ＤＲＡＭにおいてはデータ読出経路とデー
タ書込経路とが別々に設けられ、ＤＲＡＭはＩＯ分離構
造を備える。このため、グローバルＩＯ線は、図５に示
す構成と異なり、ＤＲＡＭアレイから読出されたデータ
を伝達するためのグローバル読出線対ＧＯＬａおよびＧ
ＯＬｂと、ＤＲＡＭアレイへの書込データを伝達するた
めのグローバル書込線対ＧＩＬａおよびＧＩＬｂを含
む。グローバル読出線対ＧＯＬａとグローバル書込線対
ＧＩＬａが互いに並行に配列され、グローバル読出線対
ＧＯＬｂとグローバル書込線対ＧＩＬｂとが互いに並行
に配列される。このグローバル読出線対ＧＯＬ（グロー
バル読出線対を総称的に示す）とグローバル書込線対Ｇ
ＩＬ（グローバル書込線対を総称的に示す）が図５に示
すグローバルＩＯ線対ＧＩＯに対応する。

【０２１５】グローバル読出線対ＧＯＬａおよびＧＯＬ
ｂにそれぞれ対応してローカル読出線対ＬＯＬａおよび
ＬＯＬｂが設けられる。グローバル書込線対ＧＩＬａお
よびＧＩＬｂに対応してローカル書込線対ＬＩＬａおよ
びＬＩＬｂが設けられる。

【０２１６】グローバル読出線対ＧＯＬａとローカル読
出線対ＬＯＬａとの間に読出ブロック選択信号φＲＢＡ
に応答してオン状態となる読出ゲートＲＯＧａが設けら
れる。グローバル読出線対ＧＯＬｂとローカル読出線対
ＬＯＬｂとの間に読出ブロック選択信号φＲＢＡに応答
してオン状態となる読出ゲートＲＯＧｂが設けられる。

【０２１７】グローバル書込線対ＧＩＬａとローカル書
込線対ＬＩＬｂとの間に書込ブロック選択信号φＷＢＡ
に応答してオン状態となる書込ブロック選択ゲートＷＩ
Ｇａが設けられる。グローバル書込線対ＧＩＬｂとロー
カル書込線対ＬＩＬｂとの間に、書込ブロック選択信号
φＷＢＡに応答してオン状態となる書込ブロック選択ゲ
ートＷＩＧｂが設けられる。

【０２１８】ＤＲＡＭビット線対ＤＢＬに対して、選択
されたメモリセルデータをローカル読出線対ＬＯＬへ伝
達するためのローカル転送ゲートＬＴＧと、選択メモリ
セルをローカル書込線対ＬＩＬへ接続する書込ゲートＩ
Ｇが設けられる。

【０２１９】ローカル転送ゲートＬＴＧおよび書込ゲー
トＩＧを選択状態（導通状態）とするために、書込コラ
ム選択線ＷＣＳＬと読出コラム選択線ＲＣＳＬが設けら
れる。書込コラム選択線ＷＣＳＬおよび読出コラム選択
線ＲＣＳＬは、対をなして並行に配設される。書込コラ
ム選択線ＷＣＳＬ上には、ＤＲＡＭコラムデコーダから
のデータ書込時に発生される書込コラム選択信号が伝達
される。読出コラム選択線ＲＣＳＬには、このＤＲＡＭ
アレイからデータを読出すときにＤＲＡＭコラムデコー
ダから発生される読出コラム選択信号が伝達される。書
込コラム選択線ＷＣＳＬおよび読出コラム選択線ＲＣＳ
Ｌはそれぞれ２列を選択するように配置される。この構
成は図５に示す列選択線ＣＳＬが書込用の列を選択する
信号線と読出用の列を選択する信号線の２つに分割され
た構成に対応する。

【０２２０】ローカル転送ゲートＬＴＧは、ＤＲＡＭビ
ット線対ＤＢＬの信号を差動的に増幅するトランジスタ
ＬＴＲ３およびＬＴＲ４と、読出コラム選択線ＲＣＳＬ
の信号電位に応答してオン状態となり、このトランジス
タＬＴＲ３およびＬＴＲ４により増幅された信号をロー
カル読出線対ＬＯＬへ伝達するスイッチングトランジス
タＬＴＲ１およびＬＴＲ２を含む。トランジスタＬＴＲ
３およびＬＴＲ４の一方端子はたとえば接地電位である
固定電位Ｖｓｓに接続される。この構成においては、ロ
ーカル転送ゲートＬＴＧはＤＲＡＭビット線対ＤＢＬの
電位を反転してローカル読出線対ＬＯＬへ伝達する。ト
ランジスタＬＴＲ３およびＬＴＲ４はＭＯＳトランジス
タで構成されており、そのゲートがＤＲＡＭビット線対
ＤＢＬに接続される。したがって、このローカル転送ゲ
ートＬＴＧは、ＤＲＡＭビット線対ＤＢＬ上の信号電位
に悪影響を及ぼすことなくローカル読出線対ＬＯＬへＤ
ＲＡＭビット線対ＤＢＬ上の信号電位を高速で伝達す
る。

【０２２１】書込ゲートＩＧは、書込コラム選択線ＷＣ
ＳＬ上の信号電位に応答してオン状態となり、ＤＲＡＭ
ビット線対ＤＢＬをローカル書込線対ＬＩＬへ接続する
スイッチングトランジスタＩＧＲ１およびＩＧＲ２を含
む。残りのＤＲＡＭにおける構成は図５に示すものと同
様であり、対応する部分には同様の参照番号を付す。

【０２２２】双方向転送ゲートＢＴＧａおよびＢＴＧｂ
はそれぞれグローバル書込線対およびグローバル読出線
対ＧＩＬおよびＧＯＬに対応して設けられる。この双方
向転送ゲートＢＴＧａおよびＢＴＧｂへは転送制御信号
ＤＴＬ、ＤＴＡおよびＤＴＳが与えられる。

【０２２３】双方向転送ゲートＢＴＧはその構成を後に
説明するが、グローバル読出線対ＧＯＬおよびローカル
読出線対ＬＯＬの電位をプルアップするためのプルアッ
プ手段を備える。この双方向転送ゲートに含まれるプル
アップ手段はまたクランプ機能を備える。

【０２２４】グローバル書込線対ＧＩＬにはこのグロー
バル書込線対ＧＩＬの電位をクランプするためのクラン
プ回路ＣＲＤＷが設けられる。このクランプ回路ＣＲＤ
Ｗへは転送制御信号ＤＴＡの反転信号／ＤＴＡが与えら
れる。このクランプ回路ＣＲＤＷはまたローカル書込線
対ＬＩＬに設けられてもよく、両書込線対ＧＩＬおよび
ＬＩＬに設けられてもよい。

【０２２５】ＳＲＡＭアレイにおいては、各ＳＲＡＭビ
ット線対ＳＢＬに対して転送制御信号ＤＴＳの反転信号
／ＤＴＳに応答してそのクランプ動作が制御されるクラ
ンプ回路ＣＲＳが設けられる。

【０２２６】図１５は、双方向転送ゲートＢＴＧにおけ
るＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送を
行なう部分の構成を示す図である。図１５を参照して、
双方向転送ゲートのＤＲＡＭアレイからＳＲＡＭアレイ
へのデータ転送系ＢＴＧＲは、グローバル読出線ＧＯＬ
および＊ＧＯＬ（ここで符号ＧＯＬおよび＊ＧＯＬは１
本の信号線を示す）上の信号電位を差動的に増幅するた
めのｐチャネルＭＯＳトランジスタＴｒ５００およびＴ
ｒ５０１と、転送制御信号ＤＴＳに応答してグローバル
読出線ＧＯＬおよび＊ＧＯＬ上の信号電位をＳＲＡＭビ
ット線ＳＢＬａおよび＊ＳＢＬａへ伝達するスイッチン
グトランジスタＴｒ５０２およびＴｒ５０３を含む。ト
ランジスタＴｒ５００のゲートはまたグローバル読出線
＊ＧＯＬに結合される。グローバル読出線ＧＯＬおよび
＊ＧＯＬはローカル読出線ＬＯＬおよび＊ＬＯＬへそれ
ぞれ結合される。この図１５に示す構成において読出ブ
ロック選択ゲートは省略している。

【０２２７】この転送ゲート回路部分ＢＴＧＲは、トラ
ンジスタＴｒ５００およびＴｒ５０１がカレントミラー
回路を構成しており、グローバル読出線ＧＯＬおよび＊
ＧＯＬへ同一の電流量を供給する。

【０２２８】ローカル転送ゲートＬＴＧにおいて、ＤＲ
ＡＭビット線ＤＢＬａの電位がビット線＊ＤＢＬａの電
位よりも高くなったとき、トランジスタＬＴＲ４の導電
率がトランジスタＬＴＲ３の導電率よりも大きくなる。
読出列選択信号ＲＣＳＬが“Ｈ”の状態においては、し
たがってトランジスタＴｒ５００からトランジスタＬＴ
Ｒ２およびＬＴＲ４を介して流れる電流量がトランジス
タＴｒ５０１、ＬＴＲ１およびＬＴＲ３を介して流れる
電流量よりも大きくなる。これにより、グローバル読出
線＊ＧＯＬの電位はグローバル読出線ＧＯＬの電位より
も低下する。このグローバル読出線＊ＧＯＬの電位低下
に応答してトランジスタＴｒ５００およびＴｒ５０１の
導電率がさらに大きくなり、このグローバル読出線ＧＯ
Ｌの電位は“Ｈ”レベルへ上昇し、読出線＊ＧＯＬの電
位は“Ｌ”へ低下する。この回路部分ＢＴＧＲおよびロ
ーカル転送ゲートＬＴＧはカレントミラー型センスアン
プを構成する。このグローバル読出線ＧＯＬおよび＊Ｇ
ＯＬの信号電位が十分に“Ｈ”および“Ｌ”まで増幅さ
れた後に、転送制御信号ＤＴＳが“Ｈ”に立上がり、グ
ローバル読出線ＧＯＬおよび＊ＧＯＬの信号電位がＳＲ
ＡＭビット線＊ＳＢＬａおよびＳＢＬａへそれぞれ伝達
される。

【０２２９】この図１５に示す読出ゲートを用いた場
合、ＤＲＡＭビット線対ＤＢＬに微小な電位差が生じた
ときにこのビット線対ＤＢＬの電位に悪影響を及ぼすこ
となくこのＤＲＡＭビット線対ＤＢＬの信号電位をＳＲ
ＡＭビット線対ＳＢＬへ伝達することができる。これに
より、高速でＤＲＡＭアレイからＳＲＡＭアレイへデー
タを転送することができる。

【０２３０】この状態において、ＳＲＡＭアレイにおい
てクランプ回路ＣＲＳが作動状態にあったとき、トラン
ジスタＴｒ５０２またはＴｒ５０３からローカル転送ゲ
ートＬＴＧへ電流が流れ込み、トランジスタＬＴＲ４ま
たはＬＴＲ３を介して放電される。このクランプ回路Ｃ
ＲＳからの流入電流を防止するために、転送制御信号Ｄ
ＴＳに応答してＳＲＡＭビット線対に設けられたクラン
プ回路ＣＲＳのクランプ動作を禁止する。これによりデ
ータ転送時における消費電流の低減を図る。

【０２３１】図１６は、この双方向転送ゲートＢＴＧの
ＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送を行
なうための回路部分を示す図である。

【０２３２】図１６においてこの回路部分ＢＴＧＷは、
図１１（Ａ）に示すゲート回路１８１０、ラッチ回路１
８１１およびゲート回路１８１２と同様の構成を備え
る。このため図１６においては同一の参照番号を付し、
その詳細説明は省略する。ＤＲＡＭの書込線ＧＩＬおよ
び／またはＬＩＬにはクランプ回路ＣＲＤＷが設けられ
ている。したがって、ＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送時にこのゲート回路１８１２を介して
ラッチ回路１８１１に含まれるインバータ回路の放電用
トランジスタを介して貫通電流が流れる。したがってこ
の場合、ＳＲＡＭアレイからＤＲＡＭアレイへのデータ
転送時には、転送制御信号ＤＴＡに応答してクランプ回
路ＣＲＤＷのクランプ動作を禁止する。

【０２３３】図１７は書込コラム選択信号線ＷＣＳＬお
よび読出コラム選択信号線ＲＣＳＬを駆動するための回
路構成を示す図である。図１７において、ＤＲＡＭコラ
ムデコーダ１０３（図３のコラムデコーダ１５に対応）
からのコラム選択線ＣＳＬに対して信号線駆動回路５１
１０が設けられる。信号線駆動回路５１１０は、ＤＲＡ
Ｍコラムデコーダ１０３からの列選択信号ＣＳＬと内部
書込イネーブル信号＊Ｗとを受けるゲート回路５１１１
と、コラム選択信号ＣＳＬとセンス完了信号ＳＣと内部
書込イネーブル信号Ｗとを受けるゲート回路５１１２を
含む。ゲート回路５１１１から読出コラム選択線ＲＣＳ
Ｌを駆動するための信号が出力される。ゲート回路５１
１２から書込コラム選択線ＷＣＳＬを駆動するための信
号が出力される。

【０２３４】内部書込イネーブル信号＊ＷおよびＷは、
外部から与えられる制御信号Ｗ♯に応答してクロックＫ
に同期して内部に取込まれる信号であってもよい。また
所定のタイミングで発生されるワンショットのパルス信
号であってもよい。センス完了信号ＳＣは、ＤＲＡＭア
レイにおけるセンスアンプＤＳＡのセンス動作の完了を
示す信号であり、センスアンプ活性化信号ＳＡＮＥまた
は／ＳＡＰＥを所定時間遅延して発生される信号であ
る。この図１７に示す構成を用いることにより、ＤＲＡ
ＭからＳＲＡＭへのデータ書込時には読出コラム選択線
ＲＣＳＬが選択され、ＤＲＡＭアレイへのデータ書込
（外部から直接またはＳＲＡＭアレイからのデータ転
送）の場合には書込コラム選択線ＷＣＳＬを選択する構
成が得られる。

【０２３５】図１８は、ブロック選択信号φＲＢＡおよ
びφＷＢＡを発生する回路の構成を示す図である。読出
ブロック選択信号φＲＢＡを発生する回路は、読出コラ
ム選択信号ＲＣＳＬを所定時間遅延する遅延回路５１２
０と、遅延回路５１２０の出力とブロック選択信号φＢ
Ａ（図５参照）を受けるゲート回路５１２１を含む。ゲ
ート回路５１２１から読出ブロック選択信号φＲＢＡが
出力される。

【０２３６】書込ブロック選択信号φＷＢＡを発生する
ための回路は、書込コラム選択信号ＷＣＳＬを所定時間
遅延させる遅延回路５１３０と、遅延回路５１３０の出
力とブロック選択信号φＢＡを受けるゲート回路５１３
１を含む。ゲート回路５１３１から書込ブロック選択信
号φＷＢＡが発生される。ゲート回路５１２１および５
１３１は共にその両入力が“Ｈ”となったときに“Ｈ”
の信号を発生する。

【０２３７】上述のＤＲＡＭアレイにおけるデータ書込
経路と読出経路とを別々にする構成においては、できる
だけ早くＤＲＡＭアレイからＳＲＡＭアレイへデータを
転送するのが好ましい。このため、ブロック選択信号φ
ＲＢＡおよび読出コラム選択線ＲＣＳＬをできるだけ早
いタイミングで駆動するのが好ましい。この構成とする
ためには、ＤＲＡＭアレイとＳＲＡＭアレイのアドレス
信号を共有する構成を用いるのが最も効果的である。こ
の構成に従えば、ＤＲＡＭアレイへの行アドレス信号と
列アドレス信号とのマルチプレクス方式に従って与える
ことができ、読出コラム選択信号ＲＣＳＬをＤＲＡＭア
レイのワード線ＤＷＬが選択された直後に発生させ、ロ
ーカル転送ゲートＬＴＧを導通状態とし、ＤＲＡＭビッ
ト線対ＤＢＬをローカル読出線対ＬＯＬおよびグローバ
ル読出線対ＧＯＬを介して転送ゲートＢＴＧへ結合する
ことができる。

【０２３８】次にこの図１４に示すＣＤＲＡＭのデータ
転送動作について説明する。まず図１９を参照してＤＲ
ＡＭアレイからＳＲＡＭアレイへのデータ転送動作につ
いて説明する。

【０２３９】まず時刻ｔ１においてイコライズ信号ＥＱ
が“Ｌ”に立下がり、ＤＲＡＭアレイにおけるプリチャ
ージ状態が完了する。次いで、時刻ｔ２においてＤＲＡ
Ｍワード線ＤＷＬが選択され、選択ワード線の電位が立
上がる。一方、時刻ｔｓ１においてＳＲＡＭアレイにお
いては行選択動作が行なわれており、選択されたＳＲＡ
Ｍワード線ＳＷＬの電位が“Ｈ”に立上がり、この選択
ワード線に接続されるメモリセルデータがＳＲＡＭビッ
ト線ＳＢＬ上へ伝達される。ＳＲＡＭビット線対ＳＢＬ
上の信号電位は転送指示信号ＤＴＬに応答して転送ゲー
トに含まれるラッチ手段へ転送されそこでラッチされ
る。

【０２４０】一方、ＤＲＡＭにおいては、時刻ｔ２にお
いて選択ワード線ＤＷＬの信号電位が“Ｈ”に立上が
り、ＤＲＡＭビット線対ＤＢＬの信号電位が十分な大き
さに達すると、時刻ｔ３においてセンスアンプ駆動信号
ＳＡＮが“Ｌ”に立下がり、時刻ｔ４においてセンスア
ンプ駆動信号／ＳＡＰが“Ｈ”へ立上がる。これによ
り、ＤＲＡＭビット線対ＤＢＬの信号電位がそれぞれ読
出されたデータに対応して“Ｈ”と“Ｌ”に設定され
る。ローカル転送ゲートＬＴＧはＤＲＡＭビット線対Ｄ
ＢＬの信号電位を直接受けている。

【０２４１】時刻ｔ３におけるセンスアンプ駆動信号Ｓ
ＡＮの立下がり前に、読出コラム選択線ＷＣＳＬの信号
電位が“Ｈ”に立上がる。これにより、ＤＲＡＭビット
線対ＤＢＬに生じたセンス動作前の小さな信号電位の変
化がローカル転送ゲートＬＴＧで高速に増幅され、ロー
カル読出線対ＬＯＬへ伝達される。ここで図２は明確に
していないが、図１９に示す動作波形図においてはロー
カル読出線ＬＯＬおよびグローバル読出線ＧＯＬが共に
“Ｈ”にプリチャージされている状態を示す。このグロ
ーバル読出線ＧＯＬにおいてクランプトランジスタが設
けられていてもよい。これは双方向転送ゲートの回路部
分ＢＴＧＲにおいてトランジスタＴｒ５００およびＴｒ
５０１と並列にクランプ用のトランジスタを設けること
により実現される。

【０２４２】ローカル読出線対ＬＯＬへＤＲＡＭビット
線対ＤＢＬの信号電位が伝達されると、時刻ｔ７′にお
いて、読出ブロック選択信号φＲＢＡが“Ｈ”に立上が
る。これにより、ローカル読出線対ＬＯＬがグローバル
読出線対ＧＯＬへ接続され、ＤＲＡＭビット線対ＤＢＬ
へ発生した信号電位変化がグローバル読出線対ＧＯＬを
介して転送ゲートＢＴＧへ伝達される。

【０２４３】時刻ｔ７′においてグローバル読出線対Ｇ
ＯＬの信号電位変化が生じる前に、時刻ｔ３において転
送制御信号ＤＴＳが発生される。グローバル読出線対Ｇ
ＯＬに発生した信号電位変化は高速でＳＲＡＭアレイの
対応のメモリセルへ伝達される。このとき、ＳＲＡＭア
レイにおいてクランプ回路が動作していれば、グローバ
ル読出線対ＧＯＬの信号電位変化が生じる前にクランプ
用トランジスタＳＱ７０およびＳＱ８０を介して電流が
流れ込み、このグローバル読出線対を充電し、ローカル
転送ゲートＬＴＧを介してこのクランプ回路ＣＲＳから
貫通電流が流れる。このため、転送制御信号ＤＴＳに応
答して、ＳＲＡＭビット線対のクランプ回路ＣＲＳはそ
の動作が停止される。これにより、高速でＳＲＡＭビッ
ト線対ＳＢＬは双方向転送ゲートに含まれるカレントミ
ラー型回路（トランジスタＴｒ５００およびＴｒ５０
１）により充放電され、対応のＤＲＡＭセルのデータに
対応した電位状態となる。

【０２４４】したがって、この図１９に示す動作波形図
において時刻ｔ５においてＤＲＡＭセンスアンプＤＳＡ
によるＤＲＡＭビット線対ＤＢＬの増幅動作（センス動
作）が完了した時点においては、既にＳＲＡＭアレイへ
のデータ転送が完了している。

【０２４５】上述のようにローカル転送ゲートＬＴＧを
設け、ＤＲＡＭビット線対ＤＢＬを直接転送ゲートＢＴ
Ｇへ接続する構成とすることによりＤＲＡＭセンスアン
プＤＳＡのセンスアンプ動作完了を待つことなくデータ
転送を実行することができる。

【０２４６】このとき、ＳＲＡＭアレイのクランプ回路
ＣＲＳのクランプ動作をデータ転送指示信号に応答して
禁止することにより、低消費電流でこのローカル転送ゲ
ートによる増幅動作に悪影響を及ぼすことなく確実に高
速でデータ転送を行なうことができる。

【０２４７】この図１９に示す信号波形図において矢印
はデータの転送方向を示し、破線で示す信号波形図は図
５に示すＣＤＲＡＭにおけるデータ転送時の動作を示
す。この信号波形図の比較から明らかなように、ＤＲＡ
ＭをＩＯ分離構造とすることにより、ＤＲＡＭセンスア
ンプＤＳＡの活性化前に双方向転送ゲートＢＴＧを活性
化する（制御信号ＤＴＳを発生する）ことができ、高速
でデータの転送を行なうことができる。ここで信号φＲ
ＢＡは時刻ｔ３において発生されてもよい。

【０２４８】ＳＲＡＭアレイはこのＤＲＡＭアレイから
のデータ転送をすぐにアクセスすることができる。した
がって、キャッシュミス時においても高速でＳＲＡＭア
レイへアクセスすることができる。次に、ＳＲＡＭアレ
イからＤＲＡＭアレイへのデータ転送動作についてその
動作タイミング図である図２０を参照して説明する。

【０２４９】このＳＲＡＭアレイからＤＲＡＭアレイへ
のデータ転送はグローバル書込線対ＧＩＬを介して行な
われる。この場合、グローバル読出線対ＧＯＬおよびロ
ーカル読出線対ＬＯＬは利用されない。

【０２５０】図２０に示す動作においては、ローカル書
込線対ＬＩＬおよびグローバル書込線対ＧＩＬが共にク
ランプ回路ＣＲＷＤによりＶｃｃ−Ｖｔｈのレベルにプ
ルアップされている場合の動作が示される。

【０２５１】時刻ｔ１において、ＤＲＡＭアレイのプリ
チャージサイクルが完了する。時刻ｔ２においてＤＲＡ
Ｍワード線ＤＷＬの選択が行なわれ、選択されたワード
線の電位が“Ｈ”に立上がる。時刻ｔ３および時刻ｔ４
においてセンスアンプ駆動信号ＳＡＮおよび／ＳＡＰが
それぞれ活性状態となり、ＤＲＡＭビット線対ＤＢＬ上
の信号電位が選択されたメモリセルのデータに対応した
値となる。

【０２５２】時刻ｔ５において書込コラム選択線ＷＣＳ
Ｌが選択され、選択された書込コラム選択線ＷＣＳＬの
信号電位が“Ｈ”に立上がる。これにより、書込ゲート
ＩＧがオン状態となり、ローカル書込線対ＬＯＬと選択
されたＤＲＡＭビット線対ＤＢＬとが接続される。この
とき書込ゲートＩＧは大きな抵抗値を有しており、ＤＲ
ＡＭビット線対ＤＢＬの電位はその内部のＤＲＡＭセン
スアンプＤＳＡにより“Ｈ”および“Ｌ”のレベルにフ
ルスィングし、一方、ローカル書込線対ＬＩＬはそのク
ランプ回路の動作によりそのＬレベルは接地電位Ｖｓｓ
レベルよりも上昇する。

【０２５３】時刻ｔ６において書込ブロック選択信号φ
ＷＢＡが“Ｈ”に立上がる。これによりローカル書込線
対ＬＩＬとグローバル書込線対ＧＩＬとが接続され、グ
ローバル書込線対ＧＩＬの信号電位がローカル書込線対
ＬＩＬの信号電位に対応したレベルとなる。このとき、
ゲートＷＩＧの抵抗がゲートＩＧよりも大きければこの
グローバル書込線対ＧＩＬの“Ｌ”の電位レベルはロー
カル書込線対ＬＩＬの“Ｌ”レベルよりも高くなる（ク
ランプ回路がグローバル書込線対にのみ設けられている
場合）。

【０２５４】時刻ｔ７において転送制御信号ＤＴＡが
“Ｈ”に立上がり、双方向転送ゲートＢＴＧにラッチさ
れていたデータがグローバル書込線対ＧＩＬおよびロー
カル書込線対ＬＩＬを介してＤＲＡＭビット線対ＤＢＬ
へ伝達される。

【０２５５】このとき書込線対ＧＩＬ（およびＬＩＬ）
に設けられているクランプ回路ＣＲＤＷはそのクランプ
動作が禁止されている。これにより、このクランプ回路
ＣＲＤＷから双方向転送ゲートのラッチ回路に含まれる
インバータ回路の放電用トランジスタへの貫通電流が生
じる経路は遮断され、消費電流が低減されるとともに、
ローカル書込線対ＬＩＬおよびグローバル書込線対ＧＩ
Ｌの電位レベルはこのラッチ回路１８１１にラッチされ
ていた電位レベル“Ｈ”および“Ｌ”レベルとなる。

【０２５６】時刻ｔ８においてセンスアンプ活性化信号
ＳＡＮＥおよび／ＳＡＰＥが不活性状態となり、センス
アンプ駆動信号ＳＡＮおよび／ＳＡＰがそれぞれ中間電
位のＶｃｃ／２の電位レベルへ復帰し（時刻ｔ９）、続
いて書込コラム選択線ＷＣＳＬの電位レベルが“Ｌ”へ
立下がり、ブロック選択信号φＷＢＡも“Ｌ”と立下が
る。これによりデータ転送サイクルが完了する。

【０２５７】ここで、グローバル書込線対ＧＩＬはロー
カル書込線対ＬＩＬよりもその寄生容量が大きい（グロ
ーバル書込線対ＧＩＬは複数のブロックにわたって延在
しており、ローカル書込線対ＬＩＬは１つのメモリブロ
ックに対してのみ設けられる）。このため、データ転送
制御信号ＤＴＡが“Ｌ”に立下がっても、その信号電位
の変化はグローバル書込線対ＧＩＬのほうがローカル書
込線対ＬＩＬよりも遅くなる。

【０２５８】上述のように、ＩＯ分離構造のＤＲＡＭ構
成においても、データ書込を受ける信号線ＧＩＬおよび
ＬＩＬにクランプ回路を設けており、このクランプ回路
のクランプ動作をデータ転送時において禁止することに
より、低消費電流でかつ高速にこのラッチ回路にラッチ
されたデータをＤＲＡＭアレイの選択されたビット線対
ＤＢＬ上へ伝達することが可能となる。

【０２５９】すなわちデータを受ける側に設けられたク
ランプ回路のクランプ動作を禁止することにより、双方
向転送ゲート回路に含まれる放電用トランジスタへの貫
通電流を生じさせることがなくなり、大幅に消費電流を
低減することができる。

【０２６０】図１４ないし図２０に示すＣＤＲＡＭにお
いて、グローバル書込線対ＧＩＬおよびローカル書込線
対ＬＩＬが共に中間電位のＶｃｃ／２の電位レベルにプ
リチャージされるクランプ回路が用いられてもよい。

【０２６１】さらに、グローバル読出線対ＧＯＬおよび
ローカル読出線対ＬＯＬはそれぞれ中間電位のＶｃｃ／
２の電位レベルにプリチャージされる構成が用いられて
もよく、またこの読出線対ＧＯＬおよびＬＯＬ両者にレ
ベルＶｃｃ−Ｖｔｈにクランプするクランプ回路が設け
られていてもよい。

【０２６２】なお上記実施例においては、ＣＤＲＡＭに
おいて、ＳＲＡＭアドレスとＤＲＡＭアドレスとがそれ
ぞれ独立に設定することのできる構成が説明されてい
る。しかしながら、本発明は、ＳＲＡＭアレイとＤＲＡ
Ｍアレイとの間でのデータ転送を行なうことができ、そ
の転送経路にクランプ回路が設けられている半導体記憶
装置であれば上記実施例と同様の効果を得ることができ
る。

【０２６３】

【発明の効果】以上のように、この発明によれば、ＳＲ
ＡＭとＤＲＡＭとが集積化された半導体装置において、
ＳＲＡＭアレイとＤＲＡＭアレイとのデータ転送時にデ
ータ転送を受ける側に設けられたクランプ回路のクラン
プ動作を禁止するようにしたので、このクランプ回路か
ら双方向転送ゲートに含まれる駆動トランジスタ（放電
用トランジスタ）を介して流れる貫通電流の発生を防止
することができ、高速データ転送動作性能を損なうこと
なく、大幅に消費電流を低減することのできる半導体記
憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の要
部の構成を示す図である。

【図２】この発明による半導体記憶装置を収納するパッ
ケージの外観を示す図である。

【図３】この発明の一実施例である半導体記憶装置の全
体の構成を概略的に示す図である。

【図４】この発明による半導体記憶装置におけるアドレ
スの分配系を示す図である。

【図５】図３に示す半導体記憶装置の要部の詳細構成を
示す図である。

【図６】双方向転送ゲートの一実施例を示す図である。

【図７】この発明による半導体記憶装置の動作を示す信
号波形図である。

【図８】この発明による半導体記憶装置の動作を示す信
号波形図である。

【図９】この発明の他の実施例である半導体記憶装置の
要部の構成を示す図である。

【図１０】双方向転送ゲートの他の構成例を示す図であ
る。

【図１１】双方向転送ゲートのさらに他の構成例を示す
図である。

【図１２】図１１に示す双方向転送ゲートを用いた際の
データ転送動作を示す信号波形図である。

【図１３】図１１に示す双方向転送ゲートを用いた際の
データ転送動作を示す信号波形図である。

【図１４】この発明の他の実施例である半導体記憶装置
の要部の構成を示す図である。

【図１５】図１４に示す双方向転送ゲートのＤＲＡＭか
らＳＲＡＭへのデータ転送系を示す図である。

【図１６】図１４に示す双方向転送ゲートのＳＲＡＭか
らＤＲＡＭへのデータ転送系を示す図である。

【図１７】図１４に示す半導体記憶装置における列選択
信号発生系を示す図である。

【図１８】図１４に示す半導体記憶装置におけるブロッ
ク選択信号発生系の構成の一例を示す図である。

【図１９】図１４に示す半導体記憶装置の動作を示す信
号波形図である。

【図２０】図１４に示す半導体記憶装置の動作を示す信
号波形図である。

【図２１】一般的なキャッシュ内蔵半導体記憶装置の概
略構成を示す図である。

【図２２】従来のキャッシュ内蔵半導体記憶装置のアレ
イ配置を示す図である。

【図２３】図２２に示すキャッシュ内蔵半導体記憶装置
の要部の構成を示す図である。

【図２４】図２３に示す半導体記憶装置におけるＳＲＡ
Ｍアレイのクランプ回路の機能を説明するための図であ
る。

【図２５】図２３に示すＤＲＡＭセンスアンプと転送ゲ
ートの具体的構成例を示す図である。

【図２６】キャッシュ内蔵半導体記憶装置の他の構成例
を示す図である。

【図２７】図２６に示す構成の半導体記憶装置の要部の
具体的構成例を示す図である。

【符号の説明】

１ ＤＲＡＭアレイ ２ ＳＲＡＭアレイ ３ 双方向転送ゲート回路 ＢＴＧ 双方向転送ゲート ＣＲＳ ＳＲＡＭビット線クランプ回路 ＣＲＤ ＤＲＡＭＩＯ線クランプ回路 ＳＭＣ ＳＲＡＭメモリセル ＤＭＣ ＤＲＡＭメモリセル ＧＩＯ グローバルＩＯ線 ＬＩＯ ローカルＩＯ線 ＣＲＤＷ ＤＲＡＭ書込線クランプ回路 ＧＩＬ グローバル書込線 ＧＯＬ グローバル読出線 ＬＩＬ ローカル書込線 ＬＯＬ ローカル読出線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 Ｚ Ｍ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のスタティック型メモリセルを備え
   る高速メモリアレイと、 複数のダイナミック型メモリセルを備え、かつ前記高速
   メモリアレイよりも大きな記憶容量を有する大容量メモ
   リアレイ、 前記高速メモリアレイの選択されたメモリセルと前記大
   容量メモリアレイの選択されたメモリセルとの間でのデ
   ータ転送を行なうためのデータ転送手段、 前記大容量メモリアレイの前記選択されたメモリセルと
   前記データ転送手段とを接続するための信号線、 前記信号線の電位をクランプするためのクランプ手段、
   および前記高速メモリアレイから前記大容量メモリアレ
   イへのデータ転送指示に応答して、前記クランプ手段の
   クランプ動作を禁止する制御手段を備える、半導体記憶
   装置。
2. 【請求項２】 行列状に配置された複数のスタティック
   型メモリセルを備える高速メモリアレイを備え、前記高
   速メモリアレイは各々に一列のスタティック型メモリセ
   ルが接続されるＳＲＡＭ列線を含み、 複数のダイナミック型メモリセルを備え、前記高速メモ
   リアレイよりも大きな記憶容量を備える大容量メモリア
   レイ、 前記高速メモリアレイの選択されたメモリセルと前記大
   容量メモリアレイの選択されたメモリセルとの間でのデ
   ータ転送を行なうためのデータ転送手段、 前記ＳＲＡＭ列線の各々に設けられ、対応のＳＲＡＭ列
   線の電位をクランプするためのクランプ手段、および前
   記大容量メモリアレイから前記高速メモリアレイへのデ
   ータ転送指示に応答して、前記クランプ手段のクランプ
   動作を禁止する制御手段を備える、半導体記憶装置。