DE69227723T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Halbleiterspeichereinrichtungen und speziell auf eine taktsynchronisierte Halbleiterspeichereinrichtung, die in Synchronisation mit extern angelegten Taktsignalen arbeitet. Genauer gesagt, bezieht sich die vorliegende Erfindung auf den Aufbau einer Halbleiterspeichereinrichtung, die einen Cache enthält, in der ein dynamischer Direktzugriffsspeicher (DRAM) mit einer großen Speicherkapazität, er als ein Hauptspeicher dient, und ein statischer Direktzugriffsspeicher (SRAM) mit einer kleinen Speicherkapazität, der als ein Cache-Speicher dient, auf demselben Halbleiterchip integriert sind.
    • Beschreibung des Standes der Technik
  • Historischer Überblick auf die Speicherumgebung in einem herkömmlichen Datenverarbeitungssystem
    • (i) Verwendung eines Standard-DRAMs als Hauptspeicher
  • Die Betriebsgeschwindigkeit einer neuen 16-Bit oder 32-Bit Mikroprozessor-Zentraleinheit (MPU) wurde so sehr vergrößert, daß sie eine Betriebstaktfrequenz von 25 MHz oder höher aufweist. In einem Datenverarbeitungssystem wird ein Standard-DRAM (Dynamischer Direktzugriffsspeicher) oft als Hauptspeicher mit einer großen Speicherkapazität verwendet, da die Kosten pro Bit niedrig sind. Obwohl die Zugriffszeit in dem Standard-DRAM reduziert wurde, wurde die Betriebsgeschwindigkeit der MPU viel schneller erhöht als die des Standard-DRAMs. Folglich ist in einem Datenverarbeitungssystem, welches das Standard-DRAM als Hauptspeicher verwendet, die Zunahme von Wartezuständen unvermeidlich. Der Abstand in der Betriebsgeschwindigkeit zwischen der MPU und dem Standard-DRAM ist unvermeidlich, da das Standard-DRAM die folgenden Eigenschaften hat.
  • (1) Eine Zeilenadresse und eine Spaltenadresse werden Zeitgemultiplext und an dieselben Anschlußpins angelegt. Die Zeilenadresse wird in der Einrichtung an einer abfallenden Flanke eines Zeilenadreßfreigabesignals /RAS genommen. Die Spaltenadresse wird in der Einrichtung an einer abfallenden Flanke eines Spaltenadreßfreigabesignals /CAS genommen. Das Zeilenadreßfreigabesignal /RAS definiert den Beginn eines Speicherzyklus und aktiviert eine Zeilenauswahlschaltungsanordnung. Das Spaltenadreßfreigabesignal /CAS aktiviert eine Spaltenauswahlschaltungsanordnung. Da ein vorgeschriebener Zeitraum, der "RAS-CAS- Verzögerungszeit (tRCD)" von dem Zeitpunkt, von dem das Signal /RAS in einen aktiven Zustand gesetzt wird, bis zu dem Zeitpunkt, zu dem das Signal /CAS in den aktiven Zustand versetzt wird, erforderlich ist, gibt es eine Beschränkung beim Reduzieren der Zugriffszeit, es gibt nämlich eine Beschränkung, die herrührt von dem Adreß-Multiplexen.
  • (2) Wenn das Zeilenadreßfreigabesignal /RAS einmal angehoben ist, um das DRAM in einen Bereitschaftszustand zu bringen, kann das Zeilenadreßfreigabesignal /RAS nicht wieder auf "L" abfallen, bis ein Zeitraum, der RAS-Wiederbereitschaftszeit (tRP) genannt wird, verstrichen ist. Die RAS-Wiederbereitschaftszeit ist notwendig zum sicheren Vorladen verschiedener Signalleitungen in dem DRAM auf vorbestimmte Potentiale. Während der RAS- Wiederbereitschaftszeit TRP, kann die Zykluszeit des DRAM nicht verringert werden. Darüber hinaus, wenn die Zykluszeit des DRAMs reduziert ist, wird die Anzahl an Ladungen/Entladungen von Signalleitungen in dem DRAM erhöht, was den Stromverbrauch erhöht.
  • (3) Die höhere Betriebsgeschwindigkeit des DRAMs kann durch Schaltungstechnik wie Verbesserung des Layouts, Erhöhung des Integrationsgrades der Schaltungen, Entwicklung in der Prozeßtechnik und durch Anwendungsverbesserung wie Verbesserung in dem Verfahren der Ansteuerung realisiert werden. Die Betriebsgeschwindigkeit der MPU wird jedoch in viel schnellerem Maße als beim DRAM erhöht. Die Betriebsgeschwindigkeit von Halbleiterspeichern ist hierarchisch. Es gibt zum Beispiel Hochgeschwindigkeits-Bipolar-RAMs, welche bipolare Transistoren wie ECLRAMs (Emitter gekoppelte RAMs) und statische RAMs verwenden und DRAMs von relativ niedriger Geschwindigkeit, welche MOS-Transistoren (Feldeffekttransistoren mit isoliertem Gate) verwenden. Es ist sehr schwierig eine Betriebsgeschwindigkeit (Zykluszeit) zu erwarten, die einige 10ns (Nanosekunden) in einem Standard-DRAM, welches aus MOS-Transistoren gebildet ist, beträgt.
  • Es hat verschiedene anwendungsmäßige Verbesserungen gegeben zum Anhalten des Abstandes zwischen der Betriebsgeschwindigkeit der MPU und dem Standard-DRAM. Solche Verbesserungen beinhalten hauptsächlich die folgenden zwei Ansätze.
  • (1) Das Verwenden des Hochgeschwindigkeitsmodus des DRAMs und das Verfahren der Verschränkung
  • (2) Das externe Vorsehen eines Hochgeschwindigkeits-Cache- Speichers (SRAM).
  • Der erste Ansatz (1) beinhaltet ein Verfahren des Verwendens eines Hochgeschwindigkeitsmodus, wie einen statischen Spaltenmodus oder einen Seitenmodus und ein Verfahren des Kombinierens des Hochgeschwindigkeitsmodus und des Verschränkungsverfahrens. In dem statischen Spaltenmodus wird eine Wortleitung (eine Zeile) ausgewählt und danach sukzessive nur die Spaltenadresse geändert, um aufeinanderfolgend auf Speicherzellen dieser Zeile zuzugreifen. In dem Seitenmodus wird nur eine Wortleitung ausgewählt und dann werden die Spaltenadressen aufeinanderfolgend ge nommen durch Kippen des Signals /CAS, um aufeinanderfolgend auf Speicherzellen zuzugreifen, die mit der ausgewählten einen Wortleitung verbunden sind. In beiden Modi kann auf Speicherzellen zugegriffen werden, ohne das Signal /RAS zu kippen, was ein Zugreifen mit höherer Geschwindigkeit, als bei dem normalen Zugriff unter Verwendung der Signale /RAS und /CAS ermöglicht.
  • In dem Verschränkungsverfahren, werden eine Mehrzahl von Speicher parallel zu einem Datenbus bereitgestellt und durch alternierendes oder aufeinanderfolgendes Zugreifen auf die Mehrzahl der Speicher wird im Effekt die Zugriffszeit reduziert. Die Verwendung des Hochgeschwindigkeitsmodus des DRAMs und die Kombination des Hochgeschwindigkeitsmodus und des Verschränkungsverfahrens waren bekannt als ein Verfahren des Verwendens des Standard-DRAMs als ein Hochgeschwindigkeits-DRAM in einer einfachen und relativ effektiven Weise.
  • Der zweite Ansatz (2) wurde verbreitet verwendet in der Bildverarbeitungstechnik. Ein Hochgeschwindigkeits-Cache-Speicher ist teuer. Auf dem Gebiet der Personalcomputer jedoch, auf dem sowohl hohe Leistungsfähigkeit, als niedrige Kosten gewünscht sind, wird dieser Ansatz in einigen Teilen des Gebiets mit einem Opfer bezüglich der Kosten angewendet. Es gibt drei mögliche Wege zum Bereitstellen des Hochgeschwindigkeits-Cache-Speichers. Nämlich,
  • (a) der Hochgeschwindigkeits-Cache-Speicher ist in der MPU selbst enthalten;
  • (b) der Hochgeschwindigkeits-Cache-Speicher ist außerhalb der MPU vorgesehen; und
  • (c) der Hochgeschwindigkeits-Cache-Speicher ist nicht getrennt vorgesehen, sondern der Hochgeschwindigkeitsmodus, der in dem Standard-DRAM enthalten ist, wird als ein Cache verwendet (der Hochgeschwindigkeitsmodus wird als ein Pseudo-Cache-Speicher verwendet). Wenn ein Cache-Treffer auftritt, wird auf das Standard-DRAM in dem Hochgeschwindigkeitsmodus zugegriffen, und zur Zeit eines Cache-Fehlens, wird auf das Standard-DRAM in dem normalen Modus zugegriffen.
  • Die oben genannten drei Wege (a) bis (c) wurden in den Datenverarbeitungssystemen in der einen oder anderen Weise angewendet. In den meisten MPU-Systemen sind die Speicher in einer Gruppenstruktur organisiert und Speicherverschachtelung wird ausgeführt auf einer Gruppe zu Gruppe Basis, um die RAS- Wiederbereitschaftszeit (TRP), welche in dem DRAM unvermeidlich ist, im Hinblick auf die Kosten zu verbergen. Durch dieses Verfahren kann die Zykluszeit des DRAMs im wesentlichen die Hälfte der Spezifikationswerts sein.
  • Das Verfahren der Verschränkung ist nur effektiv, wenn auf die Speicher sequentiell zugegriffen wird. Wenn auf dieselbe Speichergruppe kontinuierlich zugegriffen werden soll, ist es uneffektiv. Ferner kann eine wesentliche Verbesserung der Zugriffszeit des DRAMs selbst nicht realisiert werden. Die minimale Einheit der Speicher muß wenigstens zwei Gruppen sein.
  • Wenn der Hochgeschwindigkeitsmodus, wie der Seitenmodus oder der statische Spaltenmodus verwendet wird, kann die Zugriffszeit nur effektiv reduziert werden, wenn die MPU sukzessiv auf eine gewisse Seite (Daten einer bestimmten einen Zeile) zugreift. Dieses Verfahren ist zu einem gewissen Ausmaß effektiv, wenn die Anzahl von Gruppen verhältnismäßig groß ist, zum Beispiel 2 bis 4, da auf verschiedene Zeilen in verschiedenen Gruppen zugegriffen werden kann. Wenn der Datenwert des Speichers, der durch die MPU angefordert wird, in der gegebenen Seite nicht existiert, wird er "Fehltreffer" (Cache-Fehlen) genannt. Normalerweise werden eine Gruppe von Daten in aneinandergrenzenden Adressen oder aufeinanderfolgenden Adressen gespeichert. In dem Hochgeschwindigkeitsmodus ist eine Zeilenadresse, die eine Hälfte der Adres sen ist, schon bestimmt worden, und daher ist die Möglichkeit des "Fehltreffers" hoch.
  • Wenn die Anzahl von Gruppen 30 oder 40 wird, können Daten von verschiedenen Seiten in verschiedenen Gruppen gespeichert werden, und daher ist die "Fehltreffer"-Rate bemerkenswert reduziert. Es ist jedoch nicht praktisch 30 bis 40 Gruppen in einem Datenverarbeitungssystem vorzusehen. Darüber hinaus, wenn ein "Fehltreffer" auftritt, wird das Signal /RAS angehoben und, das DRAM muß wieder in den Vorladezyklus gebracht werden, um die Zeilenadressen wieder auszuwählen, wodurch die Eigenschaft der Gruppenstruktur geopfert wird.
  • In dem oben beschriebenen zweiten Verfahren (2) ist ein Hochgeschwindigkeits-Cache-Speicher zwischen der MPU und dem Standard- DRAM vorgesehen. In diesem Fall kann das Standard-DRAM eine relativ niedrige Betriebsgeschwindigkeit haben. Standard-DRAMs mit Speicherkapazitäten von 4M Bit oder 16M Bit sind in Verwendung gekommen. In einem kleinen System, wie einem Personalcomputer, kann der Hauptspeicher desselben durch einen oder mehrere Chips von Standard-DRAMs gebildet werden. Das externe Vorsehen des Hochgeschwindigkeits-Cache-Speichers ist nicht so effektiv in solch einem kleinen System, indem der Hauptspeicher aus einem Standard-DRAM gebildet werden kann. Wenn der Standard-DRAM als Hauptspeicher verwendet wird, wird die Datenübertragungsgeschwindigkeit zwischen dem Hochgeschwindigkeits-Cache-Speicher und dem Hauptspeicher begrenzt durch die Anzahl von Dateneingabe-/Ausgabeanschlüssen des Standard-DRAMs, welches einen Flaschenhals für das Erhöhen der Geschwindigkeit des Systems bildet.
  • Wenn der Hochgeschwindigkeitsmodus als ein Pseudo-Cache-Speicher verwendet wird, ist die Betriebsgeschwindigkeit desselben geringer, als der Hochgeschwindigkeits-Cache-Speicher und es ist schwierig die gewünschte Systemleistungsfähigkeit zu realisieren.
    • (ii) Betrachtung eines herkömmlichen DRAMs, welches einen Cache- Speicher enthält
  • Das Vorsehen des Hochgeschwindigkeits-Cache-Speichers (SRAM) in dem DRAM wird vorgeschlagen als ein Verfahren zum Bilden eines relativ billigen und kleinen Systems, welches das Problem des Opferns der Systemleistungsfähigkeit, wenn das Verschränkungsverfahren oder der Hochgeschwindigkeitsbetriebsmodus verwendet wird, lösen kann. Genauer gesagt, ein Einzelchipspeicher mit einer hierarchischen Struktur eines DRAMs, welches als ein Hauptspeicher dient und eines SRAMs, welches als ein Cache-Speicher dient, wurde vorgestellt. Der Einchipspeicher, der eine solche hierarchische Struktur aufweist, wird ein Cache-DRAM (CDRAM) genannt. Das CDRAM wird unter Bezugnahme auf die Fig. 1 bis 4 beschrieben.
  • Fig. 1 zeigt einen Aufbau eines Hauptabschnittes eines herkömmlichen Standard 1 Megabit DRAMs. Wie in Fig. 1 dargestellt ist, weist das DRAM ein Speicherzellenfeld 500 mit einer Mehrzahl von Speicherzellen MC auf, die in einer Matrix von Zeilen und Spalten angeordnet sind. Eine Zeile von Speicherzellen sind mit einer Wortleitung WL verbunden. Eine Spalte von Speicherzellen MC sind mit einer Spaltenleitung CL verbunden. Normalerweise ist die Spaltenleitung CL durch ein Paar von Bitleitungen gebildet. Eine Speicherzelle MC ist an einer Kreuzung einer des Paares von Bitleitungen und einer Wortleitung WL angeordnet. In einem 1M DRAM sind die Speicherzellen MC in einer Matrix von 1024 Zeilen · 1024 Spalten angeordnet. Das Speicherzellenfeld 500 beinhaltet nämlich 1024 Wortleitungen WLs und 1024 Spaltenleitungen CLs (1024 Paare von Bitleitungen).
  • Das DRAM weist ferner einen Zeilendekoder 502 auf, der eine extern angelegte Zeilenadresse (nicht gezeigt) zum Auswählen einer entsprechenden Zeile des Speicherzellenfeldes 500 dekodiert; einen Leseverstärker, der Daten in der Speicherzelle, die mit der Wortleitung, die durch den Zeilendekoder 502 ausgewählt worden ist, erkennt und verstärkt einen Spaltendekoder, der eine extern angelegte Spaltenadresse (nicht gezeigt) zum Auswählen einer entsprechenden Spalte des Speicherzellenfeldes 502 dekodiert. In Fig. 1 sind der Leseverstärker und der Spaltendekoder durch einen Block 504 bezeichnet. Wenn das DRAM eine · 1 Bit Struktur hat, in dem die Eingabe/Ausgabe von Daten Bit um Bit bewirkt wird, wird eine Spaltenleitung CL (ein Bitleitungspaar) durch den Spaltendekoder ausgewählt.
  • Wenn das DRAM eine · 4 Bit Struktur hat, in dem die Eingabe/Ausgabe von Daten 4 Bit um 4 Bit bewirkt wird, werden 4 Spaltenleitungen CL durch den Spaltendekoder ausgewählt. Ein Leseverstärker ist vorgesehen für jede Spaltenleitung (Bitleitungspaar) CL in dem Block 504.
  • Bei dem Speicherzugriff zum Datenschreiben in die oder zum Datenlesen von der Speicherzelle MC in dem DRAM wird der folgende Vorgang ausgeführt. Zuerst wird eine Zeilenadresse an den Zeilendekoder 502 angelegt. Der Zeilendekoder 502 dekodiert die Zeilenadresse und hebt das Potential einer Wortleitung WL in dem Speicherzellenfeld 500 auf "H" an. Die Daten der 1024 Bits der Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, werden an die entsprechende Spaltenleitungen CL übertragen. Die Daten auf den Spaltenleitungen CL werden durch in dem Block 504 enthaltene Leseverstärker verstärkt. Die Auswahl einer Speicherzelle, in die der Datenwert geschrieben wird oder von der der Datenwert aus den Speicherzellen ausgelesen wird, die mit der ausgewählten Wortleitung WL verbunden sind, wird durch ein Spaltenauswahlsignal von dem Spaltendekoder, der in dem Block 504 beinhaltet ist, ausgeführt. Der Spaltendekoder dekodiert Spaltenadreßsignale (genauer gesagt, interne Spaltenadreßsignale) und erzeugt ein Spaltenauswahlsignal zum Auswählen der entsprechenden Spalte in dem Speicherzellenfeld 500.
  • In dem oben beschriebenen Hochgeschwindigkeitsmodus werden Spaltenadressen aufeinanderfolgend an den Spaltendekoder, der in dem Block 504 beinhaltet ist, angelegt. In dem statischen Spaltenmodusbetrieb werden Spaltenadressen, die in vorbestimmten Zeitintervallen angelegt werden, als neue Spaltenadressen durch den Spaltendekoder dekodiert und die entsprechende Speicherzelle aus den Speicherzellen, die mit der ausgewählten Wortleitung WL verbunden sind, wird durch die Spaltenleitung CL ausgewählt. In dem Seitenmodus wird eine neue Spaltenadresse bei jedem Kippen des Signales /CAS angelegt und der Spaltendekoder dekodiert die Spaltenadresse zum Auswählen der entsprechenden Spaltenleitung. Auf diese Weise kann auf eine Zeile von Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, mit hoher Geschwindigkeit nur durch Bringen einer Wortleitung WL in einen ausgewählten Zustand und durch Ändern der Spaltenadressen zugegriffen werden.
  • Fig. 2 zeigt einen allgemeinen Aufbau eines herkömmlichen 1M Bit CDRAM. Unter Bezugnahme auf Fig. 2 weist das herkömmliche CDRAM zusätzlich zu den Komponenten des in Fig. 1 dargestellten Standard-DRAMs ein SRAM 506 und ein Übertragungsgatter 508 zum Übertragen von Daten zwischen einer Zeile des Speicherzellenfeldes 500 des DRAMs und dem SRAM 506 auf. Das SRAM weist ein Cache- Register auf, welches entsprechend zu jeder Spaltenleitung CL des Speicherzellenfeldes 500 derart vorgesehen ist, daß es das gleichzeitige Speichern von Daten einer Zeile des DRAM- Speicherzellenfeldes 500 ermöglicht. Daher sind 1024 Cache- Register vorgesehen. Das Cache-Register wird durch eine statische Speicherzelle (SRAM-Zelle) gebildet.
  • Bei dem Aufbau des in Fig. 2 gezeigten CDRAMs wird, wenn ein Signal, welches einen Cache-Treffer darstellt, extern angelegt wird, auf das SRAM 506 zugegriffen, was den Zugriff auf den Speicher mit hoher Geschwindigkeit ermöglicht. Zum Zeitpunkt eines Cache-Fehlens (Fehltreffer) wird auf den DRAM-Abschnitt zugegriffen.
  • Ein CDRAM, wie es oben beschrieben wurde, mit einem DRAM mit hoher Speicherkapazität und einem Hochgeschwindigkeits-SRAM, welche auf demselben Chip integriert sind, ist zum Beispiel in den Japanischen Patentoffenlegungsschriften Nr. 60-7690 und 62-38590 offenbart.
  • In dem oben beschriebenen herkömmlichen CDRAM-Aufbau sind Spaltenleitungen (Bitleitungspaare) CL des DRAM-Speicherzellenfeldes 500 und Spaltenleitungen (Bitleitungspaare) des SRAM (Cache- Speicher) 506 in eins zu eins Entsprechung durch ein Übertragungsgatter 508 verbunden. Spezieller, in dem oben beschriebenen herkömmlichen CDRAM-Aufbau werden Daten der Speicherzellen, die mit einer Wortleitung WL in dem DRAM-Speicherzellenfeld 500 und die Daten derselben Anzahl von SRAM-Zellen als Speicherzellen einer Zeile des Speicherzellenfeldes 500 bidirektional und gleichzeitig durch das Übertragungsgatter 508 übertragen. In diesem Aufbau wird das SRAM 506 als ein Cache-Speicher verwendet und das DRAM wird als Hauptspeicher verwendet.
  • Die sogenannte Blocklänge des Cache wird als Anzahl der Bits (Speicherzellen) angesehen, deren Inhalte zurückgeschrieben werden in einem Datentransfer in dem SRAM 506. Daher ist die Blocklänge dieselbe wie die Anzahl der Speicherzellen, die physikalisch mit einer Wortleitung WL des DRAM-Speicherzellenfeldes 500 gekoppelt sind. Wie in den Fig. 1 und 2 gezeigt ist, ist, wenn 1024 Speicherzellen physikalisch mit einer Wortleitung WL verbunden sind, die Blocklänge 1024.
  • Im allgemeinen wird, wenn die Blocklänge größer wird, die Trefferrate erhöht. Wenn jedoch der Cache-Speicher dieselbe Größe hat, wird die Anzahl an Gruppen umgekehrt proportional zu der Blocklänge verringert und daher ist die Trefferrate verringert. Zum Beispiel, wenn die Cache-Größe 4K Bit beträgt und die Blocklänge 1024 beträgt, ist die Anzahl der Gruppen 4. Wenn jedoch die Blocklänge 32 beträgt ist die Anzahl der Gruppen 128. Daher ist in dem herkömmlichen CDRAM-Aufbau die Blocklänge zu groß und die Cache-Trefferrate kann nicht viel mehr verbessert werden.
  • Ein Aufbau, der die Verringerung in der Blocklänge ermöglicht, ist zum Beispiel in der Japanischen Patentoffenlegungsschrift Nr. 1-146187 offenbart. In diesem Stand der Technik sind Spaltenleitungen (Bitleitungspaare) des DRAM-Feldes und des SRAM- Feldes in einer eins zu eins Entsprechung angeordnet, aber sie sind in eine Mehrzahl von Blöcken in der Spaltenrichtung aufgeteilt. Die Auswahl des Blockes wird von einem Blockdekoder durchgeführt. Zum Zeitpunkt eines Cache-Fehlens (Fehltreffer), wird ein Block durch den Blockdekoder ausgewählt. Die Daten werden nur zwischen dem ausgewählten DRAM-Block und dem damit assoziierten SRAM-Block übertragen. Durch diesen Aufbau kann die Blocklänge des Cache-Speichers auf eine angemessene Größe reduziert werden. Das folgende Problem bleibt jedoch ungelöst.
  • Fig. 3 zeigt eine Standardfeldstruktur eines 1MBit DRAM-Feldes. In Fig. 3 ist das DRAM-Feld in acht Speicherblöcke DMB1 bis DMB8 aufgeteilt. Ein Zeilendekoder 502 ist gemeinsam vorgesehen für die Speicherblöcke DMB1 bis DMB8 auf einer Seite in der Längsrichtung des Speicherfeldes. Für jeden der Speicherblöcke DMB1 bis DMB8 sind (Leseverstärker-+Spaltendekoder-) Blöcke 504-1 bis 504-8 vorgesehen.
  • Jeder der Speicherblöcke DMB1 bis DMB8 hat eine Kapazität von 128K Bit. In Fig. 3 ist ein Speicherblock DMB als Beispiel gezeigt, der 128 Zeilen und 1024 Spalten aufweist. Eine Spaltenleitung CL weist ein Paar von Bitleitungen BL, /BL auf.
  • Wenn, wie in Fig. 3 gezeigt ist, das DRAM-Speicherzellenfeld in eine Mehrzahl von Blöcken unterteilt ist, wird eine Bitleitung BL (und /BL) kürzer. Beim Datenlesen werden Ladungen, die in einem Kondensator (Speicherzellenkondensator) in der Speicherzelle gespeichert sind, auf eine Bitleitung BL (oder /BL) gesendet. Zu diesem Zeitpunkt ist der Betrag der Potentialänderung, die auf der Bitleitung BL (oder /BL) erzeugt wird, proportional zu dem Verhältnis Cs /Cb der Kapazität Cs des Speicherzellenkondensators zu der Kapazität Cb der Bitleitung BL (oder /BL). Wenn die Bitleitung BL (oder /BL) kürzer gemacht wird, kann die Bitleitungskapazität Cb reduziert werden. Daher kann der Betrag der Potentialänderung, die auf der Bitleitung erzeugt wird, erhöht werden.
  • Im Betrieb wird nur der Lesevorgang in dem Speicherblock (Speicherblock DMB2 in Fig. 3), der die durch den Zeilendekoder 502 ausgewählte Wortleitung WL enthält, ausgeführt, und andere Blöcke werden in einen Bereitschaftszustand gehalten. Folglich kann der Leistungsverbrauch, der mit dem Aufladen/Entladen der Bitleitungen während des Lesevorgangs verbunden ist, reduziert werden.
  • Wenn das oben beschriebene CDRAM vom Typ der teilweisen Aktivierung auf das in Fig. 3 gezeigte DRAM angewendet wird, müssen ein SRAM-Register und ein Blockdekoder für jeden Speicherblöcke DMB1 bis DMB8 vorgesehen werden, was die Chipfläche beträchtlich erhöht.
  • Bei diesem Aufbau arbeiten nur SRAM-Cache-Register entsprechend dem ausgewählten Block und daher ist die Effizienz beim Verwenden des SRAM-Cache-Registers niedrig.
  • Ferner sind die Bitleitungen des DRAM-Feldes und des SRAM-Feldes in einer eins zu eins Entsprechung, wie oben beschrieben wurde. Wenn das direkte Abbildungs- bzw. Adressierungsverfahren als Verfahren zum Abbilden von Speichern zwischen dem Hauptspeicher und dem Cache-Speicher angewendet wird, dann wird das SRAM 506 durch 1024 Cache-Register, die in einer Zeile angeordnet sind, wie in Fig. 2 dargestellt ist, gebildet. In diesem Fall beträgt die Kapazität des SRAM-Caches 1K Bit.
  • Wenn ein 4Wege-Gruppenassoziativverfahren als Adressierungsverfahren verwendet wird, weist das SRAM-Feld 506 vier Zeilen von Cache-Registern 506a bis 506d, wie in Fig. 4 dargestellt ist, auf. Eine der vier Zeilen der Cache-Register 506a bis 506d wird durch den Wähler 510 in Übereinstimmung mit einer Wegadresse ausgewählt. In diesem Fall beträgt die Kapazität des SRAM-Caches 4K Bit.
  • Wie oben beschrieben wurde, wird das Verfahren der Speicherzelladressierung zwischen den DRAM-Feld und dem Cache-Speicher in Abhängigkeit von der internen Struktur des Chips bestimmt. Wenn das Adressierungsverfahren geändert werden soll, muß auch die Cache-Größe geändert werden.
  • In beiden der oben beschriebenen CDRAM-Strukturen befinden sich die Bitleitungen des DRAM-Feldes und des SRAM-Feldes in einer eins zu eins Entsprechung. Daher ist die Spaltenadresse des DRAM-Feldes unvermeidbar dieselbe wie die Spaltenadresse des SRAM-Feldes. Daher ist ein vollassoziatives Verfahren, bei dem die Speicherzellen des DRAM-Feldes auf eine beliebige Position des SRAM-Feldes abgebildet werden, im Prinzip unmöglich.
  • Ein anderer Aufbau einer Halbleiterspeichereinrichtung, in der das DRAM und das SRAM auf denselben Chip integriert sind, ist in der Japanischen Patentoffenlegungsschrift No. 2-87392 offenbart. In diesem Stand der Technik sind das DRAM-Feld und das SRAM-Feld durch einen internen gemeinsamen Datenbus verbunden. Der interne gemeinsame Datenbus ist mit einem Eingabe-/Ausgabepuffer zum Eingeben/Ausgeben von Daten an die und von der Außenseite der Einrichtung. Ausgewählte Speicherzellen des DRAM-Feldes und des SRAM-Feldes können durch getrennte Adressen bestimmt werden.
  • Bei diesem Aufbau des Standes der Technik wird jedoch der Datentransfer zwischen dem DRAM-Feld und dem SRAM-Feld durch einen internen gemeinsamen Datenbus ausgeführt und daher ist die Anzahl von Bits, die zu einer Zeit übertragen werden können, durch die Anzahl von internen Datenbusleitungen begrenzt, was ein Hochgeschwindigkeit-Wiederbeschreiben des Inhalts des Cache- Speichers verhindert. Daher wird, wie bei dem oben beschriebenen Aufbau, bei dem der SRAM-Cache außerhalb des Standard-DRAMs vorgesehen ist, die Geschwindigkeit des Datentransfers zwischen dem DRAM-Feld und dem SRAM-Feld ein Flaschenhals, was das Bereitstellen eines Hochgeschwindigkeits-Cache-Speichersystem verhindert.
    • (iii) Betrachtung einer allgemeinen taktsynchronisierten Halbleitereinrichtung für die Probleme für die die vorliegende Erfindung die Lösung beinhaltet.
  • Eine Halbleitereinrichtung eines anwenderspezifischen IOs (ASIC) oder für die Pipelineverwendung arbeitet in Synchronisierung mit einem externen Taktsignal, wie einem Systemtakt. Der Betriebsmodus einer Halbleiterspeichereinrichtung wird in Abhängigkeit von Zuständen von externen Steuersignalen an der ansteigenden oder abfallenden Flanke des externen Taktsignals bestimmt. Das externe Taktsignal wird an die Halbleiterspeichereinrichtung angelegt, ungeachtet dessen, ob auf die Halbleiterspeichereinrichtung zugegriffen wird oder nicht. Bei diesem Aufbau arbeiten in Antwort auf das externe Taktsignal Eingabepuffer oder ähnliches, die die externen Steuersignale, Adreßsignale und Daten empfangen. Im Hinblick auf den Leistungsverbrauch wird es bevorzugt, das externe Taktsignal nicht an die Halbleiterspeichereinrichtung anzulegen, wenn nicht auf die Halbleiterspeichereinrichtung zugegriffen wird, oder die Periode des externen Taktsignals zu verlängern.
  • Im allgemeinen werden ein Zeilenadreßsignal und das Spaltenadreßsignal in Zeit-gemultiplexter Weise an das DRAM angelegt. Das Zeilenadreßsignal und das Spaltenadreßsignal werden in der Einrichtung in Synchronisierung mit dem externen Taktsignal genommen. Daher dauert es, wenn das herkömmliche DRAM in Synchronisierung mit dem externen Taktsignal betrieben wird, lange, um das Zeilenadreßsignal und das Spaltenadreßsignal anzunehmen. Wenn daher dem niedrigen Leistungsverbrauch die Priorität gegeben wird, kann das DRAM nicht bei hoher Geschwindigkeit betrieben werden.
  • Wenn die herkömmliche Halbleiterspeichereinrichtung in Synchronisierung mit dem externen Taktsignal betrieben wird, wird die Betriebsgeschwindigkeit einzig durch das externe Taktsignal bestimmt. Wenn die Halbleiterspeichereinrichtung verwendet werden soll, wo dem niedrigen Leistungsverbrauch die Priorität über dem Hochgeschwindigkeitsbetrieb gegeben wird, wobei die Geschwindigkeit durch das externe Taktsignal bestimmt ist, kann die herkömmliche taktsynchronisierte Halbleiterspeichereinrichtung für eine solche Anwendung nicht verwendet werden.
  • In einer taktsynchronisierten Halbleiterspeichereinrichtung werden die Steuersignale und die Adreßsignale im Inneren in Synchronisierung mit dem Taktsignal genommen. Die Steuersignale und die Adreßsignale werden im Inneren durch Pufferschaltungen angenommen. Jede Pufferschaltung wird in Synchronisierung mit dem Taktsignal aktiviert und erzeugt ein internes Signal entsprechend dem angelegten externen Signal. In einem Bereitschaftszustand oder ähnlichem werden gültige Steuersignale und gültige Adreßsignale nicht angelegt. Die externen Taktsignale werden jedoch fortlaufend angelegt, was unnötige Vorgänge der Pufferschaltungen hervorruft. Dies verhindert die Verringerung im Leistungsverbrauch während des Bereitschaftszustandes. Wenn die Periodendauer des externen Taktsignals kürzer wird, wird die Anzahl der Arbeitsgänge der Pufferschaltungen erhöht, was eine Zunahme des Leistungsverbrauches während des Bereitschaftszeitraumes verursacht. Dies ist ein ernsthaftes Problem beim Realisieren von niedrigem Leistungsverbrauch.
    • (iv) Betrachtung der Probleme beim Wiederauffrischbetrieb in einem herkömmlichen RAM
  • Wenn die Halbleiterspeichereinrichtung dynamische Speicherzellen (DRAM-Zellen) beinhaltet, müssen die DRAM-Zellen periodisch wieder aufgefrischt werden. Der Refresh-Modus bzw. Wiederauffrisch- Modus eines DRAMs weist im allgemeinen einen Auto- Wiederauffrisch- bzw. Auto-Refresh-Modus und einen Selbst- Wiederauffrisch- bzw. Selbst-Refresh-Modus, wie in den Fig. 5 und 6 dargestellt ist, auf.
  • Fig. 5 zeigt die Signalformen in dem Auto-Refresh-Betrieb. In dem Auto-Refresh-Modus wird ein Chipauswahlsignal *CE auf "H" gesetzt und ein externes Refresh-Bestimmungssignal *REF wird auf "L" gesetzt. In Antwort auf das Abfallen des externen Refresh- Bestimmungssignales *REF fällt ein internes Steuersignal int. *RAS zum Treiben des Zeilenauswahlschaltungsaufbaus auf "L" ab. In Antwort auf das interne Steuersignal int. *RAS wird eine Wortleitung in Übereinstimmung mit einer Refresh-Adresse, die von einem eingebauten Adreßzähler erzeugt wird, ausgewählt, und die Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, werden wieder aufgefrischt. In dem Auto-Refresh-Modus wird der Zeitablauf des Wiederauffrischens der Halbleiterspeichereinrichtung durch das extern angelegte Refresh- Bestimmungssignal *REF bestimmt. Daher kann es außerhalb der Halbleiterspeichereinrichtung bekannt sein, ob, oder ob nicht ein Wiederauffrischen in der Halbleiterspeichereinrichtung durchgeführt wird.
  • Fig. 6 zeigt die Signalformen bei dem Selbst-Refresh-Betrieb, In dem Selbst-Refresh-Modus wird das Chipauswahlsignal *CE auf "H" gesetzt, und das externe Refresh-Bestimmungssignal *REE wird auf "L" gesetzt. Wenn das externe Refresh-Bestimmungssignal *REF auf "L" abfällt, wird das externe Steuersignal int. *RAS erzeugt, und eine Wortleitung wird in Übereinstimmung mit der Refresh- Adresse von dem eingebauten Adreßzähler ausgewählt. Danach werden der Lesebetrieb und das Wiederbeschreiben der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, durch geführt, und die Speicherzellen, die mit der Wortleitung WL verbunden sind, werden wieder aufgefrischt.
  • Der erste Zyklus des Selbst-Refreshs ist derselbe, wie der des Auto-Refreshs. Wenn das Typauswahlsignal *CE sich auf "H" befindet und das Refresh-Bestimmungssignal *REF auf "L" für einen vorbestimmten Zeitabschnitt TF oder länger gehalten wird, wird ein Refresh-Anforderungssignal von einem eingebauten Zeitgeber erzeugt. In Antwort wird das interne Steuersignal int. *RAS erzeugt, die Wortleitung wird ausgewählt und die mit der ausgewählten Wortleitung verbundenen Speicherzellen werden wieder aufgefrischt. Dieser Vorgang wird wiederholt, während das Refresh-Bestimmungssignal *REF sich auf "L" befindet. In dem Wiederauffrischbetrieb in dem Selbst-Refresh-Modus werden die Zeitabläufe des Wiederauffrischens durch einen Zeitgeber, der in der Halbleiterspeichereinrichtung enthalten ist, bestimmt. Daher können die Zeitabläufe des Wiederauffrischens von außen nicht erkannt werden. Normalerweise kann auf Daten in dem Selbst- Refresh-Modus extern nicht zugegriffen werden. Daher wird in dem normalen Modus ein Selbstwiederauffrischen nicht durchgeführt. Der Selbst-Refresh-Modus wird im allgemeinen in einem Bereitschaftszustand ausgeführt, damit die Daten beibehalten werden.
  • Verschiedene Halbleiterchips haben verschiedene obere Grenzen für die Wiederauffrisch-Periode, die notwendig ist, um die Daten beizubehalten (siehe zum Beispiel NIKKEI ELECTRONICS, 6. April, 1987, Seite 170). Im allgemeinen wird ein garantierter Wert zum Zurückhalten der Daten durch Testen der Halbleiterspeichereinrichtung gemessen, und die Periode eines Zeitgebers, welcher den Selbst-Refresh-Zyklus definiert, wird in Übereinstimmung mit dem garantierten Wert programmiert zum Ausführen des Selbst- Wiederauffrischens. Wenn der Auto-Refresh-Modus und der Selbst- Refresh-Modus selektiv verwendet werden, muß der garantierte Wert für zum Zurückhalten der Daten gemessen werden, um den Selbst-Refresh-Zyklus zu bestimmen. Wie in Fig. 6 gezeigt ist, wird in dem Selbst-Refresh-Modus ein Vorgang ähnlich zu dem beim Auto-Refresh in Antwort auf das externe Refresh- Bestimmungssignal *REF durchgeführt, und dann wird der Wiederauffrischvorgang in Übereinstimmung mit dem Zeitgeber durchgeführt. Daher bedeutet in einem genauen Sinn der Selbst-Refresh- Zyklus einen Zyklus, der nach dem Verstreichen einer vorbestimmten Zeitperiode TF auf das Auto-Refresh folgend durchgeführt wird. In dem Selbst-Refresh-Zyklus wird der Wiederauffrischzeitablauf bestimmt durch den enthaltenen Zeitgeber, wie oben beschrieben wurde, und die Zeitabläufe des Wiederauffrischens können von außen nicht erkannt werden. Daher kann der Selbst- Refresh-Zyklus nicht als ein Verfahren zum verborgenen Wiederauffrischen zum Beispiel in einem normalen Betriebsmodus verwendet werden.
    • (v) Betrachtung einer Feldanordnung in dem CDRAM und des Datentransfers zwischen dem CDRAM und der MPU (Blockbetrieb)
  • In einer Halbleiterspeichereinrichtung, die ein DRAM-Feld und ein SRAM-Feld enthält, wird es bevorzugt Daten bei hoher Geschwindigkeit von dem DRAM-Feld zu dem SRAM-Feld zu übertragen, so daß ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Wenn Daten von dem DRAM-Feld zu dem SRAM-Feld übertragen werden, wird eine Zeile (Wortleitung) ausgewählt, Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, werden erkannt und verstärkt und dann wird eine Spalte in dem DRAM-Feld ausgewählt.
  • Im allgemeinen werden ein Zeilenadreßsignal und ein Spaltenadreßsignal im Multiplexbetrieb an das DRAM angelegt. Daher ist eine Zunahme der Geschwindigkeit des Datentransfer von dem DRAM- Feld zu dem SRAM-Feld durch dieses Adreß-Multiplexen begrenzt. In diesem Fall ist es möglich, die Zeilenadresse und die Spaltenadresse einfach in Übereinstimmung mit einem Nicht- Multiplexverfahren an das DRAM anzulegen. In diesem Fall ist jedoch die Anzahl der Anschlüsse zum Eingeben der DRAM-Adressen beträchtlich erhöht. Wenn die Anzahl der Anschlüsse erhöht ist, nimmt die Chipgröße und die Gehäusegröße zu, was nicht zu bevorzugen ist.
  • Darüber hinaus muß der Datentransfer von dem DRAM-Feld zu dem SRAM-Feld nach Lesen und Verstärken der Speicherzellendaten durch die Leseverstärker ausgeführt werden. Daher kann der Datentransfer von dem DRAM-Feld zu dem SRAM-Feld nicht mit hoher Geschwindigkeit durchgeführt werden.
  • Ferner beinhalten einige externe Funktionsverarbeitungseinheiten, wie eine CPU (Zentrale Verarbeitungseinheit) einen Datentransfermodus, der als ein Blockmodus zum Ausführen von Datentransfer bei hoher Geschwindigkeit bezeichnet wird. In dem Blockmodus werden eine Gruppe von Datenblöcken aufeinanderfolgend übertragen. Ein Block von Daten wird an aufeinanderfolgend angrenzenden Adreßpositionen gespeichert. Da der Blockmodus ein Hochgeschwindigkeitsdatentransfermodus ist, werden die Datenblöcke in dem Cache-Speicher in der Halbleiterspeichereinrichtung, die ein Cache enthält, gespeichert. Eine einen Cache enthaltende Halbleiterspeichereinrichtung, die leicht mit einer Funktionsverarbeitungseinheit mit Blockmodusfunktion verbunden werden kann, wurde nicht bereitgestellt.
  • Um ein CDRAM zu verwirklichen, sind ein DRAM-Feld und ein SRAM- Feld auf demselben Halbleiterchip integriert. Das Halbleiterchip ist in einem Gehäuse untergebracht. Sowohl die Anordnung des DRAM-Feldes und des SRAM-Feldes, als auch die geometrischen Abbildungen derselben auf dem Chip werden bestimmt durch die geometrische Figur und die physikalischen Dimensionen der Gehäusepackung.
  • Das DRAM-Feld und sein damit verbundener Schaltungsaufbau belegen eine große Fläche auf einem Chip in dem CDRAM, da das DRAM als ein Speicher mit großer Speicherkapazität eingesetzt wird. Somit werden die Größe und die Figur des DRAM-Feldes im wesentlichen durch die Größe und Gestalt der Gehäusepackung bestimmt.
  • Um die Chipfläche effizient zu nutzen, sollte das SRAM-Feld auf dem Chip in effizienter Weise angeordnet oder entworfen sein. Es wurde jedoch keine Betrachtung über die Konfiguration des SRAM- Feldes zum Verwirklichen einer effizienten Chipflächennutzung und zum Unterbringen des CDRAM in einem Gehäuse von beliebiger Form und Größe angestellt.
  • Eine Ausführungsform der vorliegenden Erfindung stellt ein neues CDRAM mit verschiedenen Betriebsfunktion und effizientem Chiplayout bereit.
  • Die US-Patentbeschreibung Nr. 4 970 418 offenbart das Optimieren der Zugriffszeit zu Computerspeichern durch Verwenden eines endlichen Automatens zum Anpassen von Steuerimpulsen derart, daß sie optimal an die Speicherelemente, die geschaltet werden, angepaßt sind.
  • In Übereinstimmung mit der vorliegenden Erfindung wird eine Halbleiterspeichereinrichtung, wie in Anspruch 1 dargestellt ist, bereitgestellt.
  • Eine andere Ausführungsform der vorliegenden Erfindung stellt eine taktsynchronisierte Halbleiterspeichereinrichtung bereit, in der der Leistungsverbrauch im Bereitschaftsmodus erheblich reduziert werden kann.
  • Noch eine weitere Ausführungsform der vorliegenden Erfindung stellt eine Halbleiterspeichereinrichtung bereit, die mit hoher Geschwindigkeit arbeitet, sogar wenn die Periode der externen Taktsignale länger gemacht wird.
  • Noch eine andere Ausführungsform der vorliegenden Erfindung stellt eine taktsynchronisierte Halbleiterspeichereinrichtung bereit, die sicher arbeitet, sogar wenn die Periode des externen Taktsignals länger gemacht wird, oder selbst wenn das externe Taktsignal intermittierend erzeugt wird.
  • Die vorhergehenden und anderen Eigenschaften, Aspekte und Vorteile der vorliegenden Erfindung werden näher ersichtlich von der folgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den begleitenden Zeichnungen.
    • Kurze Beschreibung der Zeichnungen
  • Diese Anmeldung beinhaltet eine große Anzahl von Zeichnungsfiguren und wir klassifizieren die Figuren entsprechend den Ausführungsformen aus Zweckmäßigkeit für den Leser.
  • Die Fig. 1 bis 6 beziehen sich auf eine herkömmliche Speichereinrichtung.
  • Die Fig. 7 bis 31 stellen eine Feldanordnung eines CDRAM der vorliegenden Erfindung dar.
  • Fig. 32 stellt eine Gesamtansicht eines zweckmäßigen Aufbaus des CDRAMs dar.
  • Fig. 33 zeigt einen Gesamtaufbau eines anderen CDRAMs entsprechend der vorliegenden Erfindung.
  • Die Fig. 34 bis 46 beziehen sich auf Hochgeschwindigkeits- und niedriger Leistungsverbrauch-Betriebsmodi.
  • Nun werden die jeweiligen Figuren im folgenden beschrieben.
  • Fig. 1 zeigt den Aufbau eines Speicherfeldes in einer herkömmlichen dynamischen Halbleiterspeichereinrichtung.
  • Fig. 2 zeigt den Aufbau eines Feldabschnittes in einer herkömmlichen Halbleiterspeichereinrichtung, die ein Cache enthält.
  • Fig. 3 zeigt als ein Beispiel die Anordnung des Caches und des DRAM-Feldes in der einen Cache enthaltenen herkömmlichen Halbleiterspeichereinrichtung.
  • Fig. 4 zeigt die Struktur eines Caches, wenn das 4Wege- Gruppenassoziativverfahren durch die einen Cache enthaltende herkömmliche Halbleiterspeichereinrichtung realisiert ist.
  • Fig. 5 ist ein Diagramm von Signalwellenformen, die den Betrieb bei dem automatischen Wiederauffrischen in der herkömmlichen Halbleiterspeichereinrichtung zeigt.
  • Fig. 6 ist ein Diagramm von Signalwellenformen, die den Selbstwiederauffrischungsbetrieb in der herkömmlichen Halbleiterspeichereinrichtung zeigt.
  • Fig. 7 zeigt schematisch den Aufbau eines Speicherfeldabschnittes der Halbleiterspeichereinrichtung entsprechend einer Ausführungsform der Erfindung.
  • Fig. 8 zeigt den detaillierten Aufbau des in Fig. 7 gezeigten Speicherfeldes.
  • Fig. 9 zeigt ein weiteres Beispiel des Aufbaus der Feldanordnung in der Halbleiterspeichereinrichtung entsprechend einer Ausführungsform der Erfindung.
  • Fig. 10 zeigt die Feldanordnung einer Halbleiterspeichereinrichtung, welche ein 4M Bit DRAM und ein 16K Bit SRAM enthält.
  • Fig. 11 zeigt das Layout von DRAM-Feld-Signalleitungen in einem Speicherblock der in Fig. 10 gezeigten Halbleiterspeichereinrichtung.
  • Fig. 12 zeigt schematisch die Strukturen einer Bitleitung und einer Wortleitung, bezogen auf eine Speicherzelle des in Fig. 10 gezeigten DRAMs.
  • Fig. 13 zeigt schematisch die Struktur einer Wortleitung in der in Fig. 10 gezeigten Halbleiterspeichereinrichtung.
  • Fig. 14 zeigt die Anordnung von Signalleitungen in der in Fig. 10 gezeigten Halbleiterspeichereinrichtung.
  • Fig. 15 zeigt den Aufbau eines SRAM-Feldes der in Fig. 5 gezeigten Halbleiterspeichereinrichtung.
  • Fig. 16 zeigt einen Aufbau eines einer herkömmlichen SRAM-Zelle.
  • Fig. 17 ist ein Diagramm von Signalwellenformen, die den Betrieb der in Fig. 16 gezeigten SRAM-Zelle zeigen.
  • Fig. 18 zeigt ein Beispiel einer Form eines Gehäuses für eine einen Cache enthaltene Halbleiterspeichereinrichtung und die darin enthaltene SRAM-Feld- und DRAM-Feldanordnungen.
  • Fig. 19 zeigt Probleme des allgemeinen SRAM-Feldes.
  • Fig. 20 ist ein Diagramm, welches Probleme der allgemeinen SRAM- Feldanordnung zeigt.
  • Fig. 21 zeigt das Prinzip der SRAM-Feldanordnung der vorliegenden Erfindung.
  • Fig. 22 zeigt zum Vergleich die Anordnung des SRAM-Feldes der vorliegenden Erfindung und die Anordnung des Standes der Technik.
  • Fig. 23 zeigt einen Musterentwurf der in Fig. 21 gezeigten SRAM- Zelle.
  • Fig. 24 zeigt eine SRAM-Feldstruktur der ein einen Cache enthaltenden Halbleiterspeichereinrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Fig. 25 zeigt ein Beispiel eines Aufbaus einer Übertragungsgatterschaltung, die in Fig. 24 gezeigt ist.
  • Fig. 26 zeigt ein Beispiel eines speziellen Aufbaus der in Fig. 25 dargestellten Auswahlschaltung.
  • Fig. 27 zeigt einen Aufbau der SRAM-Feldanordnung und einen Aufbau einer Übertragungsgatterschaltung, die für die SRAM- Anordnung eingesetzt wird.
  • Fig. 28 zeigt eine spezielle Struktur eines Übertragungspfades von dem SRAM-Feld zu dem DRAM-Feld der in Fig. 27 gezeigten Übertragungsgatterschaltung.
  • Fig. 29 zeigt einen detaillierten Aufbau des Datenübertragungspfades von dem DRAM-Feld zu dem SRAM-Feld der in Fig. 27 gezeigten Übertragungsgatterschaltung.
  • Fig. 30 ist ein Diagramm einer Signalwellenform, welches den Betrieb der in den Fig. 27 bis 29 dargestellten Übertragungsgatterschaltung zeigt.
  • Fig. 31 zeigt eine Anschlußstiftanordnung und ein Gehäuse zum Enthalten der in Fig. 5 gezeigten Halbleiterspeichereinrichtung.
  • Fig. 32 zeigt funktionsmäßig die gesamte Struktur einer einen Cache enthaltenden Halbleiterspeichereinrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Fig. 33 zeigt funktionsmäßig einen Aufbau einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
  • Fig. 34 ist ein Diagramm von Wellenformen, welches die Zeitabläufe zum Abnehmen von DRAM-Adressen in der in Fig. 33 gezeigten Halbleiterspeichereinrichtung zeigt.
  • Fig. 35 zeigt Effekte, die durch eine Adreßerzeugungsschaltung bereitgestellt werden, die in der in Fig. 33 gezeigten Halbleiterspeichereinrichtung beinhaltet ist.
  • Fig. 36 zeigt einen anderen Effekt der in Fig. 33 gezeigten Adreßerzeugungsschaltung.
  • Fig. 37 zeigt eine spezielle Struktur der in Fig. 33 gezeigten Adreßerzeugungsschaltung.
  • Fig. 38 zeigt eine spezielle Struktur einer Zeilenadreß- Freigabesignalerzeugungsschaltung, die in Fig. 37 dargestellt ist.
  • Fig. 39 zeigt eine spezielle Struktur einer Spaltenadreß- Freigabesignalerzeugungsschaltung, die in Fig. 37 dargestellt ist.
  • Fig. 40 zeigt eine spezielle Struktur einer in Fig. 37 gezeigten Zeilenadreßverriegelung.
  • Fig. 41 zeigt eine spezielle Struktur einer in Fig. 37 gezeigten Spaltenadreßverriegelung.
  • Fig. 42 zeigt einen Aufbau zum Einstellen der Zeitabläufe zum Abnehmen von Adressen der in Fig. 37 gezeigten Schaltung.
  • Fig. 43 veranschaulicht einen Hochgeschwindigkeitsbetrieb der in Fig. 37 dargestellten Adreßerzeugungsschaltung.
  • Fig. 44 veranschaulicht einen Betrieb in einem Modus mit niedrigem Leistungsverbrauch der Adreßerzeugungsschaltung, die in Fig. 37 dargestellt ist.
  • Fig. 45 zeigt einen anderen Aufbau der Spaltenadreß- Freigabesignalerzeugungsschaltung, die in Fig. 37 gezeigt ist.
  • Fig. 46 ist ein Diagramm von Signalwellenformen, die den Betrieb der in Fig. 45 dargestellten Schaltung zeigen.
    • Beschreibung der bevorzugten Ausführungsformen
  • Feldanordnungen von DRAM- und SRAM-Feldern in dem CDRAM werden unter Bezugnahme auf die Fig. 7 bis 23 beschrieben. In der Anordnung beinhaltet das DRAM-Feld eine Mehrzahl von Blöcken zum Realisieren des teilweisen Aktivierungsbetriebs. Das DRAM-Feld weist lokale IO-Leitungen auf, die für jeweilige Blöcke vorgesehen sind, und globale IO-Leitungen, die jeweils für Blöcke vorgesehen sind, die in einer Zeilenrichtung angeordnet sind. Das SRAM-Feld weist eine Mehrzahl von in einer Matrix angeordnete SRAM-Zellen auf. Die Datenübertragung einer Mehrzahl von Bits zwischen dem DRAM-Feld und dem SRAM-Feld wird über eine bidirektionale Übertragungsgatterschaltung und globale IO-Leitungen durchgeführt. Die DRAM-Adresse und SRAM-Adresse können unabhängig voneinander gesetzt werden. Dieser Aufbau erlaubt zuerst die Datenübertragung in irgendeinem Einteilungsschema zwischen dem DRAM-Feld und dem SRAM-Feld, da die in einer Spaltenrichtung angeordneten Blöcke gleichzeitig aktiviert werden zum Austausch von Daten mit entsprechenden globalen IO-Leitungen durch lokale IO-Leitungen. Nun wird eine detaillierte Erklärung über spezielle DRAM- und SRAM-Feldanordnungen gegeben.
    • [Feldanordnung 1]
  • Fig. 7 zeigt schematisch den Aufbau eines Speicherfeldabschnittes der Halbleiterspeichereinrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Mit Bezugnahme auf Fig. 7 weist die Halbleiterspeichereinrichtung ein DRAM-Feld 1 mit in einer Matrix aus Zeilen und Spalten angeordneten dynamischen Speicherzellen, ein SRAM-Feld 2, welches in einer Matrix von Zeilen und Spalten angeordnete statische Speicherzellen aufweist, und eine bidirektionale Übertragungsgatterschaltung 3 zum Übertragen von Daten zwischen dem DRAM-Feld 1 und dem SRAM-Feld 2 auf.
  • Das DRAM-Feld 1 weist, unter der Annahme, daß es eine Speicherkapazität von 1M Bit aufweist, 1024 Wortleitungen WL und 1024 Paare von Bitleitungen BL und /BL auf. In Fig. 7 wird das DRAM- Bitleitungspaar mit DBL bezeichnet. Das DRAM-Feld 1 ist in eine Mehrzahl von Blöcken entlang den Zeilen- und Spaltenrichtungen aufgeteilt. In Fig. 7 ist das DRAM-Feld 1 in acht Blöcke MBi1 bis MBi8 (i = 1 bis 4) entlang der Spaltenrichtung aufgeteilt und in vier Blöcke MB1j bis MB4j (j = 1 bis 8) entlang der Zeilenrichtung aufgeteilt, es ist nämlich als ein Beispiel in eine Gesamtzahl von 32 Speicherblöcken aufgeteilt.
  • 8 Blöcke MBi1 bis MBi8, die in der Spaltenrichtung aufgeteilt sind, bilden einen Zeilenblock 11. 4 Blöcke MB1j bis MB4j, die in der Zeilenrichtung aufgeteilt sind, bilden einen Spaltenblock 12. Die Speicherblöcke MBi1 bis MBi8, die in einem Zeilenblock 11 enthalten sind, teilen dieselbe Wortleitung WL. Die Speicherblöcke MB1j bis MB4j, die in demselben Spaltenblock 12 enthalten sind, teilen eine Spaltenauswahlleitung CSL. Ein Leseverstärker- +IO Block 13 ist für jeden der Speicherblöcke MB11 bis MB18 vorgesehen. Der Aufbau des Leseverstärker-+IO Blockes 13 wird später beschrieben. Die Spaltenauswahlleitung CSL wählt gleichzeitig zwei Spalten (zwei Paare von Bitleitungen) aus.
  • Die Halbleitereinrichtung weist ferner einen Zeilendekoder 14 auf, der auf eine Adresse zum Auswählen einer entsprechenden Zeile aus dem DRAM-Feld 1 anspricht, und einen Spaltendekoder 15, der auf eine angelegte Spaltenadresse zum Auswählen einer Spaltenauswahlleitung CSL anspricht, auf. Spaltenblöcke 12 sind mit der bidirektionalen Übertragungsgatterschaltung 13 über zwei Paare von I/O-Leitungen 16a und 16b verbunden, die unabhängig und getrennt voneinander sind.
  • Das SRAM-Feld 2 weist 16 Paare von Bitleitungen SBL auf, die jeweils mit 16 Paaren von I/O-Leitungen durch die bidirektionalen Übertragungsgatterschaltungen 3 verbunden sind. Wenn das SRAM- Feld 2 die Kapazität von 4K Bit hat, weist es 16 Paare von Bitleitungen und 256 Wortleitungen auf. In dem SRAM-Feld 2 weist nämlich eine Zeile 16 Bit auf. Das SRAM-Feld 2 ist mit einem SRAM-Zeilendekoder 21 zum Dekodieren einer Zeilenadresse, die an das SRAM angelegt wird zum Auswählen einer Zeile des SRAM-Feldes 2 verbunden, einem SRAM-Spaltendekoder 22 zum Dekodieren einer angelegten Spaltenadresse und zum Auswählen einer entsprechenden Spalte in dem SRAM-Feld 2 und einer Leseverstärkerschaltung 23 zum Verstärken und Ausgeben von Daten aus der Speicherzelle, die von dem SRAM-Zeilendekoder 21 und dem SRAM-Spaltendekoder 22 beim Datenlesen ausgewählt wird.
  • Das SRAM-Bitleitungspaar SBL, welches durch den SRAM- Spaltendekoder 22 ausgewählt ist, ist mit einem gemeinsamen Datenbus verbunden, und die Eingabe/Ausgabe von Daten mit der Außenseite der Einrichtung wird durch einen Eingabe-/Ausgabepuffer (nicht gezeigt) bewirkt. Die Adressen, die an den DRAM- Zeilendekoder 14 und den DRAM-Spaltendekoder 15 angelegt werden, sind unabhängig von den Adressen, die an den SRAM-Zeilendekoder 21 und den SRAM-Spaltendekoder 22 angelegt werden und werden an gegenseitig verschiedene Adreßanschlußpins als jene für die SRAM-Adressen angelegt. Der Datentransferbetrieb der in Fig. 7 gezeigten Halbleiterspeichereinrichtung wird kurz beschrieben.
  • Der Betrieb des DRAM-Abschnittes wird beschrieben. Zuerst führt in Übereinstimmung mit einer extern angelegten Zeilenadresse der Zeilendekoder 14 einen Zeilenauswahlvorgang durch und hebt das Potential einer Wortleitung DWL auf "H". Daten werden auf entsprechende 1024 Bitleitungen BL (oder /BL) von den mit der ausgewählten einen Wortleitung DWL verbundenen Speicherzellen gelesen.
  • Dann werden die Leseverstärker (beinhaltet in dem Block 13) des Zeilenblockes 11, der die ausgewählte Wortleitung DWL beinhaltet, zu einer Zeit aktiviert und verstärken differentiell die Potentialdifferenz zwischen jedem Bitleitungspaar. Nur einer der vier Zeilenblöcke 11 wird aktiviert zum Reduzieren des Leistungsverbrauches, der mit dem Laden/Entladen der Bitleitungen während des Lesebetriebs verbunden ist. (Dieser Betrieb, bei dem nur der Zeilenblock, der die ausgewählte Zeile beinhaltet aktiviert wird, wird partielles Aktivierungsverfahren genannt.)
  • In Übereinstimmung mit einer extern angelegten Spaltenadresse führt der DRAM-Spaltendekoder 15 einen Spaltenauswahlvorgang durch und eine Spaltenauswahlleitung CSL wird in den ausgewählten Zustand in jedem Spaltenblock 12 gebracht. Die Spaltenauswahlleitung CSL wählt zwei Paare von Bitleitungen aus, und die zwei Paare von Bitleitungen werden mit den zwei Paaren von I/O- Leitungen 16a und 16b verbunden, die entsprechend dem Block vorgesehen sind. Folglich werden eine Mehrzahl von Datenbits (16 Bit in dieser Ausführungsform) an die Mehrzahl von I/O- Leitungspaaren 16a und 16b von dem DRAM-Feld 1 ausgelesen.
  • Der Betrieb des SRAM-Abschnittes wird beschrieben. In Übereinstimmung mit einer extern angelegten Zeilenadresse führt der SRAM-Zeilendekoder 21 einen Zeilenauswahlvorgang durch und wählt eine Wortleitung aus dem SRAM-Feld 2 aus. Wie oben beschrieben wurde, sind 16 Bit an Speicherzellen mit einer SRAM-Wortleitung verbunden. Daher werden durch die Auswahl einer Wortleitung 16 statische Speicherzellen (SRAM-Zellen) mit 16 Paaren von Bitleitungen SBL verbunden.
  • Nachdem 16 Datenbit an die I/O-Leitungspaare 16a und 16b für das DRAM-Feld 1 übertragen worden sind, wird die bidirektionale Übertragungsgatterschaltung 3 EIN geschaltet und 16 Paare von I/O-Leitungen 16a und 16b werden mit 16 Paaren von Bitleitungen SBL des SRAMs verbunden. Folglich werden Daten, die auf die 16 Paare von I/O-Leitungen 16a und 16b übertragen worden sind, in die 16 Bit an Speicherzellen, die in dem SRAM-Feld 2 ausgewählt worden sind, geschrieben.
  • Eine Leseverstärkerschaltung 23 und ein Spaltendekoder 22, die in dem SRAM vorgesehen sind, werden zum Übertragen von Daten zwischen den Speicherzellen in dem SRAM-Feld 2 und einem Eingabe-/Ausgabepuffer zum Eingeben/Ausgeben von externen Daten verwendet.
  • Es ist möglich die Adressen zum Auswählen von SRAM-Zellen in dem SRAM-Feld 2 vollständig unabhängig von den Adressen zum Auswählen von dynamischen Speicherzellen (DRAM-Zellen) in dem DRAM- Feld 1 zu setzen. Daher ist es möglich für die 16 Bit an Speicherzellen, die in dem DRAM-Feld 1 ausgewählt worden sind, Daten mit den Speicherzellen an einer beliebigen Position (Zeile) des SRAM-Feldes 2 auszutauschen. Daher können das direkte Adressierungsverfahren, das Gruppenassoziativverfahren und das volle Assoziativverfahren alle realisiert werden ohne ändern der Struktur oder des Feldaufbaus.
  • Das Prinzip des gleichzeitigen Transfers von 16 Datenbit von dem DRAM zu dem SRAM wurde beschrieben. Der gleichzeitige Transfer von 16 Bit an Daten von dem SRAM-Feld 2 an das DRAM-Feld 1 wird in derselben Weise durchgeführt, mit Ausnahme, daß die Richtung des Datenflusses durch die bidirektionale Übertragungsgatterschaltung 3 umgekehrt ist. Die Struktur und der Betrieb der Halbleiterspeichereinrichtung, die ein Cache aufweist in Über einstimmung mit der vorliegenden Erfindung, wird im Detail beschrieben.
  • Fig. 8 zeigt einen speziellen Aufbau eines Hauptabschnittes der in Fig. 7 gezeigten Halbleiterspeichereinrichtung. Fig. 8 zeigt als repräsentatives Beispiel einen Abschnitt, der sich auf die Datenübertragung von einem Speicherblock MBij des DRAM-Feldes bezieht. Unter Bezugnahme auf Fig. 8 weist ein DRAM- Speicherblock MBij eine Mehrzahl von DRAM-Zellen DMC auf, die in Zeilen und Spalten angeordnet sind. Die DRAM-Zelle DMC weist einen Transistor Q0 und einen Kondensator C0 auf. Ein konstantes Potential Vgg wird an eine Elektrode (Zellplatte) des Speicherkondensators C0 angelegt.
  • Der Speicherblock MBij weist ferner DRAM-Wortleitungen DWL auf, wobei mit jeder derselben eine Zeile von DRAM-Zellen DMC verbunden sind, und DRAM-Bitleitungspaare DBL, wobei mit jeder derselben eine Spalte von DRAM-Zellen DMC verbunden ist. Das DRAM- Bitleitungspaar DBL weist zwei Bitleitungen BL und /BL auf. Signale, die komplementär zueinander sind, werden auf die Bitleitungen BL und /BL gesandt. Eine DRAM-Zelle DMC ist an einer Kreuzung einer DRAM-Wortleitung DWL und einem DRAM- Bitleitungspaar DBL angeordnet.
  • Ein DRAM-Leseverstärker DSA zum Erkennen und Verstärken von Potentialdifferenzen auf einem entsprechenden Bitleitungspaar ist für jedes der DRAM-Bitleitungspaare DBL vorgesehen. Der Betrieb des DRAM-Leseverstärkers DSA wird durch eine Leseverstärkeraktivierungsschaltung SAK gesteuert, die Leseverstärkertreibersignale φSAN und /φSAP in Antwort auf die Leseverstärkeraktivierungssignale φSANE und /φSAPE erzeugt. Der DRAM-Leseverstärker DSA weist einen ersten Leseverstärkerabschnitt auf mit kreuzgekoppelten p-Kanal MOS-Transistoren zum Anheben eines Bitleitungspotentials, welches in einem Bitleitungspaar höher ist, zum betriebsmäßigen Liefern eines Potential Vcc Pegels in Antwort auf das Signal /φSAP, und einen zweiten Leseverstärkerabschnitt mit kreuzgekoppelten n-Kanal MOS-Transistoren zum Entladen des Potentials einer Bitleitung in dem Paar, das sich auf einem niedrigen Potential befindet an z. B. das Potential Vss des Massepotentialpegels in Antwort auf das Signal φSAN.
  • Die Leseverstärkeraktivierungsschaltung SAK weist einen Leseverstärkeraktivierungstransistor TR1 auf, der eingeschaltet wird in Antwort auf das Leseverstärkeraktivierungssignal /φSAPE zum Aktivieren des ersten Leseverstärkerabschnittes des DRAM- Leseverstärkers DSA, und einen Leseverstärkeraktivierungstransistor TR2, der eingeschaltet wird in Antwort auf das Leseverstärkeraktivierungssignal φSANE zum Aktivieren des zweiten Leseverstärkerabschnittes des DRAM-Leseverstärkers DSA. Der Transistor TR1 wird durch einen P-Kanal MOS-Transistor gebildet, während der Transistor TR2 durch einen n-Kanal MOS-Transistor gebildet wird. Wenn er eingeschaltet ist, überträgt der Transistor TR1 ein Treibersignal /φSAP für den Betriebsversorgungspotential Vcc Pegel an einen Versorgungsknoten eines jeden Leseverstärkers DSA. Wenn er eingeschaltet ist, überträgt der Transistor TR2 ein Signal φSAN des Potential Vss Pegels an den anderen Versorgungsknoten des DRAM-Leseverstärkers DSA.
  • Zwischen einer Signalleitung /φSAP und der Signalleitung φSAN an die die Signale /φSAP und φSAN von der Leseverstärkeraktivierungsschaltung SAK ausgegeben werden, ist ein Ausgleichstransistor TEQ zum Ausgleichen beider Signalleitungen in Antwort auf ein Ausgleichsbestimmungssignal φEQ vorgesehen. Daher werden in dem Bereitschaftszustand die Leseverstärkertreibersignalleitungen /φSAP und φSAN auf ein Zwischenpotential von (Vcc + Vss)/2 vorgeladen. Signalleitungen und Signale, die an diese übertragen werden, werden durch dieselben Bezugszeichen dargestellt.
  • Für jedes der DRAM-Bitleitungspaare DBL ist eine Vorlade- /Ausgleichsschaltung PE vorgesehen, die in Antwort auf ein Vorlade-Ausgleichssignal φEQ aktiviert wird zum Vorladen und Aus gleichen der Bitleitungen des entsprechenden Bitleitungspaares auf ein vorbestimmtes Vorladepotential Vb1.
  • Der DRAM-Speicherblock MBij weist ferner ein Spaltenauswahlgatter CSG auf, das für jedes der DRAM-Bitleitungspaare DBL vorgesehen ist, und in Antwort auf ein Signalpotential auf der Spaltenauswahlleitung CSL eingeschaltet wird zum Verbinden des entsprechenden DRAM-Bitleitungspaares DBL mit einem lokalen I/O- Leitungspaar LIO. Eine Spaltenauswahlleitung CSL ist gemeinsam für zwei Paare von DRAM-Bitleitungen vorgesehen, und daher werden zwei DRAM-Bitleitungspaare DBL gleichzeitig ausgewählt. Um Daten von den gleichzeitig ausgewählten zwei Paaren von DRAM- Bitleitungen zu empfangen, sind zwei Paare von lokalen I/O- Leitungen, d. h. LIOa und LIOb vorgesehen.
  • Der Speicherblock MBij weist ferner IO-Gatter IOGa und IOGb auf, die auf ein Blockaktivierungssignal φBA ansprechen zum Verbinden der lokalen I/O-Leitungspaare LIOa und LIOb jeweils mit globalen I/O-Leitungspaaren GIOa und GIOb. Die Spaltenauswahlleitung CSL erstreckt sich in der Zeilenrichtung über einen in Fig. 7 dargestellten Spaltenblock, und das globale I/O-Leitungspaa GIOa und GIOb erstreckt sich auch in der Zeilenrichtung über einen Spaltenblock. Die lokalen I/O-Leitungspaare LIOa und LIOb erstrecken sich nur in der Spaltenrichtung in einem Speicherblock.
  • Die I/O-Leitungen 16a und 16b in Fig. 7 entsprechen jeweils lokalen I/O-Leitungspaaren LIOa und LIOb, IO-Gattern IOGa und IOGb und globalen I/O-Leitungspaaren GIOa und GIOb.
  • Das SRAM weist SRAM-Wortleitungen SWL auf, wobei mit jeder derselben eine Zeile von SRAM-Zellen SMC verbunden sind, SRAM- Bitleitungspaare SBL, wobei mit jeder derselben eine Spalte von SRAM-Zellen SMC verbunden sind, und SRAM-Leseverstärker SSA, die entsprechend den SRAM-Bitleitungspaaren SBL vorgesehen sind zum Erkennen und Verstärken einer Potentialdifferenz zwischen dem entsprechenden Bitleitungspaar.
  • Die bidirektionale Übertragungsgatterschaltung 3 weist bidirektionale Übertragungsgatter BTGa und BTGb auf, die zwischen dem SRAM-Bitleitungspaar SBL und dem globalen I/O-Leitungspaar GIO vorgesehen sind. Beide der bidirektionalen Übertragungsgatter BTGa und BTGb übertragen Daten zwischen dem SRAM-Bitleitungspaar SBL und den globalen I/O-Leitungspaaren GIOa und GIOb in Antwort auf Datenübertragungsbestimmungssignale φTSD und φTDS. Das Datenübertragungsbestimmungssignal φTSD bestimmt die Datenübertragung von dem SRAM-Abschnitt zu dem DRAM-Abschnitt, während das Datenübertragungsbestimmungssignal φTDS die Datenübertragung von dem DRAM-Abschnitt zu dem SRAM-Abschnitt bestimmt.
    • [Feldanordnung 2]
  • Fig. 9 zeigt ein anderes Beispiel des Aufbaus der Feldanordnung. In der Feldanordnung von Fig. 9 ist ein SRAM-Spaltendekoder 22 zwischen dem DRAM-Feld 1 und dem SRAM-Feld 2 vorgesehen. Ein Eingabe-/Ausgabepuffer 274 ist mit einer durch den SRAM- Spaltendekoder 22 ausgewählte Spalte über eine interne Datenleitung 251 verbunden. In dem in Fig. 9 gezeigten Aufbau ist die durch das DRAM-Feld 1 ausgewählte Spalte mit der internen Datenleitung 251 über das bidirektionale Übertragungsgatter verbunden. Die Verbindung zwischen dem DRAM-Feld 1 und der internen Datenleitung 251 durch die bidirektionale Übertragungsgatterschaltung 3 kann bewirkt werden durch das Spaltenauswahlgatter, welches in dem bidirektionalen Übertragungsgatter vorgesehen ist durch ein Spaltenauswahlsignal von dem Spaltendekoder 15 des DRAMs. Die Verbindung zwischen dem DRAM-Feld 1 und der internen Datenleitung 251 und die Verbindung zwischen dem SRAM-Feld 2 und der internen Datenleitung 251 wird im Detail später beschrieben.
  • Ein Adreßpuffer 252 übernimmt ein Adreßsignal Aa, welches extern in Antwort auf ein Chipaktivierungssignal E angelegt wird, und erzeugt ein internes Zeilen- · Spaltenadreßsignal int-Aa zum Bestimmen einer Zeile · Spalte des DRAM-Feldes 1. Der Adreßpuffer 252 übernimmt ein extern angelegtes Adreßsignal Ac in Antwort auf das Chipaktivierungssignal E und erzeugt ein internes Zeilen- · Spaltenadreßsignal int-Ac zum Bestimmen einer Zeile und einer Spalte des SRAM-Feldes 2. Das externe Adreßsignal Aa für das DRAM-Feld und das Adreßsignal Ac für das SRAM-Feld werden an den Adreßpuffer 252 über getrennte Anschlüsse angelegt.
  • In diesem in Fig. 9 gezeigten Aufbau, werden die interne Adresse int-Ac, die an den Zeilendekoder 21 und den Spaltendekoder 22 des SRAMs angelegt werden und die interne Adresse int-Aa, die an den Zeilendekoder 14 und den Spaltendekoder 15 des DRAMs angelegt werden, über unabhängige Pfade angelegt. Daher können durch diese Struktur die Adressen der Speicherzellen in dem SRAM-Feld 2 und dem DRAM-Feld 1 unabhängig bestimmt werden.
  • In dem in Fig. 9 gezeigten Aufbau ist ein SRAM-Spaltendekoder 22 zwischen der bidirektionalen Übertragungsgatterschaltung 3 und dem SRAM-Feld 2 vorgesehen. Der SRAM-Spaltendekoder 22 kann zwischen der bidirektionalen Übertragungsgatterschaltung 3 und dem DRAM-Feld 1 vorgesehen sein. Alternativ kann ein entsprechendes I/O-Leitungspaar des DRAM-Feldes von den I/O-Leitungspaaren 16a, 16b des DRAM-Feldes 1 durch eine Ausgabe von dem DRAM- Spaltendekoder 15 ausgewählt werden, so daß es mit dem internen gemeinsamen Datenbus 251 verbunden wird, und ein SRAM- Bitleitungspaar SBL kann mit der internen Datenübertragungsleitung 251 durch den SRAM-Spaltendekoder 22 verbunden sein.
    • [Feldanordnung 3]
  • Fig. 10 zeigt das Layout eines Feldes in einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung. Ein in Fig. 10 gezeigtes CDRAM weist ein 4M Bit DRAM-Feld und ein 16K Bit SRAM-Feld auf. Genauer, das CDRAM von Fig. 10 weist 4 der in Fig. 7 oder 9 gezeigten CDRAMs auf. Unter Bezugnahme auf Fig. 10 weist das CDRAM 4 Speichermatten MM1, MM2, MM3 und MM4 auf, von denen jede die Speicherkapazität von 1M Bit aufweist. Jede der DRAM- Speichermatten MM1 bis MM4 weist eine Speicherzellenanordnung von 1024 Zeilen (Wortleitungen) · 512 Spalten (Bitleitungspaare) auf. Jede der DRAM-Speichermatten MM1 bis MM4 ist unterteilt in 32 Speicherblöcke MB, von denen jeder eine Struktur von 128 Spalten (Bitleitungspaare) · 256 Zeilen (Wortleitungen) aufweist.
  • Eine Speichermatte mm ist unterteilt in 4 Speicherblöcke in der Zeilenrichtung und in 8 Blöcke in der Spaltenrichtung. Wie in Fig. 10 gezeigt ist, ist eine 1M Bit Speichermatte in 8 Blöcke in der Spaltenrichtung und 4 Blöcke in der Zeilenrichtung unterteilt, verschieden von der Anordnung des DRAMs von Figur. 7, damit die Einrichtung in einem rechteckigen Gehäuse untergebracht werden kann, wie es später beschrieben wird.
  • Leseverstärker DSA für die DRAMs und Spaltenauswahlgatter CSG sind angeordnet entsprechend den jeweiligen Bitleitungspaaren DBL in dem Mittenabschnitt in der Spaltenrichtung des jeweiligen Speicherblockes MB. Ein Speicherblock MB ist unterteilt in einen oberen Speicherblock UMB und einem unteren Speicherblock LMB, wobei der Leseverstärker DSA und das Spaltenauswahlgatter CSG in der Mitte positioniert sind. Im Betrieb ist entweder der obere Speicherblock UMB oder der untere Speicherblock LMB mit dem Leseverstärker DSA und dem Spaltenauswahlgatter CSG verbunden. Ob der obere Speicherblock UMB oder der untere Speicherblock LMB mit dem Leseverstärker DSA und dem Spaltenauswahlgatter CSG verbunden werden soll, wird durch eine Adresse bestimmt. Solch eine Struktur, in der ein Speicherblock MB in einen oberen und einen unteren Speicherblock UMB und LMB unterteilt ist und einer der zwei Blöcke mit dem Leseverstärker DSA und dem Spaltenauswahlgatter CSG verbunden ist, wird häufig in DRAMs verwendet, die eine gemeinsame Leseverstärkerstruktur aufweisen, wobei die Speicherkapazität gleich oder größer als 4M Bit beträgt.
  • Eine Speichermatte mm weist zwei Aktivierungsabschnitte AS auf. Eine Wortleitung wird in einem Aktivierungsabschnitt ausgewählt. Verschieden von der in Fig. 7 gezeigten Struktur ist eine Wortleitung in zwei Abschnitte aufgeteilt und jeweiligen Aktivierungsabschnitten in der Struktur von Fig. 10 zugewiesen. Die Auswahl einer Wortleitung in einer Speichermatte mm ist nämlich äquivalent zu der Auswahl einer Wortleitung in jedem Aktivierungsabschnitt AS.
  • Die Halbleitereinrichtung (CDRAM) weist ferner 4 DRAM- Zeilendekoder DRD1, DRD2, DRD3 und DRD4 zum Auswählen einer Wortleitung aus jeder der vier Speichermatten MM1 bis MM4 auf. Daher werden in dem in Fig. 10 gezeigten CDRAM 4 Wortleitungen zu einem Zeitpunkt ausgewählt. Der DRAM-Zeilendekoder DRD1 wählt eine Zeile aus von dem entsprechenden Aktivierungsabschnitt AS der Speichermatten MM1 und MM2. Der DRAM-Zeilendekoder DRD2 wählt eine Zeile von dem unteren Aktivierungsabschnitt AS der Speichermatten MM1 und MM2 aus. Die DRAM-Zeilendekoder DRD3 und DRD4 wählen jeweils eine Zeile von den oberen Aktivierungsabschnitten AS der DRAM-Speichermatten MM3 und MM4 und von den unteren Aktivierungsabschnitten AS dieser Speichermatte aus.
  • Das CDRAM weist ferner DRAM-Spaltendekoder DCD auf zum Auswählen von zwei Spalten (Bitleitungspaaren) von jedem der Spelcherblöcke der Speichermatten MM1 bis MM4 des DRAMs. Ein Spaltenauswahlsignal des DRAM-Spaltendekoders DCD wird auf die in Fig. 8 gezeigte Spaltenauswahlleitung CSL übertragen. Eine Spaltenauswahlleitung CSL erstreckt sich so, daß sie gemeinsam von den oberen und unteren Aktivierungsabschnitten AS benutzt wird. Daher werden in der in Fig. 10 gezeigten Struktur 4 Spalten von einem Spaltenblock (in Fig. 10 ist ein 8 Speicherblöcke MB beinhaltender Block in der Spaltenrichtung unterteilt) durch das Spaltenauswahlsignal von dem DRAM-Spaltendekoder DCD ausgewählt.
  • Spalten, die durch den Spaltendekoder DCD ausgewählt worden sind, werden mit den entsprechenden globalen I/O-Leitungspaaren GIO verbunden. Zwei Paare von globalen I/O-Leitungen GIO erstrecken sich in der Spaltenrichtung in jedem Spaltenblock in einem Aktivierungsabschnitt. Die Verbindung zwischen dem globalen I/O-Leitungspaar GIO und dem lokalen I/O-Leitungspaar LIO in jedem Spaltenblock wird im Detail später beschrieben.
  • Das in Fig. 10 gezeigte CDRAM weist ferner SRAM-Feldblöcke SMA1 bis SMA4 auf, von denen jeder aus SRAM-Zellen mit einer Kapazität von 4K Bit gebildet ist. Zeilendekoder SRD1 und SRD2 für das SRAM sind in einem Mittenabschnitt zwischen 2 SRAM-Feldblöcken vorgesehen, so daß sie von zwei SRAM-Feldblöcken geteilt werden. Der SRAM-Zeilendekoder SRD1 wird gemeinsam verwendet durch die SRAM-Feldblöcke SMA1 und SMA3. Der SRAM-Zeilendekoder SRD2 wird gemeinsam benutzt von den SRAM-Feldblöcken SMA2 und SMA4. Einzelheiten der Struktur des SRAM-Speicherblockes SMA werden im Detail später beschrieben.
  • Das CDRAM weist 4 Eingabe-/Ausgabepufferschaltungen IOB1, IOB2, IOB3 und IOB4 auf zum Durchführen der Eingabe/Ausgabe von Daten 4 bitweise, Die Eingabe-/Ausgabepufferschaltungen IOB1 bis IOB4 sind jeweils verbunden mit Blöcken SCDA der Leseverstärker und Spaltendekoder für das SRAM über gemeinsame Datenbusse (interne Datenbusse). In der in Fig. 10 gezeigten Struktur ist gezeigt, daß die Eingabe/Ausgabe von Daten über den Leseverstärker und den Spaltendekoderblock SCDA für das SRAM durchgeführt wird. Die Eingabe/Ausgabe von Daten kann jedoch auch durch den Abschnitt des bidirektionalen Übertragungsgatters BTG durchgeführt werden.
  • Im Betrieb wird eine Wortleitung in jedem Aktivierungsabschnitt AS ausgewählt. Nur der Zeilenblock, der die ausgewählte Wortleitung beinhaltet, wird aktiviert. Andere Zeilenblöcke werden in dem Vorladezustand gehalten. In dem ausgewählten Zeilenblock, wird nur ein kleiner Block UMB (oder LMB), der die ausgewählte Wortleitung beinhaltet, mit dem Leseverstärker DSA und dem Spaltenauswahlgatter CSG für das DRAM verbunden, und der andere kleine Speicherblock LMB (oder UMB) in dem ausgewählten Block wird von dem Leseverstärker DSA und dem Spaltenauswahlgatter CSG für das DRAM getrennt. Daher wird als Ganzes die Aktivierung (Aufladen/Entladen) von 1/8 der Bitleitungen bewirkt. Durch diese teilweise Aktivierung kann der Leistungsverbrauch beim Laden/Entladen der Bitleitungen reduziert werden. Darüber hinaus kann durch Aufteilen eines Speicherblockes MD in einen oberen Speicherblock UMB und einen unteren Speicherblock LMB und durch Anordnung eines Leseverstärkers DSA in der Mitte zwischen diesen die Bitleitung kürzer gemacht werden, das Verhältnis Cb/Cs der Bitleitungskapazität Cb zu der Speicherkondensatorkapazität Cs kann reduziert werden und eine ausreichende Lesespannung kann bei hoher Geschwindigkeit erhalten werden.
  • In jedem Aktivierungsabschnitt AS wird der Abtastbetrieb in 4 kleinen Blöcken UMB (oder LMB) in der Zeilenrichtung ausgeführt. In jedem Aktivierungsabschnitt AS werden zwei Paare von Bitleitungen in einem Spaltenblock durch ein Spaltenauswahlsignal von dem DRAM-Spaltendekoder DCD ausgewählt. Ein globales I/O- Leitungspaar GIO erstreckt sich in der Spaltenrichtung, so daß es von Spaltenblöcken in jedem Aktivierungsabschnitt AS gemeinsam benutzt wird. Zwei Paare von Bitleitungen werden von jedem Spaltenblock in jedem Aktivierungsabschnitt AS ausgewählt und mit entsprechenden zwei Paaren von globalen I/O-Leitungen GIO verbunden. 4 Paare von globalen I/O-Leitungen GIO sind mit einem bidirektionalen Übertragungsgatter BTG verbunden. 4 bidirektionale Übertragungsgatter BTG sind für eine Speichermatte mm vorgesehen. Daher können 16 Paare von globalen I/O-Leitungen GIO mit SRAM-Bitleitungspaaren SBL des entsprechenden SRAM-Feldes von einer Speichermatte mm verbunden werden. Das Layout der globalen I/O-Leitungen wird beschrieben.
  • Fig. 11 zeigt die Anordnung von globalen I/O-Leitungen für eine Speichermatte. Unter Bezugnahme auf Fig. 11 weist das globale I/O-Leitungspaar GIO eine oberes globales I/O-Leitungspaar UGIO, welches für einen oberen Aktivierungsabschnitt UAS vorgesehen ist, und ein unteres globales I/O-Leitungspaar LGIO auf, welches für einen unteren Aktivierungsabschnitt LAS vorgesehen ist. Das obere globale I/O-Leitungspaar UGIO und das untere globale I/O- Leitungspaar LGIO sind parallel angeordnet. Das untere globale I/O-Leitungspaar GIO geht durch den oberen Aktivierungsabschnitt UAS hindurch, ist aber nicht mit dem lokalen I/O-Leitungspaar LIO in dem oberen Aktivierungsabschnitt UAS verbunden. Das globale I/O-Leitungspaar GIO und das lokale I/O-Leitungspaar LIO sind über ein IO-Gatter IOG verbunden, welches ein Blockauswahlschalter ist. Nur ein IO-Gatter IOG, welches in dem Zeilenblock, der die ausgewählte Wortleitung beinhaltet, vorgesehen ist, wird durch ein Blockauswahlsignal φBA eingeschaltet und verbindet das entsprechende lokale I/O-Leitungspaar LIO mit dem entsprechenden globalen I/O-Leitungspaar GIO.
  • Da der DRAM-Leseverstärker DSA und das Spaltenauswahlgatter CSG in dem zentralen Abschnitt in der Spaltenrichtung des Speicherblockes MB angeordnet sind, ist das lokale I/O-Leitungspaar LIO entlang der Zeilenrichtung in dem zentralen Abschnitt in der Spaltenrichtung des Speicherblockes MB angeordnet.
  • Ein Wortleitungsparallelschaltungsbereich WSR ist in der Spaltenrichtung zwischen aneinander grenzenden Spaltenblöcken vorgesehen. Ein Wortleitungsparallelschaltungsbereich WSR wird verwendet zum Bereitstellen eines Kontaktes zwischen einer Wortleitung, die aus Polysilizium gebildet ist, was einen relativ hohen Widerstand hat, und einer Aluminiumzwischenverbindung, die einen niedrigen Widerstand hat. Der Wortleitungsparallelschaltungsbereich wird kurz beschrieben.
  • Fig. 12 zeigt schematisch eine Querschnittsstruktur eines Auswahltransistors Q0 (siehe Fig. 11), der in einer DRAM-Zelle vorhanden ist. Unter Bezugnahme auf Fig. 12 weist der Auswahltransistor Q0 Dotierungsbereiche IPR auf, die an einer Oberfläche eines Halbleitersubstrates SUB gebildet sind, eine Bitleitung BL, die mit einem Dotierungsbereich IPR verbunden ist, und eine Polysiliziumschicht PL, die auf der Oberfläche des Halbleiter substrates zwischen den beiden Dotierungsbereichen IPR gebildet ist. Wenn ein Wortleitungstreibersignal DWL (die Signalleitung und das Signal, das darauf übertragen wird, sind durch denselben Bezugsbuchstaben dargestellt) an die Polysiliziumschicht PL übertragen wird, wird ein Kanal an der Oberfläche des Halbleitersubstrates zwischen den Dotierungsbereichen IPR gebildet, und der Auswahltransistor Q0 wird eingeschaltet. Polysilizium hat einen relativ hohen Widerstand. Wenn die Wortleitung DWL einen hohen Widerstand hat, wird eine Signalverzögerung erzeugt aufgrund des Widerstandes des Polysiliziums. Um den Widerstand der Wortleitung DWL zu verringern, ist eine Aluminiumverbindung AL mit einem niedrigen Widerstand parallel zu der Polysiliziumschicht PL vorgesehen. Durch periodisches Verbinden der Aluminiumverbindung AL und der Polysiliziumschicht PL in vorbestimmten Intervallen, kann der Widerstand der Wortleitung DWL reduziert werden. Die Aluminiumverbindung AL ist über der Bitleitung BL gebildet. Daher muß ein Bereich zum Bereitstellen eines Kontaktes zwischen der Polysiliziumschicht PL und der Aluminiumverbindung AL in einen Bereich vorgesehen sein, wo keine Bitleitung BL (/BL) ist, d. h., ein Bereich, wo keine Speicherzelle angeordnet ist. Zu diesem Zweck ist ein Wortleitungsparallelschaltungsbereich zwischen Spaltenblöcken vorgesehen. Die Art der Verbindung ist in Fig. 13 dargestellt.
  • Unter Bezugnahme auf Fig. 13 ist die Aluminiumverbindung AL, die einen niedrigen Widerstand aufweist, parallel zu der Polysiliziumschicht PL, die einen relativ hohen Widerstand aufweist und als Wortleitung dient, vorgesehen. Das Wortleitungstreibersignal DWL wird an die Aluminiumverbindung AL übertragen. Die Aluminiumverbindung AL und die Polysiliziumschicht PL sind periodisch miteinander verbunden über eine Kontaktschicht CNT in dem Wortleitungsparallelschaltungsbereich WSR. Durch periodisches Vorsehen von Kontakten zwischen der Aluminiumverbindung AL und der Polysiliziumschicht PL über den Kontaktbereich CNT kann der Widerstand der Polysiliziumschicht PL effektiv reduziert werden. Daher, selbst wenn keine Wortleitung sehr lang ist, kann das Wortleitungstreibersignal WL an das Anschlußende der Wortleitung mit hoher Geschwindigkeit übertragen werden.
  • Fig. 14 zeigt schematisch das Layout von globalen I/O-Leitungen und Spaltenauswahlleitungen CSL. In Fig. 14 ist das Layout dieser Leitungen für nur zwei Speicherblöcke MB gezeigt. In Fig. 14 ist ein globales I/O-Leitungspaar GIO in dem Wortleitungsparallelschaltungsbereich WSR angeordnet. DRAM-Wortleitungen DWL sind in einer Richtung angeordnet, die das globale I/O-Leitungspaar GIO unter einem rechten Winkel kreuzt. In Fig. 14 sind die Aluminiumverbindung AL und die Polysiliziumschicht parallel zueinander angeordnet, und in dieser Draufsicht überlappen sie sich gegenseitig. Daher sind sie als dieselben Wortleitungen DWL gezeigt. Die Spaltenauswahlleitungen CSL zum Übertragen des Spaltenauswahlsignales von dem DRAM-Spaltendekoder sind in einer Richtung angeordnet, die die DRAM-Wortleitungen DWL unter einem rechten Winkel kreuzt.
  • Obwohl die Bitleitungspaare DBL des DRAMs in diesem Entwurf nicht gezeigt sind, sind die Bitleitungspaare parallel zu den Spaltenauswahlleitungen CSL angeordnet. Die Aluminiumverbindung AL (siehe Fig. 12) für die DRAM-Wortleitungen DWL ist durch eine erste Aluminiumverbindungsschicht gebildet. Die Spaltenauswahlleitungen CSL sind durch eine zweite Aluminiumverbindungsschicht gebildet. Die globalen I/O-Leitungen sind durch dieselbe Aluminiumverbindung gebildet, wie die Spaltenauswahlleitungen CSL. Durch das Vorsehen des globalen I/O-Leitungspaares GIO in dem Wortleitungsparallelschaltungsbereich WSR, wird die Chipfläche nicht erhöht, selbst wenn die I/O-Leitungen zum Verbinden des DRAM-Feldes und die bidirektionalen Übertragungsgatter so angepaßt sind, daß sie eine hierarchische Struktur von lokalen I/O- Leitungen und globalen I/O-Leitungen aufweisen.
  • Fig. 15 zeigt schematisch den Aufbau eines SRAM-Feldblockes SMA, der in Fig. 10 gezeigt ist. Unter Bezugnahme auf Fig. 15 weist ein SRAM-Feldblock SMA 16 Paare von Bitleitungen SBL und 256 SRAM-Wortleitungen SWL auf. Die SRAM-Zellen SMC sind an Kreuzungen von SRAM-Bitleitungspaaren SBL und SRAM-Wortleitungen SWL angeordnet. Wie in Fig. 10 gezeigt ist, sind, um den SRAM- Feldblock SMA in Entsprechung mit einem rechteckigen Chiplayout zu haben, die SRAM-Bitleitungspaare SBL in der Zeilenrichtung des DRAM-Feldes angeordnet, und die SRAM-Wortleitungen SWL sind in der Spaltenrichtung des DRAM-Feldes angeordnet. Die SRAM- Wortleitungen SWL sind mit dem SRAM-Zeilendekoder SRD verbunden.
  • Die SRAM-Bitleitungspaare SBL müssen mit dem globalen I/O- Leitungspaar GIO über das bidirektionale Übertragungsgatter BTG verbunden sein. Daher müssen die SRAM-Bitleitungspaare SBL mit dem bidirektionalen Übertragungsgatter BTG an der Unterseite, wie in Fig. 15 gesehen (oder Oberseite von Fig. 15: bestimmt durch die Anordnung des Speicherfeldes) verbunden sein. Zu diesem Zweck sind der in Fig. 15 gezeigten Struktur SRAM- Bitleitungsübernahmeleitungen SBLT parallel zu den SRAM- Wortleitungen SWL angeordnet.
  • Die Anzahl von SRAM-Bitleitungsübernahmeleitungen SBLT ist dieselbe, als die Anzahl von Bitleitungspaaren SBL des SRAM- Speicherblockes SMA, und die Übernahmeleitungen sind mit entsprechenden SRAM-Bitleitungspaaren SBL verbunden. Wenn die SRAM- Bitleitungsübernahmeleitungen SBLT durch dieselbe Verbindungsschicht, wie die SRAM-Wortleitungen SWL gebildet sind, können die SRAM-Bitleitungsübernahmeleitungen SBLT leicht realisiert werden, ohne zusätzliches Bereitstellen von Verbindungsschichten, die durch einen zusätzlichen Herstellungsschritt gebildet werden.
  • Der SRAM-Zeilendekoder SRD dekodiert eine Zeilenadresse für das SRAM zum Auswählen einer der 256 SRAM-Wortleitungen SWL. 16 Bit an SRAM-Zellen SMC, die mit der ausgewählten SRAM-Wortleitung SWL verbunden sind, werden mit dem entsprechenden SRAM- Bitleitungspaar SBL und der SRAM-Bitleitungsübernahmeleitung SBLT verbunden. Bei der Datenübertragung sind die Bitleitungs übernahmeleitungen SBLT mit dem globalen I/O-Leitungspaar GIO über das bidirektionale Übertragungsgatter BTG verbunden.
  • Durch Einsetzen des in den Fig. 11 und 15 gezeigten Layouts kann eine Struktur, wie sie in Fig. 10 gezeigt ist, realisiert werden, in der DRAM-Felder angeordnet sind, die in obere und untere Abschnitte, wie in der Figur zugesehen ist, unterteilt sind, SRAM-Felder sind angesammelt zwischen den oberen und unteren DRAM-Speicherblöcken angeordnet, und Eingabe- /Ausgabepufferschaltungen IOB1 bis IOB4 sind nahe bei den SRAM- Feldern, die an dem Mittenabschnitt der Halbleiterspeichereinrichtung (Chip) gebildet sind, vorgesehen. Solch eine Struktur, bei der die SRAM-Felder gesammelt in dem Mittenabschnitt des Chips gebildet sind und die Eingabe-/Ausgabe von Daten nahe dem Mittenabschnitt des Chips bewirkt wird, ist vorteilhaft für das CDRAM, wie im folgenden beschrieben wird.
  • Der Hochgeschwindigkeitszugriff zu dem Cache-Register ist die erste und bedeutendste Eigenschaft des CDRAM. Die Anordnung des SRAM-Feldes, welches als das Cache-Register dient, nahe bei dem Eingabe-/Ausgabepuffer zum Eingeben/Ausgeben von Daten zu und von der Außenseite der Einrichtung resultiert in kürzeren Signalleitungen, was die Hochgeschwindigkeitseingabe-/ausgabe von Daten ermöglicht, und somit der Anforderung des Hochgeschwindigkeitszugreifens gerecht wird.
  • Durch gesammeltes Anordnen der SRAM-Felder in dem Mittenabschnitt können die Adreßleitungen zum Auswählen der SRAM-Zellen kürzer gemacht werden. Wenn eine Adreßleitung kürzer gemacht ist, können der Verbindungswiderstand und der parasitäre Widerstand der Adreßleitung reduziert werden, SRAM-Zellen können mit hoher Geschwindigkeit ausgewählt werden, und daher ist sie geeignet zum Hochgeschwindigkeitszugreifen auf das Cache-Register.
  • In der in Fig. 10 dargestellten Architektur können die Verbindungen, die das DRAM-Feld und das SRAM-Feld verbinden, länger sein, was die Geschwindigkeit der Datenübertragung zwischen dem DRAM-Feld und dem SRAM-Feld erniedrigt. Die Datenübertragung wird jedoch zwischen dem DRAM-Feld und dem SRAM-Feld nur ausgeführt, wenn ein Cache-Fehlen (Fehltreffer) auftritt. In diesem Fall ist eine Zugriffsgeschwindigkeit, die so niedrig ist wie die des Standard-DRAMs ausreichend, und es ist nicht sehr erwünscht, diese Zugriffsgeschwindigkeit zu erhöhen. Daher ist dies im praktischen Gebrauch kein Problem. In diesem Fall kann auch das Schreiben/Lesen von Daten mit hoher Geschwindigkeit durch Verwenden der Datenübertragungsvorrichtung, die später beschrieben wird, durchgeführt werden.
    • [Eine andere Anordnung des SRAM-Feldes]
  • In diesem Abschnitt wird Bezug genommen auf die Fig. 16 bis 30. Das SRAM-Feld ist so angeordnet, daß es irgendeine Form mit fester Speicherkapazität realisiert. Mit jeder Zeile des SRAM- Feldes ist eine Mehrzahl von Wortleitungen assoziiert. Eine der Wortleitungen wird ausgewählt. Eine Zeile entspricht effektiv einer Mehrzahl von Zeilen. Die Datenübertragung zwischen dem DRAM-Feld und dem SRAM-Feld einer Vielfach-Wortleitungsanordnung wird ebenfalls beschrieben.
  • Fig. 16 zeigt einen Aufbau der SRAM-Zelle. Unter Bezugnahme auf Fig. 16 weist die SRAM-Zelle SMC MOS(vom Typ mit isoliertem Gate)-Transistoren SQ1, SQ2, SQ3 und SQ4 auf, die einen Inverterhaltekreis bilden. Der P-Kanal MOS-Transistor SQ1 und der n- Kanal MOS-Transistor SQ3 sind komplementär verbunden zwischen dem Betriebsversorgungspotential Vcc und dem anderen Versorgungspotential (Massepotential), wobei sie eine Inverterschaltung bilden.
  • Der P-Kanal MOS-Transistor SQ2 und der n-Kanal MOS-Transistor SQ4 sind komplementär verbunden zwischen dem Betriebsversorgungspotential Vcc und dem Massepotential, wobei sie die andere Inverterschaltung bilden. Die Gates der Transistoren SQ1 und SQ3 sind mit einem Knoten SN1 verbunden, und die Gates der Transistoren SQ2 und SQ4 sind mit einem Knoten SN2 verbunden. Der Knoten SN1 ist ein Ausgangsknoten einer Inverterschaltung (Transistoren SQ1 und SQ3), und der Knoten SN2 ist ein Ausgangsknoten der anderen Inverterschaltung (Transistoren SQ2 und SQ4).
  • Die SRAM-Zelle SMC weist ferner n-Kanal MOS-Transistoren SQ5 und SQ6 auf, die leitend geschaltet werden in Antwort auf ein Signal auf der SRAM-Wortleitung SWL zum Verbinden der Knoten SN1 und SN2 mit den Bitleitungen SBL und *SBL. diodenverbundene n-Kanal MOS-Transistoren SQ7 und SQ8 sind auf den Bitleitungen SBL und *SBL vorgesehen. Die MOS-Transistoren SQ7 und SQ8 verriegeln das Potential auf "H" auf den Bitleitungen SBL und *SBL auf einem Potential Vcc-Vth und "L" darauf auf VL1 (wird später beschrieben). Der Buchstabe Vth stellt die Schwellenspannung der Transistoren SQ7 und SQ8 dar.
  • Der Datenlese- und Schreibbetrieb der SRAM-Zelle wird kurz beschrieben.
  • Beim Datenschreiben werden Daten, die komplementär zueinander sind, auf die Bitleitung SBL und die komplementäre Bitleitung *SBL übertragen. Es sei angenommen, daß ein Potential auf "H" auf die Bitleitung SBL übertragen wird und ein Potential auf "L" auf die komplementäre Bitleitung *SBL übertragen wird. Das Potential auf der Wortleitung SWL befindet sich auf "H" und die Knoten SN1 und SN2 sind jeweils mit den Bitleitungen SBL und *SBL über die leitenden Transistoren SQ5 und SQ6 verbunden. Das Potential des Knotens SN1 wird an die Gates der Transistoren SQ2 und SQ4 angelegt, so daß der Transistor SQ4 leitet und der Transistor SQ2 gesperrt wird. Das Potential auf "L" auf dem Knoten SN2 wird an die Gates der Transistoren SQ1 und SQ3 angelegt, so daß der Transistor SQ1 in den leitenden Zustand versetzt wird, und der Transistor SQ3 in den nicht leitenden Zustand versetzt wird. Folglich wird das Potential an dem Knoten SN1 auf "H" gebracht, das Potential auf dem Knoten SN2 wird auf "L" gebracht, und diese Potentiale sind durch die Inverterverriegelungsschaltungen, die aus den Transistoren SQ1 bis SQ4 gebildet werden, verriegelt. Durch den Abfall des Potentials auf der SRAM- Wortleitung SWL auf "L" wird das Schreiben von Daten vervollständigt.
  • Beim Datenlesen steigt das Potential der SRAM-Wortleitung SWL auf "H" an, und die Transistoren SQ5 und SQ6 werden leitend gemacht. Die gespeicherten Daten (Potential), die an den Knoten SN1 und SN2 verriegelt sind, werden jeweils auf die Bitleitungen SBL und *SBL übertragen. Die komplementären Daten von "H" und "L" werden auf die Bitleitungen SBL und *SBL übertragen. Die Signalpotentiale auf den Bitleitungen SBL und *SBL werden durch einen Leseverstärker, der nicht gezeigt, verstärkt und somit wird der Datenwert ausgelesen.
  • Fig. 17 ist ein Diagramm zum Veranschaulichen der in Fig. 16 gezeigten Transistoren SQ7 und SQ8. Der Betrieb der Transistoren SQ7 und SQ8 wird unter Bezugnahme auf die Fig. 16 und 17 beschrieben.
  • Die Transistoren SQ7 und SQ8 sind diodenverbunden und verriegeln die Potentiale auf den Bitleitungen SBL und *SBL auf Vcc-Vth. Genauer, der "H" Potentialpegel der Potentialamplitude der Bitleitungen SBL und *SBL wird auf Vcc-Vth gebracht. Der "H"- Datenwert, der in dem Knoten SN1 verriegelt ist, hat ein Potential auf dem Vcc Pegel. Wenn der verriegelte "H"-Datenwert auf die Bitleitung SBL übertragen wird, erreicht der Pegel dieses Datenwertes Vcc-Vth aufgrund des Signalverlustes durch den Transistor SQ5.
  • Das "L"-Pegel Potential VL1 der Potentialamplitude der Bitleitung SBL (oder *SBL) wird bestimmt durch die Widerstandsteilung der Transistoren SQ4, SQ6 und SQ8 (oder SQ3, SQ5 und SQ7). Das Potential VL1 mit "L"-Pegel der Bitleitungspotentialamplitude ist höher als das Massepotential Vss.
  • Die Transistoren SQ7 und SQ8 haben nämlich auch eine Funktion des Anhebens des Potentials "L" der Bitleitungen SBL und *SBL.
  • Es sei angenommen, daß die Transistoren SQ7 und SQ8 nicht vorgesehen sind. In diesem Fall werden die "L"-Pegel Potentiale VL2 der Bitleitungen SBL und *SBL durch die Transistoren SQ6 und SQ4 (oder SQ5 und SQ3) auf das Massepotential Vss entladen, so daß sie sich näherungsweise auf den Massepotentialpegel befinden. Das "H"-Pegel Potential der Bitleitung SBL (oder *SBL) wird als Vcc-Vth bereitgestellt, selbst wenn die Transistoren SQ7 und SQ8 nicht vorgesehen sind. In diesem Fall sei angenommen, daß der "H" Pegel der an die Wortleitung SWL angelegt wird, sich auf dem Pegel der Betriebsversorgungsspannung Vcc befindet, und daß es einen Verlust der Schwellenspannung (Vth) der Transistoren SQ5 oder SQ6 in dem Transistor SQ5 (oder SQ6) gibt.
  • Es sei angenommen, daß das Potential auf der SRAM-Wortleitung SWL auf "H" zum Zeitpunkt TWL in Fig. 17 ansteigt. Wenn die Transistoren SQ7 und SQ8 vorgesehen sind, wird der Datenwert, der in der SRAM-Zelle SMC gespeichert ist, auf die Bitleitungen SBL und *SBL übertragen, und die Potentiale "H" und "L" auf den Bitleitungen SBL und *SBL kreuzen sich zum Zeitpunkt T1.
  • Wenn die Transistoren SQ7 und SQ8 nicht vorgesehen sind, kreuzen sich die Potentiale "H" und "L" der Bitleitungen SBL und *SBL zum Zeitpunkt T2.
  • Die Daten auf den jeweiligen Bitleitungen SBL und *SBL stellen sich nach der Zeit des Kreuzens der Potentiale "H" und "L" auf den Bitleitungen SBL und *SBL ein. Daher kann durch das Vorsehen der Transistoren SQ7 und SQ8 die logische Amplitude der Bitleitungen SBL und *SBL kleiner gemacht werden und die Zugriffszeit kürzer gemacht werden.
  • Verschieden von dem DRAM benötigt das SRAM keine RAS- Wiederbereitschaftszeit und daher kann auf es mit hoher Geschwindigkeit zugegriffen werden. In dem SRAM-Feld existiert jedoch immer eine Speicherzelle an einer Kreuzung einer SRAM- Wortleitung und einer Bitleitung. Eine Speicherzelle ist mit der Bitleitung SBL und der komplementären Bitleitung *SBL verbunden. Eine SRAM-Zelle weist, wie in Fig. 16 gezeigt ist, sechs Transistoren auf, und belegt daher, verglichen mit einer DRAM-Zelle, die einen Transistor und einen Kondensator beinhaltet, eine größere Fläche. Um daher ein CDRAM bereitzustellen, welches hoch integriert ist und eine hohe Dichte aufweist, sollte das SRAM- Feld in einer Fläche angeordnet sein, die so klein wie möglich ist.
  • Es sei angenommen, daß das CDRAM in einem rechteckigen Gehäuse 550, wie in Fig. 18 gezeigt ist, untergebracht werden soll. Das Gehäuse 550 weist eine Richtung der längeren Seite auf, die durch X dargestellt wird, und eine Richtung der kürzeren Seite, die durch Y in Fig. 18 dargestellt wird, auf. Zum Unterbringen in solch einem rechteckigen Gehäuse ist ein DRAM-Feld 560 mit einer großen Speicherkapazität in einem Rechteck angeordnet, so daß es an die Gestalt des Gehäuses (oder Chips) 550 angepaßt ist. Hier sollte angemerkt werden, daß das Chip, auf dem das DRAM-Feld und das CDRAM-Feld integriert sind, dieselbe Gestalt wie das Gehäuse aufweist. Daten werden in bidirektionaler Weise über das Übertragungsgatter 570 zwischen dem DRAM-Feld 560 und dem SRAM-Feld 580 übertragen. In solch einer Anordnung sollte das SRAM-Feld 580 dieselbe Länge als die kürzere Seitenlänge des DRAM-Feldes im Hinblick auf eine effektive Belegung der Chipfläche oder der Feldanordnung aufweisen.
  • Es sei angenommen, daß das DRAM-Feld 560 und das SRAM-Feld 580 Daten mit 16 Bit zu einer Zeit übertragen können, wie in Fig. 19 gezeigt ist und vorher beschrieben wurde. In diesem Fall ist die Cache-Größe 16 Bit. 16 Paare von SRAM-Bitleitungen SBL und *SBL sind für eine SRAM-Wortleitung SWL angeordnet. Das SRAM-Feld 580 hat eine Struktur mit 256 Zeilen · 16 Spalten. Wenn die 256 SRAM-Wortleitungen SWL1 bis SWL256 entlang der längeren Seite des Gehäuses 550, wie in Fig. 19 gezeigt ist, angeordnet sind, wird das SRAM-Feld 580 lang in der Richtung der langen Seite (X- Richtung). Wenn dies so ist, kann es nicht in der Fläche angeordnet werden, die dem SRAM-Feld 580 des Gehäuses 550 zugewiesen ist.
  • Wenn die SRAM-Wortleitungen SWL1 bis SWL256 in der Richtung der kurzen Seite (Y-Richtung) des Gehäuses 550, wie in Fig. 20 gezeigt ist, angeordnet sind, kann die Länge in der Richtung der langen Seite (X-Richtung) in Fig. 18 reduziert werden, aber sie wird größer in der Richtung der kurzen Seite (Y-Richtung). Daher kann es auch in diesem Fall nicht der Fläche angeordnet werden, die dem SRAM-Feld in dem Gehäuse 550 zugeteilt ist.
  • Die Größe des SRAM-Feldes wird eindeutig bestimmt, wenn die Anzahl von Bitleitungspaaren und die Anzahl von SRAM-Wortleitungen bestimmt werden. Daher kann die Form des SRAM-Feldes nicht anpaßbar geändert werden.
  • In dem SRAM-Feld fließt, wenn eine Speicherzelle ausgewählt ist, der Strom immer durch die ausgewählte Speicherzelle. Daher sollte im Hinblick auf den Stromverbrauch die Anzahl von Speicherzellen, die mit einer Wortleitung verbunden sind, bevorzugt so klein wie möglich sein. Wenn die Anzahl von Wortleitungen erhöht wird, um die Anzahl von Speicherzellen, die mit der einen Wortleitung verbunden sind, zu reduzieren, wird die Bitleitung länger. Dies verursacht in Folge ein Problem, daß die parasitäre Kapazität der Bitleitung erhöht wird und die Zugriffszeit erhöht wird.
  • Die Form des DRAM-Feldes kann so relativ leicht geändert werden, daß sie für das Gehäuse geeignet ist, durch Verwirklichen einer Block-geteilten Anordnung, einer gemeinsam benutzten Leseverstärkerstruktur und ähnlichem. Daher wird es bevorzugt, eine Halbleiterspeichereinrichtung bereitzustellen, die einen Cache, der eine kleine Fläche belegt, enthält, zum Realisieren einer SRAM-Feldstruktur, deren Form anpassungsfähig entsprechend der Form des DRAM-Feldes geändert wird.
  • Die Anordnung des DRAM-Feldes und des SRAM-Feldes in der rechteckigen Fläche, wie vorher beschrieben wurde, erfordert es, daß ein 4M CDRAM in einem rechteckigen Gehäuse untergebracht wird. Das SRAM-Feld SMA ist zwischen den DRAM-Feldern MMs, wie in Fig. 10 gezeigt ist, angeordnet. Das SRAM-Feld SMA ist in einem rechteckigen Bereich angeordnet, der kurz ist in der Richtung der langen Seite (X-Richtung) des Chips und lang ist in der Richtung der kurzen Seite (Y-Richtung) des Chips.
  • Das SRAM-Feld SMA hat eine Speicherkapazität von 4K Bit und überträgt 16 Bit an Daten zu einer Zeit zu und von dem entsprechenden DRAM-Feld mm über eine bidirektionale Übertragungsgatterschaltung BTG.
  • In dieser Ausführungsform weist das SRAM-Feld SMA 256 Wortleitungen und 16 Paare von Bitleitungen auf. Die SRAM-Feldstruktur zum effektiven Anordnen des SRAM-Feldes in der rechteckigen Fläche wird beschrieben.
  • Fig. 21 zeigt im Prinzip den Aufbau des SRAM-Feldes in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Fig. 21 zeigt zwei SRAM-Wortleitungen SWL1 und SWL2 und zwei Paare von Bitleitungen SBL1, *SBL1, SBL2 und *SBL2 als Vertreter. Die SRAM-Zellen SMC1 und SMC2 sind in einer Zeile angeordnet. Die SRAM-Wortleitungen SWL1 und SWL2 sind gemeinsam vorgesehen für die Zeile, in der die SMC1 und SMC2 angeordnet sind. Die Wortleitung SWL1 ist mit der Speicherzelle SMC1 verbunden. Die Wortleitung SWL2 ist mit der Speicherzelle SMC2 verbunden. Die SRAM-Speicherzelle SMC1 ist verbunden mit dem Bitleitungspaar SBL1, *SBL1. Die Speicherzelle SMC2 ist verbunden mit dem Bitleitungspaar SBL2, *SBL2.
  • Klemmtransistoren SQ7, SQ8, SQ15 und SQ16 sind vorgesehen zum Festklemmen des "H"- und "L"-Pegel Potential des Bitleitungspotentials für die Bitleitungen SBL1, *SBL1, SBL2 und *SBL2. Die Speicherzellen SMC1 und SMC2 haben dieselbe Struktur als die in Fig. 16 gezeigte SRAM-Zelle SMC und die Struktur eines Verriegelungs-Speicherelements. Die SRAM-Zelle SMC1 weist p-Kanal MOS- Transistoren SQ1 und SQ2 und n-Kanal MOS-Transistoren SQ3, SQ4, SQ5 und SQ6 auf. Die Transistoren SQ5 und SQ6 werden leitend gemacht in Antwort auf ein Signalpotential auf der Wortleitung SWL1 und verbinden die Knoten SN1 und SN2 jeweils mit den Bitleitungen SBL1 und *SBL1. Die Transistoren SQ1, SQ2, SQ3 und SQ4 bilden eine Inverter-Verriegelungsschaltung.
  • Die SRAM-Zelle SMC2 weist p-Kanal MOS-Transistoren SQ9 und SQ10 und n-Kanal MOS-Transistoren SQ11, SQ12, SQ13 und SQ14 auf. Die Transistoren SQ13 und SQ14 werden leitend in Antwort auf ein Signalpotential auf der SRAM-Wortleitung SWL2 und verbinden die Knoten SN3 und SN4 mit den Bitleitungen SBL2 und *SBL2, Die Transistoren SQ9, SQ10, SQ11 und SQ12 bilden eine Inverter- Verriegelungsschaltung.
  • In der in Fig. 21 gezeigten Feldanordnung sind Speicherzellen, die auf geradzahligen Spalten (SMC2 und ähnlichen) von Speicherzellen, die in einer Zeile angeordnet sind, vorhanden sind, mit der Wortleitung SWL2 verbunden, während Speicherzellen, die auf ungeradzahligen Spalten (SMC1 und ähnlichen) vorhanden sind, mit der Wortleitung SWL1 verbunden sind. Die Anzahl der Speicherzellen, die mit der Wortleitung SWL1 verbunden sind, ist dieselbe als die Anzahl der Speicherzellen, die mit der Wortleitung SWL2 verbunden sind. Mit diesem Aufbau kann ein SRAM-Feld, das eine beliebige Form aufweist, leicht realisiert werden, wie im späteren klar gemacht wird.
  • Die Fig. 22A und 22B zeigen einen Vergleich zwischen der herkömmlichen SRAM-Feldanordnung und der SRAM-Feldanordnung der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 22A ist eine Wortleitung SWL für eine Zeile von Speicherzellen angeordnet. In diesem Fall sind die Speicherzellen SMC in M Zeilen · N Spalten angeordnet.
  • Unterdessen sind, wie in Fig. 22B gezeigt ist, zwei Wortleitungen SWLa und SWLb für eine Zeile von Speicherzellen SMC vorgesehen, und eine Zeile von Speicherzellen SMC ist abwechselnd mit den Wortleitungen SWLa und SWLb verbunden. In diesem Fall sind die Speicherzellen SMC in M/2 Zeilen · 2 N Spalten angeordnet. In den beiden in Fig. 22A und 22B gezeigten Feldanordnungen sind N Speicherzelle SMC mit einer Wortleitung verbunden. In der Struktur von Fig. 22B kann, wenn drei oder mehr Wortleitungen für eine Zeile von Speicherzellen angeordnet sind, und Speicherzellen abwechselnd mit jeweiligen Wortleitungen verbunden sind, ein SRAM-Feld mit einer beliebigen Gestaltung erhalten werden. Dies erhöht den Freiheitsgrad beim Entwerfen der Struktur und der Anordnung des SRAM-Feldes beim Chipentwurf.
  • Fig. 23 zeigt ein Muster der in Fig. 21 dargestellten Speicherzellenanordnung. Der Aufbau der Speicherzelle wird kurz unter Bezugnahme auf Fig. 23 beschrieben. Die Versorgungsleitung Vcc, die SRAM-Wortleitungen SWL1 und SWL2 und eine Masseleitung GND sind parallel angeordnet und durch eine zweite Aluminiumverbindungsschicht (zweite Aluminiumverbindung) gebildet. Die Bitleitungen SBL1, *SBL1, SBL2 und *SBL2 sind durch eine erste Aluminiumverbindungsschicht (erste Aluminiumverbindung) gebildet. Die Gates der Transistoren SQ1 bis SQ16 sind durch eine erste Polysiliziumverbindungsschicht (erste Polyverbindung) gebildet. Die jeweiligen Transistoren sind über eine vierte Polysiliziumverbindungsschicht (vierte Polyverbindung) verbunden, und Wortleitungen sind mit den Gates der Transistoren über die erste Aluminiumverbindungsschicht verbunden. Die Speicherzellen SMC1 und SMC2 weisen dieselbe Musterstruktur auf. Im folgenden wird die Verbindung der Speicherzelle SMC1 beschrieben.
  • Die Drain des Klemmtransistors SQ7 ist mit der Bitleitung SBL1 über ein Kontaktloch CX1 verbunden, sein Gate und seine Source sind mit der ersten Aluminiumverbindungsschicht über Kontaktlöcher CX3 und CX2 verbunden, und diese erste Aluminiumverbindung ist mit der Versorgungsleitung Vcc über ein Kontaktloch CX6 verbunden. Die Drain des Transistors SQ8 ist mit der Bitleitung *SBL1, die aus der ersten Aluminiumverbindungsschicht gebildet ist, über ein Kontaktloch CX5 verbunden, und sein Gate und seine Source sind mit der ersten Aluminiumverbindungsschicht über Kontaktlöcher CX4 und CX2 verbunden, und diese erste Aluminiumverbindungsschicht ist mit der Versorgungsleitung Vcc über das Kontaktloch CX6 verbunden.
  • Die Drain des Transistors SQ1 ist mit der ersten Aluminiumverbindungsschicht über ein Kontaktloch CX8 verbunden, und diese erste Aluminiumverbindungsschicht ist mit der vierten Polysiliziumverbindungsschicht über ein Kontaktloch CX9 verbunden. Diese vierte Polysiliziumverbindungsschicht, die mit dem Kontaktloch CX9 verbunden ist, stellt den Knoten SN1 bereit. Der Knoten SN1 ist mit den Gateelektroden der Transistoren SQ2 und SQ4 über die vierte Polysiliziumverbindungsschicht und ein Kontaktloch CX11 verbunden. Diese vierte Polysiliziumverbindungsschicht des Knotens SN1 ist mit der Drain des Transistors SQ3 und einem Leitungsanschluß des Transistors SQ5 über ein Kontaktloch CX16 verbunden.
  • Das Gate des Transistors SQ1 ist mit dem Knoten SN2 über ein Kontaktloch CX10 und über die vierte Polysiliziumverbindungsschicht verbunden. Die Source des Transistors SQ1 ist mit der Versorgungsleitung Vcc über das Kontaktloch CX7, die erste Aluminiumverbindungsschicht und das Kontaktloch CX6 verbunden.
  • Die Drain des Transistors SQ2 ist mit der ersten Aluminiumverbindungsschicht über ein Kontaktloch CX23 verbunden, und diese erste Aluminiumverbindungsschicht ist mit der vierten Polysiliziumverbindungsschicht übe rein Kontaktloch CX22 verbunden. Die vierte Polysiliziumverbindungsschicht, die mit dem Kontaktloch CX22 verbunden ist, stellt den Knoten SN2 bereit. Das Gate des Transistors SQ1 ist mit der vierten Polysiliziumverbindungsschicht, die den Knoten SN1 bereitstellt, über das Kontaktloch CX11 verbunden.
  • Die Drain des Transistors SQ3 ist mit der vierten Polysiliziumverbindungsschicht über das Kontaktloch CX16 verbunden und ist mit dem Knoten SN1 verbunden. Das Gate des Transistors SQ3 ist mit der vierten Polysiliziumverbindungsschicht über das Kontaktloch CX10 und mit dem Knoten SN2 verbunden. Die Source des Transistors SQ3 ist mit der ersten Aluminiumverbindungsschicht über das Kontaktloch CX18 verbunden, und die erste Aluminiumverbindungsschicht ist mit der Masseleitung GND über das Kontaktloch CX17 verbunden.
  • Die Source des Transistors SQ4 ist mit der Masseleitung GND über das Kontaktloch CX18, die erste Aluminiumverbindungsschicht und das Kontaktloch CX17 verbunden. Das Gate des Transistors SQ4 ist mit dem Knoten SN1 über das Kontaktloch CX11 und die vierte Polysiliziumverbindungsschicht verbunden. Die Drain des Transistors SQ4 ist mit dem Knoten SN2 über das Kontaktloch CX20 und die vierte Polysiliziumverbindungsschicht verbunden.
  • Das Gate des Transistors SQ5 ist mit der ersten Aluminiumverbindungsschicht über das Kontaktloch CX14 verbunden, und diese erste Aluminiumverbindung ist mit der Wortleitung SWL1 über das Kontaktloch CX12 verbunden.
  • Das Gate des Transistors SQ6 ist mit der ersten Aluminiumverbindungsschicht über das Kontaktloch CX19 und mit der Wortleitung SWL1 über das Kontaktloch SX12 verbunden. Ein Leitungsanschluß des Transistors SQ6 ist mit der Bitleitung SBL1 über das Kontaktloch CX21 verbunden. Der andere Leitungsanschluß des Transistors SQ6 ist mit dem Knoten SN2 über das Kontaktloch CX20 und die vierte Polysiliziumverbindungsschicht verbunden.
  • Wie in Fig. 23 gezeigt ist, sind die Speicherzellen in einer Zeile angeordnet, zwei Wortleitungen SWL1 und SWL2 können für die eine Zeile angeordnet sein und eine Vielfach- Wortleitungsanordnung, in der eine Mehrzahl von Wortleitungen für Speicherzellen, die in einer Zeile angeordnet sind, vorgesehen sind, kann leicht realisiert werden.
  • Fig. 24 zeigt eine SRAM-Feldanordnung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Die in Fig. 24 gezeigte SRAM-Feldanordnung wird auf das 4K Bit SRAM-Feld, das in Fig. 10 gezeigt ist, angewendet. Unter Bezugnahme auf Fig. 24 weist das SRAM-Feld SMA statische Speicherzellen (SRAM-Zellen), die in 128 Zeilen und 32 Spalten angeordnet sind, auf. Zwei SRAM-Wortleitungen SWL sind für die in einer Zeile angeordneten SRAM-Zellen vorgesehen. Zum Beispiel sind zwei SRAM- Wortleitungen SWL1 und SWL2 für die erste Zeile von SRAM-Zellen vorgesehen. SRAM-Wortleitungen SWL3 und SWL4 sind für die zweite Zeile von Speicherzellen vorgesehen.
  • SRAM-Zellen der ungeradzahligen Spalten sind mit ungeradzahligen SRAM-Wortleitungen (SWL1, SWL3, ...) verbunden, während SRAM- Zellen der geradzahligen Spalten mit geradzahligen SRAM- Wortleitungen (SWL2, SWL4, ...) verbunden sind. Jede zweite der SRAM-Zellen der jeweiligen Zeilen von SRAM-Zellen sind mit entsprechenden SRAM-Wortleitungen SWL1 bis SWL256 verbunden. Es sind nämlich 16 Bit von SRAM-Zellen mit jeder der SRAM- Wortleitungen SWL1 bis SWL256 verbunden.
  • Beim Zugreifen auf die SRAM-Zelle sollte eine Spalte ausgewählt werden. Die Anordnung von Fig. 24 beinhaltet effektiv 16 Spalten. In der Spaltenauswahl werden die SRAM-Spaltenadresse und ein Wortleitungsgruppenbestimmungssignal (zum Beispiel ein niedrigstwertiges SRAM-Zeilenadreßbit) kombiniert zum Erzeugen eines SRAM-Spaltenauswahlsignales zum Verbinden einer ausgewählten SRAM-Spalte mit dem internen Datenbus.
  • Wie in Fig. 10 gezeigt ist, ist ein SRAM-Zeilendekoder zum Auswählen der SRAM-Wortleitungen in einer Richtung angeordnet, die die Wortleitungen SWL1 bis SWL256 unter einem rechten Winkel kreuzt. Der Datenwert wird zwischen dem DRAM-Feld und einer SRAM-Zelle über eine Übertragungsgatterschaltung BTG übertragen. Der Datenwert muß über die SRAM-Bitleitungen SBL und *SBL übertragen werden. Daher ist, wie im Fall von Fig. 15 eine Bitleitungsübernahmeleitung SBLT für jedes Bitleitungspaar SBL und *SBL vorgesehen. Die Bitleitungsübernahmeleitungen SBLT und *SBLT sind durch die zweite Aluminiumverbindungsschicht gebildet.
  • Eine bidirektionale Übertragungsgatterschaltung BTG ist, für zwei Paare von Bitleitungen SBL und *SBL vorgesehen, d. h. zwei Paare von SRAM-Bitleitungsübernahmeleitungen SBLT und *SBLT. Die bidirektionale Übertragungsgatterschaltung BTG ist mit entsprechenden globalen I/O-Leitungen GIO und *GIO verbunden. 16 Bit Daten werden zu einer Zeit zwischen dem DRAM-Feld und dem SRAM-Feld über das bidirektionale Übertragungsgatter 210 übertragen. In Übereinstimmung mit der Struktur kann eine Übertragungsgatterschaltung für zwei Paare von SRAM-Bitleitungsübernahmeleitungen SBLT und *SBLT in dem SRAM-Feld angeordnet sein. Folglich kann eine Abstandsbedingung in der Y-Richtung für die Übertragungsgatterschaltung BTG aufgegeben werden und daher kann sogar eine Übertragungsgatterschaltung mit einer komplizierten Struktur mit ausreichendem Spielraum gebildet werden.
  • Obwohl die Speicherzellen in 128 Zeilen und 32 Spalten in der Anordnung des in Fig. 24 gezeigten SRAM-Feldes angeordnet sind, ist die Struktur im wesentlichen äquivalent mit dem SRAM-Feld von 256 Zeilen · 16 Spalten. In diesem Fall kann die Abmessung in der Y-Richtung auf ungefähr die Hälfte der SRAM-Feldanordnung von 256 Zeilen · 16 Spalten reduziert werden und daher können die SRAM-Zellen in der rechteckigen SRAM-Feldfläche, die in den Fig. 10 oder 18 gezeigt ist, angeordnet werden. In der in Fig. 24 gezeigten SRAM-Feldanordnung werden eine Hälfte der Speicherzellen der einen Zeile von Speicherzellen ausgewählt, wodurch im wesentlichen ein Blockteilungsbetrieb oder eine teilweise Aktivierung realisiert wird, und somit kann das SRAM mit niedrigem Stromverbrauch getrieben werden.
  • Nun wird die Datenübertragung zwischen dem DRAM-Feld von Fig. 8 und dem SRAM-Feld von Fig. 24 unter Bezugnahme auf die Fig. 25 bis 30 beschrieben.
  • Fig. 25 zeigt ein Beispiel des Aufbaus der in Fig. 24 gezeigten Übertragungsgatterschaltung BTG. Fig. 25 zeigt, als repräsentatives Beispiel, eine Übertragungsgatterschaltung BTG1, die für das SRAM-Bitleitungspaar SBL1, *SBL1 und SBL2 und *SBL2 vorgesehen ist, d. h. für die SRAM-Bitleitungsübernahmeleitungen SBLT1, *SBLT1, SBLT2 und *SBLT2. Die Übertragungsgatterschaltung BTG weist eine Auswahlschaltung 9501 zum Auswählen eines Paares von Bitleitungen aus zwei Paaren von Bitleitungen in Antwort auf ein Adreßsignal Acd für das SRAM auf; und eine Übertragungsschaltung 9502 zum Verbinden der globalen I/O-Leitungen GIO1 und *GIO1 mit den internen Knoten A und B zum Übertragen von Daten zwischen den Knoten A und B und dem globalen I/O-Leitungen GIO1 und *GIO1.
  • Das niedrigstwertigste Bit der Zeilenadresse für das SRAM wird als das Auswahlsteuersignal verwendet, welches an die Auswahlschaltung 9501 angelegt wird. Wenn die ausgewählte SRAM- Wortleitung eine ungeradzahlige Wortleitung ist, wählt die Auswahlschaltung 9501 die SRAM-Bitleitungsübernahmeleitungen SBLT1 und *SBLT1 entsprechend der geradzahligen Spalte aus, und im anderen Fall wählt sie die SRAM-Bitleitungsübernahmeleitungen SBLT2 und *SBLT2 entsprechend der ungeradzahligen Spalte aus.
  • Die Einzelheiten des Aufbaus der Übertragungsschaltung 9502 werden später beschrieben. Jede Schaltung mit der Funktion einer bidirektionalen Datenübertragung kann verwendet werden.
  • Fig. 26 zeigt ein Beispiel einer speziellen Struktur der in Fig. 25 gezeigten Auswahlschaltung 9501. Unter Bezugnahme auf Fig. 26 weist die Auswahlschaltung 9501 einen n-Kanal MOS-Transistor GTr1 auf, der auf ein Auswahlsteuersignal Acd zum Auswählen der SRAM-Bitleitungsübernahmeleitung SBLT1 (oder *SBLT1) anspricht, und einen p-Kanal MOS-Transistor GTr2, der auf das Auswahlsteuersignal Acd zum Auswählen der SRAM-Bitleitungsübernahmeleitung SBLT2 (oder *SBLT2) anspricht. Der andere Anschluß eines jeden der Transistoren GTr1 und GTr2 ist mit dem Knoten A (oder B) verbunden.
  • In der in Fig. 26 gezeigten Struktur wird, wenn das Auswahlsteuersignal Acd 1 ist ("H"-Pegel) der Transistor GTr1 in den leitenden Zustand versetzt und die SRAM-Bitleitungsübernahmeleitung SBLT1 (oder *SBLT1) wird ausgewählt und mit dem Knoten A (oder B) verbunden. Wenn das Auswahlsteuersignal Acd 0 ("L"-Pegel) ist, wird die SRAM-Bitleitungsübernahmeleitung SBLT2 (oder *SBLT2) ausgewählt und mit dem Knoten A (oder B) verbunden.
  • In der in Fig. 24 gezeigten Struktur sind Klemmtransistoren (angezeigt durch den Block CLP) zum Anheben des "L"-Pegels der Potentialamplitude für das SRAM-Bitleitungspaar SBL und *SBL vorgesehen. Daher werden die nicht ausgewählten Bitleitungspaare auf dem "H"-Klemmpotential gehalten und das Potential jeder Bitleitung ändert sich nur für die ausgewählten Spalten.
  • In der in Fig. 24 gezeigten SRAM-Feldstruktur werden die Klemmtransistoren (dargestellt durch den Block CLP in Fig. 24), die für jedes SRAM-Bitleitungspaar SBL, *SBL vorgesehen sind, immer im leitenden Zustand gehalten. Eine Struktur, bei der die Funktion des Klemmtransistors während des SRAM- Wortleitungsauswahlbetriebes angehalten wird, kann verwendet werden.
  • Fig. 27 zeigt eine andere Struktur des SRAM-Feldes und eine Struktur der bidirektionalen Übertragungsgatterschaltung, die damit verbunden verwendet wird. Fig. 27 zeigt als repräsentative Beispiele die SRAM-Bitleitungspaare SBL0, *SBL0, SBL1 und *SBL1. Die SRAM-Zellen sind zur Vereinfachung der Zeichnung weggelassen. Genauerweise sind die SRAM-Bitleitungsübernahmeleitungen SBLT und *SBLT mit der Übertragungsgatterschaltung (BTG1) verbunden. In Fig. 27 ist jedoch gezeigt, daß die SRAM-Bitleitungen SBL und *SBL direkt mit der Übertragungsgatterschaltung verbunden sind.
  • Unter Bezugnahme auf Fig. 27 sind für das SRAM-Bitleitungspaar SBL0 und *SBL0 p-Kanal MOS-Transistoren SQE1, SQE2 und SQE3, die auf ein SRAM-Bitleitungsausgleichssignal SBLEQ ansprechen zum Vorladen und Ausgleichen der SRAM-Bitleitungen SBL0 und *SBL0 auf ein vorbestimmtes Potential, und p-Kanal MOS-Transistoren SQC1 und SQC2, die auf ein SRAM-Bitleitungsklemmsignal SBLCL zum Festklemmen der Potentiale auf den SRAM-Bitleitungen *SBL0 und SBL0 ansprechen, vorgesehen. Die Transistoren SQE1 und SQE2 laden die SRAM-Bitleitungen *SBL0 und SBL0 auf ein vorbestimmtes Potential (Vcc) vor in Antwort auf das SRAM- Bitleitungsausgleichssignal SBLEQ.
  • Die Transistoren SQC1 und SQC2 klemmen die Potentiale auf den SRAM-Bitleitungen *SBL0 und SBL0 in Antwort auf das SRAM- Bitleitungsklemmsignal SBLCL fest. Die Transistoren SQC1 und SQC2 wirken auch als Ladetransistoren. Das SRAM- Bitleitungsausgleichssignal SBLEQ wird in einen Bereitschaftszustand des DRAMs erzeugt, und das SRAM-Bitleitungsklemmsignal SBLCL wird in den inaktiven Zustand "H" versetzt, wenn eine Wortleitung in dem SRAM-Feld ausgewählt wird.
  • Für die SRAM-Bitleitungen *SBL1 und SBL1 sind p-Kanal MOS- Transistoren SQE4, SQE5 und SQE6, die in den leitenden Zustand versetzt werden in Antwort auf das SRAM- Bitleitungsausgleichssignal SBLEQ und p-Kanal MOS-Transistoren SQC3 und SQC4, die in den leitenden Zustand versetzt werden in Antwort auf das SRAM-Bitleitungsklemmsignal SBLCL, vorgesehen. Die Transistoren SQE4 und SQE5 laden die SRAM-Bitleitungen *SBL1 und SBL1 zur Zeit des Bereitschaftszustandes vor. Der Transistor SQE6 gleicht das Potential auf den Bitleitungen *SBL1 und SBL1 im Bereitschaftszustand des SRAMs aus. Die Transistoren SQC3 und SQC4 klemmen die Potentiale auf den SRAM-Bitleitungen *SBL1 und SBL1 fest.
  • In der in Fig. 27 gezeigten SRAM-Feldanordnung wird jede der Bitleitungen SBL und *SBL auf den "H"-Pegel im Bereitschaftszustand des SRAMs vorgeladen, der Klemmtransistor wird nur in den nicht leitenden Zustand versetzt, wenn die Wortleitung ausgewählt wird, und die SRAM-Bitleitungen werden in den schwebenden Zustand versetzt. In diesem Zustand tritt, wenn die SRAM- Bitleitungen SBL0 und *SBL0 ausgewählt werden, eine Potentialänderung entsprechend dem in der ausgewählten Speicherzelle gespeicherten Datenwert auf den Bitleitungen auf. Unterdessen wird das nicht ausgewählte Bitleitungspaar SBL1 und *SBL1 auf dem "H"-Pegel des Potentials gehalten, welches durch die Klemmtransistoren SQC3 und SQC4 festgeklemmt worden ist. In solch einer Struktur, in der ein Potential eines Paares von Bitleitungen von zwei Paaren von Bitleitungen, die mit der Übertragungsgatterschaltung verbunden sind, auf dem Klemmpotential ist und die Potentialänderung entsprechend dem gespeicherten Datenwert der Speicherzelle (SRAM-Zelle) nur auf dem anderen Bitleitungspaar auftritt, ist eine Auswahlschaltung zum Auswählen einer SRAM- Bitleitungspaares nicht notwendig, wenn der Datenwert von dem SRAM-Feld an das DRAM-Feld übertragen wird.
  • Die in Fig. 27 gezeigte Struktur verwendet die Tatsache, daß das Potential eines Bitleitungspaares auf "H" festgeklemmt ist. Unter Bezugnahme auf Fig. 27 weist die Übertragungsgatterschaltung 9600 (BTG1) einen Verstärker 9601 auf, der die Signalpotentiale auf den SRAM-Bitleitungspaaren SBL0, *SBL0 und SBL1, *SBL1 empfängt zum Verstärken des Potentials der SRAM-Bitleitungen auf denen die Potentialänderung erzeugt worden ist; eine erste Übertragungsschaltung 9602 zum Übertragen eines Signales von dem Verstärker 9601; eine Verriegelungsschaltung 9603 zum Verriegeln eines Signaldatenwertes, der von der ersten Übertragungsschaltung 9602 übertragen wird; und eine zweite Übertragungsschaltung 9604 zum Übertragen eines Datenwerts, der in der Verriegelungsschaltung 9603 verriegelt ist, an das DRAM-Feld (die globale I/O-Leitung). Der Verstärker 9601, die erste Übertragungsschaltung 9602, die Verriegelung 9603 und die zweite Übertragungsschaltung 9604 werden zur Datenübertragung von dem SRAM-Feld an das DRAM-Feld verwendet.
  • Die bidirektionale Übertragungsgatterschaltung 9600 weist ferner einen Verstärker 9605 zum Verstärken eines Datenwertes von dem globalen I/O-Leitungen GIO1 und *GIO1 von dem DRAM-Feld auf; eine dritte Übertragungsschaltung 9606 zum Übertragen eines Datenwertes, der durch den Verstärker 9605 verstärkt worden ist; und ein Auswahlgatter 9607 zum Übertragen von Daten von der Übertragungsschaltung 9606 durch Auswählen eines entsprechenden SRAM- Bitleitungspaares in Übereinstimmung mit dem niedrigstwertigsten Bit Acdr der SRAM-Zeilenadresse. Der Verstärker 9605, die dritte Transferschaltung 9606 und das Auswahlgatter 9607 werden für die Datenübertragung von dem DRAM-Feld an das SRAM-Feld verwendet.
  • Fig. 28 zeigt eine spezielle Struktur des Datenübertragungsweges von dem SRAM-Feld zu dem DRAM-Feld. Unter Bezugnahme auf Fig. 28 weist die Verstärkerschaltung 9601 n-Kanal MOS-Transistoren SQA1 und SQA2 auf, deren Gate jeweils mit den SRAM-Bitleitungen SBL0 und SBL1 verbunden sind; und n-Kanal MOS-Transistoren SQA3 und SQA4 deren Gates jeweils mit den jeweiligen komplementären SRAM- Bitleitungen *SBL0 und *SBL1 verbunden sind. Die Transistoren SQA1 und SQA2 sind in Reihe geschaltet und der andere Leitungsanschluß des Transistors SQA2 ist mit dem Massepotential Vss verbunden. Die Transistoren SQA3 und SQA4 sind in Reihe geschaltet und der andere Leitungsanschluß des Transistors SQA4 ist mit dem Massepotential Vss verbunden.
  • Die erste Übertragungsschaltung 9602 weist n-Kanal MOS- Transistoren SQA5 und SQA6 auf, die in den leitenden Zustand versetzt werden in Antwort auf das Datenübertragungsbestimmungssignal DTL. Der Transistor SQA5 ist in Reihe geschaltet mit dem Transistor SQA1, und der Transistor SQA6 ist in Reihe geschaltet mit dem Transistor SQA3.
  • Die Verriegelungsschaltung 9603 weist Inverterschaltungen SIV1 und SIV2 auf, die antiparallel verbunden sind, und Inverterschaltungen SIV3 und SIV4 zum Invertieren des Datenwerts, der von der Übertragungsschaltung 9602 übertragen wird.
  • Die zweite Datenübertragungsschaltung 9604 weist ein Übertragungsgatter 9604a zum Übertragen einer Ausgabe von der Verriegelungsschaltung 9603 an die globale I/O-Leitung GIO1 und ein Übertragungsgatter 9604b zum Übertragen eines Datenwerts, der in der Verriegelungsschaltung 9603 verriegelt ist, an die globale I/O-Leitung *GIO1, auf. Die Übertragungsgatter 9604a und 9604b weisen n-Kanal MOS-Transistoren SQA7 und SQA8 auf, die jeweils in Antwort auf das Datenübertragungsbestimmungssignal DTA in den leitenden Zustand versetzt werden.
  • Fig. 29 zeigt ein Beispiel der speziellen Strukturen der Verstärker, der dritten Übertragungsschaltung und des Auswahlgatters, die in Fig. 27 gezeigt sind. Unter Bezugnahme auf Fig. 29 weist die Verstärkerschaltung 9605 einen n-Kanal MOS-Transistor SQB1 auf, dessen Gate mit der globalen I/O-Leitung GIO1 verbunden ist, einen n-Kanal MOS-Transistor SQB3 dessen Gate mit der komplementären globalen I/O-Leitung *GIO1 verbunden ist, n-Kanal MOS-Transistoren SQB2 und SQB4, die in Antwort auf das Datenübertragungsbestimmungssignal DTS in den leitenden Zusand versetzt werden zum Übertragen des Signalpotentials welches durch die Transistoren SQB1 und SQB3 verstärkt worden ist, und p-Kanal MOS-Transistoren SQB5, SQB6, SQB7 und SQB8 zum Verstärken und Aufrechterhalten des Signalpotentials, das von den Transistoren SQB2 und SQB4 übertragen worden ist. Die Transistoren SQB5 und SQB6 sind parallel zwischen dem Versorgungspotential Vcc und dem Knoten SND1 verbunden. Das Datenübertragungsbestimmungssignal DTS wird an das Gate des Transistors SQB6 angelegt. Das Gate des Transistors SQB5 ist mit dem Knoten SND2 verbunden. Die Transistoren SQB7 und SQB8 sind parallel zwischen dem Versorgungspotential Vcc und dem Knoten SND2 geschaltet. Das Gate des Transistors SQB7 ist mit dem Knoten SND1 verbunden. Das Datenübertragungsbestimmungssignal DTS wird an das Gate des Transistors SQB8 angelegt.
  • Die dritte Übertragungsschaltung 9606 weist zwei Übertragungsgatter 9606b und 9606a auf. Das Übertragungsgatter 9606a weist einen n-Kanal MOS-Transistor SQB10 auf, der in den leitenden Zustand versetzt wird in Antwort auf ein Datenübertragungsbestimmungssignal DTS zum Übertragen von Daten, die durch die Verstärkerschaltung 9605 verstärkt worden sind. Das Übertragungsgatter 9606 weist einen n-Kanal MOS-Transistor SQB9 auf, der in den leitenden Zustand versetzt wird in Antwort auf das Datenübertragungsbestimmungssignal DTS zum Übertragen des Signalpotentials an den Knoten SND1 der Verstärkerschaltung 9605.
  • Das Auswahlgatter 9607 weist zwei Auswahlgatter 9607a und 9607b auf. Das Auswahlgatter 9607a weist einen n-Kanal MOS-Transistor SQB14 auf, der in den leitenden Zustand versetzt wird in Antwort auf die SRAM-Adresse Acdr, und einen n-Kanal MOS-Transistor SQB13, der in den leitenden Zustand versetzt wird in Antwort auf die SRAM-Adresse *Acdr. Das niedrigstwertigste Bit (Ac4) der Zeilenadresse des SRAM-Feldes wird verwendet zum Erzeugen der SRAM-Adressen Acdr und *Acdr.
  • Das Auswahlgatter 9607b weist einen n-Kanal MOS-Transistor SQB12 auf, der in den leitenden Zustand versetzt wird in Antwort auf das Adreßsignal Acdr zum Übertragen von Daten von dem Übertragungsgatter 9606, und einen n-Kanal MOS-Transistor SQB11, der in den leitenden Zustand versetzt wird in Antwort auf das komple mentäre Adreßsignal *Acdr zum Übertragen von Daten von dem Übertragungsgattertransistor SQB9. Wenn sich das Adreßsignal Acdr auf "H" befindet, werden die Transistoren SQB12 und SQB14 in den leitenden Zustand versetzt und das Bitleitungspaar SBL1 und *SBL1 wird ausgewählt. Wenn sich das Adreßsignal Acdr auf "L" befindet, werden die Transistoren SQB11 und SQB13 in den leitenden Zustand versetzt und das Bitleitungspaar SBL0 und *SBL0 wird ausgewählt.
  • Vor dem Datenübertragungsvorgang wird der Betrieb der Verstärkerschaltung 9605 kurz beschrieben. Es sei angenommen, daß sich die globale I/O-Leitung GIO1 auf "H" und die globale I/O-Leitung *GIO1 auf "L" befindet. In diesem Fall ist, wenn sich das Signal DTS auf "H" befindet, der Transistor SQB1 leitend und der Transistor SQB3 wird in den nicht leitenden Zustand versetzt. Das Potential an dem Knoten SND1 wird auf Massepotential Vss entladen, während es keinen Entladeweg für das Potential am Knoten SND2 gibt. In diesem Fall wird der Transistor SQB7 in den leitenden Zustand versetzt und das Potential des Knotens SND2 wird durch den Transistor SQB7 geladen. Daher wird das Potential am Knoten SND2 auf "H" gebracht und das Potential am Knoten SND1 wird auf "L" gebracht. Wenn die Datenübertragung bestimmt werden soll, steigt das Datenübertragungsbestimmungssignal DTS auf "H". Daher werden beim Datentransfer die Transistoren SQB6 und SQB8 nicht leitend gemacht und die Potentiale an den Knoten SND1 und SND2 werden schnell auf die Potentiale entsprechend dem Datenwert, der übertragen werden soll, gesetzt. Normalerweise befindet sich das Signal DTS auf "L", und die Knoten SND1 und SND2 werden durch die Transistoren SQB6 und SQB8 auf "H"-Pegel gehalten. Der Datenübertragungsbetrieb der Übertragungsschaltung, die in Fig. 27 gezeigt ist, wird unter Bezugnahme auf Fig. 30 beschrieben, welche ein Diagramm von Signalwellenformen ist.
  • In dem Datenübertragungsbetrieb der in Fig. 27 gezeigten Übertragungsschaltung 9600 wird ein Datenwert von dem SRAM-Feld an die Verriegelungsschaltung 9603 übertragen, während ein Daten wert von dem DRAM-Feld an das SRAM-Feld übertragen wird. Danach wird der Datenwert, der in der Verriegelungsschaltung 9603 verriegelt worden ist, an das DRAM-Feld übertragen. Der Datenübertragungsbetrieb der Übertragungsschaltung wird im einzelnen später beschrieben.
  • Wenn das SRAM-Bitleitungsausgleichssignal SBLEQ auf "H" ansteigt, betritt das SRAM den Speicherzyklus. In Antwort darauf, werden die Vorlade- und Ausgleichstransistoren SQE1 bis SQE2, die für jedes Bitleitungspaar SBL, *SBL vorgesehen sind, in den nicht leitenden Zustand versetzt. Zu dieser Zeit befindet sich das SRAM-Bitleitungsklemmsignal SBLCL noch auf "L" und jede Bitleitung SBL, *SBL wird auf dem "H"-Pegel über die Klemmtransistoren (SQC1, SQC2, SQC3 und SQC4) gehalten.
  • Danach wird der Wortleitungauswahlvorgang in dem SRAM-Feld ausgeführt und die SRAM-Wortleitung steigt an. Ungefähr zur selben Zeit steigt das SRAM-Bitleitungsklemmsignal SBLCL auf "H" an. Der Zeitablauf des Ansteigens des Klemmsignals SBLCL kann früher eingestellt werden, als der Zeitablauf des Wortleitungsauswählens in dem SRAM-Feld. Folglich werden die Daten einer Hälfte der Speicherzellen einer Zeile gelesen. Es sei angenommen, daß die Wortleitung SWL1 ausgewählt ist. In diesem Fall, unter Bezugnahme auf Fig. 27, bleibt das SRAM-Bitleitungspaar SBL0 und *SBL0 auf dem "H"-Pegel, wie in dem Bereitschaftszustand. Unterdessen erreichen die Potentiale des SRAM-Bitleitungspaares SBL1 und *SBL die Pegel entsprechend dem in damit verbundenen Speicherzellen gespeicherten Datenwert. In diesem Fall, unter Bezugnahme auf Fig. 28, werden die Transistoren SQA1 und SQA3 in den leitenden Zustand versetzt. Leitung/Nichtleitung der Transistoren SQA2 und SQA4 wird bestimmt abhängig von dem Datenwert der ausgewählten Speicherzelle zu dieser Zeit.
  • In Antwort auf den Anstieg des Datenübertragungsbestimmungssignals DTL auf "H" werden die Signalpotentiale auf den SRAM- Bitleitungen SBL1 und *SBL1 durch die Verriegelungsschaltung 9603 verriegelt.
  • Parallel zu dem Verriegelungsbetrieb wird die Datenübertragung von dem DRAM-Feld an das SRAM-Feld ausgeführt. In dem SRAM-Feld wird die Wortleitung in dem ausgewählten Zustand gehalten. Wenn sich die Signalpotentiale auf den globalen I/O-Leitungen GIO1 und *GIO1 eingestellt haben, wird Leitung/Nichtleitung der Transistoren SQB1 und SQB3 bestimmt (siehe Fig. 29). Danach, wenn das Datenübertragungsbestimmungssignal DTS erzeugt worden ist, werden die Transistoren SQB2 und SQB4 in den leitenden Zustand versetzt, die Daten auf den globalen I/O-Leitungen GIO1 und *GIO1 werden invertiert und verstärkt, so daß sie an den Knoten SND1 und SND2 gehalten werden.
  • Die Daten an den Knoten SND1 und SND2 werden auf die Auswahlgatter 9607b und 9607a über die Übertragungsgatter SQB9 und SQB10 übertragen, die schon leiten in Antwort auf das Signal DTS. Nun, da die Wortleitung SWL1 ausgewählt ist und sich das Adreßsignal Acdr auf "H" befindet, werden die Transistoren SQB14 und SQB12 in den leitenden Zustand versetzt, und die Daten auf den Übertragungsgattern 9606b und 9606a werden an das SRAM- Bitleitungspaar *SBL1 und SBL1 übertragen. Folglich werden die Daten an die entsprechenden SRAM-Speicherzellen übertragen. In Fig. 30 stellt der Bezugsbuchstabe Ac die SRAM-Adresse in der Datenübertragung von dem DRAM-Feld an das SRAM-Feld dar.
  • Dann, nach der Datenübertragung von dem DRAM-Feld an das SRAM- Feld wird das DRAM einmal wieder in den Bereitschaftszustand gebracht. Wenn das DRAM-Feld aktiviert wird, wird der Datenwert, der in der Verriegelungsschaltung 9603 verriegelt worden ist, an das DRAM-Feld (globale I/O-Leitungen GIO1 und *GIO1) übertragen. In diesem Fall erreicht das Datenübertragungsbestimmungssignal DTA "H", die Übertragungsgatter 9604a und 9604b werden leitend gemacht und der Datenwert, der in der Verriegelungsschaltung 9603 verriegelt worden ist, wird an die globalen I/O-Leitungen GIO1 und *GIO1 übertragen. Während der Datenübertragung von der Verriegelungsschaltung 9603 an das DRAM-Feld kann auf das SRAM- Feld unabhängig zugegriffen werden.
  • Wenn die SRAM-Wortleitung ausgewählt ist, wird das SRAM- Bitleitungsklemmsignal SBLCL auf "H" gebracht, um sicher den Verstärkungstransistor, der in der Verstärkerschaltung 9601 vorhanden ist, in den leitenden/nicht leitenden Zustand während der Datenübertragung zu versetzen. In diesem Fall kann eine Struktur verwendet werden, in der die Klemmfunktion nur auf den Nicht- Betriebszustand während der Datenübertragung eingestellt ist, und das Klemmsignal SBLCL immer aktiv gehalten wird, wenn auf das SRAM-Feld zugegriffen wird, wobei keine Datenübertragung ausgeführt wird. Eine Struktur zur Blockteilung oder teilweisen Aktivierung, in der ein SRAM-Bitleitungspaar abhängig Ion der geraden/ungeraden Zeilenadresse ausgewählt wird, kann zum Schreiben/Lesen von Daten des SRAM-Feldes verwendet werden.
  • Der Datentransferbetrieb zwischen dem DRAM-Feld und dem SRAM- Feld wird mehr im Detail später beschrieben.
  • Wie oben beschrieben wurde, kann, da eine Zeile von SRAM-Zellen in eine Mehrzahl von Gruppen aufgeteilt ist und eine Mehrzahl von Wortleitungen entsprechend jeweiligen Gruppen für jede Zeile angeordnet sind, ein SRAM-Feld, welches eine beliebige Gestalt aufweisen kann, ohne Ändern der Speicherstruktur von Zeilen und Spalten bereitgestellt werden.
  • Da die Form des SRAM-Feldes beliebig gewählt werden kann, ist der Freiheitsgrad beim Entwerfen der SRAM-Feldanordnung verbessert. Daher kann ein SRAM-Feld mit einer optimalen Gestalt für das DRAM-Feld angeordnet werden und daher kann eine Halbleiterspeichereinrichtung mit einem Cache mit einer hohen Dichte und einem hohen Integrationsgrad, der die Chipfläche effektiv nutzt, bereitgestellt werden.
  • Da die Gestalt des SRAM-Feldes ohne Ändern der Speicherstruktur geändert werden kann, kann eine Halbleiterspeichereinrichtung, die leicht in einem Gehäuse mit einer beliebigen Gestalt enthalten sein kann, bereitgestellt werden.
    • [Anschlußstiftanordnung]
  • Fig. 31 zeigt ein Beispiel einer Anschlußstiftanordnung eines Gehäuses, welches das CDRAM mit der Feldanordnung [Feldanordnung 3], wie in Fig. 10 gezeigt ist, aufnimmt. Wie in Fig. 10 gezeigt ist, weist das CDRAM, das in dem Gehäuse von Fig. 31 enthalten ist, ein 4M Bit DRAM und ein 16K Bit SRAM auf, welche auf einem Chip integriert sind. Das CDRAM ist untergebracht in einem 300mil TSOP (Thin Small Outline Package) des Typs II mit einem Anschlußabstand von 0.8mm, einer Chiplänge von 18.4 mm und 44 Anschlußstiften.
  • Das CDRAM hat zwei Dateneingabe-/ausgabemodi, d. h. D/Q Trennung und maskiertes Schreiben. D/Q Trennung ist ein Modus des Eingebens/Ausgebens von Schreibdaten D und Ausgabedaten Q über getrennte Anschlüsse. Maskiertes Schreiben ist ein Betriebsmodus, in dem Schreibdaten D und Lesedaten Q durch denselben Anschlußstiftanschluß ausgegeben werden und bei dem das Schreiben von externen Daten maskiert werden kann.
  • Um die Versorgungsspannung dem CDRAM effektiv zuzuführen und die Anordnung der Spannungszufuhrverbindung zu erleichtern, sind drei Anschlußstifte für jedes der Versorgungspotentiale Vcc und Gnd vorgesehen. Genauer, das externe Versorgungspotential Vcc wird über Anschlußstifte der Anschlußnummern 1, 11 und 33 zugeführt. Das Versorgungspotential Vcc, welches den Anschlußstiften 1, 11 und 33 zugeführt wird, kann dieselben Spannungswerte, wie das Betriebsversorgungspotential Vcc aufweisen. Alternativ kann das externe Versorgungspotential Vcc, was den Anschlüssen 1, 11 und 33 zugeführt wird, in der Einrichtung erniedrigt werden zum Liefern des Betriebsversorgungspotentials. Das Massepotential GND wird an die Anschlußstifte mit den Nummern 12, 22 und 34 zugeführt. Die Anschlußstifte mit den Nummern, 11, 12, 33 und 34 in der Mitte stellen die Betriebsleistungversorgung für das SRAM bereit, während die Anschlußstifte mit den Nummern 1 und 22 die Leistungsversorgung für das DRAM bereitstellen.
  • Ein Cache-Sperrsignal CI#, das die Sperrung des Cache Zugriffs anzeigt wird an ein Pinanschluß der Nummer 4 angelegt. Wenn das Cache-Sperrsignal CI# auf "L" gesetzt wird, ist der Zugriff zu dem SRAM-Feld gesperrt und ein direkter Zugriff (Feldzugriff) auf das DRAM-Feld ist erlaubt.
  • Ein Schreibaktivierungssignal W#, das den Datenschreibmodus anzeigt, wird an den Anschlußstift mit der Nummer 5 angelegt. Ein Chipauswahlsignal EH, das anzeigt, das dieses Chip ausgewählt ist, wird an den Anschlußstift mit der Nummer 18 angelegt.
  • Ein Befehlsregisterbestimmungssignal CR# zum Bestimmen des speziellen Modus wird an einen Anschlußstift mit der Pinnummer 23 angelegt. Wenn das Befehlsregisterbestimmungssignal CR# "L" ist, werden Befehlsadressen Ar0 und Ar1, die an die Anschlußstifte mit den Nummern 2 und 3 angelegt sind, gültig gemacht, was das Setzen des speziellen Modus (Auswahl eines Registers) ermöglicht.
  • Ein Cache-Treffersignal CH#, das einen Cache-Treffer anzeigt, wird an einen Anschlußstift mit der Anschlußstiftnummer 27 angelegt. Wenn das Cache-Treffersignal CH# "L" ist, ist der Zugriff auf das Cache (SRAM) möglich. Ein Ausgabeaktivierungssignal G#, das einen Ausgabemodus anzeigt, wird an einen Anschlußstift mit der Nummer 40 angelegt. Ein Taktsignal K wird an den Anschlußstift mit der Nummer 41 angelegt.
  • Ein Wiederauffrischbestimmungssignal REF#, das das Wiederauffrischen des DRAM-Feldes bestimmt, wird an einen Anschlußstift mit der Nummer 44 angelegt. Wenn das Refresh-Bestimmungssignal REF# den "L"-Zustand erreicht, wird ein automatisches Wiederauffrischen des DRAM-Feldes im Inneren in dem Zyklus ausgeführt.
  • Wenn Selbst-Wiederauffrischung bestimmt wird, wird der Pinanschluß mit der Anschlußstiftnummer 44 an einen Ausgabeanschluß geschaltet. Wenn das Selbst-Wiederauffrischen durchgeführt wird, wird ein Signal BUSY#, das das Ausführen des Selbst- Wiederauffrischens anzeigt, von dem Pinanschluß mit der Anschlußstiftnummer 44 ausgegeben. Es wird möglich den Zeitablauf des Selbst-Wiederauffrischens von außerhalb des CDRAMs durch dieses Signal BUSY# zu erkennen und daher kann das Selbst- Wiederauffrischen in einem normalen Zyklus verwendet werden.
  • Verschiedene Daten werden an die Anschlußstifte mit den Nummern 9, 10, 13, 14, 31, 32, 35 und 36 angelegt in Abhängigkeit von den zwei unterschiedlichen Betriebsmodi, d. h. der D/Q Trennung und dem maskieren Schreiben. Die Betriebsmodi der D/Q Trennung und des maskierten Schreibens werden durch ein Befehlsregister (was später beschrieben wird) gesetzt.
  • Im maskierten Schreibmodus werden die Anschlußstifte mit den Nummern 10, 13, 32 und 35 als gemeinsame Dateneingabe- und -ausgabeanschlüsse zum gemeinsamen Ausführen der Dateneingabe/ -ausgabe verwendet. Anschlußstifte mit den Nummern 9, 14, 31, 35 und 36 empfangen Daten M0, M1, M2 und M3, die das maskierte Schreiben bestimmen zum Anzeigen, welcher Datenwert angelegt an welchen Eingabe-/Ausgabeanschlußstift jeweils maskiert werden soll.
  • In dem D/Q Trennungsmodus werden die Anschlußstifte mit den Nummern 9, 14, 31 und 36 als Anschlußstifte zum Eingeben von Schreibdaten D0, D1, D2 und D3 verwendet. Anschlußstifte mit den Nummern 10, 13, 32 und 35 werden verwendet als Datenausgabeanschlußstifte zum Ausgeben von gelesenen Daten Q0, Q1, Q2 und Q3.
  • SRAM-Adressen Ac0 bis Ac11 und DRAM-Adressen (Feldadressen) Aa0 bis Aa9 werden über getrennte Pinanschlüsse und abhängig voneinander angelegt. In der in Fig. 31 gezeigten Anschlußstiftanordnung werden externe Betriebssteuersignale, die im allgemeinen in einem Standard-DRAM verwendet werden, d. h. das Zeilenadreßfreigabesignal /RAS und das Spaltenadreßfreigabesignal /CAS nicht verwendet. In dem CDRAM, das in dem Gehäuse von Fig. 31 enthalten ist (siehe Fig. 10) werden Daten und Steuersignale in Antwort auf eine ansteigende Flanke eines externen Taktsignals K eingegeben.
    • [Interne Funktion]
  • In diesem Abschnitt werden die internen Funktionen des CDRAMs kurz beschrieben.
  • (i) Fig. 32 ist ein Blockdiagramm, das die innere Struktur des CDRAM-Chips zeigt, der in einem Gehäuse von Fig. 31 untergebracht ist. Die in Fig. 31 gezeigte Blockanordnung dient dem Zweck des funktionsmäßigen Zeigens der inneren Struktur des CDRAM und es sollte angemerkt werden, daß die in dieser Figur gezeigte Struktur nicht dieselbe ist, als in der aktuellen Ausführung.
  • Unter Bezugnahme auf Fig. 32 weist ein CDRAM ein DRAM 100 und ein SRAM 200 auf. Das DRAM 100 weist ein 4M Bit DRAM-Feld 101 auf; einen DRAM-Zeilendekoderblock 102 zum Dekodieren einer angelegten internen Zeilenadresse für das DRAM und zum Auswählen von 4 Zeilen von dem DRAM-Feld 101; einen DRAM- Spaltendekoderblock 103 zum Dekodieren einer angelegten internen Spaltenadresse für das DRAM und zum Auswählen einer Spalte von jeder der ausgewählten 4 Zeilen in einem normalen Betriebsmodus (Feldzugriff); und einen Block 104, der DRAM-Leseverstärker DSA aufweist zum Erkennen und Verstärken von Daten der Speicherzellen, die mit den ausgewählten Zeilen verbunden sind und zum Auswählen von Gattern SG die auf ein Spaltenauswahlsignal von dem Block 103 ansprechen zum Auswählen von 16 Bit des DRAM-Feldes 101 in einem Datenübertragungsmodus und zum Auswählen von 4 Bit von Speicherzellen in einem Feldzugriffmodus.
  • Das SRAM 200 weist ein SRAM-Feld 201 mit der Kapazität von 16K Bit auf; einen SRAM-Zeilendekoderblock 202 zum Dekodieren einer internen Zeilenadresse für das SRAM und zum Auswählen von 4 Zeilen aus dem SRAM-Feld 201; und einen Spaltendekoder- /Leseverstärkerblock 203, welcher SRAM-Spaltendekoder und SRAM- Leseverstärker beinhaltet zum Dekodieren der internen Spaltenadresse für das SRAM, zum Auswählen von 1 Bit aus jeder der ausgewählten 4 Zeilen und Verbinden derselben mit einem internen Datenbus 251 und zum Erkennen und Verstärken von Information der ausgewählten SRAM-Zellen beim Datenlesen. Eine bidirektionale Übertragungsgatterschaltung 210 ist zwischen dem DRAM 100 und dem SRAM 200 vorgesehen. Unter Bezugnahme auf Fig. 32 kann die Gatterschaltung 210 mit einem Ausgang (Eingang) des Spaltendekoder-/Leseverstärkerblocks 203 verbunden sein, wie in der Anordnung von Fig. 10. In Fig. 32 werden jedoch die Dateneingabe/- ausgabe zu und von dem DRAM 100 durch den gemeinsamen Datenbus 251 in dem Feldzugriffsmodus ausgeführt und daher ist der gemeinsame Datenbus 251 als gekoppelt mit der bidirektionalen Übertragungsgatterschaltung 210 dargestellt.
  • In Übereinstimmung mit der vorliegenden Erfindung weist das CDRAM ferner einen Steuertaktpuffer 250 auf, der extern angelegte Steuersignale G#, W#, E#, CH#, CI#, REF# und CR# empfängt zum Erzeugen von internen Steuersignalen G, W, E, CH, CI, REF und CR; einen Adreßpuffer 252 zum Erzeugen einer internen Adresse int-Aa für das DRAM und einer internen Adresse int-Ac für das SRAM; und einen Taktpuffer 254 zum Zwischenspeichern eines extern angelegten Taktsignales K. Der Steuertaktpuffer 250 nimmt ein angelegtes Steuersignal und erzeugt ein internes Steuersignal in Antwort auf einen Anstieg eines internen Taktes von dem Taktpuffer 254. Ein Ausgang von dem Taktpuffer 254 wird auch an den Adreßpuffer 252 angelegt. Der Adreßpuffer 252 nimmt extern angelegte Adressen Aa und Ac, die angelegt werden, wenn das interne Chipaktivierungssignal E aktiv ist an einer ansteigenden Flanke des Takts K von dem Taktpuffer 254 und erzeugt interne Adressen int-Aa und int-Ac.
  • Das CDRAM weist eine Wiederauffrischschaltung 290 zum Wiederauffrischen der Speicherzellen in dem DRAM-Feld 100 auf. Die Wiederauffrischschaltung 290 weist eine Zählerschaltung 293 auf, die aktiviert wird in Antwort auf ein internes Wiederauffrischbestimmungssignal REF zum Erzeugen einer Wiederauffrischadresse des DRAM-Feldes; und eine Adreßmultiplexerschaltung 2513 zum Anlegen entweder einer Wiederauffrischadresse von der Zählerschaltung 256 oder einer internen Zeilenadresse von dem Adreßpuffer 252 an den DRAM-Zeilendekoderblock 102 in Antwort auf ein Schaltsignal MUX von einer Wiederauffrischsteuerschaltung 292. Die Wiederauffrischsteuerschaltung 292 wird angetrieben in Antwort auf eine Wiederauffrischanforderung von einer Schaltung 291 zum Erkennen des automatischen Wiederauffrischmodus. Der Wiederauffrischbetrieb wird später beschrieben.
  • Das CDRAM weist ferner eine DRAM-Feldtreiberschaltung 260 auf, die auf die internen Steuersignal E, CH, CI und REF anspricht zum Erzeugen von verschiedenen Steuersignalen zum Treiben des DRAMs 100; eine Übertragungsgattersteuerschaltung 262, die auf die internen Steuersignale E, CH und CI anspricht zum Erzeugen von Signalen zum Steuern der Übertragungsoperation des bidirektionalen Übertragungsgatter 210; und eine SRAM- Feldtreiberschaltung 264, die auf ein internes Chipauswahlsignal E anspricht zum Erzeugen von verschiedenen Steuersignalen zum Treiben des SRAM 200.
  • Das CDRAM in Übereinstimmung mit der vorliegenden Erfindung weist ferner ein Befehlsregister 270 auf, das in Antwort auf ein internes Steuersignal CR aktiviert wird zum Erzeugen eines Befehls cm zum Bestimmen des Betriebsmodus des CDRAM in Antwort auf ein externes Schreibaktivierungssignal W# und auf Be fehlsadressen Ar (Ar0 und Ar1); eine Dateneingabe- /ausgabesteuerschaltung 272 zum Steuern der Dateneingabe/- ausgabe in Übereinstimmung mit den internen Steuersignalen G, E, CH, CI und W und mit dem speziellen Modusbefehl CM; eine Eingabe-/Ausgabeschaltung 274, die aus einem Eingabe-/Ausgabepuffer gebildet ist und ein Ausgaberegister zum Eingeben/Ausgeben von Daten zwischen dem gemeinsamen Datenbus 251 und der Außenseite der Einrichtung. Ein Ausgaberegister ist in der Eingabe- /Ausgabeschaltung 274 vorgesehen zum Realisieren eines verriegelten Ausgabemodus und eines registrierten Ausgabemodus, welche die speziellen Modi des CDRAM sind. Die Dateneingabe- /ausgabesteuerschaltung 272 stellt die Eingabe- /Ausgabezeitabläufe von Daten in Übereinstimmung mit dem Modus ein, der sowohl durch den speziellen Modusbefehl cm, als auch durch die Art der Eingabe/Ausgabe von Daten bestimmt wird. In Fig. 32 sind die Arten von Dateneingabe-/ausgabeanschlüssen in dem maskierten Schreibmodus als Beispiel gezeigt.
  • Das CDRAM weist ferner eine zusätzliche Funktionssteuerschaltung 299 zum Realisieren verschiedener Funktionen auf. Funktionen, die durch die zusätzliche Funktionssteuerschaltung 299 realisiert werden, werden später im Detail beschrieben. Die Funktion beinhaltet das Verbot der Erzeugung von internen Takten zur Zeit des Bereitschaftszustandes, des Schaltens zwischen dem Auto- Wiederauffrischen/Selbst-Wiederauffrischen, des Schaltens der Adreßerzeugungsquelle in den Blockbetrieb und ähnliches. Strukturen von verschiedenen Schaltungen werden im folgenden beschrieben.
  • Grundkonstruktionen, Anordnungen und Operationen des CDRAM der vorliegenden Erfindung sind beschrieben worden. Verschiedene Modifikationen und zusätzliche Funktionen können in Betracht gezogen werden, die als eine zweite Ausführungsform im folgenden beschrieben werden.
  • In der zweiten Ausführungsform werden ein Steuersignal CI# (Cache-Zugriffssperrsignal) und ein Befehlssetz- /Burstaktivierungssignal CR#/BE#, die an den Anschlußstift Nummer 4 angelegt sind, als Steuersignale CC1 und CC2 definiert. Diese Signale haben dieselbe Funktion, wie in der oben beschriebenen ersten Ausführungsform und nur die Namen der Signale sind geändert.
    • [Niedrige Leistungs- und Hochgeschwindigkeitsbetriebsmodi]
  • Es ist wünschenswert die Taktfrequenz entsprechend der Situation des Zugreifens auf das CDRAM leistungsverbrauchsmäßig zu ändern. Zum Beispiel, wenn nur auf das DRAM in dem CDRAM aufeinanderfolgend zugegriffen wird, wird kein schneller Takt benötigt, da die Betriebsgeschwindigkeit gering ist. So ist ein niedriger Takt in solchen Situationen in Termen eines niedrigen Leistungsverbrauchs zu bevorzugen. Wenn auf das SRAM-Cache sukzessive zugegriffen wird, sollte ein schneller Takt zwecks schneller Betriebsbereitschaft angelegt werden. Das CDRAM sollte so schnell wie möglich arbeiten mit dem geringsten Leistungsverbrauch ungeachtet der Taktfrequenz. Um solche Betriebseigenschaften zu realisieren, wird der DRAM-Adreßfreigabezeitablauf entsprechend der Taktfrequenz variiert. Genauer, das CDRAM ist so ausgelegt, daß es zwei Betriebsmodi beinhaltet, das sind der Modus mit niedrigem Leistungsverbrauch, in dem die DRAM-Zeilenadresse an einer ansteigenden Flanke des Takts K verriegelt wird, während die DRAM-Spaltenadresse an der folgenden abfallenden Flanke des Takts K verriegelt wird, und der Hochgeschwindigkeitsmodus, in dem die DRAM-Zeilenadresse an einer ansteigenden Flanke des Takts K verriegelt wird, während die DRAM-Spaltenadresse an einer anderen ansteigenden Flanke des Takts verriegelt wird. Im folgenden wird die Struktur zum Realisieren einer solchen Änderung des Adreßfreigabezeitablaufs mit Bezug auf die Fig. 33 bis 45 beschrieben.
  • Fig. 33 ist ein Blockdiagramm, das funktionsmäßig die gesamte Struktur des CDRAMs in Übereinstimmung mit der zweiten Ausführungsform zeigt. In dem in Fig. 33 gezeigten CDRAM ist eine Adreßerzeugungsschaltung 360, die externe Adreßsignale Ac und Aa übernimmt und interne Adressen int-Ac und int-Aa in Übereinstimmung mit dem internen Chipaktivierungssignal E erzeugt, ein internes Cache-Trefferbestimmungssignal /CH und ein internes Taktsignal int-K von dem Taktpuffer 254 anstelle des in Fig. 32 gezeigten Adreßpuffers 260 vorgesehen. Durch Einstellen cer Zeitabläufe des Übernehmens der Adressen Ac und Aa in der Adreßerzeugungsschaltung 360 kann das CDRAM 5000 in den Modus mit niedrigem Leistungsverbrauch oder den Hochgeschwindigkeitsmodus versetzt werden.
  • Ein Zeilenadreßsignal und ein Spaltenadreßsignal werden extern in zeitgeteilter Weise angelegt zum Bereitstellen des internen Adreßsignals int-Aa des DRAMs, welches an den DRAM-Zeilendekoder 102 und den DRAM-Spaltendekoder 103 angelegt wird. Durch Einstellen der Zeitabläufe für das Übernehmen dieser Adreßsignale kann die Betriebsgeschwindigkeit des DRAMs eingestellt werden. Die Adreßerzeugungsschaltung 360 erzeugt ein internes Zeilenadreßsignal und ein internes Spaltenadreßsignal während sie den Zeitablauf zum Übernehmen des externen DRAM-Adreßsignals Aa in Übereinstimmung mit einem internen Steuersignal K (int-K) und internen Steuersignalen E und /CH einstellt.
  • Fig. 34 ist ein Diagramm der Signalwellenformen, das den Betrieb des Schaltungsaufbaus, der mit dem Abschnitt, der die internen Adreßsignale int-Aa für das DRAM dieser Adreßerzeugungsschaltung 360 erzeugt verbunden ist, zeigt. Der Betrieb der Adreßerzeugungsschaltung 360 wird mit Bezug auf Fig. 34 beschrieben.
  • Ein Betriebsmodus, in dem ein Hochgeschwindigkeitsbetrieb mit niedrigem Leistungsverbrauch ausgeführt wird (im nachfolgenden als Modus mit niedrigem Leistungsverbrauch bezeichnet) wird gesetzt durch Einstellen der internen Steuersignale E und CH je weils auf "H" und "L" zum Zeitpunkt T1 an einer ansteigenden Flanke des Taktsignales K. Zu diesem Zeitpunkt übernimmt die Adreßerzeugungsschaltung 360 das externe Adreßsignal Aa als ein internes Zeilenadreßsignal int · Aar in Antwort auf die ansteigende Flanke des Taktsignales K. Dann nimmt sie das externe Adreßsignal Aa in Antwort auf eine abfallende Flanke des Taktsignals K und erzeugt ein internes Spaltenadreßsignal int · Aac. Die Einzelheiten dieser Operation sind wie folgt.
  • Zum Zeitpunkt T1 ist das externe Adreßsignal Aa bereits an die Adreßerzeugungsschaltung 360 bei der ansteigenden Flanke des externen Taktsignals K angelegt worden. Zu dieser Zeit wird in Übereinstimmung mit der Kombination der Zustände der Signale E und CH ein internes Zeilenadreßfreigabesignal /RAS zum Übernehmen eines Zeilenadreßsignals erzeugt und in einen aktiven Zustand "L" versetzt. Da das interne Zeilenadreßfreigabesignal /RAS ein Signal mit aktivem "L" ist, verriegelt die Adreßerzeugungsschaltung 360 das externe Adreßsignal Aa und erzeugt danach kontinuierlich das interne Zeilenadreßsignal int · Aar und legt dasselbe an den DRAM-Zeilendekoder 102 (Zeitpunkt T2) an.
  • Wenn das interne Zeilenadreßfreigabesignal /RAS sich auf "L" bei einer abfallenden Flanke des externen Taktsignals K zum Zeitpunkt T3 befindet, werden interne Spaltenadreßfreigabesignale CAL und /CAL erzeugt. In Antwort darauf nimmt und verriegelt die Adreßerzeugungsschaltung 360 das externe Adreßsignal Aa als ein internes Spaltenadreßsignal (Zeitpunkt T4) und legt dasselbe an den DRAM-Spaltendekoder 103 an.
  • Das in Fig. 34 gezeigte Schema bei dem das DRAM- Zeilenadreßsignal int · Aar und das DRAM-Spaltenadreßsignal int · Aac durch einen einzigen Impuls des Taktsignals K genommen werden, ermöglicht einen schnelleren Betrieb des DRAMs verglichen mit der Struktur einer üblichen taktsynchronisierten Halbleiterspeichereinrichtung, wie die in Fig. 35 dargestellte, bei der die Operation nur an der ansteigenden Flanke des externen Taktsignals ausgeführt wird.
  • Wie nämlich in Fig. 35 gezeigt ist, werden der Modus mit niedrigem Leistungsverbrauch, das Zeilenadreßsignal und das Spaltenadreßsignal für das DRAM zu einem Zeitpunkt TA genommen, zu dem der Betrieb des DRAM gestartet wird.
  • Wenn alle Operationen bei demselben Zeitablauf (ansteigende Flanke) des Taktsignals K wie in der herkömmlichen taktsynchronisierten Halbleiterspeichereinrichtung bestimmt werden, wird das Spaltenadreßsignal für das DRAM an der ansteigenden Flanke des nächsten Taktsignals K (Zeitpunkt TB) genommen, und von diesem Punkt des Übernehmens des Spaltenadreßsignals startet das DRAM seinen Betrieb. Daher, selbst wenn dem Leistungsverbrauch gegenüber der Betriebsgeschwindigkeit des CDRAM die Priorität gegeben wird und die Periode des Taktsignals K verlängert wird oder das Taktsignal intermittierend erzeugt wird, um den Leistungsverbrauch des CDRAMs zu verringern, kann der Startpunkt des Betriebes des DRAMs um den Zeitraum (TB-TA) zwischen TB und TA früher gelegt werden, verglichen mit der Struktur der herkömmlichen taktsynchronisierten Halbleiterspeichereinrichtung. Es kann nämlich eine taktsynchronisierte Halbleiterspeichereinrichtung bereitgestellt werden, die mit hoher Geschwindigkeit betrieben werden kann, selbst in dem Modus mit niedrigem Leistungsverbrauch.
  • Wie in Fig. 33 dargestellt ist, werden die internen Operationen des CDRAMs alle durch die externen Steuersignale gesteuert. Die in Fig. 34 gezeigten internen Zeilenadreßfreigabesignale /RAS und internen Spaltenadreßfreigabesignale CAL und /CAL sind Steuersignale, die einfach den Zeitablauf des Übernehmens der DRAM- Adressen in der Adreßerzeugungsschaltung 360 bestimmen.
  • Es sei angenommen, daß das externe Taktsignal K intermittierend erzeugt wird, um den Leistungsverbrauch weiter zu verringern, während die Periode des externen Taktsignals K verlängert wird, so daß der Forderung nach niedrigem Leistungsverbrauch genüge geleistet wird. In diesem Fall kann ebenfalls durch Rücksetzen der Übernahmeoperation der Adreßerzeugungsschaltung 360 durch Verwenden des internen Zeilenadreßfreigabesignals /RAS ein CDRAM bereitgestellt werden, bei dem ein Einfluß von möglichem Rauschen, das in einem solchen intermittierenden Betrieb erzeugt wird, minimiert ist. Hier entspricht der intermittierende Betriebsmodus einem Modus, bei dem die Periode des Taktsignals K zeitweise länger gemacht ist, oder einem Modus, in dem die Periode des externen Taktsignals K variabel ist. Ein Spielraum für Rauschimpulse, die erzeugt werden, wenn die Periode des externen Taktsignals lang ist, wird beschrieben.
  • Fig. 36 ist ein Diagramm für den Vergleich zwischen dem herkömmlichen Betriebsmodus und dem Modus mit niedrigem Leistungsverbrauch. In dem Modus mit niedrigem Leistungsverbrauch wird, wenn ein Rauschimpuls NZ in dem externen Taktsignal K erzeugt ist, ein externes Adreßsignal Aa in dem CDRAM zum Zeitpunkt TC übernommen, dann wird das externe Adreßsignal Aa als ein internes Spaltenadreßsignal zum Zeitpunkt TD genommen und das DRAM beginnt seinen Betrieb vom Zeitpunkt TD an. Wenn jedoch der Aufbau so ausgelegt ist, daß die Adreßerzeugungsschaltung 360 rückgesetzt wird nach Ablauf einer vorgeschriebenen Zeitperiode, hört der Betrieb des DRAMs automatisch zum Zeitpunkt TE auf und eine Störung, verursacht durch den Rauschimpuls NZ, kann verhindert werden. Genauer, wenn das externe Taktsignal K zum Zeitpunkt TEa ansteigt, ist der Betrieb des DRAMs bereits fertig und es kehrt in den Vorladezustand zurück. Dementsprechend können Operationen in Übereinstimmung mit den Kombinationen der Zustände verschiedener Steuersignale an der ansteigenden Flanke des externen Taktsignals K ausgeführt werden und daher kann ein CDRAM mit einem geeigneten Spielraum für die Störung der Rauschimpulse NZ bereitgestellt werden.
  • Wenn das Zeilenadreßsignal und das Spaltenadreßsignal nur an der ansteigenden Flanke des externen Taktsignals K wie in dem normalen Modus genommen werden sollen, und wenn das Zeilenadreßsignal irrtümlicher Weise in Antwort auf eine ansteigende Flanke des Rauschimpulses NZ zum Zeitpunkt TC genommen wird, wird das CDRAM in einem Wartezustand gehalten für die Eingabe des Spaltenadreßsignales bis zum nächsten Anstiegspunkt TEa des externen Taktsignales K. Zu dieser Zeit übernimmt das CDRAM das Adreßsignal Aa zum Zeitpunkt TEa, wenn das genaue externe Taktsignal IC ansteigt, als ein Spaltenadreßsignal und beginnt seinen Betrieb. Daher, wenn ein genaues externes Taktsignal K angelegt wird, wird ein irrtümlicher Vorgang bewirkt. Es ist nämlich wegen der längeren Periode des externen Taktsignals K zum Reduzieren des Leistungsverbrauchs der Spielraum für das Rauschen in dem herkömmlichen Betriebsmodus verloren gegangen.
  • Wie oben beschrieben wurde kann durch Rücksetzen des DRAMs nach dem Ablauf einer vorbestimmten Zeitperiode (zum Beispiel der Zeit, die erforderlich ist bis zum Abschluß des Lesebetriebs in dem DRAM-Feld) vom Übernehmen des DRAM-Spaltenadreßsignales in die Adreßerzeugungsschaltung 360, ein ausreichender Spielraum für das Rauschen bereitgestellt werden, selbst wenn dass externe Taktsignal K intermittierend angelegt wird.
  • Fig. 37 zeigt ein Beispiel eines speziellen Aufbaus der in Fig. 33 gezeigten Adreßerzeugungsschaltung 360. Unter Bezugnahme auf Fig. 37 weist die Adreßerzeugungsschaltung 360 eine Zeilenadreßfreigabesignalerzeugungsschaltung 2601 auf, die auf Steuersignale E und CH und auf das externe Taktsignal K anspricht zum Erzeugen eines internen Zeilenadreßfreigabesignals /RAS; eine Spaltenadreßfreigabesignalerzeugungsschaltung 2602, die auf das interne Zeilenadreßfreigabesignal /RAS von der Zeilenadreßfreigabesignalerzeugungsschaltung 2601 und auf das Taktsignal K anspricht zum Erzeugen eines internen Spaltenadreßfreigabesignals CAL, /CAL; eine Zeilenadreßverriegelungsschaltung 2603, die anspricht auf das interne Zeilenadreßfreigabesignal /RAS zum Über nehmen des externen Adreßsignals Aa zum Erzeugen eines internen Zeilenadreßsignals; eine Spaltenadreßverriegelungsschaltung 2604, die anspricht auf das interne Zeilenadreßfreigabesignal /RAS und die internen Spaltenadreßfreigabesignale CAL und /CAL zum Übernehmen des externen Adreßsignals Aa zum Erzeugen eines internen Spaltenadreßsignals; und eine Rücksetzsignalerzeugungsschaltung 2605, die auf das interne Zeilenadreßfreigabesignal /RAS anspricht zum Erzeugen eines Rücksetzsignals nach Ablauf einer vorbestimmten Zeitperiode (zum Beispiel der Periode des aktiven Zustandes des DRAMs) zum Anlegen desselben an die Zeilenadreßfreigabesignalerzeugungsschaltung 2601. Hier sind das externe Taktsignal K und das interne Taktsignal int-K im wesentlichen dasselbe Signal und im folgenden wird das interne Taktsignal einfach als K bezeichnet.
  • Die Zeilenadreßfreigabesignalerzeugungsschaltung 2601 erzeugt das interne Zeilenadreßfreigabesignal /RAS, wenn sich das Steuersignal E auf "H" und das Steuersignal CH auf "L" an einer ansteigenden Flanke des (internen) Taktsignals K befinden. Die Spaltenadreßfreigabesignalerzeugungsschaltung 2601 erzeugt die internen Spaltenadreßfreigabesignale CAL, /CAL in Antwort auf eine abfallende Flanke des Taktsignals K. Die Spaltenadreßfreigabesignalerzeugungsschaltung 2602 wird zurückgesetzt, wenn das interne Zeilenadreßfreigabesignal /RAS auf das inaktive "H" ansteigt.
  • Die Zeilenadreßverriegelungsschaltung 2603 wird in einen Verriegelungszustand versetzt, wenn das interne Zeilenadreßfreigabesignal /RAS "L" erreicht und gibt kontinuierlich das verriegelte Signal als internes Zeilenadreßsignal aus ungeachtet des Zustandes des externen Adreßsignals Aa.
  • Die Spaltenadreßverriegelungsschaltung 2604 übernimmt die externe Adresse Aa in Antwort auf das interne Zeilenadreßfreigabesignal /RAS und gibt das angelegte Adreßsignal kontinuierlich als internes Spaltenadreßsignal in Antwort auf die Spaltenadreßfrei gabesignale CAL, /CAL aus. Die in Fig. 37 gezeigte Adreßerzeugungsschaltung steht in Beziehung zu den DRAM-Adressen. Zum Zeitpunkt eines Cache-Treffers, in dem auf das SRAM-Feld zugegriffen wird, werden das Zeilenadreßsignal und das Spaltenadreßsignal gleichzeitig an die SRAM-Adreßerzeugungsschaltung (nicht gezeigt) angelegt. Daher werden das Zeilenadreßsignal und das Spaltenadreßsignal für das SRAM bei demselben zeitlichen Verlauf des externen Taktsignals übernommen. Der Betrieb der in Fig. 37 gezeigten Adreßsignalerzeugungsschaltung ist derselbe wie der, der mit Bezug auf das Diagramm der Signalwellenformen von Fig. 106 beschrieben wurde, und daher wird die Beschreibung desselben nicht wiederholt. Die spezielle Struktur der jeweiligen Schaltungen in Fig. 37 wird beschrieben.
  • Fig. 38 zeigt eine spezielle Struktur der Zeilenadreßfreigabesignalerzeugungsschaltung 2601, die in Fig. 37 dargestellt ist. Unter Bezugnahme auf Fig. 37 weist die Zeilenadreßfreigabesignalerzeugungsschaltung 2601 eine AND-Schaltung 2610 auf, die das Taktsignal K, das Steuersignal E und das Steuersignal /CH (invertiertes Signal CH) empfängt; und eine OR-Schaltung 2611, die an einem Eingang den Ausgang der AND-Schaltung 2610 empfängt und an dem anderen Eingang einen Q-Ausgang eines Flipflops (FF) 2612 empfängt. Das Flipflop 2612 weist einen Setzeingang S auf, der einen Ausgang der OR-Schaltung 2611 empfängt, einen Rücksetzeingang R, der ein Rücksetzsignal RS von der in Fig. 37 gezeigten Rücksetzsignalerzeugungsschaltung 2605 empfängt, einen Q-Ausgang und einen /Q-Ausgang. Der Q-Ausgang und der /Q-Ausgang stellen Signale bereit, die komplementär zueinander sind.
  • Das interne Zeilenadreßfreigabesignal /RAS wird von dem /Q- Ausgang von dem Flipflop 2612 erzeugt. Im allgemeinen hat das Flipflop 2612 eine Schaltungsstruktur, die zwei NOR-Schaltungen, die miteinander kreuzweise gekoppelt sind, beinhaltet. Das Flipflop 2612 wird gesetzt, wenn ein "H"-Signal an den Setzeingang S angelegt wird, und gibt ein Signal auf "L" von dem /Q- Ausgang aus. Wenn ein Signal auf "H" an den Rücksetzeingang R angelegt wird, wird es zurückgesetzt und das von /Q ausgegebene Signal erreicht "H". Der Betrieb der in Fig. 38 gezeigten Zeilenadreßfreigabesignalerzeugungsschaltung 2601 wird mit Bezugnahme auf das Diagramm der Wellenformen von Fig. 34 beschrieben.
  • Wenn sich das Steuersignal E auf "H" und das Steuersignal C auf "L", wenn das Taktsignal K auf "H" ansteigt, befindet, dann erreicht der Ausgang von der AND-Schaltung 2610 "H". Folglich steigt der Ausgang der OR-Schaltung 2611 auf "H" und das Flipflop 2612 wird gesetzt. Dann fällt das interne Zeilenadreßfreigabesignal /RAS, das als eine Ausgabe von dem /Q-Ausgang des Flipflop 2612 bereitgestellt wird, auf "L". Zu dieser Zeit erreicht der Q-Ausgang des Flipflops 2612 "H", und der Ausgang von der OR-Schaltung 2611 erreicht "H". Nach Ablauf einer vorbestimmten Zeitperiode von der Erzeugung des internen Zeilenadreßfreigabesignals /RAS wird ein Rücksetzsignal von der Rücksetzsignalerzeugungsschaltung 2605 (siehe Fig. 37) erzeugt, das Flipflop 2612 wird zurückgesetzt und das Zeilenadreßfreigabesignal /RAS steigt auf "H" an. Daher ist die Zeilenadreßerzeugungsschaltung 360 bereit, die nächste Adresse zu empfangen.
  • Wenn ein Rücksetzsignal mit "H" an den Setzeingang S des Flipflops 2612, das miteinander kreuzgekoppelte NOR-Gatter aufweist, angelegt wird, können der Q-Ausgang und der /Q-Ausgang beide "L" erreichen. Zu dieser Zeit erreicht, da der Q-Ausgang des Flipflops 2612 an einen Eingang der OR-Schaltung 2611 angelegt wird, der Ausgang der OR-Schaltung 2611 "L". Wenn das Rücksetzsignal RS eine geeignete Impulsbreite hat, wird das Flipflop 2612 in einem stabilen Rücksetzzustand gehalten. Um den Betrieb des Flipflops 2612 zu dieser Zeit gewährleisten, kann ein Einzelimpulssignal erzeugt werden, wenn der Q-Ausgang des Flipflops 2612 "H" erreicht zum Anlegen des Einzelimpulssignales an die OR- Schaltung 2611 anstelle des Q-Ausgangs des Flipflops 2612. Alternativ kann eine Schaltung, die einen Einzelimpuls mit einer geeigneten Impulsbreite erzeugt in Antwort auf die Ausgabe von der AND-Schaltung 2610, bereitgestellt werden zum Anlegen des Impulses von dieser Einzelimpulserzeugungsschaltung an den Setzeingang des Flipflops 2612.
  • Fig. 39 zeigt ein Beispiel eines speziellen Aufbaus der Spaltenadreßfreigabesignalerzeugungsschaltung 2602, die in Fig. 37 gezeigt ist. Unter Bezugnahme auf Fig. 39 weist die Spaltenadreßfreigabesignalerzeugungsschaltung 2602 eine AND-Schaltung 2621 auf, die an ihrem einen Eingang das Taktsignal K empfängt; eine Inverterschaltung 2622, die das interne Zeilenadreßfreigabesignal /RAS empfängt; und ein Flipflop 2623 mit einem Setzeingang /S. der einen Ausgang der AND-Schaltung 2621 empfängt, einem Rücksetzeingang /R, der einen Ausgang von der Inverterschaltung 2622 empfängt, einen Q-Ausgang und einen /Q-Ausgang. Der /Q-Ausgang des Flipflops 2623 wird an den anderen Eingang der AND-Schaltung 2621 angelegt. Das Spaltenadreßfreigabesignal /CAL wird von dem /Q-Ausgang des Flipflops 2623 erzeugt, und das Spaltenadreßfreigabesignal CAL wird von der Inverterschaltung 2624, die den /Q-Ausgang des Flipflops 2623 empfängt, erzeugt.
  • Das Flipflop 2623 weist zum Beispiel zwei NAND-Schaltungen, die miteinander kreuzgekoppelt sind auf. Es wird gesetzt, wenn ein Signal auf "L" an den Setzeingang /S angelegt wird, und es wird zurückgesetzt, wenn ein Signal auf "L" an den Rücksetzeingang /R angelegt wird. Der Betrieb wird beschrieben.
  • Es sei angenommen, daß das Flipflop 2623 zurückgesetzt ist. Zu dieser Zeit befindet sich der /Q-Ausgang des Flipflops 2623 auf "H", und der Ausgang von der AND-Schaltung 2621 befindet sich auf "H" in Antwort auf das Ansteigen des Taktsignals K. Wenn das Taktsignal K auf "L" abfällt, fällt der Ausgang der AND- Schaltung 2621 auf "L", das Flipflop 2623 wird gesetzt, das Spaltenadreßfreigabesignal /CAL von dem /Q-Ausgang desselben erreicht "L" und das Spaltenadreßfreigabesignal CAL von cer Inverterschaltung 624 erreicht "H". Das Zeilenadreßfreigabesignal /RAS erreicht "L" in Antwort auf den Anstieg des Taktsignals K, und der Ausgang der Inverterschaltung 2622 wird "H".
  • Nach dem Ablauf einer vorbestimmten Zeitperiode steigt das interne Zeilenadreßfreigabesignal /RAS von "L" auf "H" an, und der Ausgang von der Inverterschaltung 2622 fällt auf "L" ab. Folglich wird das Flipflop 2623 zurückgesetzt, das Spaltenadreßfreigabesignal /CAL erreicht "H", und das Spaltenadreßfreigabesignal CAL erreicht "L".
  • Zu dieser Zeit können die Signale zum Setzen des Eingangs /S und zum Zurücksetzen des Eingangs /R des Flipflops 2623 beide "L" sein. Solch ein Zustand kann jedoch verhindert werden durch Bereitstellen einer Struktur zum Zurücksetzen des /Q-Ausgangs des Flipflops 2623. Ebenso kann ein Schaltungsaufbau zum Setzen des Q-Ausgangs des Flipflops 2623 bereitgestellt werden.
  • Alternativ kann ein Aufbau zum Erzeugen eines Einzelimpulssignales mit einer vorbestimmten Impulsbreite in Antwort auf einen Abfall des Taktsignals K zum Bereitstellen desselben zum Setzen des Einganges /S des Flipflops 2623 als ein einfaches Verfahren verwendet werden. Zu dieser Zeit fällt das erzeugte Einzelimpulssignal von "H" auf "L" nach der Erzeugung.
  • Fig. 40 zeigt ein Beispiel einer speziellen Struktur der in Fig. 37 gezeigten Zeilenadreßverriegelungsschaltung 2603. Unter Bezugnahme auf Fig. 40 weist die Zeilenadreßverriegelungsschaltung 2603 eine Inverterschaltung 2631 auf, die ein externes Adreßsignal Aa empfängt; einen taktgesteuerten Inverter 2632, der eine Ausgabe von der Inverterschaltung 2631 empfängt; eine Inverterschaltung 2633, die eine Ausgabe von dem taktgesteuerte Inverter 2632 empfängt; und einen taktgesteuerten Inverter 2634, der eine Ausgabe von der Inverterschaltung 2633 empfängt.
  • Der Betrieb des taktgesteuerten Inverters 2632 wird gesteuert durch die internen Zeilenadreßfreigabesignale RAS und /RAS. Wenn sich das interne Zeilenadreßfreigabesignal RAS auf "H" und das interne Zeilenadreßfreigabesignal /RAS auf "L" befindet, wird der getaktete Inverter 2632 in einen Ausgangszustand mit hoher Impedanz gesetzt, der ein inaktiver Zustand ist. Wenn sich das interne Zeilenadreßfreigabesignal RAS auf "L" und das interne Zeilenadreßfreigabesignal /RAS auf "H" befindet, wird der taktgesteuerte Inverter 2632 in den aktiven Zustand versetzt, und er invertiert einen Ausgang der Inverterschaltung 2631 und überträgt denselben an einen Knoten N10.
  • Der taktgesteuerte Inverter 2634 wird in den aktiven Zustand versetzt, wenn sich das interne Zeilenadreßfreigabesignal /RAS auf "L" und das interne Zeilenadreßfreigabesignal RAS auf "H" befindet, und er funktioniert als Inverter. Wenn sich das interne Zeilenadreßfreigabesignal RAS auf "L" und das interne Zeilenadreßfreigabesignal /RAS auf "H" befindet, wird der taktgesteuerte Inverter in einen Ausgangszustand mit hoher Impedanz versetzt, der ein inaktiver Zustand ist. Daher bilden, wenn der taktgesteuerte Inverter 2634 aktiv ist, die Inverterschaltung 2633 und der taktgesteuerte Inverter 2634 eine Verriegelungsschaltung, und diese gibt kontinuierlich ein Signalpotential aus, welches an dem Knoten N10 erscheint. Das interne Zeilenadreßsignal int · Ara wird von dem Knoten N10 erzeugt. Der Betrieb wird im folgenden beschrieben.
  • Wenn sich das interne Zeilenadreßfreigabesignal /RAS auf den inaktiven "H" befindet, funktioniert der taktgesteuerte Inverter 2632 als ein Inverter. Zu dieser Zeit befindet sich der taktgesteuerte Inverter 2634 in dem Ausgangszustand mit hoher Impedanz. Daher wird zu dieser Zeit das externe Adreßsignal Aa an den Knoten N10 übertragen. Wenn der taktgesteuerte Inverter 2632 in den Ausgangszustand mit hoher Impedanz versetzt wird, und der taktgesteuerte Inverter 2634 in den aktiven Zustand versetzt wird, so daß er als Inverter wirkt. In diesem Zustand wird das Signalpotential, welches an dem Knoten N10 erscheint, wenn das interne Zeilenadreßfreigabesignal /RAS auf "H" war, durch die Inverterschaltung 2633 und den taktgesteuerten Inverter 2634 verriegelt, und es wird kontinuierlich als internes Zeilenadreßsignal int · Ara ausgegeben.
  • Fig. 41 zeigt ein Beispiel einer speziellen Struktur einer Spaltenadreßverriegelungsschaltung 2604, die in Fig. 37 gezeigt ist. Unter Bezugnahme auf Fig. 41 weist die Spaltenadreßverriegelungsschaltung 2604 eine NOR-Schaltung 2641 auf, die an ihrem einen Eingang das externe Adreßsignal Aa empfängt und an dem anderen Eingang das interne Zeilenadreßfreigabesignal /RAS; einen taktgesteuerten Inverter 2642, der eine Ausgabe der NOR- Schaltung 2641 empfängt; eine Inverterschaltung 2643, die eine Ausgabe des taktgesteuerten Inverters 2642 empfängt; und einen taktgesteuerten Inverter 2644, der eine Ausgabe des Inverters 2643 empfängt.
  • Der taktgesteuerte Inverter 2642 wird in den aktiven Zustand versetzt und dient als ein Inverter, wenn sich das interne Spaltenadreßfreigabesignal CAL auf "L" und das interne Spaltenadreßfreigabesignal /CAL auf "H" befindet. Wenn sich das interne Spaltenadreßfreigabesignal CAL auf "H" und das interne Spaltenadreßfreigabesignal /CAL auf "H" befinden, wird der taktgesteuerte Inverter 2642 in den inaktiven Zustand versetzt und in einen Ausgangszustand mit hoher Impedanz versetzt. Der taktgesteuerte Inverter 2644 wird in den aktiven Zustand versetzt und dient als ein Inverter, wenn sich das interne Spaltenadreßfreigabesignal /CAL auf "L" und das interne Spaltenadreßfreigabesignal CAL auf "H" befinden. Wenn sich das interne Spaltenadreßfreigabesignal CAL auf "L" und das interne Spaltenadreßfreigabesignal CAL auf "H" befinden, wird der taktgesteuerte Inverter 2644 in den inaktiven Zustand versetzt und in einen Ausgangszustand hoher Impedanz versetzt. Wenn der taktgesteuerte Inverter 2644 aktiv ist, bilden die Inverterschaltung 2643 und der taktgesteuerte Inverter 2644 eine Verriegelungsschaltung, die ein Signalpotential, das an dem Knoten N20 erscheint, verriegelt. Es wird ein internes Spaltenadreßsignal int · Arc von dem Knoten N20 erzeugt. Der Vorgang wird beschrieben.
  • Wenn sich das interne Zeilenadreßfreigabesignal /RAS auf "H" befindet, befindet sich ein Ausgang der NOR-Schaltung 2641 auf "L". Da zu dieser Zeit die internen Spaltenadreßfreigabesignale CAL und /CAL noch nicht erzeugt worden sind, dient der taktgesteuerte Inverter 2642 als ein Inverter und überträgt ein Signal auf "H" an den Knoten N20.
  • Wenn das interne Zeilenadreßfreigabesignal /RAS auf "L" abfällt, funktioniert die NOR-Schaltung 2641 als ein Inverter. Zu dieser Zeit gibt die NOR-Schaltung 2641 ein invertiertes Signal des externen Adreßsignales Aa aus. Nach einer vorbestimmten Zeitperiode von dem Abfall des internen Zeilenadreßfreigabesignals /RAS auf "L" werden die internen Spaltenadreßfreigabesignale CAL und /CAL erzeugt, der taktgesteuerte Inverter 2642 wird in den Ausgangszustand hoher Impedanz versetzt, und der taktgesteuerte Inverter 2644 wird in den aktiven Zustand versetzt und funktioniert als ein Inverter. Folglich wird das an dem Knoten N20 erscheinende Signalpotential, wenn die internen Spaltenadreßfreigabesignale CAL und /CAL erzeugt werden, kontinuierlich als internes Spaltenadreßsignal int · Arc ausgegeben.
  • Die in den Fig. 40 und 41 dargestellten Strukturen entsprechen Abschnitten, die mit 1 Bit des externen Adreßsignals Aa in Beziehung stehen. Die in den Fig. 40 und 41 gezeigte Schaltung ist für jedes Bit jedes externen Adreßsignals Aa vorgesehen.
  • Die in Fig. 37 gezeigte Rücksetzsignalerzeugungsschaltung 2605 kann jede Schaltungsstruktur haben, vorausgesetzt, daß der Rücksetzimpuls RS erzeugt wird, nachdem einer vorbestimmtem Zeitperiode von dem Erkennen eines Abfalls des internen Zeilenadreßfreigabesignals /RAS auf "L". Die Rücksetzsignalerzeugungsschaltung kann einfach realisiert werden durch eine Schaltungsstruktur, die eine Schaltung zum Bereitstellen einer Verzögerung in dem Zeilenadreßfreigabesignal /RAS aufweist und eine Schaltung zum Erzeugen eines Einzelimpulssignales in Antwort auf die Ausgabe von der Verzögerungsschaltung.
  • Die Rücksetzsignalerzeugungsschaltung 2605 kann einen derartigen Aufbau haben, daß das Rücksetzsignal von der in Fig. 33 gezeigten DRAM-Feldtreiberschaltung 260 erzeugt wird. Zu diesem Zeitpunkt erzeugt die DRAM-Feldtreiberschaltung 260 ein Signal zum Aktivieren des Schaltungsaufbaues eines Abschnittes, der in Beziehung steht zu dem Zeilenauswahlvorgang des DRAM-Feldes, und der Rücksetzimpuls kann zu einem Zeitpunkt erzeugt werden, wenn der Betrieb des Schaltungsaufbaues, der mit der Zeilenauswahl verbunden ist, fertig ist. Zum Beispiel kann ein Aufbau eingesetzt werden, der einen Rücksetzimpuls RS erzeugt nach einer vorbestimmten Zeitperiode von der Erzeugung eines Leseverstärkeraktivierungssignals für den Lesebetrieb in dem DRAM--Feld 101.
  • Es wird ein Aufbau zum Einstellen des CDRAMs auf Betriebsweisen abhängig von dem beabsichtigten Zweck, d. h. Hochgeschwindigkeitsmodus oder Modus mit niedrigem Leistungsverbrauch, beschrieben. Befehlsregister werden verwendet zum Einstellen solcher Modi.
  • Wie in Fig. 42 gezeigt ist, wird der Betriebsmodus des CDRAMs eingestellt abhängig von Datenwerten von Dateneingabeanschlüssen DQ3 (D3) und DQ2 (D2) wenn ein Register WR0 ausgewählt ist.
  • Wenn DQ3 (D3) und DQ2 (D2) beide auf "0" gesetzt sind, ist ein erster Hochgeschwindigkeitsmodus bestimmt. Durch Setzen von DQ3 (D3) und DQ2 (D2) jeweils auf "0" und "1" ist ein Modus mit niedrigem Leistungsverbrauch bestimmt. Wenn DQ3 (D3) und DQ2 (D2) jeweils auf "1" und "0" gesetzt werden, ist ein zweiter Hochgeschwindigkeitsmodus bestimmt. Der Eingabeanschluß ist dargestellt als DQ (D), wenn das Register WR0 gesetzt ist, da die Funktion des Anschlußstiftes sich unterscheidet abhängig davon, ob der DQ-Trennungsmodus durch ein Register RR1 bestimmt ist, oder der maskierte Schreibmodus durch ein Register RR0 ausge wählt ist. Es werden Betriebsmodi beschrieben, die durch Daten AB realisiert werden, die an die Daten DQ3 (D3) und DQ2 (D2) des Registers WR0 angelegt werden.
  • Fig. 43 zeigt einen Hochgeschwindigkeitsbetrieb des CDRAMs. Der erste Hochgeschwindigkeitsbetriebsmodus wird ausgewählt durch Setzen der oberen 2 Bit von Daten AB des Registers WR0 beide auf "0". In diesem Zustand wird ein Zeilenadreßsignal (ROW) zuerst an einer ansteigenden Flanke des ersten Taktsignals K (#1) des Taktsignals K genommen, und dann wird ein Spaltenadreßsignal (COL) an einem Anstieg eines dritten Taktsignals K (#3) genommen. Der Betrieb des CDRAM wird gestartet von einer abfallenden Flanke des dritten Taktsignals (#3).
  • Der zweite Hochgeschwindigkeitsmodus wird ausgewählt durch Setzen der oberen 2 Bit von Daten AB des Befehlsregisters WR0 auf "1" und "0". In dem zweiten Hochgeschwindigkeitsbetriebsmodus wird das Zeilenadreßsignal (ROW) an einer ansteigenden Flanke des ersten Taktsignals K (#1) genommen, und das Spaltenadreßsignal (COL) wird an einer ansteigenden Flanke des darauf folgenden angelegten zweiten Taktsignals K1 (#2) genommen.
  • Wenn daher auf das DRAM-Feld bei einem Cache-Fehlen des CDRAMs oder ähnlichem zugegriffen werden soll, kann die Betriebsgeschwindigkeit auf einen optimalen Wert, der abhängig von der beabsichtigten Verwendung ist, eingestellt werden. Da die Zeit, die zum Zugreifen auf das DRAM-Feld erforderlich ist, auf einen optimalen Wert eingestellt werden kann, der abhängig ist von der Aufgabe des Verarbeitens, ist eine anpassungsfähige Systemstruktur ermöglicht.
  • Fig. 44 ist ein Diagramm von Signalwellenformen, das einen Betrieb zeigt, bei dem das CDRAM in dem Modus mit niedrigem Leistungsverbrauch arbeitet. Der Modus mit niedrigem Leistungsverbrauch wird bestimmt durch Setzen der oberen 2 Bit von AB des in Fig. 114 gezeigten Befehlsregisters WR0 jeweils auf "0" und "1".
  • In dem Modus mit niedrigem Leistungsverbrauch wird das Zeilenadreßsignal (ROW) an einer ansteigenden Flanke des Taktsignals K genommen, und das Spaltenadreßsignal (COL) wird an einer abfallenden Flanke des Taktsignals K genommen. In diesem Fall werden Zeilen- und Spaltenadreßsignale in Antwort auf einen einzigen Impuls genommen. Selbst wenn das Taktsignal K intermittierend erzeugt ist oder die Periode des Taktsignals K zeitweise verlängert ist, und daher die Periode des Taktsignals verlängert ist, können Zeilen- und Spaltenadreßsignale durch ein einzelnes Taktsignal genommen werden. Da das DRAM seinen Betrieb unmittelbar nach dem das Spaltenadreßsignal genommen worden ist, startet, kann ein CDRAM, das bei hoher Geschwindigkeit mit niedrigem Leistungsverbrauch arbeitet, bereitgestellt werden.
  • Fig. 45 zeigt einen Schaltungsaufbau zum Einstellen eines Zeitablaufs zum Nehmen des externen Adreßsignals Aa in Abhängigkeit von dem Betriebsmodus. Die in Fig. 35 gezeigte Schaltungsstruktur wird als Spaltenadreßfreigabesignalerzeugungsschaltung 2602, die in Fig. 37 gezeigt ist, verwendet. Genauer gesagt, die Spaltenadreßfreigabesignalerzeugungsschaltung, die in Fig. 45 gezeigt ist, wird anstelle der in Fig. 39 gezeigten Spaltenadreßfreigabesignalerzeugungsschaltung verwendet. Die oben beschriebenen jeweiligen Schaltungen können für andere Schaltungen verwendet werden. Unter Bezugnahme auf Fig. 45 weist eine Spaltenadreßfreigabesignalerzeugungsschaltung 2602' eine AND-Schaltung 2701 auf, die an ihrem einen Eingang das Taktsignal K empfängt; und ein Flipflop 2702, welches einen Ausgang von der AND-Schaltung 2701 an seinem Setzeingang /S1 und ein internes Spaltenadreßfreigabesignal /RAS an seinem Rücksetzeingang /R1 über eine Inverterschaltung 2709 empfängt. Ein Ausgang /Q1 des Flipflops 2702 wird an den anderen Eingang der AND- Schaltung 2701 angelegt. Das Flipflop 2702 wird gesetzt oder zurückgesetzt, wenn ein Signal auf "L" an den Eingang /S1 oder /R1 angelegt wird.
  • Die Schaltung 2602' weist ferner eine OR-Schaltung 2703 auf, die an ihrem einen Eingang das Taktsignal K empfängt, eine OR- Schaltung 2710, die den Ausgang /Q1 des Flipflops 2702 und das interne Zeilenadreßfreigabesignal /RAS empfängt; und ein Flipflop 2704 mit einem Setzeingang S2, der einen Ausgang von der OR-Schaltung 2703 empfängt, und mit einem Rücksetzeingang R2, der einen Ausgang von der OR-Schaltung 2710 empfängt. Ein Ausgang Q2 des Flipflops 2704 wird an den anderen Eingang der OR- Schaltung 2703 angelegt. Das Flipflop 2704 wird gesetzt, wenn ein Ausgang von der OR-Schaltung 2703 auf "H" ansteigt, und es wird zurückgesetzt, wenn ein Ausgang von der OR-Schaltung 2710 auf "H" ansteigt.
  • Die Schaltung 2602' weist ferner eine AND-Schaltung 2705 auf, die an einem Eingang das Taktsignal K empfängt; eine AND- Schaltung 2711, die einen Ausgang Q2 des Flipflops 2704 und ein internes Zeilenadreßfreigabesignal RAS von der Inverterschaltung 2709 empfängt; und ein Flipflop 2706, das an einem Setzeingang /S3 einen Ausgang der AND-Schaltung 2705 und an einem Rücksetzeingang /R3 einen Ausgang der AND-Schaltung 2711 empfängt. Ein Ausgang Q3 des Flipflops 2706 wird an den anderen Eingang der AND-Schaltung 2705 angelegt. Das Flipflop 2706 wird gesetzt in Antwort auf einen Abfall eines Signals, welches an den Setzeingang /S3 angelegt wird, und es wird zurückgesetzt in Antwort auf den Abfall eines Signals, das an den Rücksetzeingang /R3 angelegt wird.
  • Die Schaltung 2602' weist ferner eine OR-Schaltung 2707 auf, die an einem Eingang das Taktsignal K empfängt; eine OR-Schaltung 2712, die einen Ausgang /Q3 des Flipflops 2706 und ein internes Zeilenadreßfreigabesignal /RAS empfängt; und ein Flipflop 2708, das an einem Setzeingang S4 einen Ausgang von der OR-Schaltung 2707 und an einem Rücksetzeingang R4 einen Ausgang von der OR- Schaltung 2712 empfängt. Ein Ausgang Q4 des Flipflops 2708 wird an den anderen Eingang der OR-Schaltung 2707 angelegt. Das Flipflop 2708 wird gesetzt in Antwort auf einen Anstieg eines Signals, das an den Setzeingang S4 angelegt wird, und es wird zurückgesetzt in Antwort auf einen Anstieg eines SignaLs, das an den Rücksetzeingang R4 angelegt wird.
  • Die Spaltenadreßfreigabesignalerzeugungsschaltung 2602' weist ferner eine AND-Schaltung 2715 auf, die einen Q2-Ausgang des Flipflops 2704 und einen Datenwert B (entsprechend zu DQ2, gezeigt in Fig. 42), der in dem Register WR0 gesetzt ist, empfängt; eine Inverterschaltung 2713, die einen Ausgang /Q1 von dem Flipflop 2702 empfängt; und eine AND-Schaltung 2714, die einen Ausgang von dem Inverter 2713 und einen Datenwert A (entsprechend zu dem Datenwert DQ3, der in Fig. 104 gezeigt ist), der in dem Register WR0 gesetzt ist, empfängt; eine OR- Schaltung 2716, die einen Ausgang von der AND-Schaltung 1714, einen Ausgang von der AND-Schaltung 2715 und einen Ausgang Q4 des Flipflops 2708 empfängt; und eine Inverterschaltung 2717, die einen Ausgang von der OR-Schaltung 2716 empfängt. Das Spaltenadreßfreigabesignal CAL wird von der OR-Schaltung 2716 erzeugt und das Spaltenadreßfreigabesignal /CAL wird von der Inverterschaltung 2717 erzeugt. Der Betrieb wird mit Bezugnahme auf das Signalwellenformendiagramm von Fig. 46 beschrieben.
  • Es wird der Betrieb, wenn der Modus mit niedrigem Leistungsverbrauch eingestellt ist, beschrieben. Zu dieser Zeit ist der Datenwert A "0" ("L") und der Datenwert B ist "1" ("H"). In diesem Zustand ist ein Ausgang der AND-Schaltung 2714 "L". Die Flipflops 2702, 2704, 2706 und 2708 sind in dem zurückgesetzten Zustand. Wenn das externe Taktsignal K zum ersten Mal ansteigt, erreicht ein Ausgang der AND-Schaltung 2701 "H". Zu dieser Zeit steigt in dem Flipflop 2702 nur ein Signal, das an den Setzeingang /S1 angelegt ist, von "L" auf "H", und daher wird es in dem zurückgesetzten Zustand gehalten. In Antwort auf den Anstieg des Taktsignals K fällt das interne Zeilenadreßfreigabesignal /RAS auf "L". Zu dieser Zeit, da das Flipflop 2702 in dem zurückgesetzten Zustand gehalten wird, befindet sich der Ausgang /Q1 des Flipflops 2702 auf "H", und daher befindet sich der Ausgang der OR-Schaltung 2710 ebenso auf "H".
  • Selbst wenn der Ausgang der OR-Schaltung 2703 auf "H" in Antwort auf einen Anstieg des Taktsignals K ansteigt, wird das Flipflop 2704 durch den Ausgang von der OR-Schaltung 2710 gesetzt, so daß der Ausgang Q2 "H" erreicht. Zu dieser Zeit befindet sich der Ausgang der AND-Schaltung 2711 auf "L", und der Ausgang der OR- Schaltung 2712 befindet sich auf "H" (der Ausgang /Q3 des Flipflops 2703 befindet sich auf "H"), so daß die Flipflops 2706 und 2708 ebenso in demselben Zustand wie dem zurückgesetzten Zustand gehalten werden. Daher ist in diesem Zustand ein Ausgang der AND-Schaltung 2715 auf "L" und der Ausgang von der OR-Schaltung 2716 ist ebenso auf "L".
  • Wenn das Taktsignal K auf "L" abfällt, fällt der Ausgang der AND-Schaltung 2701 auf "L", das Flipflop 2702 wird gesetzt, und der Ausgang /Q1 des Flipflops 2702 fällt von "H" auf "L". In Antwort darauf steigt der Ausgang der Inverterschaltung 2713 auf "H". Da sich der Datenwert B auf "H"-Potentialpegel befindet, steigt der Ausgang der AND-Schaltung 2715 auf "H" in Antwort auf den Abfall des Ausgangs /Q1 des Flipflops 2702 auf "L". Folglich steigt der Ausgang der OR-Schaltung 2716 an, das interne Spaltenadreßfreigabesignal CAL erreicht "H" und das interne Spaltenadreßfreigabesignal /CAL fällt auf "L". Folglich kann ein Modus mit niedrigem Leistungsverbrauch realisiert werden, in dem das Zeilenadreßsignal und das Spaltenadreßsignal an der ansteigenden und abfallenden Flanke eines Impulses (#1) des Taktsignals K genommen werden.
  • Es wird ein zweiter Hochgeschwindigkeitsbetriebsmodus beschrieben, in dem ein Zeilenadreßsignal und ein Spaltenadreßsignal an den ansteigenden Flanken der jeweiligen Taktsignale genommen werden. Zu dieser Zeit ist der Datenwert A auf 1 ("H") gesetzt, und der Datenwert B ist auf 0 ("L") gesetzt. Zu dieser Zeit ist der Ausgang der AND-Schaltung 2715 auf "L" festgehalten. Der Ausgang der AND-Schaltung 2714 erreicht "H", wenn der Ausgang Q2 des Flipflops 2704 auf "H" ansteigt. Der Ausgang Q2 des Flipflops 2704 steigt auf "H" an, wenn das Flipflop 2704 von dem zurückgesetzten Zustand freigegeben wird, und der Ausgang der OR- Schaltung 2703 steigt auf "H" an. Genauer, das Flipflop 2704 wird gesetzt, wenn der Ausgang der OR-Schaltung 2703 "H" in Antwort auf den Anstieg des Taktsignals K (#2) erreicht, welches angelegt wird nachdem das Flipflop 2702 gesetzt ist, und der /Q1-Ausgang desselben erreicht "L". Daher wird in dem zweiten Hochgeschwindigkeitsbetriebsmodus das Spaltenadreßfreigabesignal CAL auf "H" gesetzt und das interne Spaltenadreßfreigabesignal /CAL wird auf "L" an einer ansteigenden Flanke des zweiten Taktsignals K (#2) gesetzt. Somit wird der zweite Hochgeschwindigkeitsbetriebsmodus realisiert.
  • Ein erster Hochgeschwindigkeitsbetriebsmodus, in dem die Spaltenadresse an einer ansteigenden Flanke des dritten Taktsignals K (#3) genommen wird, wird beschrieben. In diesem Fall sind die Datenwerte A und B beide auf "0" gesetzt. In diesem Zustand sind die Ausgänge der AND-Schaltungen 2714 und 2715 beide "L". Der Ausgang Q2 des Flipflops 2704 steigt auf "H" an in Antwort auf den zweiten Anstieg (#2) des Taktsignals K. Folglich erreicht der Ausgang der AND-Schaltung 2711 "H" und das Flipflop 2706 wird aus dem zurückgesetzten Zustand freigegeben. In Antwort auf den zweiten Abfall (#2) des Taktsignals K fällt der Ausgang der AND-Schaltung 2705 auf "L" ab, das Flipflop 2706 wird gesetzt und der Ausgang Q3 des Flipflops 2706 fällt auf "L". Da der Ausgang /Q3 des Flipflops 2706 auf "L" abfällt, erreicht der Ausgang der OR-Schaltung 2712 "L", und das Flipflop 2708 wird aus dem zurückgesetzten Zustand freigegeben. Wenn der Ausgang der OR-Schaltung 2707 auf "H" bei einem dritten Anstieg (#3) des Taktsignals K ansteigt, wird das Flipflop 2708 gesetzt, und das Potential des Ausgangs Q4 desselben steigt auf "H" an. Folglich erreicht der Ausgang der OR-Schaltung 2716 "H". Somit wird der erste Hochgeschwindigkeitsbetrieb, in dem das Zeilenadreßsignal bei dem Anstieg des ersten Taktsignals K genommen wird und das Spaltenadreßsignal bei einem Anstieg des dritten Taktsignals K genommen wird, realisiert.
  • In jeder der oben beschriebenen Betriebszyklusmodi werden, wenn das interne Zeilenadreßfreigabesignal /RAS auf "H" nach Ablauf einer vorbestimmten Zeitperiode ansteigt, die Flipflops 2702, 2704, 2706 und 2708 alle zurückgesetzt. Die Flipflops 2702, 2704, 2706 und 2708 haben dieselbe Struktur wie die Flipflops 2612 und 2623, die in den Fig. 110 und 111 gezeigt sind.
  • Wie oben beschrieben wurde, kann, da das CDRAM in Synchronisation mit dem externen Taktsignal K arbeitet, die Verzögerung der Zykluszeit, die sich von dem zeitlichen Versatz der Adressen und ähnlichem ableitet, verhindert werden, und eine genaue Steuerung kann bewirkt werden, verglichen mit einem Verfahren, bei dem die internen Taktsignale erzeugt werden durch Verwenden einer Adreßübergangserkennungsschaltung.
  • Darüberhinaus, durch beliebiges Einstellen der Zeitabläufe zum Nehmen der Spaltenadresse des DRAMs kann ein CDRAM, welches flexibel den Anwendungen entspricht, bei denen dem niedrigen Leistungsverbrauch die Priorität gegeben wird und Anwendungen, bei denen dem Hochgeschwindigkeitsbetrieb die Priorität gegeben wird, bereitgestellt werden.
  • Die Struktur zum Ändern der Zeitabläufe zum Nehmen der Spaltenadresse ist nicht beschränkt auf die Anwendung auf das CDRAM und jede Halbleiterspeichereinrichtung vom Typ des Adreßmultiplexens, die in Synchronisation mit Taktsignalen arbeitet, kann verwendet werden, um denselben Effekt bereitzustellen. Es kann eine Struktur verwendet werden, bei der ein Zeilenadreßsignal und ein Spaltenadreßsignal an getrennte Anschlußpins angelegt werden.

Claims (8)

1. Halbleiterspeichereinrichtung mit einem Feld (101) mit einer Mehrzahl von Speicherzellen (DMC) und einer Adreßerzeugungseinrichtung (360), die angepaßt ist, ein externes Adreßsignal (Aa) zu empfangen, das angelegt wird von einer externen Einheit extern zu der Speichereinrichtung in Synchronisierung mit einem Taktsignal (K), welches erste und zweite Übergänge zwischen einem ersten Pegel und einem zweiten Pegel aufweist, zum Erzeugen eines internen Adreßsignales, das eine Speicherzelle in dem Feld bestimmt, wenn es aktiviert ist; wobei die Halbleitereinrichtung eine Einstelleinrichtung (270) aufweist, die auf ein externes Adreßübernahme-Zeitablaufbestimmungssignal anspricht zum Erzeugen eines Modusauswahlsignales (A, B) und wobei die Adreßerzeugungseinrichtung eine Einrichtung zum Liefern der Zeitsteuerung (2601, 2602) aufweist, die auf ein Zugriffsbefehlssignal (E, /CM) von der externen Einheit, das Modusauswahlsignal und das Taktsignal anspricht zum Liefern eines Zeitsteuerungssignals (/RAS, CAL, /CAL), welches einen Zeitablauf für das Übernehmen des externen Adreßsignales derart bestimmt, daß die Einrichtung in zwei Modi arbeiten kann, und wobei das externe Adreßsignal (Aa) Spalten- und Zeilenadreßsignale (RAS, CAS) aufweist, die Zeit-gemultiplext sind, zum Anlegen an die Halbleitereinrichtung, und wobei die Einrichtung zum Liefern einer Zeitsteuerung (2601, 2602) eine erste Adreßsteuereinrichtung (2601) aufweist, die auf einen ersten Übergang von dem ersten Pegel zu dem zweiten Pegel des Taktsignales (K), im nachfolgenden erster erster Übergang bezeichnet, und auf das Zugriffsbefehlssignal (E, /CH) anspricht zum Liefern eines ersten Adreßladesignales (/RAS), und eine zweite Adreßsteuereinrichtung (2602'), die das Taktsignal empfängt und auf das Modusauswahlsignal anspricht zum Liefern eines zweiten Adreßladesignales (/CAS, CAL, /CAL), die auf eine aus einer Mehrzahl von aufeinanderfolgenden ersten und zweiten Übergängen des Taktsignales im Anschluß an den ersten ersten Übergang anspricht, und wobei die Adreßerzeugungseinrichtung (360) eine erste Adreßverriegelungseinrichtung (2603) aufweist, die gekoppelt ist zum Empfangen des externen Adreßsignales zum Liefern eines ersten internen Adreßsignales (intAra) in Antwort auf das erste Adreßladesignal, und eine zweite Adreßverriegelungseinrichtung (2604), die gekoppelt ist zum Empfangen des externen Adreßsignales zum Liefern eines zweiten internen Adreßsignales in Antwort auf das zweite Adreßladesignal, wobei der erste Übergang zum Liefern des ersten Adreßladesignales vorbestimmt ist.
2. Eine Einrichtung nach Anspruch 1, wobei die Einstelleinrichtung (270) Register (WR0) zum Empfangen und Speichern des externen Adreßübernahme-Zeitablaufbestimmungssignales zum Erzeugen des Modusauswahlsignales aufweist.
3. Eine Einrichtung nach Anspruch 1, wobei das Taktsignal einen ersten Übergang aufweist, wobei es sich von einem ersten Pegel zu einem zweiten Pegel ändert und einen zweiten Übergang, wobei es sich von dem zweiten Pegel zu dem ersten Pegel ändert, und wobei die Adreßerzeugungseinrichtung (360) eine Einrichtung (2601, 2602, 2603, 2604) zum Übernehmen von externen Adreßsignalen bei unterschiedlichen Arten von Übergängen des Taktsignales aufweist zum Erzeugen entsprechender interner Adreßsignale.
4. Eine Einrichtung nach einem der vorhergehenden Ansprüche, wobei das externe Adreßsignal Zeit-gemultiplext in nur ein erstes Adreßsignal (intAra) und ein zweites Adreßsignal (intArc) ist, wobei das erste und das zweite Adreßsignal in Kombination eine Speicherzelle in dem Feld bestimmen.
5. Eine Einrichtung nach Anspruch 4, wobei in dem Feld (101) eine Mehrzahl von Speicherzellen (DMC) in Zeilen und Spalten angeordnet sind, und wobei das erste Adreßsignal (intAra) eine Zeile von Speicherzellen in dem Feld bestimmt und das zweite Adreßsignal (intArc) eine Spalte von Speicherzellen in dem Feld bestimmt.
6. Eine Einrichtung nach Anspruch 4, wobei die Adreßerzeugungseinrichtung (360) das erste Adreßsignal zuerst und dann das zweite Adreßsignal übernimmt.
7. Eine Einrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Übergang entweder der Anstieg oder der Abfall des Taktsignales ist und der zweite Übergang das andere des Taktsignales ist.
8. Eine Einrichtung nach Anspruch 1, wobei die zweite Adreßsteuereinrichtung (2602') eine Einrichtung (2702-2717) aufweist, die auf das Modusauswahlsignal (A, B) und das Taktsignal (K) anspricht zum Liefern des zweiten Adreßladesignals, die anspricht auf einen von (i) einen ersten zweiten Übergang des Taktsignales unmittelbar nach dem ersten ersten Übergang, (ii) einen nächsten ersten Übergang des Taktsignales unmittelbar nach dem ersten ersten Übergang, und (iii) einen zweiten ersten Übergang des Taktsignales nach dem ersten Übergang.
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Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US6212089B1 (en) * 1996-03-19 2001-04-03 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
EP0552667B1 (de) 1992-01-22 1999-04-21 Enhanced Memory Systems, Inc. DRAM mit integrierten Registern
JPH06202933A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 同期式大規模集積回路記憶装置
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3778579B2 (ja) * 1993-11-16 2006-05-24 株式会社ルネサステクノロジ 半導体記憶装置
US5537346A (en) * 1994-05-20 1996-07-16 Samsung Electronics Co., Ltd. Semiconductor memory device obtaining high bandwidth and signal line layout method thereof
US6094703A (en) 1995-02-21 2000-07-25 Micron Technology, Inc. Synchronous SRAM having pipelined memory access enable for a burst of addresses
US6205514B1 (en) 1995-02-21 2001-03-20 Micron Technology, Inc. Synchronous SRAM having global write enable
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
US5901322A (en) * 1995-06-22 1999-05-04 National Semiconductor Corporation Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache
KR0158111B1 (ko) * 1995-07-06 1999-02-01 김광호 반도체 메모리 장치의 센스앰프 제어회로
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
US5983313A (en) * 1996-04-10 1999-11-09 Ramtron International Corporation EDRAM having a dynamically-sized cache memory and associated method
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
US5982696A (en) * 1996-06-06 1999-11-09 Cirrus Logic, Inc. Memories with programmable address decoding and systems and methods using the same
US6199142B1 (en) * 1996-07-01 2001-03-06 Sun Microsystems, Inc. Processor/memory device with integrated CPU, main memory, and full width cache and associated method
JPH1050056A (ja) * 1996-07-31 1998-02-20 Sharp Corp 半導体記憶装置
US6167486A (en) * 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5940851A (en) * 1996-11-27 1999-08-17 Monolithic Systems, Inc. Method and apparatus for DRAM refresh using master, slave and self-refresh modes
US6088760A (en) * 1997-03-07 2000-07-11 Mitsubishi Semiconductor America, Inc. Addressing system in a multi-port RAM having main and cache memories
US6373831B1 (en) 1997-03-26 2002-04-16 Nortel Networks Ltd. Systems and methods of channel coding and inverse-multiplexing for multi-carrier CDMA systems
US5991851A (en) * 1997-05-02 1999-11-23 Enhanced Memory Systems, Inc. Enhanced signal processing random access memory device utilizing a DRAM memory array integrated with an associated SRAM cache and internal refresh control
JP3001475B2 (ja) * 1997-08-28 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP3161383B2 (ja) * 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置
JP3092558B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体集積回路装置
JP3092557B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体記憶装置
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
JP3201335B2 (ja) * 1998-03-17 2001-08-20 日本電気株式会社 メモリアドレス発生回路及び半導体記憶装置
US6157971A (en) 1998-06-02 2000-12-05 Adaptec, Inc. Source-destination re-timed cooperative communication bus
US6334167B1 (en) 1998-08-31 2001-12-25 International Business Machines Corporation System and method for memory self-timed refresh for reduced power consumption
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6415353B1 (en) 1998-10-01 2002-07-02 Monolithic System Technology, Inc. Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same
US6370073B2 (en) 1998-10-01 2002-04-09 Monlithic System Technology, Inc. Single-port multi-bank memory system having read and write buffers and method of operating same
US6898140B2 (en) 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
US6707743B2 (en) 1998-10-01 2004-03-16 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division
KR100388319B1 (ko) 1998-12-30 2003-10-10 주식회사 하이닉스반도체 로우디코딩어레이의출력신호배치구조
US6222785B1 (en) 1999-01-20 2001-04-24 Monolithic System Technology, Inc. Method and apparatus for refreshing a semiconductor memory using idle memory cycles
US6496437B2 (en) 1999-01-20 2002-12-17 Monolithic Systems Technology, Inc. Method and apparatus for forcing idle cycles to enable refresh operations in a semiconductor memory
KR100387720B1 (ko) 1999-06-29 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법
JP2001015704A (ja) * 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
JP2001126470A (ja) 1999-10-26 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system
FR2801388B1 (fr) * 1999-11-19 2003-12-12 St Microelectronics Sa Procede de commande de memoire dram rapide et controleur adapte
JP3674833B2 (ja) * 2000-02-16 2005-07-27 シャープ株式会社 同期型半導体記憶装置
US6151236A (en) 2000-02-29 2000-11-21 Enhanced Memory Systems, Inc. Enhanced bus turnaround integrated circuit dynamic random access memory device
US6725067B1 (en) 2000-03-24 2004-04-20 International Business Machines Corporation Method and system for restarting a reference clock of a mobile station after a sleep period with a zero mean time error
JP2002042463A (ja) * 2000-07-21 2002-02-08 Seiko Epson Corp 半導体装置、そのリフレッシュ方法および電子機器
KR100380387B1 (ko) * 2001-02-08 2003-04-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법
KR100386949B1 (ko) * 2001-03-14 2003-06-09 삼성전자주식회사 디지털 데이터 처리 시스템
US7085186B2 (en) * 2001-04-05 2006-08-01 Purple Mountain Server Llc Method for hiding a refresh in a pseudo-static memory
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
KR100389867B1 (ko) 2001-06-04 2003-07-04 삼성전자주식회사 플래시 메모리 관리방법
JP2003036676A (ja) * 2001-07-19 2003-02-07 Mitsubishi Electric Corp 半導体記憶装置
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
JP2003157699A (ja) * 2001-11-20 2003-05-30 Oki Electric Ind Co Ltd 半導体記憶装置
JP4160556B2 (ja) * 2002-06-03 2008-10-01 富士通株式会社 半導体集積回路
US7290080B2 (en) * 2002-06-27 2007-10-30 Nazomi Communications Inc. Application processors and memory architecture for wireless applications
US6721224B2 (en) * 2002-08-26 2004-04-13 Mosel Vitelic, Inc. Memory refresh methods and circuits
US20040044508A1 (en) * 2002-08-29 2004-03-04 Hoffman Robert R. Method for generating commands for testing hardware device models
US6795364B1 (en) * 2003-02-28 2004-09-21 Monolithic System Technology, Inc. Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode
KR100481184B1 (ko) * 2003-03-26 2005-04-07 삼성전자주식회사 반도체 메모리 집적회로
KR100518567B1 (ko) * 2003-04-15 2005-10-04 삼성전자주식회사 독출 동작과 기입 동작이 동시에 수행되는 메모리 셀어레이 구조를 가지는 집적 회로
JP2005025903A (ja) * 2003-07-01 2005-01-27 Nec Micro Systems Ltd 半導体記憶装置
US7146456B2 (en) * 2003-09-29 2006-12-05 Infineon Technologies North America Corp. Memory device with a flexible reduced density option
US7779212B2 (en) 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
KR100861854B1 (ko) * 2003-11-06 2008-10-07 인터내셔널 비지네스 머신즈 코포레이션 반도체 기억 장치 및 그 버스트 동작 방법
US7333587B2 (en) * 2004-02-27 2008-02-19 General Electric Company Method and system for imaging using multiple offset X-ray emission points
US7113439B2 (en) * 2004-04-22 2006-09-26 Memocom Corp. Refresh methods for RAM cells featuring high speed access
KR100600053B1 (ko) * 2004-07-27 2006-07-13 주식회사 하이닉스반도체 어드레스핀과 데이터핀을 공유하는 의사 에스램
US7136303B2 (en) * 2004-08-31 2006-11-14 Broadcom Corporation System and method using a one-time programmable memory cell
US7778812B2 (en) * 2005-01-07 2010-08-17 Micron Technology, Inc. Selecting data to verify in hardware device model simulation test generation
JP2006190402A (ja) * 2005-01-07 2006-07-20 Renesas Technology Corp 半導体装置
US9384818B2 (en) * 2005-04-21 2016-07-05 Violin Memory Memory power management
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4345725B2 (ja) * 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
US7388773B2 (en) * 2005-08-22 2008-06-17 International Business Machines Corporation Random access memory with a plurality of symmetrical memory cells
US20070150881A1 (en) * 2005-12-22 2007-06-28 Motorola, Inc. Method and system for run-time cache logging
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
KR100835279B1 (ko) * 2006-09-05 2008-06-05 삼성전자주식회사 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치
JP4956087B2 (ja) * 2006-08-07 2012-06-20 株式会社東芝 半導体記憶装置
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
US7584335B2 (en) * 2006-11-02 2009-09-01 International Business Machines Corporation Methods and arrangements for hybrid data storage
US7539050B2 (en) * 2006-11-22 2009-05-26 Qimonda North America Corp. Resistive memory including refresh operation
JP2008152464A (ja) * 2006-12-15 2008-07-03 Toshiba Corp 記憶装置
US7571415B2 (en) * 2007-01-23 2009-08-04 United Microelectronics Corp. Layout of power device
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US20090175115A1 (en) * 2008-01-09 2009-07-09 Christoph Bilger Memory device, method for accessing a memory device and method for its manufacturing
KR100945792B1 (ko) * 2008-03-12 2010-03-08 주식회사 하이닉스반도체 어드레스 제어 회로를 포함하는 반도체 집적 회로
KR101575851B1 (ko) * 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
JP2010218664A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体記憶装置およびその制御方法
KR20110004164A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 메모리 장치
JP2011065732A (ja) * 2009-09-18 2011-03-31 Elpida Memory Inc 半導体記憶装置
JP2011165247A (ja) * 2010-02-08 2011-08-25 Seiko Epson Corp 電子機器
US8837250B2 (en) * 2010-07-20 2014-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for word line decoder layout
US8364905B2 (en) * 2010-08-16 2013-01-29 Hewlett-Packard Development Company, L.P. Storage system with middle-way logical volume
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US20130086315A1 (en) * 2011-10-04 2013-04-04 Moon J. Kim Direct memory access without main memory in a semiconductor storage device-based system
JP5266429B1 (ja) 2011-12-02 2013-08-21 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US20130173864A1 (en) * 2012-01-04 2013-07-04 Elpida Memory, Inc. Semiconductor device including row cache register
US8923087B2 (en) * 2012-01-19 2014-12-30 Lsi Corporation Method and apparatus for decreasing leakage power consumption in power gated memories
US9466352B2 (en) 2012-01-30 2016-10-11 Hewlett Packard Enterprise Development Lp Dynamic/static random access memory (D/SRAM)
WO2014011149A1 (en) * 2012-07-10 2014-01-16 Hewlett-Packard Development Company, L.P. List sort static random access memory
KR101975528B1 (ko) 2012-07-17 2019-05-07 삼성전자주식회사 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리
KR20140064546A (ko) 2012-11-20 2014-05-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 컴퓨터 시스템
KR101707266B1 (ko) * 2013-08-29 2017-02-15 엘에스산전 주식회사 Plc에서의 os의 업데이트 장치 및 방법
US9496034B2 (en) 2013-09-06 2016-11-15 Sony Semiconductor Solutions Corporation Memory device with a common source line masking circuit
US9286218B2 (en) 2014-03-10 2016-03-15 Everspin Technologies, Inc. Word line auto-booting in a spin-torque magnetic memory having local source lines
KR20150110918A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치
US20150317158A1 (en) 2014-04-03 2015-11-05 Applied Micro Circuits Corporation Implementation of load acquire/store release instructions using load/store operation with dmb operation
US9779025B2 (en) 2014-06-02 2017-10-03 Micron Technology, Inc. Cache architecture for comparing data
US10008265B2 (en) 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
WO2016069487A1 (en) * 2014-10-26 2016-05-06 Neo Semiconductor Inc. 3d nvm and dram memory device
US9601167B1 (en) 2015-03-02 2017-03-21 Michael C. Stephens, Jr. Semiconductor device having dual-gate transistors and calibration circuitry
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US9542980B1 (en) * 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US10332580B2 (en) 2017-10-12 2019-06-25 Nanya Technology Corporation DRAM and method for determining binary logic using a test voltage level
US10332579B2 (en) 2017-11-30 2019-06-25 Nanya Technology Corporation DRAM and method for operating the same
KR102513454B1 (ko) * 2018-02-28 2023-03-24 에스케이하이닉스 주식회사 반도체 장치
KR20190128451A (ko) * 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 반도체장치
US10796750B2 (en) * 2018-07-10 2020-10-06 Globalfoundries Inc. Sequential read mode static random access memory (SRAM)
KR20200071396A (ko) * 2018-12-11 2020-06-19 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10923185B2 (en) 2019-06-04 2021-02-16 Qualcomm Incorporated SRAM with burst mode operation
DE102019128331B4 (de) 2019-08-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
CN112447218A (zh) 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
KR20210028886A (ko) * 2019-09-05 2021-03-15 에스케이하이닉스 주식회사 캐시 래치 회로를 구비하는 반도체 메모리 장치
US11380372B1 (en) 2020-12-17 2022-07-05 Micron Technology, Inc. Transferring data between DRAM and SRAM
US11640838B2 (en) * 2021-09-24 2023-05-02 Qualcomm Incorporated Pseudo-dual-port SRAM with burst-mode address comparator
US20230195644A1 (en) * 2021-12-20 2023-06-22 Advanced Micro Devices, Inc. Last level cache access during non-cstate self refresh

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3031340A (en) * 1957-08-12 1962-04-24 Peter R Girardot Composite ceramic-metal bodies and methods for the preparation thereof
US3149409A (en) * 1959-12-01 1964-09-22 Daimler Benz Ag Method of producing an engine piston with a heat insulating layer
US3364976A (en) * 1965-03-05 1968-01-23 Dow Chemical Co Method of casting employing self-generated vacuum
US3396777A (en) * 1966-06-01 1968-08-13 Dow Chemical Co Process for impregnating porous solids
US3547180A (en) * 1968-08-26 1970-12-15 Aluminum Co Of America Production of reinforced composites
US3608170A (en) * 1969-04-14 1971-09-28 Abex Corp Metal impregnated composite casting method
JPS5013205B1 (de) * 1969-11-08 1975-05-17
US3718441A (en) * 1970-11-18 1973-02-27 Us Army Method for forming metal-filled ceramics of near theoretical density
US3970136A (en) * 1971-03-05 1976-07-20 The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland Method of manufacturing composite materials
US3753242A (en) * 1971-12-16 1973-08-14 Honeywell Inf Systems Memory overlay system
US3864154A (en) * 1972-11-09 1975-02-04 Us Army Ceramic-metal systems by infiltration
US3868267A (en) * 1972-11-09 1975-02-25 Us Army Method of making gradient ceramic-metal material
JPS49107308A (de) * 1973-02-13 1974-10-11
DE2329527A1 (de) * 1973-06-07 1975-01-02 Deutsche Telephonwerk Kabel Integrierte metall-oxid-halbleiterschaltung
US4082864A (en) * 1974-06-17 1978-04-04 Fiber Materials, Inc. Reinforced metal matrix composite
DE2819076C2 (de) * 1978-04-29 1982-02-25 Messerschmitt-Bölkow-Blohm GmbH, 8000 München Verfahren zum Herstellen eines metallischen Mehschicht-Verbundwerkstoffes
GB1595280A (en) * 1978-05-26 1981-08-12 Hepworth & Grandage Ltd Composite materials and methods for their production
JPS602149B2 (ja) * 1980-07-30 1985-01-19 トヨタ自動車株式会社 複合材料の製造方法
JPS6054471A (ja) * 1983-09-05 1985-03-28 Hitachi Ltd 半導体メモリ
US4476916A (en) * 1981-07-27 1984-10-16 Nusbaum Henry J Method of casting metal matrix composite in ceramic shell mold
US4376804A (en) * 1981-08-26 1983-03-15 The Aerospace Corporation Pyrolyzed pitch coatings for carbon fiber
US4376803A (en) * 1981-08-26 1983-03-15 The Aerospace Corporation Carbon-reinforced metal-matrix composites
US4473103A (en) * 1982-01-29 1984-09-25 International Telephone And Telegraph Corporation Continuous production of metal alloy composites
JPS58144441A (ja) * 1982-02-23 1983-08-27 Nippon Denso Co Ltd 炭素繊維強化金属複合材料の製造方法
EP0094353B1 (de) * 1982-05-10 1988-01-20 Eltech Systems Corporation Aluminium benetzbare Materialien
JPS5950149A (ja) * 1982-09-14 1984-03-23 Toyota Motor Corp 繊維強化金属複合材料
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4600481A (en) * 1982-12-30 1986-07-15 Eltech Systems Corporation Aluminum production cell components
JPS59215982A (ja) * 1983-05-20 1984-12-05 Nippon Piston Ring Co Ltd 回転式流体ポンプ用ロータ及びその製造方法
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS6079593A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路システム
JPS60120457A (ja) * 1983-12-05 1985-06-27 Toshiba Corp ダイレクトメモリアクセス制御装置
US4809156A (en) * 1984-03-19 1989-02-28 Trw Inc. Address generator circuit
JPS60200287A (ja) * 1984-03-24 1985-10-09 株式会社東芝 記憶装置
GB2156718B (en) * 1984-04-05 1987-06-24 Rolls Royce A method of increasing the wettability of a surface by a molten metal
JPS6154096A (ja) 1984-08-24 1986-03-18 Hitachi Ltd 半導体記憶装置
JPS6196590A (ja) 1984-10-17 1986-05-15 Toshiba Corp 半導体記憶装置
JPS61110459A (ja) 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JPS61196345A (ja) * 1985-02-27 1986-08-30 Nec Corp ペリフエラルコントロ−ラ
JPS61222091A (ja) * 1985-03-12 1986-10-02 Fujitsu Ltd ダイナミツクメモリのリフレツシユ方式
US4673435A (en) * 1985-05-21 1987-06-16 Toshiba Ceramics Co., Ltd. Alumina composite body and method for its manufacture
JPH0787032B2 (ja) * 1985-07-08 1995-09-20 日本電気アイシ−マイコンシステム株式会社 半導体記憶装置
JPS6238590A (ja) * 1985-08-13 1987-02-19 Fujitsu Ltd 半導体記憶装置
US4630665A (en) * 1985-08-26 1986-12-23 Aluminum Company Of America Bonding aluminum to refractory materials
CA1335044C (en) * 1986-01-31 1995-04-04 Masahiro Kubo Composite material including alumina-silica short fiber reinforcing material and aluminum alloy matrix metal with moderate copper and magnesium contents
JPS62223887A (ja) 1986-03-26 1987-10-01 Hitachi Ltd デ−タ処理装置
US4657065A (en) * 1986-07-10 1987-04-14 Amax Inc. Composite materials having a matrix of magnesium or magnesium alloy reinforced with discontinuous silicon carbide particles
US4713111A (en) * 1986-08-08 1987-12-15 Amax Inc. Production of aluminum-SiC composite using sodium tetrasborate as an addition agent
US4753690A (en) * 1986-08-13 1988-06-28 Amax Inc. Method for producing composite material having an aluminum alloy matrix with a silicon carbide reinforcement
US4662429A (en) * 1986-08-13 1987-05-05 Amax Inc. Composite material having matrix of aluminum or aluminum alloy with dispersed fibrous or particulate reinforcement
FR2606199B1 (fr) * 1986-11-04 1988-12-09 Eurotechnique Sa Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement
JPS63186345A (ja) * 1987-01-29 1988-08-01 Toshiba Corp アドレス多重化制御回路
US4828008A (en) * 1987-05-13 1989-05-09 Lanxide Technology Company, Lp Metal matrix composites
JPS63285795A (ja) * 1987-05-19 1988-11-22 Agency Of Ind Science & Technol 半導体メモリ装置
US4903236A (en) * 1987-07-15 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device and a writing method therefor
JPH01119840A (ja) 1987-11-04 1989-05-11 Mitsubishi Electric Corp ダイナミックｒａｍの制御回路
JPH01159891A (ja) 1987-12-17 1989-06-22 Mitsubishi Electric Corp 半導体記憶装置
JP2593322B2 (ja) 1987-11-06 1997-03-26 三菱電機株式会社 半導体記憶装置
JPH01128294A (ja) * 1987-11-12 1989-05-19 Sharp Corp フィールドメモリのセルフリフレッシュ装置
JPH06100944B2 (ja) 1987-11-20 1994-12-12 富士通株式会社 クロックド半導体集積回路
US4802129A (en) * 1987-12-03 1989-01-31 Motorola, Inc. RAM with dual precharge circuit and write recovery circuitry
JPH01158694A (ja) * 1987-12-15 1989-06-21 Mitsubishi Electric Corp 半導体ダイナミックｒａｍ
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US4871008A (en) * 1988-01-11 1989-10-03 Lanxide Technology Company, Lp Method of making metal matrix composites
US4926383A (en) * 1988-02-02 1990-05-15 National Semiconductor Corporation BiCMOS write-recovery circuit
JPH01263992A (ja) * 1988-04-13 1989-10-20 Toshiba Corp 半導体集積回路
EP0340957B1 (de) * 1988-04-30 1994-03-16 Toyota Jidosha Kabushiki Kaisha Verfahren zur Herstellung von Verbundmetall unter Beschleunigung der Infiltration des Matrix-Metalls durch feine Teilchen eines dritten Materials
EP0344752B1 (de) * 1988-06-01 1993-03-10 Nec Corporation Halbleiterspeichereinrichtung mit Hochgeschwindigkeits-Lesevorrichtung
JPH0713857B2 (ja) * 1988-06-27 1995-02-15 三菱電機株式会社 半導体記憶装置
JP2600304B2 (ja) 1988-06-30 1997-04-16 三菱電機株式会社 半導体記憶装置とこれを用いたデータパス
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US4912630A (en) * 1988-07-29 1990-03-27 Ncr Corporation Cache address comparator with sram having burst addressing control
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
US4953131A (en) * 1988-09-07 1990-08-28 Unisys Corporation Unconditional clock and automatic refresh logic
JPH0287392A (ja) * 1988-09-22 1990-03-28 Hitachi Ltd 半導体記憶装置
US4932099A (en) * 1988-10-17 1990-06-12 Chrysler Corporation Method of producing reinforced composite materials
CA2000770C (en) * 1988-10-17 2000-06-27 John M. Corwin Method of producing reinforced composite materials
JPH0775118B2 (ja) 1989-03-20 1995-08-09 三菱電機株式会社 半導体記憶装置
JPH02270194A (ja) * 1989-04-11 1990-11-05 Nec Eng Ltd 半導体メモリ装置
US4985864A (en) * 1989-06-23 1991-01-15 Vlsi Technology, Inc. Static random access memory having column decoded bit line bias
US4985872A (en) * 1989-06-23 1991-01-15 Vlsi Technology, Inc. Sequencing column select circuit for a random access memory
JP3024767B2 (ja) * 1989-08-29 2000-03-21 株式会社日立製作所 アドレス供給システム
US4970418A (en) * 1989-09-26 1990-11-13 Apple Computer, Inc. Programmable memory state machine for providing variable clocking to a multimode memory
EP0420339A3 (en) * 1989-09-29 1992-06-03 N.V. Philips' Gloeilampenfabrieken Multi-plane random access memory system
EP0421696A3 (en) * 1989-10-02 1992-01-29 Motorola Inc. Staggered access memory
JP2938511B2 (ja) 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
JP3268785B2 (ja) * 1990-12-25 2002-03-25 三菱電機株式会社 半導体記憶装置
JP3238717B2 (ja) * 1991-04-16 2001-12-17 三菱電機株式会社 半導体記憶装置におけるデータ転送装置
US5363330A (en) * 1991-01-28 1994-11-08 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming
JP3225533B2 (ja) * 1991-04-11 2001-11-05 日本電気株式会社 ダイナミック型半導体メモリ装置
US5291444A (en) * 1991-12-23 1994-03-01 Texas Instruments Incorporated Combination DRAM and SRAM memory array
US5469401A (en) * 1992-07-14 1995-11-21 Mosaid Technologies Incorporated Column redundancy scheme for DRAM using normal and redundant column decoders programmed with defective array address and defective column address
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3304577B2 (ja) * 1993-12-24 2002-07-22 三菱電機株式会社 半導体記憶装置とその動作方法

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