DE69322311T2

DE69322311T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69322311T2
Application number: DE69322311T
Authority: DE
Inventors: Yuji Gifu-Shi Gifu-Ken Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-05-29
Filing date: 1993-05-28
Publication date: 1999-05-27
Anticipated expiration: 2013-05-29
Also published as: EP0572026A2; EP0866465A1; KR930024012A; DE69322311D1; EP0572026A3; DE69331562T2; EP0866465B1; EP0572026B1; KR0136745B1; DE69331562D1; US5386391A; JP3280704B2; JPH05334867A

Description

GEBIET DER ERFINDUNG

Die vorliegenden Erfindung betrifft eine Halbleiterspeichereinrichtung, und insbesondere eine Halbleiterspeichereinrichtung, die sich für einen hochschnellen Zugriff in Ansprechen auf einen vereinfachten Takt eignet.

HINTERGRUND DER ERFINDUNG

Üblicherweise wurde eine Halbleiterspeichereinrichtung, z. B. ein DRAM-Speicher, in großem Umfang als Hauptspeicher für einen Personal-Computer oder einen Minicomputer eingesetzt. Der DRAM-Speicher wird allgemein auf der Basis zahlreicher Störsignale gesteuert, z. B. einem CAS-Signal (column address select), das durch Verarbeitung eines für den Betrieb einer CPU-Einheit zugeführten Takts erhalten wird. In anderen Worten ausgedrückt, läßt sich das für die CPU-Einheit eingesetzte Taktsignal nicht so wie es ist einsetzen; d. h. bisher wurde der Takt für den Betrieb der CPU-Einheit zum Steuern der Speichereinrichtung bearbeitet.
Mit dem Fortschritt in der Halbleitertechnologie wurde jedoch kürzlich die Betriebsfrequenz der CPU-Einheit höher als diejenige des DRAM-Speichers. Demnach war zum Vermeiden der Tatsache, daß die Betriebsgeschwindigkeit der CPU durch die Betriebsgeschwindigkeit des DRAM-Speichers beeinflußt wird, eine komplexe Speicherung erforderlich, derart, daß mehrere zusammengesetzte DRAM-Speicher wechselseitig überlappten.
Im Fall eines Systems mit relativ geringem Umfang, z. B. einem Minicomputer, einer Workstation, usw., liegt jedoch dann, wenn eine Zahl der eingesetzten Speichereinrichtungen unterhalb einer Überlappungsbedingung liegt, ein Nachteil dahingehend vor, daß das Steuersystem der Speichereinrichtung kompliziert wird, und demnach erhöhen sich die Systemkosten. Da zusätzlich die Betriebsfrequenz der CPU-Einheit bis zu 50 MHz und ferner zu 100 MHz erhöht wurde, ist es nötig, die Speichereinrichtung hierarchisch aufzubauen, wodurch ein Problem dahingehend entsteht, daß die Steuerung des Speichersystems zunehmend kompliziert wird, wodurch sich die Systemlast erhöht.
In EP-A-0 481 437 ist eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 offenbart, das insbesondere durch dasselbe Standardsignal oder demselben Systemtakt wie die CPU-Einheit gesteuert wird, und die ferner in überlappend betriebene Speicherbänke unterteilt ist, auf die ein Zugriff über mehrere Eingangs/Ausgangspuffer erfolgt.
In US-A-4 951 246 ist eine Halbleiterspeichereinrichtung offenbart, bei der ein Zugriff auf Speicherbänke durch mehrere Eingangs/Ausgangspuffer in einer Pipeline- Verarbeitungsweise durchgeführt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Unter Beachtung dieser Probleme besteht die Aufgabe der vorliegenden Erfindung in der Schaffung einer Halbleiterspeichereinrichtung, die an eine CPU-Einheit mit hoher Bearbeitungsgeschwindigkeit anpaßbar ist, derart, daß die CPU-Einheit und der DRAM-Speicher beide auf der Grundlage eines einzigen Taktes gesteuert werden können und sich ferner das Steuersystem vereinfachen läßt.
Diese Aufgabe wird, wie in Patentanspruch 1 angegeben, gelöst. Bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung werden die Adreßsteuerabschnitte auf der Grundlage eines monoperiodischen (Engl.: monoperiod) Taktsignals und einer Gruppe von Steuersignalen betrieben. Die Spaltenadresse liegt jeweils bei mehreren unterteilten Speicherzellenfeldern an, so daß sich die Speicherzellenfelder wechselseitig überlappen lassen. Die durch den Eingangs- und Ausgangssteuerabschnitt gesteuerten Eingangs- und Ausgangspuffer werden mit Pipeline-Verarbeitung betrieben, zum Erhöhen der Zugriffsgeschwindigkeit auf Daten, die von den Speicherzellenfeldern gelesen oder in diese geschrieben werden.
Die Halbleiterspeichereinrichtung der vorliegenden Erfindung weist einen einfachen Aufbau auf, und sie eignet sich gut für eine hochschnelle CPU-Einheit, indem sich die CPU-Einheit und die Speichereinrichtung, z. B. ein DRAM-Speicher, mit lediglich einem einzigen Takt steuern lassen.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt ein Blockschaltbild zum Darstellen einer Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung;
Fig. 2 zeigt ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Lese & Lese-Zyklusbetriebs der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 3 ist ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebs bei einem Schreib & Schreib-Zyklus der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 4 ist ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebs eines Lese & Schreib- Zyklus der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 5 ist ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebs während dem Chipfreigabe- Auffrischzyklus (Engl.: chip enable refresh cycle) der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 6 ist ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebs beim automatischen Auffrischzyklus der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 7 ein Adreßverzeichnis, das erhalten wird, wenn die · Speichereinrichtung gemäß der vorliegenden Erfindung bei einem 4-Megabit-DRAM-Speicher angewandt wird;
Fig. 8 eine Tabelle zum Darstellen der physikalischen Positionsbeziehung zwischen der Spaltenauswahlleitung und der Adresse;
Fig. 9 ein Blockschaltbild zum Darstellen einer Schaltung, zum Unterstützen einer Erläuterung des Datenflusses;
Fig. 10 eine Tabelle zum Unterstützen der Erläuterung der Abgriffsadresse für den in Fig. 9 gezeigten Block;
Fig. 11 ein Blockschaltbild zum Darstellen eines Blocks für die Steuerung des seriellen Systems,
Fig. 12 ein Zeitablaufdiagramm für den Lesemodus der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 13 ein Zeitablaufdiagramm für den Schreibmodus der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 14 eine Darstellung zum Unterstützen der Erläuterung des Zählbetriebs bei der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 15 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen eines grundlegenden monoperiodischen Signals SA/B;
Fig. 16 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 15 gezeigten Erzeugungsschaltung;
Fig. 17 ein Schaltbild zum Darstellen einer Schaltung zum Steuern der Erzeugung des grundlegenden monoperiodischen Signals SA/B;
Fig. 18 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des grundlegenden multiperiodischen Signals SCA/B;
Fig. 19 ein Schaltbild zum Darstellen einer Schaltung zum Steuern der Initialisierung;
Fig. 20 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 18 gezeigten Steuerschaltung;
Fig. 21 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 18 gezeigten Steuerschaltung;
Fig. 22 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen eines seriellen Übergangsbereichssignals;
Fig. 23 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 22 gezeigten Erzeugungsschaltung;
Fig. 24 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen eines Spaltenauswahl- Leitungstreibersignals;
Fig. 25 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 24 gezeigten
Erzeugungsschaltung;
Fig. 26 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des DQ-Puffersteuersignals;
Fig. 27 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 26 gezeigten Erzeugungsschaltung;
Fig. 28 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 26 gezeigten Erzeugungsschaltung;
Fig. 29 ein Schaltbild zum Darstellen einer Dekodierschaltung;
Fig. 30 ein Schaltbild zum Darstellen einer Dekodierschaltung;
Fig. 31 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 29 und 30 gezeigten Dekodierschaltungen;
Fig. 32 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 29 und 30 gezeigten Dekodierschaltungen;
Fig. 33 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 29 und 30 gezeigten Dekodierschaltungen;
Fig. 34 ein Schaltbild zum Darstellen einer Schaltung zum erzeugen des DQ-Leitungsentzerrungssignals;
Fig. 35 ein Schaltbild zum Darstellen einer anderen Schaltung zum Erzeugen des DQ- Leitungsentzerrungssignals;
Fig. 36 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 34 gezeigten Erzeugungsschaltung;
Fig. 37 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 35 gezeigten Erzeugungsschaltung;
Fig. 38 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Adreßzähler-Steuersignals;
Fig. 39 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 38 gezeigten Erzeugungsschaltung;
Fig. 40 ein Schaltbild zum Darstellen einer Adreßauswahlvorrichtung;
Fig. 41 ein Schaltbild zum Darstellen einer Abgriffadressen-Steuerschaltung;
Fig. 42 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals WA, das an den in den Fig. 40 und 41 gezeigten Schaltungen anliegt;
Fig. 43 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals RB, das an den in den Fig. 40 und 41 gezeigten Schaltungen anliegt;
Fig. 44 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals RC, das an den in den Fig. 40 und 41 gezeigten Schaltungen anliegt;
Fig. 45 ein Schaltbild zum Darstellen eines bei den in Fig. 40 und 41 gezeigten Schaltungen eingesetzten Übergangsgates;
Fig. 46 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 40 und 41 gezeigten Schaltungen;
Fig. 47 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 40 und 41 gezeigten Schaltungen;
Fig. 48 eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in den Fig. 40 und 41 gezeigten Schaltungen;
Fig. 49 ein Blocklayout zum Unterstützen der Erläuterung der Anordnung der jeweiligen Schaltungssysteme;
Fig. 50 eine Darstellung zum Unterstützen der Erläuterung von üblichen Gegenmaßnahmen gegen Rauschen;
Fig. 51 ein Diagramm zum Darstellen einer Anordnung der Schaltungsblöcke für Gegenmaßnahmen gegen Rauschen gemäß der vorliegenden Erfindung;
Fig. 52 ein Diagramm zum Darstellen einer Anordnung der Kondensatoren, die zwischen der Spannungsversorgungsleitung Vcc und der Masseleitung Vss angeschlossen sind;
Fig. 53 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals zum Steuern der Erzeugung des grundlegenden monoperiodischen Signals A; und
Fig. 54 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des grundlegenden monoperiodischen Signals A.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Ausführungsformen der vorliegenden Erfindung werden hier nachfolgend unter Bezug auf die beiliegende Zeichnung beschrieben.
Vor der detaillierten Beschreibung der Ausführungsformen der vorliegenden Erfindung wird deren Umfang wie folgt zusammengefaßt: Die Aufgabe der Ausführungsformen besteht in der Ausbildung einer Speichereinrichtung mit hoher Betriebsgeschwindigkeit, die sich mit einer CPU-Einheit mit hoher Betriebsgeschwindigkeit einsetzen läßt, wodurch sich die CPU-Einheit und der DRAM-Speicher beide auf der Grundlage eines einzigen Takts steuern lassen und sich ferner das Steuersystem vereinfachen läßt. Als Verfahren zum Realisieren des oben erwähnten Umfangs wird (I) das Spaltensystem in zwei Systeme unter Überlappungsbedingung aufgeteilt, und ferner werden die zugeordneten unterteilten Systeme in einem Pipeline-Bearbeitungsmodus betrieben. Der Grund hierfür besteht darin, daß bei Unterteilung des Spaltensystems in vier Systeme - lediglich beispielhaft - die Adreßzähler für die vier Systeme unvermeidbarerweise erforderlich sind, mit dem Ergebnis, daß sich die Chipgröße nachteilhafterweise erhöht; (2) im Lesemodus werden Daten zu der Eingangsseite der Ausgangsschaltungen während dem ersten Zyklus ausgegeben, und anschließend werden die Daten durch die Ausgangsschaltungen in den nachfolgenden Zyklus übernommen; (3) im Schreibmodus werden Daten im ersten Zyklus übernommen, und anschließend werden Daten während dem nachfolgenden Zyklus in das Speicherzellenfeld geschrieben; (4) ferner wird während dem Schreibmodus dann, wenn das invertierte Signal /OE des Ausgabefreigabesignals OE als Maskierungssignal eingesetzt wird, der Status des invertierten Signals /OE übernommen und als Datenwert verarbeitet; (5) zum Verbessern des Schaltungsbetriebsstörabstands werden die unterteilten Spaltenauswahlleitungen für die physikalisch gleiche Spalte vorgesehen; und (6) zum Reduzieren des Rauschens bei der Versorgungsspannung bei hochschnellem Betrieb sind die Spannungsversorgungsleitungen derart angeordnet, daß sich Kondensatoren zum Absorbieren des Rauschens leicht zwischen den beiden Versorgungsspannungen vorsehen lassen.
Die Fig. 1 zeigt ein Blockschaltbild zum Darstellen einer Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung. Wie in Fig. 1 gezeigt, ist das Spaltensystem der Speicherzelle in zwei Teile gemäß einem Speicherzellenfeld 17 und einem Speicherzellenfeld 18 aufgeteilt. Andererseits wird ein Takt CLK desselben, so wie er einer CPU-Einheit zugeführt wird, einer Steuerschaltung 1 zugeführt. Zusätzlich zu dem Takt CLK werden von der CPU- Einheit bei der Steuereinheit 1 ein Chipfreigabesignal CE eingegeben, sowie ein Lese/Schreib-Haltesignal RWL, ein Taktmaskierungssignal cm und ein Lese/Schreibe-Statussignal R/W. Ferner werden von der CPU-Einheit bei dem Spaltensystem der Speicherzelle eine Adresse A0 bis A9 einschließlich einer Zeilenadresse und einer Spaltenadresse sowie ein Invertierungssignal des Ausgangsfreigabesignals OE eingegeben. Das Ausgabefreigabesignal OE wird der Steuerschaltung 1 als Invertierungssignal eines Signals BM und/oder als Invertierungssignal eines Auffrischsignals RFSH eingegeben. Die beiden Zeilenadreßschaltungen 5 und 6 sind beide in Ansprechen auf das bei der Steuerschaltung 1 anliegende Steuersignal betriebsbereit. Die Zeilenadreßschaltung 5 oder 6 übernimmt eine Zeilenadresse von den Adreßwerten A0 bis A9, und sie steuert ferner die Zeilenadresse jeweils des Speicherzellenfelds 17 oder 18. Ein Zeilenadreßdecoder 3 oder 4 decodiert die Zeilenadresse, die von der Zeilenadreßschaltung 5 oder 6 anliegt, und er bestimmt die Zeilenadresse jeweils des Speicherzellenfeldes 17 oder 18. Andererseits ist eine serielle Spaltenadreß- Steuerschaltung 7 oder 8 in Ansprechen auf das von der Steuerschaltung 1 anliegende Steuersignal betriebsbereit, und sie übernimmt eine Spaltenadresse aus den Adreßwerten A0 bis A9, und sie steuert die Spaltenadresse jeweils des Speicherzellenfeldes 17 oder 18. Ein Spaltenadreßzähler 9 oder 10 verschiebt die Spaltenadresse nach vorwärts in Folge durch Bestimmung der jeweils von der seriellen Spaltenadreß- Steuerschaltung 7 oder 8 übernommenen Spaltenadresse als Kopfadresse. Ein Spaltenadreßdecoder 11 oder 12 decodiert die durch den Spaltenadreßzähler 9 oder 10 erzeugte Spaltenadresse, und er bestimmt die Spaltenadresse jeweils des Speicherzellenfeldes 17 oder 18. Daten werden über eine Eingabe- und Ausgabeschaltung 2 eingegeben, und zwar zu und von der Zelle, die durch die Zeilenadresse und die Spaltenadresse des Speicherzellenfeldes 17 oder 18 bestimmt ist. Die Eingabe- und Ausgabeschaltung 2 ist mit Eingangs- und Ausgangspuffern 13, 14, 15 und 16 jeweils zum zeitweisen Speichern der Eingangs- und Ausgangsdaten versehen, und sie ist jeweils mit externen Schaltungen über Eingangs- und Ausgangsabschnitte I/O 1 bis 4 verbunden. Ferner wird das invertierte Signal des Ausgabefreigabesignals OE und des Steuersignals von der Steuerschaltung 1 bei der Eingangs- und Ausgangsschaltung 2 eingegeben.
Der Betrieb des oben beschriebenen Aufbaus wird unter Bezug auf die in den Fig. 2 bis 6 gezeigten Zeitablaufdiagramme beschrieben, derart, daß Fig. 2 eine Lese & Lesezykluszeit zeigt; ferner Fig. 3 einen Schreib & Schreibzyklus zeigt, Fig. 4 einen Lese & Schreibzyklus zeigt; Fig. 5 einen Chipfreigabe/Auffrischzyklus zeigt; und Fig. 6 einen automatischen Auffrischzyklus zeigt. In den Fig. 2 bis 4 bezeichnet (A) den Takt CLK; und (B) bezeichnet das Chipfreigabesignal CI; (C) bezeichnet die Adresse A0 bis A9; (D) bezeichnet das Lese/Schreib-Latchsignal LBL; (E) bezeichnet das Lese/Schreib-Statussignal R/W; (F) bezeichnet das Taktmaskierungssignal cm; (G) bezeichnet das invertierte Signal NBM/NOE/NRFSH des Signals BM, des Ausgabefreigabesignals OE und/oder der Auffrischsignals RFSH; und (H) bezeichnet den Status der Eingabe und Ausgabeabschnitte I/O 1 bis 4. In Fig. 5 bezeichnet (A) den Takt CLK; (B) bezeichnet das Chipfreigabesignal CE; (C) bezeichnet die Adresse A0 bis A9; (D) bezeichnet das Lese/Schreib-Latchsignal RWL; (E) bezeichnet die invertierten Signale NBM/NOE/NRFSH für das Signal BM, das Ausgabefreigabesignal OE und/oder das Auffrischsignal RFSH; (F) bezeichnet das Taktmaskierungssignal cm; (G) bezeichnet den Status der Eingabe und Ausgabeabschnitte I/O 1 bis 4; und (H) bezeichnet das Lese/Schreib-Statussignal R/W. Ferner bezeichnet in Fig. 6 (A) den Takt CLK; und (B) bezeichnet das Chipfreigabesignal CE; (C) bezeichnet die invertieren Signale NBM/NOE/NRFSH für das Signal BM, das Ausgabefreigabesignal EE und/oder das Auffrischsignal RFSH; (D) bezeichnet das Lese- und Schreib-Latchsignal RWL; (E) bezeichnet das Lese/Schreib- Statussignal R/W; (F) bezeichnet das Taktmaskierungssignal CN; (G) bezeichnet die Adresse A0 bis A9; und (H) bezeichnet den Status der Eingabe- und Ausgabeabschnitte I/O 1 bis 4, der unterteilt ist in Ausgabe AUS und Eingabe EIN.
Bei dem in dem in Fig. 2 gezeigten Zeitablaufdiagramm gezeigten Lese & Lesezyklus übernimmt im Zeitpunkt t2, wenn der Takt CLA zunächst ansteigt, nachdem sich das Chipfreigabesignal CE von der CPU (nicht gezeigt) von einem L-Pegel zu einem H-Pegel zwischen den Zeitpunkten t1 und t2 verändert hat, die Zeilenadreßschaltung 5 oder 6 die Zeilenadresse RA von der Adresse A0 bis A9 unter Steuerung der Steuerschaltung 1. Diese Zeilenadresse RA bestimmt die Zeilenadresse des Speicherzellenfeldes 17 oder 18 über den Zeilenadreßdecoder 3 oder 4. Hiernach übernimmt im Zeitpunkt t5, wenn der Takt CLK zum erstenmal ansteigt, nachdem sich das Lese- und Schreib-Latchsignal RWL von dem L-Pegel zu dem H-Pegel zwischen den Zeitpunkten t4 und t5 verändert hat, die Steuerschaltung 1 das Lese/Schreib-Statussignal R/W und hält dieses und ferner übernimmt die serielle Spaltenadreß- Steuerschaltung 7 oder 8 die Spaltenadresse von der Adresse A0 bis A9 und hält diese. Anschließend zählt in dem dritten Zyklus des Takts CLK zwischen den Zeitpunkten t8 und t9 der Spaltenadreßzähler 9 oder 10 die Spaltenadresse hoch, mit der Spaltenadresse CA als Kopfadresse synchron zu den ansteigenden Flanken des Takts CLK. Demnach wird die Spalte des Speicherzellenfeldes 17 oder 18 geschaltet und in Folge ausgewählt, so daß Daten in Folge zu den Eingabe- und Ausgabeabschnitten I/O 1 bis 4 über die Eingabe- und Ausgabepuffer 13, 14, 15 und 16 der Eingabe- und Ausgabeschaltung 2 ausgegeben werden, jeweils in der Folge OUTA-1 bis OUTA-3.
Anschließend, wenn sich das Lese- und Schreib-Latchsignal RWL erneut von dem L-Pegel zu dem H-Pegel zwischen dem Zeitpunkt T11 und T12 ändert, übernimmt im Zeitpunkt t12 die Steuerschaltung 1 ein neues Lese/Schreib-Statussignal R/W, und die serielle Spaltenadreß-Steuerschaltung 7 oder 8 übernimmt die Spaltenadresse CB von der Adresse A0 bis A9 als Kopfadresse. Im Ergebnis werden hiernach während dem dritten Zyklus des Taktes CLK zwischen dem Zeitpunkt t15 und t16 Daten aus dem Speicherzellenfeld 17 oder 18 ausgelesen, mit der Spaltenadresse CA als Kopfadresse synchron zu den ansteigenden Flanken des Takts CLK im Zeitpunkt 16. Die Daten werden in Folge an die Eingabe- und Ausgabeabschnitte I/O 1 bis 4 der jeweils über die Eingabe- und Ausgabepuffer 13, 14, 15 und 16 der Eingabe- und Ausgabeschaltung 2 in der Folge OUTB-1 bis OUTB-8 ausgegeben.
Ferner verschiebt in dem Zyklus, in dem das Taktmaskierungssignal cm auf dem H-Pegel liegt, die serielle Spaltenadreß-Steuerschaltung 7 oder 8 nicht die Spaltenadresse nach vorne in Folge, und ferner ist die Eingabe- und Ausgabeschaltung 2 auf einen Status mit hoher Ausgangsimpedanz und Steuerung der Steuerschaltung 1 gesetzt. Bei dem in Fig. 2 gezeigten Beispiel wird das Taktmaskierungssignal cm in einem Zyklus zwischen dem Zeitpunkt t10 und t11 ausgegeben. In diesem Zyklus wird aufgrund der Tatsache, daß die Ausgangsgröße der Eingabe- und Ausgabeschaltung 2 auf einer hohen Impedanz gehalten wird, die Spaltenadresse nicht nach vorne geschoben, oder sie schreitet nicht fort. Ferner beginnt der Vorladevorgang bei dem ersten Anstieg des Takts CLK nachdem sich das invertierte Signal der Ausgabefreigabesignals OE auf den L-Pegel verändert hat.
Bei dem anhand des Zeitablaufdiagramms in Fig. 3 gezeigten Schreib & Schreibzyklusmodus übernimmt im Zeitpunkt t2, wenn der Takt CLK das erstemal ansteigt, nachdem sich das Chipfreigabesignal CE von dem L-Pegel zu dem H-Pegel zwischen den Zeitpunkten t1 und t2 verändert hat, die Zeilenadreßschaltung 5 oder 9 die Zeilenadresse RA von der Adresse A0 bis A9 unter Steuerung der Steuerschaltung 1. Hiernach übernimmt im Zeitpunkt t6, wenn der Takt CLK das erstemal ansteigt, nachdem sich das Lese- und Schreib- Latchsignal RWL von dem L-Pegel zu dem H-Pegel zwischen den Zeiptunkten t5 und t6 verändert hat, die Steuerschaltung 1 das Lese/Schreib-Statussignal R/W und hält dieses, und ferner übernimmt die serielle Spaltenadreß-Steuerschaltung 7 oder 8 die Spaltenadresse CA von der Adresse A0 bis A9 und hält dieses. Ferner werden im Fall des Datenschreibens während dem ersten Taktzyklus, nach dem sich das Lese- und Schreib- Latchsignal RWL zu dem H-Pegel verändert hat, d. h. nach dem Zeitpunkt t6, Daten bei den Speicherzellfeldern 17 oder 18 über die Eingabe- und Ausgabeabschnitte I/O 1 bis 4 der Eingabe- und Ausgabeschaltung gemäß der Reihenfolge der Daten INA-1 bis INA-5 in Folge eingegeben. In diesem Zusammenhang werden Daten in Folge geschrieben, beginnend von der durch die Spaltenadresse CA vorgegebenen Kopfadresse gemäß dem Betrieb des seriellen Spaltenadreß-Steuerschaltung 7 oder 8 und des Spaltenadreßzählers 9 oder 10.
Ferner läßt sich die Kopfadresse der neuen Spaltenadresse bei der seriellen Spaltenadreß-Steuerschaltung 7 oder 8 setzen, durch Verändern des Pegels des Lese/Schreib-Latchsignals RWL wiederum auf den H-Pegel. In diesem Fall lassen sich Daten ausgehend von diesem Zyklus eingeben. Bei dem in Fig. 3 gezeigten Beispiel verändert sich das Lese- und Schreib- Latchsignal RWL von dem L-Pegel zu dem H-Pegel zwischen dem Zeitpunkt t12 und dem Zeitpunkt t13. In diesem Fall übernimmt im Zeitpunkt t13, wenn der nachfolgende Takt CLK ansteigt, die serielle Spaltenadreß-Steuerschaltung 7 oder 8 die Spaltenadresse CB von der Adresse A0 bis A9 und hält diese, und zwar in Ansprechen auf das Lese/Schreib-Statussignal R/W. Anschließend werden bei dem ersten Taktzyklus CLK, nachdem sich das Lese/Schreib-Latchsignal RWL auf den H-Pegel verändert hat, d. h. ausgehend von dem Zeitpunkt t13, Daten in Folge von dem Eingabe- und Ausgabeabschnitten I/O 1 bis 4 der Eingabe- und Ausgabeschaltung 2 an das Speicherzellenfeld 17 oder 18 in der Reihenfolge gemäß INB-1 bis INB-10 eingegeben.
Ferner werden in dem Zyklus, in dem sich das Taktmaskierungssignal cm zu dem H-Pegel verändert, d. h. von dem Zeitpunkt zwischen dem Zeitpunkt t9 und dem Zeitpunkt t10 bis zu dem Zeitpunkt zwischen dem Zeitpunkt t12 und dem Zeitpunkt t13 das Vorwärtsschieben der Schreibadresse und die Dateneingabe beide unter Steuerung der Steuerschaltung 1 gesperrt. Das Schreiben von Daten bei der nachfolgenden Spaltenadresse beginnt ausgehend von dem nachfolgenden Zyklus t13 zwischen dem Zeitpunkt t12 und dem Zeitpunkt t13 während dem das Taktmaskierungssignal cm auf den L-Pegel verändert ist.
Ferner wird das Schreiben von Daten während dem Zyklus durchgeführt, während dem das invertierte Signal des Ausgabefreigabesignals OE auf dem H-Pegel liegt. Bei dem Zyklus, während dem das invertierte Signal des Ausgabefreigabesignals OE bei dem niedrigen Pegel liegt, d. h. in dem Zyklus ausgehend zwischen dem Zeitpunkt t16 und dem Zeitpunkt t17 bis zwischen dem Zeitpunkt t17 und dem Zeitpunkt t18 in diesem Beispiel, wird - obgleich die Adresse vorgeschoben ist - die Dateneingabe durch den Betrieb der Steuerschaltung 1 und der Eingabe- und Ausgabeschaltung 2 gesperrt. Ferner beginnt der Vorladevorgang nach dem vierten Anstieg des Takts CLK nachdem sich das Chipfreigabesignal CE zu dem L-Pegel verändert hat.
Bei dem anhand des Zeitablaufdiagramms nach Fig. 4 gezeigten Lese- und Schreibzyklus sind der Lesezyklus und der Schreibzyklus miteinander kombiniert. Die Modi lassen sich dann umschalten, wenn der Status des Lese/Schreib- Statussignal R/W (erfaßt anhand des Takts CLK nachdem sich das Lese/Schreib-Latchsignal RWL von dem L-Pegel zu dem H- Pegel verändert hat) an die Steuerschaltung 1 abgegeben wird. In anderen Worten ausgedrückt, wird dann, wenn der Zyklus in den Lesemodus verändert werden muß, nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat, das Lese/Schreib-Statussignal R/W zu dem H-Pegel verändert. Sofern eine Veränderung in dem Schreibmodus erforderlich ist, wird das Lese/Schreib-Statussignal R/W im L-Pegel verändert. Bei dem gezeigten Beispiel verändert sich dann, wenn sich das Lese/Schreib-Latchsignal von dem H-Pegel zwischen dem Zeitpunkt t4 und dem Zeitpunkt t5 verändert, auch das Lese/Schreib-Statussignal R/W zu dem H-Pegel. Demnach ist der Zyklus ausgehend von dem nachfolgenden Zeitpunkt t5 dem Lesemodus zugeordnet, und das Lese/Schreib-Statussignal R/W verändert sich zu dem L-Pegel dann, wenn sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel zwischen dem Zeitpunkt t11 und dem Zeitpunkt t12 verändert. Demnach ist der Zyklus, der ausgehend von dem Zeitpunkt t12 beginnt, dem Schreibmodus zugeordnet. Ferner werden Daten während dem Lese- oder Schreibzyklus gelesen oder geschrieben, in derselben Weise, wie zuvor im Hinblick auf den Datenlese- oder Schreibbetrieb beschrieben.
In diesem Zusammenhang ist es möglich, den Lesezyklus und den Schreibzyklus geeignet zu kombinieren. Das heißt, der Schreib- und Lesezyklus oder anders können gebildet werden. Ferner ist es möglich, einen Zyklus aus anderen Kombinationen zu bilden.
Der Chipfreigabe/Auffrischzyklus, wie er anhand des in Fig. 5 gezeigten Zeitablaufdiagramms dargestellt, entspricht funktionell dem Zeilenadreßauswahl-Nur-Auffrischzyklus des allgemein einsetzbaren DRAM-Speichers. In diesem Zyklus ist das invertierte Signals des Ausgabefreigabesignals OE zu dem H-Pegel gesetzt, und anschließend wird es an die Steuerschaltung 1 als invertiertes Signal des Signals BM und/oder des Auffrischsignals RFSH abgegeben. Steigt der Takt CLK das erste Mal, nachdem sich das Chipfreigabesignal CE von dem L-Pegel zu dem H-Pegel verändert hat (zu den Zeitpunkten t2, t11 und t20 bei dem in Fig. 5 gezeigten Beispiel), so wird die Zeilenadresse RC, RB oder RC von der Adresse A0 bis A9 durch die Zeilenadreßschaltung 5 oder 6 zum Durchführen des Auffrischbetriebs übernommen. Während diesem Zyklus wird das Lese/Schreib-Latchsignal RWL auf dem L-Pegel gehalten, das Taktmaskensignal cm wird auf dem L-Pegel gehalten und die Eingabe- und Ausgabeabschnitte I/O 1 bis 4 der Eingabe- und Ausgabeschaltung 2 werden in den Zustand mit hoher Impedanz gesetzt.
Der anhand des in Fig. 6 gezeigten Zeitablaufdiagramms dargestellte automatische Auffrischzyklus startet dann, wenn sich das invertierte Signal des Ausgabefreigabesignals OE von dem H-Pegel zu dem L-Pegel im Zeitpunkt zwischen dem Zeitpunkt t7 und dem Zeitpunkt t8 verändert, nachdem eine vorgegebene Vorausladezeit ausgehend von dem Zeitpunkt zwischen dem Zeitpunkt t3 und dem Zeitpunkt t4 verstrichen ist, während der sich das Chipfreigabesignal CE von dem H- Pegel zu dem L-Pegel verändert hat. Anschließend endet der eine Zyklus dann, wenn das invertierte Signal des Ausgabefreigabesignals OE bei dem L-Pegel gehalten wurde und anschließend zu dem H-Pegel verändert und bei diesem gehalten wird, und zwar während einer Zeit, die einen vorgegebenen Wert übersteigt. In diesem Fall wird die aufzufrischende Zeilenadresse innerhalb der Zeilanadreßschaltung 5 oder 6 gebildet. Die gebildete Zeilenadresse wird Adresse für Adresse verschoben, wann immer das invertierte Signal des Ausgabefreigabesignals OE zu dem L-Pegel verändert ist, so daß der automatische Auffrischzyklus zwischen dem nachfolgenden Zeitpunkt t13 und dem Zeitpunkt t14 und zwischen dem nachfolgenden Zeitpunkt t19 und dem Zeitpunkt t20 realisiert wird.
Eine praktische Konfiguration der Halbleiterspeichereinrichtung zum Implementieren des oben erläuterten Betriebs wird nachfolgend beschrieben.
Die Fig. 7 zeigt eine Tabellenabbildung, die dann erhalten wird, wenn die Halbleiterspeichereinrichtung bei einem 4- Mbit-DRAM-Speicher angewandt wird, der aus vier Einheiten mit 1 Mbit aufgebaut ist. Die Fig. 7 zeigt die Adressenzuordnung; ferner die Verbindung zwischen den Lese/Schreib- Datenleitungen RWD und den Datenausgabepuffern Daus, den Dateneingabepuffern Dein, die zu dem jeweiligen Eingabe- und Ausgabeabschnitten I/O 1 bis 4 gehören, die Verbindung zwischen den DQ-Puffern und den Lese/Schreib-Datenleitungen RWD; und die Verbindung zwischen den DQ-Puffern und den DQ- Leitungen zum Übertragen von Daten zwischen den Zellfeldern. Hier sind die DQ-Puffer zwischen den Zellfeldern und den Lese/Schreib-Datenleitungen RWD angeordnet, und zwar zum Verstärken von Daten der Zellfelder und zum Ausgeben der verstärkten Daten an die Lese/Schreib-Datenleitungen RWD im Lesemodus und zum Schreiben von Daten auf die Lese/Schreib- Datenleitungen RWD in den Zellfeldern im Schreibmodus.
Zunächst wird die Adresse zugeordnet, indem ermöglicht wird, daß ¹/&sub4; der 16 Zellfelder insgesamt teilweise aktiv sind, durch Einsatz der Zeilenadressen A9R und A8R. Die im partiellen Aktivmodus betriebenen Zellfelder sind als Gruppen von vier Zellfeldern angeordnet, wie in Fig. 7 gezeigt. Im Ergebnis lassen sich die vier gleichen Gruppen von Zellfeldern anordnen. Ferner werden - wie gezeigt - das niederwertigste Bit A0C und das zweitniederwertigste Bit AC1 der Spaltenadresse den vier Gruppen der Zellfelder zugeordnet. In diesem Fall werden bei Auswahl einer einzigen Spaltenauswahlleitung CSL vier Datenbits gleichzeitig von dem einzigen Zellfeld ausgegeben. Diese vier Datenbits werden jeweils den vier Eingabe- und Ausgabeabschnitten I/O 1 bis 4 zugeordnet. Hierbei sind die Suffixe 1 bis 4, die an den DQ- Puffern angefügt sind, den Nummern der Eingabe und Ausgabeabschnitten I/O 1 bis 4 zugeordnet. Ferner ist eine DQ-Leitung so angeordnet, daß sie jeweils einem DQ-Puffer zugeordnet ist.
Andererseits sind hinsichtlich der Lese/Schreib- Signaldatenleitungen RWD sechzehn Leitungen für die gezeigte Konfiguration erforderlich. Der Grund hierfür besteht darin, daß vier Lese/Schreib-Datenleitungen RWD in Zuordnung zu Paaren der Spaltenadresse A0C, A1C für jeden der Eingabe- und Ausgabeabschnitte I/O 1 bis 4 vorliegen. Demnach erhöhen sich bei Anordnung der Lese/Schreib-Datenleitungen RWD in der paarweisen Form die Herstellungskosten mit zunehmender Größe des Chips. Demnach werden bei dieser Ausführungsform die Lese/Schreib-Datenleitungen RWD nicht in der Form von Paaren eingesetzt.
Wird die Adresse, wie oben beschrieben, zugeordnet, so ist es möglich, den Kernabschnitt mit vierfacher Periode in dem seriellen Zyklus zu betreiben. In diesem Fall erhöht sich jedoch unvermeidbarerweise die Chipgröße, wenn eine Zahl der Zähler oder der für den Betrieb des Kernabschnitts mit n- facher Perdiode erforderlichen Adreßlatchabschnitte in üblicher Weise vorbereitet werden, da die Zähler entlang von vier Spalten anzuordnen sind.
Bei der vorliegenden Erfindung werden deshalb die Spaltenadreßleitungen für die physikalisch gleiche Spalte auf der Grundlage der Gruppen der Spaltenadresse A0C, A1C unterteilt. Die Fig. 8 zeigt eine Tabelle zum Unterstützen der Erläuterung der physikalischen Positionsbeziehung zwischen den Spaltenauswahlleitungen und der Adresse im Vergleich zu der üblichen Konfiguration (der linken Seite) und der erfindungsgemäßen Konfiguration (der rechten Seite). Fig. 8 zeigt, daß im Fall der üblichen Konfiguration d0 ein Gebiet einer Spaltenauswahlleitung ist, das durch den Abstand des Zellfeldes in Spaltenrichtung bestimmt ist, und eine Spaltenauswahlleitung wird von diesem Gebiet herausgeführt.
Im Fall der erfindungsgemäßen Konfiguration ist d1 ein Gebiet für eine Spaltenauswahlleitung, das ungefähr eine Hälfte des üblichen Gebiets d0 ist. Wie oben beschrieben wird dann, wenn die Spaltenauswahlleitungen CSL wie oben beschrieben aufgeteilt sind, selbst dann, wenn die Schaltung zum Steuern des Hauptpfades für den seriellen Systemzugriff mit der doppelten Periode betrieben wird aufgrund der Tatsache, daß sich die Spaltenadresse A1C lediglich einmal in vier Zyklen verändert, der durch die Spaltenadresse A1C decodierte Abschnitt lediglich einmal in den vier Zyklen ausgewählt und betrieben. In anderen Worten ausgedrückt, läßt sich der Kernabschnitt, z. B. die DQ-Gateeinheiten (zum Verbinden der Bitleitungen mit den DQ-Leitungen) und die DQ- Entzerrungsabschnitte (für das Voraufladen der DQ-Leitungen auf den H-Pegel für ein Entzerren) mit vierfacher Rate betreiben, wodurch ein betriebsgemäßer Sicherheitsabstand ausreichend gewährleistet ist.
Der oben erwähnte Vorteil ist insbesondere dann wichtig, wenn der folgende Betrieb mit hoher Geschwindigkeit implementiert wird: Verstärkte und auf den Bitleitungen gehaltene Zelldaten werden an die DQ-Leitungen über die DQ-Gateeinheiten ausgegeben, und ferner werden die Daten auf den DQ-Leitungen verstärkt und an die Lese/Schreib-Datenleitungen RWD ausgegeben. In anderen Worten ausgedrückt, muß zum Realisieren eines hochschnellen Betriebs der DQ-Leitungs- Lesebetrieb in der Stufe gestartet werden, in dem der Umfang der DQ-Leitungsdaten nicht so hoch ist. Ist in diesem Fall die Entzerrung nicht ausreichend, so wird der Umfang von Daten, die nach der Kompensierung aufgrund der nicht perfekten Entzerrung ausgegeben werden, der Umfang der zu lesenden Daten. Demnach nimmt der Nettoumfang der Daten bei dem Datenlesebetrieb ab. Bei dem wie oben beschriebenen Status muß ggfs. aufgrund der Tatsache, daß der Lesebetrieb fehlerbehaftet ist, der Lesestartzeitablauf verzögert werden, wodurch ein hochschneller Betrieb verhindert wird. Wie oben beschrieben, ist es bei dieser Konfiguration gemäß der vorliegenden Erfindung möglich, die DQ- Leitungsentzerrungszeit ausreichend zu gewährleisten, ohne daß die Chipgröße erhöht ist.
Ferner wird während dem Schreibzyklus der Status des invertierten Signals des Ausgabefreigabesignals OE als Datenwert in derselben Weise erfaßt, wie im Fall der Eingabe und Ausgabe von Daten, und er wird anschließend bei den Datenleitungen für das invertierte Signal des Ausgabefreigabesignals OE geschrieben, in Übereinstimmung mit den Kombinationen der Spaltenadresse A1C, A0C der seriellen Adresse.
Die Fig. 9 zeigt ein Blockschaltbild zum Unterstützen der Erläuterung des Datenflusses. Hier wird nachfolgend der Datenfluß unter Bezugnahme auf die Fig. 9 beschrieben.
Zunächst verändert sich bei dem Lesezyklus dann, wenn sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, eines der Signale SYij zu dem H-Pegel gemäß der Abgriffadresse, zum Decodieren von vier Arten der Lese/Schreib-Latchsignale RWL und zum Auswählen eines Gates zum Verbinden des Signals RWL mit dem Ausgabepuffer.
Die zu dem H-Pegel zu verändernden Signale SYij sind in einer in Fig. 10 gezeigten Abgriffadressentabelle aufgelistet, in der der Status des Signals SYij bei der Adressenauswahlschaltung und der Status beim Lesen und Schreiben hinsichtlich jeder der drei Arten A, B und C der Abgriff-Abschnittvorgabe-Adresseneingabe A0C, A1C für einen Vergleich aufgelistet sind. Ferner ist jeweils die Abgriffadresse zum Festlegen des H-Pegels bei der zugeordneten Adressenauswahlschaltung ebenfalls gezeigt. Hier sind drei Arten A, B und C unterschieden, auf der Grundlage des Takts beginnend ausgehend von der Möglichkeit der wirksamen Datenausgabe, nachdem sich das Lese/Schreib- Latchsignal RWL zu dem H-Pegel verändert hat. Das heißt, im Fall des Typs A lassen sich wirksame Daten ausgehend von dem vierten Zyklus ausgeben; im Fall des Typs B lassen sich wirksame Daten ausgehend von dem dritten Zyklus ausgeben, und im Fall des Typs C lassen sich wirksame Daten ausgehend von dem zweiten Zyklus ausgeben.
Nun wird dann, wenn sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, das gesetzte Signal SYij beginnend von dem ersten Takt CLK hochgezählt. In dem Fall des Typs B verändert sich beispielsweise dann, wenn sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel unter der Bedingung verändert, daß die Abgriffadresse A1C, A0C den Wert "01" aufweist, das Signal SY10 zu dem H-Pegel, und die anderen Signale sind zu dem L-Pegel gesetzt. Hier verändert sich in Ansprechen auf den ersten Takt CLK das Signal SY10 zu dem L-Pegel, und das Signal SY11 verändert sich zu dem H- Pegel. Hiernach verändert sich in Ansprechen auf den zweiten Takt CLK das Signal SY11 zu dem L-Pegel, und das Signal SY00 verändert sich zu dem H-Pegel. Ferner verändert sich in Ansprechen auf den dritten Takt CLK das Signal SY00 zu dem L- Pegel, und das Signal SY01 verändert sich zu dem H-Pegel. Demnach sind die Lese/Schreib-Datenleitungen RWD in Zuordnung zu den Abgriffen mit den Ausgangspuffern so verbunden, daß sich die korrekten Daten ausgeben lassen. In anderen Worten ausgedrückt, ist das Signal SYij gemäß der n-mal hochgezählten Abgriffsadresse so gesetzt, daß es zu dem H- Pegel verändert ist, derart, daß n den Wert "4", "3" und "2" in Zuordnung jeweils zu den Typen A, B und C aufweist.
Bei dem Schreibzyklus startet der Zyklus, von dem ausgehend die Daten-Aquisition beginnt, ausgehend von dem Zyklus des ersten Takts CLK, unabhängig von den Typen. Demnach verändert sich beispielsweise dann, wenn sich das Lese/Schreib- Latchsignal RWL zu dem H-Pegel unter der Bedingung verändert, daß die Abgriffsadresse A1C, A0C jeweils den Wert "0", "1" aufweist, das Signal SY01 zu dem H-Pegel, und die anderen Signale SYij verändern sich zu dem L-Pegel. Demnach werden die Daten bei den Eingabe- und Eingabeabschnitten I/O 1 bis 4 durch den Dateneingabepuffer Din erfaßt, und zwar jeweils bei der Adresse, bei der A1C, A0C den Wert "0", "1" aufweist. Hier verändert sich in Ansprechen auf den ersten Takt CLK das Signal SY01 zu dem L-Pegel, und das Signal SY10 verändert sich zu dem H-Pegel. In diesem Zeitpunkt werden die Daten der Eingabe- und Ausgabeabschnitte I/O 1 bis 4 durch den Dateneingabepuffer Din erfaßt, gemäß der Adresse, bei der A1C, A0C jeweils den Wert "1", "0" aufweist. Ferner verändert sich dann, wenn sich das Signal SY01 zu dem L-Pegel verändert, das invertierte Signal des Signals SY01 zu dem H- Pegel, so daß zuvor erfaßte Daten entsprechen hierzu bei der Lese/Schreib-Datenleitung RWD ausgegeben werden. Hinsichtlich des invertierten Signals des Ausgabefreigabesignals OE stimmt der Betrieb mit demjenigen wie im Fall der Eingabe- und Ausgabeabschnitte I/O 1 bis 4 überein. Wie oben beschrieben, verändert sich im Fall des Schreibzyklus die Signale SYij gemäß der Abgriffsadresse A1C, A0C zu dem H-Pegel aufgrund der Veränderung des Lese/Schreib-Latchsignals RWL zu dem H- Pegel.
Obgleich in Fig. 9 die Signals SYij anhand derselben Symbole jeweils für den Datenausgabepuffer Dout, die Dateneingabepuffer Din und die Puffer für das invertierte Signal des Ausgabefreigabesignals OE bezeichnet sind, sind die Signals SYij für die Datenausgabepuffer Dout lediglich im Lesemodus betriebsbereit, und die Signale SYij für die anderen sind lediglich in dem Schreibmodus betriebsbereit.
Die Fig. 11 zeigt ein Blockschaltbild zum Darstellen eines Steuerblocks für ein serielles System, bei dem der oben beschriebene Adreßzuordnungs-Datenfluß angewandt wird. In Fig. 11 ist die wechselseitige Beziehung zwischen den einzelnen Signalen und zwischen den Schaltungen gezeigt. Ferner zeigt die Fig. 12 ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebsablaufs für die einzelnen Signale im Lesezyklus; und Fig. 13 zeigt ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebsablaufs für die einzelnen Signale im Schreibzyklus.
Nun folgt eine kurze Beschreibung des seriellen Systems unter Bezug auf die Fig. 11.
Das gesamte serielle System läßt sich unterteilen in den Dateneingabepuffer Din und den Puffer für das invertierte Signal des Ausgabefreigabesignals OE, die monoperiodische I/O-Steuerung (das grundlegende periodische Signal ist durch A bezeichnet) und das multiperiodische System zum Steuern des Hauptzugriffdurchgangs (die grundlegenden monoperiodischen Signale für den Betrieb des multiperiodischen Systems sind jeweils durch SA und SB bezeichnet). Hier ist das Grundsignal SA ein Signal, das im wesentlichen synchron zu dem Takt CLK ist. Im Fall des Lesemodus verbindet das monoperiodische Steuersystem die Lese/Schreib-Datenleitung RWD mit dem Datenausgangspuffer Dout in Folge in Übereinstimmung mit der Abgriffsadresse. In dem Fall des Schreibmodus verbindet das monoperiodische Steuersystem den Dateneingabepuffer Din und den Puffer für das invertierte Signal des Ausgabefreigabesignals OE mit der Lese/Schreib-Datenleitung RWD und der Datenleitung für das invertierte Signal des Ausgabefreigabesignals OE in Folge in Übereinstimmung mit der Abgriffsadresse. Ferner ist während dem Zyklus, während dem das Taktmaskensignal auf dem H-Pegel liegt, das Grundsignal A nicht betriebsbereit. Demnach wird das Hochzählen anhand des Betriebszustands des Grundsignals A nicht durchgeführt. Ferner stimmt der Betrieb in dem Fall, in dem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, mit dem zuvor erläuterten überein.
Andererseits überlappt das Steuersystem für den Hauptpfad um das niederwertigste Bit A0C der Spaltenadresse, so daß das Hauptpfad-Steuersystem das System wird, das mit einer Multiperiode betrieben wird. Ferner werden die jeweiligen überlappenden Systeme im Pipelinemodus zum Sichern der Betriebsreserve betrieben. Die Hauptpfadsteuerung wird durch überlappende Multiperioden-Grundsignals SCA oder SCB, auf die im folgenden als SCA/B Bezug genommen wird, gesteuert. Das Multiperioden-Grundsignal SCA/B wird anhand der grundlegenden monoperiodischen Signale SA oder SB (auf die im folgenden als SA/B Bezug genommen wird) gebildet, das sich von dem hier zuvor beschriebenen grundlegenen monomperiodischen Signal A unterscheidet.
Die Beziehung zwischen den einzelnen Schaltungen und den Signalen ist wie folgt: Dasjenige Multiperioden-Grundsignal SCA/B, das zuerst betriebsgemäß in Einsatz kommt, wird in Übereinstimmung mit der Abgriffsadresse bestimmt. Verändert sich das grundlegende monoperiodische Signal SA/B zu dem H- Pegel, so verändert sich das Multiperioden-Grundsignal SCA/B. In diesem Fall wird ein L-Pegelpuls in einem der seriellen Übergangsbereichssignale KA oder KB (im folgenden als KA/B bezeichnet) gebildet, dessen Pegel zu dem H-Pegel verändert wurde. Während dem L-Pegelpuls des seriellen Übergangsbereichssignals KA/B verändert sich der alte Status zu dem neuen Status. Demnach beginnt dann, wenn der L- Pegelpuls endet, d. h. während sich das seriellen Übergangsbereichssignal KA/B zu dem H-Pegel verändert, der Betrieb in einem neuen Status. In der Praxis wird dann, wenn sich das seriellen Übergangsbereichssignal KA/B-Pegel verändert, die Spaltenauswahlleitung CSL aktiviert, und der DQ-Puffer ist deaktiviert, und ferner erfolgt ein Schalten der Signale zum Anzeigen der Tatsache, ob die Hilfs- Spaltenauswahlleitung oder die normale Spaltenauswahlleitung in dem neuen Status einzusetzen ist. In Ansprechen auf den L- Pegelpuls wird der Adreßzähler hochgezählt, damit die alte Adresse zu der neuen Adresse geschaltet wird. Verändert sich das seriellen Übergangsbereichssignal kA/B zu dem H-Pegel, so wird die Spaltenauswahlleitung CSL in Zuordnung zu der neuen Adresse aktiviert, und der DQ-Puffer wird ebenfalls aktiviert. Der oben erläuterte Betrieb erfolgt abwechselnd bei den einzelnen überlappenden Systemen.
Die serielle Systemsteuerung wurde kurz unter Bezug auf die Fig. 11 beschrieben. Nachfolgend erfolgt hier eine detailliertere Beschreibung des Lesemodus unter Bezug auf die Fig. 12.
Verändert sich das Lese/Schreib-Latchsignal RW1 zu dem H- Pegel, so verändern sich die invertierten Signale der Signale RS und RA zu dem H-Pegel. Anschließend wird das serielle System rückgesetzt. Das heißt, das invertierte Signal des Signals CDRV zum Steuern der Spaltenauswahlleitung SCL ist deaktiviert, so daß die Spaltenauswahlleitung CSL insgesamt in den nicht aktiven Status versetzt ist. Ferner ist das Signal QSE zum Steuern des Lesebetriebs durch die DQ-Puffer deaktiviert. Ferner ist die DQ-Leitung zum Erzielen einer Verbindung zwischen dem Zellfeld und den DQ-Puffern insgesamt entzerrt. Ferner wird die Abgriffsadresse gemäß dem Adreßzähler gesetzt. Ferner werden die I/O-Steuersignale SYij - wie zuvor beschrieben - gesetzt.
Hier wird in Ansprechen auf den ersten Takt CLK das monoperiodische Grundsignal SA/B (das monoperiodische serielle Steuersignal) betätigt, so daß sich das Rücksetzsignal RS des periodischen seriellen Takts zu dem L- Pegel verändert. Wird das invertierte Signal des Rücksetzsitzals RS zu dem L-Pegel rückgesetzt, so verändert sich eines der Multiperioden-Grundsignal SCA/B zu dem H-Pegel in Übereinstimmung mit der Abgriffsadresse. In diesem Zeitpunkt liegt die Beziehung zwischen der Abgriffsadresse und dem multiperiodische Grundsignal SCA/B wie folgt vor: weist die Abgriffsadresse A0C einen Wert "0" auf, so liegt das multiperiodische Grundsignal SCB bei dem H-Pegel für das erste Monoperiodische Grundsignal SA/B, und weist die Abgriffsadresse A0C einen Wert "1" auf, so liegt das multiperiodische Grundsignal SCA bei dem H-Pegel für das erste monoperiodische Grundsignal SA/B. Verändert sich eines der multiperiodischen Grundsignale SCA/B zu dem H-Pegel, so wird das serielle Übergangsbereichssignal KA/B mit L-Pegel erzeugt. Bei Ende des L-Pegelpulses des seriellen Übergangsbereichssignals KA/B verändert sich das invertierte Signal des Spaltenauswahlleitungs-Treibers ADRVA oder ADRVB (im folgenden als ADRVB/A bezeichnet) zu dem L-Pegel, und das Signal A oder B von dem Spaltenauswahlleitungssignal CSL (im folgenden als CSLB/A bezeichnet) verändert sich zu dem H- Pegel in einen aktiven Status. In diesem Zeitpunkt kann jede der vier Spaltenauswahlleitungen CSL, die sich anhand der Kombinationen der Adresse A0C, A1C ergibt, aktiv sein, und zwar durch Decodieren in Ansprechen auf das invertierte Signal des Spaltenauswahlleitungsgreibers ADRV.
Kann als Ergebnis einer Adreßzuordnung dies Spaltenauswahlleitung CSL aktiv sein, so werden Bitleitungsraten des Zellfeldes an vier Paare der DQ- Leitungen ausgegeben, die durch Vcc entzerrt sind und ein Zellfeld betreffen. In diesem Zeitpunkt ist es möglich, daß die DQ-Leitungsentzerrung dann nicht aktiv ist, wenn das invertierte Signal des Rücksetzsignal RS zu dem L-Pegel rückgesetzt ist. In diesem Fall sind lediglich zwei (bei A1C- Abgleich zu der Abgriffsadresse) der vier Gruppen von Kombinationen für A0C, A1C deaktiviert, und die verbleibenden zwei Gruppen werden entzerrt gehalten. Nachdem eine spezifische Verzögerungszeit nach der Veränderung des seriellen Übergangsbereichssignals KA/B zu dem H-Pegel verstrichen ist, wird das DQ-Lesefreigabesignal QSEBλ (lambda) oder QSEAλ (im folgenden als QSEB/Aλ bezeichnet) aktiviert. In diesem Fall wird lediglich eine der vier Gruppen der Kombinationen der Adresse A0C, A1C aktiviert. Ist eines der DQ-Lesefreigabesignale QSEB/λ aktiviert, so werden Daten auf den DQ-Leitungen durch die DQ-Puffer gelesen, und die gelesenen Ergebnisse werden an die Lese/Schreib- Datenleitungen RWD ausgegeben. Da die Latchschaltungen an den Lese/Schreib-Datenleitungen RWD angebracht sind, werden die Daten durch die Lese/Schreib-Datenleitungen RWD gehalten, d. h. sie werden gelatcht. In Ansprechen auf den ersten Takt CLK werden Daten an die Lese/Schreib-Datenleitungen RWD ausgegeben, und die ausgegebenen Daten werden durch die Latchschaltungen gehalten.
Andererseits wird im Hinblick auf die Eingabe- und Ausgabeabschnitte I/O 1 bis 4 dann, wenn der erste Takt CLk empfangen wird und sich ferner das grundlegende monoperiodische Signal SA zu dem H-Pegel verändert, das Signal SYij um eins hochgezählt. Hier werden im Fall des Chips A in Ansprechen auf den vierten Takt CLK die Daten auf der Lese/Schreib-Datenleitung RWD, die zuvor durch den ersten Takt CLK vorbereitet werden, zu dem Datenpuffer Dout ausgegeben.
Bei dem gewöhnlichen seriellen Zyklus wird derselbe Betrieb, wie oben beschrieben, implementiert. Jedoch wird der Hochzählbetrieb der Zähler zusätzlich ergänzend durchgeführt. Auf der Grundlage des L-Pegelpulses des seriellen Übergangsbereichssignals KA/B wird ein H-Pegelpuls eines Zählersteuersignals CNTA oder CNTB (im folgenden als CNTA/B bezeichnet) gebildet. Während dem H-Pegelpuls des Zählersteuersignals CNTA/B zählt der Zähler nach oben. Ferner wird die DQ-Leitung auf der Seite entzerrt, bei der die Adresse A1C nicht ausgewählt ist, sowie während der Zeit, während der keine Auswahl erfolgt. Durch diese Vorgehensweise ist es möglich, die Entzerrungszeit für zwei Zyklen (Engl.: tow cycles) zu gewährleisten, so daß die DQ-Leitung auf die Spannung Vcc zum Entzerren vorgeladen ist. Ferner kann die Entzerrung selbst dann durchgeführt werden, wenn das Entzerrsignal eqDQ auf dem L-Pegel liegt. Ferner wird während dem gewöhnlichen seriellen Zyklus das multiperiodische Grundsignal SCA/B auf der Grundlage des monoperiodischen Grundsignals SA/B angeschaltet.
Der Zählbetrieb bei dem Zyklus nach dem Verändern des Lese/Schreib-Latchsignals RWL zu dem H-Pegel wird unter Bezug auf die Fig. 14 beschrieben. Unabhängig von der Abgriffsadresse beginnt zunächst der Hochzählbetrieb in dem Zähler, dessen Adresse A0C den Wert "0" aufweist. Hierauf beginnt der Hochzählbetrieb in dem Zähler, dessen Adresses AOC den Wert "1" aufweist. Lautet die Adresse A0C, A1C beispielsweise "10", so verändert sich "00" zu "01" über "10" und "11". Ferner wird, nachdem zunächst der Zähler auf der Seite mit A0C = "0" (A-Systemzähler) hochgezählt wird, der Zähler auf der Seite mit A0C = "1" (B-Systemzähler) als nächster hochgezählt, in den jeweiligen Zählern auf der A0C = "0"-Seite und einer A1C = "1"-Seite der Zähler von A1C bis A9C.
Aus dem oben beschriebenen Grund wurde bei der vorliegenden Erfindung die in Fig. 14 gezeigte Logik angewandt, die allgemein zum Steuern der Zähler bei einem überlappenden System eingesetzt wird. Allgemein besteht dann, wenn die Zähler in dem überlappten System direkt hintereinander im Zusammenhang stehen, derart, daß die Ausgangsgröße des B- Systemzählers bei dem A-System eingegeben wird und der eingegebene B-Systemwert um eins hochgezählt und hiernach ausgegeben wird; und wenn ferner die Ausgangsgröße des A- Systemzählers bei dem B-System eingegeben wird und die Ausgangsgröße des A-Zählers - so wie sie ist - bei dem B- Systemzähler eingegeben wird, ein Problem dahingehend, daß die Betriebsgeschwindigkeit des A-Systems durch die Betriebsgeschwindigkeit des B-Systems beeinflußt ist und umgekehrt. Bei der vorliegenden Erfindung ist es jedoch aufgrund der Tatsache, daß der A-Systemzähler in dem A-System eingeschlossen ist und daß der B-Systemzähler in dem B-System eingeschlossen ist, möglich, die durch das Überlappen gebildete Mehrfachperiode wirksam einzusetzen.
Wie in Fig. 12 gezeigt, sind dann, wenn das Taktmaskensignal cm eingesetzt wird, das monoperiodische Grundsignal A und das monoperiodische Grundsignal SA/B beide während dem Zyklus, bei dem das Taktmaskensignal cm auf dem H-Pegel liegt, nicht wirksam. Demnach ändert sich der Status dieser Signale nicht, da das an diese Signale angebundene System nicht betriebsbereit ist.
Der Schreibmodusbetrieb wird hier nachfolgend detailliert unter Bezug auf die Fig. 13 beschrieben.
Verändert sich Lese/Schreib-Latchsignal zu dem H-Pegel, so verändern sich die invertierten Signale der Rücksetzsignale RS und RA zum Rücksetzen des seriellen Systems beide zu dem H-Pegel zum Starten des Rücksetzens. Das heißt, das invertierte Signal für den Spaltenauswahlleitungstreiber CDRV zum Steuern der Spaltenauswahlleitung CSL in einen aktiven oder nicht aktiven Zustand verändert sich zu dem H-Pegel, so daß die Spaltenauswahlleitung CSL deaktiviert ist. Demnach sind die Bitleitung und die DQ-Leitung beide abgeschaltet. Ferner ist das gesamte DQ-Leitungsentzerrungssignal aktiviert, so daß die DQ-Leitung entzerrt und demnach vorgeladen ist. Ferner werden aufgrund der Tatsache, daß die Abgriffadresse gemäß dem Adreßzähler gesetzt ist und sich zusätzlich das IO-Steuersignal SYij (das eine Kombination der Abgriffadresse A0C, A1C erfüllt) zu dem H-Pegel verändert, der Wert bei den Eingabe- und Ausgabeabschnitten I/O 1-4 und der Wert des invertierten Signals des Ausgabefreigabesignals OE als Daten übernommen. Das multiperiodische Grundsignal SCA/B wird gezwungenermaßen zu dem L-Pegel gesetzt und demnach rückgesetzt. Das Zählersteuersignals CNTA/B wird zu dem H-Pegel rückgesetzt, die Abgriffsadresse, die gemäß dem Ausgabevorbereitungsknoten für den nachfolgenden Zyklus des Zählers über einen Inverter gesetzt ist, wird gemäß dem Ausgabeknoten des Zählers gesetzt, wie bereits beschrieben.
Der Schreibbetrieb der vorliegenden Erfindung läßt sich in Ansprechen auf zwei aufeinanderfolgende Takte CLK abschließen. Detaillierter werden Daten gehalten, die bei dem Dateneingabepuffer Cin eingegeben sind und bei dem Puffer für das invertierte Signal des Ausgabefreigabesignals OE, und ferner werden die Daten ausgegeben, die durch die Lese/Schreib-Datenleitung RWD und die Leitung für das invertierte Signal des Ausgabefreigabesignals OE gehalten werden.
Ferner wird im Ansprechen auf den zweiten Takt CLK die Spaltenauswahlleitung CSL aktiviert, und das DQ- Leitungsschreibsignal wird aktiviert, so daß die in Ansprechen auf den ersten Takt übernommenen Daten in das Zellfeld geschrieben werden. Demnach ist in Ansprechen auf den ersten Takt, nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, der sich von dem Lesezyklus unterscheidet, das monoperiodische Grundsignal SA/B für den Betrieb des multiperiodischen Grundsignals SCA/B nicht wirksam, mit dem Ergebnis, daß das multiperiodisch getaktete System im Zusammenhang hiermit nicht betriebsbereit ist. Andererseits ist das grundlegende monoperiodische Grundsignal A zum Steuern der Eingabe/Ausgabe betriebsbereit in Ansprechen auf den ersten Takt. Steigt das grundlegende monoperiodische Signal A an, so verändert sich das bereits zu dem H-Pegel auf Grundlage der Abgriffadresse gesetzte Signal SYij zu dem L-Pegel, und das Signal SYij gemäß der nachfolgenden Adresse verändert sich zu dem H-Pegel. In diesem Zeitpunkt werden die gehaltenen Daten bei der Lese/Schreib-Datenleitung RWD gemäß der zu dem L-Pegel veränderten Adresse geschrieben. In dem Zustand, in dem das invertierte Signal des Signals RA auf dem H-Pegel liegt, wird das Signal SYij in Übereinstimmung mit der Abgriffadresse gesetzt. Bei dem zweiten Zyklus, nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat, wirkt das grundlegende monoperiodische Signal A für die I/O- Steuerung in derselben Weise wie in dem Fall des ersten Zyklus. Auch das monoperiodische Grundsignal SA/B zum Steuern des multiperiodisches Grundsignals SCA/B beginnt zu wirken. Demnach verändert sich eines der multiperiodischen Grundsignale SCA oder SCB zu dem H-Pegel in Übereinstimmung mit der Abgriffsadresse. In diesem Zeitpunkt wird bestimmt, ob sich das Signal SCA oder SCB als erstes zu dem H-Pegel verändert, in Übereinstimmung mit der Abgriffsadresse, in derselben Weise wie im Fall des Lesezyklus. Verändert sich das serielle Übergangsbereichssignal KA/B zu dem H-Pegel, so wird ein L-Pegelpuls mit einer spezifischen Pulsbreite in dem seriellen Übergangsbereichssignal KA/B erzeugt. Verändert sich das serielle Übergangsbereichssignal KA/B zu dem L- Pegel, so unterscheidet eine Unterscheidungsschaltung, ob eine Hilfsspaltenauswahlleitung oder die normale Spaltenauswahlleitung einzusetzen ist.
Nachdem der Puls des seriellen Übergangsbereichssignals KA/B endet und demnach ein Übergang zu dem H-Pegel erfolgt, und zwar in dem Zustand, in dem die normale Spaltenauswahlleitung eingesetzt wird, verändert sich das invertierte Signal des Spaltenauswahlleitungtreibersignals CDRV B oder CDRV A (im folgenden als CRDVB/A bezeichnet) zu dem L-Pegel. In dem Fall, in dem die Hilfsspaltenauswahlleitung eingesetzt wird, verändert sich das Signal SCSL B oder SCSL A (im folgenden als SCSLB/A bezeichnet) zu dem H-Pegel. Ferner wird dann, wenn das monoperiodische Grundsignal SA/B in Ansprechen auf den ersten Takt CLK betätigt wird, das invertierte Signal des seriellen Systemrücksetzsignals RES zu dem L-Pegel rückgesetzt. Ferner wird dann, wenn sich das invertierte Signal des Rückssetzsignals zu dem L-Pegel verändert, das Entzerrsignal eqDQ A oder eqDQ B (im folgenden als eqDQA/B bezeichnet) der DQ-Leitung zu dem H-Pegel rückgesetzt, zum Freigeben der Entzerrung. Jedoch wird lediglich die durch die Abgriffsadresse A1C bezeichnete Seite von der Entzerrung freigegeben, und die anderen DQ-Leitungen werden entzerrt gehalten.
Verändert sich das serielle Übergangsbereichssignal KA/B zu dem H-Pegel, so wird das DQ-Leitungsschreibsignal QDRV A oder QDRV B (im folgenden als QDRVB/A bezeichnet) aktiviert. Wird das DQ-Leitungsschreibsignal QVRV aktiviert, so werden Daten auf der Lese/Schreib-Datenleitung RWD auf die DQ-Leitung geschrieben, und anschließend werden sie auf die Bitleitung geschrieben. Daten können auf die DQ-Leitung über den DQ- Puffer lediglich dann geschrieben werden, wenn die über die Leitung für das invertierte Signal des Ausgabefreigabesignals OE erfaßten Daten bei dem H-Pegel liegen, d. h. lediglich während dem Zyklus, in dem das Schreiben freigegeben ist. Der Betrieb nach dem zweiten Takt ist derselbe wie oben beschrieben, und die Logik zum Bestimmen des Zyklus, in dem · der Zähler mit dem Hochzählen beginnt, ist ebenfalls derselbe wie in dem Fall des Lesemodus.
In dem Taktzyklus, in dem sich das Taktmaskierungssignal cm zu dem H-Pegel verändert, unterscheidet sich der Betrieb von demjenigen des Lesezyklus wie folgt: nachdem sich das Taktmaskierungssignal zu dem H-Pegel verändert hat, ist das monoperiodische Signal A als I/O-Steuersignal nicht wirksam. Demnach wird das anhand dieses Signals abgeleitete Signal SYij nicht wirksam. Ferner müssen die Daten geschrieben werden, die in Ansprechen auf den letzten Takt CLK erfaßt werden, der erzeugt wird, bevor sich das Taktmaskierungssignal cm zu dem H-Pegel verändert. Demnach wird in Ansprechen auf den ersten Takt CLK, der erzeugt wird, nachdem sich das Taktmaskierungssignal cm zu dem H-Pegel verändert hat, der Multiperioden-Takt zu dem Aktivieren der Schaltungen des Schreibsystems wirksam, und das grundlegende monoperiodische Signal SA/B zum Treiben des Multiperiodentakts wird wirksam. In Ansprechen auf den zweiten Takt und nachfolgende Takte, nachdem sich das Taktmaskierungssignal cm zu dem H-Pegel verändert hat, ist das grundlegende monoperiodische Signal SA/B nicht wirksam. Bei dem ersten Takt, nach dem sich das Taktmaskensignal cm zu dem L-Pegel verändert hat, ist unabhängig davon, daß das grundlegende monoperiodische Signal A für das IO-Steuersignal wirksam ist, das grundlegende monoperiodische Signal SA/B nicht wirksam. Jedoch beginnt in Ansprechen auf den zweiten Takt CLK die Wirkung des grundlegenden monoperiodische Signal SA/B. Wie oben beschrieben, kann durch Steuern des seriellen Signals erreicht werden, daß die Adressen und die Daten konsistent sind.
Wie oben beschrieben, ist es aufgrund der Tatsache, daß sich der Schreibzyklus durch Einsatz von zwei Takten durchführen läßt, möglich, den Störabstand für den Datenschreibbetrieb zu erhöhen. Ferner ist es aufgrund der Tatsache, daß der Schreibbetrieb, der eine lange Zeit in Anspruch nimmt, zweigeteilt ist, möglich, die Zykluszeit für den Datenschreibbetrieb zu reduzieren, wodurch sich die Betriebsfrequenz für den seriellen Zyklus merklich erhöhen läßt.
Die Fig. 53 zeigt eine Schaltung zum Erzeugen eines Steuersignals AENBL zum Erzeugen des grundlegenden monoperiodischen Signals A auf der Grundlage des Lese/Schreib-Latchsignals RWL und des Chipfreigabesignals CE. Die Fig. 54 zeigt eine Schaltung zum Erzeugen des grundlegenden monoperiodischen Signals A auf der Grundlage des Steuersignals AENBL, wie in Fig. 53 gezeigt, und des Takts CLK. Das grundlegende monoperiodiche Signal A läßt sich auf der Grundlage des Takts CLK erzielen, unter Einsatz der Logikschaltungen, die in den Fig. 52 und 54 gezeigt sind.
Die Fig. 15 zeigt eine Schaltung zum Erzeugen des grundlegenden monoperiodischen Signals SA/B zum Steuern des Umschaltbetriebs bei dem multiperiodische Grundsignal SCA/B, das als Grundlage für den Betrieb des Hauptpfad-Steuersystems eingesetzt wird. Mit dieser Schaltung läßt sich das grundlegende monoperiodische Signal S durch Steuern des Takts CLK durch das Steuersignals SENBL erzeugen. Hierbei unterscheidet sich der Betrieb zwischen dem Lesemodus und dem Schreibmodus, wie nachfolgend unter Bezug auf die Fig. 16 beschrieben.
Hier wird nachfolgend zunächst der Lesezyklus beschrieben. Das grundlegende monoperiodische Signal SA/B wird gesperrt, ausgehend von dem Zeitpunkt, in dem sich das Chipfreigabe- bzw. enablesignal CE zu dem H-Pegel verändert, bis zu dem Zeitpunkt, in dem sich das erste Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert. Nachdem sich das Chipfreigabesignal CH zu dem L-Pegel verändert hat, wird das grundlegende monoperiodische Grundsignal SA/B unwirksam gehalten. In anderen Worten ausgedrückt, ist das grundlegende monoperiodische Signal SA/B unwirksam, und zwar ausgehend von dem ersten Takt und nachfolgenden Takten, nachdem sich das Chipfreigabesignal CE zu dem L-Pegel verändert hat. Von dem ersten Takt und nachfolgenden Takten bis zu dem Zeitpunkt, in dem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, ist das grundlegende monoperiodische Signal SA/B freigegeben, um wirksam zu sein. Ausgehend von dem ersten Takt CLK, nachdem sich das Taktmaskierungssignal cm zu dem H- Pegel verändert hat, wird das grundlegende monoperiodische Signal SA/B freigegeben, um wirksam zu sein, und ab dem ersten Takt CLK, nachdem sich das Taktmaskierungssignal cm zu dem L-Pegel verändert hat, wird das grundlegende monoperiodische Signal SA/SB freigegeben, um wirksam zu sein.
Hier wird nachfolgend der Betrieb des Schreibzyklus beschrieben. Das grundlegende monoperiodische Grundsignal SA/B wird unwirksam gehalten, und zwar nachdem sich das Chipfreigabesignal CE zu dem H-Pegel verändert hat, bis zu dem Zeitpunkt, bis sich das Lese/Schreib-Latchsignal RWS zum erstenmal zu dem H-Pegel ändert. Ferner wird nachdem sich das Chipfreigabesignal zu dem L-Pegel verändert hat, ermöglicht, daß das grundlegende monoperiodische Signal SA/B wirksam ist, in Ansprechen auf den ersten Takt CLK, jedoch wird ermöglicht, daß es unwirksam ist, und zwar in Ansprechen auf den zweiten Takt und nachfolgende Takte CLK. Ferner wird nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat, ermöglicht, daß das grundlegende monoperiodische Signal SA/B unwirksam ist, und zwar in Ansprechen auf den ersten Takt CLK, jedoch wird ermöglicht, daß es wirksam ist, und zwar in Ansprechen auf den zweiten Takt und nachfolgende Takte CLK. Ferner wird nachdem das Taktmaskierungssignal cm sich zu dem L-Pegel verändert hat, ermöglicht, daß das grundlegende monoperiodische Signal SA/B in Ansprechen auf den ersten Takt CLK unwirksam ist, jedoch wird ermöglicht, daß es in Ansprechen auf den zweiten Takt und nachfolgende Takte CLK wirksam ist.
Die Fig. 17 zeigt eine Schaltung zum Erzeugen eines Steuersignals SENBL zum Steuern des grundlegenden monoperiodischen Signals SA/B, wie oben beschrieben. Wie in Fig. 17 gezeigt, werden zum Gewährleisten des Betriebsstörabstands die Signale bei Stellen a, b, c und d verzögert. Ein Flipflop, bei dem der Eingangsabschnitt bei dem Punkt a und der Eigangsabschnitt bei dem Punkt b kombiniert werden, entspricht dem Steuerabschnitt, der im Zusammenhang mit den ersten und zweiten Punkten der in Fig. 16 gezeigten Tabelle steht. Ein Flip-Flop, bei dem der Eingangsabschnitt bei dem Punkt b und der Eingangsabschnitt bei dem Punkt c kombiniert werden, entspricht dem Steuerabschnitt, der im Zusammenhang mit dem dritten Punkt bei der in Fig. 16 gezeigten Tabelle steht. Ferner entspricht ein Flip-Flop, bei dem der Eingangsabschnitt bei einem Punkt c und der Eingangsabschnitt bei einem Punkt d kombiniert werden, dem Steuerabschnitt, der im Zusammenhang mit dem vierten und fünften Punkt der in der Fig. 16 gezeigten Tabelle steht. Liegt das Steuersignal SENBL auf dem H-Pegel, so wird ein Puls in dem grundlegenden monoperiodischen Signal SA/B erzeugt, wohingehend dann, wenn das Steuersignal SENBL auf dem L-Pegel liegt, ein Puls in dem grundlegenden monoperiodischen Signal SA/B selbst dann nicht erzeugt wird, wenn sich der Takt CLK zu dem H-Pegel verändert.
Die Fig. 18 zeigt eine Schaltung zum Erzeugen des multiperiodischen Signals SCA/B auf der Grundlage des monoperiodischen Signal SA/B. Die Fig. 19 zeigt eine Schaltung zum Steuern der Initialisierung der in Fig. 18 gezeigten Schaltung. Die Fig. 20 und 21 zeigen Tabellen zum Unterstützen der Erläuterung des Betriebs der in der Fig. 18 gezeigten Schaltung.
Zunächst verändert sich, nachdem sich das Lese/Schreib- Latchsignal RWL zu dem H-Pegel verändert hat, das in Fig. 19 gezeigte invertierte Signal des Rücksetzsignals RS zu dem H- Pegel. Demnach wird, wie in Fig. 18 gezeigt, der Wert der Abgriffadresse A0C in Übereinstimmung mit der Regel gesetzt, wie sie in Fig. 21 gezeigt ist. Demnach ist es möglich, das Multiperiodengrundsignal SCA/B zu bestimmen, das sich zunächst zu dem H-Pegel verändert. Ferner wird dann, wenn sich das Rücksetzsignal RS zu dem H-Pegel verändert, das Multiperiodengrundsignal SCA/B erzwungenermaßen zu dem L- Pegel für eine Initialisierung verändert. Wird ein erstes monoperiodisches Grundsignal SA/B eingegeben, nachdem sich das Lese/Schreib-Latchsignal RWL zu dem L-Pegel verändert hat, so beginnt der Betrieb in Übereinstimmung mit der Abgriffadresse A0C, A1C. Detaillierter verändert sich dann, wenn die Abgriffadresse A0C auf dem L-Pegel liegt, das multiperiodische Grundsignal SCB/B zu dem H-Pegel, und liegt die Abgriffadresse A0C bei dem H-Pegel, so verändert sich das multiperiodische Grundsignal SCB/B zu dem L-Pegel. Ferner verändert sich dann, wenn eine geeignete Zahl von Takten CLK für das Vorladen eingegeben werden, nachdem sich das Chipfreigabesignal CE zu dem L-Pegel verändert hat, das invertierte Signals des Rücksetzsignals RS zu dem H-Pegel, und das multiperiodische Grundsignal SCA/B verändert sich zusammen zu dem L-Pegel für die Initialisierung.
Die Fig. 19 zeigt eine Schaltung zum Steuern der Initialisierung nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat. Hier verändert sich das invertierte Signal bzw. Erfindungssignal (Engl.: invention signal) eines Signals PR zu dem L-Pegel in dem Vorladestatus, jedoch andernfalls zu dem H-Pegel, wenn sich das Chipfreigabesignal CE zu dem H-Pegel in den aktiven Status verändert.
Nachfolgend wird das serielle Übergangsbereichssignal KA/B zum Definieren des Statusübergangsbereichs während eines seriellen Zyklus unter Bezug auf die Fig. 22 und 23 beschrieben. Die Fig. 22 zeigt eine Schaltung zum Erzeugen des seriellen Übergangsbereichssignals KA/B, und die Fig. 23 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 22 gezeigten Schaltung.
Der Betrieb der in Fig. 22 gezeigten Schaltung wird wie folgt durchgeführt: nachdem sich das Chipfreigabesignal CE zu dem H-Pegel in den aktiven Zyklus verändert hat und sich ferner das multiperiodische Grundsignal SCA/B zu dem H-Pegel verändert hat, wird ein L-Pegelpuls mit einer spezifischen Pulsbreite erzeugt. In diesem Fall wird die Pulsbreite durch einen Kapazitätswert C2 und einen Widerstandswert R3 ungefähr als C2 · R3 bestimmt. Ferner ist ein Widerstandswert R1 zum Stoppen des Betriebs des seriellen Übergangsbereichssignals KA/B in dem Fall angeschlossen, in dem das multiperiodische Grundsignal SCA/B nicht den L-Pegelpuls mit einer Breite aufweist, der einen vorgegebenen Wert übersteigt (da der Betrieb anormal ist). Wird dieser Widerstandswert R1 eingefügt, so dient aufgrund der Tatsache, daß der L- Pegelstatus während einer Zeitdauer von ungefähr R1 · C1 aufrecht erhalten ist, die zum Laden der Kapazität C1 erforderlich ist, dieser L-Pegelstatus als Rauschfilter für das Multiperioden-Grundsignal SCA/B. Ferner verändert sich in dem Vorladestatus das serielle Übergangsbereichssignal KA/B zu dem H-Pegel für die Initialisierung.
Der Spaltenauswahl-Leitungstreiber wird hier nachfolgend unter Bezug auf die Fig. 24 und 25 beschrieben. Die Fig. 24 zeigt eine Schaltung zum Erzeugen des invertierten Signals des Spaltenauswahlleitungs-Treibersignals CDRVAi oder CDRVBi (im folgenden als CDRVA/B bezeichnet). Die Fig. 25 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 24 gezeigten Schaltung.
Verändert sich das invertierte Signal des Spaltenauswahl- Leitungstreibersignals CDRVA/Bi zu dem L-Pegel, so ist die Spaltenauswahlleitung CL aktiviert. Zwischen dem Zeitpunkt, zu dem sich das Chipfreigabesignal CE zu dem H-Pegel in den aktiven Status geändert hat, und dem Zeitpunkt, zu dem das erste monoperiodische Grundsignal A wirksam ist, wir dieses Signal CERVA/Bi auf dem H-Pegel gehalten, damit ermöglicht wird, daß die Spaltenauswahlleitung CSL deaktiviert ist. Ferner verändert sich dann, wenn sich das Lese/Schreib- Latchsignal RWL zu dem H-Pegel verändert, das invertierte Signal des Signals R zu dem H-Pegel, so daß das Signal B/A bei dem Punkt a zu dem L-Pegel gesetzt ist. Demnach verändert sich das invertierte Signal des Spaltenauswahl- Leitungstreibersignals CDRVA/Bi insgesamt zu dem H-Pegel, so daß die Spaltenauswahlleitungen CSL erzwungendermaßen deaktiviert sind. Nachdem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat und ferner zu dem Zeitpunkt, zu dem sich das erste serielle Übergangsbereichssignal KA/B zu dem L-Pegel verändert, läßt sich die Inverse des Spaltenauswahl-Leitungstreibersignals CDRVA/Bi zu dem L-Pegel ändern. Verändert sich das seriellen Übergangsbereichssignal KA/B zu dem H-Pegel, so verändert sich das invertierte Signal des Spaltenauswahl-Treibersignals CDRVA/Bi, ausgewählt anhand der Adresse zu diesem Zeitpunkt, zu dem L-Pegel.
Ferner ändert sich im Vorladestatus das invertierte Signal des Spaltenauswahl-Treibersignals CDRVA/Bi insgesamt zu dem H-Pegel zum Deaktivieren der Spaltenauswahlleitung CSL. Ferner decodiert, wie in Fig. 24 gezeigt, ein NAND-Gatter, bei dem die Adresse A1C, A2C eingegeben wird, teilweise die Spaltenadresse auf der Grundlage der eingegebenen Adresse. Da ferner im Vorladezustand das invertierte Signal des Signals R zu dem H-Pegel rückgesetzt ist, wird das invertierte Signal des Spaltenauswahl-Treibersignals CDRVA/Bi zu dem H-Pegel insgesamt während dem Vorladestatus rückgesetzt.
Nachfolgend werden Schaltungen zu Erzeugen der DQ- Puffersteuersignale QSEAλ oder QSEBλ (im folgenden als QSEA/Bλ bezeichnet) und QDRVAλ oder QDRVBλ (nachfolgend als QDRVA/Bλ bezeichnet) unter Bezug auf die Fig. 26, 27 und 28 beschrieben. Die Fig. 26 zeigt die Schaltung zum Erzeugen des DQ-Puffersteuersignals QSEA/Bλ oder QDRVA/Bλ, und die Fig. 27 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 26 gezeigten Schaltung.
Nach dem Verstreichen einer spezifischen Verzögerungszeit nach der Veränderung des seriellen Übergangsbereichssignals KA/B zu dem H-Pegel verändert sich das DQ-Puffersteuersignal QSEA/Bλ zu dem H-Pegel. Ferner verändert sich nach der Veränderung des seriellen Übergangsbereichssignals KA/B zu dem L-Pegel das DQ-Puffersteuersignal QSEA/Bλ zu dem L-Pegel. Hier wird die spezifische Verzögerungszeit durch eine spezifische Verzögerungserzeugungsschaltung mit einem Widerstandswert und einem Kapazitätswert als Hauptteile bestimmt. Verändert sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel, so wird das DQ-Puffersteuersignal QSEA/Bλ vollständig zu dem L-Pegel rückgesetzt, zum Freigeben des DQ- Datenleitungs-Lesestatus. Ferner wird in dem Vorladezustand das DQ-Puffersteuersignal QSEA/Bλ zu dem L-Pegel rückgesetzt und bei diesem L-Pegel gehalten, und zwar solange, bis der aktive Zyklus erreicht wird, nachdem sich das nachfolgende Chipfreigabesignal CE zu dem H-Pegel verändert hat. Andererseits wird im aktiven Status des DQ-Puffersteuersignal QSEA/Bλ bei dem L-Pegel solange gehalten, bis sich das serielle Übergangsbereichssignal KA/B erstmals zu dem L-Pegel verändert. Verändert sich das DQ-Puffersteuersignal QSEA/Bλ zu dem H-Pegel, so wird der DQ-Datenleitungs-Lesestatus freigegeben.
Das DQ-Puffersteuersignal QDRVA/Bλ verändert sich zu dem H- Pegel dann, wenn sich das serielle Übergangsbereichssignal KA/B zu dem H-Pegel verändert, zum Schreiben der an die Lese/Schreib-Datenleitung RWD ausgegebenen Daten bei der DQ- Leitung. Ferner verändert sich das DQ-Puffersteuersignal QDRVA/Bλ zum dem L-Pegel dann, wenn sich das seriellen Übergangsbereichssignal KA/B zu dem L-Pegel verändert, zum Freigeben der Daten auf der DQ-Leitung. Verändert sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel, so wird das DQ- Puffersteuersignal QDRVA/Bλ insgesamt zu dem L-Pegel rückgesetzt. Bei dem Vorladestatus wird das DQ- Puffersteuersignal QDRVA/Bλ zu dem L-Pegel in den aktiven Status rückgesetzt und es wird bei dem L-Pegel gehalten, bis sich das serielle Übergangsbereichssignal KA/B erstmals zu dem L-Pegel verändert.
Hierbei bestimmt das invertierte Signal eines Signals W, ob das DQ-Puffersteuersignals PDRVA/Bλ oder das DQ- Puffersteuersignals QSEA/Bλ wirksam ist. Dieses invertierte Signal des Signals W liegt bei dem H-Pegel während dem Lesezyklus und bei dem L-Pegel während dem Schreibzyklus, was dem Signal entspricht, das durch Erfassen des invertierten Signalstatus des Schreibfreigabesignals WE durch einen λ- Abschnitt erhalten wird.
Nun erfolgt unter Bezug auf die Fig. 29, 30, 31, 32 und 33 eine Beschreibung des DQ-Puffersteuerdecodiersignals QSEA/Bλk und des DQ-Puffersteuerdecodiersignals QDRVAλk oder QDRVBλk (im folgenden als QDRVA/Bλk bezeichnet), das durch Decodierung des DQ-Puffersteuersignals in Übereinstimmung mit dem teilweisen aktiven Status des Zellfeldes erhalten wird. Die Fig. 29 und 30 zeigen die Decodierschaltungen und die Fig. 31, 32 und 33 zeigen Tabellen zum Unterstützen der Erläuterung des Betriebs der in den Fig. 29 und 30 gezeigten' Schaltungen.
Zunächst werden diese Signale so gesteuert, daß lediglich der mit der DQ-Leitung im Zusammenhang mit dem aktivierten Zellfeld verbundene Puffer betreibbar ist. Hierbei läßt sich unter Bezug auf die in Fig. 7 gezeigte Gesamtadreßabbildung der teilaktive Status durch die Adresse A9R, A8R realisieren. Hier wird eine der DQ-Leitungen, die auf beiden Seiten des aktivierten Zellfeldes angeordnet ist, gemeinsam mit dem benachbarten Zellfeld eingesetzt. Deshalb muß der teilaktive Status realisiert sein, selbst wenn irgendeines der Felder aktiviert ist. Dieser Betrieb kann durch ein in Fig. 29 gezeigtes Signal RACTk und ein in Fig. 30 gezeigtes Signal RBSi durchgeführt werden.
Der oben beschriebene Schaltungsbetrieb wird unter Bezug auf die Fig. 33 erläutert. Das Signal RBSi gemäß lediglich der Kombination der durch den teilaktiven Betrieb ausgewählten Adresse verändert sich zu dem H-Pegel. In anderen Worten ausgedrückt, wird eine ODER-Verknüpfung des Signals RBSi gemäß zweier benachbarter Zellfelder erhalten. Demnach wird durch Einsatz dieses Signals RACTk das DQ-Puffersteuersignal QSEA/Bλ und QDRVA/Bλ decodiert. Die Signale zum Betreiben lediglich des mit dem zu aktivierenden Zellfeld verbundenen DQ-Puffer sind die DQ-Puffersteuerdecodiersignale QSEA/Bλk und QDRVA/Bλk.
Nachfolgend wird unter Bezug auf die Fig. 34, 35, 36 und 37 der Betrieb der Schaltungen zum Erzeugen der Signale zum Entzerren der DQ-Leitung beschrieben. Die Fig. 34 zeigt ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des DQ-Leitungsentzerrungssignals; die Fig. 35 zeigt ein Schaltbild zum Darstellen einer anderen Schaltung zum Erzeugen des DQ-Leitungsentzerrungssignals; die Fig. 36 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 34 gezeigten Schaltung; und die Fig. 37 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 35 gezeigten Schaltung. Die DQ- Leitungsentzerrungsschaltung läßt sich grob in zwei Arten unterteilen. Eine wird durch eine Schaltung zum Festlegen der DQ-Leitung auf den Bitleitungs-Vorladepegel gebildet, und zwar dann, wenn die DQ-Leitung in dem Vorladestatus oder in einem teilaktiven Status des Zellfelds nicht ausgewählt ist, was in Fig. 34 gezeigt ist. Die andere betrifft eine Schaltung zum Vorladen der DQ-Leitung auf Vcc dann, wenn die mit dem ausgewählten Zellfeld verbundene DQ-Leitung nicht in dem seriellen Zyklus ausgewählt ist, was in Fig. 35 gezeigt ist.
Wie in Fig. 43 gezeigt, verändert sich in dem aktiven Zyklus, in dem sich das Chipfreigabesignal CE zu dem H-Pegel verändert, dann, wenn der Betrieb in den teilaktiven Modus eintritt, das invertierte Signal des Entzerrungssignals EQPRk der DQ-Leitung, die mit dem ausgewählten Zellfeld in teilaktivem Modus verbunden ist, zu dem H-Pegel zum Freigeben des Entzerrungsstatus. Ferner wird dann, wenn der Betrieb den Vorladestatus erreicht, das invertierte Signal des Entzerrungssignals EQPRk sämtlicher Zellfelder zu dem L-Pegel insgesamt verändert, zum Erzielen des Entzerrungsvorladestatus.
Andererseits erfolgt, wie in Fig. 35 gezeigt, dann, wenn für das zu aktivierende Zellfeld festgestellt wird, daß es im aktiven Zyklus vorliegt, lediglich die Freigabe des Entzerrungssignals im Zusammenhang mit lediglich dem aktivierten Zellfeld, damit dieses wirksam ist. Verändert sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel, so verändert sich das invertierte Signal des Signals R zu dem H- Pegel, und das invertierte Signal des Entzerrungssignals EQESA/Bλk, das an der mit dem ausgewählten Zellfeld in teilaktivem Modus verbundene DQ-Leitung anliegt, zu dem L- Pegel zum Erzielen des Entzerrungsstatus. In dem seriellen Zyklus wird die DQ-Leitung, deren Adresse A1C nicht ausgewählt ist, entzerrt. Ferner ändert sich in dem Vorladestatus insgesamt das invertierte Signal des Entzerrungssignals EQSEA/Bλk sämtlicher Zellfelder zu dem H- Pegel zum Sperren der Vcc-Entzerrung.
Unter Bezug auf die Fig. 38 und 39 wird eine Schaltung zum Bilden eines Signals zum Steuern des Adreßzählers geschrieben. Fig. 38 zeigt ein Schaltbild zum Darstellen einer Steuersignal-Erzeugungsschaltung; und die Fig. 39 zeigt eine Tabelle zum Unterstützen der Erläuterung des Betriebs der in Fig. 38 gezeigten Schaltung.
Bei dem in Fig. 38 gezeigten Schaltungsaufbau wird der Zähler wie folgt hochgezählt. Zunächst wird dann, wenn sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert, ein Zählersteuersignal CNTA/B bei dem H-Pegel gehalten. Der Grund hierfür besteht darin, daß in dem ersten Zyklus die auf den Ausgangsvorbereitungsknoten des Zählers gesetzte Abgriffadresse als die Ausgangsgröße des Zählers eingesetzt wird. Anschließend wird nachdem sich das Lese/Schreib- Latchsignal RWL zu dem H-Pegel verändert hat, in dem Zyklus während dem sich das erste multiperiodische Grundsignal SCA zu dem H-Pegel verändert, ermöglicht, daß der A-System-Zähler betrieben wird. Der Hochzählbetrieb des Zählers wird durchgeführt, wenn der Puls des seriellen Übergangsbereichssignals KA/B bei dem L-Pegel liegt. In anderen Worten ausgedrückt, läßt sich das Zählersteuersignals CNTA/B durch das serielle Übergangsbereichssignal KA/B steuern, und der Hochzählbetrieb des Zählers wird dann durchgeführt, wenn das Zählersteuersignal CNTA/B bei dem H- Pegel liegt. Ferner wird dann, wenn das Zählersteuersignal CNTA/B bei dem L-Pegel liegt, der Hochzählbetrieb des B- Systemzählers bewirkt. Im Vorladestatus wird das Zählersteuersignal CNTA/B zu dem L-Pegel gemeinsam gesetzt.
Unter Bezug auf die Fig. 40, Fig. 41, Fig. 43, Fig. 44, Fig. 45, Fig. 46, Fig. 47 und Fig. 48 wird das Signal SYij zum Auswählen der Ausgangsdaten und der Adresse, unter der die Daten zu schreiben sind, erläutert. Die Fig. 40 zeigt ein Schaltbild zum Darstellen einer Adreßauswahlvorrichtung. Die Fig. 41 zeigt ein Schaltbild zum Darstellen einer Abgriffadressen-Steuerschaltung; die Fig. 42 zeigt ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen eines Signals WA, das an der in der Fig. 41 gezeigten Schaltung anliegt; die Fig. 43 zeigt ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals RB, das an denjenigen in Fig. 40 und 41 gezeigten Schaltungen anliegt; die Fig. 44 zeigt ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen des Signals RC, das an den in den Fig. 40 und 41 gezeigten Schaltungen anliegt; die Fig. 45 zeigt ein Schaltbild zum Darstellen eines Übertragungsgates, das bei den in den Fig. 40 und 41 gezeigten Schaltungen angewandt wird; und die Fig. 46, 47 und 48 zeigen Tabellen zum Unterstützen der Erläuterung des Betriebs der in den Fig. 40 und 41 gezeigten Schaltungen.
Wie bereits erläutert, wirkt das Signal SYij auf unterschiedliche Weise jeweils gemäß dem Typ A, B und C, was detaillierter unter Bezug auf die Fig. 46 und 47 beschrieben wird. Wie in Fig. 46 gezeigt, sind die Nummern des Signals SYij, bei dem der H-Pegel auf der Grundlage des Werts der Abgriffsadresse A0C, A1C gesetzt ist, gemäß den Typen und der Modi aufgelistet. Weist beispielsweise bei dem Typ B die Abgriffadresse A1C den Wert "1" und A0C den Wert "0" auf, so ist das Signal SYij, bei dem der H-Pegel gesetzt wird, SY11 im Lesezyklusmodus und SY10 im Schreibzyklusmodus.
Zum Erzielen des Betriebs, wie er in dem in Fig. 46 und 47 · dargestellten Tabellen aufgelistet ist, wird die zu setzende Adresse durch die in Fig. 41 gezeigte Abgriffsadresse- Steuerschaltung gesteuert. Wie in Fig. 41 gezeigt, werden die in Fig. 45 gezeigten Übertragungsgates eingesetzt, und Verteiler der drei unterschiedlichen Bestimmungen sind zum Ausgeben jeder der Kombinationen der jeweiligen Adresse ausgebildet. Die drei unterschiedlichen Gates sind: ein Gate, das dann angeschaltet ist, wenn der Typ A und der Schreibmodus aller Typen für die Eingabe des Signals WA eingesetzt wird; und ein Gate, das angeschaltet ist, wenn der Typ B und lediglich der Lesemodus für die Eingabe des Signals PB eingesetzt wird; ein Gate, das angeschaltet ist, wenn der Typ C und lediglich der Lesemodus für die Eingabe des Signals PC eingesetzt wird. Bei der in Fig. 41 gezeigten Schaltung wird das Signal SYij gemäß der Abgriffsadresse gesetzt. Hiernach wird immer dann, wenn sich das monoperiodische Grundsignal A zu dem H-Pegel während dem seriellen Zyklus verändert, das Signal SYij der in Fig. 40 gezeigten Schaltung zu dem H-Pegel in Folge geändert. Die in Fig. 41 gezeigte Adresse A0C, A1C wird von dem Spaltenadreßpuffer zum Setzen der Abgriffadresse ausgegeben. Ferner kann diese Adresse bei der Adressenauswahlschaltung lediglich zu dem Zeitpunkt gesetzt werden, in dem sich das Lese/Schreib-Latchsignal RWL zu dem H-Pegel verändert hat, und sich ferner das invertierte Signal des Signals RA zu dem H-Pegel verändert, sowie dem Zeitpunkt, zu dem das invertierte Signal des Signals RA zu dem L-Pegel rückgesetzt ist.
Die Fig. 49 zeigt eine Blockaufteilung, gemäß der die zahlreichen oben beschriebenen Schaltungssysteme angeordnet sind, bei der die Gesamtschaltungsanordnung gezeigt ist. Der Mittenabschnitt ist eine Zeilensystem-Schaltungsgruppe, die die Zellfelder selektiv aktiviert und den Betrieb zum Verstärken und Halten der Zelldaten bei den Bitleitungen steuert. An beiden Seiten hiervon sind symmetrisch überlappende serielle Systeme angeordnet. Die Anordnung der Ausgabeschaltungen, der Eingabeschaltungen und der Eingabe- und Ausgabesteuerschaltungen erfolgt sowohl an der Seite, an der die I/O-Pins konzentriert sind, als auch an der Seite, an der die Steuerpins konzentriert sind. Ferner sind die DQ- Puffer auf beiden Seiten angeordnet. Die Bitleitungen, die Vorladespannungs-Generierschaltung, die Akkumulatorplatten- Spannungsgenerierschaltung und die Substratspannüngs- Generierschaltung sind an einer kurzen Seite des Chips angeordnet. Ferner sind die Bondanschlußflächen an dem Außenumfang des Chips angeordnet.
Durch Anordnung der einzelnen Schaltungen in der oben beschriebenen Weise ist es möglich, die Steuerung der seriellen Systemsignale durch die Zeilensystemsignale zu vereinfachen. Der Grund hierfür besteht darin, daß keine spezielle Verdrahtung zum Übertragen der Signale von dem Zeilensystem mit dem seriellen System erforderlich ist. Ferner lassen sich die seriellen Zähler und die Spaltenteildecoder durch die seriellen Systemschaltungen ohne Anordnung einer speziellen Busverdrahtung steuern, was einen hochschnellen Betrieb ermöglicht. Ferner lassen sich die Signale direkt ohne Einsatz von jedweder Busverdrahtung übertragen. Demnach läßt sich die Busverdrahtung eliminieren, und hierdurch läßt sich die Chipfläche reduzieren. Ferner ist es möglich, unterschiedliche Verpackungsanforderungen durch Bereitstellung der Anschlußflächenbereiche für die Bondanschlußflächen zu erfüllen.
Das Problem im Zusammenhang mit dem hochschnellen Betrieb besteht im Zusammenhang mit dem bei der Versorgungsspannungsleitung und der Masseleitung erzeugten Rauschen, wodurch sich der Leistungsumfang der Einrichtung verschlechtert. Das oben erwähnte Problem wird tendentiell dann erzeugt, wenn Rauschen bei der Spannungsversorgungsleitung und der Masseleitung in unterschiedlicher Weise überlagert ist. Detaillierter ist die an der Schaltung anliegende wirksame Spannung in dem Fall, in dem Rauschen bei der Spannungsversorgungsleitung überlagert ist und die Masseleitung gegenüber Rauschen bei einer niedrigen Versorgungsspannung stabil ist, eine Spannung, die durch Subtrahieren des Rauschens von der Versorgungsspannung erhalten wird. In diesem Fall ist aufgrund der Tatsache, daß die Schaltung mit einer niedrigen Spannung zu betreiben ist, die Betriebsgeschwindigkeit reduziert.
Zum Überwinden des oben erwähnten Problems wird üblicherweise ein Kondensator zwischen der Versorgungsspannungsleitung und der Masseleitung zum Absorbieren des Rauschens ausgebildet, wie in Fig. 50 gezeigt. Bei dem üblichen Verfahren erhöht sich jedoch aufgrund der Tatsache, daß ein Bereich zum Bereitstellen des Kondensatorgebiets zusätzlich innerhalb des Gebiets vorzusehen ist, der Totraum in dem Chip mit zunehmendem Kapazitätswert des Kondensators, was zu einer Zunahme der Chipfläche führt.
Zum Überwinden des Problems im Zusammenhang mit den oben beschriebenen üblichen Gegenmaßnahmen gegen Rauschen sind bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung die Schaltungsblöcke so angeordnet, wie in Fig. 51 gezeigt. Das heißt, die jeweiligen Mittelabschnitte des in Fig. 49 gezeigten Flurplans sind als Schaltblöcke angeordnet, wie in Fig. 51 gezeigt, und die Versorgungsspannung Vcc an die Masseleitung Vss für die jeweiligen Blöcke sind so angeordnet, wie in Fig. 51 gezeigt. Ferner sind Kondensatoren zwischen der Versorgungsspannungsleitung Vcc und der Masseleitung Vss gebildet, wie in Fig. 52 gezeigt. Bei dem in Fig. 52 gezeigten Schaltungsaufbau ist es möglich, Kondensatoren zu erhalten, die zwischen der Versorgungsspannung und der Masse gebildet sind und gleichmäßig verteilt sind, ohne Konzentrierung des Kondensators bei den Schaltungsblöcken und ohne Bereitstellung eines zusätzlichen Kondensatorbereichs.
Da bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung die Kondensatoren in dem Versorgungsspannungsbereich und dem Massebereich gebildet sind, ist die Chipfläche durch Bildung der Kondensatoren nicht erhöht. Ferner läßt sich die Verteilung und der Kapazitätswerte der Kondensatoren leicht durch Abtrennen einer Elektrode des Kondensators und ferner durch Verkürzen der anderen Elektrode hiervon angleichen.
Wie oben beschrieben, läßt sich der Betrieb und der Modus der Ausführungsform der vorliegenden Erfindung wie folgt zusammenfassen:
(I) die Halbleiterspeichereinrichtung ist mit der Steuersignalgruppe, der Adreßsignalgruppe und der Eingangs- und Ausgangssignalgruppe vorgesehen. Die erste Signalgruppe (RA) wird erfaßt, nachdem sich das zweite Steuersignal (CE) in aktive Richtung verändert hat und nachdem sich ferner das erste Steuersignal (CLK) in die aktive Richtung verändert hat. Die zweite Adreßsignalgruppe (CA) und das vierte Steuersignal (R/W) werden erfaßt, nachdem sich das dritte Steuersignal (RWL) in die aktive Richtung verändert hat und ferner nachdem sich das erste Steuersignal (CLK) in die aktive Richtung verändert hat. Der Zugriffbetrieb beginnt mit der zweiten Adreßsignalgruppe (CE). Die Lese- und Schreibmodi werden auf der Grundlage des vierten Steuersignals (R/W) gesetzt. Wann immer sich das erste Steuersignal (CLK) in die aktive Richtung verändert, wird das Lesen oder Schreiben in Folge von der zweiten Adreßsignalgruppe (CA) durchgeführt, in Übereinstimmung mit dem Status des vierten Steuersignals (R/W). Verändert sich das fünfte Steuersignal (cm) in die aktive Richtung und verändert sich ferner das erste Steuersignal (CLK) in die aktive Richtung, so wird der Ausgabestatus zu einem Status mit hoher Impedanz im Lesemodus gesetzt, und die Eingabe des Datenschreibens wird im Schreibmodus gesperrt. Solange das fünfte Steuersignal (cm) in dem aktiven Status gehalten wird, wird der Status mit hoher Impedanz beibehalten, und die Eingabe des Datenschreibens wird gesperrt gehalten. Ferner wird während das fünfte Steuersignal (cm) in dem aktiven Status vorliegt, die Adresse nachfolgend nicht verändert. Ferner wird dann, wenn sich das sechste Steuersignal (NBM, NOE, NRFSH) zu dem ersten Status im Lesemodus verändert, der Ausgabestatus erzielt, und dieser Status wird beibehalten, solange das sechste Steuersignal in dem ersten Status vorliegt. Verändert sich das sechste Steuersignal zu dem zweiten Status, so wird der Ausgabestatus zu dem Status mit hoher Impedanz verändert, und ferner hierin gehalten, solange das sechste Steuersignal in dem zweiten Status vorliegt. Im Schreibmodus verändert sich das sechste Steuersignal zu dem ersten Status. Solange dieser Status beibehalten wird, ist das Schreiben von Daten gesperrt; d. h. ein Schreibbetrieb wird durchgeführt.
Verändert sich das sechste Steuersignal zu dem zweiten Status, so wird der Schreibbetrieb freigegeben beibehalten.
(1) Nachdem sich das zweite Steuersignal in die nicht aktive Richtung verändert hat und ferner nachdem sich das erste Steuersignal in die aktive Richtung gemäß einer vorgegebenen Zahl von Wiederholungen verändert hat, beginnt der Vorladevorgang.
(2) Nachdem sich das zweite Steuersignal in die nicht aktive Richtung verändert hat und ferner eine vorgegebene Zeitdauer verstrichen ist, wird dann, wenn sich das sechste Steuersignal in den ersten Status verändert, die Adresse der internen Adreßzählerausgangsgröße aufgefrischt. Der interne Adreßzähler verändert sich in Folge in Übereinstimmung mit dem Übergang zwischen jeWeils dem ersten und zweiten Status bei dem sechsten Steuersignal. Das Auffrischen kann in Folge in Übereinstimmung mit der Veränderung des internen Adreßzählers erzielt werden.
(3) Der interne Schaltungsbetrieb wird überlagert durch Einsatz der niederwertigsten Adresse der zweiten Adreßsignalgruppe. Der überlagerte Schaltungsbetrieb wird ferner unter Pipeline-Steuerung durchgeführt.
a) Hierbei wird im Schreibbetriebsmodus der Gesamtschreibbetrieb in mehrere Zyklen aufgeteilt.
b) Hierbei werden im Schreibbetrieb Daten in dem ersten Zyklus erfaßt, und die geschriebenen Daten werden an die erste Datenleitung ausgegeben, die mit der datenerfassenden Schaltung verbunden ist. Bei dem zweiten Zyklus nach dem ersten Zyklus werden die an die erste Datenleitung ausgegebenen Schreibdaten in das Zellfeld geschrieben.
c) Hierbei wird während dem Schreibbetrieb das sechste Steuersignal in derselben Weise bearbeitet, wie im Fall der Schreibdaten. Das erfaßte sechste Steuersignal wird auf die Datenleitung für das sechste Steuersignal geschrieben, mit einer Anordnung derart, daß sie der Zahl der unterteilten Zugänge entspricht, und zwar durch den überlappenden Betrieb und den Pipelinebetrieb. Entspricht der durch das Erfassen des sechsten Steuersignals erhaltene Datenwert den zweiten Status, so werden die Schreibdaten geschrieben.
d) Wird die Kopfadresse des seriellen Zyklus gesetzt, so wird der Dateneingangspfad der Datenerfassungsschaltung angeschaltet, der mit der ersten Datenleitung gemäß der Kopfadresse verbunden ist. Bei dem ersten Zyklus nach dem Setzen der Kopfadresse ist der angeschaltete Pfad gemäß der Kopfadresse geschlossen. Der Dateneingabepfad gemäß der zweiten Adresse nachfolgend zu der Kopfadresse wird angeschaltet, zum Ausgeben von Daten, die bereits in der ersten Datenleitung gemäß der Kopfadresse erfaßt sind.
(II) Bei der Halbleiterspeichereinrichtung sind mindestens zwei Spaltenauswahlleitungen verbunden, und zwar von demselben Spaltenauswahl-Leitungsblock zu den physikalisch gleichen Spalten.
(III) Nach dem Zyklus, in dem die Abgriffadresse gesetzt wird und bevor die wirksamen Daten eingegeben werden, wird der Dummyzyklus eingegeben. Ferner sind mehrere durch die Adresse decodierte Datenleitungen vorgesehen. Die Datenleitungen werden in Folge für jeden Zyklus ausgewählt. Der Datenwert wird an die Ausgabeschaltung ausgegeben. Die oben beschriebene Halbleiterspeichereinrichtung ist mit den Datenleitungen vorsehen, die in den Auswahlstatus geändert sind, wenn die Abgriffadresse gesetzt ist, derart, daß sich die Datenleitung gemäß der Abgriffadresse nach dem Dummyzyklus auswählen läßt.
(IV) Der Schaltungsbetrieb wird gemäß dem niederwertigsten Bit der Adresse überlagert, und ferner ist der serielle Adreßzähler vorgesehen. Bei der Halbleiterspeichereinrichtung wird die Adresse mit Ausnahme des niederwertigsten Bit der Abgriffadresse bei den ersten und zweiten Adreßzählern gesetzt, die im Überlagerungsmodus betrieben werden. Die ersten und zweiten Adreßzähler werden durch die ersten und zweiten Zählersteuersignale betrieben. Der erste Adreßzähler entspricht der ungeraden Zahl, und der zweite Adreßzähler entspricht der geraden Zahl. Sobald die Abgriffadresse gesetzt ist, ist der Adreßzählerbetrieb gesperrt. In diesem Fall wird bei Aktivierung des zweiten Zählersteuersignals der erste Zählerbetrieb freigegeben. Hiernach wird bei Aktivierung des ersten Zählers der zweite Zählerbetrieb freigegeben.
(V) Die Halbleiterspeichereinrichtung ist mit mindestens ersten und zweiten Versorgungsspannungsleitungen vorgesehen. Die ersten und zweiten Versorgungsspannungsleitungen der ersten und zweiten primären Versorgungsspannungen sind parallel zueinander angeordnet. Ferner sind die sekundären Versorgungsspannungen, die sich von den zugeordneten primären Versorgungsspannungen erstrecken, abwechselnd angeordnet. Ein Kondensator ist zwischen den primären und sekundären Versorgungsspannungen gebildet.
Wie oben beschrieben, ist bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung aufgrund der Tatsache, daß sich die Speichereinrichtung durch einen einzigen Takt zum Steuern der CPU-Einheit steuern läßt, kein zusätzlicher Takt zum Steuern der Speichereinrichtung erforderlich. Demnach ist es nicht nur möglich, den Aufbau der Peripherieschaltung in der Speichereinrichtung zu vereinfachen, sondern auch eine Speichereinrichtung mit hochschneller Zugriffszeit zu realisieren, so daß die Halbleiterspeichereinrichtung mit einer hochschnellen CPU-Einheit zusammenwirken kann.
Die Bezugszeichen in den Ansprüchen dienen einem besseren Verständnis und begrenzen nicht deren Schutzbereich.

Claims

1. Halbleiterspeichereinrichtung, enthaltend:

ein Speicherzellenfeld, das in mindestens zwei Bänke (17, 18) hinsichtlich des Spaltensystems unterteilt ist;

eine Zeilenadreß-Bestimmungsvorrichtung (4, 5) zum Bestimmen einer Zeilenadresse für jede der Bänke (17, 18);

eine Spaltenadreß-Bestimmungsvorrichtung (11, 12) zum Bestimmen einer Spaltenadresse für jede der Bänke in serieller Weise;

Eingabe- und Ausgabepuffervorrichtungen (13-16) zum Halten von Eingabe- und Ausgabedaten zu und von jeder der Bänke (17, 18);

eine Adreßsteuervorrichtung (1) zum Anlegen einer Gruppe von Eingangsadreßsignalen (ROW, COLUMN) an die Zeilenadreß-Bestimmungsvorrichtung (4, 5) und die Spaltenadreß-Bestimmungsvorrichtung (11, 12) und für eine Überlagerung des Betriebs der Bänke auf der Grundlage eines Eingabestandardsignals (CLK) und einer Gruppe von Steuersignalen (CE, RWL, R/W, cm, /OE); und

eine Eingabe- und Ausgabe-Steuervorrichtung (1) zum Betreiben der Eingabe- und Ausgabe-Puffervorrichtungen (13 bis 16) in Übereinstimmung mit dem Betrieb der Adreßsteuervorrichtung, derart, daß

das Standardsignal (CLK) für die Betriebsschritte der Adreßsteuervorrichtung (1) benutzt wird, und daß sich die Adreßsteuervorrichtung (1), die Eingabe- und Ausgabe-Steuervorrichtung (1) und die Speicherzellenfelder (17, 18) auf der Grundlage desselben Standardsignals (CLK) betreiben lassen, und

im Schreibmodus Daten von der Außenseite durch die Eingabe- und Ausgabe-Puffervorrichtung (13 bis 16) in einem Zyklus erfaßt werden und anschließend die erfaßten Daten im nachfolgenden Zyklus in das Speicherzellfeld geschrieben werden,

dadurch gekennzeichnet, daß

die Eingabe- und Ausgabe-Puffervorrichtung mehrere Eingabe- und Ausgabepuffer (13 bis 16) enthält, die durch die Eingabe- und Ausgabe-Steuervorrichtung (I) mit Pipelineverarbeitung betrieben werden; und

im Schreibmodus ein Ausgabefreigabesignal (/OE) der Steuersignalgruppe als Eingabemaskierungssignal zum Sperren der Eingabepuffer in Übereinstimmung mit mit dem H/L-Pegel des Ausgabefreigabesignals (/OE) eingesetzt ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß im Lesemodus Daten von den Speicherzellenfeldern (17, 18) in einem Zyklus gelesen werden und anschließend die gelesenen Daten durch die Eingabe- und Ausgabepuffer (13 bis 16) erfaßt werden, jeweils in dem nachfolgenden Zyklus für die Ausgabe der erfaßten Daten zu der Außenseite.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Standardsignal ein Taktsignal (CLK) als erstes Steuersignal ist und daß die Gruppe der Steuersignale aus zweiten bis sechsten Steuersignalen besteht, enthaltend ein Chipfreigabesignal (CE), ein Lese/Schreib-Latchsignal (RWL), ein Lese/Schreib-Statussignal (R/W), ein Taktmaskierungssignal (cm) und ein Ausgabefreigabesignal (/OE).

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß

die Eingabeadreßsignale erste und zweite Adreßsignale (ROW, COLUMN) sind, und

das erste Adreßsignal (ROW) dann erfaßt wird, wenn sich das erste Steuersignal (CLK) in aktive Richtung verändert, nachdem sich das zweite Steuersignal (CE) in eine aktive Richtung verändert hat;

das zweite Adreßsignal (COLUMN) und das vierte Steuersignal (R/W) erfaßt werden, wenn sich das erste Steuersignal (CLK) in eine aktive Richtung verändert, nachdem sich das dritte Steuersignal (RWL) in eine aktive Richtung verändert hat;

der Zugriff ausgehend von dem zweiten Adreßsignal (COLUMN) beginnt;

jeder Lese- und Schreibmodus auf der Grundlage eines Status des vierten Steuersignals (R/W) bestimmt ist;

immer bei Veränderung des ersten Steuersignals (CLK) in aktive Richtung Daten in Folge gelesen und geschrieben werden, und zwar auf der Grundlage des zweiten Adreßsignals (COLUMN) und in Übereinstimmung mit mit dem Status des vierten Steuersignals (R/W);

dann, wenn sich das erste Steuersignal (CLK) in eine aktive Richtung verändert, nachdem sich das fünfte Steuersignal (cm) in eine aktive Richtung verändert hat, im Lesemodus die Ausgabe der neuen Daten als abgeschlossen gilt und im Schreibmodus die Eingabe im Hinblick auf das Datenschreiben gesperrt ist;

während das fünfte Steuersignal (cm) in dem aktiven Status vorliegt, das Halten der Ausgabe und der Sperrstatus für die Eingabe beide beibehalten sind;

ferner im Lesemodus keine sequentielle Adreßveränderung durchgeführt wird;

ferner der Datenausgabestatus beginnt, wenn sich das sechste Steuersignal (/OE) zu einem ersten Status (L) verändert und der Datenausgabestatus beibehalten wird, während das sechste Steuersignal (OE) bei dem ersten Status (L) gehalten wird;

der Datenausgabestatus zu dem Status mit hoher Impedanz gesetzt wird, wenn sich das sechste Steuersignal (/OE) zu einem zweiten Status (H) verändert, und der Status mit hoher Impedanz beibehalten wird, während das sechste Steuersignal (/OE) bei dem zweiten Status (H) gehalten wird;

im Schreibmodus das Datenschreiben gesperrt ist, wenn sich das sechste Steuersignal (/OE) zu dem ersten Status (L) verändert und ferner solange dieser Zustand beibehalten wird; und

das Datenschreiben freigegeben bleibt, wenn sich das sechste Steuersignal (/OE) zu dem zweiten Status (H) verändert und ferner solange dieser Status beibehalten wird.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß Datenleitungen (RWD) so gesteuert werden, daß sie vorgeladen werden, nachdem sich das zweite Steuersignal (CE) in die aktive Richtung verändert und sich ferner das erste Steuersignal (CLK) in die aktive Richtung gemäß der Anzahl von vorgegebenen Wiederholungen verändert.

6. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß dann, wenn sich das sechste Steuersignal (/OE) zu dem ersten Status (L) verändert, und zwar nach einer vorgegebenen Zeit nachdem sich das zweite Steuersignal (CE) in eine nichtaktive Richtung geändert hat, die Adresse aufgefrischt wird, und zwar in Übereinstimmung mit einer Ausgangsgröße eines internen Adreßzählers (9, 10), und daß sich die Ausgangsgröße des internen Adreßzählers in Folge verändert, und zwar in Übereinstimmung mit dem Umschaltbetrieb des sechsten Steuersignals (/OE) zwischen dem ersten Status (L) und dem zweiten Status (H) zum Auffrischen der Adresse in Folge.

7. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Band-Überlappungsbetrieb auf der Grundlage des niederwertigsten Bits (AOC) des zweiten Adreßsignals (COLUMN) durchgeführt wird und daß der überlappende Betrieb ferner gemäß der Pipeline- Verarbeitung gesteuert wird.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß im Schreibmodus der gesamte Schreibbetrieb in mehreren unterteilten Zyklen durchgeführt wird.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß in dem ersten Zyklus des Schreibmodus Schreibdaten durch die Datenerfassungsschaltungen (2) erfaßt werden und daß ferner die erfaßten Daten an die ersten Datenleitungen ausgegeben werden, die mit den Datenerfassungsschaltungen verbunden sind, und daß in dem zweiten Zyklus die auf den ersten Datenleitungen ausgegebenen Schreibdaten in die Bänke (17, 18) geschrieben werden.

10. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß im Schreibmodus das auf dieselbe Weise wie Daten bearbeitete sechste Steuersignal (/OE) so bearbeitet wird, daß das erfaßte sechste Steuersignal (/OE) in für das sechste Steuersignal vorgesehene Datenleitungen so geschrieben wird, daß eine Zuordnung zu der Zahl der in Übereinstimmung mit der Überlappungs- und Pipeline-Verarbeitung unterteilten Zyklen vorliegt; und daß der Datenschreibbetrieb durchgeführt wird, wenn das als Datenwert erfaßte sechste Steuersignal (/OE) bei dem zweiten Status (H) vorliegt.

11. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß mindestens zwei Spaltenauswahlleitungen (CSL) von einem selben Spaltenauswahlblock mit einer physikalisch gleichen Spalte verbunden sind.

12. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß beim Setzen einer Kopfadresse während einem seriellen Zyklus ein Dateneingangspfad einer Datenerfassungsschaltung, die mit einer ersten Datenleitungen gemäß der Kopfadresse verbunden ist, angeschaltet ist; daß bei dem ersten Zyklus nach dem Setzen der Kopfadresse der angeschaltete Pfad gemäß der Kopfadresse abgeschaltet wird; und daß ein Dateneingabepfad gemäß der nachfolgenden Adresse nach der Kopfadresse angeschaltet ist, und ferner die bei der ersten Datenleitung gemäß der Kopfadresse erfaßten Daten ausgegeben werden.

13. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß nach einem Zyklus, während dem eine Abgriffadresse gesetzt wird und bevor Daten wirksam ausgegeben werden, ein Dummyzyklus eingefügt wird und daß ferner mehrere durch die Adresse decodierten Datenleitungen vorgesehen und in Folge für jeden Zyklus ausgewählt werden, derart, daß die Daten von den Ausgabeschaltungen ausgegeben werden; und daß die bei Setzen der Agriffsadresse auszuwählenden Datenleitungen so bestimmt sind, daß sich nach dem Dummyzyklus die Datenleitungen der Abgriffadresse auswählen lassen.

14. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Bank-Überlappungsbetrieb anhand des niederwertigsten Bits der Adresse durchgeführt wird; daß serielle Adreßzähler (9, 10) vorgesehen sind; daß Adreßbits mit Ausnahme des niederwertigsten Bits einer Abgriffadresse bei dem ersten Adreßzähler und dem zweiten Adreßzähler gesetzt werden, die beide miteinander überlagert sind; daß ein erstes Zählersteuersignal (CNTA) zum Betreiben des ersten Adreßzählers und ein zweites Zählersteuersignal (CNTB) zum Betreiben des zweiten Adreßzählers vorgesehen sind; daß der erste Zähler jeweils den geraden Bitnummern und der zweite Zähler jeweils den ungeraden Bitnummern zugeordnet ist; daß bei gesetzter Abgriffadresse die Adreßzähler betriebsgemäß gesperrt sind; daß bei Aktivierung des zweiten Zählersteuersignals der Betrieb des ersten Zählers freigegeben ist; und daß hiernach bei Betrieb des ersten Zählers der Betrieb des zweiten Zählers freigegeben ist.