DE69319372T2

DE69319372T2 - Halbleiterspeichervorrichtung mit Selbstauffrischungsfunktion

Info

Publication number: DE69319372T2
Application number: DE69319372T
Authority: DE
Inventors: Kyung-Woo Kang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-04-22
Filing date: 1993-04-21
Publication date: 1998-10-29
Anticipated expiration: 2013-04-22
Also published as: EP0567104B1; EP0567104A2; JPH06103757A; KR950009390B1; KR930022383A; TW212251B; EP0567104A3; US5299168A; JP2843481B2; DE69319372D1; CN1032337C; CN1078820A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1, die eine Selbstauffrischungsfunktion mit der Verwendung einer internen Selbstauffrischungsadresse aufweist.
Als eine Halbleiterspeichereinrichtung mit einer Selbstauffrischungsfunktion ist ein dynamischer Speicher mit wahlfreiem Zugriff (nachfolgend als DRAM bezeichnet) bekannt geworden. Der DRAM umfaßt ein Speicherzellenfeld, da0s0ß aus einer Mehrzahl Speicherzellen bestand, die mit einer Mehrzahl Wortleitungen und einer Mehrzahl Bitleitungen gekoppelt sind, die in einer Matrix angeordnet sind, und periphere Schaltungen zur Steuerung von Lese- und Schreiboperationen von Daten in die Speicherzellen und aus diesen heraus, die durch eine Kombination der Wortleitung und der Bitleitung ausgewählt worden sind. Jede der Speicherzellen in dem DRAM umfaßt einen einzelnen MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) und einem einzelnen Kondensator. Daten, die in eine Speicherzelle geschrieben werden, werden in dem einzelnen Kondensator der Speicherzelle geladen, und der logische Zustand der Daten wird durch die in dem einzelnen Kondensator gespeicherte Ladungsmenge bestimmt. Um die in dem einzelnen Kondensator einer Speicherzelle gespeicherte Daten gegenüber ihrer Verschlechterung aufgrund eines Strom lecks mit dem Ablauf der Zeit zu schützen, ist eine Auffrischungsfunktion für die Speicherzelle vorgesehen, um einen ursprünglichen Datenpegel der Speicherzelle wiederherzustellen. In jüngeren DRAMs wird die Auffrischungsoperation automatisch mit einer vorbestimmten Periode wiederholt und eigenstandig bei allen Speicherzellen ausgeführt, die in dem DRAM enthalten sind. Dies wird eine Selbstauffrischungsoperation genannt, bei der Adressen zur Auswahl von Speicherzellen der Reihe nach in dem DRAM ohne Verwendung äußerer Adressen wie bei einer normalen Operation erzeugt werden.
Eine der herkömmlichen Selbstauffrischungstechnologien in einem DRAM ist in der japanischen Patentveröffentlichung Nr. 61 57079 (1986 ausgegeben) unter dem Titel "A Dynamic Semiconductor Memory Device" geoffenbart worden. In der japanischen Veröffentlichung wird ein Selbstauffrischungsoperationsmodus nach einer vorbestimmten Zeitdauer ermöglicht, wenn ein -vor- Auffrischungsmodus (nachfolgend als "CBR Modus" bezeichnet) begonnen wird. Wenn ein Zeilenadressentaktsignal mit einem "niedrigen" Pegel aktiv gemacht wird, während ein Spaltenadressentaktsignal mit einem "niedrigen" Pegel aktiv gemacht wird, beginnt der CBR Modus. Nach dem Beginn des CBR Modus wird, wenn das Zeilenadressentaktsignal weiterhin seinen Aktivierungspegel mit "niedrig" beibehalt, selbst bis eine vorbestimmte Zeit, beispielsweise 16 Mikrosekunden, abgelaufen ist, dann wird eine Selbstauffrischungsoperation gestartet.
Unter Bezugnahme auf Fig. 1, die den funktionalen Aufbau eines DRAM zeigt, der das herkömmliche Selbstauffrischungsschema verwendet, und auch Fig. 2, die die Betriebszeitlage der Fig. 1 darstellt, um eine Selbstauffrischungsoperation auszuführen, umfaßt der herkömmliche DRAM eine Auffrischungssteuerschaltung 22, die einen Auffrischungstakt φRFSH gemäß einem CBR Informationssignal erzeugt, das von einem Steuersignalgenerator 20 hergestellt wird, der ein Zeilenadressentaktsignal RAS, ein Spaltenadressentaktsignal und ein Schreibsignal WE erhalt, wobei ein Auffrischungsadressenz hier 24 eine Mehrzahl interner Auffrischungsadressensignale Q&sub0; - Qn-1 in Reaktion auf den Aufrischungstakt φRFSH erzeugt. Bezugnehmend auf Fig. 2, die den Auffrischungstakt φRFSH und die internen Auffrischungsadressensignale Q&sub0;- Qn&submin;&sub1; darstellt, wird der Auffrischungstakt φRFSH von der Auffrischungssteuerschaltung 22 durch eine Oszillator darin (nicht gezeigt) erzeugt, der auf den Beginn des CBR Informationssignals reagiert. Sobald der Auffrischungstakt φRFSH auf den Auffrischungsadressenzahler 24 angewendet wird, wird eine Mehrzahl interner Auffrischungsadressensignale Qo - Qn-1 von dem Auffrischungsadressenzähler 24 erzeugt und auf einen Zeilendekodierer 12 und einen Spaltendekodierer 16 zu dem Zweck angewendet, zur Auswahl der Speicherzellen in einem Speicherzellenfeld 10 in regelmaßiger Folge verwendet zu werden. Durch die Verwendung der internen Auffrischungsadressensignale Qo - Qn-1 wird an den Speicherzellen in dem Speicherzellenfeld 10 eine Selbstauffrischungsoperation ausgeführt.
Jedoch ist es bei der herkömmlichen Selbstauffrischungsschaltung, wie sie in Fig. 1 gezeigt ist, unmöglich, einen Zustand darüber zu erfassen, ob alle internen Auffrischungsadressensignale, die zur Ausführung der Selbstauffrischungsoperation notwendig sind, vollständig erzeugt worden sind, um dadurch sowohl ihre Zykluszeit als auch einen gegenstandlichen Wert zu verifizieren. Wenn ein Halbleiterspeichereinrichtungsprodukt die Selbstauffrischungsfunktion aufweist, sollte eine genaue Selbstauffrischungszykluszeit mit seiner eigenen Spezifizierung verbunden sein, da das Fehlen einer Einrichtung zum Bestimmen oder Verifizieren der Selbstauffrischungszykluszeit solcher Speicherprodukte von ihrer eigenen Zuverlässigkeit entfernt.
Aus dem Lehrbuch "Halbleiter-Schaltungstechnik" von U. Tietze und Ch. Schenk, Springer-Verlag 1974, Seiten 543-544 ist eine Schaltung bekannt, die mehrere Pfade und Vergleicher, wobei jeder Vergleicher einen ersten und zweiten Pfad erhält, und ein logisches Gatter umfaßt, um die von den Vergleichem erzeugten Ausgangssignale zu erhalten.
Die Zielsetzung der vorliegenden Erfindung ist, eine Halbleiterspeichereinrichtung zu schaffen, bei der eine Information darüber, ob die internen Auffrischungsadressensignale für einen Selbstauffrischungszyklus vollständig erzeugt worden sind, bestimmt werden kann.
Diese Zielsetzung wird durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Anspruches 1 gelöst. Bevorzugte Ausführungsformen sind Gegenstand verschiedener abhängiger Ansprüche.
Die vorliegende Erfindung wird aus der folgenden, ins einzelne gehenden Beschreibung der gegenwärtigen Erfindung offensichtlicher, wenn sie in Verbindung mit den beigefügten Zeichnungen genommen wird.
Fig. 1 ist ein Funktionsblockdiagramm einer herkömmlichen Halbleiterspeichereinrichtung, die eine Selbstauffrischungsfunktion verwendet.
Fig. 2 ist ein Zeitablaufschema der Fig. 1, das einen Auffrischungstakt und interne Auffrischungsadressensignale zeigt.
Fig. 3 ist ein Funktionsblockdiagramm einer Halbleiterspeichereinrichtung, die eine Auffrischungsadressenprüfschaltung gemäß der vorliegenden Erfindung umfaßt.
Fig. 4 zeigt eine Ausführungsform der Auffrischungsadressenprüfschaltung der Fig. 3 gemäß der vorliegenden Erfindung.
Fig. 5 zeigt eine Ausführungsform eines Vergleichers, der mit der Auffrischungsadressenprüfschaltung der Fig. 4 gemäß der vorliegenden Erfindung versehen ist.
Fig. 6 ist ein Zeitablaufschema der Fig. 3, wenn die Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung eine Selbstauffrischungsoperation mit der Auffrischungsadressenprüfschaltung der Fig. 4 ausführt.
Vor der nachfolgenden Beschreibung einer Ausführungsform gemäß der vorliegenden Erfindung beachte man, daß funktionale Blockelemente der Fig. 3, die die gleichen wie jene der Fig. 1 sind, mit den Bezugszeichen versehen sind, wie es in Fig. 1 der Fall ist. Es wird nun auf Fig. 3 bezug genommen, in der die Bauteile in Fig. 3 die gleichen wie die in Fig. 1 bis auf eine Auffrischungsadressenprüfschaltung 30 sind, die eine Mehrzahl interner Auffrischungsadressensignale Q&sub0; - Qn-1 erhält, die von einem Auffrischungsadressenzähler 24 erzeugt werden, und ein Adressenprüfsignal an einem Datenausgangspuffer 28 anlegt. Ein CBR Informationssignal, das von einem Steuersignalgenerator 20 hergestellt wird, durch den auch ein Eingangs-/Ausgangssteuersignal erzeugt wird, wird an eine Auffrischungssteuerschaltung 22, an einen Adressenpuffer 14, an einen Zeilendekodierer 12 und einen Leseverstärker 18 angewandt wird. Der Adressenpuffer 14 schaltet seinen Eingang zu der internen Auffrischungsadresse von der externen Adresse Ao - An-1 ein, wenn die Halbleiterspeichereinrichtung der Fig. 3 in einem Selbstauffrischungsoperationsmodus ist. Der Datenausgangspuffer 28 bewirkt, daß das Adressenprüfsignal aus der Halbleiterspeichereinrichtung erzeugt wird. Schaltungseinzelheiten der Auffrischungsadressenprüfschaltung 30 sind in Fig. 4 gezeigt.
Bezugnehmend auf Fig. 4 umfaßt die Auffrischungsadressenprüfschaltung 30 gemäß der vorliegenden Erfindung eine Mehrzahl Adressenprüfpfade PQo - PQn-1, die die Mehrzahl interner Auffrischungsadressensignale Qo - Qn-1 erhält, die von dem Auffrischungsadressenzähler 24 angelegt werden, eine Prüfausgangsschaltung 32, die alle Signale erhält, die durch die Adressenprüfpfade PQo - PQn-1 hindurchgegangen sind und das Adressenprüfsignal erzeugt, welches erfaßt, ob alle die Auffrischungsadressen Qo - Qn-1 für einen Selbstauffrischungszyklus vollständig erzeugt worden sind.
Die gesamte Mehrzahl der Adressenprüfpfade PQo - PQn-1 ist in der gleichen Weise konstruiert. Ein erster Adressenprüfpfad PQo besteht aus einem ersten Nebenpfad DAo', einem zweiten Nebenpfad DAo', einem ersten Vergleicher CPo, der die Signale auf dem ersten und dem zweiten Nebenpfad DAo und DAo' erhält und durch ein Vergleichssteuersignal φ2 gesteuert wird. Der ersten Nebenpfad DAo erhält ein erstes Auffrischungsadressensignal Qo und ist mit einer Eingangsklemme des ersten Vergleichers CPo verbunden, wobei ein erstes Übertragungsgatter TGo, das das ersten Auffrischungsadressensignal Qo mittels eines Übertragungssteuertakts φ1 überträgt, eine erste Zwischenspeicherschaltung LCo, die zwischen dem ersten Übertragungsgatter TGo und der einen Eingangsklemme des ersten Komparators CPo verbunden ist, eingeschlossen sind. Der zweite Nebenpfad DAo' bewegt unmittelbar das ersten Auffrischungsadressensignal Qo an die andere Eingangsklemme des ersten Vergleichers CPo an. Auch sind die anderen Adressenprüfpfade, wie der zweite Adressenprüfpfad PQ&sub1; bis zu dem n-ten Adressenprüfpfad PQn-1 jeweils konstruiert, wie es der erste Adressenprüfpfad PQo ist. Beispielsweise besteht in dem Fall irgendeines Adresseprüfpfads PQi der Adressenprüfpfad PQi aus einem ersten Nebenpfad DAi, einem zweiten Nebenpfad DAi', einem i-ten Vergleicher CPI, der Signale auf dem ersten und dem zweiten Nebenpfad DAi und DAi' erhält und durch den Vergleichssteuertakt φ2 gesteuert wird; der erste Nebenpfad DAi erhält ein i-tes Auffrischungsadressensignal Qi und ist mit einer Eingangsklemme des i-ten Vergleichers CPI gekoppelt, der ein i-tes Übertragungsgatter TGi, das das i-te Auffrischungsadressensignal Qi mittels des Übertragungssteuertakts φ1 überträgt, und eine kleine i-te Zwischenspeicherschaltung LCi einschließt, die zwischen dem i-ten Übertragungsgatter TGi und der einen Eingangsklemme des i-ten Vergleichers CPi geschaltet ist; der zweite Nebenpfad DAi' wendet die i-te Auffrischungsadresse Qi unmittelbar auf die andere Eingangsklemme des i-ten Vergleichers CPi an.
Die Prüfausgangsschaltung 32 ist aus einem NICHT-UND-Glied 34 hergestellt, das alle Ausgangssignale erhält, die von der Mehrzahl der Vergleicher CPo1, CP&sub1;,... CPn-1 und einer Umkehrschaltung 36 erzeugt werden, die mit einer Ausgangsklemme des NICHT- UND-Glieds 34 verbunden ist, um das Ausgangssignal des NICHT-UND-Glieds 36 in das Adressenprüfsignal umzuwandeln.
Eine logische Schaltung des Vergleichers, die in dem Adressenprüfpfad als eine Ausführungsform gemäß der vorliegenden Erfindung verwendet wird, ist in Fig. 5 geoffenbart. Bezugnehmend auf Fig. 5 besteht der i-te Vergleicher CPi (irgendeiner von dem ersten Vergleicher CPo bis zu dem n-ten Vergleicher Cpn-1) aus einem NICHT-UND- Glied 48 und einem ersten NICHT-ODER-Glied 52, deren Eingangsklemmen gemeinsam mit dem ersten und dem zweiten Nebenpfad DAi und DAi' verbunden sind, einer Umkehrschaltung 50, die ein Ausgangssignal des NICHT-UND-Glieds 48 umkehrt, einem zweiten NICHT-ODER-Glied 84, das die Ausgangssignale von der Umkehrschaltung 50 und dem ersten NICHT-ODER-Glied 52 erhält, einer Umkehrschaltung 56, die den Vergleichssteuertakt φ2 umkehrt, und einem dritten NICHT-ODER-Glied 58, das die Ausgangssignale von dem zweiten NICHT-ODER-Glied 54 und der Umkehrschaltung 56 erhalt, um ein verglichenes Ausgangssignal an die Prüfausgangsschaltung 32 anzulegen.
Die Arbeitsweise der Auffrischungsadressenprüfschaltung gemäß der vorliegenden Erfindung wird nun im einzelnen unter Bezugnahme auf die Fig. 3 bis 5 und auf die Fig. 6 beschrieben, die Darstellungen des Zeilenadressentaktsignals , eines Spaltenadressentaktsignals , des CBR Informationssignals, des Auffrischungstakts φRFSH, der Steuertakte φ1 und φ2 und der Mehrzahl interner Auffrischungsadressensignale Qo - Qn-1 zeigt. Man beachte, daß, obgleich die nachfolgende Beschreibung für die Auffrischungsadressenprüfoperation nur den ersten Adressenprüfpfad PQo verfolgt, sie aber auch die anderen Adressenprüfpfade mit identischer Folge anpaßbar ist. In dem Zustand, wenn das Spaltenadressentaktsignal in seinem aktiven Zyklus mit einem "niedrigen" Pegel ist, wenn eine vorbestimmte Zeit abgelaufen ist, nachdem das Zeilenadressentaktsignal auf seinen aktiven Zyklus mit "niedrigem" Pegel zu einer Zeit T1 schaltet, das CBR Informationssignal von dem Steuersignalgenerator 20 der Fig. 3 zu einer Zeit t2 erzeugt, um einen Selbstauffrischungsoperationsmodus zu ermöglichen. Dann erzeugt die Auffrischungssteuerschaltung 22, die von dem CBR Informationssignal gesteuert wird, den Auffrischungstakt φRFSH, wie es in Fig. 6 gezeigt ist, mittels eines Oszillators (nicht gezeigt), und dadurch erzeugt der Auffrischungsadressenzähler 24 die Mehrzahl Auffrischungsadressensignale Qo - Qn-1.
Während der Übertragungssteuerung behalt der Takt φ1 den "niedrigen" Pegel bei, werden die internen Auffrischungsadressensignale Qo - Qn-1 in den Zwischenspeicherschaltungen LCo - LCn-1 auf den ersten Nebenpfaden DAo - DAn-1 gespeichert, wobei sie durch die Übertragungsgatter TG&sub0;-TGn-1 hindurchgehen. Wenn ein erster Impuls des Auffrischungstakts φRFSH von einem "hohen" Pegel zu einem "niedrigen" Pegel in dem ersten Selbstauffrischungszyklus wechselt, wird der Übertragungssteuertakt φ1 ein "hoher Pegel". Dadurch werden die Übertragungsgatter TG&sub0;-TGn-1 geschlossen, damit sie gesperrt sind, so daß der gespeicherte, anfängliche Pegel der Auffrischungsadressensignale Qo - Qn-1 auf den ersten Neben pfaden DAo - DAn-1 durch die Zwischenspeicherschaltungen LCo - LCn-1 gehalten werden, bis der Selbstauffrischungsoperationsmodus vollkommen abgelaufen ist. Nachfolgen wird, wenn ein zweiter Impuls des Auffrischungstakts φRFSH auf einen "hohen" Pegel geht, der Vergleichssteuertakt φ2 ein "hoher Pegel", um die Vergleicher CPo - CPn-1 zu aktivieren, die jeweils 2 Eingangsklemmen aufweisen, von denen der eine, der mit dem Ausgang der Zwischenspeicherschaltung verbunden ist, den anfänglichen Pegel des Auffrischungsadressensignals speichert, und der andere unmittelbar den nachfolgenden umgeschalteten Pegel des Auffrischungsadressensignals erhält.
Bezugnehmend auf Fig. 5 wird bei den Vergleichern CPi (irgendeiner von CPo - Cpn-1) eine der Eingangsklemmen des NICHT-UND-Glieds 48 und des ersten NICHT-ODER- Glieds 52 mit dem anfänglichen logischen Pegel des Auffrischungsadressensignals auf dem ersten Nebenpfad DAi (irgendeiner von DAo - DAn-1) verbunden, und die anderen Eingangsklemmen des NICHT-UND-Glieds 48 und des ersten NICHT-ODER-Glieds 52 werden mit dem nachfolgenden umgeschalteten, logischen Pegel des Auffrischungsadressensignals auf dem zweiten Nebenpfad DAi' (irgendeiner von DAo' - DAn-1) gekoppelt. Wenn der nachfolgend umschaltende, logische Pegel des Auffrischungsadressensignals Qi (irgendeines von Qo - Qn-1) gegenwärtig auf einem "niedrigen" Pegel ist, erhält unter der Annahme, daß der anfängliche Pegel des Auffrischungsadressensignals Qi (irgendeines von Qo - Qn-1) in der Zwischenspeicherschaltung LCi (irgendeines von LCo - - LCn-1) als "hoher" Pegel gespeichert worden ist, das zweite NICHT-ODER-Glied 54 ein Ausgangssignal mit "niedrigem" Pegel von der Umkehrschaltung 50, die den Ausgangspegel des NICHT-UND-Glieds 48 umkehrt, und erhalt auch ein Ausgangssignal mit "niedrigem" Pegel von dem ersten NICHT-ODER-Glied 52. Da der Vergleichssteuertakt φ2 den "hohen" Pegel gegenwärtig bei behält, um diesen Vergleicher CPi (irgendeiner von CPo - Cpn-1)zu aktivieren, kann das dritte NICHT-ODER-Glied 58 ein Ausgangssignal mit "niedrigem" Pegel erzeugen und es auf eine der Eingangsklemmen der Prüfausgangsschaltung 32 in Fig. 4 anwenden. Da dieses Ausgangssignal mit "niedrigem" Pegel des dritten NICHT-ODER-Glieds 58 des Vergleichers CPi, das heißt, ein sich ergebendes Ausgangssignal, das in irgendeinem der Adressenprüfpfade PQo - PQn-1 erzeugt wird, den Ausgang der Prüfausgangsschaltung 32 zu einem "niedrigen" Pegel macht, stellt es dar, daß alle Auffrischungsadressensignale Qo - Qn-1, die zur Ausführung eines Auffrischungszyklus in dem Selbstauffrischungsoperationsmodus benötigt werden, nicht vollständig insgesamt erzeugt worden sind.
Nachdem die vorgenannte Bedingung abgelaufen ist, daß jedes der Auffrischungsadressensignale Qo - Qn-1, die erzeugt worden sind, von seinem "hohen" Pegel auf einen "niedrigen" Pegel oder von seinen "niedrigen" auf einen "hohen" Pegel umschaltet, können alle die NICHT-UND-Glieder (ähnlich dem NICHT-UND-Glied 48) und die ersten NICHT-ODER-Glieder (ähnlich dem ersten NICHT-ODER-Glied 52) der Vergleicher CPo - - CPn-1 gemeinsam die Auffrischungsadressensignale Qo - Qn-1 mit "hohem" Pegel von den zweiten Nebenpfaden DAi' nur zu dem Zeitpunkt erhalten, daß alle Auffrischungsadressensignale Qo - Qn-1 für den nächsten Selbstauffrischungszyklus auf ihre eigenen zweiten Nebenpfade DAo - DAn-1' der Adressenprüfpfade PQo - PQn-1 angewendet werden, wie es in Fig. 6 gezeigt ist. Und dann erzeugt unter Bezugnahme auf Fig. 5 das dritte NICHT-ODERL-Glied 58 ein Ausgangssignal mit "hohem" Pegel, was ergibt, daß das Adressenprüfsignal mit "hohem" Pegel erzeugt wird, weil alle Eingänge des NICHT- UND-Glieds 34 der Prüfausgangsschaltung 32 zu einem "hohem" Pegel werden. Dies bedeutet, daß alle Auffrischungsadressensignale Qo - Qn-1, die zur Ausführung eines Selbstauffrischungszyklus benötigt werden, das heißt, vor dem Selbstauffrischungszyklus, beim Selbstauffrischungsoperationsmodus vollständig insgesamt erzeugt werden. Somit wird die Erzeugungsbedingung der internen Auffrischungsadressensignale durch den Datenausgangspuffer 28 erfaßt, und dadurch kann die Selbstauffrischungszykluszeit verifiziert werden.
Bei der oben beschriebenen Ausführungsform ist es, obgleich der Vergleichssteuertakt φ2 zur der Zeit aktiviert wird, zu der der zweite Impuls des Auffrischungstakts φRFSH auf seinen "hohen" Pegel geht, möglich, daß die Aktivierungszeit des Takts φ2 ausgelegt werden kann, daß sie gerade, wenn alle Auffrischungsadressensignale gemeinsam bei ihren "niedrigen" Pegeln sind oder davor, freigegeben wird, beispielsweise, wenn der (n- 1)te Impuls des Auffrischungstakts φRFSH auf seinen "hohen" Pegel geht oder davor, wie es in Fig. 6 gezeigt ist. Dies kann eine Verringerungswirkung des Stromverbrauchs bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung liefern.
Des weiteren kann die Anzahl der Signale, die an den Vergleicher zum Vergleich des anfänglichen, logischen Pegels des Auffrischungsadressensignals und des gegenwärtigen, logischen Pegels des Auffrischungsadressensignals anzulegen ist, von dem Durchschnittsfachmann auf diesem Gebiet offensichtlich verändert werden.
Wie es oben angegeben worden ist, kann, da die vorliegende Erfindung eine Auffrischungsprüfschaltung mit einer Einrichtung zur Bestimmung, ob die internen Auffrischungsadressensignale, die für einen Selbstauffrischungszyklus in dem Selbstauffrischungsoperationsmodus verwendet werden, vollständig erzeugt worden sind oder nicht, eine genaue Selbsauffrischungszykluszeit dadurch erhalten werden, und die Nichtübereinstimmung zwischen der gegenständlichen Selbstauffrischungszykluszeit und der Standard-Selbstauffrischungszykluszeit kann ausgeschlossen werden.

Claims

1. Eine Halbleiterspeichereinrichtung mit einer Selbstauffrischungsfunktion, die umfaßt:

ein Speicherzellenfeld (10) mit einer Mehrzahl von Speicherzellen;

eine Auswähleinrichtung (12, 16) zur Auswahl von einer der genannten Speicherzellen;

eine Eingangs- (26) und Ausgangseinrichtung (28) zur Speicherung und Wiedergewinnung von Daten in die und aus den genannten Speicherzellen;

eine Auffrischungssteuerschaltung (22) zur Erzeugung eines Auffrischungstakts (φRFSH);

einen Auffrischungsadressenzahler (24) zur Erzeugung einer Mehrzahl von Auffrischungsadressensignalen (Qo...Qn-1) in Reaktion auf dem genannten Auffrischungstakt (φRFSH) und zum Anwenden der genannten Auffrischungsadressensignale Qo ... Qn-1) auf die genannte Auswahleinrichtung (12, 16);

gekennzeichnet durch

eine Auffrischungsadressenprüfschaltung (30) zur Bestimmung, ob alle Auffrischungsadressensignale (Qo...Qn-1), die für einen gesamten Auffrischungszyklus notwendig sind, erzeugt worden sind oder nicht.

2. Eine Halbleiterspeichereinrichtung, wie in Anspruch 1 beansprucht, wobei die genannte Auffrischungsadressenprüfschaltung (30) eine Mehrzahl Vergleicher (CPi), die anfängliche, logische Pegel der genannten Auffrischungsadressensignale (Qo...Qn-1) und gegenwärtige, logische Pegel der genannten Auffrischungsadressensignale erhält, und eine Prüfausgangsschaltung (32) umfaßt, um die Ausgangssignale der genannten Vergleicher (CPi) zu erhalten.

3. Eine Halbleiterspeichereinrichtung, wie in Anspruch 2 beansprucht, wobei die genannte Auffrischungsadressenprüfschaltung (30) eine Zwischenspeichereinrichtung (LCi) umfaßt, um die anfänglichen, logischen Pegel der genannten Auffrischungsadressensignale (Qo...Qn-1) zu halten, und eine Schalteinrichtung (TGi), um die genannten anfänglichen, logischen Pegel der genannten Auffrischungsadressensignale zu den genannten Vergleichern (CPi) zu übertragen.

4. Eine Halbleiterspeichereinrichtung, wie in Anspruch 2 oder 3 beansprucht, wobei jeder der genannten Vergleicher (CPi) aktiviert wird, zumindest bevor die genannten Auffrischungsadressensignale (Qo...Qn-1) gemeinsam auf dem gleichen logischen Pegel sind.