JPS6083294A - 自動リフレツシユ回路 - Google Patents
自動リフレツシユ回路Info
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- JPS6083294A JPS6083294A JP58191481A JP19148183A JPS6083294A JP S6083294 A JPS6083294 A JP S6083294A JP 58191481 A JP58191481 A JP 58191481A JP 19148183 A JP19148183 A JP 19148183A JP S6083294 A JPS6083294 A JP S6083294A
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- refresh
- signal
- counter
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の属する技術分野〕
本発明は、ＭＯ−８ダイナミツクランダムアクセスメモ
リの自動リフレッシュ回Ｆｆｓｒ関Ｔる０〔従来技術〕 Ｍ（ＪＳメモリのうち、メモリセルの構造が単純で太芥
量化に適しているダイナミックランダムアクセスメモリ
（以下、ダイナミック１もＡＭという。）汀、メモリセ
ルて蓄積さ力た１１マ報が時間の経過と共に失われてゆ
く１こめ、一定時間内にこわらのメモリセルの内容葡リ
フレッシュしｌけ力、ばｌらない。そこで、ダイナミッ
クＲＡ Ｉ〜４Ｖｃ自動的九自動的ツリフレッシュ構ケ
付加した擬似スタティック）もＡＭが横向さＪｌている
。 一般に自動リフレッシュに、ダ・ｆナミックＩＬＡＭの
チップ上にリフレッシュ用アドレスカウンタを偏見、一
定時１１４Ｊ 毎ｉ 、リフレッシュカウンタの出力に
基づいてチップ上の全メモリセルのト″Ｊの一部のメモ
リセル群をリフレッゾヱ対象として選択し、このメモリ
セル群の情報をセンスアンプ音用いてリフレッシュし、
この作業’ｆｆｉ １１ｍ次行うことによってチップ上
の全メモリセルのり７１／ツシュ全所定時間内ｖｃ児了
するものである○ 第１図に従来の自動リフ１／ソシュ回路の一例のブロッ
ク図ケ示す。 タイマｌの出力を入力とするリフレッシュ信号発生回路
２と、このリフレッシュ信号発生回路２ｒｃｘｖｌＥ動
ｇｉる信号発生回路３Ａ、３）３，３（、’。 リフレッシュカウンタ４及び入力アドレスを入力とする
入力選択回路５と、この入力選択回路５がらの選択アド
レスを入力とし信号発生回路３Ａに工９駆動さ力るアド
レスバッファ６と、このアドレスバッファ６からの出力
されろ行アドレス全入力としイ］号発生回路３ＢＩＣ，
ｃす１駆動される行デコーダ７と、行テコータ“７から
出力さ７１６ワード腺ｌｃ、ｃｊｌ）ワー下線が選択ざ
ハ（ｇ号発牛回路３ｃにエリ駆動さねセンスアン１８金
介してリフレッシュされるメモリセルマトリックス９と
がら構＠さＪｌ、るＯ この従来例に、タイマ１心１９足期的九り７レツシ二信
号発生回路２が働き、メモリセルマトリックス９中の全
メモリセルをセンスアンプ８ｔ−用いて、所定時間内九
自動りフレッシュする回路である。 次に、この従来例の勤ｒ「全説明する０リフレッシュ信
号発生回路２ｖｃ工り、リフレッシュアドレスカウンタ
４、入力選択回路５、信号発生回路員。 ３Ｂ、３ｅが駆動される。外部アドレス入力とリフレッ
シュアドレスとの切換えを行う入力選択回路５ｖ′ｃ工
って、リフレッシュアドレスがアドレスバッファ６に入
力ｇ ｉする。アドレスバッファ６ｔｆｆ。 信号発生回路３ＡｖＬ工って駆動され、リフレッシュア
ドレスとして行アドレス？出力する０この列アドレ、ス
げ行デコーダ７に入力される。メモリセルマトリックス
９円のリフレッシュ対象メモリセル群を選択する一本の
ワード線が、行デコーダ７にエリ指定される。このワー
ド線によって選択さｉまたメモリセル群げ、信号発生回
路３０によって駆動すれるセンスアンプ８ｍエリリフレ
ッシュする０ 以上の作業全タイマｔｒｃ、ｃｖ指定される一定の時間
間隔で順次行い所定時間内に全メモリセル全完了する。 さて、この自動リフレッシュ動作が正しく行われている
かを試験するｑＬ一般にメモリセルに情報を書込み、自
動りフレッシュｒｃエリ情報を保持し、その後情報ｆｔ
読出し判定１−る。このとき、冑込み、読出し間の時間
がメモリセル自身の持つ情報保持時間エリ短いと、読出
し情報は０勤リフレッシュ動作にかかわらず正しい情報
となってしまう。従って、そｉ１１以上の時間が試験に
必要となり保持特注の良いダイナミックＲＡ Ｍ ｒｃ
おいてに、数秒以上もかかってし甘い、大片の試験ケ竹
９のｒｃ過太１時間分費やさなくてａｌらないという問
題点がある。 〔発明の目的〕 本発明の目的ａ１上記問題点？解消すること九工Ｖ、自
動リフレッシュ機能の試験を短時間かつ正確に行うこと
かで＠６目勤リフレッシュ回路全提供することにある０ 〔発明の構成〕 本発明の自動リフレッシュ回路は、リフレッシュを要す
るメモリセルケ用い複数の信号＋ｆＰＪ 、＋１． ”
；＞ 一つの信号線ン′：選択することてよりリフレッ
シュ対象となるメモリセル群ケ指定し前記イｄ号分線順
仄選択することｖｃエリ全メモリセル勿自動リフレッシ
ュする自動リフレッシュ回路化おいて、前；ｉ旧ご分線
が、１１仄選択さｔｌ−たことを検知（２外部４ｔ（分
線に信号を出力するリフレッノ！−検知手段を含むこと
がら構成さ力る。 〔実施例の説明〕 以下、本発明の実施例九ついてヅ１囲を参照して説明丁
ゐ。 第２図は本発明り第１ ’（７）ソざ流側のブロック図
である。 本実施例げ、ｔＬ１図１こ承し１ヒ住米の目％ｌ ’）
フレッシュ回路ン乞本発明金適用し７たもので一男１図
の回路に、リフンソシュ検知手段としての複数のワード
線が順法選択さｉｔたことｒ行テコーダ７からの入力１
ｉ号に、
リの自動リフレッシュ回Ｆｆｓｒ関Ｔる０〔従来技術〕 Ｍ（ＪＳメモリのうち、メモリセルの構造が単純で太芥
量化に適しているダイナミックランダムアクセスメモリ
（以下、ダイナミック１もＡＭという。）汀、メモリセ
ルて蓄積さ力た１１マ報が時間の経過と共に失われてゆ
く１こめ、一定時間内にこわらのメモリセルの内容葡リ
フレッシュしｌけ力、ばｌらない。そこで、ダイナミッ
クＲＡ Ｉ〜４Ｖｃ自動的九自動的ツリフレッシュ構ケ
付加した擬似スタティック）もＡＭが横向さＪｌている
。 一般に自動リフレッシュに、ダ・ｆナミックＩＬＡＭの
チップ上にリフレッシュ用アドレスカウンタを偏見、一
定時１１４Ｊ 毎ｉ 、リフレッシュカウンタの出力に
基づいてチップ上の全メモリセルのト″Ｊの一部のメモ
リセル群をリフレッゾヱ対象として選択し、このメモリ
セル群の情報をセンスアンプ音用いてリフレッシュし、
この作業’ｆｆｉ １１ｍ次行うことによってチップ上
の全メモリセルのり７１／ツシュ全所定時間内ｖｃ児了
するものである○ 第１図に従来の自動リフ１／ソシュ回路の一例のブロッ
ク図ケ示す。 タイマｌの出力を入力とするリフレッシュ信号発生回路
２と、このリフレッシュ信号発生回路２ｒｃｘｖｌＥ動
ｇｉる信号発生回路３Ａ、３）３，３（、’。 リフレッシュカウンタ４及び入力アドレスを入力とする
入力選択回路５と、この入力選択回路５がらの選択アド
レスを入力とし信号発生回路３Ａに工９駆動さ力るアド
レスバッファ６と、このアドレスバッファ６からの出力
されろ行アドレス全入力としイ］号発生回路３ＢＩＣ，
ｃす１駆動される行デコーダ７と、行テコータ“７から
出力さ７１６ワード腺ｌｃ、ｃｊｌ）ワー下線が選択ざ
ハ（ｇ号発牛回路３ｃにエリ駆動さねセンスアン１８金
介してリフレッシュされるメモリセルマトリックス９と
がら構＠さＪｌ、るＯ この従来例に、タイマ１心１９足期的九り７レツシ二信
号発生回路２が働き、メモリセルマトリックス９中の全
メモリセルをセンスアンプ８ｔ−用いて、所定時間内九
自動りフレッシュする回路である。 次に、この従来例の勤ｒ「全説明する０リフレッシュ信
号発生回路２ｖｃ工り、リフレッシュアドレスカウンタ
４、入力選択回路５、信号発生回路員。 ３Ｂ、３ｅが駆動される。外部アドレス入力とリフレッ
シュアドレスとの切換えを行う入力選択回路５ｖ′ｃ工
って、リフレッシュアドレスがアドレスバッファ６に入
力ｇ ｉする。アドレスバッファ６ｔｆｆ。 信号発生回路３ＡｖＬ工って駆動され、リフレッシュア
ドレスとして行アドレス？出力する０この列アドレ、ス
げ行デコーダ７に入力される。メモリセルマトリックス
９円のリフレッシュ対象メモリセル群を選択する一本の
ワード線が、行デコーダ７にエリ指定される。このワー
ド線によって選択さｉまたメモリセル群げ、信号発生回
路３０によって駆動すれるセンスアンプ８ｍエリリフレ
ッシュする０ 以上の作業全タイマｔｒｃ、ｃｖ指定される一定の時間
間隔で順次行い所定時間内に全メモリセル全完了する。 さて、この自動リフレッシュ動作が正しく行われている
かを試験するｑＬ一般にメモリセルに情報を書込み、自
動りフレッシュｒｃエリ情報を保持し、その後情報ｆｔ
読出し判定１−る。このとき、冑込み、読出し間の時間
がメモリセル自身の持つ情報保持時間エリ短いと、読出
し情報は０勤リフレッシュ動作にかかわらず正しい情報
となってしまう。従って、そｉ１１以上の時間が試験に
必要となり保持特注の良いダイナミックＲＡ Ｍ ｒｃ
おいてに、数秒以上もかかってし甘い、大片の試験ケ竹
９のｒｃ過太１時間分費やさなくてａｌらないという問
題点がある。 〔発明の目的〕 本発明の目的ａ１上記問題点？解消すること九工Ｖ、自
動リフレッシュ機能の試験を短時間かつ正確に行うこと
かで＠６目勤リフレッシュ回路全提供することにある０ 〔発明の構成〕 本発明の自動リフレッシュ回路は、リフレッシュを要す
るメモリセルケ用い複数の信号＋ｆＰＪ 、＋１． ”
；＞ 一つの信号線ン′：選択することてよりリフレッ
シュ対象となるメモリセル群ケ指定し前記イｄ号分線順
仄選択することｖｃエリ全メモリセル勿自動リフレッシ
ュする自動リフレッシュ回路化おいて、前；ｉ旧ご分線
が、１１仄選択さｔｌ−たことを検知（２外部４ｔ（分
線に信号を出力するリフレッノ！−検知手段を含むこと
がら構成さ力る。 〔実施例の説明〕 以下、本発明の実施例九ついてヅ１囲を参照して説明丁
ゐ。 第２図は本発明り第１ ’（７）ソざ流側のブロック図
である。 本実施例げ、ｔＬ１図１こ承し１ヒ住米の目％ｌ ’）
フレッシュ回路ン乞本発明金適用し７たもので一男１図
の回路に、リフンソシュ検知手段としての複数のワード
線が順法選択さｉｔたことｒ行テコーダ７からの入力１
ｉ号に、
【リカラントし全ワード線の選択が完了した時
点で駆動４Ｎ号を出力するカウンタｌＯと、このカラン
、り１０からの駆動４３号℃Ｌり出力バッファｔｔｉ非
油は化＋７タ）届出力点Ｌ）ＵＯｆ比位を冒レベルある
い汀低レベルに保つイ］号発生回路３Ｄとが付加される
ことから構成される。 ここで、タイマ１、リフレッシュ１ｒ号発生回路２、信
号発生回路３Ｎ、３Ｂ、３Ｃ，ＩＪフレッシュカウンタ
４、入力選択回路５、アドレスバッファ６、行デコーダ
７、センスアンプ８、メモリセルマトリックス９の陸続
とそｉｌらの働きぼ第１図に示した従来例と同一である
。又、出力バッファ１１ ドレインＩル源（以下、Ｖｌ
）１１といつ０うとソース１１℃源（以下ＶＳＳという
○）間１ｃ伸入さ力た出力トランジスタＱ＋、Ｑ２、外
部出力点１）０げ一般（良く知られたメモリの外部出力
回路と同一である。 次九木夷２ｉＩ！ｉ例のセυ作ケ説明する。 タイマｌに工Ｖ自動すフレッシュ動作ケ開始し、リフレ
ッノユーＩＮ号発生回路２、信号発生回路３Ａ。 ３１３、 ３Ｃ，３Ｄ、 リフレッシュカウンタ４、カ
ウンタ１０が、可染さ力、す７レツ７ユカウンタ４Ｌ９
出力されたリフレッシュアドレスに１人力選択回路５九
入力さｔｌ、アドレスバッファ６、行デコーク゛７ｖｃ
工ｖ１本゛のワード線が選択される。このワード線が選
択さｈたことｖｃ工９、カウンタ７０の繰り上げ動作ケ
行う。タイマｌの指定する一定の時間間隔で順次以上の
作業全行い、カウンタ７０げ全ワード線の選択が完了し
た時点で、出力バッファ１１を非活性化し、外部出力点
１）０の電位ケ高レベルあるいに低レベルに保つ信号発
生回路３Ｄを駆動する。従って、外部出力点ＤＯの電位
レベル全検知することにエリ、ワード線がＩＩ仄選択さ
れ、自動リフレッシュ機能が正しく行われていること試
験することが出来ろ。 なお通常、自動りフレッシュ組１作時ｒｃＨ、メモリセ
ルの情報？出力しないため、出力バッファｌｌ゛を非油
ｌ化し、外部出力点ＤＯのｒ１位１御定几保つことで、
本来のメモリの動作を制限Ｔゐことに無い。 以上のようｆｃ、本実施例により、全ワード線が選択さ
ｉｔ６までの短時間で、自動リフレッシュ機能の試験を
正確に行うことが出来る。 第３図に、第２図に示すカウンタｌＯの一例の詳細回路
図ケ示す。 ケートでワード線Ｗ１が入るエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ（以下、単にトランジスタとい
う。）Ｑｌｔのドレイン、ソースにそｈぞし節点ＮＮ３
１ Ｎｌｌ Ｅ−ｆｌ続さｈている。トランジスタＱ＋
４のドレインｙｃｉＪワード線〜ｌが高レベルから低レ
ベルへ移行した後、晶レベルとなる内部信号Ｎ′ＶＩｏ
が陸続さノ１、ソースに加点へ１１に陸続されており、
ゲート（ケ目細リフレッシュ動作開始時の最初のリフレ
ッシュ時（、低レベルから高レベルへ移？ＴＬ、その後
再び低レベル丸落ちる内部信号１２１１が入る。 トラ
ンジスタＱ１２０ドレイン、ソースぽそｆｌぞｈ内部信
号函９節点へ＋２ｒｃ吸８：さｔｌ、ゲートμ自削りフ
レッシュ時化ワード線■１の仄ｒｃ選択さｔするワード
＃３！〜Ｖ２に陸続さＪｌろ。節点Ｎｉ１と、高レベル
九移行して、第２図に示す信号発生回路３Ｄｋ駆動Ｔる
内部出力点０間に、ゲートがｒｒｉ４点Ｎ、２ｒｃ閃続
さ〕１ろトランジスタ（Ｊｓが陸続さ）１．る。 トランジスタＱ＋ｙｒＪドレイン、ケート、ソースがそ
ｈぞ力、高１７ ヘルＬ７） ＶＤＤ ）節点Ｎ＋ｔ、
節点１’Ｊ１３Ｖｃも作キ右誘続される０節点へ１２
＋ ”ＩＩ ＨＮ＋３と低レベルのＶ８８間ニトランジ
スタＱ＋３ 、ＱＣｓ ＋ Ｑ１８を接続し、七わぞ、
１′１、のゲーｉｌｃ＆ゴ自動すフレソシヱ動作時で高
レベルから低レベル−＼移行する内部グリチャー・２１
６号ｎｐが入る。トランジスタＱ１１〜Ｑ】ｓ、節ＡＮ
ｔｘ 〜Ｎ１３１Ｃ，ＣＶ）宿１ｊｚＧｆ１、口信号伝
送回路２１と同様に、トランジスタＱ＋〜Ｑ２８、節点
Ｎ２１〜Ｎ２５Ｖ′ｃエリ１Ｓ号伝送回、路２２・・・
・・・トランジスタ（ＪＮＩ〜ＱＮｓ、節点１ＮＮ１〜
ＮＮ３１こより信号伝送回路２Ｎがｉ奪す又さ１１、そ
れぞｆ′１化ワード線Ｗｌ。 ”２．”’＋ ＶｖＮ−Ｖ３ ｎｕイＪ号ｆＺ’＋、
Ｗｔｏ 、Ｎ２ｏ 、°°°、シソＮｏ。 内部プリチャーシイ３号ρＰが入る１、トランジスタ（
ｂは、内部［１１力点ＯどＶ８８間／Ｃ挿入さ；とｌ、
ゲート厄に内部プリチャージ４５号いＰが入る。信号１
人道［ｔ！ｌ路２１．２２． ・・・、２トｊとトラン
ジスタＱ９ｒｃニジカウンタｔｏが槽数される。 仄に、第３図九小した回路の１す１′「を・簡明する〇
今、内部プリチャージ１汀号ρｒが高レベル、Ｐｉ Ｂ
ｌｓ信号ＣＩ＋ ＷＪ（＋１ ｗ２０’ｌ ”’ｌ Ｗ
ＮＯｓ ワ）”線ｗｂ”２＋・・・、ＷＮげ低レベルＶ
Ｃあるとする。従って・ トランジスタＱ＋３． Ｑ１
０． Ｑ＋８１ ’”ＱＮ３． ＱＮ６ ｒ ＱＮ８の
オフＶＣＬ９、節点Ｎｉｌ ＋ Ｎ１２−、ＮＮ３、及
びｌ’Ｕ ｔＴｌｉ出力点出力低Ｏベルに保たれている
。又、目拘り７レツクユ動作開始時にワード線ｗ１が選
択ざカ６ものとする。 目削りフレッシュが開始さｔ］、内部プリチャージ信−
号ρＰが低レベルへ移行し、Ｖ′Ｊ部信号殻ｌ、ワード
線Ｗｌが高レベルとなる。その後、ワードｍＶ １が高
レベルとなる。その後、ワード１ｌｔｌＪＷ＋が再び低
レベルへ移行し、内部信号性１０が高レベルへ移行する
。節点ＮＵげトランジスタＱＩ４ ｆｒｄｒ Ｌで、Ｆ
ｔｉＬ’ベルとなり、節点Ｎ＋３もトランジスタＱＩ７
ｒｃより高レベルとなる。信号伝送回路２Ｎの節点ＮＮ
２ ＬＴ、ゲートが篩レベルとなるトランジスタ’−Ｊ
Ｎ２のオン’ Ｌ り 高ｖ ヘ／Ｉ／とａＤ、ｍ点Ｎ
ＮＩ ｎ トランジスタＱＮ５を介して同部出力虞０と
専スｍす６ｏ最初の１勤リフレッシュ動作が完了し、内
部信号ρｌ、昏１゜μ低レベルとなる。次のリフレッシ
ュ動作時ｆｃに、ワード線Ｗ２が高レベルとなり、節点
Ｎ２１ ＊ Ｎ２３１”ＪそわぞれトランジスタＱ２１
１ Ｑ２７ （Ｃ，ｃｖ高レベルとなる。節点Ｎ＋＋Ｉ
ｆｆ）ランジスタＱ１２のゲートが高レベルとなるがド
レインに低レベルであるため、低レベルを保つ。 以上のように、リフレッシュ動作の度にワード線Ｗｌ、
Ｎ２．・・・、ＷＮが順に高レベルｌ’（なれば、節
点Ｎ１１ ＋ Ｎ２１・・・、へＮｌも順次高レベルと
なり、最後に内部出力点Ｏも高レベルへ移行し、第２図
に示す信号発生回路３Ｄｉ駆動する。 木実側倒Ｖｃ工Ｖ、メモリセル自身の持つ情報保持時間
とげ無関係に、ワード線が順次高レベルとなること？判
定することにより短時間で、自動り７レツンー機能試験
？行うことが出来ろ。 なお、カウンタ１０の回路構＠ｌ”Ｉ、第３図ｍ示す一
例ｙ′ｃ限定さ１するものでなく、リフレッシ−動作化
同期して勤〈機能がβ）１ば、一般に良く知らｆまたカ
ウンタの回路栴改金用いることが出来る○第４図に本発
明の第２の実施例の回路図である。 本実施例に、リフレッ７ユ検知手段が、竜諒投入直後に
動作し、リフレッシュ信号発生回路２を駆動するタイマ
ｌ′と、複数のワード線が順次選択されたことを行デコ
ーダ７からの入力信号にエリカウントし全ワード線の選
択が完了した時点で駆動信号を出力するカウンタ１ｏと
、す７レツ／ユイＨ号発生回路２１Ｃより駆動さｉ１カ
ウンタｌ Ｉ）から出力全党けるまで出力バッファ非油
−非活注化し続ける信、；号発生回路３］Ｊ′からなる
ことがら構成される。その他汀、第２図に示す第１のブ
ご側倒と同一である。 ｎＬ源が投入さｈると、その直後からタイマ１′により
自動リフレッシュが開始される。全ワード線がＩｌｌ仄
フ九択さ第１ると、カウンタｌ （ｌに工Ｖ信号発生回
路３Ｄ’が駆動さ力、出カバソファ１１全活註化する。 すなわち、ｒ毘源投入後【「１町すフレッシュ機能の試
験が行わ）１、正しく絢ｒ・「が行ゎｉｌてぃノ１．げ
、出力バッファ１１が活計化ざＪｌ、胱出し動作が可能
とｌｖ、ｃｉＩケもって検知丁ゐことか出来る。従って
、日勤リフレッシュ機能試験を特別に設けずに行うこと
が出来る。 第５図に本発明の果３の実施例のブロック図である。 本英施′例に、リフレッシュ検知手段が、リフレッシュ
信号発生回路２ ＶＣより活性化されリフレッシュカウ
ンタ４からのリフレッシュアドレスと行デコーダ７から
のワード＃ｉ！信号とを比較し一致丁りは出力内ファｌ
ｌ′ｆｆ：活占るコンパレータ１２からなることから構
成される○その他に第２図ｒこ示す第１の実施例と同一
である０ リフレッシュ・１百号発生回路２１こより活性化さノす
るコンパレータ１２ｒｆｆ、リフレッシュカウンタ４か
らのリフレッシュアドレスと、行デコーダ７からのワー
ド線悄号と？比較し、一致すｉｌば用カバッ７アｔｔＷ
活注化する。目動リンレッノユ動作時に、リフレッシュ
カウンタ４の出力通り九ソード線が選択四カッ１ば、出
力バッファｔｔｒ、ｒｆ３註化さｉｌ、読出し動作が目
ｊ能と、４り、こｉｌ、 ｔｃ工り自動Ｗｌ’ｌヤネル
Ｍ（ＪＳトランジスタについてのみ説明を行ったがエン
ハンスメント型ＰチャネルＭＯＳトランジスタを含む他
の絶縁ゲート型亀界効果トランジスタについても同様の
効果音あげることが出来る。 〔発明の効果〕 以上、詳細化説明したとおり、本発明の自動リフレッシ
ュ回路に、（ｇ号線が順次検知さ）またことを検知し外
部信号線Ｖ′ｃ信号信号力出力リフレッシュ検知手段を
有しているので、自動リフレッシ−機能の試験？、従来
のように多くの時間ケ掛けることなく、短時間かつ正確
に行うこと廃出来るという効果？有している。
点で駆動４Ｎ号を出力するカウンタｌＯと、このカラン
、り１０からの駆動４３号℃Ｌり出力バッファｔｔｉ非
油は化＋７タ）届出力点Ｌ）ＵＯｆ比位を冒レベルある
い汀低レベルに保つイ］号発生回路３Ｄとが付加される
ことから構成される。 ここで、タイマ１、リフレッシュ１ｒ号発生回路２、信
号発生回路３Ｎ、３Ｂ、３Ｃ，ＩＪフレッシュカウンタ
４、入力選択回路５、アドレスバッファ６、行デコーダ
７、センスアンプ８、メモリセルマトリックス９の陸続
とそｉｌらの働きぼ第１図に示した従来例と同一である
。又、出力バッファ１１ ドレインＩル源（以下、Ｖｌ
）１１といつ０うとソース１１℃源（以下ＶＳＳという
○）間１ｃ伸入さ力た出力トランジスタＱ＋、Ｑ２、外
部出力点１）０げ一般（良く知られたメモリの外部出力
回路と同一である。 次九木夷２ｉＩ！ｉ例のセυ作ケ説明する。 タイマｌに工Ｖ自動すフレッシュ動作ケ開始し、リフレ
ッノユーＩＮ号発生回路２、信号発生回路３Ａ。 ３１３、 ３Ｃ，３Ｄ、 リフレッシュカウンタ４、カ
ウンタ１０が、可染さ力、す７レツ７ユカウンタ４Ｌ９
出力されたリフレッシュアドレスに１人力選択回路５九
入力さｔｌ、アドレスバッファ６、行デコーク゛７ｖｃ
工ｖ１本゛のワード線が選択される。このワード線が選
択さｈたことｖｃ工９、カウンタ７０の繰り上げ動作ケ
行う。タイマｌの指定する一定の時間間隔で順次以上の
作業全行い、カウンタ７０げ全ワード線の選択が完了し
た時点で、出力バッファ１１を非活性化し、外部出力点
１）０の電位ケ高レベルあるいに低レベルに保つ信号発
生回路３Ｄを駆動する。従って、外部出力点ＤＯの電位
レベル全検知することにエリ、ワード線がＩＩ仄選択さ
れ、自動リフレッシュ機能が正しく行われていること試
験することが出来ろ。 なお通常、自動りフレッシュ組１作時ｒｃＨ、メモリセ
ルの情報？出力しないため、出力バッファｌｌ゛を非油
ｌ化し、外部出力点ＤＯのｒ１位１御定几保つことで、
本来のメモリの動作を制限Ｔゐことに無い。 以上のようｆｃ、本実施例により、全ワード線が選択さ
ｉｔ６までの短時間で、自動リフレッシュ機能の試験を
正確に行うことが出来る。 第３図に、第２図に示すカウンタｌＯの一例の詳細回路
図ケ示す。 ケートでワード線Ｗ１が入るエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ（以下、単にトランジスタとい
う。）Ｑｌｔのドレイン、ソースにそｈぞし節点ＮＮ３
１ Ｎｌｌ Ｅ−ｆｌ続さｈている。トランジスタＱ＋
４のドレインｙｃｉＪワード線〜ｌが高レベルから低レ
ベルへ移行した後、晶レベルとなる内部信号Ｎ′ＶＩｏ
が陸続さノ１、ソースに加点へ１１に陸続されており、
ゲート（ケ目細リフレッシュ動作開始時の最初のリフレ
ッシュ時（、低レベルから高レベルへ移？ＴＬ、その後
再び低レベル丸落ちる内部信号１２１１が入る。 トラ
ンジスタＱ１２０ドレイン、ソースぽそｆｌぞｈ内部信
号函９節点へ＋２ｒｃ吸８：さｔｌ、ゲートμ自削りフ
レッシュ時化ワード線■１の仄ｒｃ選択さｔするワード
＃３！〜Ｖ２に陸続さＪｌろ。節点Ｎｉ１と、高レベル
九移行して、第２図に示す信号発生回路３Ｄｋ駆動Ｔる
内部出力点０間に、ゲートがｒｒｉ４点Ｎ、２ｒｃ閃続
さ〕１ろトランジスタ（Ｊｓが陸続さ）１．る。 トランジスタＱ＋ｙｒＪドレイン、ケート、ソースがそ
ｈぞ力、高１７ ヘルＬ７） ＶＤＤ ）節点Ｎ＋ｔ、
節点１’Ｊ１３Ｖｃも作キ右誘続される０節点へ１２
＋ ”ＩＩ ＨＮ＋３と低レベルのＶ８８間ニトランジ
スタＱ＋３ 、ＱＣｓ ＋ Ｑ１８を接続し、七わぞ、
１′１、のゲーｉｌｃ＆ゴ自動すフレソシヱ動作時で高
レベルから低レベル−＼移行する内部グリチャー・２１
６号ｎｐが入る。トランジスタＱ１１〜Ｑ】ｓ、節ＡＮ
ｔｘ 〜Ｎ１３１Ｃ，ＣＶ）宿１ｊｚＧｆ１、口信号伝
送回路２１と同様に、トランジスタＱ＋〜Ｑ２８、節点
Ｎ２１〜Ｎ２５Ｖ′ｃエリ１Ｓ号伝送回、路２２・・・
・・・トランジスタ（ＪＮＩ〜ＱＮｓ、節点１ＮＮ１〜
ＮＮ３１こより信号伝送回路２Ｎがｉ奪す又さ１１、そ
れぞｆ′１化ワード線Ｗｌ。 ”２．”’＋ ＶｖＮ−Ｖ３ ｎｕイＪ号ｆＺ’＋、
Ｗｔｏ 、Ｎ２ｏ 、°°°、シソＮｏ。 内部プリチャーシイ３号ρＰが入る１、トランジスタ（
ｂは、内部［１１力点ＯどＶ８８間／Ｃ挿入さ；とｌ、
ゲート厄に内部プリチャージ４５号いＰが入る。信号１
人道［ｔ！ｌ路２１．２２． ・・・、２トｊとトラン
ジスタＱ９ｒｃニジカウンタｔｏが槽数される。 仄に、第３図九小した回路の１す１′「を・簡明する〇
今、内部プリチャージ１汀号ρｒが高レベル、Ｐｉ Ｂ
ｌｓ信号ＣＩ＋ ＷＪ（＋１ ｗ２０’ｌ ”’ｌ Ｗ
ＮＯｓ ワ）”線ｗｂ”２＋・・・、ＷＮげ低レベルＶ
Ｃあるとする。従って・ トランジスタＱ＋３． Ｑ１
０． Ｑ＋８１ ’”ＱＮ３． ＱＮ６ ｒ ＱＮ８の
オフＶＣＬ９、節点Ｎｉｌ ＋ Ｎ１２−、ＮＮ３、及
びｌ’Ｕ ｔＴｌｉ出力点出力低Ｏベルに保たれている
。又、目拘り７レツクユ動作開始時にワード線ｗ１が選
択ざカ６ものとする。 目削りフレッシュが開始さｔ］、内部プリチャージ信−
号ρＰが低レベルへ移行し、Ｖ′Ｊ部信号殻ｌ、ワード
線Ｗｌが高レベルとなる。その後、ワードｍＶ １が高
レベルとなる。その後、ワード１ｌｔｌＪＷ＋が再び低
レベルへ移行し、内部信号性１０が高レベルへ移行する
。節点ＮＵげトランジスタＱＩ４ ｆｒｄｒ Ｌで、Ｆ
ｔｉＬ’ベルとなり、節点Ｎ＋３もトランジスタＱＩ７
ｒｃより高レベルとなる。信号伝送回路２Ｎの節点ＮＮ
２ ＬＴ、ゲートが篩レベルとなるトランジスタ’−Ｊ
Ｎ２のオン’ Ｌ り 高ｖ ヘ／Ｉ／とａＤ、ｍ点Ｎ
ＮＩ ｎ トランジスタＱＮ５を介して同部出力虞０と
専スｍす６ｏ最初の１勤リフレッシュ動作が完了し、内
部信号ρｌ、昏１゜μ低レベルとなる。次のリフレッシ
ュ動作時ｆｃに、ワード線Ｗ２が高レベルとなり、節点
Ｎ２１ ＊ Ｎ２３１”ＪそわぞれトランジスタＱ２１
１ Ｑ２７ （Ｃ，ｃｖ高レベルとなる。節点Ｎ＋＋Ｉ
ｆｆ）ランジスタＱ１２のゲートが高レベルとなるがド
レインに低レベルであるため、低レベルを保つ。 以上のように、リフレッシュ動作の度にワード線Ｗｌ、
Ｎ２．・・・、ＷＮが順に高レベルｌ’（なれば、節
点Ｎ１１ ＋ Ｎ２１・・・、へＮｌも順次高レベルと
なり、最後に内部出力点Ｏも高レベルへ移行し、第２図
に示す信号発生回路３Ｄｉ駆動する。 木実側倒Ｖｃ工Ｖ、メモリセル自身の持つ情報保持時間
とげ無関係に、ワード線が順次高レベルとなること？判
定することにより短時間で、自動り７レツンー機能試験
？行うことが出来ろ。 なお、カウンタ１０の回路構＠ｌ”Ｉ、第３図ｍ示す一
例ｙ′ｃ限定さ１するものでなく、リフレッシ−動作化
同期して勤〈機能がβ）１ば、一般に良く知らｆまたカ
ウンタの回路栴改金用いることが出来る○第４図に本発
明の第２の実施例の回路図である。 本実施例に、リフレッ７ユ検知手段が、竜諒投入直後に
動作し、リフレッシュ信号発生回路２を駆動するタイマ
ｌ′と、複数のワード線が順次選択されたことを行デコ
ーダ７からの入力信号にエリカウントし全ワード線の選
択が完了した時点で駆動信号を出力するカウンタ１ｏと
、す７レツ／ユイＨ号発生回路２１Ｃより駆動さｉ１カ
ウンタｌ Ｉ）から出力全党けるまで出力バッファ非油
−非活注化し続ける信、；号発生回路３］Ｊ′からなる
ことがら構成される。その他汀、第２図に示す第１のブ
ご側倒と同一である。 ｎＬ源が投入さｈると、その直後からタイマ１′により
自動リフレッシュが開始される。全ワード線がＩｌｌ仄
フ九択さ第１ると、カウンタｌ （ｌに工Ｖ信号発生回
路３Ｄ’が駆動さ力、出カバソファ１１全活註化する。 すなわち、ｒ毘源投入後【「１町すフレッシュ機能の試
験が行わ）１、正しく絢ｒ・「が行ゎｉｌてぃノ１．げ
、出力バッファ１１が活計化ざＪｌ、胱出し動作が可能
とｌｖ、ｃｉＩケもって検知丁ゐことか出来る。従って
、日勤リフレッシュ機能試験を特別に設けずに行うこと
が出来る。 第５図に本発明の果３の実施例のブロック図である。 本英施′例に、リフレッシュ検知手段が、リフレッシュ
信号発生回路２ ＶＣより活性化されリフレッシュカウ
ンタ４からのリフレッシュアドレスと行デコーダ７から
のワード＃ｉ！信号とを比較し一致丁りは出力内ファｌ
ｌ′ｆｆ：活占るコンパレータ１２からなることから構
成される○その他に第２図ｒこ示す第１の実施例と同一
である０ リフレッシュ・１百号発生回路２１こより活性化さノす
るコンパレータ１２ｒｆｆ、リフレッシュカウンタ４か
らのリフレッシュアドレスと、行デコーダ７からのワー
ド線悄号と？比較し、一致すｉｌば用カバッ７アｔｔＷ
活注化する。目動リンレッノユ動作時に、リフレッシュ
カウンタ４の出力通り九ソード線が選択四カッ１ば、出
力バッファｔｔｒ、ｒｆ３註化さｉｌ、読出し動作が目
ｊ能と、４り、こｉｌ、 ｔｃ工り自動Ｗｌ’ｌヤネル
Ｍ（ＪＳトランジスタについてのみ説明を行ったがエン
ハンスメント型ＰチャネルＭＯＳトランジスタを含む他
の絶縁ゲート型亀界効果トランジスタについても同様の
効果音あげることが出来る。 〔発明の効果〕 以上、詳細化説明したとおり、本発明の自動リフレッシ
ュ回路に、（ｇ号線が順次検知さ）またことを検知し外
部信号線Ｖ′ｃ信号信号力出力リフレッシュ検知手段を
有しているので、自動リフレッシ−機能の試験？、従来
のように多くの時間ケ掛けることなく、短時間かつ正確
に行うこと廃出来るという効果？有している。
第１図に従来の自動リフレッシュ回路の一例のブロック
図、第２図ａ本発明の第１の実施例のブロック図、第３
図汀第２図の一部計計１回路図、第４、第５図ａそわぞ
力木発明の第２．第３の実施例のブロック図である。 １．１’・・・タイマ、２・・・リフレッシュ信号発生
回路、３Ａ、 ３１１．３Ｃ，３Ｄ、 ３１）’ ・・
・・・・信号発生回路、４・・・リフレッシ−カウンタ
、５・・・入力選択回路、６・・・アト°レスバッファ
、７・・・行゛テコーダ、８・・・センスアンプ、９・
・・メモリセルマトリックス、ｌＯ・・・カウンタ、ｌ
ｌ・・・出力ハツ７ア、１２ ・・・コンｉ（レータ、
ＤＯ・・・外部出力点、Ｎｔｔ〜Ｎ１３ 、Ｎ２１〜Ｎ
２３ 、ＮＮＩ〜ＮＮ３・・・・・・節点、０・・・内
部出力点、ＱＩ ＨＱ ２１ Ｑ、ｓ 、・・・ｒ Ｑ
Ｎｇ・・・・・ＮチャネルＭＯ８トランジスタ％ ＶＤ
Ｄ ”’ドレイン電源、Ｖｓｓ・・・ソース電源、Ｗｌ
〜ＷＮ・・・・・・ワード細、ＷｌＯ・・・、ＷＮＯ，
ρビ・・・・・内部信号、ΦＰ・・・内部ノリチャージ
信号。 代理人 弁理士 内 原 音 乃１（２） ７Ｄ ＳＳ 躬３圀
図、第２図ａ本発明の第１の実施例のブロック図、第３
図汀第２図の一部計計１回路図、第４、第５図ａそわぞ
力木発明の第２．第３の実施例のブロック図である。 １．１’・・・タイマ、２・・・リフレッシュ信号発生
回路、３Ａ、 ３１１．３Ｃ，３Ｄ、 ３１）’ ・・
・・・・信号発生回路、４・・・リフレッシ−カウンタ
、５・・・入力選択回路、６・・・アト°レスバッファ
、７・・・行゛テコーダ、８・・・センスアンプ、９・
・・メモリセルマトリックス、ｌＯ・・・カウンタ、ｌ
ｌ・・・出力ハツ７ア、１２ ・・・コンｉ（レータ、
ＤＯ・・・外部出力点、Ｎｔｔ〜Ｎ１３ 、Ｎ２１〜Ｎ
２３ 、ＮＮＩ〜ＮＮ３・・・・・・節点、０・・・内
部出力点、ＱＩ ＨＱ ２１ Ｑ、ｓ 、・・・ｒ Ｑ
Ｎｇ・・・・・ＮチャネルＭＯ８トランジスタ％ ＶＤ
Ｄ ”’ドレイン電源、Ｖｓｓ・・・ソース電源、Ｗｌ
〜ＷＮ・・・・・・ワード細、ＷｌＯ・・・、ＷＮＯ，
ρビ・・・・・内部信号、ΦＰ・・・内部ノリチャージ
信号。 代理人 弁理士 内 原 音 乃１（２） ７Ｄ ＳＳ 躬３圀
Claims (4)
- （１） リフレッシュ金要するメモリセル群用い複数の
信号線より一つの信号線を選択することＹＣよリリ７レ
ッ／ユ対象となるメモリセル群を指定し前ｔ１シ信号線
全順次選択すること九ぶり全メモリセル？目動リフレッ
シュする自動リフレッシュ回路において、前記（ｇ号線
が１１０次選択さｉまたこと音検知し外部１ｇ号線に信
号ケ出力するリフレッシュ検知手段ｉ含むこと全特徴と
する目動リフレッシュ回路。 - （２） リフレッシュ検知手段が、層数のワード線が順
次選択さノ］たことゲ行テコーダからの入力（ｔ’Ｔ号
九エリカウントし全ワード線の選択が完了した時点で駆
動信号を出力するカウンタと、該カウンタからの躯１肋
侶号屹Ｉり出力バッファ？非活性化し外部出力点の電位
ケ高レベルあるいに低レベルに保つ信号発生回路からな
る特許請求の範囲ｆｆｉ （１１項記載の自動リフレッ
ンー回路。 - （３）リフレッシ−検知手段が、電源投入面後足動作し
リフレッシュ信号発生回路孕駆動するタイマと、複数の
ワード線が順次選択されたことを行テコーターからの入
力信号ｒｃ、ｒ−Ｏカウントし全ワード線の選択が完了
した時点で駆動イぎ号を出力Ｔ６カウンタと、Ｍ？Ｊ記
リフリフレッシュ号発生回路（ｔＪ：ｖ駆動され前記カ
ウンタからの出力全量けるまで出力バッファ會非活翻化
し続ける信号発生回路からｆｒ、る特許請求の範囲第ｔ
ｌ）項記載の目動リフレッシュ回路。 - （４） リフレッシュ検知手段が、リフシッフ３４０号
発生回路にエリ活ｒｔＥ化されリフレッシュカウンタか
らのリフレッシュアドレスと行デコーダか氷の範囲第（
１７項記載の日勤リフレッ７−回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191481A JPS6083294A (ja) | 1983-10-13 | 1983-10-13 | 自動リフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191481A JPS6083294A (ja) | 1983-10-13 | 1983-10-13 | 自動リフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083294A true JPS6083294A (ja) | 1985-05-11 |
Family
ID=16275358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191481A Pending JPS6083294A (ja) | 1983-10-13 | 1983-10-13 | 自動リフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083294A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124692A (ja) * | 1985-10-23 | 1987-06-05 | ピルキントン マイクロ−エレクトロニクス リミテツド | 電界効果半導体集積回路 |
| JPH06103757A (ja) * | 1992-04-22 | 1994-04-15 | Samsung Electron Co Ltd | リフレッシュアドレステスト回路を備えた半導体メモリ装置 |
-
1983
- 1983-10-13 JP JP58191481A patent/JPS6083294A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124692A (ja) * | 1985-10-23 | 1987-06-05 | ピルキントン マイクロ−エレクトロニクス リミテツド | 電界効果半導体集積回路 |
| JPH06103757A (ja) * | 1992-04-22 | 1994-04-15 | Samsung Electron Co Ltd | リフレッシュアドレステスト回路を備えた半導体メモリ装置 |
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