JPH0758590B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0758590B2 JPH0758590B2 JP62251927A JP25192787A JPH0758590B2 JP H0758590 B2 JPH0758590 B2 JP H0758590B2 JP 62251927 A JP62251927 A JP 62251927A JP 25192787 A JP25192787 A JP 25192787A JP H0758590 B2 JPH0758590 B2 JP H0758590B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばスタテイックRAMのようにアドレス
信号変化をトリガとしてメモリセルにアクセスする半導
体記憶装置に関する。
信号変化をトリガとしてメモリセルにアクセスする半導
体記憶装置に関する。
従来、半導体記憶装置、特にMOSRAMはメモリセルの動作
状態によりダイナミック型とスタティック型に分けられ
る。ダイナミック型RAMはスタティック型に比べて少な
い素子数でメモリセルを構成できるため、大容量換に適
している。しかしながら、通常のダイナミック型RAMは
スタティック型RAMに比べ、読出し／書込み等の動作に
要する外部供給信号のタイミングが複雑であり、タイミ
ング制御が難しいという欠点を有している。そこで、大
容量化が可能でタイミング制御がスタティック型RAMの
ように簡単な、疑似スタティックRAM（Pseudo−static
RAM）が実現されている。
状態によりダイナミック型とスタティック型に分けられ
る。ダイナミック型RAMはスタティック型に比べて少な
い素子数でメモリセルを構成できるため、大容量換に適
している。しかしながら、通常のダイナミック型RAMは
スタティック型RAMに比べ、読出し／書込み等の動作に
要する外部供給信号のタイミングが複雑であり、タイミ
ング制御が難しいという欠点を有している。そこで、大
容量化が可能でタイミング制御がスタティック型RAMの
ように簡単な、疑似スタティックRAM（Pseudo−static
RAM）が実現されている。
第４図は従来の疑似スタティックRAMの構成を示すブロ
ック構成図である。同図において、１はアドレス遷移検
出回路であり、第５図の詳細回路図に示すように、各行
アドレス信号RA1〜RAn,各列アドレス信号CA1〜CAnに対
し、ビット遷移検出回路2R1〜2Rn,2C1〜2Cnが設けられ
ている。ビット遷移検出回路２は、同図に示すように３
つのインバータG1〜G3、３つのノアゲートNOR1〜NOR3よ
り構成され、各入力信号RA1〜RAn,CA1〜CAnのビット変
化を検出する。ビット遷移検出回路２の入力信号に変化
がなければ、出力信号AT（RAT1〜RATn,CAT1〜CATn）は
“L"レベル、変化があれば（“L"→“H",“H"→“L"）
出力信号ATは所定時間“H"になる。これらの出力信号RA
T1〜RATn,CAT1〜CATnを入力とするノアゲートNOR4は通
常は“H"レベルを出力し、いずれかのアドレス入力信号
RA1〜RAn,CA1〜CAnに変化があった時のみ、所定時間
“L"レベルとなる。従って、インバータG4を介したアド
レス遷移検出回路１のアドレス遷移信号ATDは通常“L"
で、いずれかのアドレス信号RA1〜RAn,CA1〜CAnが変化
した時、所定時間“H"レベルとなる。
ック構成図である。同図において、１はアドレス遷移検
出回路であり、第５図の詳細回路図に示すように、各行
アドレス信号RA1〜RAn,各列アドレス信号CA1〜CAnに対
し、ビット遷移検出回路2R1〜2Rn,2C1〜2Cnが設けられ
ている。ビット遷移検出回路２は、同図に示すように３
つのインバータG1〜G3、３つのノアゲートNOR1〜NOR3よ
り構成され、各入力信号RA1〜RAn,CA1〜CAnのビット変
化を検出する。ビット遷移検出回路２の入力信号に変化
がなければ、出力信号AT（RAT1〜RATn,CAT1〜CATn）は
“L"レベル、変化があれば（“L"→“H",“H"→“L"）
出力信号ATは所定時間“H"になる。これらの出力信号RA
T1〜RATn,CAT1〜CATnを入力とするノアゲートNOR4は通
常は“H"レベルを出力し、いずれかのアドレス入力信号
RA1〜RAn,CA1〜CAnに変化があった時のみ、所定時間
“L"レベルとなる。従って、インバータG4を介したアド
レス遷移検出回路１のアドレス遷移信号ATDは通常“L"
で、いずれかのアドレス信号RA1〜RAn,CA1〜CAnが変化
した時、所定時間“H"レベルとなる。
TGはタイミングジェネレータであり、“H"レベルのアド
レス遷移回路１の出力信号ATDを受けると、センスアン
プSA,列デコーダCD,ワード線駆動信号発生回路WS,入出
力バッファI/OB等に所定のタイミングで内部発生信号を
発生することで、メモリセルの読出し／書込み動作等を
指示している。
レス遷移回路１の出力信号ATDを受けると、センスアン
プSA,列デコーダCD,ワード線駆動信号発生回路WS,入出
力バッファI/OB等に所定のタイミングで内部発生信号を
発生することで、メモリセルの読出し／書込み動作等を
指示している。
メモリセルアレイMAは第６図に示すように、行デコーダ
RDにより指定されワード線駆動回路WDより活性化された
ワード線WLと列デコーダCDによりトランジスタQ4,Q5を
導通させることにより、メモリセルMCが一意に選ばれる
ようにメモリセルMCを配置している。
RDにより指定されワード線駆動回路WDより活性化された
ワード線WLと列デコーダCDによりトランジスタQ4,Q5を
導通させることにより、メモリセルMCが一意に選ばれる
ようにメモリセルMCを配置している。
また、ビット線プリチャージ信号BLEQは、“H"レベル
（電源電圧VCCレベル）であればトランジスタQ1〜Q3が
導通することで、ビット線BL,▲▼を電圧VBL（1/2V
CC程度）にプリチャージし、“L"レベルであればビット
線BL,▲▼をフローティングする信号である。
（電源電圧VCCレベル）であればトランジスタQ1〜Q3が
導通することで、ビット線BL,▲▼を電圧VBL（1/2V
CC程度）にプリチャージし、“L"レベルであればビット
線BL,▲▼をフローティングする信号である。
センスアンプSAは第７図に示すようにビット線BL,▲
▼間に２つのCMOSインバータ（トランジスタQ6,Q
7），（トランジスタQ8,Q9）によるクロスカップル構造
を形成しており、センスアンプ駆動信号φＳが“H"レベ
ルとなると、ｎチャネルトランジスタQ9及びインバータ
G5を介したｐチャネルトランジスタQ10を導通させ、接
続線L1を“L"レベル、接続線L2を“H"レベルする。そし
て、センスアンプSAによりビット線BL,▲▼間にお
いて電位の高い方を接続線L2,電位の低い方を接続線L1
に接続することでビット線BL,▲▼の電位を“H",
“L"レベルに増幅する。
▼間に２つのCMOSインバータ（トランジスタQ6,Q
7），（トランジスタQ8,Q9）によるクロスカップル構造
を形成しており、センスアンプ駆動信号φＳが“H"レベ
ルとなると、ｎチャネルトランジスタQ9及びインバータ
G5を介したｐチャネルトランジスタQ10を導通させ、接
続線L1を“L"レベル、接続線L2を“H"レベルする。そし
て、センスアンプSAによりビット線BL,▲▼間にお
いて電位の高い方を接続線L2,電位の低い方を接続線L1
に接続することでビット線BL,▲▼の電位を“H",
“L"レベルに増幅する。
第８図は第４図〜第７図で示した疑似スタティックRAM
の読出し動作を示した波形図である。以下、同図を参照
しつつ読出し動作の説明を行う。ここで、チップイネー
ブル信号▲▼が“L"レベルに設定し、スタティック
RAMと同様の動作、即ち入力アドレスの変化をトリガと
して入力されたアドレスに対応するメモリセルMCのデー
タを得る動作に設定しておく。なお、読出し時であるの
で書き込み信号▲▼は“H"レベルである。
の読出し動作を示した波形図である。以下、同図を参照
しつつ読出し動作の説明を行う。ここで、チップイネー
ブル信号▲▼が“L"レベルに設定し、スタティック
RAMと同様の動作、即ち入力アドレスの変化をトリガと
して入力されたアドレスに対応するメモリセルMCのデー
タを得る動作に設定しておく。なお、読出し時であるの
で書き込み信号▲▼は“H"レベルである。
時刻t1において、行アドレスRA（列アドレスCA）が変化
すると、アドレス遷移検出回路１のアドレス遷移信号AT
Dが立上る。この信号ATDをトリガとして、イコライズ信
号BLEQが“L"レベルに立下り、VBLレベルにプリチャー
ジされたビット線BL,▲▼をフローティングにす
る。
すると、アドレス遷移検出回路１のアドレス遷移信号AT
Dが立上る。この信号ATDをトリガとして、イコライズ信
号BLEQが“L"レベルに立下り、VBLレベルにプリチャー
ジされたビット線BL,▲▼をフローティングにす
る。
一方、行デコーダRDは入力された行アドレスRDに従い、
対応するワード線WLをワード線駆動回路WDにより“H"レ
ベルに活性化させ、選択されたワード線WLに接続された
メモリセルMCに蓄積された電荷によりビット線BL,▲
▼間に微小な電位差を生じさせる。
対応するワード線WLをワード線駆動回路WDにより“H"レ
ベルに活性化させ、選択されたワード線WLに接続された
メモリセルMCに蓄積された電荷によりビット線BL,▲
▼間に微小な電位差を生じさせる。
その後、センスアンプ駆動信号φＳを立上げセンスアン
プSAを活性化し、ビット線BL,▲▼間の電位差を検
知し、“H",“L"レベルに増幅する。そして入力列アド
レスCAに従い列デコーダCDによりトランジスタQ4,Q5を
導通させることで対応するビット線BL,▲▼を選択
する。
プSAを活性化し、ビット線BL,▲▼間の電位差を検
知し、“H",“L"レベルに増幅する。そして入力列アド
レスCAに従い列デコーダCDによりトランジスタQ4,Q5を
導通させることで対応するビット線BL,▲▼を選択
する。
その結果、時刻t2において出力データDoutが入出力線I/
O,▲▼を介して得られる。その後、選択されたワ
ード線WLの立下げ、センスアンプ駆動信号φＳの立下
げ、ビット線プリチャージ信号BLEQの立上げが行われ、
読出しサイクルが終了する。
O,▲▼を介して得られる。その後、選択されたワ
ード線WLの立下げ、センスアンプ駆動信号φＳの立下
げ、ビット線プリチャージ信号BLEQの立上げが行われ、
読出しサイクルが終了する。
このようにアドレス（行アドレスRA,列アドレスCA）遷
移に従って内部サイクルが開始され、外部制御信号を全
く入力しなくても動作する内部同期動作が行われる。こ
れらの動作はアドレス遷移信号ATDを入力信号とするタ
イミングジェネレータTGにより発生する内部発生信号に
より行われる。なお、書込み時においても、読出し時と
同様アドレス遷移をトリガとしている。
移に従って内部サイクルが開始され、外部制御信号を全
く入力しなくても動作する内部同期動作が行われる。こ
れらの動作はアドレス遷移信号ATDを入力信号とするタ
イミングジェネレータTGにより発生する内部発生信号に
より行われる。なお、書込み時においても、読出し時と
同様アドレス遷移をトリガとしている。
従来の疑似スタティックRAMのようなアドレス遷移に従
い動作を行う半導体記憶装置は以上のように構成されて
いたため、変化するアドレスが行アドレス，列アドレス
にかかわらず、第８図に示すように時刻t1〜t2のアクセ
ス時間tRACを要していた。したがって、列アドレスCAの
み変化した時刻t3においても、行アドレスRA変化時と同
一のアクセス時間tRAC（時刻t3〜t4）を要していた。
い動作を行う半導体記憶装置は以上のように構成されて
いたため、変化するアドレスが行アドレス，列アドレス
にかかわらず、第８図に示すように時刻t1〜t2のアクセ
ス時間tRACを要していた。したがって、列アドレスCAの
み変化した時刻t3においても、行アドレスRA変化時と同
一のアクセス時間tRAC（時刻t3〜t4）を要していた。
しかしながら、このアクセク時間tRACはダイナミックRA
Mの高速アクセス機能である同一行アドレス上の複数の
列アドレスでデータの読書きを行うページモード，スタ
ティックコラムモードに比べ、時間を要しすぎている。
従って列アドレスCAのみ変化するサイクルが頻繁に起る
と平均アクセス時間，平均サイクル時間が不必要に長く
なるという問題点があった。
Mの高速アクセス機能である同一行アドレス上の複数の
列アドレスでデータの読書きを行うページモード，スタ
ティックコラムモードに比べ、時間を要しすぎている。
従って列アドレスCAのみ変化するサイクルが頻繁に起る
と平均アクセス時間，平均サイクル時間が不必要に長く
なるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、平均アクセス時間，平均サイクル時間を短縮
することができる。アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
たもので、平均アクセス時間，平均サイクル時間を短縮
することができる。アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
この発明における半導体記憶装置は、行および列状に配
列されて各々が情報を記憶する複数のメモリセルからな
るメモリセルアレイと、前記複数のメモリセルと行単位
に対応して配置される複数のワード線と、前記複数のメ
モリセルと列単位に対応して配置される複数のビット線
と、前記複数のワード線の選択信号である行アドレス信
号の行アドレス変化を検出して行アドレス遷移信号を出
力する行アドレス遷移検出手段と、前記複数のビット線
の選択信号である列アドレス信号の列アドレス変化を検
出して列アドレス遷移信号を出力する列アドレス遷移検
出手段と、前記行アドレス遷移信号及び前記列アドレス
遷移信号を受け、前記行アドレス遷移信号が行アドレス
変化を指示するとき第１のタイミングで通常アクセス動
作を行い、前記行アドレス遷移信号が行アドレス変化を
指示せず、かつ前記列アドレス遷移信号が列アドレス変
化を指示するとき、前記第１のタイミングより早い第２
のタイミングで内部スタティックコラムモードアクセス
動作を行うメモリアクセス制御手段とを備えて構成され
る。
列されて各々が情報を記憶する複数のメモリセルからな
るメモリセルアレイと、前記複数のメモリセルと行単位
に対応して配置される複数のワード線と、前記複数のメ
モリセルと列単位に対応して配置される複数のビット線
と、前記複数のワード線の選択信号である行アドレス信
号の行アドレス変化を検出して行アドレス遷移信号を出
力する行アドレス遷移検出手段と、前記複数のビット線
の選択信号である列アドレス信号の列アドレス変化を検
出して列アドレス遷移信号を出力する列アドレス遷移検
出手段と、前記行アドレス遷移信号及び前記列アドレス
遷移信号を受け、前記行アドレス遷移信号が行アドレス
変化を指示するとき第１のタイミングで通常アクセス動
作を行い、前記行アドレス遷移信号が行アドレス変化を
指示せず、かつ前記列アドレス遷移信号が列アドレス変
化を指示するとき、前記第１のタイミングより早い第２
のタイミングで内部スタティックコラムモードアクセス
動作を行うメモリアクセス制御手段とを備えて構成され
る。
この発明におけるメモリアクセス制御手段は、行アドレ
ス遷移信号が行アドレス変化を指示するとき第１のタイ
ミングで通常アクセス動作を行い、行アドレス遷移信号
が行アドレス変化を指示せず、かつ列アドレス遷移信号
が列アドレス変化を指示するとき、第１のタイミングよ
り早い第２のタイミングで内部スタティックコラムモー
ドアクセス動作を行うため、列アドレスのみ変化時に通
常アクセス動作に比べ速いアクセス動作が可能となる。
ス遷移信号が行アドレス変化を指示するとき第１のタイ
ミングで通常アクセス動作を行い、行アドレス遷移信号
が行アドレス変化を指示せず、かつ列アドレス遷移信号
が列アドレス変化を指示するとき、第１のタイミングよ
り早い第２のタイミングで内部スタティックコラムモー
ドアクセス動作を行うため、列アドレスのみ変化時に通
常アクセス動作に比べ速いアクセス動作が可能となる。
第１図は、この発明の一実施例である疑似スタティック
RAMの構成を示すブロック構成図である。以下、従来と
違う点について述べる。同図に示すように従来のアドレ
ス遷移検出回路１を行アドレスRA,列アドレスCA用に分
け、行アドレス遷移検出回路1R,列アドレス遷移検出回
路1Cとして設けている。行アドレス遷移検出回路1Rは行
アドレスRAを入力信号とし、タイミングジェネレータTG
1に行アドレス遷移信号ATDRを送っている。タイミング
ジェネレータTG1は第４図で示した従来のタイミングジ
ェネレータTGとほぼ同一の働きをするが、異なる点とし
て入出力バッファI/OB及び列デコーダCDに送る信号は、
後述するタイミングジェネレータTG2に信号S1を送るこ
とで行っている。
RAMの構成を示すブロック構成図である。以下、従来と
違う点について述べる。同図に示すように従来のアドレ
ス遷移検出回路１を行アドレスRA,列アドレスCA用に分
け、行アドレス遷移検出回路1R,列アドレス遷移検出回
路1Cとして設けている。行アドレス遷移検出回路1Rは行
アドレスRAを入力信号とし、タイミングジェネレータTG
1に行アドレス遷移信号ATDRを送っている。タイミング
ジェネレータTG1は第４図で示した従来のタイミングジ
ェネレータTGとほぼ同一の働きをするが、異なる点とし
て入出力バッファI/OB及び列デコーダCDに送る信号は、
後述するタイミングジェネレータTG2に信号S1を送るこ
とで行っている。
一方、列アドレス遷移検出回路1Cはタイミングジェネレ
ータTG2に列アドレス遷移信号ATDCを送っている。タイ
ミングジェネレータTG2は入出力バッファI/OB及び列デ
コーダCDに内部発生信号を送っている。タイミングジェ
ネレータTG2はタイミングジェネレータTG1より活性化し
た信号S1が送られると、タイミングジェネレータTG1に
よるタイミング（第１のタイミング）により内部発生信
号を発生し、非活性の信号S1が送られるとタイミングジ
ェネレータTG2独自のタイミング（第２のタイミング）
で内部発生信号を発生する。
ータTG2に列アドレス遷移信号ATDCを送っている。タイ
ミングジェネレータTG2は入出力バッファI/OB及び列デ
コーダCDに内部発生信号を送っている。タイミングジェ
ネレータTG2はタイミングジェネレータTG1より活性化し
た信号S1が送られると、タイミングジェネレータTG1に
よるタイミング（第１のタイミング）により内部発生信
号を発生し、非活性の信号S1が送られるとタイミングジ
ェネレータTG2独自のタイミング（第２のタイミング）
で内部発生信号を発生する。
第２図は行アドレス遷移検出回路1R及び列アドレス遷移
検出回路1Cを示す詳細回路図である。同図に示すように
アドレス遷移検出回路1Rは行アドレス信号RA1〜RAnを入
力信号とするビット遷移検出回路2R1〜2Rnの出力信号RA
T1〜RATnをノアゲートNOR4Rの入力とし、ノアゲートNOR
4Rの出力をインバータG4Rを介した行アドレス遷移信号A
TDRを発生する。一方、列アドレス遷移検出回路1Cは列
アドレス信号CA1〜CAnを入力信号とするビット遷移検出
回路2C1〜2Cnの出力信号CAT1〜CATnをノアゲートNOR4C
の入力とし、ノアゲートNOR4Cの出力をインバータG4Cを
介した列アドレス遷移信号ATDCを発生する。なお、メモ
リセルMC,センスアンプSA等は従来の第６図，第７図と
同様なものでよい。
検出回路1Cを示す詳細回路図である。同図に示すように
アドレス遷移検出回路1Rは行アドレス信号RA1〜RAnを入
力信号とするビット遷移検出回路2R1〜2Rnの出力信号RA
T1〜RATnをノアゲートNOR4Rの入力とし、ノアゲートNOR
4Rの出力をインバータG4Rを介した行アドレス遷移信号A
TDRを発生する。一方、列アドレス遷移検出回路1Cは列
アドレス信号CA1〜CAnを入力信号とするビット遷移検出
回路2C1〜2Cnの出力信号CAT1〜CATnをノアゲートNOR4C
の入力とし、ノアゲートNOR4Cの出力をインバータG4Cを
介した列アドレス遷移信号ATDCを発生する。なお、メモ
リセルMC,センスアンプSA等は従来の第６図，第７図と
同様なものでよい。
第３図は、第１図，第２図で示した疑似スタティックRA
Mの読出し動作を示した波形図である。以下、同図を参
照しつつ読出し動作の説明を行う。なお、信号▲▼
及び信号▲▼は従来と同じく“L",“H"となる。
Mの読出し動作を示した波形図である。以下、同図を参
照しつつ読出し動作の説明を行う。なお、信号▲▼
及び信号▲▼は従来と同じく“L",“H"となる。
時刻t1において、行アドレスRAが変化すると行アドレス
遷移検出回路1Rの行アドレス遷移信号ATDRが“H"レベル
に立上る。この信号ATDRをトリガとして、ビット線イコ
ライズ信号BLEQが“H"レベルに立上り、ビット線BL,▲
▼を電圧VBLレベルにプリチャージした後立下が
り、ビット線BL,▲▼をフローティングにする。
遷移検出回路1Rの行アドレス遷移信号ATDRが“H"レベル
に立上る。この信号ATDRをトリガとして、ビット線イコ
ライズ信号BLEQが“H"レベルに立上り、ビット線BL,▲
▼を電圧VBLレベルにプリチャージした後立下が
り、ビット線BL,▲▼をフローティングにする。
一方、行デコーダRDは入力された行アドレスRDに従い、
対応するワード線を“H"レベルに活性化させ、選択され
たワード線WLに接続されたメモリセルMCに蓄積された電
荷によりビット線BL,▲▼間に微小な電位差を生じ
させる。
対応するワード線を“H"レベルに活性化させ、選択され
たワード線WLに接続されたメモリセルMCに蓄積された電
荷によりビット線BL,▲▼間に微小な電位差を生じ
させる。
その後、センスアンプ駆動信号φＳを立上げセンスアン
プSAを活性化し、ビット線BL,▲▼間の電位差を検
知し、“H",“L"レベルに増幅する。
プSAを活性化し、ビット線BL,▲▼間の電位差を検
知し、“H",“L"レベルに増幅する。
そして時刻t2において入力列アドレスCAに従い、列デコ
ーダCDにより選択されたビット線BL,▲▼より入出
力線I/O,▲▼を介して出力データDoutを得る。上
記サイクルのタイミングはタイミングジェネレータTG1
による内部発生信号及びタイミングジェネレータTG1に
よりタイミング制御されるタイミングジェネレータTG2
の内部発生信号により行う。その後、選択されたワード
線WL及びセンスアンプ駆動信号φＳを“H"レベルを保つ
ことで、選択されたワード線WLに接続された全メモリセ
ルのデータが全ビット線BL,▲▼間のセンスアンプS
Aにラッチされることになる。
ーダCDにより選択されたビット線BL,▲▼より入出
力線I/O,▲▼を介して出力データDoutを得る。上
記サイクルのタイミングはタイミングジェネレータTG1
による内部発生信号及びタイミングジェネレータTG1に
よりタイミング制御されるタイミングジェネレータTG2
の内部発生信号により行う。その後、選択されたワード
線WL及びセンスアンプ駆動信号φＳを“H"レベルを保つ
ことで、選択されたワード線WLに接続された全メモリセ
ルのデータが全ビット線BL,▲▼間のセンスアンプS
Aにラッチされることになる。
このような状態で、時刻t3に列アドレスCAのみ変化する
と列アドレス遷移検出回路1Cの列アドレス遷移信号ATDC
が“H"レベルに立上る。この時、行アドレスRAは変化し
ていないので行アドレス遷移信号ATDRは“L"レベルのま
まである。そして、この信号ATDCをトリガとしてタイミ
ングジェネレータTG2が列デコーダCD,入出力バッファI/
OB等に内部発生信号を送り、内部スタティックコラム動
作を行い、時刻t4において列デコーダCDにより選択され
たビット線BL,▲▼間のセンスアンプSAにラッチさ
れたデータを入出力線I/O,▲▼を介して出力デー
タDoutとして得る。上記サイクルのタイミングはタイミ
ングジェネレータTG1は全く関係なく、タイミングジェ
ネレータTG2による内部発生信号による。
と列アドレス遷移検出回路1Cの列アドレス遷移信号ATDC
が“H"レベルに立上る。この時、行アドレスRAは変化し
ていないので行アドレス遷移信号ATDRは“L"レベルのま
まである。そして、この信号ATDCをトリガとしてタイミ
ングジェネレータTG2が列デコーダCD,入出力バッファI/
OB等に内部発生信号を送り、内部スタティックコラム動
作を行い、時刻t4において列デコーダCDにより選択され
たビット線BL,▲▼間のセンスアンプSAにラッチさ
れたデータを入出力線I/O,▲▼を介して出力デー
タDoutとして得る。上記サイクルのタイミングはタイミ
ングジェネレータTG1は全く関係なく、タイミングジェ
ネレータTG2による内部発生信号による。
このように、列アドレスCAのみ変化した時、スタティッ
クコラム動作を行うようにしたため、そのアクセス時間
（時刻t3〜t4）はtCAAと、従来のアクセス時間tRACに比
べ、半分以下の時間となり大幅に短縮される。従って列
アドレスのみの変化する読出しサイクルが頻繁に起る
と、この疑似スタティックRAMの平均アクセス時間，平
均サイクル時間は大きく向上する。また、書込み時にお
いても同様に列アドレスCAのみ変化時は高速アクセスが
行え、平均アクセス時間，平均サイクル時間が向上す
る。
クコラム動作を行うようにしたため、そのアクセス時間
（時刻t3〜t4）はtCAAと、従来のアクセス時間tRACに比
べ、半分以下の時間となり大幅に短縮される。従って列
アドレスのみの変化する読出しサイクルが頻繁に起る
と、この疑似スタティックRAMの平均アクセス時間，平
均サイクル時間は大きく向上する。また、書込み時にお
いても同様に列アドレスCAのみ変化時は高速アクセスが
行え、平均アクセス時間，平均サイクル時間が向上す
る。
なお、この実施例ではビット線イコライズ信号BLEQを
“H"レベルに立上げておく時間を長くすると、行アドレ
ス変化時のアクセス時間tRACを長くする要因になるが、
イコライズ信号BLEQを“H"レベルにしてビット線BL,▲
▼をプリチャージする時間に、並行して行デコーダ
RDによる行アドレスRAに基づくワード線WLの選択を行っ
ているためさ程問題はない。
“H"レベルに立上げておく時間を長くすると、行アドレ
ス変化時のアクセス時間tRACを長くする要因になるが、
イコライズ信号BLEQを“H"レベルにしてビット線BL,▲
▼をプリチャージする時間に、並行して行デコーダ
RDによる行アドレスRAに基づくワード線WLの選択を行っ
ているためさ程問題はない。
また、第３図におけるレディ信号▲▼は本実
施例のようにアクセス時間がtRAC,tCAAと一定でない場
合に用いられる信号で、アドレス変化に伴い“H"レベル
に立上り、データ出力Doutが確定する少し前に“L"レベ
ルに立下る信号である。このレディ信号▲▼
を外部制御系の動作のトリガとすることができ、例えば
この信号▲▼が“H"レベルであればCPUを待
機させ、“L"レベルであればCPUを駆動させるようにす
ることができる。
施例のようにアクセス時間がtRAC,tCAAと一定でない場
合に用いられる信号で、アドレス変化に伴い“H"レベル
に立上り、データ出力Doutが確定する少し前に“L"レベ
ルに立下る信号である。このレディ信号▲▼
を外部制御系の動作のトリガとすることができ、例えば
この信号▲▼が“H"レベルであればCPUを待
機させ、“L"レベルであればCPUを駆動させるようにす
ることができる。
なお、この実施例ではダイナミック型メモリセルを用い
た疑似スタティックRAMについて述べたが、通常のスタ
ティックRAMについてもこの発明を適用することができ
る。
た疑似スタティックRAMについて述べたが、通常のスタ
ティックRAMについてもこの発明を適用することができ
る。
以上説明したように、この発明におけるメモリアクセス
制御手段は、行アドレス遷移信号が行アドレス変化を指
示せず、かつ列アドレス遷移信号が列アドレス変化を指
示するとき、第１のタイミングより早い第２のタイミン
グで内部スタティックコラムモードアクセス動作を行う
ため、列アドレスのみ変化時に通常アクセス動作よりも
高速にアクセスが行えるようになり、平均アクセス時
間，平均サイクル時間を短縮することができる。
制御手段は、行アドレス遷移信号が行アドレス変化を指
示せず、かつ列アドレス遷移信号が列アドレス変化を指
示するとき、第１のタイミングより早い第２のタイミン
グで内部スタティックコラムモードアクセス動作を行う
ため、列アドレスのみ変化時に通常アクセス動作よりも
高速にアクセスが行えるようになり、平均アクセス時
間，平均サイクル時間を短縮することができる。
第１図はこの発明の一実施例である疑似スタティックRA
Mのブロック構成図、第２図は第１図で示した疑似スタ
ティックRAMにおける行アドレス遷移検出回路，列アド
レス遷移検出回路の詳細を示す回路構成図、第３図は第
１図，第２図で示した疑似スタティックRAMの読出し動
作を示す波形図、第４図は従来の疑似スタティックRAM
のブロック構成図、第５図ないし第７図は各々第４図で
示した疑似スタティックRAMの詳細を示す回路構成図、
第８図は従来の疑似スタティックRAMの読出し動作を示
す波形図である。 図において、1Rは行アドレス遷移検出回路、1Cは列アド
レス遷移検出回路、TG1,TG2はタイミングジェネレー
タ、SAはセンスアンプ、RAは行アドレス信号、CAは列ア
ドレス信号、RDは行デコーダ、CDは列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。
Mのブロック構成図、第２図は第１図で示した疑似スタ
ティックRAMにおける行アドレス遷移検出回路，列アド
レス遷移検出回路の詳細を示す回路構成図、第３図は第
１図，第２図で示した疑似スタティックRAMの読出し動
作を示す波形図、第４図は従来の疑似スタティックRAM
のブロック構成図、第５図ないし第７図は各々第４図で
示した疑似スタティックRAMの詳細を示す回路構成図、
第８図は従来の疑似スタティックRAMの読出し動作を示
す波形図である。 図において、1Rは行アドレス遷移検出回路、1Cは列アド
レス遷移検出回路、TG1,TG2はタイミングジェネレー
タ、SAはセンスアンプ、RAは行アドレス信号、CAは列ア
ドレス信号、RDは行デコーダ、CDは列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】行および列状に配列されて各々が情報を記
憶する複数のメモリセルからなるメモリセルアレイと、 前記複数のメモリセルと行単位に対応して配置される複
数のワード線と、 前記複数のメモリセルと列単位に対応して配置される複
数のビット線と、 前記複数のワード線の選択信号である行アドレス信号の
行アドレス変化を検出して行アドレス遷移信号を出力す
る行アドレス遷移検出手段と、 前記複数のビット線の選択信号である列アドレス信号の
列アドレス変化を検出して列アドレス遷移信号を出力す
る列アドレス遷移検出手段と、 前記行アドレス遷移信号及び前記列アドレス遷移信号を
受け、前記行アドレス遷移信号が行アドレス変化を指示
するとき第１のタイミングで通常アクセス動作を行い、
前記行アドレス遷移信号が行アドレス変化を指示せず、
かつ前記列アドレス遷移信号が列アドレス変化を指示す
るとき、前記第１のタイミングより早い第２のタイミン
グで内部スタティックコラムモードアクセス動作を行う
メモリアクセス制御手段とを備える、 半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194593A JPH0194593A (ja) | 1989-04-13 |
| JPH0758590B2 true JPH0758590B2 (ja) | 1995-06-21 |
Family
ID=17230041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251927A Expired - Fee Related JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758590B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
| JP2658533B2 (ja) * | 1990-08-27 | 1997-09-30 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3957469B2 (ja) | 2000-04-11 | 2007-08-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3624849B2 (ja) | 2001-04-02 | 2005-03-02 | セイコーエプソン株式会社 | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 |
| JP2002352576A (ja) * | 2001-05-24 | 2002-12-06 | Nec Corp | 半導体記憶装置 |
| JP2003059264A (ja) | 2001-08-08 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
| JPS62219396A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Medical Corp | ダイナミツクメモリ制御回路 |
-
1987
- 1987-10-05 JP JP62251927A patent/JPH0758590B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194593A (ja) | 1989-04-13 |
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| JPH0551992B2 (ja) |
Legal Events
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