JPH0814988B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0814988B2
JPH0814988B2 JP62134244A JP13424487A JPH0814988B2 JP H0814988 B2 JPH0814988 B2 JP H0814988B2 JP 62134244 A JP62134244 A JP 62134244A JP 13424487 A JP13424487 A JP 13424487A JP H0814988 B2 JPH0814988 B2 JP H0814988B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にピーク消費
電力の低減を図るように改良されたダイナミック型の半
導体記憶装置に関する。
［従来の技術］ 従来、ダイナミック型MOS・RAMでは、アクティブサイ
クル内での消費電流が平均化しておらず、１サイクル内
で数箇所の鋭いピークを呈する。この様子を第５図〜第
７図に示す従来例に従って述べる。
第５図は従来のダイナミック型MOS・RAM（1Mビット）
の構成を示すブロック図である。図において、メモリセ
ルアレイMAは、たとえば４つのブロック＃１〜＃４に分
割されており、各ブロックにはコラムデコーダCDを備え
ている。これらブロックに共通してローデコーダRDが設
けられる。メモリセルアレイMAにおける各ブロックのア
クセスは、外部から時分割で入力されるアドレス信号A0
〜A9（ローアドレスRA0〜RA9と、コラムアドレスCA0〜C
A9とを含む）によって行なわれる。このアドレス信号A0
〜A9は一旦アドレスバッファABに蓄えられた後にローデ
コーダRD、コラムデコーダCDに与えられる。なお、ロー
アドレスRA9は他のアドレス信号とは分離されて各ブロ
ックに与えられる。このローアドレスRA9によってデー
タの読出しまたは書込みを行なうべき２つのブロックが
選択される。たとえば、RA9＝０の場合は、＃１と＃３
のブロックが選択され、RA9＝１の場合は＃２と＃４の
ブロックが選択される。RA9以外のローアドレス信号RA0
〜RA8はローデコーダRDに与えられるが、これによって
各ブロックにおけるいずれかのワード線が選択される。
したがって、ローアドレス信号RA9によって選択された
ブロックであるか否かにかかわらず、外部からアドレス
信号A0〜A9が入力されれば、各ブロックのいずれかのワ
ード線が選択状態になり、立上がる。すなわち、ブロッ
ク＃1,＃2,＃3,＃４の中でそれぞれ対応のワード線が１
本ずつ立上がる。これは、たとえデータの読出しまたは
書込みが行なわれないブロックであっても、各ワード線
につながるメモリセルをリフレッシュするためである。
▲▼バッファRBは、外部から入力されるローアド
レスストローブ信号▲▼に基づいて、各種の制御
信号WL,ΦS,▲▼を出力し、メモリセルアレイMAに
与える。▲▼バッファCBは、外部から入力される
コラムアドレスストローブ信号▲▼に基づいて、
データの入出力を制御するための信号をデータ入力バッ
ファDIBおよびデータ出力バッファDOBに与える。これら
データ入力バッファDIBおよびデータ出力バッファDOB
は、データ線対I/O,▲▼を介して各ブロック＃１
〜＃４と接続されている。ここで、データ入力バッファ
DIBは外部から入力されるデータDinを一時的に記憶する
ものであり、データ出力バッファDOBはメモリセルアレ
イMAから読出されたデータを一時的に記憶し、出力デー
タDoutとして外部に出力するものである。▲▼バッ
ファWBは、外部から入力されるライトイネーブル信号▲
▼に基づいて、データ入力バッファDIBとデータ出
力バッファDOBにおける読出モードと書込モードとの制
御を行なうものである。
第６図は第５図に示すブロック＃１〜＃４のいずれか
１つの構成を示した図である。図において、複数本のワ
ード線１と複数組のビット線BL,▲▼（第６図では
１組だけを示している）が直交して設けられる。各ワー
ド線１ビット線BLおよび▲▼との各交点には、たと
えば１つのMOSFETと１つのキャパシタとから構成される
メモリセルMSが配置される。各ワード線１はワード線駆
動回路２に接続される。このワード線駆動回路２は、第
５図に示す▲▼バッファRBからワード線駆動信号
WLが与えられたとき、そのときローデコーダRDで選択さ
れているワード線１の電位を立上げるためのものであ
る。各ビット線対BL,▲▼には、２個のＰチャネルM
OSFETで構成されるリストア回路RSと、２個のＮチャネ
ルMOSFETで構成されるセンスアンプSAとが設けられる。
各ビット線対におけるリストア回路RSは共通接続される
とともに、ＰチャネルMOSFET3を介して電源Vccと接続さ
れる。このＰチャネルMOSFET3のゲート電極には、▲
▼バッファRBからのリストア回路駆動信号▲▼
が与えられる。これら各ビット線対におけるリストア回
路RSとＰチャネルMOSFET3とによって、リストア系が構
成されている。また、各ビット線対におけるセンスアン
プSAは共通接続されるとともに、ＮチャネルMOSFET4を
介して接地される。このＮチャネルMOSFET4のゲート電
極には、▲▼バッファRBからのセンスアンプ駆動
信号ΦＳが与えられる。これら各ビット線対におけるセ
ンスアンプSAとＮチャネルMOSFET4とによってセンスア
ンプ系が構成される。また、各ビット線対における一方
のビット線BLはＮチャネルMOSFET5を介してデータ線I/O
と接続され、他方のビット線▲▼はＮチャネルMOSF
ET6を介してデータ線▲▼と接続される。これら
ＮチャネルMOSFET5および６の各ゲート電極には、コラ
ムデコーダCDの対応のデコード出力が与えられる。
さらに、ビット線BL,▲▼は、それぞれ、Ｎチャ
ネルMOSFET7,8を介してビット線プリチャージ線９に接
続される。このビット線プリチャージ線９には、電源電
圧Vccの1/2の電圧VBLが印加されている。MOSFET7および
８の各ゲート端子には、プリチャージクロックΦEQが与
えられる。また、このプリチャージクロックΦEQはビッ
ト線BL,▲▼の間に介挿されたＮチャネルMOSFET10
のゲート端子にも与えられる。
第７図は第５図および第６図に示す従来回路の動作を
説明するためのタイミングチャートである。以下、この
第７図を参照して上記従来回路の１サイクルの動作を説
明する。
まず、ローアドレスRA0〜RA8によって特定されたワー
ド線１が立上がり、メモリセルデータに対応した信号電
圧がビット線対BL,▲▼に現われた後、センスアン
プ駆動信号ΦＳが立上がり、センスアンプ系が動作す
る。これにより、ビット線対BL,▲▼のうち、電位
の低い側が接地電位になる。この後、リストア回路駆動
信号▲▼が立下がり、リストア系が動作し、ビット
線対BL,▲▼のうち電位の高い側が、電源電圧Vccに
までプルアップされる。この後、コラムアドレスストロ
ーブ信号▲▼の立下がり時にラッチされたコラム
アドレスCA0〜CA9に従ってコラムデコーダCDが動作し、
これにより選択されたビット線対BL,▲▼がデータ
線対I/O,▲▼と接続され、データの入出力が行な
われる。１サイクルが終了し、ローアドレスストローブ
信号▲▼が立上がると、選択ワード線が立下がる
とともに、プリチャージ信号ΦEQによってMOSFET7,8,10
がオンされ、各ビット線BL,▲▼は電圧VBLにプリチ
ャージされる。
このような１サイクルの動作時に、電源からの消費電
流Iccを考察する。第７図に示すごとく、消費電流Iccは
５つのピークP1〜P5を有するが、これら５つのピークP1
〜P5は、それぞれ、 P1:▲▼系クロック発生時の消費電流 P2:センス動作のクロック発生時およびリストア動作時
のビット線充電電流 P3:▲▼系クロック発生時の消費電流 P4:▲▼系クロック発生時の消費電流 P5:▲▼系クロック発生時の消費電流が主なもの
である。
特に、最近のように、周辺回路部をCMOSで構成し、ロ
ーデコーダRDおよびコラムデコーダCDをスタティック回
路で構成し、かつビット線をVccの電位にプリチャージ
する方式では、ピークP2が、他のピークに比べて非常に
大きく、これが電源系に対する負担となっている。
［発明が解決しようとする問題点］ 従来の半導体記憶装置は、以上のように構成されてい
るので、リストア時に生じる消費電流のピーク値が大き
く、電源系に対する負担が大きくなっているという問題
点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、消費電流のピークを低減することができる
ダイナミック型の半導体記憶装置を提供することを目的
とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、複数のワード線、
複数のビット線対、前記ワード線と前記ビット線との交
点に位置しかつ複数のブロックに分割された複数のメモ
リセル、前記各ビット線対間の電圧を増幅するセンスア
ンプ、前記各ビット線対間の電圧をさらに増幅するリス
トア手段を備えている。前記複数のメモリセルは複数の
ブロックに分割されている。
そして、この半導体記憶装置は、前記ブロックを選択
するブロック選択信号およびブロック非選択信号を発生
するブロック選択手段、前記センスアンプを動作させる
センスアンプ駆動信号を発生するセンスアンプ駆動手
段、前記センスアンプ駆動信号発生後リストア手段を動
作させるリストア駆動信号を発生するリストア駆動手
段、および１対の信号線を備えている。
特に前記リストア駆動手段は、第１の発生手段と第１
の信号線駆動手段と第２の発生手段と第２の信号線駆動
手段とを含んでいる。第１の発生手段は、センスアンプ
駆動信号とブロック選択信号と前記信号線のうち一方の
信号線の電位とに応答して、ブロック選択信号により指
定されたブロックにおけるリストア手段を動作させる第
１のリストア駆動信号を発生するものである。第１の信
号線駆動手段は、第１のリストア駆動信号に応答して、
信号線のうち他方の信号線を駆動するものである。第２
の発生手段は、センスアンプ駆動信号とブロック非選択
信号と前記他方の信号線の電位とに応答して、ブロック
非選択信号により指定されたブロックにおけるリストア
手段を動作させる第２のリストア駆動信号を発生するも
のである。第２の信号線駆動手段は、第２のリストア駆
動信号に応答して、前記一方の信号線を駆動するもので
ある。
［作用］ この発明においては、選択されたブロックにおけるリ
ストア駆動信号と選択されなかったブロックにおけるリ
ストア駆動信号とが２系統に分かれて発生される。選択
されたブロックにおけるリストア駆動信号は、センスア
ンプ駆動信号とブロック選択信号と一方の信号線の電位
とに応答して、第１の発生手段により発生され、選択さ
れなかったブロックにおけるリストア駆動信号は、セン
スアンプ駆動信号とブロック非選択信号と他方の信号線
の電位とに応答して、第２の発生手段によって発生され
る。これにより、選択されたブロックと選択されなかっ
たブロックにおけるリストア駆動信号の発生のタイミン
グをずらし消費電流を時間軸方向に分散することで消費
電流のピーク値を低減させる。
［実施例］ 第１図はこの発明の一実施例による半導体記憶装置の
概略構成を示すブロック図である。第２図は第１図に示
すメモリセルアレイMAにおいて分割されたブロックのい
ずれかを示す回路図である。なお、この実施例は以下の
点を除いて第５図および第６図に示す従来例と同様の構
成であり、相当する部分には同一の参照番号を付しその
説明を省略する。
この実施例の特徴は、リストア回路駆動信号が▲
▼と▲▼の２系統に分けられており、このリス
トア回路駆動信号▲▼，▲▼は擬似ビット
線を利用して所定の時間差をもって発生されることであ
る。
擬似ビット線は、各ブロックに回路の対称性を保つ等
のために設けられているものであり、この実施例におい
ては、ブロック＃１および＃３に設けられた擬似ビット
線のうち１本およびブロック＃２および＃４に設けられ
た擬似ビット線のうちの１本を用いる。
リストア回路駆動信号▲▼は、ロードアドレス
RA9が０のときに選択されるブロック、すなわちブロッ
ク＃１および＃３に与えられる。一方、リストア回路駆
動信号▲▼は、ロードアドレスRA9が１のときに
選択されるブロック、すなわちブロック＃２および＃４
に与えられる。
第３図はリストア回路駆動信号▲▼，▲
▼を発生するための回路構成の一例を示した図である。
ロードアドレス信号RA9はインバータ11を介してNORゲ
ート12の一方入力端に与えられ、ローアドレス信号RA9
の反転信号▲▼はインバータ13を介してNORゲー
ト14の一方入力端に与えられる。これらNORゲート12お
よび14の他方入力端には、インバータ15を介してセンス
アンプ駆動信号ΦＳが与えられる。NORゲート12の出力
はNORゲート16の一方入力端に与えられ、このNORゲート
16の他方入力端には第１の擬似ビット線DBL0の電位が与
えられる。また、NORゲート14の出力はNORゲート17の一
方入力端に与えられ、このNORゲート17の他方入力端に
は第２の擬似ビット線DBL1の電位が与えられる。
第１の擬似ビット線DBL0は、ＰチャネルMOSFET18を介
して電源電位に接続され、かつ、ＮチャネルMOSFET19を
介して接地される。また、第２の擬似ビット線DBL1は、
ＰチャネルMOSFET20を介して電源電位に接続され、か
つ、ＮチャネルMOSFET21を介して接地される。FET20の
ゲート電極にはNORゲート16の出力が与えられ、FET18の
ゲート電極にはNORゲート17の出力が与えられる。ま
た、FET19および21のゲートにはセンスアンプ駆動信号
ΦＳの反転信号▲▼が与えられる。
次に第３図の回路の動作について説明する。
まず、ロードアドレス信号RA9が０の場合、すなわち
データの入出力を行なうブロックとしてブロック＃１お
よび＃３が選択された場合の動作を説明する。
センスアンプ駆動信号ΦＳが「Ｌ」レベルのときに
は、その反転信号▲▼は「Ｈ」レベルであるのでFE
T19および21はオン状態となり、擬似ビット線DBL0およ
びDBL1は接地電位となっている。また、このときNORゲ
ート12および14の一方入力端には「Ｌ」レベルのセンス
アンプ駆動信号ΦＳを反転した「Ｈ」レベルの信号が与
えられるので、NORゲート12および14の出力は「Ｌ」レ
ベルとなる。したがって、NORゲート16および17には、N
ORゲート12および14の「Ｌ」レベルの出力と擬似ビット
線DBL0およびDBL1の「Ｌ」レベルの電位とが与えられる
ので、NORゲート12および14からは「Ｈ」レベルのリス
トア回路駆動信号▲▼および▲▼が出力さ
れる。
次に、センスアンプ駆動信号ΦＳが「Ｈ」レベルに立
上がると、NORゲート12および14の一方入力端にはイン
バータ15により反転した「Ｌ」レベルの信号が与えられ
る。このときRA9＝１でありNORゲート14の他方入力端に
は「Ｌ」レベルの信号が与えられているので、NORゲー
ト14の出力は「Ｈ」レベルとなる。これに応答してNOR
ゲート17から出力されるリストア回路駆動信号▲
▼は「Ｌ」レベルに立下がる。これによってFET18がオ
ンし、第１の擬似ビット線DBL0が電源電位までプルアッ
プされる。そして、第１の擬似ビット線DBL0がプルアッ
プされたことに応答して、NORゲート16から出力される
リストア回路駆動信号▲▼が「Ｌ」レベルに立下
がる。
このようにして、選択されたブロック＃１および＃３
におけるリストア回路駆動信号▲▼が立下がった
後、若干遅れて非選択ブロック＃２および＃４における
リストア回路駆動信号▲▼が立下がる。
逆に、ローアドレス信号RA9が１の場合、すなわちデ
ータの入出力を行なうブロックとしてブロック＃２およ
び＃４が選択された場合には、上述とは逆にブロック＃
２および＃４におけるリストア回路駆動信号▲▼
が立下がった後、若干遅れてブロック＃１および＃３に
おけるリストア回路駆動信号▲▼が立下がる。
第４図は第１図〜第３図に示す実施例の動作を説明す
るためのタイミングチャートである。以下、この第４図
を参照して上記実施例の動作を説明する。
まず、ローアドレス信号RA9が０の場合（第４図に実
線で示す場合）、すなわちデータの入出力を行なうブロ
ックとしてブロック＃１および＃３が選択された場合の
動作を説明する。この場合、ローアドレスストローブ信
号▲▼が立下がった後、ブロック＃１〜＃４内に
おいてローアドレスRA0〜RA8によって選択されたワード
線が立上がる。その後、センスアンプ駆動信号ΦＳが立
上がってブロック＃１〜＃４のセンス動作が行なわれ、
その後リストア回路駆動信号▲▼が立下がる。こ
れにより、ブロック＃１および＃３のリストア動作が行
なわれ、高レベル側のビット線がVcc電位までプルアッ
プされる。同時にブロック端に設けられた擬似ビット線
DBL0もプルアップされる。一方、このときデータの入出
力のために選択されなかったブロック＃２および＃４に
対しては、センス動作により低レベル側のビット線が接
地電位にプルダウンされた状態で待機する。次に、前記
選択されたブロックの擬似ビット線DBL0の立上がりをト
リガにして、リストア回路駆動信号▲▼が立下が
る。すなわち、リストア回路駆動信号▲▼よりも
若干遅れてリストア回路駆動信号▲▼が立下がっ
て選択されなかったブロック＃２および＃４のリストア
動作が行なわれる。
次に、ローアドレス信号RA9が１の場合（第４図に点
線で示す場合）、すなわちデータの入出力を行なうブロ
ックとしてブロック＃２および＃４が選択された場合の
動作を説明する。この場合は、上述とは逆に、選択され
たブロック＃２および＃４に対しては、リストア動作が
センス動作後に行なわれ、選択されなかったブロック＃
１および＃３に対しては、選択されたブロック＃２およ
び＃４の擬似ビット線DBL1の立下がり後にリストア動作
が行なわれる（第４図中の点線の波形）。
このように、RA9＝０に対応するブロックとRA9＝１に
対応するブロックとを、所定の時間差をもたせてリスト
ア動作させることにより、消費電流のピークを生ずる原
因となる回路動作を、内部でずらせて行なうことがで
き、その結果、第４図に示したように、消費電流Iccの
ピーク値を低減することができる。
なお、たとえばRA9＝０のとき、RA9＝１に対応するブ
ロック（ブロック＃２および＃４）は、前述のように、
リフレッシュ動作のみを行ない外部とのデータの入出力
は行なわないので、リストア動作をセンス動作後これに
続けて行なわないことにより、このブロックの動作が遅
れても、アクセスタイム、データ書込タイミング等を損
なうことはない。
なお、この発明は、上記に例示したメモリセルアレイ
ブロックの構成に限らず、一般にローアドレスにより選
択され動作するブロックと非選択状態でリフレッシュ動
作のみを行なうブロックとが共存する構成のすべてに適
用することが可能である。
［発明の効果］ 以上のようにこの発明によれば、メモリ動作に何ら支
障を来たすことなく、極めて効果的に消費電流のピーク
値を低減させることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体記憶装置の概
略構成を示すブロック図である。第２図は第１図に示す
ブロック＃１〜＃４のいずれかの回路構成を示す図であ
る。第３図は時間差を有した２つのリストア回路駆動信
号を発生するための回路構成の一例を示した図である。
第４図は第１図〜第３図に示す実施例の動作を説明する
ためのタイミングチャートである。第５図は従来の半導
体記憶装置の概略構成を示すブロック図である。第６図
は第５図に示すブロック＃１〜＃４のいずれかの構成を
示す回路図である。第７図は第５図および第６図に示す
実施例の動作を説明するためのタイミングチャートであ
る。 図において、MAは４つのブロック＃１〜＃４に分割され
たメモリセルアレイ、CDはコラムデコーダ、RDはローデ
コーダ、ABはアドレスバッファ、RBは▲▼バッフ
ァ、CBは▲▼バッファ、WBは▲▼バッファ、
DIBはDinバッファ、DOBはDoutバッファ、１はワード
線、BL,▲▼はビット線対、DBL0,DBL1は擬似ビット
線、MCはメモリセル、RSはリストア回路、SAはセンスア
ンプ、11,13,15はインバータ、12,14,16,17はNORゲー
ト、18,20はＰチャネルMOSFET、19,21はＮチャネルMOSF
ETである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のワード線、 複数のビット線対、 前記ワード線と前記ビット線との交点に位置し複数のブ
    ロックに分割された複数のメモリセル、 前記各ビット線対間の電圧を増幅するセンスアンプ、 前記各ビット線対間の電圧をさらに増幅するリストア手
    段、 前記ブロックを選択するブロック選択信号およびブロッ
    ク非選択信号を発生するブロック選択手段、 前記センスアンプを動作させるセンスアンプ駆動信号を
    発生するセンスアンプ駆動手段、 前記センスアンプ駆動信号発生後前記リストア手段を動
    作させるリストア駆動信号を発生するリストア駆動手
    段、および １対の信号線を備え、 前記リストア駆動手段は、 前記センスアンプ駆動信号と前記ブロック選択信号と前
    記信号線のうち一方の信号線の電位とに応答して、前記
    ブロック選択信号により指定されたブロックにおけるリ
    ストア手段を動作させる第１のリストア駆動信号を発生
    する第１の発生手段と、 前記第１のリストア駆動信号に応答して、前記信号線の
    うち他方の信号線を駆動する手段と、 前記センスアンプ駆動信号と前記ブロック非選択信号と
    前記他方の信号線の電位とに応答して、前記ブロック非
    選択信号により指定されたブロックにおけるリストア手
    段を動作させる第２のリストア駆動信号を発生する第２
    の発生手段と、 前記第２のリストア駆動信号に応答して、前記一方の信
    号線を駆動する手段とを含む、 半導体記憶装置。
  2. 【請求項２】前記１対の信号線として、各ブロックにそ
    れぞれ設けられた擬似ビット線を用いることを特徴とす
    る特許請求の範囲第１項記載の半導体記憶装置。
JP62134244A 1987-05-27 1987-05-27 半導体記憶装置 Expired - Lifetime JPH0814988B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62134244A JPH0814988B2 (ja) 1987-05-27 1987-05-27 半導体記憶装置
US07/144,382 US4833654A (en) 1987-05-27 1988-01-15 Method of and circuitry for generating staggered restore timing signals in block partitioned DRAM

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62134244A JPH0814988B2 (ja) 1987-05-27 1987-05-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS63293794A JPS63293794A (ja) 1988-11-30
JPH0814988B2 true JPH0814988B2 (ja) 1996-02-14

Family

ID=15123769

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