KR20030028827A

KR20030028827A - 반도체 기억장치 및 그 리프레싱 방법

Info

Publication number: KR20030028827A
Application number: KR10-2003-7002848A
Authority: KR
Inventors: 타카하시히로유키; 나카가와아츠시; 카토우요시유키; 이나바히데오; 코마츠노리아키; 히로타타쿠야; 요시다마사히로
Original assignee: 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-08-31
Filing date: 2001-08-30
Publication date: 2003-04-10
Also published as: WO2002019340A1; EP1335383A1; US6944081B2; CN1452773A; EP1335383A4; US20040041173A1; CN100576347C; TW517235B

Abstract

리프레시 시의 소비 전력을 종래의 것보다 더욱 작게 할 수 있는 반도체 기억 장치를 제공한다. 셀 어레이(S0, S1)는 각각 4개의 블록(B00 내지 B03, B10 내지 B13)으로 나눠어져 있다. 보통의 판독/기록시에 있어서는, 워드선을 지정하는 어드레스 데이터에 의해 셀 어레이의 한쪽이 선택됨과 함께, 선택된 셀 어레이의 1블록이 선택되고, 또한 그 블록 내의 1 워드선이 선택된다. 한편, 리프레시 시에 있어서는, 한쪽의 셀 어레이가 선택되고, 선택된 셀 어레이의 4개의 블록이 동시에 리프레시 된다. 즉, 4개의 블록으로부터 각각 1개의 워드선이 선택되고, 선택된 워드선이 리프레시 된다. 이로써, 복수의 셀 어레이를 동시에 하는 경우에 비교하여 소비 전력의 저감을 도모할 수 있다.

Description

반도체 기억 장치 및 그 리프레싱 방법{Semiconductor Storage and Its Refreshing Method}

리프레시 동작을 행하는 반도체 기억 장치의 종래의 구성예가, 일본특개평8-77769호에 개시되어 있다. 도 1은 이 반도체 기억 장치의 종래의 구성예를 도시한 블록도이다. 반도체 기억 장치는, 메모리 어레이(2a, 2b)에 더하여 이하의 구성을 갖는다. 메모리 어레이(2a, 2b)의 판독/기록 어드레스(Add)는, 어드레스 버퍼(1)에 입력된다. 제 1 X버퍼(3a)는, 어드레스 버퍼(1)에 접속되고, 어드레스 버퍼(1)로부터 출력된 어드레스 데이터(AD)의 입력을 받고, 외부 입력 신호(/RASAN)(이하 /는 부논리의 신호를 나타낸다)에 의거하여 판독 출력한다.

제 1 멀티플렉서(4a)는, 그 입력측이 제 1 X버퍼(3a) 및 어드레스 발생 회로(10)에 접속되고, 그 출력측이 제 1 X디코더(5a)에 접속된다. 제 1 멀티플렉서(4a)는, 리프레시 제어 신호(/AR)에 의거하여 제어된다. 노멀 동작 모드 즉 비 리프레시 모드에서는, 리프레시 제어신호(/AR)는 "1"로 되고, 제 1 멀티플렉서(4a)는, 제 1 X버퍼(3a)로부터의 출력을 제 1 X디코더(5a)에 공급한다. 한편, 리프레시 제어 신호(/AR)는 "0"으로 되고, 어드레스 발생 회로(10)로부터 출력을 제 1 X디코더(5a)에 공급한다.

제 1 X디코더(5a)는, 제 1 멀티플렉서(4a)로부터의 출력을 디코드하고, 그 디코더 결과에 의거하여 제 1 메모리 어레이(2a)의 워드선을 구동한다. 제 1 센스 앰프 회로(6a)는, 메모리 어레이(2a)의 비트선상에 얻어진 신호를 증폭하고, I/O 버퍼(도시 생략)에 출력한다.

제 1 게이트 회로(7a)는, 리프레시 뱅크 활성화 회로(12)에 접속되고, 리프레시 뱅크 활성화 회로(12)로부터의 신호(/RASR) 및 외부 입력 신호(/RASAN)에 의거하여 제 1 X디코더(5a), 제 1 센스 앰프 회로(6a)를 활성화하는 제 1 활성화 신호(/RASA)를 발생하고, 제 1 X디코더(5a), 제 1 센스 앰프(6a)를 활성화 한다.

그리고, 상술한 각 구성 요소(2a, 3a, 4a, 5a, 6a, 7a)에 의해 제 1 뱅크(BKA)가 구성되어 있다. 또한, 비트선을 선택하는 칼럼 디코더 및 그 제어계에 관해서는, 기재를 생략한다.

제 2 X버퍼(3b)는, 어드레스 버퍼(1)에 접속되고, 어드레스 버퍼(1)로부터 출력된 어드레스 데이터(BD)의 입력을 받고, 외부 입력 신호(/RASBN)에 의거하여 판독 출력한다.

제 2 멀티플렉서(4b)는, 그 입력측이 제 2 X버퍼(3b) 및 어드레스 발생 회로(10)에 접속되고, 그 출력측이 제 2 X디코더(5b)에 접속된다. 제 2 멀티플렉서(4b)는, 리프레시 제어 신호(/AR)에 의거하여 제어된다. 노멀 동작 모드, 즉 비 리프레시 모드에서는, 리프레시 제어 신호(/AR)는 "1"로 되고, 제 2 멀티플렉서(4b)는, 제 2 X버퍼(3b)로부터의 출력을 제 2 X디코더(5b)에 공급한다. 한편, 리프레시 모드에서는, 리프레시 제어 신호(/AR)는 "0"으로 되고, 어드레스 발생 회로(10)로부터의 출력을 제 2 X디코더(5b)에 공급한다.

제 2 X디코더(5b)는, 제 2 멀티플렉서(4b)로부터의 출력을 디코드하고, 그 디코더 결과에 의거하여 제 2 메모리 어레이(2b)의 워드선을 구동한다. 제 2 센스 앰프 회로(6b)는, 메모리 어레이(2b)의 비트선상에 얻어진 신호를 증폭하고, I/O 버퍼(도시 생략)에 출력한다.

제 2 게이트 회로(7b)는, 리프레시 뱅크 활성화 회로(12)에 접속되고, 리프레시 뱅크 활성화 회로(12)로부터의 신호(/RASR) 및 외부 입력 신호(/RASBN)에 의거하여 제 2 X디코더(5b), 제 2 센스 앰프 회로(6b)를 활성화하는 제 2 활성화 신호(/RASB)를 발생하고, 제 2 X디코더(5b), 제 2 센스 앰프(6b)를 활성화 한다.

그리고, 상술한 각 구성 요소(2b, 3b, 4b, 5b, 6b, 7b)에 의해 제 2 뱅크(BKB)가 구성되어 있다. 또한, 비트선을 선택하는 칼럼 디코더 및 그 제어계에 관해서는, 기재를 생략한다.

리프레시 모드 검출 회로(11)는, 칩 실렉트 신호(/CS), 신호(/RAS), 신호(/CAS), 라이트 이네이블 신호(/WE)에 의거하여 리프레시 모드가 지정된 것을 검출하고, 리프레시 신호(/AR)(펄스 신호)를 출력한다. 리프레시 뱅크 활성화 회로(12)는, 리프레시 모드 검출 회로(11)와 접속되고, 리프레시 신호(/AR)를 받고, 뱅크(BKA, BKB)와 함께 활성화 하는 신호(/RASR)를 게이트 회로(7a, 7b)에 공급한다. 리프레시 카운터(13)는, 리프레시 모드 검출 회로(11)와 접속되고, 리프레시 신호(/AR)를 받고, 리프레시 신호(/AR)를 순차적으로 업 카운트 하고, 이의 카운트 값을 어드레스 발생 회로(10)에 공급한다. 어드레스 발생 회로(10)는 래치 회로에 의해 구성되고, 리프레시 카운터(13)의 출력을 리프레시 신호(/AR)에 의거하여 판독하고, 멀티플렉서(4a, 4b)에 공급한다.

이와 같은 구성에 있어서, 보통 판독/기록시(신호(/AR) = "1")에 있어서는, 어드레스(Add)가 어드레스 버퍼(1)를 통하여, 어드레스 데이터(AD)로서 X버퍼(3a 및 4a)에 공급된다. 그리고, 예를 들면 뱅크(BKA)의 메모리 어레이(2a)를 선택하는 신호(/RASAN)( "0")이 출력되고 있는 경우는, 어드레스 데이터(AD)가 X버퍼(3a)에 판독된다. 이 때, 리프레시 신호(/AR)가 "1"이고, 따라서 X버퍼(3a) 내의 어드레스 데이터(AD)가 멀티플렉서(4a)를 통하여 X디코더(5a)에 공급된다. 또한 이 때, 게이트 회로(7a)는, 상기 신호(/RASAN)를 X디코더(5a) 및 센스앰프 회로(6a)에 출력하고, 이들의 회로를 활성화 한다. 이로써, X디코더(5a)에 의해, 어드레스 데이터(AD)에 대응하는 메모리 어레이(2a)의 워드선이 선택된다.

한편, 메모리 어레이(2a, 3a)의 리프레시 시에 있어서는, 리프레시 모드 검출 회로(11)로부터 리프레시 신호(/AR)( "0")의 출력된다. 리프레시 뱅크 활성화 회로(12)는 이 리프레시 신호(/AR)를 받고, 신호(/RASR)를 게이트 회로(7a, 7b)에 출력한다. 게이트 회로(7a, 7b)는 이 신호(/RASR)를 받고, 신호(/RASA), 신호(/RASB)를 출력하여 X디코더(5a), 센스 앰프 회로(6a) 및 X디코더(5b), 센스 앰프 회로(6b)를 각각 활성화 한다.

또한, 리프레시 신호(/AR)의 출력되면, 리프레시 카운터(13)가 업 카운트 되고, 그 카운트 출력이 어드레스 발생 회로(10)에 판독된다. 그리고, 판독된 데이터가 멀티플렉서(4a, 4b)를 통하여 X디코더(5a, 5b)에 각각 공급된다. 이로써, 상기 리프레시 카운터(13)의 출력에 대응하는 메모리 어레이(2a, 2b)의 워드선이 리프레시 된다. 뒤이어, 재차, 리프레시 신호(/AR)( "0")의 출력되면, 리프레시 카운터(13)가 업 카운트 되고, 그 카운트 출력에 의거하여 메모리 어레이(2a, 2b)의 워드선이 리프레시 된다. 이하 상기 동작이 반복된다.

이상이, 도 1에 도시한 반도체 기억 장치의 개략 구성 및 동작이다. 이 반도체 기억 장치는, 상술한 바로부터 명확한 바와 같이, 뱅크 구성을 취하고 있고, 각 뱅크(BKA, BKB)가 각각 독립하여 동작할 수 있도록 되어 있다. 그리고, 리프레시 시에는, 메모리 어레이(2a, 2b)의 주변 회로가 함께 활성화 되고, 메모리 어레이(2a, 2b)의 각 1개의 워드선이 동시에 선택되고, 그들의 원드선에 관한 메모리 셀이 동시에 리프레시 된다.

상술한 뱅크 구성의 반도체 기억 장치에 대해, 셀 어레이 구성에 의한 반도체 기억 장치도 알려져 있다. 이 셀 어레이 구성의 반도체 기억 장치에 있어서는, 메모리 어레이가 복수 마련되어 있더라도, 각 메모리 어레이의 판독/기록을 각각 독립하여 행할 수가 수가 없다. 환언하면, 이 셀 어레이 구성의 것도 뱅크 구성의 1뱅크에 대응하는 구성이라고 말할 수 있다.

단, 이 셀 어레이 구성의 경우, 판독/기록은 동시에 1메모리 어레이만 밖에는 할 수 없지만, 리프레시는 복수의 메모리 어레이에 대해 동시에 행하는 것이 가능하다. 그리고, 종래, 이 셀 어레이 구성의 반도체 기억 장치에 있어서도, 리프레시 시에 있어서는, 리프레시 시간을 단축하기 위해, 복수의 메모리 어레이를 동시에 리프레시 하는 것이 행하여져 왔다.

이와 같이, 종래의 리프레시가 필요한 반도체 기억 장치에 있어서는, 벵크 구성의 것도, 블록 구성의 것도 함께 리프레시 시간을 단축하기 위해, 복수의 메모리 어레이를 동시에 리프레시하는 것이 행하여지고 있다.

본 발명은, 반도체 기억 장치 및 그 리프레싱 방법에 관한 것으로서, 특히 리프레시 동작시의 소비 전력의 저감을 도모한 반도체 기억 장치 및 그 리프레싱 방법에 관한 것이다.

도 1은 종래의 반도체 기억 장치의 구성예를 도시한 블록도.

도 2는 본 발명의 제 1 실시 형태에 의한 반도체 기억 장치의 주요 구성을 도시한 블록도.

도 3은 도 2에 있어서의 셀 어레이(S0)의 일부 구성을 도시한 회로도.

도 4는 도 2에 있어서의 제 3 워드 디코더(SD) 구성을 도시한 회로도.

도 5는 도 2에 있어서의 셀 어레이(S0)의 데이터 판독 회로 구성을 도시한 블록도.

도 6은 도 2에 있어서의 어드레스 버퍼(26) 구성을 도시한 회로도.

도 7은 동 실시 형태에 있어서의 프리 디코더(30), 메인 디코더(60), 제 1 워드 디코더(70 및 80)의 구성을 도시한 블록도.

도 8은 도 7에 있어서의 2-4 디코더(31 내지 35)의 구성을 도시한 회로도.

도 9는 도 7에 있어서의 12-64 디코더(61)의 구성을 도시한 회로도.

도 10은 도 7에 있어서의 서브 디코더(71 내지 74, 81 내지 84)의 구성을 도시한 회로도.

도 11은 도 2에 있어서의 제 2 워드 디코더(40, 50) 구성을 도시한 회로도.

도 12는 본 발명의 제 2 실시 형태에 의한 반도체 기억 장치의 주요부 구성을 또시한 블록도.

도 13은 도 12에 있어서의 제 3 워드 디코더 구성예를 도시한 회로도.

도 14는 본 발명의 제 3 실시 형태에 의한 반도체 기억 장치의 주요부 구성을 도시한 블록도.

도 15는 본 발명의 제 4 실시 형태에 의한 반도체 기억 장치의 주요부 구성을 도시한 블록도.

도 16은 도 15에 있어서의 신호(/S)를 출력하는 제 2 워드 디코더의 일부 구성을 도시한 회로도.

도 17은 도 15에 도시한 회로의 개선예를 도시한 회로도.

그런데, 근래, 휴대 전화 등의 각종 휴대 기기에 있어서, 반도체 기억 장치가 널리 사용되고 있다. 이 휴대 기기에 사용되는 반도체 기억 장치에 있어서는, 어떻게 소비 전력을 저감하는 가 큰 문제이다. 특히, DRAM 또는 의사 SRAM 등의 리프레시를 필요로 하는 반도체 기억 장치에 있어서는, 리프레시 동작시의 소비 전력을 어떻게 저감하는지가 중요한 과제이다. 그러나, 상술한 종래의 반도체 기억 장치에 있어서는, 뱅크 구성, 블록 구성의 어느 것에 있어서도 아직도 리프레시 시의 소비 전력이 크다는 결점이 있다. 즉, 복수의 메모리 어레이를 동시에 리프레시한다는 것은, 리프레시 시간을 단축할 수는 있지만, 리프레시 시에 있어서, 각 메모리 어레이의 주변 회로를 모두 활성화 하는 필요가 있고, 이 때문에, 소비 전력이 커져 버린다. 또한, 의사 SRAM이란, DRAM(다이나믹 램)과 마찬가지의 메모리 셀을 가지며, SRAM(스태틱 랜덤 액세스 메모리)과 같은 사용하기 편리함을 갖는 반도체 기억 장치이다.

본 발명은, 상술한 사정을 고려하여 이루어진 것으로, 그 목적은, 리프레시시의 소비 전력을 종래의 것보다 더욱 저감한 반도체 기억 장치 및 그 리프레싱 방법을 제공함에 있다.

본 발명은, 상기한 과제를 해결하고자 이루어진 것으로, 리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 복수의 셀 어레이가 마련된 반도체 기억 장치로서, 상기 복수의 셀 어레이마다 마련된 복수의 제 1 선택 회로와, 내부 어드레스 신호에 의거하여 상기 복수의 제 1 선택 회로에 공통의 선택 신호를 출력하는 제 2 선택 회로를 갖는 반도체 기억 장치에 있어서, 리프레시 동작에서는 상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지 셀 어레이를 선택으로 하고, 상기 복수의 제 1 선택 회로중, 상기 선택된 셀 어레이의 제 1 선택 회로만이 선택적으로 활성화 되는 것을 특징으로 하는 반도체 기억 장치를 제공한다.

상기 선택된 셀 어레이의 제 1 선택 회로는, 복수의 워드선을 일괄 선택하도록 구성할 수 있다.

또한, 상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하고, 이 선택된 셀 어레이의 제 1 선택 회로만이 활성화되도록 구성할 수 있다.

상기 제 2 선택 회로와 전기적으로 결합되고, 외부 입력된 어드레스 신호에 의거하여 내부 어드레스 신호를 출력하고, 상기 제 2 선택 회로에 내부 어드레스 신호를 공급하는 어드레스 입력 수단을 또한 갖도록 구성할 수 있다.

또한, 상기 제 1 선택 회로는, 제 1 워드선 선택 신호를 출력하는 제 1 워드선 선택 회로와, 제 2 워드선 선택 신호를 출력하는 제 2 워드선 선택 회로를 가지며, 상기 제 1 워드선 선택 신호는 복수의 워드 드라이버에 입력되는 선택 신호이고, 상기 제 2 워드선 선택 신호는, 각각 상기 제 1 워드선 선택 신호가 입력되는 복수의 상기 워드 드라이버에 입력되는 선택 신호이고, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호이도록 구성할 수 있다.

상기 복수의 제 1 선택 회로중, 선택적으로 활성화 된 제 1 선택 회로만에 승압 전위를 선택적으로 공급하는 승압 회로를 또한 갖도록 구성할 수 있다.

상기 메모리 셀에 대한 데이터 판독 동작 및 데이터 기록 동작에 있어서, 상기 제 1 및 제 2 워드선 선택 회로가 각각 하나의 신호를 출력하도록 구성할 수 있다.

상기 복수의 셀 어레이의 각각은, 복수의 블록으로 분할되고, 각 블록은, 상기 메모리 셀의 드레인 단자에 접속되는 데이터 판독 수단을 갖도록 구성할 수 있다.

리프레시 동작에 있어서 일괄 선택되는 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 갯수만 선택되도록 구성할 수 있다,

상기 어드레스 입력 수단은, 상기 외부 어드레스 신호를 칩 선택 신호에 의거하여 온/오프 제어하는 게이트 회로로 구성할 수 있다.

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 복수의 블록을 선택하는 제 1 워드선 선택 신호를 출력하도록 구성할 수 있다.

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 모든 블록을 선택하는 상기 제 1 워드선 선택 신호를 출력하도록 구성할 수 있다.

상기 제 1 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 1 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성할 수 있다.

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 승압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성할 수 있다.

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 선택 회로로 구성할 수 있다.

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성할 수 있다.

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 고전압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성할 수 있다.

상기 워드 드라이버는, 상기 제 1 워드선 선택 신호와 상기 제 2 워드선 선택 신호의 앤드 논리를 취하는 앤드 회로로 구성할 수 있다.

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 온/오프 제어하는 스위치 회로로 구성할 수 있다.

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 승압하여 출력하거나, 또는, 저레벨 신호로서 출력하는 스위치 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와, 상기 제 1 워드선 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와, 상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 워드선 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로로 구성할 수 있다,

또한, 상기 앤드 회로는, 부하와, 상기 제 1 워드선 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 워드선 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와, 상기 부하와 상기 도 1의 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 신호를 출력하는 제 2 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 상기 제 1 워드선 선택 신호의 출력이 게이트에 공급되고, 상기 제 2 워드선 선택 신호가 소스에 인가되고, 드레인이 부기를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 선택 회로로 구성할 수 있다.

또한, 본 발명은, 리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 복수의 셀 어레이가 마련된 반도체 기억 장치로서, 외부 어드레스 신호에 응답하여내부 어드레스 신호를 출력하는 어드레스 입력 수단과, 상기 복수의 셀 어레이마다 마련된 복수의 제 1 선택 회로와, 상기 어드레스 입력 수단에 전기적으로 결합되고, 상기 어드레스 입력 수단으로부터의 내부 어드레스 신호에 의거하여 상기 복수의 제 1 선택 회로에 공통의 선택 신호를 출력하는 제 2 선택 회로를 갖는 반도체 기억 장치에 있어서, 리프레시 동작에서는 상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지 셀 어레이를 선택으로 하고, 상기 제 1 선택 회로는 복수의 워드선을 일괄 선택하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.

상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하도록 구성할 수 있다.

상기 제 1 선택 회로는, 제 1 워드선 선택 신호를 출력하는 제 1 워드선 선택 회로와, 제 2 워드선 선택 신호를 출력하는 제 2 워드선 선택 회로를 가지며, 상기 제 1 워드선 선택 신호는 복수의 워드 드라이버에 입력되는 선택 신호이고, 상기 제 2 워드선 선택 신호는, 각각의 상기 제 1 워드선 선택 신호가 입력되는 복수의 상기 워드 드라이버에 입력되는 선택 신호이고, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호로 구성할 수 있다.

상기 복수의 제 1 선택 회로중, 선택된 셀 어레이의 제 1 선택 회로만에 승압 전위를 선택적으로 공급하는 승압 회로를 또한 갖도록 구성할 수 있다.

리프레시 동작에 있어서 일괄 선택되는 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 갯수만 선택되도록 구성할 수 있다.

상기 승랍 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 승압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성할 수 있다.

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 게이트 회로와, 상기 워드 회로의 출력을 승압하는 승압 드라이버로 구성할 수 있다.

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트 하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 고전압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 온/오프 제어하는 스위치 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 승압하여 출력하거나, 또는, 저레벨 신호로서 출력하는 스위치 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와, 상기 제 1 워드선 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와, 상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 워드선 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 부하와, 상기 제 1 워드선 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 워드선 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와, 상기 부하와 상기 제 1 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 언호를 출력하는 제 2 회로로 구성할 수 있다.

또한, 상기 앤드 회로는, 상기 제 1 워드선 선택 신호의 출력이 게이트에 공급 되고, 상기 제 2 워드선 선택 신호가 소스에 인가되고, 도레인이 부하를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 선택 회로로 구성할 수 있다.

또한, 본 발명은, 제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 또는, 저레벨 신호로서 출력하는 선택 회로에 있어서, 상기 선택 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와, 상기 제 1 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와, 상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로를 구비하는ㅍ 것을 특징으로 하는 선택 회로를 제공한다.

예를 들면, 상기 선택 회로는 디코더 회로로 구성하고, 상기 제 1 및 제 2 선택 신호는 디코드 신호라도 좋다.

또한, 상기 선택 회로는 워드 디코더 회로로 구성하고, 상기 제 1 및 제 2 선택신호는 워드선 선택 신호라도 좋다.

또한, 본 발명은, 제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 또는 저레벨 신호로서 출력하는 선택 회로에 있어서, 상기 선택 회로는, 부하와, 상기 제 1 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와, 상기 부하와 상기 제 1 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 신호를 출력하는 제 2 회로를 구비하는 것을 특징으로 하는 선택 회로를 제공한다.

또한, 상기 선택 회로는 워드 디코더 회로로 구성하고, 상기 제 1 및 제 2 선택 신호는 워드선 선택 신호라도 좋다.

또한, 본 발명은, 제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 또는, 저레벨 신호로서 출력하는 선택 회로에 있어서, 상기 선택 회로는, 상기 제 1 선택 신호의 출력이 게이트에 공급되고, 상기 제 2 선택 신호가 소스에 인가되고, 드레인이 부하를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 회로를 구비하는 것을 특징으로 하는 선택 회로를 제공한다.

또한, 본 발명은, 반도체 기억 장치의 복수의 셀 어레이의 메모리 셀을 리프레시 하는 리프레시 방법에 있어서, 상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지 셀 어레이를 선택으로 하고, 또한 선택된 셀 어레이의 복수의 워드선을 일괄 선택함으로써 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 방법을 제공한다.

상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하도록 구성할 수 있다.

또한, 상기 선택된 셀 어레이중의 워드선은, 복수의 워드 드라이버에 입력되는 복수의 제 1 워드선 선택 신호와, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호로서의 제 2 워드선 선택 신호에 의거하여 선택되도록 구성할 수 있다.

상기 선택된 셀 어레이의 워드선을 구동하는 워드 드라이버만에 승압 전위를 선택적적으로 공급하도록 구성할 수 있다.

상기 복수의 셀 어레이의 각각은, 복수의 블록으로 분할되고, 각 블록은, 상기 메모리 셀의 드레인 단자에 접속되는 데이터 판독 수단을 가지며, 리프레시 동작에 있어서 일괄 선택되는 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 갯수만 선택되도록 구성할 수 있다.

외부 어드레스 신호를 칩 선택 신호에 의거하여 온/오프 제어함으로써 내부 어드레스를 공급하도록 구성할 수 있다.

외부로부터 리프레시 신호가 공급된 때, 상기 선택된 셀 어레이중의 복수의 블록을 선택하는 제 1 워드선 선택 신호를 출력하도록 구성할 수 있다.

외부로부터 리프레시 신호가 공급된 때, 상기 선택된 셀 어레이분의 모든 블록을 선택하는 제 1 워드선 선택 신호를 출력하도록 구성할 수 있다.

(제 1 실시 형태)

이하, 도면을 참조하여, 본 발명의 실시 형태에 관해 설명한다. 도 2는, 본 발명의 제 1 실시 형태에 의한 반도체 기억 장치(의사 SRAM)의 주요부의 구성을 도시한 블록도이다. 의사 SRAM의 셀 어레이(S0, S1)는 DRAM의 그것과 같은 구성을 갖는 셀 어레이이고, 다른 회로 블록은 주변 회로를 구성한다.

우선, 셀 어레이(S0, S1)에 관해 설명한다. 제 1 셀 어레이(S0)는, 4개의 블록(B00 내지 B03)으로 구성되고, 각 블록에는 각각 센스 앰프(SA)가 형성되어 있다. 각 블록(B00 내지 B03)에는 각각, 횡방향으로 64개의 제 1 워드선(MWL)이 배설되고, 각 제 1 워드선(MWL)에 따라, 제 1 워드선(MWL)의 약 1/4의 길이의 4개의 제3 워드선(SWL)이 배설되고, 이들 제 3 워드선(SWL)의 단부에 제 3 워드 디코더(SD)가 형성되어 있다. 또한, 이 셀 어레이(S0)에는, 종방향으로 4개의 라인으로 이루어지는 제 2 워드선(SSL)이 등간격으로 4개 배설되어 있다.

도 3은 블록(B00)의 일부의 구성을 도시한 도면이다. 제 3 워드 디코더(SD_에 4개의 앤드 회로로 구성되고, 각 앤드 회로의 출력단에 각각 제 3 워드선(SWL)이 접속되어 있다. 또한, 각 앤드 회로의 제 1 입력단은 제 1 워드선(MWL)에 접속되고, 제 2 입력단이 제 2 워드선(SSL)의 4개의 라인에 각각 접속되어 있다. 그리고, 상술한 제 3 워드선(SWL)에 메모리 셀(MS)이 접속되어 있다.

이와 같은 구성에 의해, 1개의 제 1 워드선(MWL)이 활성화 되면, 그 워드선(MWL)에 의해 4개의 제 3 워드 디코더(SD)가 선택된다. 그리고, 제 2 워드선(SSL)에 의해 제 3 워드 디코더(SD)의 4개의 앤드 회로중의 하나가 선택되고, 이로써, 선택된 앤드 회로에 접속되어 있는 제 3 워드선(SWL)이 활성화 된다. 즉, 1개의 제 1 워드선(MWL)이 활성화 된다면, 그것에 병설되어 있는 4×4개의 제 3 워드선(SWL)중의 4개가 활성화 된다.

도 4는, 상술한 제 3 워드 디코더(SD)의 상세한 구성을 도시한 회로도이다. 이 도면에 도시한 바와 같이, 제 3 워드 디코더(SD)는 4개의 앤드 게이트(AN0 내지 AN3)에 의해 구성되어 있다. 각 앤드 게이트(AN0 내지 AN3)는, 도면에 도시한 바와 같이, N채널 FET(101 내지 104)와, 인버터(105)로 구성되고, 제 1 워드선(MWL)이 FET(101)의 소스 및 인버터(105)의 입력단에 인가되고, FET(101)의 게이트에 부스트 전압(Vbt)이 인가되고, FET(101)의 드레인이 FET(102)의 게이트에 인가되고,FET(101)의 소스에 신호(S0)가 인가되어 있다. 또한, 인버터(105)의 출력이 FET(103)의 케이트에 인가되고, FET(102)의 소스와, FET(103, 104)의 각 드레인이 공통 접속되고, FET(104)의 게이트에 신호(/S0)가 인가되고, FET(103, 104)의 각 소스가 접지되어 있다. 그리고, FET(102 내지 104)의 공통 접속점의 신호가 도 3의 제 3 워드선(SWL)에 인가된다.

여기서, 부스트 전압(Vbt)이란, 전원 전압을 후술하는 부스트 전압 발생 회로(90)에 의해 더욱 승압된 전압이다. 또한, 신호(S0), 신호(/S0)는 상술한 제 2 워드선(SSL)의 1개로부터 얻어지는 신호이다. 즉, 제 2 워드선(SSL)은, 실제로는 8개의 라인에 의해 구성되지만, 알기 쉽도록 4개로 생략하여 도시하고 있다.

이상의 구성에 있어서, 제 1 워드선(MWL)의 신호가 "0"인 경우는, 인버터(105)의 출력이 "1"로 되고, FET(103)가 온으로 된다. 이로써, 신호(SO, /SO)의 값에 관계없이 "0"이 제 3 워드선(SWL)에 출력된다. 한편, 제 1 워드선(MWL)의 신호가 "1"인 경우는, 인버터(1O5)의 출력이 "0"으로 되고, FET(1O3)가 오프로 되는 한편, FET(1O1, 102)가 온으로 되고, 이로써, 신호(S0)가 "1"인 경우는 "1"이 제 3 워드선(SWL)으로 출력되고, 동 워드선(SWL)이 활성화 된다. 또한, 신호(S0)이 "0"인 경우는 "0"이 제 3 워드선(SWL)에 출력된다.

다음에, 도 5에 도시한 바와 같이, 셀 어레이(S0)에는, 종방향으로 4개의 데이터 버스(DB)가 등간격으로 배설되고, 각 데이터 버스(DB)에 각각 4개의 서브 데이터 버스(SDB)가 접속되어 있다. 또한, 도 5에 있어서는 생략하고 있지만, 셀 어레이(S0)에는, 종방향으로 다수의 비트 선택 라인(BSL)이 배치되어 있고(도 3 참조), 각 비트 선택 라인(BSL)이 후술하는 칼럼 디코더(143)의 각 출력단에 첩속되어 있다.

또한, 도 3에 도시한 바와 같이, 블록(B00)에는, 종방향으로 비트 라인(BL)이 배설되고, 각 비트 라인(BL)의 하부에 센스 앰프(SA)가 형성되어 있다. 그리고, 센스 앰프(SA)의 증폭 출력이 스위치 소자(SI)를 통하여 서브 데이터 버스(SDB)에 출력된다. 또한, 스위치 소자(SI)의 온/오프 제어 단자가 상술한 비트 선택 라인(BSL)에 접속되어 있다. 또한, 블록(B00)의 최하부에는 센스 이네이블 라인(SEL)(도 3 참조)이 배설되고, 이 센스 이네이블 라인(SEL)에 블록(B00)의 각 센스 앰프(SA)가 어느 +것이나 접속되어 있다.

이상, 블록(B00)에 관해 설명하였지만, 블록(B01 내지 B03)의 구성도 마찬가지이다. 또한, 셀 어레이(S1)의 각 블록(B10 내지 B13)의 구성도 마찬가지이다. 또한, 상술한 셀 어레이(S0)의 구성은, 셀 어레이(S1)에서도 마찬가지이다.

다음에, 주변 회로에 관해 설명한다. 도 2에 있어서, 단자(21 내지 23)에는, 워드선을 선택하는 어드레스(Add0 내지 Add10)가 인가된다. 단자(21)에는 어드레스(Add0, 1)가 인가되고, 단자(22)에는 어드레스(Add2 내지 9)가 인가되고, 단자(23)에는 어드레스(Add10)가 인가된다. 여기서, 어드레스(Add10)는 어드레스(Add)의 최상위 비트로서, 셀 어레이(S0/S1)를 선택하는 어드레스이다. 즉, 이 어드레스(Add10)가 "1'이면 셀 어레이(S0)가 선택되고, "0"이면 셀어레이(S1)가 선택된다.

어드레스(Add2 내지 7)는 각 블록(B00 내지 B03 및 B10 내지 B13)의 64개의제 1 워드선(MWL)의 1개를 선택하는 어드레스이다. 어드레스(Add8, 9)는 블록(B00 내지 B03)의 어느 하나 및 블록(B10 내지 B13)의 어느 하나를 선택하는 어드레스이다. 어드레스(Add0, 1)는 제 2 워드선(SSL)중의 1개를 선택하는 어드레스이다. 단자(24)는 리프레시 신호(REF)가 인가되는 단자이다. 이 리프레시 신호(REF)는, 셀 어레이(S0, S1)의 리프레시 타이밍에 있어서, 리프레시 제어 회로(도시 생략)로부터 출력되는 신호로서, 노멀 동작 모드에서는 "0"이고, 리프레시 모드에 있어서 "1"로 된다.

어드레스 버퍼(26)는, 단자(21 내지 23)에 인가된 어드레스(Add0 내지 Add10)를 버퍼링 하고, 어드레스 데이터(A0 내지 A10)로서 출력한다. 프리 디코더(30)는, 어드레스 버퍼(26)에 접속되고, 어드레스 데이터메(A0, A1)를 디코드하고 4비트의 신호(SSD)로서 출력하고, 어드레스 데이터(A2 내지 A9)를 디코드하여 출력하고, 또한 어드레스 데이터(A10)를 증폭한 신호(AS) 및 그것을 반전한 신호(/AS)를 출력한다.

2개의 제 2 워드 디코더(40 및 50)는, 프리 디코더(30)에 접속되고, 어드레스 데이터(A0, A1)를 디코드한 4비트 신호(SSD)를 받는다. 또한, 메인 디코더(60)는, 프리 디코더(30)에 접속되고, 어드레스 데이터(A2 내지 A9)를 디코드한 출력을 받는다. 제 1 워드 디코더(70) 및 제 2 워드 디코더(40)는, 프리 디코더(30)에 접속되고, 어드레스 데이터(A10)를 증폭한 신호(AS)를 받는다. 제 1 워드 디코더(80) 및 제 2워드 디코더(50)는, 프리 디코더(30)에 접속되고, 반전 신호(/AS)를 받는다.

메인 디코더(60)는 프리 디코더(30)로부터의 출력을 또한 디코드하여 제 1 워드 디코더(70 및 80)에 공급한다. 또한, 리프레시 신호(REF)가 "1"인 때, 블록(B00 내지 B03 또는 B10 내지 B13)중의 복수의 블록을 지정하는 신호를 출력한다. 제 1 워드 디코더(70)는, 메인 디코더(60)의 출력에 의거하여 셀 어레이(S0)의 제 1 워드선(MWL)을 선택하여 활성화 한다. 마찬가지로, 제 1 워드 디코더(80)는, 메인 디코더(60)의 출력에 의거하여 셀 어레이(S1)의 제 1 워드선(MWL)을 선택하여 활성화 한다.

제 2 워드 디코더(40)는, 프리 디코더(30)로부터 출력되는 4비트의 신호(SSD)를, 신호(AS)가 "1"인 때, 레벨 변환 및 증폭하여 셀 어레이(S0)의 제 2 워드선(SSL)에 출력한다 , 마찬가지로, 제 2 워드 디코더(50)는, 프리 디코더(30)로부터 출력되는 4비트의 신호(SSD)를, 신호(/AS)가 "1"인 때, 레벨 변환 및 증폭하여 셀 어레이(S1)의 제 2 워드선(SSL)에 출력한다. 부스트 전압 발생 회로(90)는, 전원 전압(VDD)을 승압하고, 부스트 전압(Vbt)으로서 각 부분에 출력한다.

이하, 상술한 회로를 도면에 의거하여 더욱 상술한다. 어드레스 버퍼(26)는, 도 6에 도시한 바와 같이, 낸드 게이트(27)와 인버터(28)로 구성되고, 칩 실렉트 신호(CS)가 "1"인 때 어드레스(Addi)(i = 0 내지 10)를 증폭하고, 어드레스 데이터(Ai)(i = 0 내지 10)로서 출력한다.

프리 디코더(30)는, 도 7에 도시한 바와 같이, 어드레스 데이터(A0, A1)를 디코드하는 2-4 디코더(31)와, 어드레스 데이터(A2, A3)를 디코드하는 2-4 디코더(32)와, 어드레스 데이터(A4, A5)를 디코드하는 2-4 디코더(33)와, 어드레스데이터(A6, A7_를 디코드하는 2-4 디코더(34)와, 어드레스 데이터(A8, A9)를 디코드하고, 디코드 결과를 블록 선택 신호(Ab)로서 출력하는 2-4 디코더(35)와, 어드레스 데이터(A10)를 반전하고, 반전 결과를 셀 어레이(S1) 선택 신호(/AS)로서 출력하는 인버터(36)와, 인버터(36)의 출력을 반전하고, 반전 결과를 셀 어레이(S0) 선택 신호(AS)로서 출력하는 인버터(37)로 구성되어 있다. 그리고, 2-4 디코더(31)의 출력 신호(SSD)가 제 2 워드 디코더(40 및 50)에 공급되고. 2-4 디코더(32 내지 35)의 출력이 메인 디코더(60)에 공급된다. 또한, 인버터(37)의 출력 신호(AS)가 제 1 워드 디코더(70) 및 제 2 워드 디코더(40)에 공급되고, 인버터(36)의 출력 신호(/AS)가 제 1 워드 디코더(80) 및 제 2 워드 디코더(50)에 공급된다.

도 8은 상술한 2-4 디코더의 구성을 도시한 회로도이다. 이 2-4 디코더는, 입력 신호를 반전하는 인버터(111, 112)와, 입력 신호 또는 인버터(111, 112)의 출력을 입력으로 하는 낸드 게이트(113 내지 116)와, 낸드 게이트(113 내지 116)의 각 출력을 반전하는 인버터(117 내지 120)로 구성되고, 입력 신호를 디코드하여 그 디코드 결과를 출력한다.

메인 디코더(60)는, 도 7에 도시한 바와 같이, 12-64 디코더(61)와, 노어 게이트(62 내지 65)와, 인버터(66 내지 69)로 구성되어 있다. 12-64 디코더(61)는, 프리 디코더(30) 내의 2-4 디코더(32-34)로부터 출력되는 12비트의 데이터를 디코드하고, 64비트의 데이터로 하는 것으로서, 도 9에 도시한 바와 같이, 3입력 낸드 게이트(NAO 내지 NA63)와, 각 낸드 게이트(NA0 내지 NA63)의 출력을 반전하는 인버터(IN0 내지 IN63)로 구성되어 있다. 그리고, 인버터(INO 내지 IN63)의 출력(QO 내지 Q63)이 제 1 워드 디코더(70 및 80)에 출력된다. 상술한 설명으로부터 분명한 바와 같이, 도 7에 도시한 회로는, 6비트의 어드레스 데이터(A2 내지 A7)를 2-4 디코더(32 내지 34) 및 12-64 디코더(61)에 의해 64비트의 데이터에 디코드한다.

또한, 오어 게이트(62 내지 65)의 각 제 1 입력단에는 2-4 디코더(35)의 각 출력이 인가되고, 각 제 2 입력단에는 리프레시 신호(REF)가 인가되고 있다. 이로써, 리프레시 신호(REF)가 "0"인 때는 2-4 디코더(35)의 출력이 오어 게이트(62 내지 65), 인버터(66 내지 69)를 통과하여 제 1 워드 디코터(7O 및 80)에 출력되고, 한편, 리프레시 신호(REF)카 "1"인 때는 2-4 디코더(35)의 출력에 관계없이, 인버터(66 내지 69)로부터 제 1 워드 디코더(7O 및 80)에 각각 "1"이 출력된다.

제 1 워드 디코더(70)는 서브 디코더(71 내지 74)로 구성되고, 또한, 제 1 워드 디코더(8O)는 서브 디코더(81 내지 84)로 구성되어 있다. 도 10은 서브 디코더의 구성을 도시한 회로도이다. 이 도면에 도시한 바와 같이, 서브 디코더는, 64개의 3입력 낸드 게이트(NG0 내지 NG63)와, 각 낸드 게이트(NG0 내지 NG63)의 출력의 레벨 변환 및 증폭을 행하는 드라이버(DV3 내지 DV63)로 구성되어 있다.

여기서, 드라이버(DV0 내지 DV63)는, 동 도면에 도시한 바와 같이, 레벨 변환 회로(131)와 P채널 FET(132)와, N채널 FET(133)로 구성되고, 레벨 변환 회로(131)의 출력이 FET(132, 133)의 각 게이트에 인가되고, 부스트 전압(Vbt)가 레벨 변환 회로(131) 및 FET(132)의 소스에 공급되고, FET(132)의 드레인과 FET(133)의 드레인이 접속되고, 또한, FET(133)의 드레인이 접지되어 있다. 이와 같은 구성에 의해, 낸드 게이트(NGO 내지 NG63)의 출력이 "1"인 때는 전압(Vbt)이출력되고, "0"인 때는 접지 전위가 출력된다.

또한, 상기 낸드 게이트(NG0 내지 NG63)의 각 제 1 입력단에는, 12-64 디코더(61)의 출력(Q0 내지 Q63)이 각각 인가되고, 또한, 낸드 게이트(NG0 내지 NG63)의 각 제 2 입력단은 공통 접속되고, 단자(Ta)에 접속되고, 낸드 게이트(NG0 내지 NG63)의 각 제 3 입력단도 공통 접속되고 단자(Tb)에 접속되어 있다.

다음에 도 7에 있어서, 12-64 디코더(61)의 출력(Q0 내지 Q63)은, 상술한 바와 같이, 서브 디코더(71 내지 74), 서브 디코더(81 내지 84)에 공통으로 입력되어 있다. 또한, 서브 디코더(71)의 단자(Ta)와, 서브 디코더(81)의 단자(Ta)가 공통 접속되고, 인버터(66)가 출력단에 접속되고, 서브 디코더(72)의 단자(Ta)와, 서브 디코더(82)의 단자(Ta)가 공통 접속되고, 인버터(67)의 출력단에 접속되고, 서브 디코더(73)의 단자(Ta)와, 서브 디코더(83)의 단자(Ta)가 공통 접속되고, 인버터(68)의 출력단에 접속되고, 또한, 서브 디코더(74)의 단자(Ta)와, 서브 디코더(84)의 단자(Ta)가 공통 접속되고, 인버터(69)의 출력단에 접속되어 있다.

또한, 서브 디코더(71 내지 74)의 단자(Tb)가 공통 접속되고 인버터(37)의 출력단에 접속되고, 서브 디코더(81 내지 84)의 단자(Tb)가 공통 접속되어 인버터(36)의 출력단에 접속되어 있다. 그리고, 서브 디코더(71)의 각 출력단이 각각 셀 어레이(S0)의 블록(B00)의 각 제 1 워드선(MWL)에(로) 접속되고, 마찬가지로, 서브 디코더(72 내지 74)의 각 출력단이 각각 셀 어레이(S0)의 블록(B01 내지 B03)의 각 제 1 워드선(MWL)에 접속되어 있다. 또한, 서브 디코더(81 내지 84)의 각 출력단이 각각 셀 어레이(S1)의 블록(B10-B13)의 각 제 1 워드선(MWL)에 접속되어 있다.

다음에, 도 2의 제 2 워드 디코더(40)는, 도 11에 도시한 바와 같이, 4개의 2입력 낸드 게이트(NN0 NN3)와, 각 낸드 게이트(NN0 내지 NN3)의 출력의 레벨 변환 및 증폭을 행하는 드라이버(DR0 내지 DR3)로 구성되어 있다. 그리고, 낸드 게이트(NN0 내지 NN3)의 각 제 1 입력단에는 신호(AS)가 인가되고, 또한, 제 2 입력단에는, 도 7에 도시한 프리 디코더(30)의 2-4 디코더(31)의 출력 신호(SSD)가 인가된다. 이로써, 신호(AS)가 "1"인 때는 상기 신호(SSD)가 낸드 게이트(NN0 내지 NN3)를 통하여 드라이버(DRO 내지 DR3)에 공급되고 도라이버(DR0 내지 DR3)가 활성 상태로 되고, 또한, 신호(AS)가 "0"인 때는, 신호(SSD)가 낸드 게이트(NN0 내지 NN3)에서 저지되고, 드라이버(DR0 내지 DR3)에 공급되지 않기 때문에, 드라이버(DRO 내지 DR3)가 비활성 상태로 된다.

또한, 드라이버(DR0)는, 동 도면에 도시한 바와 같이, 레벨 변환 회로(41)와, P채널 FET(42, 44)와, N채널 FET(43, 45)로 구성되어 있다. 그리고, 레벨 변환 회로(41)의 출력단이 FET(42, 43)의 게이트에 접된다. 부스트 전압(Vbt)이 레벨 변환 회로(41) 및 FET(42, 44)의 소스에 공급된다. FET(42)의 드레인 및 PET(43)의 드레인이 공통 접속됨과 함께, FET(44, 45)의 게이트에 접속된다. FET(43)의 소스가 접지된다. FET(44)의 드레인과 FET(45)의 드레인이 공통 접속되고, 또한, FET(45)의 소스가 접지되어 있다. 그리고, FET(42, 43)의 공통, 접속점의 신호, FET(44, 45)의 공통 접속점의 신호가 각각 상술한 신호(S0), 신호(/S0)(도 4 참조)로서 셀 어레이(S0)의 제 2 워드선(SSL)에 공급된다. 드라이버(DR1 내지 DR3)의 구성은, 상기 드라이버(DR0)의 구성과 마찬가지다.

제 2 워드 디코더(50)는, 상술한 신호(AS) 대신에, 신호(/AS)가 프리 디코더(30)로부터 공급되고 있는 점을 제외하면, 제 2 워드 디코더(40)와 동일 구성이다.

이상이 워드선을 선택하는 회로의 구성이다. 이에 대해, 비트선을 선택하는 회로를 이하에 설명한다.

도 5에 있어서, 단자(140)에, 비트선을 선택하는 어드레스(AddC)가 인가된다. 이 단자(140)에 인가된 어드레스(AddC)는 어드레스 버퍼(141)를 통하여 프리 디코더(142)에 공급된다. 프리 디코더(142)는 어드레스 버퍼(141)의 출력을 프리 디코드하여 칼럼 디코더(143)에 출력한다. 칼럼 디코더(143)는 프리 디코더(142)의 출력에 의해 지시되는 비트 선택 라인(BSL)(도 3 참조)을 활성화 한다. 이로써, 동 비트 선택 라인(BSL)에 접속된 스위치 소자(SI)가 온으로 되고, 그 스위치 소자(SI)에 접속된 센스 앰프(SA)가 서브 데이터 버스(SDB)를 통하여 데이터 버스(DB)에 접속된다. 그리고, 데이터 버스(DB)에 판독된 데이터는 데이터 앰프(DA)(도 5) 및 I/O 버퍼(144)를 통하여 단자(149)에 출력된다.

또한, 도 5에 있어서, 센스 앰프 활성화 회로(145 내지 148)는, 상술한 블록 선택 신호(Ab)(도 7 참조) 및 셀 어레이(S0) 선택 신호(AS)를 받고, 신호(AS)가 "1"인 경우에, 셀 어레이(S0)의, 블록 선택 신호(Ab)가 지시하는 블록(B00 내지 B03)의 센스 앰프(SA)를 활성화 한다.

다음에, 상술한 반도체 기억 장치의 동작을 설명한다.

우선, 보통의 데이터 판독/기록시에 있어서는, 리프레시 신호(REF)가 "0"에 있다. 그리고, 외부로부터 워드선을 지정하는 어드레스(Add0 내지 Add10)가 단자(21 내지 23)에 공급되면, 이 어드레스(Add0 내지 Add10)에 따라, 어드레스 버퍼(26)로부터 어드레스 데이터(A0 내지 A10)가 푸리 디코더(30)에 출력된다. 지금, 최상위 비트의 어드레스 데이터(A10)이1 "1"이였다고 하면, 셀 어레이(S0) 선택 신호(AS)(도 7)가 "1"로 되고, 한편, 셀 어레이(S1) 선택 신호(/AS)가 "0"으로 된다. 이 결과, 제 1 워드 디코더(70)의 각 서브 디코더(71 내지 74)가 활성화 가능 상태로 되는 한편, 제 1 워드 디코더(80)의 각 서브 디코더(81 내지 84)는 모두 비활성화 된다. 또한, 신호(AS)가 "1", 신호(/AS)가 "0"으로 되면, 제 2 워드 디코더(40)가 활성화 되는 한편, 제 2 워드 디코더(50)가 비활성화 된다.

또한, 어드레스 데이터(A8, A9)가, 예를 들면 "01"(1O진수; 2)이라고 하면, 도 7의 프리 디코더(30)로부터 블록 선택 신호(Ab)로서 "0010"이 출력된다. 이 때, 리프레시 신호(REF)가 "0"이기 때문에, 블록 선택 신호(Ab) "0010"에 대해, 인버터(66 내지 65)의 출력중 인버터(68)의 출력만이 "1"로 되고, 이로써, 제 1 워드 디코더(7O)의 서브 디코더(73)만이 활성화 되고, 서브 디코더(71, 7Z, 74)는 비활성화 된다. 즉, 셀 어레이(S0)의 블록(BO2)의 워드선만이 활성화 가능 상태로 된다.

또한, 어드레스 데이터(A2 내지 A7)가, 예를 들면 "0O11O0"(1O진수 ; 12)라고 하면, 서브 디코더(73)의 출력(Q12)만이 "1"로 된다. 이로써, 블록(B02)의 제 1 워드선(MWL0 내지 MWL63)중의 MWL12만이 활성화 된다.

또한, 어드레스 데이터(A0, A1)가 "10"(10진주 ; 1)이라고 하면, 제 2 워드 디코더(40)(도 11)의 낸드 게이트(NN1)의 출력만이 "1"로 되고, 드라이버(DR1)만이 활성화 된다. 이로써, 제 2 워드선(SSL)(도 3)의 제 2번째의 라인이 활성화 된다.

이와 같이, 어드레스 데이터(AO 내지 A10)가 상술한 "10001100011"이였던 경우, 셀 어레이(S0)의 제 2 블록(B02)의 제 1 워드선(MWL12)이 활성화 됨과 함께, 제 2 워드선(SSL)의 제 2번째의 라인이 활성화 되고, 이로써, 제 1 워드선(MWL12)에 접속되어 있는 4개의 제 3 워드 디코더(SD)의 각 앤드 게이트(AN1)(도 4)에 접속되어 있는 4개의 제 3 워드선(SWL)이 활성화 된다. 또한, 이 때, 센스 앰프 활성화 회로(147)에 의해, 블록(B02)의 각 센스 앰프(SA)가 활성화 된다. 이로써, 상술한 4개의 제 3 워드선(SWL)에 접속되어 있는 메모리 셀의 데이터가 센스 앰프(SA)에 의해 증폭된다. 그리고, 어드레스(AddC)에 의해, 비트선(BL)이 선택되면, 그 비트선이 접속되어 있는 센스 앰프(SA)의 데이터가 서브 데이터 버스(SDB) 및 데이터 버스(DB)를 통하여 판독된다.

한편, 어드레스 데이터(A10)가 "0"인 경우는, 셀 어레이(S1) 선택 신로(AS)가 "1", 셀 어레이(S0) 선택 신호(AS)가 "0"으로 된다. 이로써, 제 1 워드 디코더(70) 미 제 2 워드 디코더(4O)가 비활성화 상태로 되는 한편, 셀 어레이(S1)의 어느 하나의 워드선이 어드레스 데이터(A0 내지 A9)에 의해 활성화 된다.

다음에, 리프레시 시의 동작을 설명한다. 리프레시 시에 있어서는, 리프레시 제어 회로(도시 생략)로부터 리프레시 신호(REF)로서 "1"이 출력됨과 함께, 리프레시 어드레스가 단자(21 내지 23)로 공급된다. 지금, 리프레시 어드레스에 의거한어드레스 데이터(A10)가 "1"이였던 경우는, 상수한 바와 같이, 제 1 워드 디코더(80) 및 제 2 워드 디코더(50)가 비비활성 상태로 되고, 한편, 셀 어레이(S0)의 각 워드선이 활성화 가능 상태로 된다. 또한, 리프레시 신호(REF)가 "1"인 경우는, 도 7에 도시한 노어 게이트(62 내지 65)의 출력이 모두, 어드레스 데이터(A8, A9)의 값에 관계없이 "0"으로 되고, 따라서 인버터(66 내지 69)의 출력이 모두 "1"로 된다. 이로써, 서브 디코더(71 내지 74)가 모두 활성화 가능 상태로 된다. 즉, 블록(B00 내지 B03)이 모두 활성화 가능 상태로 된다.

그리고, 리프레시 어드레스에 의거한 어드레스 데이터(A0 내지 A7)가, 예를 들면, "00000000"인 경우는, 각 블록(B00 내지 B03)의 각 제 1 워드선MWL0)이 활성화 되고, 이들의 제 1 워드선(MWL0)에 병설되어 있는 4×4개의 제 3 워드선중의 위로부터 1번째의 제 3 워드선이 활성화 된다. 또한, 이 때, 센스 앰프 활성화 회로(145 내지 148)에 의해, 블록(B00 내지 B03)의 각 센스 앰프(SA)가 모두 활성화 된다. 이로써, 상술한 4개의 제 3 워드선(SWL)에 접속되어 있는 메모리 셀의 데이터가 센스 앰프(SA)에 의해 증폭되고, 재기록된다. 즉, 메모리 셀이 리프레시 된다.

상술한 각 블록(B00 내지 B03)의 1번째의 제 3 워드선의 리프레시가 종료되면, 다음에, 리프레시 어드레스에 의거한 어드레스 데이터(A0 내지 A7)가 "10000000"로 되고, 이로써, 각 블록(B00 내지 B03)의 2번째의 제 3 워드선의 리프레시가 행하여지고, 이하, 상기 동작이 반복된다. 그리고, 셀 어레이(S0)의 모든 워드선의 리프레시가 종료되면, 다음에 셀 어레이(S1)의 리프레시가 마찬가지로 하여 행하여진다.

이와 같이, 상기한 실시 형태는, 리프레시 신호(REF)가 "1"인 경우에, 하나의 리프레시 어드레스를 단자(21 내지 23)에 인가함으로써, 하나의 셀 어레이의 4개의 블록을 동시에 리프레시하게 되어 있다. 이로써, 리프레시 사이클 수를 줄일 수 있는 동시에, 리프레시 시의 전력 소비를 종래의 것에 비교하여 삭감할 수 있다. 즉, 복수의 워드선을 일괄하여 리프레시할 때에, 종래의 것과 같이, 복수의 셀 어레이의 워드선을 일괄 리프레시하는 경우는, 각 셀 어레이의 제 1, 제 2 워드 디코더를 모두 활성화 할 필요가 있지만, 상기한 반도체 기억 장치에 의하면, 리프레시의 때에, 한쪽의 셀 어레이의 제 1, 제 2 워드 디코더만을 활성화 하면 좋고, 이로써, 종래의 것보다 리프레시 시의 전력 소비를 삭감할 수 있다.

이 점을 더욱 설명하면, 본 실시 형태는 셀 어레이 구성이면서 아울러, 부스트 된 전압을 사용하는 디코더가 있고, 리프레시 시에는 셀 어레이(S0, S1)의 한쪽을 선택하고 다른 셀 어레이를 선택하지 않도록 한다. 이로써, 부스트 되는 블록이 적어지고, 부스트 전압 발생에 의한 파워도 삭감할 수 있다. 즉, 본 실시 형태는, 부스트 전압이 공급되는 디코더를 셀 어레이마다 갖는 구성으로서, 리프레시 시에는 어느 하나의 셀 어레이만을 활성화 시키고, 게다가, 선택된 셀 어레이에서는 복수개의 워드선이 동시에 리프레시 대상으로 된다.

본 실시 형태는 디코더가 동작함에 의한 AC 전류는 아니라, 디코더가 동작함에 의해 소비되는 부스트 회로(90)의 전류를 저감시키는 것이다. 전압이 부스트 되어 있으면 당연히 진폭이 크기 때문에 전류 저감에 의한 소비 전력 저감의 효과가크다. 또한, 전압을 부스트 시키는 데는 차지펌프로 레벨을 올려야 하는데, 그 때문에 소비되는 전류는 부스트 레벨에 의해 소비되는 전류와 비교하여 100%는 아니다. 즉, 레벨을 올리기 위해 소비되는 전류의 40% 정도의 효율밖에 부스트 전위를 공급할 수 없다. 예를 들면 40밀리A의 전류를 공급하기 위해서는, 부스트를 올리기 위해 발생시키는 전류로서 예를 들면 100밀리A 필요하게 된다. 따라서, 부스트 회로(90)의 출력 전류를 저감하는 것이 소비 전력 저감에 극히 유효하게 된다.

또한, 상기 실시 형태에 있어서는, 설명의 간략화를 위해 셀 어레이를 2개, 각 셀 어레이 내의 블록의 수를 4개로 하고 있지만, 실제의 제품에 있어서는. 셀 어레이가 3개 이상 있는 것도 있고, 또한, 블록 수도 5개 이상 있는 것이 보통이다 , 또한, 동시에 리프레시하는 메인 워드 라인(MWL)의 수도 4라인에 한하는 것이 아님은 물론이다.

예를 들면, 셀 어레이가 3개 이상 있는 경우, 리프레시 시에는 셀 어레이의 어는 하나를 선택하고 다른 셀 어레이를 선택하지 않도록 한다, 이로써, 부스트 되는 블록이 적어지고, 부스트 전압 발생에 의한 파워도 삭감할 수 있다. 즉, 본 실시 형태는, 부스트 전압이 공급되는 다코더를 셀 어레이마다 갖는 구성이고, 리프레시 시에는 어느 하나의 셀 어레이만을 활성화시키고, 게다가, 선택된 셀 어레이에서는 복수개의 워드선이 동시에 리프레시 대상으로 된다.

또한, 셀 어레이가 3개 이상 있는 경우, 리프레시 시에 셀 어레이중, 예를 들어 복사개의 셀 어레이가 선택된 경우에도, 적어도 하나 이상의 셀 어레이를 선택하지 않도록 하면, 종래와 같이 모든 셀 어레이가 선택된는 경우와 비교하면, 소비 전력 저감의 효과를 얻을 수 있다.

또한, 상기 의사 SRAM 중에는, 예를 들면 1메모리 사이클중에 판독/기록 동작과 리프레시 동작을 행하는 것이 있지만, 본 발명은 이와 같은 동작을 행하는 장치에도 적용 가능하다.

또한, 상기 제 1 실시 형태에 있어서는, 의사 SRAM을 예로 들어 설명하였지만, 본발명은, DRAM 또는 의사 SRAM 등으로 대표되는 리프레시를 필요로 하는 반도체 기억 장치 일반에 적용 가능하고, 특히, 리프레시 동작시의 소비 전력의 저감이 요구되는 장치에 매우 적합하게 적용될 수 있다.

(제 2 실시 형태)

다음에, 본 발명의 제 2 실시 형태에 관해 설명한다. 또한, 이 실시 형태는 상기 실시 형태의 변형으로서, 이하, 변형 부분만 설명한다. 도 12는 제 2 실시 형탱,; 구성을 도시한 회로도이다.

이 실시 형태에 있어서는, 제 1 워드 디코더(70 및 80)의 출력 회로에, 도 10에 도시한 부스트 전압(Vbt)에 의한 승압 드라이버를 사용하지 않고, 도 12에 도시한 바와 같이, 전원 전압(VDD)에 의한 제 1 논리 회로(200)를 사용하고, 부스트되지 않은 저레벨의 제 1 워드선 선택 신호(/MW)를 셀 어레이에 형성된 제 3 워드 디코더(202)에 공급한다. 마찬가지로, 제 2 워드 디코더(40 및 50)의 출력 회로에, 도 11에 도시한 부스트 전압(Vbt)에 의한 승압 드라이버(DR0 내지 DR3)을 사용하지 않고, 도 12에 도시한 바와 같이, 전원 전압(VDD)에 의한 제 2 논리 회로(201)를 사용하고, 부스트 되지 않는저 레벨의 제 2 워드선 선택 신호(S, /S)를 셀 어레이에 형성된 제 3 워드 디코더(202)에 공급한다.

그리고, 제 3 워드 디코더에 있어서, 상기한 신호(/MW), 신호(S), 및 신호(/S)에 의거하여 부스트 전압(Vbt)에 의해 승압된 신호를 형성하고, 제 3 워드선(SWL)에 인가한다. 부스트 전압(Vbt)은, 제 1 와도 디코더 및 제 2 워드 디코더에는 공급하지 않고, 제 3 워드 디코더만에 공급함으로써 더욱 소비 전력의 저감을 도모한다.

도 13은, 상기 제 3 워드 디코더(202)의 구성예를 도시한 회로도이다, 제 3 워드 디코더(202)는, N채널 FET(204 내지 206)와 P채널 FET(207, 208)로 구성할 수 있다. 부스트 전압(Vbt)은, P채널 FET(207, 208)의 소스에 공급된다. P채널 FET(207)와 N채널 FET(204)의 드레인은 공통 접속 됨과 함께, P채널 FET(2O8)의 게이트에 접속된다. N채널 FET(204)의 게이트에는 신호(S)가 공급된다. P채널 FET(207)의 게이트 및 P채널 FET(2O8)의 드레인은 함께 출력 노드(Q)에 접속된다. N채널 FET(205, 206)는, 소스를 공통 접속함과 함께 접지한다. N채널 FET(205, 206)의 드레인은 공통 접속함과 함께 출력 노드(Q)에 접속된다. N채널 FET(205)의 게이트에는 신호(/MW)가 공급되고, 한편 N채널 FET(206)의 게이트에는 신호(/S)가 공급된다.

상기 제 3 워드 디코더(202)의 동작을 설명한다. 지금, 신호(/MW)가' "1"인 때는 FET(205)가 온으로 되고, 따라서 도면에 도시한 FET(205, 206, 208)가 출력 노드(Q)의 전위가 접지 전위로 되고, 신호(S, /S)의 값에 관계없이, 이 접지 전위가 제 3 워드선(SWL)에 공급된다. 이로써, 제 3 워드선(SWL)이 비활성화 된다.

한편, 신호(/MW)가 "0"인 때는, FET(205)가 오프로 되고, 신호(S, /S)의 값에 의해 출력 노드(Q)의 레벨이 결정된다. 즉, 저호(S)가 "1", 신호(/S)가 "0"인 경우는, FET(204)가 온, FET(208)가 온으로 되는 한편, FET(206), FET(207)가 오프로 되고, 출력 노드(Q)의 전위가 부스트 전압(Vbt)으로 되고, 이 부스트 전압(Vbt)이 제 3 워드선(SWL)에 공급된다. 이로써, 제 3 워드선(SWL)이 활성화 된다.

한편, 신호(S)가 "0", 신호(/S)가 "1"인 경우는, FET(204)가 오프, FET(206)가 온으로 된다. 이로써, FET(207(이 온, FET(208)가 오프로 되고, 출력 노드(Q)가 접지 전위로 되고, 이 접지 전위가 제 3 워드선(SWL)으로 출력된다.

이와 같이 상기 제 2 실시 형태에 의하면, 제 3 워드 디코더만 레벨 변환 기능능 갖게 하고, 제 1, 제 2 워드 디코더를 부스트 전압(Vbt)을 사용하지 않는 VDD계 회로로 구성하였기 때문에, 제 1, 제 2 워드 디코더의 소비 전력을 줄일 수 있다.

(제 3 실시 형태)

다음에, 본 발명의 제 3 실시 형태에 관해 설명한다. 또한, 이 실시 형태는 상기 제 l의 실시 형태의 변형으로서, 이하, 변형 부분만 설명한다. 도 14는 본 발명의 제 3 실시 형태의 구성을 도시한 회로도이다. 이 도면에 도시한 실시 형태는, 제 2 워드 디코더의 2개의 출력 신호(S, /S) 대신에, 신호(S0)만에 의해 제 3 워드 디코더를 구동하도록 한 것이다.

제 3 워드 디코더는, N채널 FET(211 내지 213)와 P채널 FET(214, 215)로 구성할 수 있다. P채널 FET(215)는, 그 게이트가 접지됨과 함께, 부스트 전압(Vbt)이P채널 FET(215)를 통하여 노드(P)에 공급되기 때문에, P채널 FET(215)는 부하 저항으로서 거동한다. N채널 FET(211 및 212)는, 노드(P)와 그라운드와의 사이에 직렬로 접속된다. 또한, 제 1 워드선(MWL)의 신호가 FET(212)의 게이트에 인가되고, 제 2 워드 디코더의 출력 신호(S)가 FET(211)의 게이트에 인가된다. 부스트 전압(Vbt)은, 또한 P채널 FET(214)의 소스에도 공급된다. P채널 FET(214) 및 N채널 FET(213)의 드레인은 공통 접속됨과 함께, 출력 노드(Q)에 접속된다. P채널 FET(214) 및 N채널 FET(213)의 게이트는 공통 접속됨과 함께, 노드(P)에 접속되고, 노드(P)의 전위가, P채널 FET(214) 및 N채널 FET(213)의 게이트 전위로 된다. N채널 FET(213)의 소스는 접지된다.

상기 제 3 워드 디코더의 동작을 설명한다. 지금, 제 1 워드선(MWL)의 신호가 "0"인 경우는, FET(212)가 오프로 되고, FBT(212)와 FET(215)의 노드(P)의 전위가 부스트 전압(Vbt)으로 된다. 이 결과, FET(213)가 온, FET(214)가 오프로 되고, FET(213)과 FET(214)의 출력 노드(Q)의 전위가 접지 전위로 되고, 이 접지 전위가 제 3 워드선(SWL)에 출력된다.

한편, 제 1 워드선(MWL)의 신호가 "1"인 경우는 · FET(212)가 온으로 되고, 이 경우, 신호(S에) 의해 제 3 워드선(SWL)에의 출력이 결정된다.

ㅊ즉, 신호(S)가 "1"인 경우는, FET(211)가 온으로 되고, 노드(P)의 전위가 접지 전위로 된다. 이로써, FET(214)가 온, FET(213)가 오프로 되고, 출력 노드(Q)의 전위가 부스토 전압(Vbt)으로 되고, 이 부스트 전압(Vbt)이 제 3 워드선(SWL)에 출력된다. 이로써, 제 3 워드선(SWL)이 활성화 된다. 이에 대해, 신호(S)가 "0"인경우는, FET(211)가 오프로 되고, 노드(P)의 전위가 부스트 전압(Vbt)으로 된다. 이로써, FET(223)가 온, FET(214)가 오프로 되고, 출력 노드(Q)의 전위도 접지 전위로 되고, 이 접지 전위가 제 3 워드선(SWL)에 출력된다.

이와 같이, 상기 실시 형태에 의하면, 제 1 워드 디코더, 제 2 워드 디코더의 출려으로서 함께, 정부 2개의 신호를 사용하는 것은 아니고, 각 1개의 신호로 끝나기 때문에, AC 파워를 줄일 수 있다. 또한, 도 14의 회로의 경우, 제 3 워드선의 선택시에 FET(211, 212, 215)를 관통하는 관통 전류가 발생하지만, 선택 시간뿐이고, 이 관통 전류는, 거의 무시할 수 있다.

또한, 변경예로서, 제 1 워드선(MWL)의 신호(MWL)를 FET(211)의 게이트에, 신호(S)를 FET(212)의 게이트에 입력하여도 좋다. 또한, 접지측의 FET(211)는, 인접하는 회로의 것과 동일 신호를 입력하는 경우, 통합하여 접지측의 FET(211)를 인접하는 회로의 것과 공통으로 사용하여도 좋다.

(제 4 실시 형태)

다음에, 본 발명의 제 4 실시 형태에 관해 설명한다. 또한, 이 실시 형태는 상기 제 1 실시 형태의 변형으로서, 이하, 변형 부분만 설명한다. 도 15, 도 16은, 본 발명의 제 4 실시 형태의 구성을 도시한 회로도이다. 이들의 도면에 도시한 실시형태는, 제 3 워드 디코더를, 소스를 드라이브하고 동작시키고, 이로써, 제 2 워드 디코더 또는 제 1 워드 디코더의 출력 신호의 진폭보다 작게 하여, 이들의 디코더의 소비 전력을 보다 작게 한 것이다. 도 15에 있어서는, 제 3 워드 디코더를 제 2워드 디코더의 출력 신호(/S)를 트랜지스터의 소스에 공급하고, 소스 드라이브로동작시키게 되어 있다. 또한, 도 16은 그 경우의 제 2 워드 디코더의 구성의 주요부을 도시하고 있다.

도 15를 참조하여, 제 3 워드 디코드의 회로 구성과 동작을 설명한다. 제 3 워드 디코더는, N채널 FET(221, 222)와, P채널 FET(223, 224)로 구성할 수 있다. P채널 FET(223)는 그 게이트가 접지됨과 함께, 부스트 전압(Vbt)이 P채널 FET(223)를 통하여 노드(P)에 공급되기 때문에, P채널 FET(223)는 부하 저항으로서 거동한다. P채널 FET(223)와 N채널 FET(221)는, 그 드레인이 공통으로 노드(P)에 접속된다. N채널 FET(221)의 소스에는, 제 2 워드 티코더의 출력 신호(/S)가 공급되고, 게이트에는 제 1 워드선(MWL)의 신호가 인가된다.

부스트 전압(Vbt)은, 또한 P채널 FET(224)의 소스에도 공급된다. P채널 FET(224) 및 N채널 FET(222)의 드레인은 공통 접속됨과 함께, 출력 노드(Q)에 접속된다. P채널 FET(224) 및 N채널 FET(222)의 게이트는 공통 접속됨과 함께, 노드(P)에 접속되고, 노드(P)의 전위가, P채널 FET(224) 및 N채널 FET(222)의 게이트 전위로 된다. N채널 FET(222)의 소스는 접지된다.

상기 제 3 워드 디코더의 동작을 설명한다. 지금, 제 1 워드선(MWL)의 신호가 "0"인 경우는, FET(221)가 오프로 되고, FET(221)와 FET(223)의 접속점(P)의 전위가 부스트 전압(Vbt)으로 된다. 이 결과, FET(222)가 온, FET(224)가 오프로 되고, FET(222)와 FET(224)의 접속점(Q)의 전위가 접지 전위로 되고, 이 접지 전위가 제 3 워드선(SWL)에 공급된다.

한편, 제 1 워드선(MWL)의 신호가 "1"인 경우는, FET(221)가 온으로 되고,이 경우, 신호(/S)에 의해 제 3 워드선(SWL)에의 공급이 결정된다. 즉, 신호(/S)가 "1"인 경우는, 점(P)의 전위가 부스트 전압압(Vbt)으로 된다. 이로써, FET(222)가 온, FET(224)가 오프로 되고, 점(Q)의 전위가 접지 전위로 되고, 제 3 워드선(SWL)이 비활성화 된다. 이에 대해, 신호(/S)가 "0"인 경우는, 점(P)의 전위가 접지 전위로 되고, 이로써, FeT(224)가 온, FET(222)가 오프로 되고, 점(Q)의 전위가 부스트 전압(Vbt)으로 되고, 이 부스트 전압(Vbt)이 제 3 워드선(SWL)에 공급된다. 이로써, 제 3 워드선(SWL)이 활성화 된다.

다음에, 도 16을 참조하여, 제 2 워드 디코더의 회로 구성과 동작을 설명한다. 제 2 워드 디코더는, 낸드 게이트(NN0)과, 인버터(226)와, N채널 FET(227, 228)로 구성할 수 있다. N채널 FET(227, 228)는, 전원 전압(VDD)과 그라운드와의 사이에 직렬로 접속된다. N채널 FET(227, 228)의 드레인은 출력단에 공통 접속된다. 낸드 게이트(NN0)의 출력은, 인버터(226)를 통하여 N채널 FET(22)의 게이트에 접속됨과 함께, N채널 FET(227)의 게이트에는 직접 접속됨으로써, N채널 FET(227)의 게이트에는, 낸드 게이트(NN0)의 출력 신호가 인가되고, N채널 FET(228)의 게이트에는, 낸드 게이트(NN0)의 출력 신호의 반전 신호가 인가된다.

이들의 구성 요소(226 내지 228)에 의해 도 11의 드라이버(DR0) 대신하는 드라이버가 구성되어 있다. 또한, 도 16의 회로에 있어서는, 드라이버의 저원으로서, 부스트 전압(Vbt)이 아니라, 전원 전압(VDD)이 사용되고 있다. 이와 같은 구성에 있어서, 낸드 게이트(NN0)의 출력이 "0"인 경우는, 인버터(226)의 출력이 "1"로 되고, FET(227)가 오프, FET(228)가 온으로 된다. 이로써, 신호(/S)로서 접지 전위가출력된다. 한편, 낸드 게이트(NN0)의 출력이 "1"인 경우는, 인버터(226)의 출력이 "0"으로 되고, FET(227)가 온, FET(228)가 오프로 된다. 이로써, 신호(/S)로서 (VDD - Vth)가 출력된다. 또한, Vth는 FET(227)의 게이트 임계값이다.

또한, 상술한 제 2 내지 제 4 실시 형태에 의한 제 3 워드 디코더 회로는, 반드시 복수의 워드선을 일괄하여 리프레시하는 제 1 실시 형태에 적용되지 않더라도, 즉, 워드선을 1개씩 순차적으로 리프레시하는 구성에 있어서도 소비 전류를 삭감하는 효과를 갖는다.

(제 5 실시 형태)

다음에, 본 발명의 제 5 실시 형태에 관해 설명한다. 또한, 이 실시 형태는 상기 제 2 실시 형태의 변형으로서, 이하, 변형 부분만 설명한다. 도 17은 본 발명의 제 5 실시 형태의 구성을 도시한 회로도로서, 이 도면에 도시한 실시 형태는 상술한 제 4 실시 형태(도 15)의 변형이다. 즉, 도 15에 도시한 회로에 있어서는, 제 1 워드선(MWL)의 신호가 "1"로 되면, FET(223), FET(221)를 관통하는 전류가 흐른다. 그리고, 제 1 워드선의 개수가 많아지면, 이 전류가 무시할 수 없게 된다.

도 17의 실시 형태에 있어서는, 도 15의 FET(221)에 들어가는는 제 1 워드선(MWL)의 신호를, 동시에 FET(223)의 게이트에도 인가하고 있다. 이 경우, FET(223)는 노멀 온이 아니면 논리로서는 거북하지만, 부스트되어 있기 때문에 신호(MWL)가 "1"이라도 FET(223)는 오프하는 일은 없다 즉, 제 1 워드선(MWL)의 신호가 "1"인 때에는 FET(223)의 게이트 전압이 Vcc까지 오르기 때문에, Vcc와 부스트 레벨의 차 = 2Vth(1.수 볼트)밖에 인가되지 않고, 약간 온하고 있는 상태로 되고전류 삭감이 가능하다. 이와 관련하여, 제 1 워드선(MWL)에서 본다면 FET(223)의 부분만 부하가 무겁게 된다, 관통 전류의 영향과 제 1 워드선(MWL)의 부하가 무겁게 되는 영향을 고려하여, 도 15 또는 도 17의 어느 회로 구성으로 할 것인지를 선택하면 좋다.

이상이 본 발명의 실시의 형태에 관한 상세히 설명한다. 상술한 실시 형태는, 뱅크 구성이 아니라, 셀 어레이 구성을 취하고 있는 점이 하나의 특징이다, 즉, 본 실시 형태는, 도 2에 있어서, 프리 디코더(30), 메인 디코더(60)가 각각 1회로씩 마련되어 있고, 따라서 2개의 셀 어레이(S0, S1)의 판독/기록을 각각 독립으로 행할 수가 없다. 환언하면, 도 2의 회로는, 뱅크 구성에 있어서의 1뱅크에 상당한다. 그리고, 본 실시 형태는, 이와 같은 셀 어레이 구성의 반도체 기억 장치에 있어서, 리프레시 시의 전력 소비의 삭감을 도모한 것이다.

즉, 본 실시 형태는, 전술한 바와 같이, 하나의 셀 어레이의 복수의 워드선을 일괄하여 리프레시하게 되어 있다. 이로써, 셀 어레이(S0)를 리프레시 하고 있는 때는 셀 어레이(S1)의 제 1 워드 디코더(80), 제 2 워드 디코더(50)가 활성화 되는 일은 없고, 따라서, 이들의 디코더(80, 50)에 있어서의 부스트 전압(Vbt)의 전력 소비도 거의 없다, 마찬가지로, 셀 어레이(S1)을 리프레시하고 있는 때는 셀 어레이(S0)의 제 1 워드 디코더(7O), 제 2 워드 디코더(4O)가 활성화 되는 일은 없고, 따라서, 이들의 디코더(70, 40)에 있어서의 부스트 전압(Vbt)의 전력 소비도 거의 없다. 이로써, 2개의 셀 어레이(S0, S1)의 워드선을 동시에 리프레시하는 종래의 것에 비교하여, 리프레시 시의 전력 소비를 삭감할 수 있다.

또한, 상기 실시 형태에 있어서는, 설명의 간략화를 위해 셀 어레이를 2개, 각 셀 어레이 내의 블록의 수를 4개로 하고 있지만, 실제의 제품에 있어서는 셀 어레이가 3개 이상 있는 것도 있고, 또한, 블록 수도 5개 이상 있는 것이 보통이다. 또한, 동시에 리프레시하는 메인 워드 라인(MWL)의 수도 4라인에 한하는 것이 아닌 것은 물론이다.

예를 들면, 셀 어레이가 3개 이상 있는 경우, 리프레시 시에는 셀 어레이의 어느 하나를 선택하고 다른 셀 어레이를 선택하지 않도록 한다. 이로써, 부스트되는 블록이 적어지고, 부스트 전압 발생에 의한 파워도 삭감할 수 있다. 즉, 본 실시 형태는, 부스트 전압이 공급되는 디코더를 셀 어레이마다 갖는 구성으로서, 리프레시 시에는 어느 하나의 셀 어레이만을 활성화 시키고, 게다가, 선택된 셀 어레이에서는 복수개의 워드선이 동시에 리프레시 대상으로 된다.

또한, 셀 어레이가 3개 이상 있는 경우, 리프레시 시에 셀 어레이중, 예를 들어 복수개의 셀 어레이가 선택된 경우에도, 적어도 하나 이상의 셀 어레이를 선택하지 않도록 하면, 종래와 같이 모든 셀 어레이가 선택되는 경우와 비교하면, 소비 전력 저감의 효과를 얻을 수 있다.

또한, 본 실시 형태에서는, 어느 제 3 워드선(SWL)을 선택하는 경우, 행방향으로 관통하는 제 1 워드선(MWL)과, 열방향으로 관통하는 제 2 워드선(SSL)의 교차 부분에 있어서 제 3 워드선(SWL)을 선택하고 있다. 이 사고 방식이 본 실시 형태에 있어서의 셀 어레이이다. 제 2 워드 디코더(40 또는 50)가 셀 어레이(S0 또는 S1)에 대해 1개만 있는 구성이다. 본 실시 형태에서는, 어느 특정한 셀 어레이중에서4개의 제 1 워드선(MWL)을 선택하였다 하더라도, 제 1 워드선(MWL)마다에 개별로 제 2 워드 디코더가 필요해지는 것은 아니다.

종래의 반도체 기억 장치에 있어서는, 각 블록마다 제 2 워드 디코더를 마련하고 있고, 본 실시 형태에 있어서의 블록(B00 내지 B03, B10 내지 B13)마다에 제 2 워드선을 형성하고 있다. 이와 같은 구성에서는, 각 블록마다 1개, 즉 합계 4개의 제 1 워드선을 일괄하여 리프레시하기 때문에, 4개의 제 2 워드 데이터를 전부 동작시킬 필요가 있기 때문에, 상당히 비효율적이다.

그러나, 본 실시 형태는, 제 2 워드선(SSL)을 셀 어레이에 관통시키고 있기 때문에, 종래의 것에 비하여 면적을 작게 할 수 있어서 유리하다.

이상과 같이, 본 실시 형태에서는, 행방향·열방향으로 관통하고 있는 것을 셀 어레이라고 정의하고, 그 중에서 제 1 워드선(MWL)을 복수개 활성화 시키는 것이다. 본 실시 형태에서는, 제 2 워드선(SSL)이 셀 어레이를 관통하고 있기 때문에, 그것에 의해 제 1 워드선(MWL)을 복수 선택할 수 있다. 제 2 워드선을 관통시켜서 통과하게 함으로써, 1세트의 신호만을 동작시키면 좋기 때문에, 종래의 것과 같이, 제 2 워드선을 종횡으로 통과하게 할 필요가 없고 면적적으로도 유리하고 소비 전력도 저감도 가능하다.

종래의 것에서는, 제 1 워드선이 행방향으로는 관통하고 있지만, 제 2 워드선이 열방향으로는 관통하지 않는다. 종래의 것의 제 2 워드선마다의 단위가 본 실시 형태의 셀 어레이에 상당하는 것이다. 즉, 본 실시 형태에서는 1개의 셀 어레이중에서 복수의 제 1 워드선(MWL)을 활성화 하고 있는데 대해, 종래의 것에서는, 하나의 셀 어레이중에서는 센스 앰프가 1세트 있기 때문에, 복수의 제 1 워드선을 선택할 수가 없다. 종래의 것은, 본 실시 형태의 셀 어레이(S0, S1)에 상당하는 것을 복수 선택한다. 요컨대, 본 실시 형태에서는, 리프레시 시에 선택된 복수의 제 1 워드선(MWL)에 대해 공통으로 제 2 워드선의 신호가 주어짐에 대해, 종래의 것에서는, 리프레시 시에 선택된 복수의 제 1 워드선의 각각에 제 2 워드선의 신호가 주어진다.

또한, 상기 실시 형태에 있어서는, 의사 SRAM을 예로 들어 설명하였지만, 본 발명은, DRAM 또는 의사 SRAM 등으로 대표되는 리프레시를 필요로 하는 반도체 기억 장치 일반에 적용 가능하고, 특히, 리프레시 동작시의 소비 전력의 저감이 요구되는 장치에 매우 적합하게 적용할 수 있다.

또한, 본 발명은, 상기 실시 형태의 구성으로 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변형이 가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 셀 어레이 구성의 반도체 기억 장치에 있어서의 리프레시 동작에 있어서, 복수의 선택 신호를 일괄 선택하도록 하였기 때문에, 리프레시 시의 전력 소비를 삭감할 수 있는 효과를 얻을 수 있다.

또한, 승압 회로를 갖고 있기 때문에, 전력 삭감의 효과를 보다 올릴 수 있다.

또한, 셀 어레이가 복수의 블록으로 분할되어 있기 때문에, 1블록에 대해 1워드선 등, 블록 단위로 리프레시함으로써 리프레시 회로의 간략화를 도모할 수 있다.

Claims

리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 복수의 셀 어레이가 구비된 반도체 기억 장치로서,

상기 복수의 셀 어레이마다 구비된 복수의 제 1 선택 회로와,

내부 어드레스 신호에 의거하여 상기 복수의 제 1 선택 회로에 공통의 선택 신호를 출력하는 제 2 선택 회로를 갖는 반도체 기억 장치에 있어서,

리프레시 동작에서는 상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지 셀 어레이를 선택으로 하고, 상기 복수의 제 1 선택 회로중, 상기 선택된 셀 어레이의 제 1 선택 회로만이 선택적으로 활성화 되는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 선택된 셀 어레이의 제 1 선택 회로는, 복수의 워드선을 일괄 선택하는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하고, 이 선택된 셀 어레이의 제 1 선택 회로만이 활성화 되는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 제 2 선택 회로와 전기적으로 결합되고, 외부 입력된 어드레스신호에 의거하여 내부 어드레스 신호를 출력하고, 상기 제 2 선택 회로에 내부 어드레스 신호를 공급하는 어드레스 입력 수단을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 제 1 선택 회로는, 제 1 워드선 선택 신호를 출력하는 제 1 워드선 선택 회로와, 제 2 워드선 선택 신호를 출력하는 제 2 워드선 선택 회로를 가지며,

상기 제 1 워드선 선택 신호는 복수의 워드 드라이버에 입력되는 선택 신호이고,

상기 제 2 워드선 선택 신호는, 각각의 상기 제 1 워드선 선택 신호가 입력되는 복수의 상기 워드 드라이버에 입력되는 선택 신호이고, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호인 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 복수의 제 1 선택 회로중, 선택적으로 활성화 된 제 1 선택 회로만에 승압 전위를 선택적으로 공급하는 승압 회로를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서,

상기 메모리 셀에 대한 데이터 판독 동작 및 테이터 기록 동작에 있어서, 상기 제 1 및 제 2 워드선 선택 회로가 각각 하나의 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 복수의 셀 어레이의 각각은, 복수의 블록으로 분할되고, 각 블록은, 상기 메모리 셀의 드레인 단자에 접속되는 데이터 판독 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
제 8 항에 있어서,

리프레시 동작에 있어서 일괄 선택된 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 갯수만큼 선택되는 것을 특징으로 하는 반도체 기억 장치.
제 4 항에 있어서,

상기 어드레스 입력 수단은, 상기 외부 어드레스 신호를 칩 선택 신호에 의거하여 온/오프 제어하는 게이트 회로인 것을 특징으로 하는 반도체 기억 장치.
제 8 항에 있어서,

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 복수의 블록을 선택하는 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 11 항에 있어서,

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 모든 블록을 선택하는 상기 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서,

상기 제 1 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 1 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 13 항에 있어서,

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 승압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서,

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 선택 회로인 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서,

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 16 항에 있어서,

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 고전압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서,

상기 워드 드라이버는, 상기 제 1 워드선 선택 신호와 상기 제 2 워드선 선택 신호의 앤드 논리를 취하는 앤드 회로인 것을 특징으로 하는 반도체 기억 장치.
제 18 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 온/오프 제어하는 스위치 회로인 것을 특징으로 하는 반도체 기억 장치.
제 18 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 승압하여 출력하거나, 저레벨 신호로서 출력하는 스위치 회로인 것을 특징으로 하는 반도체 기억 장치.
제 18 항에 있어서,

상기 앤드 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와,

상기 제 1 워드선 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와,

상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 워드 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 18 항에 있어서,

상기 앤드 회로는, 부하와, 상기 제 1 워드선 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 워드선 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와,

상기 부하와 상기 제 1 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 신호를 출력하는 제 2 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 18 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호의 출력이 게이트에 공급되고, 상기 제 2 워드선 선택 신호가 소스에 인가되고, 드레인이 부하를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 선택 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 반도체 기억 장치는, 1메모리 사이클중에 판독/기록 동작과 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
리프레시 동작을 필요로 하는 복수의 메모리 셀을 갖는 복수의 셀 어레이가 마련된 반도체 기억 장치로서,

외부 어드레스 신호에 응답하여 내부 어드레스 신호를 출력하는 어드레스 입력 수단과,

상기 복수의 셀 어레이마다 마련된 복수의 제 1 선택 회로와,

상기 어드레스 입력 수단에 전기적으로 결합되고, 상기 어드레스 입력 수단으로부터의 내부 어드레스 신호에 의거하여 상기 복수의 제 1 선택 회로에 공통의 선택신호를 출력하는 제 2 선택 회로를 갖는 반도체 기억 장치에 있어서,

리프레시 동작에서는 상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지 셀 어레이를 선택으로 하고, 상기 제 1 선택 회로는 복수의 워드선을 일괄 선택하는 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

상기 제 2 선택 회로는, 상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하는 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

상기 제 1 선택 회로는, 제 1 워드선 선택 신호를 출력하는 제 1 워드선 선택 회로와, 제 2 워드의 선택 신호를 출력하는 제 2 워드선 선택 회로를 가지며,

상기 제 1 워드선 선택 신호는 복수의 워드 드라이버에 입력되는 선택 신호이고,

상기 제 2 워드선 선택 신호는, 각각의 상기 제 1 워드선 선택 신호가 입력되는 복수의 상기 워드 드라이버에 입력되는 선택 신호이고, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호인 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

상기 복수의 제 1 선택 회로중, 선택된 셀 어레이의 제 1 선택 회로만에 승압 전위를 선택적으로 공급하는 승압 회로를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
제 27 항에 있어서,

상기 메모리 셀에 대한 데이터 판독 동작 및 데이터 기록 동작에 있어서, 상기 제 1 및 제 2 워드선 선택 회로가 각각 하나의 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

상기 복수의 셀 어레이의 각각은, 복수의 블록으로 분할되고, 각 블록은, 상기 메모리 셀의 드레인 단자에 접속되는 데이터 판독 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

리프레시 동작에 있어서 일괄 선택되는 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 갯수만큼 선택되는 것을 특징으로 하는 반도체 기억 장치.
제 25 항에 있어서,

상기 어드레스 입력 수단은, 상기 외부 어드레스 신호를 칩 선택 신호에 의거하여 온/오프 제어하는 게이트 회로인 것을 특징으로 하는 반도체 기억 장치.
제 30 항에 있어서,

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 복수의 블록을 선택하는 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 33 항에 있어서,

상기 제 1 워드선 선택 회로는, 외부로부터 리프레시 신호가 공급된 때, 상기 셀 어레이의 모든 블록을 선택하는 상기 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 27 항에 있어서,

상기 제 1 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제1 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 35 항에 있어서,

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 승압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 27 항에 있어서,

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 선택 회로인 것을 특징으로 하는 반도체 기억 장치.
제 27 항에 있어서,

상기 제 2 워드선 선택 회로는, 상기 제 2 선택 회로의 출력에 따라 상기 제 2 워드선을 선택하는 제 2 워드선 선택 신호를 출력하는 게이트 회로와, 상기 게이트 회로의 출력을 승압하는 승압 드라이버로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 38 항에 있어서,

상기 승압 드라이버는, 상기 게이트 회로의 출력 레벨을 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력 레벨에 따라 고전압 신호 또는 저전압 신호를 출력하는 스위치 회로로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 27 항에 있어서,

상기 워드 드라이버는, 상기 제 1 워드선 선택 신호와 상기 제 2 워드 선택 신호의 앤드 논리를 취하는 앤드 회로인 것을 특징으로 하는 반도체 기억 장치.
제 40 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 온/오프 제어하는 스위치 회로인 것을 특징으로 하는 반도체 기억 장치.
제 41 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호에 따라 상기 제 2 워드선 선택 신호를 승압하여 출력하거나, 저레벨 신호로서 출력하는 스위치 회로인 것을 특징으로 하는 반도체 기억 장치.
제 40 항에 있어서,

상기 앤드 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와,

상기 제 1 워드선 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와,

상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 워드선 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 40 항에 있어서,

상기 앤드 회로는, 부하와, 상기 제 1 워드선 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 워드선 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와,

상기 부하와 상기 제 1 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 신호를 출력하는 제 2 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 40 항에 있어서,

상기 앤드 회로는, 상기 제 1 워드선 선택 신호의 출력이 게이트에 공급되고, 상기 제 2 워드선 선택 신호가 소스에 인가되고, 드레인이 부하를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 선택 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 25항에 있어서,

상기 반도체 기억 장치는, 1메모리 사이클중에 판독/기록 동작과 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 저레벨 신호로서 출력하는 선택 회로에 있어서,

상기 선택 회로는, 승압 전압에 의해 구동되는 플립플롭 회로와,

상기 제 1 선택 신호에 의해 구동되고 상기 플립플롭 회로를 이네이블 상태로 하는 제 1 스위치 회로와,

상기 플립플롭 회로가 이네이블 상태에 있는 경우에 있어서, 상기 제 2 선택 신호에 따라 상기 플립플롭 회로를 구동하는 제 2 스위치 회로를 구비하는 것을 특징으로 하는 선택 회로.
제 47 항에 있어서,

상기 선택 회로는 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 디코드 신호인 것을 특징으로 하는 선택 회로.
제 47 항에 있어서,

상기 선택 회로는 워드 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 워드선 선택 신호인 것을 특징으로 하는 선택 회로,
제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 저레벨 신호로서 출력하는 선택 회로에 있어서,

상기 선택 회로는, 부하와, 상기 제 1 선택 신호에 의해 구동되는 제 1 스위치 회로와, 상기 제 2 선택 신호에 의해 구동되는 제 2 스위치 회로를 직렬 접속한 제 1 회로와,

상기 부하와 상기 제 1 스위치 회로와의 접속점의 전압에 따라 승압 신호 또는 저전압 신호를 출력하는 제 2 회로를 구비하는 것을 특징으로 하는 선택 회로.
제 50 항에 있어서,

상기 선택 회로는 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 디코드 신호인 것을 특징으로 하는 선택 회로.
제 50 항에 있어서,

상기 선택 회로는 워드 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 워드선 선택 신호인 것을 특징으로 하는 선택 회로.
제 1 및 제 2 선택 신호의 입력을 받고, 상기 제 1 선택 신호에 따라 상기 제 2 선택 신호를 승압하여 출력하거나, 저레벨의 신호로서 출력하는 선택 회로에 있어서,

상기 선택 회로는, 상기 제 1 선택 신호의 출력이 게이트에 공급되고, 상기 제 2 의 선택 신호가 소스에 인가되고, 드레인이 부하를 통하여 전원 전압에 접속된 트랜지스터와, 상기 트랜지스터의 드레인의 전압에 따라 승압 신호 또는 저전압 신호를 선택적으로 출력하는 회로를 구비하는 것을 특징으로 하는 선택 회로.
제 53 항에 있어서,

상기 선택 회로는 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 디코드 신호인 것을 특징으로 하는 선택 회로.
제 53 항에 있어서,

상기 선택 회로는 워드 디코더 회로이고, 상기 제 1 및 제 2 선택 신호는 워드선 선택 신호인 것을 특징으로 하는 선택 회로.
반도체 기억 장치의 복수의 셀 어레이의 메모리 셀을 리프레시하는 리프레시 방법에 있어서,

상기 복수의 셀 어레이중, 적어도 하나의 셀 어레이를 비선택으로 하고, 나머지의 셀 어레이를 선택으로 하고, 또한 선택된 셀 어레이의 복수의 워드선을 일괄 선택함으로서 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억 장치의 리프레싱 방법.
제 56 항에 있어서,

상기 복수의 셀 어레이중, 하나의 셀 어레이를 선택하는 것을 특징으로 하는 리프레싱 방법.
제 56 항에 있어서,

상기 선택된 셀 어레이중의 워드선은, 복수의 워드 드라이버에 입력되는 복수의 제 1 워드선 선택 신호와, 복수의 상기 제 1 워드선 선택 신호 사이에서 공통의 선택 신호로서의 제 2 워드선 선택 신호에 의거하여 선택되는 것을 특징으로 하는 리프레싱 방법.
제 56 항에 있어서,

상기 선택된 셀 어레이의 워드선을 구동하는 워드 드라이버만에 승압 전위를 선택적으로 공급하는 것을 특징으로 하는 리프레싱 방법.
제 58 항에 있어서,

상기 복수의 셀 어레이의 각각은, 복수의 블록으로 분할되고, 각 블록은, 상기 메모리 셀의 드레인 단자에 접속되는 데이터 판독 수단을 가지며, 리프레시 동작에 있어서 일괄 선택되는 복수의 상기 제 1 워드선 선택 신호는, 상기 블록마다 같은 개수만 선택되는 것을 특징으로 하는 리프레싱 방법.
제 56 항에 있어서,

외부 어드레스 신호를 칩 선택 신호에 의거하여 온/오프 제어함으로써 내부 어드레스를 공급하는 것을 특징으로 하는 리프레싱 방법.
제 60 항에 있어서,

외부로부터 리프레시 신호가 공급된 때, 상기 선택된 셀 어레이중의 복수의 블록을 선택하는 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 리프레싱 방법.
제 62 항에 있어서,

외부로부터 리프레시 신호가 공급된 때, 상기 선택된 셀 어레이중의 모든 블록을 선택하는 제 1 워드선 선택 신호를 출력하는 것을 특징으로 하는 리프레싱 방법.
제 56 항에 있어서,

상기 리프레싱 방법은, 1메모리 사이클중에 판독/기록 동작과 리프레시 동작을 행하는 것을 특징으로 하는 리프레싱 방법.