JP3838892B2 - 半導体記憶装置およびそのリフレッシュ方法 - Google Patents
半導体記憶装置およびそのリフレッシュ方法 Download PDFInfo
- Publication number
- JP3838892B2 JP3838892B2 JP2001262251A JP2001262251A JP3838892B2 JP 3838892 B2 JP3838892 B2 JP 3838892B2 JP 2001262251 A JP2001262251 A JP 2001262251A JP 2001262251 A JP2001262251 A JP 2001262251A JP 3838892 B2 JP3838892 B2 JP 3838892B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- signal
- decoder
- transistor
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびそのリフレッシュ方法に関し、特に、リフレッシュ動作時の消費電力の低減を図った半導体記憶装置およびそのリフレッシュ方法に関する。
【０００２】
【従来の技術】
リフレッシュ動作を行う半導体記憶装置の従来の構成例が、特開平８−７７７６９号に開示される。図１７はこの半導体記憶装置の従来の構成例を示すブロック図である。半導体記憶装置は、メモリアレイ２ａ、２ｂに加え以下の構成を有する。メモリアレイ２ａ、２ｂの読出／書込アドレスＡｄｄは、アドレスバッファ１に入力される。第一のＸバッファ３ａは、アドレスバッファ１に接続され、アドレスバッファ１から出力されたアドレスデータＡＤの入力を受ける、外部入力信号／ＲＡＳＡＮ（以下／は負論理の信号を示す）に基づいて読み込み出力する。
第一のマルチプレクサ４ａは、その入力側が第一のＸバッファ３ａ及びアドレス発生回路１０に接続され、その出力側が第一のＸデコーダ５ａに接続される。第一のマルチプレクサ４ａは、リフレッシュ制御信号／ＡＲに基づき制御される。ノーマル動作モードすなわち非リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”１”となり、第一のマルチプレクサ４ａは、第一のＸバッファ３ａからの出力を第一のＸデコーダ５ａへ供給する。一方、リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”０”となり、アドレス発生回路１０からの出力を第一のＸデコーダ５ａへ供給する。
第一のＸデコーダ５ａは、第一のマルチプレクサ４ａからの出力をデコードし、そのデコード結果に基づいて第一のメモリアレイ２ａのワード線を駆動する。第一のセンスアンプ回路６ａは、メモリアレイ２ａのビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ（図示略）へ出力する。
第一のゲート回路７ａは、リフレッシュバンク活性化回路１２に接続され、リフレッシュバンク活性化回路１２からの信号／ＲＡＳＲおよび外部入力信号／ＲＡＳＡＮに基づいて、第一のＸデコーダ５ａ、第一のセンスアンプ回路６ａを活性化する第一の活性化信号／ＲＡＳＡを発生し、第一のＸデコーダ５ａ、第一のセンスアンプ６ａを活性化する。
【０００３】
そして、上述した各構成要素２ａ、３ａ、４ａ、５ａ、６ａ、７ａによって第一のバンクＢＫＡが構成されている。なお、ビット線を選択するカラムデコーダおよびその制御系については、記載を省略する。
第二のＸバッファ３ｂは、アドレスバッファ１に接続され、アドレスバッファ１から出力されたアドレスデータＢＤの入力を受け、外部入力信号／ＲＡＳＢＮに基づいて読み込み出力する。
第二のマルチプレクサ４ｂは、その入力側が第二のＸバッファ３ｂ及びアドレス発生回路１０に接続され、その出力側が第二のＸデコーダ５ｂに接続される。第二のマルチプレクサ４ｂは、リフレッシュ制御信号／ＡＲに基づき制御される。ノーマル動作モードすなわち非リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”１”となり、第二のマルチプレクサ４ｂは、第二のＸバッファ３ｂからの出力を第二のＸデコーダ５ｂへ供給する。一方、リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”０”となり、アドレス発生回路１０からの出力を第二のＸデコーダ５ｂへ供給する。
【０００４】
第二のＸデコーダ５ｂは、第二のマルチプレクサ４ｂからの出力をデコードし、そのデコード結果に基づいて第二のメモリアレイ２ｂのワード線を駆動する。第二のセンスアンプ回路６ｂは、メモリアレイ２ｂのビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ（図示略）へ出力する。
第二のゲート回路７ｂは、リフレッシュバンク活性化回路１２に接続され、リフレッシュバンク活性化回路１２からの信号／ＲＡＳＲおよび外部入力信号／ＲＡＳＢＮに基づいて、第二のＸデコーダ５ｂ、第二のセンスアンプ回路６ｂを活性化する第二の活性化信号／ＲＡＳＢを発生し、第二のＸデコーダ５ｂ、第二のセンスアンプ６ｂを活性化する。
そして、上述した各構成要素２ｂ、３ｂ、４ｂ、５ｂ、６ｂ、７ｂによって第二のバンクＢＫＢが構成されている。なお、ビット線を選択するカラムデコーダおよびその制御系については、記載を省略する。
【０００５】
リフレッシュモード検出回路１１は、チップセレクト信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいてリフレッシュモードが指定されたことを検出し、リフレッシュ信号／ＡＲ（パルス信号）を出力する。リフレッシュバンク活性化回路１２は、リフレッシュモード検出回路１１と接続され、リフレッシュ信号／ＡＲを受け、バンクＢＫＡ、ＢＫＢを共に活性化する信号／ＲＡＳＲをゲート回路７ａ、７ｂへ供給する。リフレッシュカウンタ１３は、リフレッシュモード検出回路１１と接続され、リフレッシュ信号／ＡＲを受け、リフレッシュ信号／ＡＲを順次アップカウントし、そのカウント値をアドレス発生回路１０へ供給する。アドレス発生回路１０はラッチ回路によって構成され、リフレッシュカウンタ１３の出力をリフレッシュ信号／ＡＲに基づいて読み込み、マルチプレクサ４ａ、４ｂへ供給する。
【０００６】
このような構成において、通常の読出／書込時（信号／ＡＲ＝”１”）においては、アドレスＡｄｄがアドレスバッファ１を介して、アドレスデータＡＤとしてＸバッファ３ａおよび４ａへ供給される。そして、例えばバンクＢＫＡのメモリアレイ２ａを選択する信号／ＲＡＳＡＮ（”０”）が出力されている場合は、アドレスデータＡＤがＸバッファ３ａに読み込まれる。この時、リフレッシュ信号／ＡＲが”１”であり、したがって、Ｘバッファ３ａ内のアドレスデータＡＤがマルチプレクサ４ａを介してＸデコーダ５ａへ供給される。またこの時、ゲート回路７ａは、上記信号／ＲＡＳＡＮをＸデコーダ５ａおよびセンスアンプ回路６ａへ出力し、これらの回路を活性化する。これにより、Ｘデコーダ５ａによって、アドレスデータＡＤに対応するメモリアレイ２ａのワード線が選択される。
【０００７】
一方、メモリアレイ２ａ、３ａのリフレッシュ時においては、リフレッシュモード検出回路１１からリフレッシュ信号／ＡＲ（”０”）が出力される。リフレッシュバンク活性化回路１２はこのリフレッシュ信号／ＡＲを受け、信号／ＲＡＳＲをゲート回路７ａ、７ｂへ出力する。ゲート回路７ａ、７ｂはこの信号／ＲＡＳＲを受け、信号／ＲＡＳＡ、信号／ＲＡＳＢを出力してＸデコーダ５ａ、センスアンプ回路６ａおよびＸデコーダ５ｂ、センスアンプ回路６ｂを各々活性化する。
【０００８】
また、リフレッシュ信号／ＡＲが出力されると、リフレッシュカウンタ１３がアップカウントされ、そのカウント出力がアドレス発生回路１０に読み込まれる。そして、読み込まれたデータがマルチプレクサ４ａ、４ｂを介してＸデコーダ５ａ、５ｂへ各々供給される。これにより、上記リフレッシュカウンタ１３の出力に対応するメモリアレイ２ａ、２ｂのワード線がリフレッシュされる。次いで、再び、リフレッシュ信号／ＡＲ（”０”）が出力されると、リフレッシュカウンタ１３がアップカウントされ、そのカウント出力に基づいてメモリアレイ２ａ、２ｂのワード線がリフレッシュされる。以下上記動作が繰り返される。
【０００９】
以上が、図１７に示す半導体記憶装置の概略構成および動作である。この半導体記憶装置は、上述したことから明らかなように、バンク構成を採っており、各バンクＢＫＡ、ＢＫＢが各々独立して動作できるようになっている。そして、リフレッシュ時には、メモリアレイ２ａ、２ｂの周辺回路が共に活性化され、メモリアレイ２ａ、２ｂの各１本のワード線が同時に選択され、それらのワード線に係るメモリセルが同時にリフレッシュされる。
【００１０】
上述したバンク構成の半導体記憶装置に対し、セルアレイ構成による半導体記憶装置も知られている。このセルアレイ構成の半導体記憶装置においては、メモリアレイが複数設けられていても、各メモリアレイの読出／書込をそれぞれ独立して行うことができない。言い換えれば、このセルアレイ構成のものは、バンク構成の１バンクに対応する構成であると言える。
但し、このセルアレイ構成の場合、読出／書込は同時に１メモリアレイのみしかできないが、リフレッシュは複数のメモリアレイについて同時に行うことが可能である。そして、従来、このセルアレイ構成の半導体記憶装置においても、リフレッシュ時においては、リフレッシュ時間を短縮するため、複数のメモリアレイを同時にリフレッシュすることが行われていた。
このように、従来のリフレッシュが必要な半導体記憶装置にあっては、バンク構成のものも、ブロック構成のものも共にリフレッシュ時間を短縮するため、複数のメモリアレイを同時にリフレッシュすることが行われていた。
【００１１】
【発明が解決しようとする課題】
ところで、近年、携帯電話等の各種携帯機器において、半導体記憶装置が広く使用されている。この携帯機器に使用される半導体記憶装置においては、いかに消費電力を低減するかが大きな問題である。特に、ＤＲＡＭあるいは疑似ＳＲＡＭ等のリフレッシュを必要とする半導体記憶装置においては、リフレッシュ動作時の消費電力をいかに低減するかが重要な課題である。しかしながら、上述した従来の半導体記憶装置においては、バンク構成、ブロック構成のいずれのものにおいても未だリフレッシュ時の消費電力が大きいという欠点があった。すなわち、複数のメモリアレイを同時にリフレッシュするということは、リフレッシュ時間を短縮することはできるが、リフレッシュ時において、各メモリアレイの周辺回路をいずれも活性化する必要があり、このため、消費電力が大きくなってしまう。なお、疑似ＳＲＡＭとは、ＤＲＡＭ（ダイナミックラム）と同様のメモリセルを有し、ＳＲＡＭ（スタティックラム）と同様の使い勝手を有する半導体記憶装置である。
【００１２】
本発明は、上述した事情を考慮してなされたもので、その目的は、リフレッシュ時の消費電力を従来のものよりさらに低減した半導体記憶装置及びそのリフレッシュ方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を解決すべくなされたもので、リフレッシュ動作を必要とする複数のメモリセルを有する複数のセルアレイが設けられた半導体記憶装置であって、前記複数のセルアレイごとに設けられた複数の第１の選択手段と、内部アドレス信号に基づき前記複数の第１の選択手段に共通の選択信号を出力する第２の選択手段とを有する半導体記憶装置において、リフレッシュ動作では前記第２の選択手段は、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、前記複数の第１の選択手段の内、前記選択されたセルアレイの第１の選択手段のみが選択的に活性化されることを特徴とする半導体記憶装置を提供する。
【００１４】
前記選択されたセルアレイの第１の選択手段は、複数のワード線を一括選択するよう構成し得る。
更に、前記第２の選択手段は、前記複数のセルアレイの内、１つのセルアレイを選択し、この選択されたセルアレイの第１の選択手段のみが活性化されるよう構成し得る。
前記第２の選択手段と電気的に結合され、外部入力されたアドレス信号に基づき内部アドレス信号を出力し、前記第２の選択手段に内部アドレス信号を供給するアドレス入力手段をさらに有するよう構成し得る。
【００１５】
更に、前記第１の選択手段は、第１のワード線選択信号を出力する第１のワード線選択手段と、第２のワード線選択信号を出力する第２のワード線選択手段とを有し、前記第１のワード線選択信号は複数のワードドライバに入力される選択信号であり、前記第２のワード線選択信号は、それぞれの前記第１のワード線選択信号が入力される複数の前記ワードドライバに入力される選択信号であって、複数の前記第１のワード線選択信号間で共通の選択信号であるよう構成し得る。
【００１６】
前記複数の第１の選択手段の内、選択的に活性化された第１の選択手段のみに昇圧電位を選択的に供給する昇圧手段をさらに有するよう構成し得る。
前記メモリセルに対するデータ読み出し動作およびデータ書き込み動作において、前記第１および第２のワード線選択手段がそれぞれ１つの信号を出力するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有するよう構成し得る。
【００１７】
リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
前記アドレス入力手段は、前記外部アドレス信号をチップ選択信号に基づいてオン／オフ制御するゲート手段で構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの全てのブロックを選択する前記第１のワード線選択信号を出力するよう構成し得る。
【００１８】
前記第１のワード線選択手段は、前記第２の選択手段の出力に応じて前記第１ワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて昇圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて第２ワード線を選択する第２のワード線選択信号を出力する選択手段で構成し得る。
【００１９】
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて前記第２ワード線を選択する第２のワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて高電圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記ワードドライバは、前記第１のワード線選択信号と前記第２のワード線選択信号のアンド論理をとるアンド回路で構成し得る。
【００２０】
前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号をオン／オフ制御するスイッチ手段で構成し得る。
前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号を昇圧して出力し、または、低レベル信号として出力するスイッチ手段で構成し得る。
更に、前記アンド回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１のワード線選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２のワード線選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とで構成し得る。
【００２１】
また、前記アンド回路は、負荷手段と、前記第１のワード線選択信号によって駆動される第１のスイッチ手段と、前記第２のワード線選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とで構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号の出力がゲートへ供給され、前記第２のワード線選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する選択回路とで構成し得る。
【００２２】
更に、本発明は、リフレッシュ動作を必要とする複数のメモリセルを有する複数のセルアレイが設けられた半導体記憶装置であって、外部アドレス信号に応答して内部アドレス信号を出力するアドレス入力手段と、前記複数のセルアレイごとに設けられた複数の第１の選択手段と、前記アドレス入力手段に電気的に結合され、前記アドレス入力手段からの内部アドレス信号に基づき前記複数の第１の選択手段に共通の選択信号を出力する第２の選択手段とを有する半導体記憶装置において、リフレッシュ動作では前記第２の選択手段は、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、前記第１の選択手段は複数のワード線を一括選択することを特徴とする半導体記憶装置を提供する。
【００２３】
前記第２の選択手段は、前記複数のセルアレイの内、１つのセルアレイを選択するよう構成し得る。
前記第１の選択手段は、第１のワード線選択信号を出力する第１のワード線選択手段と、第２のワード線選択信号を出力する第２のワード線選択手段とを有し、前記第１のワード線選択信号は複数のワードドライバに入力される選択信号であり、前記第２のワード線選択信号は、それぞれの前記第１のワード線選択信号が入力される複数の前記ワードドライバに入力される選択信号であって、複数の前記第１のワード線選択信号間で共通の選択信号で構成し得る。
【００２４】
前記複数の第１の選択手段の内、選択されたセルアレイの第１の選択手段のみに昇圧電位を選択的に供給する昇圧手段をさらに有するよう構成し得る。
前記メモリセルに対するデータ読み出し動作およびデータ書き込み動作において、前記第１および第２のワード線選択手段がそれぞれ１つの信号を出力するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有するよう構成し得る。
リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
【００２５】
前記アドレス入力手段は、前記外部アドレス信号をチップ選択信号に基づいてオン／オフ制御するゲート手段で構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの全てのブロックを選択する前記第１のワード線選択信号を出力するよう構成し得る。
【００２６】
前記第１のワード線選択手段は、前記第２の選択手段の出力に応じて前記第１ワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて昇圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて第２ワード線を選択する第２のワード線選択信号を出力する選択手段で構成し得る。
【００２７】
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて前記第２ワード線を選択する第２のワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて高電圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記ワードドライバは、前記第１のワード線選択信号と前記第２のワード線選択信号のアンド論理をとるアンド回路で構成し得る。
【００２８】
更に、前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号をオン／オフ制御するスイッチ手段で構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号を昇圧して出力し、または、低レベル信号として出力するスイッチ手段で構成し得る。
また、前記アンド回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１のワード線選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２のワード線選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とで構成し得る。
【００２９】
また、前記アンド回路は、負荷手段と、前記第１のワード線選択信号によって駆動される第１のスイッチ手段と、前記第２のワード線選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とで構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号の出力がゲートへ供給され、前記第２のワード線選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する選択回路とで構成し得る。
【００３０】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１の選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２の選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３１】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、負荷手段と、前記第１の選択信号によって駆動される第１のスイッチ手段と、前記第２の選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３２】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、前記第１の選択信号の出力がゲートへ供給され、前記第２の選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する回路とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３３】
更に、本発明は、半導体記憶装置の複数のセルアレイのメモリセルをリフレッシュするリフレッシュ方法において、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、更に選択されたセルアレイの複数のワード線を一括選択することによりリフレッシュ動作を行うことを特徴とする半導体記憶装置のリフレッシュ方法を提供する。
前記複数のセルアレイの内、１つのセルアレイを選択するよう構成し得る。
また、前記選択されたセルアレイ中のワード線は、複数のワードドライバに入力される複数の第１のワード線選択信号と、複数の前記第１のワード線選択信号間で共通の選択信号としての第２のワード線選択信号とに基づき選択されるよう構成し得る。
【００３４】
前記選択されたセルアレイのワード線を駆動するワードドライバのみに昇圧電位を選択的に供給するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有し、リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
【００３５】
外部アドレス信号をチップ選択信号に基づいてオン／オフ制御することで内部アドレスを供給するよう構成し得る。
外部からリフレッシュ信号が供給されたとき、前記選択されたセルアレイ中の複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
外部からリフレッシュ信号が供給されたとき、前記選択されたセルアレイ中の全てのブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
【００３６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照し、この発明の実施の形態について説明する。図１は、この発明の第１の実施形態による半導体記憶装置（疑似ＳＲＡＭ）の要部の構成を示すブロック図である。疑似ＳＲＡＭのセルアレイＳ０、Ｓ１はＤＲＡＭのそれと同様の構成を有するセルアレイであり、他の回路ブロックは周辺回路を構成する。
最初に、セルアレイＳ０、Ｓ１について説明する。第一のセルアレイＳ０は、４つのブロックＢ００〜Ｂ０３から構成され、各ブロックには各々センスアンプＳＡが形成されている。各ブロックＢ００〜Ｂ０３には各々、横方向に６４本の第１ワード線ＭＷＬが配設され、各第１ワード線ＭＷＬに沿って、第１ワード線ＭＷＬの約１／４の長さの４本の第３ワード線ＳＷＬが配設され、これら第３ワード線ＳＷＬの端部に第３ワードデコーダＳＤが形成されている。また、このセルアレイＳ０には、縦方向に４本のラインからなる第２ワード線ＳＳＬが等間隔で４本配設されている。
【００３７】
図２はブロックＢ００の一部の構成を示す図である。第３ワードデコーダＳＤは４個のアンド回路から構成され、各アンド回路の出力端に各々第３ワード線ＳＷＬが接続されている。また、各アンド回路の第１入力端は第１ワード線ＭＷＬに接続され、第２入力端が第２ワード線ＳＳＬの４本のラインに各々接続されている。そして、上述した各第３ワード線ＳＷＬにメモリセルＭＳが接続されている。
【００３８】
このような構成により、１本の第１ワード線ＭＷＬが活性化されると、そのワード線ＭＷＬによって４個の第３ワードデコーダＳＤが選択される。そして、第２ワード線ＳＳＬによって第３ワードデコーダＳＤの４個のアンド回路の内の１つが選択され、これにより、選択されたアンド回路に接続されている第３ワード線ＳＷＬが活性化される。すなわち、１本の第１ワード線ＭＷＬが活性化されると、それに併設されている４×４本の第３ワード線ＳＷＬの内の４本が活性化される。
【００３９】
図３は、上述した第３ワードデコーダＳＤの詳細構成を示す回路図である。この図に示すように、第３ワードデコーダＳＤは４個のアンドゲートＡＮ０〜ＡＮ３によって構成されている。各アンドゲートＡＮ０〜ＡＮ３は、図に示すように、ＮチャンネルＦＥＴ１０１〜１０４と、インバータ１０５とから構成され、第１ワード線ＭＷＬがＦＥＴ１０１のソースおよびインバータ１０５の入力端へ印加され、ＦＥＴ１０１のゲートにブースト電圧Ｖｂｔが印加され、ＦＥＴ１０１のドレインがＦＥＴ１０２のゲートへ印加され、ＦＥＴ１０２のソースへ信号Ｓ０が印加されている。また、インバータ１０５の出力がＦＥＴ１０３のゲートへ印加され、ＦＥＴ１０２のソースと、ＦＥＴ１０３，１０４の各ドレインが共通接続され、ＦＥＴ１０４のゲートへ信号／Ｓ０が印加され、ＦＥＴ１０３，１０４の各ソースが接地されている。そして、ＦＥＴ１０２〜１０４の共通接続点の信号が図２の第３ワード線ＳＷＬへ印加される。
【００４０】
ここで、ブースト電圧Ｖｂｔとは、電源電圧を後述するブースト電圧発生回路９０によってさらに昇圧した電圧である。また、信号Ｓ０、信号／Ｓ０は上述した第２ワード線ＳＳＬの１本から得られる信号である。すなわち、第２ワード線ＳＳＬは、実際には８本のラインによって構成されているが、分かりやすいように４本に省略して示している。
【００４１】
以上の構成において、第１ワード線ＭＷＬの信号が”０”の場合は、インバータ１０５の出力が”１”となり、ＦＥＴ１０３がオンとなる。これにより、信号Ｓ０、／Ｓ０の値にかかわらず”０”が第３ワード線ＳＷＬへ出力される。一方、第１ワード線ＭＷＬの信号が”１”の場合は、インバータ１０５の出力が”０”となり、ＦＥＴ１０３がオフとなる一方、ＦＥＴ１０１、１０２がオンとなる。これにより、信号Ｓ０が”１”の場合は”１”が第３ワード線ＳＷＬへ出力され、同ワード線ＳＷＬが活性化される。また、信号Ｓ０が”０”の場合は”０”が第３ワード線ＳＷＬへ出力される。
【００４２】
次に、図４に示すように、セルアレイＳ０には、縦方向に４本のデータバスＤＢが等間隔で配設され、各データバスＤＢに各々４本のサブデータバスＳＤＢが接続されている。また、図４においては省略しているが、セルアレイＳ０には、縦方向に多数のビット選択ラインＢＳＬが配置されており（図２参照）、各ビット選択ラインＢＳＬが後述するカラムデコーダ１４３の各出力端に接続されている。
【００４３】
また、図２に示すように、ブロックＢ００には、縦方向にビットラインＢＬが配設され、各ビットラインＢＬの下部にセンスアンプＳＡが形成されている。そして、センスアンプＳＡの増幅出力がスイッチ素子ＳＩを介してサブデータバスＳＤＢに出力されている。また、スイッチ素子ＳＩのオン／オフ制御端子が上述したビット選択ラインＢＳＬに接続されている。また、ブロックＢ００の最下部にはセンスイネーブルラインＳＥＬ（図２参照）が配設され、このセンスイネーブルラインＳＥＬにブロックＢ００の各センスアンプＳＡがいずれも接続されている。
以上、ブロックＢ００について説明したが、ブロックＢ０１〜Ｂ０３の構成も同様である。また、セルアレイＳ１の各ブロックＢ１０〜Ｂ１３の構成も同様である。また、上述したセルアレイＳ０の構成は、セルアレイＳ１においても同様である。
【００４４】
次に、周辺回路について説明する。図１において、端子２１〜２３には、ワード線を選択するアドレスＡｄｄ０〜Ａｄｄ１０が印加される。端子２１にはアドレスＡｄｄ０，１が印加され、端子２２にはアドレスＡｄｄ２〜９が印加され、端子２３にはアドレスＡｄｄ１０が印加される。ここで、アドレスＡｄｄ１０はアドレスＡｄｄの最上位ビットであり、セルアレイＳ０／Ｓ１を選択するアドレスである。すなわち、このアドレスＡｄｄ１０が”１”であればセルアレイＳ０が選択され、”０”であれば、セルアレイＳ１が選択される。
【００４５】
アドレスＡｄｄ２〜７は各ブロックＢ００〜Ｂ０３およびＢ１０〜Ｂ１３の６４本の第１ワード線ＭＷＬの１本を選択するアドレスである。アドレスＡｄｄ８、９はブロックＢ００〜Ｂ０３のいずれかおよびブロックＢ１０〜Ｂ１３のいずれかを選択するアドレスである。アドレスＡｄｄ０，１は第２ワード線ＳＳＬの内の１本を選択するアドレスである。端子２４はリフレッシュ信号ＲＥＦが印加される端子である。このリフレッシュ信号ＲＥＦは、セルアレイＳ０、Ｓ１のリフレッシュタイミングにおいて、リフレッシュ制御回路（図示略）から出力される信号であり、ノーマル動作モードでは”０”であり、リフレッシュモードにおいて”１”となる。
【００４６】
アドレスバッファ２６は、端子２１〜２３に印加されたアドレスＡｄｄ０〜Ａｄｄ１０をバッファリングし、アドレスデータＡ０〜Ａ１０として出力する。プリデコーダ３０は、アドレスバッファ２６に接続され、アドレスデータＡ０、Ａ１をデコードし４ビットの信号ＳＳＤとして出力し、アドレスデータＡ２〜Ａ９をデコードして出力し、更にアドレスデータＡ１０を増幅した信号ＡＳ及びそれを反転した信号／ＡＳを出力する。
2つの第２ワードデコーダ４０および５０は、プリデコーダ３０に接続され、アドレスデータＡ０、Ａ１をデコードした４ビット信号ＳＳＤを受ける。また、メインデコーダ６０は、プリデコーダ３０に接続され、アドレスデータＡ２〜Ａ９をデコードした出力を受ける。第１ワードデコーダ７０および第２ワードデコーダ４０は、プリデコーダ３０に接続され、アドレスデータＡ１０を増幅した信号ＡＳを受ける。第１ワードデコーダ８０および第２ワードデコーダ５０は、プリデコーダ３０に接続され、反転信号／ＡＳを受ける。
【００４７】
メインデコーダ６０はプリデコーダ３０からの出力をさらにデコードして第１ワードデコーダ７０および８０へ供給する。また、リフレッシュ信号ＲＥＦが”１”の時、ブロックＢ００〜Ｂ０３またはＢ１０〜Ｂ１３の内の複数のブロックを指定する信号を出力する。第１ワードデコーダ７０は、メインデコーダ６０の出力に基づいてセルアレイＳ０の第１ワード線ＭＷＬを選択し活性化する。同様に、第１ワードデコーダ８０は、メインデコーダ６０の出力に基づいてセルアレイＳ１の第１ワード線ＭＷＬを選択し活性化する。
【００４８】
第２ワードデコーダ４０は、プリデコーダ３０から出力される４ビットの信号ＳＳＤを、信号ＡＳが”１”の時、レベル変換および増幅してセルアレイＳ０の第２ワード線ＳＳＬへ出力する。同様に、第２ワードデコーダ５０は、プリデコーダ３０から出力される４ビットの信号ＳＳＤを、信号／ＡＳが”１”の時、レベル変換および増幅してセルアレイＳ１の第２ワード線ＳＳＬへ出力する。ブースト電圧発生回路９０は、電源電圧ＶDDを昇圧し、ブースト電圧Ｖｂｔとして各部へ出力する。
【００４９】
以下、上述した回路を図面に基づいてさらに詳述する。アドレスバッファ２６は、図５に示すように、ナンドゲート２７とインバータ２８とから構成され、チップセレクト信号ＣＳが”１”の時アドレスＡｄｄｉ（ｉ＝０〜１０）を増幅し、アドレスデータＡｉ（ｉ＝０〜１０）として出力する。
プリデコーダ３０は、図６に示すように、アドレスデータＡ０，Ａ１をデコードする２−４デコーダ３１と、アドレスデータＡ２，Ａ３をデコードする２−４デコーダ３２と、アドレスデータＡ４，Ａ５をデコードする２−４デコーダ３３と、アドレスデータＡ６，Ａ７をデコードする２−４デコーダ３４と、アドレスデータＡ８，Ａ９をデコードし、デコード結果をブロック選択信号Ａｂとして出力する２−４デコーダ３５と、アドレスデータＡ１０を反転し、反転結果をセルアレイＳ１選択信号／ＡＳとして出力するインバータ３６と、インバータ３６の出力を反転し、反転結果をセルアレイＳ０選択信号ＡＳとして出力するインバータ３７とから構成されている。そして、２−４デコーダ３１の出力信号ＳＳＤが第２ワードデコーダ４０および５０へ供給され、２−４デコーダ３２〜３５の出力がメインデコーダ６０へ供給される。また、インバータ３７の出力信号ＡＳが第１ワードデコーダ７０および第２ワードデコーダ４０へ供給され、インバータ３６の出力信号／ＡＳが第１ワードデコーダ８０および第２ワードデコーダ５０へ供給される。
【００５０】
図７は上述した２−４デコーダの構成を示す回路図である。この２−４デコーダは、入力信号を反転するインバータ１１１，１１２と、入力信号またはインバータ１１１，１１２の出力を入力とするナンドゲート１１３〜１１６と、ナンドゲート１１３〜１１６の各出力を反転するインバータ１１７〜１２０から構成され、入力信号をデコードしてそのデコード結果を出力する。
【００５１】
メインデコーダ６０は、図６に示すように、１２−６４デコーダ６１と、ノアゲート６２〜６５と、インバータ６６〜６９とから構成されている。１２−６４デコーダ６１は、プリデコーダ３０内の２−４デコーダ３２〜３４から出力される１２ビットのデータをデコードし、６４ビットのデータとするもので、図８に示すように、３入力ナンドゲートＮＡ０〜ＮＡ６３と、各ナンドゲートＮＡ０〜ＮＡ６３の出力を反転するインバータＩＮ０〜ＩＮ６３から構成されている。そして、インバータＩＮ０〜ＩＮ６３の出力Ｑ０〜Ｑ６３が第１ワードデコーダ７０および８０へ出力される。上述した説明から明らかなように、図６に示す回路は、６ビットのアドレスデータＡ２〜Ａ７を２−４デコーダ３２〜３４および１２−６４デコーダ６１によって６４ビットのデータにデコードしている。
【００５２】
また、オアゲート６２〜６５の各第１入力端へは２−４デコーダ３５の各出力が印加され、各第２入力端へはリフレッシュ信号ＲＥＦが印加されている。これにより、リフレッシュ信号ＲＥＦが”０”の時は２−４デコーダ３５の出力がオアゲート６２〜６５、インバータ６６〜６９を通過して第１ワードデコーダ７０および８０へ出力され、一方、リフレッシュ信号ＲＥＦが”１”の時は２−４デコーダ３５の出力に関係なく、インバータ６６〜６９から第１ワードデコーダ７０および８０へ各々”１”が出力される。
【００５３】
第１ワードデコータ７０はサブデコーダ７１〜７４から構成され、また、第１ワードデコーダ８０はサブデコーダ８１〜８４から構成されている。図９はサブデコーダの構成を示す回路図である。この図に示すように、サブデコーダは、６４個の３入力ナンドゲートＮＧ０〜ＮＧ６３と、各ナンドゲートＮＧ０〜ＮＧ６３の出力のレベル変換および増幅を行うドライバＤＶ０〜ＤＶ６３から構成されている。
【００５４】
ここで、ドライバＤＶ０〜ＤＶ６３は、同図に示すように、レベル変換回路１３１と、ＰチャンネルＦＥＴ１３２と、ＮチャンネルＦＥＴ１３３とから構成され、レベル変換回路１３１の出力がＦＥＴ１３２，１３３の各ゲートへ印加され、ブースト電圧Ｖｂｔがレベル変換回路１３１およびＦＥＴ１３２のソースへ供給され、ＦＥＴ１３２のドレインとＦＥＴ１３３のドレインが接続され、また、ＦＥＴ１３３のドレインが接地されている。このような構成により、ナンドゲートＮＧ０〜ＮＧ６３の出力が”１”の時は電圧Ｖｂｔが出力され、”０”の時は接地電位が出力される。
【００５５】
また、上記ナンドゲートＮＧ０〜ＮＧ６３の各第１入力端へは、１２−６４デコーダ６１の出力Ｑ０〜Ｑ６３が各々印加され、また、ナンドゲートＮＧ０〜ＮＧ６３の各第２入力端は共通接続されて、端子Ｔａに接続され、ナンドゲートＮＧ０〜ＮＧ６３の各第３入力端も共通接続されて端子Ｔｂに接続されている。
次に、図６において、１２−６４デコーダ６１の出力Ｑ０〜Ｑ６３は、上述したように、サブデコーダ７１〜７４、サブデコーダ８１〜８４へ共通に入力されている。また、サブデコーダ７１の端子Ｔａと、サブデコーダ８１の端子Ｔａとが共通接続されて、インバータ６６の出力端に接続され、サブデコーダ７２の端子Ｔａと、サブデコーダ８２の端子Ｔａとが共通接続されて、インバータ６７の出力端に接続され、サブデコーダ７３の端子Ｔａと、サブデコーダ８３の端子Ｔａとが共通接続されて、インバータ６８の出力端に接続され、また、サブデコーダ７４の端子Ｔａと、サブデコーダ８４の端子Ｔａとが共通接続されて、インバータ６９の出力端に接続されている。
【００５６】
また、サブデコーダ７１〜７４の端子Ｔｂが共通接続されてインバータ３７の出力端に接続され、サブデコーダ８１〜８４の端子Ｔｂが共通接続されてインバータ３６の出力端に接続されている。そして、サブデコーダ７１の各出力端が各々セルアレイＳ０のブロックＢ００の各第１ワード線ＭＷＬに接続され、同様に、サブデコーダ７２〜７４の各出力端が各々セルアレイＳ０のブロックＢ０１〜Ｂ０３の各第１ワード線ＭＷＬに接続されている。また、サブデコーダ８１〜８４の各出力端が各々セルアレイＳ１のブロックＢ１０〜Ｂ１３の各第１ワード線ＭＷＬに接続されている。
【００５７】
次に、図１の第２ワードデコーダ４０は、図１０に示すように、４個の２入力ナンドゲートＮＮ０〜ＮＮ３と、各ナンドゲートＮＮ０〜ＮＮ３の出力のレベル変換および増幅を行うドライバＤＲ０〜ＤＲ３から構成されている。そして、ナンドゲートＮＮ０〜ＮＮ３の各第１入力端には信号ＡＳが印加され、また、第２入力端へは、図６に示すプリデコーダ３０の２−４デコーダ３１の出力信号ＳＳＤが印加される。これにより、信号ＡＳが”１”の時は上記信号ＳＳＤがナンドゲートＮＮ０〜ＮＮ３を介してドライバＤＲ０〜ＤＲ３へ供給されドライバＤＲ０〜ＤＲ３が活性状態となり、また、信号ＡＳが”０”の時は、信号ＳＳＤがナンドゲートＮＮ０〜ＮＮ３おいて阻止され、ドライバＤＲ０〜ＤＲ３へ供給されないため、ドライバＤＲ０〜ＤＲ３が非活性状態となる。
【００５８】
また、ドライバＤＲ０は、同図に示すように、レベル変換回路４１と、ＰチャンネルＦＥＴ４２、４４と、ＮチャンネルＦＥＴ４３、４５から構成されている。そして、レベル変換回路４１の出力端がＦＥＴ４２、４３のゲートへ接続される。ブースト電圧Ｖｂｔがレベル変換回路４１、及びＦＥＴ４２、４４のソースへ供給される。ＦＥＴ４２のドレインおよびＦＥＴ４３のドレインが共通接続されると共に、ＦＥＴ４４，４５のゲートに接続される。ＦＥＴ４３のソースが接地される。ＦＥＴ４４のドレインとＦＥＴ４５のドレインが共通接続され、また、ＦＥＴ４５のソースが接地されている。そして、ＦＥＴ４２、４３の共通接続点の信号、ＦＥＴ４４、４５の共通接続点の信号が各々前述した信号Ｓ０，信号／Ｓ０（図３参照）としてセルアレイＳ０の第２ワード線ＳＳＬへ供給される。ドライバＤＲ１〜ＤＲ３の構成は、上記ドライバＤＲ０の構成と同様である。
第２ワードデコーダ５０は、上述した信号ＡＳに代えて、信号／ＡＳがプリデコーダ３０から供給されている点を除けば、第２ワードデコーダ４０と同一構成である。
【００５９】
以上がワード線を選択する回路の構成である。これに対し、ビット線を選択する回路を以下に説明する。
図４において、端子１４０に、ビット線を選択するアドレスＡｄｄＣが印加される。この端子１４０に印加されたアドレスＡｄｄＣはアドレスバッファ１４１を介してプリデコーダ１４２へ供給される。プリデコーダ１４２はアドレスバッファ１４１の出力をプリデコードしてカラムデコーダ１４３へ出力する。カラムデコーダ１４３はプリデコーダ１４２の出力によって指示されるビット選択ラインＢＳＬ（図２参照）を活性化する。これにより、同ビット選択ラインＢＳＬに接続されたスイッチ素子ＳＩがオンとなり、そのスイッチ素子ＳＩに接続されたセンスアンプＳＡがサブデータバスＳＤＢを介してデータバスＤＢに接続される。そして、データバスＤＢに読み出されたデータはデータアンプＤＡ（図４）およびＩ／Ｏバッファ１４４を介して端子１４９へ出力される。
【００６０】
また、図４において、センスアンプ活性化回路１４５〜１４８は、前述したブロック選択信号Ａｂ（図６参照）およびセルアレイＳ０選択信号ＡＳを受け、信号ＡＳが”１”の場合に、セルアレイＳ０の、ブロック選択信号Ａｂが指示するブロック（Ｂ００〜Ｂ０３）のセンスアンプＳＡを活性化する。
次に、上述した半導体記憶装置の動作を説明する。
まず、通常のデータ読出／書込時においては、リフレッシュ信号ＲＥＦが”０”にある。そして、外部からワード線を指定するアドレスＡｄｄ０〜Ａｄｄ１０が端子２１〜２３へ供給されると、このアドレスＡｄｄ０〜Ａｄｄ１０に応じて、アドレスバッファ２６からアドレスデータＡ０〜Ａ１０がプリデコーダ３０へ出力される。いま、最上位ビットのアドレスデータＡ１０が”１”であったとすると、セルアレイＳ０選択信号ＡＳ（図６）が”１”となり、一方、セルアレイＳ１選択信号／ＡＳが”０”となる。この結果、第１ワードデコーダ７０の各サブデコーダ７１〜７４が活性化可能状態となる一方、第１ワードデコーダ８０の各サブデコーダ８１〜８４はいずれも非活性化される。また、信号ＡＳが”１”、信号／ＡＳが”０”になると、第２ワードデコーダ４０が活性化される一方、第２ワードデコーダ５０が非活性化される。
【００６１】
また、アドレスデータＡ８，Ａ９が、例えば”０１”（１０進数；２）であったとすると、図６のプリデコーダ３０からブロック選択信号Ａｂとして、”００１０”が出力される。この時、リフレッシュ信号ＲＥＦが”０”であることから、ブロック選択信号Ａｂ”００１０”に対し、インバータ６６〜６９の出力の内インバータ６８の出力のみ”１”となり、これにより、第１ワードデコーダ７０のサブデコーダ７３のみが活性化され、サブデコーダ７１，７２，７４は非活性化される。すなわち、セルアレイＳ０のブロックＢ０２のワード線のみ活性化可能状態となる。
【００６２】
また、アドレスデータＡ２〜Ａ７が例えば”００１１００”（１０進数；１２）であったとすると、サブデコーダ７３の出力Ｑ１２のみが”１”となる。これにより、ブロックＢ０２の第１ワード線ＭＷＬ０〜ＭＷＬ６３の内のＭＷＬ１２のみが活性化される。
また、アドレスデータＡ０，Ａ１が”１０”（１０進数；１）であったとすると、第２ワードデコーダ４０（図１０）のナンドゲートＮＮ１の出力のみが”１”となり、ドライバＤＲ１のみが活性化される。これにより、第２ワード線ＳＳＬ（図２）の第２番目のラインが活性化される。
【００６３】
このように、アドレスデータＡ０〜Ａ１０が上述した”１０００１１０００１１”であった場合、セルアレイＳ０の第２ブロックＢ０２の第１ワード線ＭＷＬ１２が活性化されるとともに、第２ワード線ＳＳＬの第２番目のラインが活性化され、これにより、第１ワード線ＭＷＬ１２に接続されている４個の第３ワードデコーダＳＤの各アンドゲートＡＮ１（図３）に接続されている４本の第３ワード線ＳＷＬが活性化される。また、この時、センスアンプ活性化回路１４７によって、ブロックＢ０２の各センスアンプＳＡが活性化される。これにより、上述した４本の第３ワード線ＳＷＬに接続されているメモリセルのデータがセンスアンプＳＡによって増幅される。そして、アドレスＡｄｄＣによって、ビット線ＢＬが選択されると、そのビット線が接続されているセンスアンプＳＡのデータがサブデータバスＳＤＢおよびデータバスＤＢを介して読み出される。
【００６４】
一方、アドレスデータＡ１０が”０”の場合は、セルアレイＳ１選択信号ＡＳが”１”、セルアレイＳ０選択信号ＡＳが”０”となる。これにより、第１ワードデコーダ７０および第２ワードデコーダ４０が非活性化状態とされる一方、セルアレイＳ１のいずれかのワード線がアドレスデータＡ０〜Ａ９に基づいて活性化される。
【００６５】
次に、リフレッシュ時の動作を説明する。リフレッシュ時においては、リフレッシュ制御回路（図示略）からリフレッシュ信号ＲＥＦとして”１”が出力されると共に、リフレッシュアドレスが端子２１〜２３へ供給される。いま、リフレッシュアドレスに基づくアドレスデータＡ１０が”１”であった場合は、上述したように、第１ワードデコーダ８０および第２ワードデコーダ５０が非活性状態とされ、一方、セルアレイＳ０の各ワード線が活性化可能状態となる。また、リフレッシュ信号ＲＥＦが”１”の場合は、図６に示すノアゲート６２〜６５の出力がいずれも、アドレスデータＡ８，Ａ９の値にかかわらず”０”となり、したがって、インバータ６６〜６９の出力がいずれも”１”となる。これにより、サブデコーダ７１〜７４がいずれも活性化可能状態になる。すなわち、ブロックＢ００〜Ｂ０３がいずれも活性化可能状態になる。
【００６６】
そして、リフレッシュアドレスに基づくアドレスデータＡ０〜Ａ７が、例えば”００００００００”である場合は、各ブロックＢ００〜Ｂ０３の各第１ワード線ＭＷＬ０が活性化され、これらの第１ワード線ＭＷＬ０に併設されている４×４本の第３ワード線の内の上から１番目の第３ワード線が活性化される。また、この時、センスアンプ活性化回路１４５〜１４８によって、ブロックＢ００〜Ｂ０３の各センスアンプＳＡがいずれも活性化される。これにより、上述した４本の第３ワード線ＳＷＬに接続されているメモリセルのデータがセンスアンプＳＡによって増幅され、再書込される。すなわち、メモリセルがリフレッシュされる。
【００６７】
上述した各ブロックＢ００〜Ｂ０３の１番目の第３ワード線のリフレッシュが終了すると、次に、リフレッシュアドレスに基づくアドレスデータＡ０〜Ａ７が”１０００００００”となり、これにより、各ブロックＢ００〜Ｂ０３の２番目の第３ワード線のリフレッシュ行われ、以下、上記動作が繰り返される。そして、セルアレイＳ０の全ワード線のリフレッシュが終了すると、次にセルアレイＳ１のリフレッシュが同様にして行われる。
【００６８】
このように、上記の実施形態は、リフレッシュ信号ＲＥＦが”１”の場合に、１つのリフレッシュアドレスを端子２１〜２３へ印加することにより、１つのセルアレイの４つのブロックを同時にリフレッシュするようになっている。これにより、リフレッシュサイクル数を減らすことができると同時に、リフレッシュ時の電力消費を従来のものに比較し削減することができる。すなわち、複数のワード線を一括してリフレッシュする際に、従来のもののように、複数のセルアレイのワード線を一括リフレッシュする場合は、各セルアレイの第１、第２ワードデコーダをいずれも活性化する必要があるが、上記の半導体記憶装置によれば、リフレッシュの際に、一方のセルアレイの第１、第２ワードデコーダのみを活性化すればよく、これにより、従来のものよりリフレッシュ時の電力消費を削減することができる。
【００６９】
この点をさらに説明すると、本実施形態はセルアレイ構成であるとともに、ブーストされた電圧を使用するデコーダがあり、リフレッシュ時にはセルアレイＳ０，Ｓ１の一方を選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
【００７０】
本実施形態はデコーダが動作することによるＡＣ電流ではなく、デコーダが動作することによって消費されるブースト回路９０の電流を低減させるものである。電圧がブーストされていると当然振幅が大きいので電流低減による消費電力低減の効果が大きい。また、電圧をブーストさせるにはチャージポンプでレベルを上げなければいけないが、そのために消費される電流はブーストレベルによって消費される電流に比べて１００％ではない。つまり、レベルを上げるために消費される電流の４０％程度の効率でしかブースト電位を供給することができない。例えば４０ミリＡの電流を供給するためには、ブーストを上げるために発生させる電流として例えば１００ミリＡ必要となる。したがって、ブースト回路９０の出力電流を低減することが消費電力低減に極めて有効となる。
【００７１】
なお、上記実施形態においては、説明の簡略化のためセルアレイを２個、各セルアレイ内のブロックの数を４個としているが、実際の製品においてはセルアレイが３個以上あるものもあり、また、ブロック数も５個以上あるものが通常である。また、同時にリフレッシュするメインワードラインＭＷＬの数も４ラインに限るものではないことは勿論である。
例えば、セルアレイが３個以上ある場合、リフレッシュ時にはセルアレイのいずれか1つを選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
また、セルアレイが３個以上ある場合、リフレッシュ時にセルアレイの内、たとえ複数個のセルアレイが選択された場合でも、少なくとも１つ以上のセルアレイを選択しないようにすれば、従来のように全てのセルアレイが選択される場合と比較すれば、消費電力低減の効果が得られる。
また、上記疑似ＳＲＡＭのなかには、例えば1メモリサイクル中に読出／書込み動作とリフレッシュ動作とを行うものがあるが、本発明はこのような動作を行う装置にも適用可能である。
尚、上記第１実施形態においては、疑似ＳＲＡＭを例にとり説明したが、本発明は、ＤＲＡＭあるいは疑似ＳＲＡＭ等に代表されるリフレッシュを必要とする半導体記憶装置一般に適用可能であり、特に、リフレッシュ動作時の消費電力の低減が要求される装置に好適に適用し得る。
【００７２】
（第２実施形態）
次に、本発明の第２の実施形態について説明する。なお、この実施形態は上記実施形態の変形であり、以下、変形部分のみ説明する。図１１は第２の実施形態の構成を示す回路図である。
この実施形態においては、第１ワードデコーダ７０および８０の出力回路に、図９に示すブースト電圧Ｖｂｔによる昇圧ドライバを使用せず、図１１に示すように、電源電圧ＶDDによる第一の論理回路２００を使用し、ブーストされていない低レベルの第１ワード線選択信号／ＭＷをセルアレイに形成された第３ワードデコーダ２０２へ供給する。同様に、第２ワードデコーダ４０および５０の出力回路に、図１０に示すブースト電圧Ｖｂｔによる昇圧ドライバＤＲ０〜ＤＲ３を使用せず、図１１に示すように、電源電圧ＶDDによる第二の論理回路２０１を使用し、ブーストされていない低レベルの第２ワード線選択信号Ｓ、／Ｓをセルアレイに形成された第３ワードデコーダ２０２へ供給する。
【００７３】
そして、第３ワードデコーダにおいて、上記の信号／ＭＷ、信号Ｓ、及び信号／Ｓに基づきブースト電圧Ｖｂｔによって昇圧された信号を形成し、第３ワード線ＳＷＬへ印加する。ブースト電圧Ｖｂｔは、第１ワードデコーダおよび第２ワードデコーダには供給せず、第３ワードデコーダのみに供給することで更なる消費電力の低減を図る。
図１２は、上記第３ワードデコーダ２０２の構成例を示す回路図である。第３ワードデコーダ２０２は、ＮチャンネルＦＥＴ２０４〜２０６、とＰチャンネルＦＥＴ２０７，２０８とで構成し得る。ブースト電圧Ｖｂｔは、ＰチャンネルＦＥＴ２０７，２０８のソースに供給される。ＰチャンネルＦＥＴ２０７とＮチャンネルＦＥＴ２０４のドレインは共通接続されると共に、ＰチャンネルＦＥＴ２０８のゲートに接続される。ＮチャンネルＦＥＴ２０４のゲートには信号Ｓが供給される。ＰチャンネルＦＥＴ２０７のゲートおよびＰチャンネルＦＥＴ２０８のドレインは共に出力ノードＱに接続される。ＮチャンネルＦＥＴ２０５、２０６は、ソースを共通接続すると共に接地する。ＮチャンネルＦＥＴ２０５、２０６のドレインは共通接続すると共に出力ノードＱに接続される。ＮチャンネルＦＥＴ２０５のゲートには信号／ＭＷが供給され、一方ＮチャンネルＦＥＴ２０６のゲートには信号／Ｓが供給される。
【００７４】
上記第３ワードデコーダ２０２の動作を説明する。いま、信号／ＭＷが”１”の時はＦＥＴ２０５がオンとなり、したがって、図に示すＦＥＴ２０５、２０６、２０８の出力ノードＱの電位が接地電位となり、信号Ｓ、／Ｓの値にかかわらず、この接地電位が第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが非活性化される。
一方、信号／ＭＷが”０”の時は、ＦＥＴ２０５がオフとなり、信号Ｓ，／Ｓの値によって出力ノードＱのレベルが決定される。すなわち、信号Ｓが”１”、信号／Ｓが”０”の場合は、ＦＥＴ２０４がオン、ＦＥＴ２０８がオンとなる一方、ＦＥＴ２０６、ＦＥＴ２０７オフとなり、出力ノードＱの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが活性化される。
【００７５】
一方、信号Ｓが”０”、信号／Ｓが”１”の場合は、ＦＥＴ２０４がオフ、ＦＥＴ２０６がオンとなる。これにより、ＦＥＴ２０７がオン、ＦＥＴ２０８がオフとなり、出力ノードＱが接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
このように、上記第２の実施形態によれば、第３ワードデコーダにのみレベル変換機能を持たせ、第１、第２ワードデコーダをブースト電圧Ｖｂｔを使用しないＶDD系回路で構成したので、第１、第２ワードデコーダの消費電力を減することができる。
【００７６】
（第３実施形態）
次に、本発明の第３の実施形態について説明する。なお、この実施形態は上記第1の実施形態の変形であり、以下、変形部分のみ説明する。図１３はこの発明の第３の実施形態の構成を示す回路図である。この図に示す実施形態は、第２ワードデコーダの２本の出力信号Ｓ、／Ｓに代えて、信号Ｓのみによって第３ワードデコーダを駆動するようにしたものである。
【００７７】
第３ワードデコーダは、ＮチャンネルＦＥＴ２１１〜２１３と、ＰチャンネルＦＥＴ２１４、２１５とから構成し得る。ＰチャンネルＦＥＴ２１５は、そのゲートが接地されると共に、ブースト電圧ＶｂｔがＰチャンネルＦＥＴ２１５を介してノードＰへ供給されるため、ＰチャンネルＦＥＴ２１５は負荷抵抗として働く。ＮチャンネルＦＥＴ２１１及び２１２は、ノードＰとグランドとの間に直列に接続される。また、第１ワード線ＭＷＬの信号がＦＥＴ２１２のゲートへ印加され、第２ワードデコーダの出力信号ＳがＦＥＴ２１１のゲートへ印加される。ブースト電圧Ｖｂｔは、さらにＰチャンネルＦＥＴ２１４のソースにも供給される。ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のドレインは共通接続されると共に、出力ノードＱに接続される。ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のゲートは共通接続されると共に、ノードＰに接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のゲート電位となる。ＮチャンネルＦＥＴ２１３のソースは接地される。
【００７８】
上記第３ワードデコーダの動作を説明する。いま、第１ワード線ＭＷＬの信号が”０”の場合は、ＦＥＴ２１２がオフとなり、ＦＥＴ２１２とＦＥＴ２１５のノードＰの電位がブースト電圧Ｖｂｔとなる。この結果、ＦＥＴ２１３がオン、ＦＥＴ２１４がオフとなり、ＦＥＴ２１３とＦＥＴ２１４の出力ノードＱの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
一方、第１ワード線ＭＷＬの信号が”１”の場合は、ＦＥＴ２１２がオンとなり、この場合、信号Ｓによって第３ワード線ＳＷＬへの出力が決定される。すなわち、信号Ｓが”１”の場合は、ＦＥＴ２１１がオンとなり、ノードＰの電位が接地電位となる。これにより、ＦＥＴ２１４がオン、ＦＥＴ２１３がオフとなり、出力ノードＱの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ出力される。これにより、第３ワード線ＳＷＬが活性化される。これに対し、信号Ｓが”０”の場合は、ＦＥＴ２１１がオフとなり、ノードＰの電位がブースト電圧Ｖｂｔとなる。これにより、ＦＥＴ２１３がオン、ＦＥＴ２１４がオフとなり、出力ノードＱの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
【００７９】
このように、上記実施形態によれば、第１ワードデコーダ、第２ワードデコーダの出力として共に、正負２本の信号を使用するのではなく、各１本の信号で済むので、ＡＣパワーを減らすことができる。なお、図１３の回路の場合、第３ワード線の選択時にＦＥＴ２１１，２１２，２１５を貫通する貫通電流が発生するが、選択時間だけであり、この貫通電流は、ほとんど無視することができる。
また、変更例として、第１ワード線ＭＷＬの信号ＭＷＬをＦＥＴ２１１のゲートに、信号ＳをＦＥＴ２１２のゲートに入力してもよい。また、接地側のＦＥＴ２１１は、隣接する回路のものと同一信号を入力する場合、まとめて接地側のＦＥＴ２１１を隣接する回路のものと共通に使用してもよい。
【００８０】
（第４実施形態）
次に、本発明の第４の実施形態について説明する。なお、この実施形態は上記第１の実施形態の変形であり、以下、変形部分のみ説明する。図１４、図１５は、この発明の第４の実施形態の構成を示す回路図である。これらの図に示す実施形態は、第３ワードデコーダを、ソースをドライブして動作させ、これにより、第２ワードデコーダまたは第１ワードデコーダの出力信号の振幅をより小さくし、これらのデコーダの消費電力をより小さくしたものである。図１４においては、第３ワードデコーダを第２ワードデコーダの出力信号／Ｓをトランジスタのソースに供給して、ソースドライブで動作させるようになっている。また、図１５はその場合の第２ワードデコーダの構成の要部を示している。
【００８１】
図１４を参照し、第３ワードデコーダの回路構成と動作を説明する。第３ワードデコーダは、ＮチャンネルＦＥＴ２２１、２２２と、ＰチャンネルＦＥＴ２２３、２２４とから構成し得る。ＰチャンネルＦＥＴ２２３は、そのゲートが接地されると共に、ブースト電圧ＶｂｔがＰチャンネルＦＥＴ２２３を介してノードＰへ供給されるため、ＰチャンネルＦＥＴ２２３は負荷抵抗として働く。ＰチャンネルＦＥＴ２２３とＮチャンネルＦＥＴ２２１は、そのドレインが共通にノードＰに接続される。ＮチャンネルＦＥＴ２２１のソースには、第２ワードデコーダの出力信号／Ｓが供給され、ゲートには第１ワード線ＭＷＬの信号が印加される。
【００８２】
ブースト電圧Ｖｂｔは、さらにＰチャンネルＦＥＴ２２４のソースにも供給される。ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のドレインは共通接続されると共に、出力ノードＱに接続される。ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のゲートは共通接続されると共に、ノードＰに接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のゲート電位となる。ＮチャンネルＦＥＴ２２２のソースは接地される。
【００８３】
上記第３ワードデコーダの動作を説明する。いま、第１ワード線ＭＷＬの信号が”０”の場合は、ＦＥＴ２２１がオフとなり、ＦＥＴ２２１とＦＥＴ２２３の接続点Ｐの電位がブースト電圧Ｖｂｔとなる。この結果、ＦＥＴ２２２がオン、ＦＥＴ２２４がオフとなり、ＦＥＴ２２２とＦＥＴ２２４の接続点Ｑの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ供給される。
【００８４】
一方、第１ワード線ＭＷＬの信号が”１”の場合は、ＦＥＴ２２１がオンとなり、この場合、信号／Ｓによって第３ワード線ＳＷＬへの供給が決定される。すなわち、信号／Ｓが”１”の場合は、点Ｐの電位がブースト電圧Ｖｂｔとなる。これにより、ＦＥＴ２２２がオン、ＦＥＴ２２４がオフとなり、点Ｑの電位が接地電位となり、第３ワード線ＳＷＬが非活性化される。これに対し、信号／Ｓが”０”の場合は、点Ｐの電位が接地電位となり、これにより、ＦＥＴ２２４がオン、ＦＥＴ２２２がオフとなり、点Ｑの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが活性化される。
【００８５】
次に、図１５を参照し、第２ワードデコーダの回路構成と動作を説明する。第２ワードデコーダは、ナンドゲートＮＮ０と、インバータ２２６と、ＮチャンネルＦＥＴ２２７，２２８とで構成し得る。ＮチャンネルＦＥＴ２２７，２２８は、電源電圧ＶDDとグランドとの間に直列に接続される。ＮチャンネルＦＥＴ２２７，２２８のドレインは出力端に共通接続される。ナンドゲートＮＮ０の出力は、インバータ２２６を介しＮチャンネルＦＥＴ２２８のゲートに接続されると共に、ＮチャンネルＦＥＴ２２７のゲートには直接接続されることで、ＮチャンネルＦＥＴ２２７のゲートには、ナンドゲートＮＮ０の出力信号が印加され、ＮチャンネルＦＥＴ２２８のゲートには、ナンドゲートＮＮ０の出力信号の反転信号が印加される。
【００８６】
これらの構成要素２２６〜２２８によって図１０のドライバＤＲ０に代わるドライバが構成されている。また、図１５の回路においては、ドライバの電源として、ブースト電圧Ｖｂｔではなく、電源電圧ＶDDが用いられている。このような構成において、ナンドゲートＮＮ０の出力が”０”の場合は、インバータ２２６の出力が”１”となり、ＦＥＴ２２７がオフ、ＦＥＴ２２８がオンとなる。これにより、信号／Ｓとして接地電位が出力される。一方、ナンドゲートＮＮ０の出力が”１”の場合は、インバータ２２６の出力が”０”となり、ＦＥＴ２２７がオン、ＦＥＴ２２８がオフとなる。これにより、信号／Ｓとして（ＶDD−Ｖth）が出力される。なお、ＶthはＦＥＴ２２７のゲートしきい値である。
なお、上述した第２〜第４の実施形態による第３ワードデコーダ回路は、必ずしも複数のワード線を一括してリフレッシュする第１の実施形態に適用されなくても、すなわち、ワード線を１本ずつ順次リフレッシュする構成においても消費電流を削減する効果を有する。
【００８７】
（第５実施形態）
次に、本発明の第５の実施形態について説明する。なお、この実施形態は上記第１の実施形態の変形であり、以下、変形部分のみ説明する。図１６はこの発明の第５の実施形態の構成を示す回路図であり、この図に示す実施形態は上述した第４の実施形態（図１４）の変形である。すなわち、図１４に示す回路においては、第１ワード線ＭＷＬの信号が”１”となると、ＦＥＴ２２３，ＦＥＴ２２１を貫通する電流が流れる。そして、第１ワード線の本数が多くなると、この電流が無視できなくなる。
【００８８】
図１６の実施形態においては、図１４のＦＥＴ２２１に入る第１ワード線ＭＷＬの信号を、同時にＦＥＴ２２３のゲートへも印加している。この場合、ＦＥＴ２２３はノーマルオンでないと論理としてはまずいが、ブーストされているので信号ＭＷＬが“１”でもＦＥＴ２２３はオフすることはない。すなわち、第１ワード線ＭＷＬの信号が“１”のときにはＦＥＴ２２３のゲート電圧がＶｃｃまで上がるので、Ｖｃｃとブーストレベルの差＝２Ｖｔｈ（１．数ボルト）しか印加されず、わずかにオンしている状態となって電流削減が可能である。ちなみに、第１ワード線ＭＷＬからみるとＦＥＴ２２３の分だけ負荷が重くなる。貫通電流の影響と第１ワード線ＭＷＬの負荷が重くなる影響を考慮に、図１４または図１６の何れの回路構成にするのかを選べば良い。
【００８９】
以上が本発明の実施の形態についての詳細である。上述した実施の形態は、バンク構成ではなく、セルアレイ構成をとっている点が１つの特徴である。すなわち、本実施の形態は、図１において、プリデコーダ３０、メインデコーダ６０が各々１回路づつ設けられており、したがって、2つのセルアレイＳ０、Ｓ１の読出／書込を各々独立に行うことができない。言い換えれば、図１の回路は、バンク構成における１バンクに相当する。そして、本実施の形態は、このようなセルアレイ構成の半導体記憶装置において、リフレッシュ時の電力消費の削減を図ったものである。
【００９０】
すなわち、本実施の形態は、前述したように、１つのセルアレイの複数のワード線を一括してリフレッシュするようになっている。これにより、セルアレイＳ０をリフレッシュしている時はセルアレイＳ１の第１ワードデコーダ８０、第２ワードデコーダ５０が活性化されることはなく、したがって、これらのデコーダ８０，５０におけるブースト電圧Ｖｂｔの電力消費もほとんどない。同様に、セルアレイＳ１をリフレッシュしている時はセルアレイＳ０の第１ワードデコーダ７０、第２ワードデコーダ４０が活性化されることはなく、したがって、これらのデコーダ７０，４０におけるブースト電圧Ｖｂｔの電力消費もほとんどない。これにより、２個のセルアレイＳ０，Ｓ１のワード線を同時にリフレッシュする従来のものに比較し、リフレッシュ時の電力消費を削減することができる。
【００９１】
なお、上記実施形態においては、説明の簡略化のためセルアレイを２個、各セルアレイ内のブロックの数を４個としているが、実際の製品においてはセルアレイが３個以上あるものもあり、また、ブロック数も５個以上あるものが通常である。また、同時にリフレッシュするメインワードラインＭＷＬの数も４ラインに限るものではないことは勿論である。
例えば、セルアレイが３個以上ある場合、リフレッシュ時にはセルアレイのいずれか1つを選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
【００９２】
また、セルアレイが３個以上ある場合、リフレッシュ時にセルアレイの内、たとえ複数個のセルアレイが選択された場合でも、少なくとも１つ以上のセルアレイを選択しないようにすれば、従来のように全てのセルアレイが選択される場合と比較すれば、消費電力低減の効果が得られる。
【００９３】
また、本実施形態では、ある第３ワード線ＳＷＬを選択する場合、行方向に貫通する第１ワード線ＭＷＬと、列方向に貫通する第２ワード線ＳＳＬの交差部分において第３ワード線ＳＷＬを選択している。この考え方が本実施形態におけるセルアレイである。第２ワードデコーダ４０または５０がセルアレイＳ０またはＳ１につき１個だけある構成である。本実施形態では、ある特定のセルアレイ内で４本の第１ワード線ＭＷＬを選択したとしても、第１ワード線ＭＷＬ毎に個別に第２ワードデコーダが必要となるわけではない。
【００９４】
従来の半導体記憶装置においては、各ブロック毎に第２ワードデコーダを設けており、本実施形態におけるブロックＢ００〜Ｂ０３、Ｂ１０〜Ｂ１３毎に第２ワード線を形成している。このような構成では、各ブロックごとに１本すなわち合計４本の第１ワード線を一括してリフレッシュするには、４個の第２ワードデコーダを全て動作させる必要があるため、非常に非効率的である。
しかしながら、本実施形態は、第２ワード線ＳＳＬをセルアレイに貫通させているため、従来のものに比して面積を小さくすることができて有利である。
【００９５】
以上のように、本実施形態では、行方向・列方向に貫通しているものをセルアレイと定義し、その中で第１ワード線ＭＷＬを複数本活性化させるものである。本実施形態では、第２ワード線ＳＳＬがセルアレイを貫通しているため、それによって第１ワード線ＭＷＬを複数選択することができる。第２ワード線を貫通させて走らせることにより、１組の信号だけを動作させれば良いので、従来のもののように、第２ワード線を縦横に走らせる必要がなく、面積的にも有利であって消費電力も低減可能である。
【００９６】
従来のものでは、第１ワード線が行方向には貫通しているが、第２ワード線が列方向には貫通していない。従来のものの第２ワード線毎の単位が本実施形態のセルアレイに相当しているのである。すなわち、本実施形態では１個のセルアレイ中で複数の第１ワード線ＭＷＬを活性化しているのに対し、従来のものでは、１つのセルアレイの中ではセンスアンプが１組であるため、複数の第１ワード線を選択することはできない。従来のものは、本実施形態のセルアレイＳ０、Ｓ１に相当するものを複数選択している。要するに、本実施形態では、リフレッシュ時に選択された複数の第１ワード線ＭＷＬに対して、共通に第２ワード線の信号が与えられるのに対し、従来のものでは、リフレッシュ時に選択された複数の第１ワード線の各々に第２ワード線の信号が与えられる。
尚、上記実施形態においては、疑似ＳＲＡＭを例にとり説明したが、本発明は、ＤＲＡＭあるいは疑似ＳＲＡＭ等に代表されるリフレッシュを必要とする半導体記憶装置一般に適用可能であり、特に、リフレッシュ動作時の消費電力の低減が要求される装置に好適に適用し得る。
また、本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、セルアレイ構成の半導体記憶装置におけるリフレッシュ動作において、複数の選択信号を一括選択するようにしたので、リフレッシュ時の電力消費を削減することができる効果が得られる。
また、昇圧回路を有しているので、電力削減の効果をより上げることができる。
さらに、セルアレイが複数のブロックに分割されているので、１ブロックにつき１ワード線等、ブロック単位でリフレッシュすることにより、リフレッシュ回路の簡略化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２】図１におけるセルアレイＳ０の一部の構成を示す回路図である。
【図３】図１における第３ワードデコーダＳＤの構成を示す回路図である。
【図４】図１におけるセルアレイＳ０のデータ読み出し回路の構成を示すブロック図である。
【図５】図１におけるアドレスバッファ２６の構成を示す回路図である。
【図６】同実施形態におけるプリデコーダ３０、メインデコーダ６０、第１ワードデコーダ７０および８０の構成を示すブロック図である。
【図７】図６における２−４デコーダ３１〜３５の構成を示す回路図である。
【図８】図６における１２−６４デコーダ６１の構成を示す回路図である。
【図９】図６におけるサブデコーダ７１〜７４、８１〜８４の構成を示す回路図である。
【図１０】図１における第２ワードデコーダ４０，５０の構成を示す回路図である。
【図１１】この発明の第２の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１２】図１１における第３ワードデコーダの構成例を示す回路図である。
【図１３】この発明の第３の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１４】この発明の第４の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１５】図１４における信号／Ｓを出力する第２ワードデコーダの一部構成を示す回路図である。
【図１６】図１４に示す回路の改良例を示す回路図である。
【図１７】従来の半導体記憶装置の構成例を示すブロック図である
【符号の説明】
３０ プリデコーダ
４０、５０ 第２ワードデコーダ
６０ メインデコーダ
６２〜６５ オアゲート
６６〜６９ インバータ
７０，８０ 第１ワードデコーダ
９０ ブースト電圧発生回路
Ｂ００〜Ｂ０３、Ｂ１０〜Ｂ１３ ブロック
Ｓ０、Ｓ１ セルアレイ
ＳＡ センスアンプ
ＳＤ 第３ワードデコーダ
ＭＷＬ 第１ワード線
ＳＳＬ 第２ワード線
ＳＷＬ 第３ワード線
【発明の属する技術分野】
この発明は、半導体記憶装置およびそのリフレッシュ方法に関し、特に、リフレッシュ動作時の消費電力の低減を図った半導体記憶装置およびそのリフレッシュ方法に関する。
【０００２】
【従来の技術】
リフレッシュ動作を行う半導体記憶装置の従来の構成例が、特開平８−７７７６９号に開示される。図１７はこの半導体記憶装置の従来の構成例を示すブロック図である。半導体記憶装置は、メモリアレイ２ａ、２ｂに加え以下の構成を有する。メモリアレイ２ａ、２ｂの読出／書込アドレスＡｄｄは、アドレスバッファ１に入力される。第一のＸバッファ３ａは、アドレスバッファ１に接続され、アドレスバッファ１から出力されたアドレスデータＡＤの入力を受ける、外部入力信号／ＲＡＳＡＮ（以下／は負論理の信号を示す）に基づいて読み込み出力する。
第一のマルチプレクサ４ａは、その入力側が第一のＸバッファ３ａ及びアドレス発生回路１０に接続され、その出力側が第一のＸデコーダ５ａに接続される。第一のマルチプレクサ４ａは、リフレッシュ制御信号／ＡＲに基づき制御される。ノーマル動作モードすなわち非リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”１”となり、第一のマルチプレクサ４ａは、第一のＸバッファ３ａからの出力を第一のＸデコーダ５ａへ供給する。一方、リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”０”となり、アドレス発生回路１０からの出力を第一のＸデコーダ５ａへ供給する。
第一のＸデコーダ５ａは、第一のマルチプレクサ４ａからの出力をデコードし、そのデコード結果に基づいて第一のメモリアレイ２ａのワード線を駆動する。第一のセンスアンプ回路６ａは、メモリアレイ２ａのビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ（図示略）へ出力する。
第一のゲート回路７ａは、リフレッシュバンク活性化回路１２に接続され、リフレッシュバンク活性化回路１２からの信号／ＲＡＳＲおよび外部入力信号／ＲＡＳＡＮに基づいて、第一のＸデコーダ５ａ、第一のセンスアンプ回路６ａを活性化する第一の活性化信号／ＲＡＳＡを発生し、第一のＸデコーダ５ａ、第一のセンスアンプ６ａを活性化する。
【０００３】
そして、上述した各構成要素２ａ、３ａ、４ａ、５ａ、６ａ、７ａによって第一のバンクＢＫＡが構成されている。なお、ビット線を選択するカラムデコーダおよびその制御系については、記載を省略する。
第二のＸバッファ３ｂは、アドレスバッファ１に接続され、アドレスバッファ１から出力されたアドレスデータＢＤの入力を受け、外部入力信号／ＲＡＳＢＮに基づいて読み込み出力する。
第二のマルチプレクサ４ｂは、その入力側が第二のＸバッファ３ｂ及びアドレス発生回路１０に接続され、その出力側が第二のＸデコーダ５ｂに接続される。第二のマルチプレクサ４ｂは、リフレッシュ制御信号／ＡＲに基づき制御される。ノーマル動作モードすなわち非リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”１”となり、第二のマルチプレクサ４ｂは、第二のＸバッファ３ｂからの出力を第二のＸデコーダ５ｂへ供給する。一方、リフレッシュモードでは、リフレッシュ制御信号／ＡＲは”０”となり、アドレス発生回路１０からの出力を第二のＸデコーダ５ｂへ供給する。
【０００４】
第二のＸデコーダ５ｂは、第二のマルチプレクサ４ｂからの出力をデコードし、そのデコード結果に基づいて第二のメモリアレイ２ｂのワード線を駆動する。第二のセンスアンプ回路６ｂは、メモリアレイ２ｂのビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ（図示略）へ出力する。
第二のゲート回路７ｂは、リフレッシュバンク活性化回路１２に接続され、リフレッシュバンク活性化回路１２からの信号／ＲＡＳＲおよび外部入力信号／ＲＡＳＢＮに基づいて、第二のＸデコーダ５ｂ、第二のセンスアンプ回路６ｂを活性化する第二の活性化信号／ＲＡＳＢを発生し、第二のＸデコーダ５ｂ、第二のセンスアンプ６ｂを活性化する。
そして、上述した各構成要素２ｂ、３ｂ、４ｂ、５ｂ、６ｂ、７ｂによって第二のバンクＢＫＢが構成されている。なお、ビット線を選択するカラムデコーダおよびその制御系については、記載を省略する。
【０００５】
リフレッシュモード検出回路１１は、チップセレクト信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいてリフレッシュモードが指定されたことを検出し、リフレッシュ信号／ＡＲ（パルス信号）を出力する。リフレッシュバンク活性化回路１２は、リフレッシュモード検出回路１１と接続され、リフレッシュ信号／ＡＲを受け、バンクＢＫＡ、ＢＫＢを共に活性化する信号／ＲＡＳＲをゲート回路７ａ、７ｂへ供給する。リフレッシュカウンタ１３は、リフレッシュモード検出回路１１と接続され、リフレッシュ信号／ＡＲを受け、リフレッシュ信号／ＡＲを順次アップカウントし、そのカウント値をアドレス発生回路１０へ供給する。アドレス発生回路１０はラッチ回路によって構成され、リフレッシュカウンタ１３の出力をリフレッシュ信号／ＡＲに基づいて読み込み、マルチプレクサ４ａ、４ｂへ供給する。
【０００６】
このような構成において、通常の読出／書込時（信号／ＡＲ＝”１”）においては、アドレスＡｄｄがアドレスバッファ１を介して、アドレスデータＡＤとしてＸバッファ３ａおよび４ａへ供給される。そして、例えばバンクＢＫＡのメモリアレイ２ａを選択する信号／ＲＡＳＡＮ（”０”）が出力されている場合は、アドレスデータＡＤがＸバッファ３ａに読み込まれる。この時、リフレッシュ信号／ＡＲが”１”であり、したがって、Ｘバッファ３ａ内のアドレスデータＡＤがマルチプレクサ４ａを介してＸデコーダ５ａへ供給される。またこの時、ゲート回路７ａは、上記信号／ＲＡＳＡＮをＸデコーダ５ａおよびセンスアンプ回路６ａへ出力し、これらの回路を活性化する。これにより、Ｘデコーダ５ａによって、アドレスデータＡＤに対応するメモリアレイ２ａのワード線が選択される。
【０００７】
一方、メモリアレイ２ａ、３ａのリフレッシュ時においては、リフレッシュモード検出回路１１からリフレッシュ信号／ＡＲ（”０”）が出力される。リフレッシュバンク活性化回路１２はこのリフレッシュ信号／ＡＲを受け、信号／ＲＡＳＲをゲート回路７ａ、７ｂへ出力する。ゲート回路７ａ、７ｂはこの信号／ＲＡＳＲを受け、信号／ＲＡＳＡ、信号／ＲＡＳＢを出力してＸデコーダ５ａ、センスアンプ回路６ａおよびＸデコーダ５ｂ、センスアンプ回路６ｂを各々活性化する。
【０００８】
また、リフレッシュ信号／ＡＲが出力されると、リフレッシュカウンタ１３がアップカウントされ、そのカウント出力がアドレス発生回路１０に読み込まれる。そして、読み込まれたデータがマルチプレクサ４ａ、４ｂを介してＸデコーダ５ａ、５ｂへ各々供給される。これにより、上記リフレッシュカウンタ１３の出力に対応するメモリアレイ２ａ、２ｂのワード線がリフレッシュされる。次いで、再び、リフレッシュ信号／ＡＲ（”０”）が出力されると、リフレッシュカウンタ１３がアップカウントされ、そのカウント出力に基づいてメモリアレイ２ａ、２ｂのワード線がリフレッシュされる。以下上記動作が繰り返される。
【０００９】
以上が、図１７に示す半導体記憶装置の概略構成および動作である。この半導体記憶装置は、上述したことから明らかなように、バンク構成を採っており、各バンクＢＫＡ、ＢＫＢが各々独立して動作できるようになっている。そして、リフレッシュ時には、メモリアレイ２ａ、２ｂの周辺回路が共に活性化され、メモリアレイ２ａ、２ｂの各１本のワード線が同時に選択され、それらのワード線に係るメモリセルが同時にリフレッシュされる。
【００１０】
上述したバンク構成の半導体記憶装置に対し、セルアレイ構成による半導体記憶装置も知られている。このセルアレイ構成の半導体記憶装置においては、メモリアレイが複数設けられていても、各メモリアレイの読出／書込をそれぞれ独立して行うことができない。言い換えれば、このセルアレイ構成のものは、バンク構成の１バンクに対応する構成であると言える。
但し、このセルアレイ構成の場合、読出／書込は同時に１メモリアレイのみしかできないが、リフレッシュは複数のメモリアレイについて同時に行うことが可能である。そして、従来、このセルアレイ構成の半導体記憶装置においても、リフレッシュ時においては、リフレッシュ時間を短縮するため、複数のメモリアレイを同時にリフレッシュすることが行われていた。
このように、従来のリフレッシュが必要な半導体記憶装置にあっては、バンク構成のものも、ブロック構成のものも共にリフレッシュ時間を短縮するため、複数のメモリアレイを同時にリフレッシュすることが行われていた。
【００１１】
【発明が解決しようとする課題】
ところで、近年、携帯電話等の各種携帯機器において、半導体記憶装置が広く使用されている。この携帯機器に使用される半導体記憶装置においては、いかに消費電力を低減するかが大きな問題である。特に、ＤＲＡＭあるいは疑似ＳＲＡＭ等のリフレッシュを必要とする半導体記憶装置においては、リフレッシュ動作時の消費電力をいかに低減するかが重要な課題である。しかしながら、上述した従来の半導体記憶装置においては、バンク構成、ブロック構成のいずれのものにおいても未だリフレッシュ時の消費電力が大きいという欠点があった。すなわち、複数のメモリアレイを同時にリフレッシュするということは、リフレッシュ時間を短縮することはできるが、リフレッシュ時において、各メモリアレイの周辺回路をいずれも活性化する必要があり、このため、消費電力が大きくなってしまう。なお、疑似ＳＲＡＭとは、ＤＲＡＭ（ダイナミックラム）と同様のメモリセルを有し、ＳＲＡＭ（スタティックラム）と同様の使い勝手を有する半導体記憶装置である。
【００１２】
本発明は、上述した事情を考慮してなされたもので、その目的は、リフレッシュ時の消費電力を従来のものよりさらに低減した半導体記憶装置及びそのリフレッシュ方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を解決すべくなされたもので、リフレッシュ動作を必要とする複数のメモリセルを有する複数のセルアレイが設けられた半導体記憶装置であって、前記複数のセルアレイごとに設けられた複数の第１の選択手段と、内部アドレス信号に基づき前記複数の第１の選択手段に共通の選択信号を出力する第２の選択手段とを有する半導体記憶装置において、リフレッシュ動作では前記第２の選択手段は、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、前記複数の第１の選択手段の内、前記選択されたセルアレイの第１の選択手段のみが選択的に活性化されることを特徴とする半導体記憶装置を提供する。
【００１４】
前記選択されたセルアレイの第１の選択手段は、複数のワード線を一括選択するよう構成し得る。
更に、前記第２の選択手段は、前記複数のセルアレイの内、１つのセルアレイを選択し、この選択されたセルアレイの第１の選択手段のみが活性化されるよう構成し得る。
前記第２の選択手段と電気的に結合され、外部入力されたアドレス信号に基づき内部アドレス信号を出力し、前記第２の選択手段に内部アドレス信号を供給するアドレス入力手段をさらに有するよう構成し得る。
【００１５】
更に、前記第１の選択手段は、第１のワード線選択信号を出力する第１のワード線選択手段と、第２のワード線選択信号を出力する第２のワード線選択手段とを有し、前記第１のワード線選択信号は複数のワードドライバに入力される選択信号であり、前記第２のワード線選択信号は、それぞれの前記第１のワード線選択信号が入力される複数の前記ワードドライバに入力される選択信号であって、複数の前記第１のワード線選択信号間で共通の選択信号であるよう構成し得る。
【００１６】
前記複数の第１の選択手段の内、選択的に活性化された第１の選択手段のみに昇圧電位を選択的に供給する昇圧手段をさらに有するよう構成し得る。
前記メモリセルに対するデータ読み出し動作およびデータ書き込み動作において、前記第１および第２のワード線選択手段がそれぞれ１つの信号を出力するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有するよう構成し得る。
【００１７】
リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
前記アドレス入力手段は、前記外部アドレス信号をチップ選択信号に基づいてオン／オフ制御するゲート手段で構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの全てのブロックを選択する前記第１のワード線選択信号を出力するよう構成し得る。
【００１８】
前記第１のワード線選択手段は、前記第２の選択手段の出力に応じて前記第１ワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて昇圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて第２ワード線を選択する第２のワード線選択信号を出力する選択手段で構成し得る。
【００１９】
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて前記第２ワード線を選択する第２のワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて高電圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記ワードドライバは、前記第１のワード線選択信号と前記第２のワード線選択信号のアンド論理をとるアンド回路で構成し得る。
【００２０】
前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号をオン／オフ制御するスイッチ手段で構成し得る。
前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号を昇圧して出力し、または、低レベル信号として出力するスイッチ手段で構成し得る。
更に、前記アンド回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１のワード線選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２のワード線選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とで構成し得る。
【００２１】
また、前記アンド回路は、負荷手段と、前記第１のワード線選択信号によって駆動される第１のスイッチ手段と、前記第２のワード線選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とで構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号の出力がゲートへ供給され、前記第２のワード線選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する選択回路とで構成し得る。
【００２２】
更に、本発明は、リフレッシュ動作を必要とする複数のメモリセルを有する複数のセルアレイが設けられた半導体記憶装置であって、外部アドレス信号に応答して内部アドレス信号を出力するアドレス入力手段と、前記複数のセルアレイごとに設けられた複数の第１の選択手段と、前記アドレス入力手段に電気的に結合され、前記アドレス入力手段からの内部アドレス信号に基づき前記複数の第１の選択手段に共通の選択信号を出力する第２の選択手段とを有する半導体記憶装置において、リフレッシュ動作では前記第２の選択手段は、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、前記第１の選択手段は複数のワード線を一括選択することを特徴とする半導体記憶装置を提供する。
【００２３】
前記第２の選択手段は、前記複数のセルアレイの内、１つのセルアレイを選択するよう構成し得る。
前記第１の選択手段は、第１のワード線選択信号を出力する第１のワード線選択手段と、第２のワード線選択信号を出力する第２のワード線選択手段とを有し、前記第１のワード線選択信号は複数のワードドライバに入力される選択信号であり、前記第２のワード線選択信号は、それぞれの前記第１のワード線選択信号が入力される複数の前記ワードドライバに入力される選択信号であって、複数の前記第１のワード線選択信号間で共通の選択信号で構成し得る。
【００２４】
前記複数の第１の選択手段の内、選択されたセルアレイの第１の選択手段のみに昇圧電位を選択的に供給する昇圧手段をさらに有するよう構成し得る。
前記メモリセルに対するデータ読み出し動作およびデータ書き込み動作において、前記第１および第２のワード線選択手段がそれぞれ１つの信号を出力するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有するよう構成し得る。
リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
【００２５】
前記アドレス入力手段は、前記外部アドレス信号をチップ選択信号に基づいてオン／オフ制御するゲート手段で構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
前記第１のワード線選択手段は、外部からリフレッシュ信号が供給されたとき、前記セルアレイの全てのブロックを選択する前記第１のワード線選択信号を出力するよう構成し得る。
【００２６】
前記第１のワード線選択手段は、前記第２の選択手段の出力に応じて前記第１ワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて昇圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて第２ワード線を選択する第２のワード線選択信号を出力する選択手段で構成し得る。
【００２７】
前記第２のワード線選択手段は、前記第２の選択手段の出力に応じて前記第２ワード線を選択する第２のワード線選択信号を出力するゲート回路と、前記ゲート回路の出力を昇圧する昇圧ドライバとで構成し得る。
前記昇圧ドライバは、前記ゲート回路の出力レベルをシフトするレベルシフト回路と、前記レベルシフト回路の出力レベルに応じて高電圧信号または低電圧信号を出力するスイッチ手段とで構成し得る。
前記ワードドライバは、前記第１のワード線選択信号と前記第２のワード線選択信号のアンド論理をとるアンド回路で構成し得る。
【００２８】
更に、前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号をオン／オフ制御するスイッチ手段で構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号に応じて前記第２のワード線選択信号を昇圧して出力し、または、低レベル信号として出力するスイッチ手段で構成し得る。
また、前記アンド回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１のワード線選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２のワード線選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とで構成し得る。
【００２９】
また、前記アンド回路は、負荷手段と、前記第１のワード線選択信号によって駆動される第１のスイッチ手段と、前記第２のワード線選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とで構成し得る。
また、前記アンド回路は、前記第１のワード線選択信号の出力がゲートへ供給され、前記第２のワード線選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する選択回路とで構成し得る。
【００３０】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、昇圧電圧によって駆動されるフリップフロップ回路と、前記第１の選択信号によって駆動され前記フリップフロップ回路をイネーブル状態とする第１のスイッチ手段と、前記フリップフロップ回路がイネーブル状態にある場合において、前記第２の選択信号に応じて前記フリップフロップ回路を駆動する第２のスイッチ手段とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３１】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、負荷手段と、前記第１の選択信号によって駆動される第１のスイッチ手段と、前記第２の選択信号によって駆動される第２のスイッチ手段とを直列接続した第１の回路と、前記負荷手段と前記第１のスイッチ手段との接続点の電圧に応じて昇圧信号または低電圧信号を出力する第２の回路とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３２】
更に、本発明は、第１及び第２の選択信号の入力を受け、前記第１の選択信号に応じて前記第２の選択信号を昇圧して出力し、または、低レベル信号として出力する選択回路において、前記選択回路は、前記第１の選択信号の出力がゲートへ供給され、前記第２の選択信号がソースへ印加され、ドレインが負荷手段を介して電源電圧に接続されたトランジスタと、前記トランジスタのドレインの電圧に応じて昇圧信号または低電圧信号を選択的に出力する回路とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前記第１及び第２の選択信号はワード線選択信号であってもよい。
【００３３】
更に、本発明は、半導体記憶装置の複数のセルアレイのメモリセルをリフレッシュするリフレッシュ方法において、前記複数のセルアレイの内、少なくとも1のセルアレイを非選択とし、残りのセルアレイを選択とし、更に選択されたセルアレイの複数のワード線を一括選択することによりリフレッシュ動作を行うことを特徴とする半導体記憶装置のリフレッシュ方法を提供する。
前記複数のセルアレイの内、１つのセルアレイを選択するよう構成し得る。
また、前記選択されたセルアレイ中のワード線は、複数のワードドライバに入力される複数の第１のワード線選択信号と、複数の前記第１のワード線選択信号間で共通の選択信号としての第２のワード線選択信号とに基づき選択されるよう構成し得る。
【００３４】
前記選択されたセルアレイのワード線を駆動するワードドライバのみに昇圧電位を選択的に供給するよう構成し得る。
前記複数のセルアレイの各々は、複数のブロックに分割され、各ブロックは、前記メモリセルのドレイン端子に接続されるデータ読み出し手段を有し、リフレッシュ動作において一括選択される複数の前記第１のワード線選択信号は、前記ブロック毎に同じ本数だけ選択されるよう構成し得る。
【００３５】
外部アドレス信号をチップ選択信号に基づいてオン／オフ制御することで内部アドレスを供給するよう構成し得る。
外部からリフレッシュ信号が供給されたとき、前記選択されたセルアレイ中の複数のブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
外部からリフレッシュ信号が供給されたとき、前記選択されたセルアレイ中の全てのブロックを選択する第１のワード線選択信号を出力するよう構成し得る。
【００３６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照し、この発明の実施の形態について説明する。図１は、この発明の第１の実施形態による半導体記憶装置（疑似ＳＲＡＭ）の要部の構成を示すブロック図である。疑似ＳＲＡＭのセルアレイＳ０、Ｓ１はＤＲＡＭのそれと同様の構成を有するセルアレイであり、他の回路ブロックは周辺回路を構成する。
最初に、セルアレイＳ０、Ｓ１について説明する。第一のセルアレイＳ０は、４つのブロックＢ００〜Ｂ０３から構成され、各ブロックには各々センスアンプＳＡが形成されている。各ブロックＢ００〜Ｂ０３には各々、横方向に６４本の第１ワード線ＭＷＬが配設され、各第１ワード線ＭＷＬに沿って、第１ワード線ＭＷＬの約１／４の長さの４本の第３ワード線ＳＷＬが配設され、これら第３ワード線ＳＷＬの端部に第３ワードデコーダＳＤが形成されている。また、このセルアレイＳ０には、縦方向に４本のラインからなる第２ワード線ＳＳＬが等間隔で４本配設されている。
【００３７】
図２はブロックＢ００の一部の構成を示す図である。第３ワードデコーダＳＤは４個のアンド回路から構成され、各アンド回路の出力端に各々第３ワード線ＳＷＬが接続されている。また、各アンド回路の第１入力端は第１ワード線ＭＷＬに接続され、第２入力端が第２ワード線ＳＳＬの４本のラインに各々接続されている。そして、上述した各第３ワード線ＳＷＬにメモリセルＭＳが接続されている。
【００３８】
このような構成により、１本の第１ワード線ＭＷＬが活性化されると、そのワード線ＭＷＬによって４個の第３ワードデコーダＳＤが選択される。そして、第２ワード線ＳＳＬによって第３ワードデコーダＳＤの４個のアンド回路の内の１つが選択され、これにより、選択されたアンド回路に接続されている第３ワード線ＳＷＬが活性化される。すなわち、１本の第１ワード線ＭＷＬが活性化されると、それに併設されている４×４本の第３ワード線ＳＷＬの内の４本が活性化される。
【００３９】
図３は、上述した第３ワードデコーダＳＤの詳細構成を示す回路図である。この図に示すように、第３ワードデコーダＳＤは４個のアンドゲートＡＮ０〜ＡＮ３によって構成されている。各アンドゲートＡＮ０〜ＡＮ３は、図に示すように、ＮチャンネルＦＥＴ１０１〜１０４と、インバータ１０５とから構成され、第１ワード線ＭＷＬがＦＥＴ１０１のソースおよびインバータ１０５の入力端へ印加され、ＦＥＴ１０１のゲートにブースト電圧Ｖｂｔが印加され、ＦＥＴ１０１のドレインがＦＥＴ１０２のゲートへ印加され、ＦＥＴ１０２のソースへ信号Ｓ０が印加されている。また、インバータ１０５の出力がＦＥＴ１０３のゲートへ印加され、ＦＥＴ１０２のソースと、ＦＥＴ１０３，１０４の各ドレインが共通接続され、ＦＥＴ１０４のゲートへ信号／Ｓ０が印加され、ＦＥＴ１０３，１０４の各ソースが接地されている。そして、ＦＥＴ１０２〜１０４の共通接続点の信号が図２の第３ワード線ＳＷＬへ印加される。
【００４０】
ここで、ブースト電圧Ｖｂｔとは、電源電圧を後述するブースト電圧発生回路９０によってさらに昇圧した電圧である。また、信号Ｓ０、信号／Ｓ０は上述した第２ワード線ＳＳＬの１本から得られる信号である。すなわち、第２ワード線ＳＳＬは、実際には８本のラインによって構成されているが、分かりやすいように４本に省略して示している。
【００４１】
以上の構成において、第１ワード線ＭＷＬの信号が”０”の場合は、インバータ１０５の出力が”１”となり、ＦＥＴ１０３がオンとなる。これにより、信号Ｓ０、／Ｓ０の値にかかわらず”０”が第３ワード線ＳＷＬへ出力される。一方、第１ワード線ＭＷＬの信号が”１”の場合は、インバータ１０５の出力が”０”となり、ＦＥＴ１０３がオフとなる一方、ＦＥＴ１０１、１０２がオンとなる。これにより、信号Ｓ０が”１”の場合は”１”が第３ワード線ＳＷＬへ出力され、同ワード線ＳＷＬが活性化される。また、信号Ｓ０が”０”の場合は”０”が第３ワード線ＳＷＬへ出力される。
【００４２】
次に、図４に示すように、セルアレイＳ０には、縦方向に４本のデータバスＤＢが等間隔で配設され、各データバスＤＢに各々４本のサブデータバスＳＤＢが接続されている。また、図４においては省略しているが、セルアレイＳ０には、縦方向に多数のビット選択ラインＢＳＬが配置されており（図２参照）、各ビット選択ラインＢＳＬが後述するカラムデコーダ１４３の各出力端に接続されている。
【００４３】
また、図２に示すように、ブロックＢ００には、縦方向にビットラインＢＬが配設され、各ビットラインＢＬの下部にセンスアンプＳＡが形成されている。そして、センスアンプＳＡの増幅出力がスイッチ素子ＳＩを介してサブデータバスＳＤＢに出力されている。また、スイッチ素子ＳＩのオン／オフ制御端子が上述したビット選択ラインＢＳＬに接続されている。また、ブロックＢ００の最下部にはセンスイネーブルラインＳＥＬ（図２参照）が配設され、このセンスイネーブルラインＳＥＬにブロックＢ００の各センスアンプＳＡがいずれも接続されている。
以上、ブロックＢ００について説明したが、ブロックＢ０１〜Ｂ０３の構成も同様である。また、セルアレイＳ１の各ブロックＢ１０〜Ｂ１３の構成も同様である。また、上述したセルアレイＳ０の構成は、セルアレイＳ１においても同様である。
【００４４】
次に、周辺回路について説明する。図１において、端子２１〜２３には、ワード線を選択するアドレスＡｄｄ０〜Ａｄｄ１０が印加される。端子２１にはアドレスＡｄｄ０，１が印加され、端子２２にはアドレスＡｄｄ２〜９が印加され、端子２３にはアドレスＡｄｄ１０が印加される。ここで、アドレスＡｄｄ１０はアドレスＡｄｄの最上位ビットであり、セルアレイＳ０／Ｓ１を選択するアドレスである。すなわち、このアドレスＡｄｄ１０が”１”であればセルアレイＳ０が選択され、”０”であれば、セルアレイＳ１が選択される。
【００４５】
アドレスＡｄｄ２〜７は各ブロックＢ００〜Ｂ０３およびＢ１０〜Ｂ１３の６４本の第１ワード線ＭＷＬの１本を選択するアドレスである。アドレスＡｄｄ８、９はブロックＢ００〜Ｂ０３のいずれかおよびブロックＢ１０〜Ｂ１３のいずれかを選択するアドレスである。アドレスＡｄｄ０，１は第２ワード線ＳＳＬの内の１本を選択するアドレスである。端子２４はリフレッシュ信号ＲＥＦが印加される端子である。このリフレッシュ信号ＲＥＦは、セルアレイＳ０、Ｓ１のリフレッシュタイミングにおいて、リフレッシュ制御回路（図示略）から出力される信号であり、ノーマル動作モードでは”０”であり、リフレッシュモードにおいて”１”となる。
【００４６】
アドレスバッファ２６は、端子２１〜２３に印加されたアドレスＡｄｄ０〜Ａｄｄ１０をバッファリングし、アドレスデータＡ０〜Ａ１０として出力する。プリデコーダ３０は、アドレスバッファ２６に接続され、アドレスデータＡ０、Ａ１をデコードし４ビットの信号ＳＳＤとして出力し、アドレスデータＡ２〜Ａ９をデコードして出力し、更にアドレスデータＡ１０を増幅した信号ＡＳ及びそれを反転した信号／ＡＳを出力する。
2つの第２ワードデコーダ４０および５０は、プリデコーダ３０に接続され、アドレスデータＡ０、Ａ１をデコードした４ビット信号ＳＳＤを受ける。また、メインデコーダ６０は、プリデコーダ３０に接続され、アドレスデータＡ２〜Ａ９をデコードした出力を受ける。第１ワードデコーダ７０および第２ワードデコーダ４０は、プリデコーダ３０に接続され、アドレスデータＡ１０を増幅した信号ＡＳを受ける。第１ワードデコーダ８０および第２ワードデコーダ５０は、プリデコーダ３０に接続され、反転信号／ＡＳを受ける。
【００４７】
メインデコーダ６０はプリデコーダ３０からの出力をさらにデコードして第１ワードデコーダ７０および８０へ供給する。また、リフレッシュ信号ＲＥＦが”１”の時、ブロックＢ００〜Ｂ０３またはＢ１０〜Ｂ１３の内の複数のブロックを指定する信号を出力する。第１ワードデコーダ７０は、メインデコーダ６０の出力に基づいてセルアレイＳ０の第１ワード線ＭＷＬを選択し活性化する。同様に、第１ワードデコーダ８０は、メインデコーダ６０の出力に基づいてセルアレイＳ１の第１ワード線ＭＷＬを選択し活性化する。
【００４８】
第２ワードデコーダ４０は、プリデコーダ３０から出力される４ビットの信号ＳＳＤを、信号ＡＳが”１”の時、レベル変換および増幅してセルアレイＳ０の第２ワード線ＳＳＬへ出力する。同様に、第２ワードデコーダ５０は、プリデコーダ３０から出力される４ビットの信号ＳＳＤを、信号／ＡＳが”１”の時、レベル変換および増幅してセルアレイＳ１の第２ワード線ＳＳＬへ出力する。ブースト電圧発生回路９０は、電源電圧ＶDDを昇圧し、ブースト電圧Ｖｂｔとして各部へ出力する。
【００４９】
以下、上述した回路を図面に基づいてさらに詳述する。アドレスバッファ２６は、図５に示すように、ナンドゲート２７とインバータ２８とから構成され、チップセレクト信号ＣＳが”１”の時アドレスＡｄｄｉ（ｉ＝０〜１０）を増幅し、アドレスデータＡｉ（ｉ＝０〜１０）として出力する。
プリデコーダ３０は、図６に示すように、アドレスデータＡ０，Ａ１をデコードする２−４デコーダ３１と、アドレスデータＡ２，Ａ３をデコードする２−４デコーダ３２と、アドレスデータＡ４，Ａ５をデコードする２−４デコーダ３３と、アドレスデータＡ６，Ａ７をデコードする２−４デコーダ３４と、アドレスデータＡ８，Ａ９をデコードし、デコード結果をブロック選択信号Ａｂとして出力する２−４デコーダ３５と、アドレスデータＡ１０を反転し、反転結果をセルアレイＳ１選択信号／ＡＳとして出力するインバータ３６と、インバータ３６の出力を反転し、反転結果をセルアレイＳ０選択信号ＡＳとして出力するインバータ３７とから構成されている。そして、２−４デコーダ３１の出力信号ＳＳＤが第２ワードデコーダ４０および５０へ供給され、２−４デコーダ３２〜３５の出力がメインデコーダ６０へ供給される。また、インバータ３７の出力信号ＡＳが第１ワードデコーダ７０および第２ワードデコーダ４０へ供給され、インバータ３６の出力信号／ＡＳが第１ワードデコーダ８０および第２ワードデコーダ５０へ供給される。
【００５０】
図７は上述した２−４デコーダの構成を示す回路図である。この２−４デコーダは、入力信号を反転するインバータ１１１，１１２と、入力信号またはインバータ１１１，１１２の出力を入力とするナンドゲート１１３〜１１６と、ナンドゲート１１３〜１１６の各出力を反転するインバータ１１７〜１２０から構成され、入力信号をデコードしてそのデコード結果を出力する。
【００５１】
メインデコーダ６０は、図６に示すように、１２−６４デコーダ６１と、ノアゲート６２〜６５と、インバータ６６〜６９とから構成されている。１２−６４デコーダ６１は、プリデコーダ３０内の２−４デコーダ３２〜３４から出力される１２ビットのデータをデコードし、６４ビットのデータとするもので、図８に示すように、３入力ナンドゲートＮＡ０〜ＮＡ６３と、各ナンドゲートＮＡ０〜ＮＡ６３の出力を反転するインバータＩＮ０〜ＩＮ６３から構成されている。そして、インバータＩＮ０〜ＩＮ６３の出力Ｑ０〜Ｑ６３が第１ワードデコーダ７０および８０へ出力される。上述した説明から明らかなように、図６に示す回路は、６ビットのアドレスデータＡ２〜Ａ７を２−４デコーダ３２〜３４および１２−６４デコーダ６１によって６４ビットのデータにデコードしている。
【００５２】
また、オアゲート６２〜６５の各第１入力端へは２−４デコーダ３５の各出力が印加され、各第２入力端へはリフレッシュ信号ＲＥＦが印加されている。これにより、リフレッシュ信号ＲＥＦが”０”の時は２−４デコーダ３５の出力がオアゲート６２〜６５、インバータ６６〜６９を通過して第１ワードデコーダ７０および８０へ出力され、一方、リフレッシュ信号ＲＥＦが”１”の時は２−４デコーダ３５の出力に関係なく、インバータ６６〜６９から第１ワードデコーダ７０および８０へ各々”１”が出力される。
【００５３】
第１ワードデコータ７０はサブデコーダ７１〜７４から構成され、また、第１ワードデコーダ８０はサブデコーダ８１〜８４から構成されている。図９はサブデコーダの構成を示す回路図である。この図に示すように、サブデコーダは、６４個の３入力ナンドゲートＮＧ０〜ＮＧ６３と、各ナンドゲートＮＧ０〜ＮＧ６３の出力のレベル変換および増幅を行うドライバＤＶ０〜ＤＶ６３から構成されている。
【００５４】
ここで、ドライバＤＶ０〜ＤＶ６３は、同図に示すように、レベル変換回路１３１と、ＰチャンネルＦＥＴ１３２と、ＮチャンネルＦＥＴ１３３とから構成され、レベル変換回路１３１の出力がＦＥＴ１３２，１３３の各ゲートへ印加され、ブースト電圧Ｖｂｔがレベル変換回路１３１およびＦＥＴ１３２のソースへ供給され、ＦＥＴ１３２のドレインとＦＥＴ１３３のドレインが接続され、また、ＦＥＴ１３３のドレインが接地されている。このような構成により、ナンドゲートＮＧ０〜ＮＧ６３の出力が”１”の時は電圧Ｖｂｔが出力され、”０”の時は接地電位が出力される。
【００５５】
また、上記ナンドゲートＮＧ０〜ＮＧ６３の各第１入力端へは、１２−６４デコーダ６１の出力Ｑ０〜Ｑ６３が各々印加され、また、ナンドゲートＮＧ０〜ＮＧ６３の各第２入力端は共通接続されて、端子Ｔａに接続され、ナンドゲートＮＧ０〜ＮＧ６３の各第３入力端も共通接続されて端子Ｔｂに接続されている。
次に、図６において、１２−６４デコーダ６１の出力Ｑ０〜Ｑ６３は、上述したように、サブデコーダ７１〜７４、サブデコーダ８１〜８４へ共通に入力されている。また、サブデコーダ７１の端子Ｔａと、サブデコーダ８１の端子Ｔａとが共通接続されて、インバータ６６の出力端に接続され、サブデコーダ７２の端子Ｔａと、サブデコーダ８２の端子Ｔａとが共通接続されて、インバータ６７の出力端に接続され、サブデコーダ７３の端子Ｔａと、サブデコーダ８３の端子Ｔａとが共通接続されて、インバータ６８の出力端に接続され、また、サブデコーダ７４の端子Ｔａと、サブデコーダ８４の端子Ｔａとが共通接続されて、インバータ６９の出力端に接続されている。
【００５６】
また、サブデコーダ７１〜７４の端子Ｔｂが共通接続されてインバータ３７の出力端に接続され、サブデコーダ８１〜８４の端子Ｔｂが共通接続されてインバータ３６の出力端に接続されている。そして、サブデコーダ７１の各出力端が各々セルアレイＳ０のブロックＢ００の各第１ワード線ＭＷＬに接続され、同様に、サブデコーダ７２〜７４の各出力端が各々セルアレイＳ０のブロックＢ０１〜Ｂ０３の各第１ワード線ＭＷＬに接続されている。また、サブデコーダ８１〜８４の各出力端が各々セルアレイＳ１のブロックＢ１０〜Ｂ１３の各第１ワード線ＭＷＬに接続されている。
【００５７】
次に、図１の第２ワードデコーダ４０は、図１０に示すように、４個の２入力ナンドゲートＮＮ０〜ＮＮ３と、各ナンドゲートＮＮ０〜ＮＮ３の出力のレベル変換および増幅を行うドライバＤＲ０〜ＤＲ３から構成されている。そして、ナンドゲートＮＮ０〜ＮＮ３の各第１入力端には信号ＡＳが印加され、また、第２入力端へは、図６に示すプリデコーダ３０の２−４デコーダ３１の出力信号ＳＳＤが印加される。これにより、信号ＡＳが”１”の時は上記信号ＳＳＤがナンドゲートＮＮ０〜ＮＮ３を介してドライバＤＲ０〜ＤＲ３へ供給されドライバＤＲ０〜ＤＲ３が活性状態となり、また、信号ＡＳが”０”の時は、信号ＳＳＤがナンドゲートＮＮ０〜ＮＮ３おいて阻止され、ドライバＤＲ０〜ＤＲ３へ供給されないため、ドライバＤＲ０〜ＤＲ３が非活性状態となる。
【００５８】
また、ドライバＤＲ０は、同図に示すように、レベル変換回路４１と、ＰチャンネルＦＥＴ４２、４４と、ＮチャンネルＦＥＴ４３、４５から構成されている。そして、レベル変換回路４１の出力端がＦＥＴ４２、４３のゲートへ接続される。ブースト電圧Ｖｂｔがレベル変換回路４１、及びＦＥＴ４２、４４のソースへ供給される。ＦＥＴ４２のドレインおよびＦＥＴ４３のドレインが共通接続されると共に、ＦＥＴ４４，４５のゲートに接続される。ＦＥＴ４３のソースが接地される。ＦＥＴ４４のドレインとＦＥＴ４５のドレインが共通接続され、また、ＦＥＴ４５のソースが接地されている。そして、ＦＥＴ４２、４３の共通接続点の信号、ＦＥＴ４４、４５の共通接続点の信号が各々前述した信号Ｓ０，信号／Ｓ０（図３参照）としてセルアレイＳ０の第２ワード線ＳＳＬへ供給される。ドライバＤＲ１〜ＤＲ３の構成は、上記ドライバＤＲ０の構成と同様である。
第２ワードデコーダ５０は、上述した信号ＡＳに代えて、信号／ＡＳがプリデコーダ３０から供給されている点を除けば、第２ワードデコーダ４０と同一構成である。
【００５９】
以上がワード線を選択する回路の構成である。これに対し、ビット線を選択する回路を以下に説明する。
図４において、端子１４０に、ビット線を選択するアドレスＡｄｄＣが印加される。この端子１４０に印加されたアドレスＡｄｄＣはアドレスバッファ１４１を介してプリデコーダ１４２へ供給される。プリデコーダ１４２はアドレスバッファ１４１の出力をプリデコードしてカラムデコーダ１４３へ出力する。カラムデコーダ１４３はプリデコーダ１４２の出力によって指示されるビット選択ラインＢＳＬ（図２参照）を活性化する。これにより、同ビット選択ラインＢＳＬに接続されたスイッチ素子ＳＩがオンとなり、そのスイッチ素子ＳＩに接続されたセンスアンプＳＡがサブデータバスＳＤＢを介してデータバスＤＢに接続される。そして、データバスＤＢに読み出されたデータはデータアンプＤＡ（図４）およびＩ／Ｏバッファ１４４を介して端子１４９へ出力される。
【００６０】
また、図４において、センスアンプ活性化回路１４５〜１４８は、前述したブロック選択信号Ａｂ（図６参照）およびセルアレイＳ０選択信号ＡＳを受け、信号ＡＳが”１”の場合に、セルアレイＳ０の、ブロック選択信号Ａｂが指示するブロック（Ｂ００〜Ｂ０３）のセンスアンプＳＡを活性化する。
次に、上述した半導体記憶装置の動作を説明する。
まず、通常のデータ読出／書込時においては、リフレッシュ信号ＲＥＦが”０”にある。そして、外部からワード線を指定するアドレスＡｄｄ０〜Ａｄｄ１０が端子２１〜２３へ供給されると、このアドレスＡｄｄ０〜Ａｄｄ１０に応じて、アドレスバッファ２６からアドレスデータＡ０〜Ａ１０がプリデコーダ３０へ出力される。いま、最上位ビットのアドレスデータＡ１０が”１”であったとすると、セルアレイＳ０選択信号ＡＳ（図６）が”１”となり、一方、セルアレイＳ１選択信号／ＡＳが”０”となる。この結果、第１ワードデコーダ７０の各サブデコーダ７１〜７４が活性化可能状態となる一方、第１ワードデコーダ８０の各サブデコーダ８１〜８４はいずれも非活性化される。また、信号ＡＳが”１”、信号／ＡＳが”０”になると、第２ワードデコーダ４０が活性化される一方、第２ワードデコーダ５０が非活性化される。
【００６１】
また、アドレスデータＡ８，Ａ９が、例えば”０１”（１０進数；２）であったとすると、図６のプリデコーダ３０からブロック選択信号Ａｂとして、”００１０”が出力される。この時、リフレッシュ信号ＲＥＦが”０”であることから、ブロック選択信号Ａｂ”００１０”に対し、インバータ６６〜６９の出力の内インバータ６８の出力のみ”１”となり、これにより、第１ワードデコーダ７０のサブデコーダ７３のみが活性化され、サブデコーダ７１，７２，７４は非活性化される。すなわち、セルアレイＳ０のブロックＢ０２のワード線のみ活性化可能状態となる。
【００６２】
また、アドレスデータＡ２〜Ａ７が例えば”００１１００”（１０進数；１２）であったとすると、サブデコーダ７３の出力Ｑ１２のみが”１”となる。これにより、ブロックＢ０２の第１ワード線ＭＷＬ０〜ＭＷＬ６３の内のＭＷＬ１２のみが活性化される。
また、アドレスデータＡ０，Ａ１が”１０”（１０進数；１）であったとすると、第２ワードデコーダ４０（図１０）のナンドゲートＮＮ１の出力のみが”１”となり、ドライバＤＲ１のみが活性化される。これにより、第２ワード線ＳＳＬ（図２）の第２番目のラインが活性化される。
【００６３】
このように、アドレスデータＡ０〜Ａ１０が上述した”１０００１１０００１１”であった場合、セルアレイＳ０の第２ブロックＢ０２の第１ワード線ＭＷＬ１２が活性化されるとともに、第２ワード線ＳＳＬの第２番目のラインが活性化され、これにより、第１ワード線ＭＷＬ１２に接続されている４個の第３ワードデコーダＳＤの各アンドゲートＡＮ１（図３）に接続されている４本の第３ワード線ＳＷＬが活性化される。また、この時、センスアンプ活性化回路１４７によって、ブロックＢ０２の各センスアンプＳＡが活性化される。これにより、上述した４本の第３ワード線ＳＷＬに接続されているメモリセルのデータがセンスアンプＳＡによって増幅される。そして、アドレスＡｄｄＣによって、ビット線ＢＬが選択されると、そのビット線が接続されているセンスアンプＳＡのデータがサブデータバスＳＤＢおよびデータバスＤＢを介して読み出される。
【００６４】
一方、アドレスデータＡ１０が”０”の場合は、セルアレイＳ１選択信号ＡＳが”１”、セルアレイＳ０選択信号ＡＳが”０”となる。これにより、第１ワードデコーダ７０および第２ワードデコーダ４０が非活性化状態とされる一方、セルアレイＳ１のいずれかのワード線がアドレスデータＡ０〜Ａ９に基づいて活性化される。
【００６５】
次に、リフレッシュ時の動作を説明する。リフレッシュ時においては、リフレッシュ制御回路（図示略）からリフレッシュ信号ＲＥＦとして”１”が出力されると共に、リフレッシュアドレスが端子２１〜２３へ供給される。いま、リフレッシュアドレスに基づくアドレスデータＡ１０が”１”であった場合は、上述したように、第１ワードデコーダ８０および第２ワードデコーダ５０が非活性状態とされ、一方、セルアレイＳ０の各ワード線が活性化可能状態となる。また、リフレッシュ信号ＲＥＦが”１”の場合は、図６に示すノアゲート６２〜６５の出力がいずれも、アドレスデータＡ８，Ａ９の値にかかわらず”０”となり、したがって、インバータ６６〜６９の出力がいずれも”１”となる。これにより、サブデコーダ７１〜７４がいずれも活性化可能状態になる。すなわち、ブロックＢ００〜Ｂ０３がいずれも活性化可能状態になる。
【００６６】
そして、リフレッシュアドレスに基づくアドレスデータＡ０〜Ａ７が、例えば”００００００００”である場合は、各ブロックＢ００〜Ｂ０３の各第１ワード線ＭＷＬ０が活性化され、これらの第１ワード線ＭＷＬ０に併設されている４×４本の第３ワード線の内の上から１番目の第３ワード線が活性化される。また、この時、センスアンプ活性化回路１４５〜１４８によって、ブロックＢ００〜Ｂ０３の各センスアンプＳＡがいずれも活性化される。これにより、上述した４本の第３ワード線ＳＷＬに接続されているメモリセルのデータがセンスアンプＳＡによって増幅され、再書込される。すなわち、メモリセルがリフレッシュされる。
【００６７】
上述した各ブロックＢ００〜Ｂ０３の１番目の第３ワード線のリフレッシュが終了すると、次に、リフレッシュアドレスに基づくアドレスデータＡ０〜Ａ７が”１０００００００”となり、これにより、各ブロックＢ００〜Ｂ０３の２番目の第３ワード線のリフレッシュ行われ、以下、上記動作が繰り返される。そして、セルアレイＳ０の全ワード線のリフレッシュが終了すると、次にセルアレイＳ１のリフレッシュが同様にして行われる。
【００６８】
このように、上記の実施形態は、リフレッシュ信号ＲＥＦが”１”の場合に、１つのリフレッシュアドレスを端子２１〜２３へ印加することにより、１つのセルアレイの４つのブロックを同時にリフレッシュするようになっている。これにより、リフレッシュサイクル数を減らすことができると同時に、リフレッシュ時の電力消費を従来のものに比較し削減することができる。すなわち、複数のワード線を一括してリフレッシュする際に、従来のもののように、複数のセルアレイのワード線を一括リフレッシュする場合は、各セルアレイの第１、第２ワードデコーダをいずれも活性化する必要があるが、上記の半導体記憶装置によれば、リフレッシュの際に、一方のセルアレイの第１、第２ワードデコーダのみを活性化すればよく、これにより、従来のものよりリフレッシュ時の電力消費を削減することができる。
【００６９】
この点をさらに説明すると、本実施形態はセルアレイ構成であるとともに、ブーストされた電圧を使用するデコーダがあり、リフレッシュ時にはセルアレイＳ０，Ｓ１の一方を選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
【００７０】
本実施形態はデコーダが動作することによるＡＣ電流ではなく、デコーダが動作することによって消費されるブースト回路９０の電流を低減させるものである。電圧がブーストされていると当然振幅が大きいので電流低減による消費電力低減の効果が大きい。また、電圧をブーストさせるにはチャージポンプでレベルを上げなければいけないが、そのために消費される電流はブーストレベルによって消費される電流に比べて１００％ではない。つまり、レベルを上げるために消費される電流の４０％程度の効率でしかブースト電位を供給することができない。例えば４０ミリＡの電流を供給するためには、ブーストを上げるために発生させる電流として例えば１００ミリＡ必要となる。したがって、ブースト回路９０の出力電流を低減することが消費電力低減に極めて有効となる。
【００７１】
なお、上記実施形態においては、説明の簡略化のためセルアレイを２個、各セルアレイ内のブロックの数を４個としているが、実際の製品においてはセルアレイが３個以上あるものもあり、また、ブロック数も５個以上あるものが通常である。また、同時にリフレッシュするメインワードラインＭＷＬの数も４ラインに限るものではないことは勿論である。
例えば、セルアレイが３個以上ある場合、リフレッシュ時にはセルアレイのいずれか1つを選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
また、セルアレイが３個以上ある場合、リフレッシュ時にセルアレイの内、たとえ複数個のセルアレイが選択された場合でも、少なくとも１つ以上のセルアレイを選択しないようにすれば、従来のように全てのセルアレイが選択される場合と比較すれば、消費電力低減の効果が得られる。
また、上記疑似ＳＲＡＭのなかには、例えば1メモリサイクル中に読出／書込み動作とリフレッシュ動作とを行うものがあるが、本発明はこのような動作を行う装置にも適用可能である。
尚、上記第１実施形態においては、疑似ＳＲＡＭを例にとり説明したが、本発明は、ＤＲＡＭあるいは疑似ＳＲＡＭ等に代表されるリフレッシュを必要とする半導体記憶装置一般に適用可能であり、特に、リフレッシュ動作時の消費電力の低減が要求される装置に好適に適用し得る。
【００７２】
（第２実施形態）
次に、本発明の第２の実施形態について説明する。なお、この実施形態は上記実施形態の変形であり、以下、変形部分のみ説明する。図１１は第２の実施形態の構成を示す回路図である。
この実施形態においては、第１ワードデコーダ７０および８０の出力回路に、図９に示すブースト電圧Ｖｂｔによる昇圧ドライバを使用せず、図１１に示すように、電源電圧ＶDDによる第一の論理回路２００を使用し、ブーストされていない低レベルの第１ワード線選択信号／ＭＷをセルアレイに形成された第３ワードデコーダ２０２へ供給する。同様に、第２ワードデコーダ４０および５０の出力回路に、図１０に示すブースト電圧Ｖｂｔによる昇圧ドライバＤＲ０〜ＤＲ３を使用せず、図１１に示すように、電源電圧ＶDDによる第二の論理回路２０１を使用し、ブーストされていない低レベルの第２ワード線選択信号Ｓ、／Ｓをセルアレイに形成された第３ワードデコーダ２０２へ供給する。
【００７３】
そして、第３ワードデコーダにおいて、上記の信号／ＭＷ、信号Ｓ、及び信号／Ｓに基づきブースト電圧Ｖｂｔによって昇圧された信号を形成し、第３ワード線ＳＷＬへ印加する。ブースト電圧Ｖｂｔは、第１ワードデコーダおよび第２ワードデコーダには供給せず、第３ワードデコーダのみに供給することで更なる消費電力の低減を図る。
図１２は、上記第３ワードデコーダ２０２の構成例を示す回路図である。第３ワードデコーダ２０２は、ＮチャンネルＦＥＴ２０４〜２０６、とＰチャンネルＦＥＴ２０７，２０８とで構成し得る。ブースト電圧Ｖｂｔは、ＰチャンネルＦＥＴ２０７，２０８のソースに供給される。ＰチャンネルＦＥＴ２０７とＮチャンネルＦＥＴ２０４のドレインは共通接続されると共に、ＰチャンネルＦＥＴ２０８のゲートに接続される。ＮチャンネルＦＥＴ２０４のゲートには信号Ｓが供給される。ＰチャンネルＦＥＴ２０７のゲートおよびＰチャンネルＦＥＴ２０８のドレインは共に出力ノードＱに接続される。ＮチャンネルＦＥＴ２０５、２０６は、ソースを共通接続すると共に接地する。ＮチャンネルＦＥＴ２０５、２０６のドレインは共通接続すると共に出力ノードＱに接続される。ＮチャンネルＦＥＴ２０５のゲートには信号／ＭＷが供給され、一方ＮチャンネルＦＥＴ２０６のゲートには信号／Ｓが供給される。
【００７４】
上記第３ワードデコーダ２０２の動作を説明する。いま、信号／ＭＷが”１”の時はＦＥＴ２０５がオンとなり、したがって、図に示すＦＥＴ２０５、２０６、２０８の出力ノードＱの電位が接地電位となり、信号Ｓ、／Ｓの値にかかわらず、この接地電位が第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが非活性化される。
一方、信号／ＭＷが”０”の時は、ＦＥＴ２０５がオフとなり、信号Ｓ，／Ｓの値によって出力ノードＱのレベルが決定される。すなわち、信号Ｓが”１”、信号／Ｓが”０”の場合は、ＦＥＴ２０４がオン、ＦＥＴ２０８がオンとなる一方、ＦＥＴ２０６、ＦＥＴ２０７オフとなり、出力ノードＱの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが活性化される。
【００７５】
一方、信号Ｓが”０”、信号／Ｓが”１”の場合は、ＦＥＴ２０４がオフ、ＦＥＴ２０６がオンとなる。これにより、ＦＥＴ２０７がオン、ＦＥＴ２０８がオフとなり、出力ノードＱが接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
このように、上記第２の実施形態によれば、第３ワードデコーダにのみレベル変換機能を持たせ、第１、第２ワードデコーダをブースト電圧Ｖｂｔを使用しないＶDD系回路で構成したので、第１、第２ワードデコーダの消費電力を減することができる。
【００７６】
（第３実施形態）
次に、本発明の第３の実施形態について説明する。なお、この実施形態は上記第1の実施形態の変形であり、以下、変形部分のみ説明する。図１３はこの発明の第３の実施形態の構成を示す回路図である。この図に示す実施形態は、第２ワードデコーダの２本の出力信号Ｓ、／Ｓに代えて、信号Ｓのみによって第３ワードデコーダを駆動するようにしたものである。
【００７７】
第３ワードデコーダは、ＮチャンネルＦＥＴ２１１〜２１３と、ＰチャンネルＦＥＴ２１４、２１５とから構成し得る。ＰチャンネルＦＥＴ２１５は、そのゲートが接地されると共に、ブースト電圧ＶｂｔがＰチャンネルＦＥＴ２１５を介してノードＰへ供給されるため、ＰチャンネルＦＥＴ２１５は負荷抵抗として働く。ＮチャンネルＦＥＴ２１１及び２１２は、ノードＰとグランドとの間に直列に接続される。また、第１ワード線ＭＷＬの信号がＦＥＴ２１２のゲートへ印加され、第２ワードデコーダの出力信号ＳがＦＥＴ２１１のゲートへ印加される。ブースト電圧Ｖｂｔは、さらにＰチャンネルＦＥＴ２１４のソースにも供給される。ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のドレインは共通接続されると共に、出力ノードＱに接続される。ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のゲートは共通接続されると共に、ノードＰに接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のゲート電位となる。ＮチャンネルＦＥＴ２１３のソースは接地される。
【００７８】
上記第３ワードデコーダの動作を説明する。いま、第１ワード線ＭＷＬの信号が”０”の場合は、ＦＥＴ２１２がオフとなり、ＦＥＴ２１２とＦＥＴ２１５のノードＰの電位がブースト電圧Ｖｂｔとなる。この結果、ＦＥＴ２１３がオン、ＦＥＴ２１４がオフとなり、ＦＥＴ２１３とＦＥＴ２１４の出力ノードＱの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
一方、第１ワード線ＭＷＬの信号が”１”の場合は、ＦＥＴ２１２がオンとなり、この場合、信号Ｓによって第３ワード線ＳＷＬへの出力が決定される。すなわち、信号Ｓが”１”の場合は、ＦＥＴ２１１がオンとなり、ノードＰの電位が接地電位となる。これにより、ＦＥＴ２１４がオン、ＦＥＴ２１３がオフとなり、出力ノードＱの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ出力される。これにより、第３ワード線ＳＷＬが活性化される。これに対し、信号Ｓが”０”の場合は、ＦＥＴ２１１がオフとなり、ノードＰの電位がブースト電圧Ｖｂｔとなる。これにより、ＦＥＴ２１３がオン、ＦＥＴ２１４がオフとなり、出力ノードＱの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ出力される。
【００７９】
このように、上記実施形態によれば、第１ワードデコーダ、第２ワードデコーダの出力として共に、正負２本の信号を使用するのではなく、各１本の信号で済むので、ＡＣパワーを減らすことができる。なお、図１３の回路の場合、第３ワード線の選択時にＦＥＴ２１１，２１２，２１５を貫通する貫通電流が発生するが、選択時間だけであり、この貫通電流は、ほとんど無視することができる。
また、変更例として、第１ワード線ＭＷＬの信号ＭＷＬをＦＥＴ２１１のゲートに、信号ＳをＦＥＴ２１２のゲートに入力してもよい。また、接地側のＦＥＴ２１１は、隣接する回路のものと同一信号を入力する場合、まとめて接地側のＦＥＴ２１１を隣接する回路のものと共通に使用してもよい。
【００８０】
（第４実施形態）
次に、本発明の第４の実施形態について説明する。なお、この実施形態は上記第１の実施形態の変形であり、以下、変形部分のみ説明する。図１４、図１５は、この発明の第４の実施形態の構成を示す回路図である。これらの図に示す実施形態は、第３ワードデコーダを、ソースをドライブして動作させ、これにより、第２ワードデコーダまたは第１ワードデコーダの出力信号の振幅をより小さくし、これらのデコーダの消費電力をより小さくしたものである。図１４においては、第３ワードデコーダを第２ワードデコーダの出力信号／Ｓをトランジスタのソースに供給して、ソースドライブで動作させるようになっている。また、図１５はその場合の第２ワードデコーダの構成の要部を示している。
【００８１】
図１４を参照し、第３ワードデコーダの回路構成と動作を説明する。第３ワードデコーダは、ＮチャンネルＦＥＴ２２１、２２２と、ＰチャンネルＦＥＴ２２３、２２４とから構成し得る。ＰチャンネルＦＥＴ２２３は、そのゲートが接地されると共に、ブースト電圧ＶｂｔがＰチャンネルＦＥＴ２２３を介してノードＰへ供給されるため、ＰチャンネルＦＥＴ２２３は負荷抵抗として働く。ＰチャンネルＦＥＴ２２３とＮチャンネルＦＥＴ２２１は、そのドレインが共通にノードＰに接続される。ＮチャンネルＦＥＴ２２１のソースには、第２ワードデコーダの出力信号／Ｓが供給され、ゲートには第１ワード線ＭＷＬの信号が印加される。
【００８２】
ブースト電圧Ｖｂｔは、さらにＰチャンネルＦＥＴ２２４のソースにも供給される。ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のドレインは共通接続されると共に、出力ノードＱに接続される。ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のゲートは共通接続されると共に、ノードＰに接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のゲート電位となる。ＮチャンネルＦＥＴ２２２のソースは接地される。
【００８３】
上記第３ワードデコーダの動作を説明する。いま、第１ワード線ＭＷＬの信号が”０”の場合は、ＦＥＴ２２１がオフとなり、ＦＥＴ２２１とＦＥＴ２２３の接続点Ｐの電位がブースト電圧Ｖｂｔとなる。この結果、ＦＥＴ２２２がオン、ＦＥＴ２２４がオフとなり、ＦＥＴ２２２とＦＥＴ２２４の接続点Ｑの電位が接地電位となり、この接地電位が第３ワード線ＳＷＬへ供給される。
【００８４】
一方、第１ワード線ＭＷＬの信号が”１”の場合は、ＦＥＴ２２１がオンとなり、この場合、信号／Ｓによって第３ワード線ＳＷＬへの供給が決定される。すなわち、信号／Ｓが”１”の場合は、点Ｐの電位がブースト電圧Ｖｂｔとなる。これにより、ＦＥＴ２２２がオン、ＦＥＴ２２４がオフとなり、点Ｑの電位が接地電位となり、第３ワード線ＳＷＬが非活性化される。これに対し、信号／Ｓが”０”の場合は、点Ｐの電位が接地電位となり、これにより、ＦＥＴ２２４がオン、ＦＥＴ２２２がオフとなり、点Ｑの電位がブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ供給される。これにより、第３ワード線ＳＷＬが活性化される。
【００８５】
次に、図１５を参照し、第２ワードデコーダの回路構成と動作を説明する。第２ワードデコーダは、ナンドゲートＮＮ０と、インバータ２２６と、ＮチャンネルＦＥＴ２２７，２２８とで構成し得る。ＮチャンネルＦＥＴ２２７，２２８は、電源電圧ＶDDとグランドとの間に直列に接続される。ＮチャンネルＦＥＴ２２７，２２８のドレインは出力端に共通接続される。ナンドゲートＮＮ０の出力は、インバータ２２６を介しＮチャンネルＦＥＴ２２８のゲートに接続されると共に、ＮチャンネルＦＥＴ２２７のゲートには直接接続されることで、ＮチャンネルＦＥＴ２２７のゲートには、ナンドゲートＮＮ０の出力信号が印加され、ＮチャンネルＦＥＴ２２８のゲートには、ナンドゲートＮＮ０の出力信号の反転信号が印加される。
【００８６】
これらの構成要素２２６〜２２８によって図１０のドライバＤＲ０に代わるドライバが構成されている。また、図１５の回路においては、ドライバの電源として、ブースト電圧Ｖｂｔではなく、電源電圧ＶDDが用いられている。このような構成において、ナンドゲートＮＮ０の出力が”０”の場合は、インバータ２２６の出力が”１”となり、ＦＥＴ２２７がオフ、ＦＥＴ２２８がオンとなる。これにより、信号／Ｓとして接地電位が出力される。一方、ナンドゲートＮＮ０の出力が”１”の場合は、インバータ２２６の出力が”０”となり、ＦＥＴ２２７がオン、ＦＥＴ２２８がオフとなる。これにより、信号／Ｓとして（ＶDD−Ｖth）が出力される。なお、ＶthはＦＥＴ２２７のゲートしきい値である。
なお、上述した第２〜第４の実施形態による第３ワードデコーダ回路は、必ずしも複数のワード線を一括してリフレッシュする第１の実施形態に適用されなくても、すなわち、ワード線を１本ずつ順次リフレッシュする構成においても消費電流を削減する効果を有する。
【００８７】
（第５実施形態）
次に、本発明の第５の実施形態について説明する。なお、この実施形態は上記第１の実施形態の変形であり、以下、変形部分のみ説明する。図１６はこの発明の第５の実施形態の構成を示す回路図であり、この図に示す実施形態は上述した第４の実施形態（図１４）の変形である。すなわち、図１４に示す回路においては、第１ワード線ＭＷＬの信号が”１”となると、ＦＥＴ２２３，ＦＥＴ２２１を貫通する電流が流れる。そして、第１ワード線の本数が多くなると、この電流が無視できなくなる。
【００８８】
図１６の実施形態においては、図１４のＦＥＴ２２１に入る第１ワード線ＭＷＬの信号を、同時にＦＥＴ２２３のゲートへも印加している。この場合、ＦＥＴ２２３はノーマルオンでないと論理としてはまずいが、ブーストされているので信号ＭＷＬが“１”でもＦＥＴ２２３はオフすることはない。すなわち、第１ワード線ＭＷＬの信号が“１”のときにはＦＥＴ２２３のゲート電圧がＶｃｃまで上がるので、Ｖｃｃとブーストレベルの差＝２Ｖｔｈ（１．数ボルト）しか印加されず、わずかにオンしている状態となって電流削減が可能である。ちなみに、第１ワード線ＭＷＬからみるとＦＥＴ２２３の分だけ負荷が重くなる。貫通電流の影響と第１ワード線ＭＷＬの負荷が重くなる影響を考慮に、図１４または図１６の何れの回路構成にするのかを選べば良い。
【００８９】
以上が本発明の実施の形態についての詳細である。上述した実施の形態は、バンク構成ではなく、セルアレイ構成をとっている点が１つの特徴である。すなわち、本実施の形態は、図１において、プリデコーダ３０、メインデコーダ６０が各々１回路づつ設けられており、したがって、2つのセルアレイＳ０、Ｓ１の読出／書込を各々独立に行うことができない。言い換えれば、図１の回路は、バンク構成における１バンクに相当する。そして、本実施の形態は、このようなセルアレイ構成の半導体記憶装置において、リフレッシュ時の電力消費の削減を図ったものである。
【００９０】
すなわち、本実施の形態は、前述したように、１つのセルアレイの複数のワード線を一括してリフレッシュするようになっている。これにより、セルアレイＳ０をリフレッシュしている時はセルアレイＳ１の第１ワードデコーダ８０、第２ワードデコーダ５０が活性化されることはなく、したがって、これらのデコーダ８０，５０におけるブースト電圧Ｖｂｔの電力消費もほとんどない。同様に、セルアレイＳ１をリフレッシュしている時はセルアレイＳ０の第１ワードデコーダ７０、第２ワードデコーダ４０が活性化されることはなく、したがって、これらのデコーダ７０，４０におけるブースト電圧Ｖｂｔの電力消費もほとんどない。これにより、２個のセルアレイＳ０，Ｓ１のワード線を同時にリフレッシュする従来のものに比較し、リフレッシュ時の電力消費を削減することができる。
【００９１】
なお、上記実施形態においては、説明の簡略化のためセルアレイを２個、各セルアレイ内のブロックの数を４個としているが、実際の製品においてはセルアレイが３個以上あるものもあり、また、ブロック数も５個以上あるものが通常である。また、同時にリフレッシュするメインワードラインＭＷＬの数も４ラインに限るものではないことは勿論である。
例えば、セルアレイが３個以上ある場合、リフレッシュ時にはセルアレイのいずれか1つを選択して他のセルアレイを選択しないようにする。これにより、ブーストされるブロックが少なくなって、ブースト電圧発生によるパワーも削減することができる。つまり、本実施形態は、ブースト電圧が供給されるデコーダをセルアレイ毎に有する構成であって、リフレッシュ時には何れかのセルアレイだけを活性化させ、なおかつ、選択されたセルアレイでは複数本のワード線が同時にリフレッシュ対象となる。
【００９２】
また、セルアレイが３個以上ある場合、リフレッシュ時にセルアレイの内、たとえ複数個のセルアレイが選択された場合でも、少なくとも１つ以上のセルアレイを選択しないようにすれば、従来のように全てのセルアレイが選択される場合と比較すれば、消費電力低減の効果が得られる。
【００９３】
また、本実施形態では、ある第３ワード線ＳＷＬを選択する場合、行方向に貫通する第１ワード線ＭＷＬと、列方向に貫通する第２ワード線ＳＳＬの交差部分において第３ワード線ＳＷＬを選択している。この考え方が本実施形態におけるセルアレイである。第２ワードデコーダ４０または５０がセルアレイＳ０またはＳ１につき１個だけある構成である。本実施形態では、ある特定のセルアレイ内で４本の第１ワード線ＭＷＬを選択したとしても、第１ワード線ＭＷＬ毎に個別に第２ワードデコーダが必要となるわけではない。
【００９４】
従来の半導体記憶装置においては、各ブロック毎に第２ワードデコーダを設けており、本実施形態におけるブロックＢ００〜Ｂ０３、Ｂ１０〜Ｂ１３毎に第２ワード線を形成している。このような構成では、各ブロックごとに１本すなわち合計４本の第１ワード線を一括してリフレッシュするには、４個の第２ワードデコーダを全て動作させる必要があるため、非常に非効率的である。
しかしながら、本実施形態は、第２ワード線ＳＳＬをセルアレイに貫通させているため、従来のものに比して面積を小さくすることができて有利である。
【００９５】
以上のように、本実施形態では、行方向・列方向に貫通しているものをセルアレイと定義し、その中で第１ワード線ＭＷＬを複数本活性化させるものである。本実施形態では、第２ワード線ＳＳＬがセルアレイを貫通しているため、それによって第１ワード線ＭＷＬを複数選択することができる。第２ワード線を貫通させて走らせることにより、１組の信号だけを動作させれば良いので、従来のもののように、第２ワード線を縦横に走らせる必要がなく、面積的にも有利であって消費電力も低減可能である。
【００９６】
従来のものでは、第１ワード線が行方向には貫通しているが、第２ワード線が列方向には貫通していない。従来のものの第２ワード線毎の単位が本実施形態のセルアレイに相当しているのである。すなわち、本実施形態では１個のセルアレイ中で複数の第１ワード線ＭＷＬを活性化しているのに対し、従来のものでは、１つのセルアレイの中ではセンスアンプが１組であるため、複数の第１ワード線を選択することはできない。従来のものは、本実施形態のセルアレイＳ０、Ｓ１に相当するものを複数選択している。要するに、本実施形態では、リフレッシュ時に選択された複数の第１ワード線ＭＷＬに対して、共通に第２ワード線の信号が与えられるのに対し、従来のものでは、リフレッシュ時に選択された複数の第１ワード線の各々に第２ワード線の信号が与えられる。
尚、上記実施形態においては、疑似ＳＲＡＭを例にとり説明したが、本発明は、ＤＲＡＭあるいは疑似ＳＲＡＭ等に代表されるリフレッシュを必要とする半導体記憶装置一般に適用可能であり、特に、リフレッシュ動作時の消費電力の低減が要求される装置に好適に適用し得る。
また、本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、セルアレイ構成の半導体記憶装置におけるリフレッシュ動作において、複数の選択信号を一括選択するようにしたので、リフレッシュ時の電力消費を削減することができる効果が得られる。
また、昇圧回路を有しているので、電力削減の効果をより上げることができる。
さらに、セルアレイが複数のブロックに分割されているので、１ブロックにつき１ワード線等、ブロック単位でリフレッシュすることにより、リフレッシュ回路の簡略化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２】図１におけるセルアレイＳ０の一部の構成を示す回路図である。
【図３】図１における第３ワードデコーダＳＤの構成を示す回路図である。
【図４】図１におけるセルアレイＳ０のデータ読み出し回路の構成を示すブロック図である。
【図５】図１におけるアドレスバッファ２６の構成を示す回路図である。
【図６】同実施形態におけるプリデコーダ３０、メインデコーダ６０、第１ワードデコーダ７０および８０の構成を示すブロック図である。
【図７】図６における２−４デコーダ３１〜３５の構成を示す回路図である。
【図８】図６における１２−６４デコーダ６１の構成を示す回路図である。
【図９】図６におけるサブデコーダ７１〜７４、８１〜８４の構成を示す回路図である。
【図１０】図１における第２ワードデコーダ４０，５０の構成を示す回路図である。
【図１１】この発明の第２の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１２】図１１における第３ワードデコーダの構成例を示す回路図である。
【図１３】この発明の第３の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１４】この発明の第４の実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図１５】図１４における信号／Ｓを出力する第２ワードデコーダの一部構成を示す回路図である。
【図１６】図１４に示す回路の改良例を示す回路図である。
【図１７】従来の半導体記憶装置の構成例を示すブロック図である
【符号の説明】
３０ プリデコーダ
４０、５０ 第２ワードデコーダ
６０ メインデコーダ
６２〜６５ オアゲート
６６〜６９ インバータ
７０，８０ 第１ワードデコーダ
９０ ブースト電圧発生回路
Ｂ００〜Ｂ０３、Ｂ１０〜Ｂ１３ ブロック
Ｓ０、Ｓ１ セルアレイ
ＳＡ センスアンプ
ＳＤ 第３ワードデコーダ
ＭＷＬ 第１ワード線
ＳＳＬ 第２ワード線
ＳＷＬ 第３ワード線
Claims (9)
- 複数のメモリセルと前記メモリセルのデータを読み出す読出し手段とからなるブロックをそれぞれ複数個含む複数のセルアレイと、
前記複数のセルアレイそれぞれに対応して設けられ、且つ、第１の方向に配置された複数の第１のワード選択信号線と、
前記複数の第１のワード選択信号線に供給される第１のワード選択信号をアドレス信号に応じて選択的に活性化する第１のワードデコーダと、
前記複数のセルアレイそれぞれに対応して設けられ、前記セルアレイに含まれる前記複数のブロックを貫通するように前記第１の方向とは異なる第２の方向に延在された複数の第２のワード選択信号線と、
前記複数の第２のワード選択信号線に供給される第２のワード選択信号であって前記複数のブロックに共通に供給される前記第２のワード選択信号をアドレス信号に応じて選択的に活性化する第２のワードデコーダと、
前記複数の第１のワード選択信号線の各々に対し複数本設けられる第３のワード選択信号線と、
前記複数本の第３のワード選択信号線に供給される第３のワード選択信号を、前記第１のワード選択信号と前記第２のワード選択信号とに基づき選択的に活性化する第３のワードデコーダとを備え、
リフレッシュ動作時には、前記複数のセルアレイのうち少なくとも一つのセルアレイを非選択とし、残りのセルアレイを選択とし、前記選択されたセルアレイが有する前記第１及び第２のワードデコーダが活性化され、且つ、前記選択されたセルアレイに含まれる前記複数の第１のワード選択信号が前記第１のワードデコーダによって一括選択される半導体記憶装置であって、
前記第３のワードデコーダは、
ソースを介し高電圧が供給され負荷抵抗として働く第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインと共通に接続され、ゲートに前記第１のワード選択信号が印加される第２のトランジスタと、
ソースに高電圧が供給され、ゲートが前記第１及び第２のトランジスタのドレインと電気的に結合された第３のトランジスタと、
ソースに接地電位が供給され、ゲートが前記第１及び第２のトランジスタのドレインと電気的に結合され、ドレインが前記第３のトランジスタのドレインと共通に接続されると共に前記第３のワード選択信号線に電気的に結合された第４のトランジスタとを含み、
前記第２のトランジスタのソースには、前記第２のワードデコーダの出力信号が直接供給される半導体記憶装置において、
前記第２のワードデコーダは、
論理回路と、
ソースに電源電圧が供給され、ゲートには論理回路の出力信号が印加される第５のトランジスタと、
ソースには接地電圧が供給され、ゲートには論理回路の出力信号の反転信号が印加され、ドレインは前記第５のトランジスタのドレインと共通接続されると共に、前記第２のトランジスタのソースに接続される第６のトランジスタとを含み、
前記第５のトランジスタ及び前記第６のトランジスタの導電型が共にＮ型であるとを特徴とする半導体記憶装置。 - 前記高電圧は昇圧電圧であることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１のトランジスタはゲートが接地されたＰチャネルＦＥＴであり、前記第２のトランジスタはＮチャネルＦＥＴであり、前記第３のトランジスタはＰチャネルＦＥＴであり、前記第４のトランジスタはＮチャネルＦＥＴであることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記第１のトランジスタはゲートに前記第１のワード選択信号が印可されるＰチャネルＦＥＴであり、前記第２のトランジスタはＮチャネルＦＥＴであり、前記第３のトランジスタはＰチャネルＦＥＴであり、前記第４のトランジスタはＮチャネルＦＥＴであることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記論理回路はＮＡＮＤゲートからなり、前記第５及び第６のトランジスタはＮチャネルＦＥＴであることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の方向と前記第２の方向は直交することを特徴とする請求項１乃至５のいずれか１つに記載の半導体記憶装置。
- リフレッシュ動作時に、前記選択されたセルアレイに含まれる前記複数の第１のワード選択信号は、前記第１のワードデコーダによって前記選択されたセルアレイに含まれるブロック毎に同じ本数だけ活性化されることを特徴とする請求項１乃至６のいずれか１つに記載の半導体記憶装置。
- 前記第１及び第２のワードデコーダは、リフレッシュ信号が活性化されている場合には、アドレス信号に応じて複数の前記第１及び第２のワード選択信号を活性化し、前記リフレッシュ信号が非活性化されている場合には、それぞれ前記アドレス信号に応じて１つの前記第１及び第２のワード選択信号を活性化することを特徴とする請求項１乃至７のいずれか１つに記載の半導体記憶装置。
- １メモリサイクル中に読出／書込み動作とリフレッシュ動作とを行なうことを特徴とする請求項１乃至８のいずれか１つに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001262251A JP3838892B2 (ja) | 2000-08-31 | 2001-08-30 | 半導体記憶装置およびそのリフレッシュ方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-264547 | 2000-08-31 | ||
| JP2000264547 | 2000-08-31 | ||
| JP2001262251A JP3838892B2 (ja) | 2000-08-31 | 2001-08-30 | 半導体記憶装置およびそのリフレッシュ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002150770A JP2002150770A (ja) | 2002-05-24 |
| JP3838892B2 true JP3838892B2 (ja) | 2006-10-25 |
Family
ID=26599031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001262251A Expired - Fee Related JP3838892B2 (ja) | 2000-08-31 | 2001-08-30 | 半導体記憶装置およびそのリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3838892B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
| WO2004095466A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
| US7440354B2 (en) * | 2006-05-15 | 2008-10-21 | Freescale Semiconductor, Inc. | Memory with level shifting word line driver and method thereof |
| CN113721578B (zh) * | 2020-05-25 | 2023-09-12 | 上汽通用汽车有限公司 | 域控制器刷新方法与系统 |
-
2001
- 2001-08-30 JP JP2001262251A patent/JP3838892B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
| US8379474B2 (en) | 2009-05-27 | 2013-02-19 | Renesas Electronics Corporation | Word line selection circuit and row decoder |
| US8804454B2 (en) | 2009-05-27 | 2014-08-12 | Renesas Electronics Corporation | Word line selection circuit and row decoder |
| US8971148B2 (en) | 2009-05-27 | 2015-03-03 | Renesas Electronics Corporation | Word line selection circuit and row decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002150770A (ja) | 2002-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742554A (en) | Volatile memory device and method of refreshing same | |
| KR950009229B1 (ko) | 반도체 기억장치 | |
| US7193925B2 (en) | Low power semiconductor memory device | |
| EP1335383A1 (en) | Semiconductor storage and its refreshing method | |
| JP3799923B2 (ja) | 半導体メモリ装置 | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| JP5282430B2 (ja) | 半導体記憶装置 | |
| US6631092B2 (en) | Semiconductor memory device capable of imposing large stress on transistor | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| KR100306511B1 (ko) | 반도체기억장치 | |
| JP3838892B2 (ja) | 半導体記憶装置およびそのリフレッシュ方法 | |
| JP3224317B2 (ja) | 冗長アドレスデコーダ | |
| US5557582A (en) | Semiconductor memory device inhibiting invalid data from being output | |
| US5555206A (en) | Semiconductor memory device | |
| KR100535814B1 (ko) | 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 | |
| KR100361863B1 (ko) | 반도체 메모리 장치 | |
| JP3770565B2 (ja) | 半導体装置 | |
| KR100655810B1 (ko) | 메모리를 구비한 반도체 장치 | |
| US20010053098A1 (en) | Semiconductor memory device having reduced current consumption at internal boosted potential | |
| KR101522479B1 (ko) | Ｎａｎｄ 논리 워드 라인 선택 | |
| US8547765B2 (en) | Semiconductor device having sense amplifiers | |
| JP4471902B2 (ja) | 半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPH0814988B2 (ja) | 半導体記憶装置 | |
| JP4543349B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041029 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060801 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |