JP2002150770A - 半導体記憶装置およびそのリフレッシュ方法 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ時の消費電力を従来のものより
さらに小さくすることができる半導体記憶装置を提供す
る。 【解決手段】 セルアレイＳ０、Ｓ１は各々４つのブロ
ックＢ００〜Ｂ０３、Ｂ１０〜Ｂ１３に分けられてい
る。通常の読出／書込時においては、ワード線を指定す
るアドレスデータによってセルアレイの一方が選択され
ると共に、選択されたセルアレイの１ブロックが選択さ
れ、さらにそのブロック内の１ワード線が選択される。
一方、リフレッシュ時においては、一方のセルアレイが
選択され、選択されたセルアレイの４つのブロックが同
時にリフレッシュされる。すなわち、４つのブロックか
らそれぞれ１本のワード線が選択され、選択されたワー
ド線がリフレッシュされる。これにより、複数のセルア
レイを同時にする場合に比較し消費電力の低減を図るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびそのリフレッシュ方法に関し、特に、リフレッシ
ュ動作時の消費電力の低減を図った半導体記憶装置およ
びそのリフレッシュ方法に関する。

【０００２】

【従来の技術】リフレッシュ動作を行う半導体記憶装置
の従来の構成例が、特開平８−７７７６９号に開示され
る。図１７はこの半導体記憶装置の従来の構成例を示す
ブロック図である。半導体記憶装置は、メモリアレイ２
ａ、２ｂに加え以下の構成を有する。メモリアレイ２
ａ、２ｂの読出／書込アドレスＡｄｄは、アドレスバッ
ファ１に入力される。第一のＸバッファ３ａは、アドレ
スバッファ１に接続され、アドレスバッファ１から出力
されたアドレスデータＡＤの入力を受ける、外部入力信
号／ＲＡＳＡＮ（以下／は負論理の信号を示す）に基づ
いて読み込み出力する。第一のマルチプレクサ４ａは、
その入力側が第一のＸバッファ３ａ及びアドレス発生回
路１０に接続され、その出力側が第一のＸデコーダ５ａ
に接続される。第一のマルチプレクサ４ａは、リフレッ
シュ制御信号／ＡＲに基づき制御される。ノーマル動作
モードすなわち非リフレッシュモードでは、リフレッシ
ュ制御信号／ＡＲは”１”となり、第一のマルチプレク
サ４ａは、第一のＸバッファ３ａからの出力を第一のＸ
デコーダ５ａへ供給する。一方、リフレッシュモードで
は、リフレッシュ制御信号／ＡＲは”０”となり、アド
レス発生回路１０からの出力を第一のＸデコーダ５ａへ
供給する。第一のＸデコーダ５ａは、第一のマルチプレ
クサ４ａからの出力をデコードし、そのデコード結果に
基づいて第一のメモリアレイ２ａのワード線を駆動す
る。第一のセンスアンプ回路６ａは、メモリアレイ２ａ
のビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ
（図示略）へ出力する。第一のゲート回路７ａは、リフ
レッシュバンク活性化回路１２に接続され、リフレッシ
ュバンク活性化回路１２からの信号／ＲＡＳＲおよび外
部入力信号／ＲＡＳＡＮに基づいて、第一のＸデコーダ
５ａ、第一のセンスアンプ回路６ａを活性化する第一の
活性化信号／ＲＡＳＡを発生し、第一のＸデコーダ５
ａ、第一のセンスアンプ６ａを活性化する。

【０００３】そして、上述した各構成要素２ａ、３ａ、
４ａ、５ａ、６ａ、７ａによって第一のバンクＢＫＡが
構成されている。なお、ビット線を選択するカラムデコ
ーダおよびその制御系については、記載を省略する。第
二のＸバッファ３ｂは、アドレスバッファ１に接続さ
れ、アドレスバッファ１から出力されたアドレスデータ
ＢＤの入力を受け、外部入力信号／ＲＡＳＢＮに基づい
て読み込み出力する。第二のマルチプレクサ４ｂは、そ
の入力側が第二のＸバッファ３ｂ及びアドレス発生回路
１０に接続され、その出力側が第二のＸデコーダ５ｂに
接続される。第二のマルチプレクサ４ｂは、リフレッシ
ュ制御信号／ＡＲに基づき制御される。ノーマル動作モ
ードすなわち非リフレッシュモードでは、リフレッシュ
制御信号／ＡＲは”１”となり、第二のマルチプレクサ
４ｂは、第二のＸバッファ３ｂからの出力を第二のＸデ
コーダ５ｂへ供給する。一方、リフレッシュモードで
は、リフレッシュ制御信号／ＡＲは”０”となり、アド
レス発生回路１０からの出力を第二のＸデコーダ５ｂへ
供給する。

【０００４】第二のＸデコーダ５ｂは、第二のマルチプ
レクサ４ｂからの出力をデコードし、そのデコード結果
に基づいて第二のメモリアレイ２ｂのワード線を駆動す
る。第二のセンスアンプ回路６ｂは、メモリアレイ２ｂ
のビット線上に得られた信号を増幅し、Ｉ／Ｏバッファ
（図示略）へ出力する。第二のゲート回路７ｂは、リフ
レッシュバンク活性化回路１２に接続され、リフレッシ
ュバンク活性化回路１２からの信号／ＲＡＳＲおよび外
部入力信号／ＲＡＳＢＮに基づいて、第二のＸデコーダ
５ｂ、第二のセンスアンプ回路６ｂを活性化する第二の
活性化信号／ＲＡＳＢを発生し、第二のＸデコーダ５
ｂ、第二のセンスアンプ６ｂを活性化する。そして、上
述した各構成要素２ｂ、３ｂ、４ｂ、５ｂ、６ｂ、７ｂ
によって第二のバンクＢＫＢが構成されている。なお、
ビット線を選択するカラムデコーダおよびその制御系に
ついては、記載を省略する。

【０００５】リフレッシュモード検出回路１１は、チッ
プセレクト信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ、
ライトイネーブル信号／ＷＥに基づいてリフレッシュモ
ードが指定されたことを検出し、リフレッシュ信号／Ａ
Ｒ（パルス信号）を出力する。リフレッシュバンク活性
化回路１２は、リフレッシュモード検出回路１１と接続
され、リフレッシュ信号／ＡＲを受け、バンクＢＫＡ、
ＢＫＢを共に活性化する信号／ＲＡＳＲをゲート回路７
ａ、７ｂへ供給する。リフレッシュカウンタ１３は、リ
フレッシュモード検出回路１１と接続され、リフレッシ
ュ信号／ＡＲを受け、リフレッシュ信号／ＡＲを順次ア
ップカウントし、そのカウント値をアドレス発生回路１
０へ供給する。アドレス発生回路１０はラッチ回路によ
って構成され、リフレッシュカウンタ１３の出力をリフ
レッシュ信号／ＡＲに基づいて読み込み、マルチプレク
サ４ａ、４ｂへ供給する。

【０００６】このような構成において、通常の読出／書
込時（信号／ＡＲ＝”１”）においては、アドレスＡｄ
ｄがアドレスバッファ１を介して、アドレスデータＡＤ
としてＸバッファ３ａおよび４ａへ供給される。そし
て、例えばバンクＢＫＡのメモリアレイ２ａを選択する
信号／ＲＡＳＡＮ（”０”）が出力されている場合は、
アドレスデータＡＤがＸバッファ３ａに読み込まれる。
この時、リフレッシュ信号／ＡＲが”１”であり、した
がって、Ｘバッファ３ａ内のアドレスデータＡＤがマル
チプレクサ４ａを介してＸデコーダ５ａへ供給される。
またこの時、ゲート回路７ａは、上記信号／ＲＡＳＡＮ
をＸデコーダ５ａおよびセンスアンプ回路６ａへ出力
し、これらの回路を活性化する。これにより、Ｘデコー
ダ５ａによって、アドレスデータＡＤに対応するメモリ
アレイ２ａのワード線が選択される。

【０００７】一方、メモリアレイ２ａ、３ａのリフレッ
シュ時においては、リフレッシュモード検出回路１１か
らリフレッシュ信号／ＡＲ（”０”）が出力される。リ
フレッシュバンク活性化回路１２はこのリフレッシュ信
号／ＡＲを受け、信号／ＲＡＳＲをゲート回路７ａ、７
ｂへ出力する。ゲート回路７ａ、７ｂはこの信号／ＲＡ
ＳＲを受け、信号／ＲＡＳＡ、信号／ＲＡＳＢを出力し
てＸデコーダ５ａ、センスアンプ回路６ａおよびＸデコ
ーダ５ｂ、センスアンプ回路６ｂを各々活性化する。

【０００８】また、リフレッシュ信号／ＡＲが出力され
ると、リフレッシュカウンタ１３がアップカウントさ
れ、そのカウント出力がアドレス発生回路１０に読み込
まれる。そして、読み込まれたデータがマルチプレクサ
４ａ、４ｂを介してＸデコーダ５ａ、５ｂへ各々供給さ
れる。これにより、上記リフレッシュカウンタ１３の出
力に対応するメモリアレイ２ａ、２ｂのワード線がリフ
レッシュされる。次いで、再び、リフレッシュ信号／Ａ
Ｒ（”０”）が出力されると、リフレッシュカウンタ１
３がアップカウントされ、そのカウント出力に基づいて
メモリアレイ２ａ、２ｂのワード線がリフレッシュされ
る。以下上記動作が繰り返される。

【０００９】以上が、図１７に示す半導体記憶装置の概
略構成および動作である。この半導体記憶装置は、上述
したことから明らかなように、バンク構成を採ってお
り、各バンクＢＫＡ、ＢＫＢが各々独立して動作できる
ようになっている。そして、リフレッシュ時には、メモ
リアレイ２ａ、２ｂの周辺回路が共に活性化され、メモ
リアレイ２ａ、２ｂの各１本のワード線が同時に選択さ
れ、それらのワード線に係るメモリセルが同時にリフレ
ッシュされる。

【００１０】上述したバンク構成の半導体記憶装置に対
し、セルアレイ構成による半導体記憶装置も知られてい
る。このセルアレイ構成の半導体記憶装置においては、
メモリアレイが複数設けられていても、各メモリアレイ
の読出／書込をそれぞれ独立して行うことができない。
言い換えれば、このセルアレイ構成のものは、バンク構
成の１バンクに対応する構成であると言える。但し、こ
のセルアレイ構成の場合、読出／書込は同時に１メモリ
アレイのみしかできないが、リフレッシュは複数のメモ
リアレイについて同時に行うことが可能である。そし
て、従来、このセルアレイ構成の半導体記憶装置におい
ても、リフレッシュ時においては、リフレッシュ時間を
短縮するため、複数のメモリアレイを同時にリフレッシ
ュすることが行われていた。このように、従来のリフレ
ッシュが必要な半導体記憶装置にあっては、バンク構成
のものも、ブロック構成のものも共にリフレッシュ時間
を短縮するため、複数のメモリアレイを同時にリフレッ
シュすることが行われていた。

【００１１】

【発明が解決しようとする課題】ところで、近年、携帯
電話等の各種携帯機器において、半導体記憶装置が広く
使用されている。この携帯機器に使用される半導体記憶
装置においては、いかに消費電力を低減するかが大きな
問題である。特に、ＤＲＡＭあるいは疑似ＳＲＡＭ等の
リフレッシュを必要とする半導体記憶装置においては、
リフレッシュ動作時の消費電力をいかに低減するかが重
要な課題である。しかしながら、上述した従来の半導体
記憶装置においては、バンク構成、ブロック構成のいず
れのものにおいても未だリフレッシュ時の消費電力が大
きいという欠点があった。すなわち、複数のメモリアレ
イを同時にリフレッシュするということは、リフレッシ
ュ時間を短縮することはできるが、リフレッシュ時にお
いて、各メモリアレイの周辺回路をいずれも活性化する
必要があり、このため、消費電力が大きくなってしま
う。なお、疑似ＳＲＡＭとは、ＤＲＡＭ（ダイナミック
ラム）と同様のメモリセルを有し、ＳＲＡＭ（スタティ
ックラム）と同様の使い勝手を有する半導体記憶装置で
ある。

【００１２】本発明は、上述した事情を考慮してなされ
たもので、その目的は、リフレッシュ時の消費電力を従
来のものよりさらに低減した半導体記憶装置及びそのリ
フレッシュ方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明は、上記の課題を
解決すべくなされたもので、リフレッシュ動作を必要と
する複数のメモリセルを有する複数のセルアレイが設け
られた半導体記憶装置であって、前記複数のセルアレイ
ごとに設けられた複数の第１の選択手段と、内部アドレ
ス信号に基づき前記複数の第１の選択手段に共通の選択
信号を出力する第２の選択手段とを有する半導体記憶装
置において、リフレッシュ動作では前記第２の選択手段
は、前記複数のセルアレイの内、少なくとも1のセルア
レイを非選択とし、残りのセルアレイを選択とし、前記
複数の第１の選択手段の内、前記選択されたセルアレイ
の第１の選択手段のみが選択的に活性化されることを特
徴とする半導体記憶装置を提供する。

【００１４】前記選択されたセルアレイの第１の選択手
段は、複数のワード線を一括選択するよう構成し得る。
更に、前記第２の選択手段は、前記複数のセルアレイの
内、１つのセルアレイを選択し、この選択されたセルア
レイの第１の選択手段のみが活性化されるよう構成し得
る。前記第２の選択手段と電気的に結合され、外部入力
されたアドレス信号に基づき内部アドレス信号を出力
し、前記第２の選択手段に内部アドレス信号を供給する
アドレス入力手段をさらに有するよう構成し得る。

【００１５】更に、前記第１の選択手段は、第１のワー
ド線選択信号を出力する第１のワード線選択手段と、第
２のワード線選択信号を出力する第２のワード線選択手
段とを有し、前記第１のワード線選択信号は複数のワー
ドドライバに入力される選択信号であり、前記第２のワ
ード線選択信号は、それぞれの前記第１のワード線選択
信号が入力される複数の前記ワードドライバに入力され
る選択信号であって、複数の前記第１のワード線選択信
号間で共通の選択信号であるよう構成し得る。

【００１６】前記複数の第１の選択手段の内、選択的に
活性化された第１の選択手段のみに昇圧電位を選択的に
供給する昇圧手段をさらに有するよう構成し得る。前記
メモリセルに対するデータ読み出し動作およびデータ書
き込み動作において、前記第１および第２のワード線選
択手段がそれぞれ１つの信号を出力するよう構成し得
る。前記複数のセルアレイの各々は、複数のブロックに
分割され、各ブロックは、前記メモリセルのドレイン端
子に接続されるデータ読み出し手段を有するよう構成し
得る。

【００１７】リフレッシュ動作において一括選択される
複数の前記第１のワード線選択信号は、前記ブロック毎
に同じ本数だけ選択されるよう構成し得る。前記アドレ
ス入力手段は、前記外部アドレス信号をチップ選択信号
に基づいてオン／オフ制御するゲート手段で構成し得
る。前記第１のワード線選択手段は、外部からリフレッ
シュ信号が供給されたとき、前記セルアレイの複数のブ
ロックを選択する第１のワード線選択信号を出力するよ
う構成し得る。前記第１のワード線選択手段は、外部か
らリフレッシュ信号が供給されたとき、前記セルアレイ
の全てのブロックを選択する前記第１のワード線選択信
号を出力するよう構成し得る。

【００１８】前記第１のワード線選択手段は、前記第２
の選択手段の出力に応じて前記第１ワード線選択信号を
出力するゲート回路と、前記ゲート回路の出力を昇圧す
る昇圧ドライバとで構成し得る。前記昇圧ドライバは、
前記ゲート回路の出力レベルをシフトするレベルシフト
回路と、前記レベルシフト回路の出力レベルに応じて昇
圧信号または低電圧信号を出力するスイッチ手段とで構
成し得る。前記第２のワード線選択手段は、前記第２の
選択手段の出力に応じて第２ワード線を選択する第２の
ワード線選択信号を出力する選択手段で構成し得る。

【００１９】前記第２のワード線選択手段は、前記第２
の選択手段の出力に応じて前記第２ワード線を選択する
第２のワード線選択信号を出力するゲート回路と、前記
ゲート回路の出力を昇圧する昇圧ドライバとで構成し得
る。前記昇圧ドライバは、前記ゲート回路の出力レベル
をシフトするレベルシフト回路と、前記レベルシフト回
路の出力レベルに応じて高電圧信号または低電圧信号を
出力するスイッチ手段とで構成し得る。前記ワードドラ
イバは、前記第１のワード線選択信号と前記第２のワー
ド線選択信号のアンド論理をとるアンド回路で構成し得
る。

【００２０】前記アンド回路は、前記第１のワード線選
択信号に応じて前記第２のワード線選択信号をオン／オ
フ制御するスイッチ手段で構成し得る。前記アンド回路
は、前記第１のワード線選択信号に応じて前記第２のワ
ード線選択信号を昇圧して出力し、または、低レベル信
号として出力するスイッチ手段で構成し得る。更に、前
記アンド回路は、昇圧電圧によって駆動されるフリップ
フロップ回路と、前記第１のワード線選択信号によって
駆動され前記フリップフロップ回路をイネーブル状態と
する第１のスイッチ手段と、前記フリップフロップ回路
がイネーブル状態にある場合において、前記第２のワー
ド線選択信号に応じて前記フリップフロップ回路を駆動
する第２のスイッチ手段とで構成し得る。

【００２１】また、前記アンド回路は、負荷手段と、前
記第１のワード線選択信号によって駆動される第１のス
イッチ手段と、前記第２のワード線選択信号によって駆
動される第２のスイッチ手段とを直列接続した第１の回
路と、前記負荷手段と前記第１のスイッチ手段との接続
点の電圧に応じて昇圧信号または低電圧信号を出力する
第２の回路とで構成し得る。また、前記アンド回路は、
前記第１のワード線選択信号の出力がゲートへ供給さ
れ、前記第２のワード線選択信号がソースへ印加され、
ドレインが負荷手段を介して電源電圧に接続されたトラ
ンジスタと、前記トランジスタのドレインの電圧に応じ
て昇圧信号または低電圧信号を選択的に出力する選択回
路とで構成し得る。

【００２２】更に、本発明は、リフレッシュ動作を必要
とする複数のメモリセルを有する複数のセルアレイが設
けられた半導体記憶装置であって、外部アドレス信号に
応答して内部アドレス信号を出力するアドレス入力手段
と、前記複数のセルアレイごとに設けられた複数の第１
の選択手段と、前記アドレス入力手段に電気的に結合さ
れ、前記アドレス入力手段からの内部アドレス信号に基
づき前記複数の第１の選択手段に共通の選択信号を出力
する第２の選択手段とを有する半導体記憶装置におい
て、リフレッシュ動作では前記第２の選択手段は、前記
複数のセルアレイの内、少なくとも1のセルアレイを非
選択とし、残りのセルアレイを選択とし、前記第１の選
択手段は複数のワード線を一括選択することを特徴とす
る半導体記憶装置を提供する。

【００２３】前記第２の選択手段は、前記複数のセルア
レイの内、１つのセルアレイを選択するよう構成し得
る。前記第１の選択手段は、第１のワード線選択信号を
出力する第１のワード線選択手段と、第２のワード線選
択信号を出力する第２のワード線選択手段とを有し、前
記第１のワード線選択信号は複数のワードドライバに入
力される選択信号であり、前記第２のワード線選択信号
は、それぞれの前記第１のワード線選択信号が入力され
る複数の前記ワードドライバに入力される選択信号であ
って、複数の前記第１のワード線選択信号間で共通の選
択信号で構成し得る。

【００２４】前記複数の第１の選択手段の内、選択され
たセルアレイの第１の選択手段のみに昇圧電位を選択的
に供給する昇圧手段をさらに有するよう構成し得る。前
記メモリセルに対するデータ読み出し動作およびデータ
書き込み動作において、前記第１および第２のワード線
選択手段がそれぞれ１つの信号を出力するよう構成し得
る。前記複数のセルアレイの各々は、複数のブロックに
分割され、各ブロックは、前記メモリセルのドレイン端
子に接続されるデータ読み出し手段を有するよう構成し
得る。リフレッシュ動作において一括選択される複数の
前記第１のワード線選択信号は、前記ブロック毎に同じ
本数だけ選択されるよう構成し得る。

【００２５】前記アドレス入力手段は、前記外部アドレ
ス信号をチップ選択信号に基づいてオン／オフ制御する
ゲート手段で構成し得る。前記第１のワード線選択手段
は、外部からリフレッシュ信号が供給されたとき、前記
セルアレイの複数のブロックを選択する第１のワード線
選択信号を出力するよう構成し得る。前記第１のワード
線選択手段は、外部からリフレッシュ信号が供給された
とき、前記セルアレイの全てのブロックを選択する前記
第１のワード線選択信号を出力するよう構成し得る。

【００２６】前記第１のワード線選択手段は、前記第２
の選択手段の出力に応じて前記第１ワード線選択信号を
出力するゲート回路と、前記ゲート回路の出力を昇圧す
る昇圧ドライバとで構成し得る。前記昇圧ドライバは、
前記ゲート回路の出力レベルをシフトするレベルシフト
回路と、前記レベルシフト回路の出力レベルに応じて昇
圧信号または低電圧信号を出力するスイッチ手段とで構
成し得る。前記第２のワード線選択手段は、前記第２の
選択手段の出力に応じて第２ワード線を選択する第２の
ワード線選択信号を出力する選択手段で構成し得る。

【００２７】前記第２のワード線選択手段は、前記第２
の選択手段の出力に応じて前記第２ワード線を選択する
第２のワード線選択信号を出力するゲート回路と、前記
ゲート回路の出力を昇圧する昇圧ドライバとで構成し得
る。前記昇圧ドライバは、前記ゲート回路の出力レベル
をシフトするレベルシフト回路と、前記レベルシフト回
路の出力レベルに応じて高電圧信号または低電圧信号を
出力するスイッチ手段とで構成し得る。前記ワードドラ
イバは、前記第１のワード線選択信号と前記第２のワー
ド線選択信号のアンド論理をとるアンド回路で構成し得
る。

【００２８】更に、前記アンド回路は、前記第１のワー
ド線選択信号に応じて前記第２のワード線選択信号をオ
ン／オフ制御するスイッチ手段で構成し得る。また、前
記アンド回路は、前記第１のワード線選択信号に応じて
前記第２のワード線選択信号を昇圧して出力し、また
は、低レベル信号として出力するスイッチ手段で構成し
得る。また、前記アンド回路は、昇圧電圧によって駆動
されるフリップフロップ回路と、前記第１のワード線選
択信号によって駆動され前記フリップフロップ回路をイ
ネーブル状態とする第１のスイッチ手段と、前記フリッ
プフロップ回路がイネーブル状態にある場合において、
前記第２のワード線選択信号に応じて前記フリップフロ
ップ回路を駆動する第２のスイッチ手段とで構成し得
る。

【００２９】また、前記アンド回路は、負荷手段と、前
記第１のワード線選択信号によって駆動される第１のス
イッチ手段と、前記第２のワード線選択信号によって駆
動される第２のスイッチ手段とを直列接続した第１の回
路と、前記負荷手段と前記第１のスイッチ手段との接続
点の電圧に応じて昇圧信号または低電圧信号を出力する
第２の回路とで構成し得る。また、前記アンド回路は、
前記第１のワード線選択信号の出力がゲートへ供給さ
れ、前記第２のワード線選択信号がソースへ印加され、
ドレインが負荷手段を介して電源電圧に接続されたトラ
ンジスタと、前記トランジスタのドレインの電圧に応じ
て昇圧信号または低電圧信号を選択的に出力する選択回
路とで構成し得る。

【００３０】更に、本発明は、第１及び第２の選択信号
の入力を受け、前記第１の選択信号に応じて前記第２の
選択信号を昇圧して出力し、または、低レベル信号とし
て出力する選択回路において、前記選択回路は、昇圧電
圧によって駆動されるフリップフロップ回路と、前記第
１の選択信号によって駆動され前記フリップフロップ回
路をイネーブル状態とする第１のスイッチ手段と、前記
フリップフロップ回路がイネーブル状態にある場合にお
いて、前記第２の選択信号に応じて前記フリップフロッ
プ回路を駆動する第２のスイッチ手段とを具備すること
を特徴とする選択回路を提供する。例えば、前記選択回
路はデコーダ回路で構成し、前記第１及び第２の選択信
号はデコード信号であってもよい。また、前記選択回路
はワードデコーダ回路で構成し、前記第１及び第２の選
択信号はワード線選択信号であってもよい。

【００３１】更に、本発明は、第１及び第２の選択信号
の入力を受け、前記第１の選択信号に応じて前記第２の
選択信号を昇圧して出力し、または、低レベル信号とし
て出力する選択回路において、前記選択回路は、負荷手
段と、前記第１の選択信号によって駆動される第１のス
イッチ手段と、前記第２の選択信号によって駆動される
第２のスイッチ手段とを直列接続した第１の回路と、前
記負荷手段と前記第１のスイッチ手段との接続点の電圧
に応じて昇圧信号または低電圧信号を出力する第２の回
路とを具備することを特徴とする選択回路を提供する。
例えば、前記選択回路はデコーダ回路で構成し、前記第
１及び第２の選択信号はデコード信号であってもよい。
また、前記選択回路はワードデコーダ回路で構成し、前
記第１及び第２の選択信号はワード線選択信号であって
もよい。

【００３２】更に、本発明は、第１及び第２の選択信号
の入力を受け、前記第１の選択信号に応じて前記第２の
選択信号を昇圧して出力し、または、低レベル信号とし
て出力する選択回路において、前記選択回路は、前記第
１の選択信号の出力がゲートへ供給され、前記第２の選
択信号がソースへ印加され、ドレインが負荷手段を介し
て電源電圧に接続されたトランジスタと、前記トランジ
スタのドレインの電圧に応じて昇圧信号または低電圧信
号を選択的に出力する回路とを具備することを特徴とす
る選択回路を提供する。例えば、前記選択回路はデコー
ダ回路で構成し、前記第１及び第２の選択信号はデコー
ド信号であってもよい。また、前記選択回路はワードデ
コーダ回路で構成し、前記第１及び第２の選択信号はワ
ード線選択信号であってもよい。

【００３３】更に、本発明は、半導体記憶装置の複数の
セルアレイのメモリセルをリフレッシュするリフレッシ
ュ方法において、前記複数のセルアレイの内、少なくと
も1のセルアレイを非選択とし、残りのセルアレイを選
択とし、更に選択されたセルアレイの複数のワード線を
一括選択することによりリフレッシュ動作を行うことを
特徴とする半導体記憶装置のリフレッシュ方法を提供す
る。前記複数のセルアレイの内、１つのセルアレイを選
択するよう構成し得る。また、前記選択されたセルアレ
イ中のワード線は、複数のワードドライバに入力される
複数の第１のワード線選択信号と、複数の前記第１のワ
ード線選択信号間で共通の選択信号としての第２のワー
ド線選択信号とに基づき選択されるよう構成し得る。

【００３４】前記選択されたセルアレイのワード線を駆
動するワードドライバのみに昇圧電位を選択的に供給す
るよう構成し得る。前記複数のセルアレイの各々は、複
数のブロックに分割され、各ブロックは、前記メモリセ
ルのドレイン端子に接続されるデータ読み出し手段を有
し、リフレッシュ動作において一括選択される複数の前
記第１のワード線選択信号は、前記ブロック毎に同じ本
数だけ選択されるよう構成し得る。

【００３５】外部アドレス信号をチップ選択信号に基づ
いてオン／オフ制御することで内部アドレスを供給する
よう構成し得る。外部からリフレッシュ信号が供給され
たとき、前記選択されたセルアレイ中の複数のブロック
を選択する第１のワード線選択信号を出力するよう構成
し得る。外部からリフレッシュ信号が供給されたとき、
前記選択されたセルアレイ中の全てのブロックを選択す
る第１のワード線選択信号を出力するよう構成し得る。

【００３６】

【発明の実施の形態】（第１実施形態）以下、図面を参
照し、この発明の実施の形態について説明する。図１
は、この発明の第１の実施形態による半導体記憶装置
（疑似ＳＲＡＭ）の要部の構成を示すブロック図であ
る。疑似ＳＲＡＭのセルアレイＳ０、Ｓ１はＤＲＡＭの
それと同様の構成を有するセルアレイであり、他の回路
ブロックは周辺回路を構成する。最初に、セルアレイＳ
０、Ｓ１について説明する。第一のセルアレイＳ０は、
４つのブロックＢ００〜Ｂ０３から構成され、各ブロッ
クには各々センスアンプＳＡが形成されている。各ブロ
ックＢ００〜Ｂ０３には各々、横方向に６４本の第１ワ
ード線ＭＷＬが配設され、各第１ワード線ＭＷＬに沿っ
て、第１ワード線ＭＷＬの約１／４の長さの４本の第３
ワード線ＳＷＬが配設され、これら第３ワード線ＳＷＬ
の端部に第３ワードデコーダＳＤが形成されている。ま
た、このセルアレイＳ０には、縦方向に４本のラインか
らなる第２ワード線ＳＳＬが等間隔で４本配設されてい
る。

【００３７】図２はブロックＢ００の一部の構成を示す
図である。第３ワードデコーダＳＤは４個のアンド回路
から構成され、各アンド回路の出力端に各々第３ワード
線ＳＷＬが接続されている。また、各アンド回路の第１
入力端は第１ワード線ＭＷＬに接続され、第２入力端が
第２ワード線ＳＳＬの４本のラインに各々接続されてい
る。そして、上述した各第３ワード線ＳＷＬにメモリセ
ルＭＳが接続されている。

【００３８】このような構成により、１本の第１ワード
線ＭＷＬが活性化されると、そのワード線ＭＷＬによっ
て４個の第３ワードデコーダＳＤが選択される。そし
て、第２ワード線ＳＳＬによって第３ワードデコーダＳ
Ｄの４個のアンド回路の内の１つが選択され、これによ
り、選択されたアンド回路に接続されている第３ワード
線ＳＷＬが活性化される。すなわち、１本の第１ワード
線ＭＷＬが活性化されると、それに併設されている４×
４本の第３ワード線ＳＷＬの内の４本が活性化される。

【００３９】図３は、上述した第３ワードデコーダＳＤ
の詳細構成を示す回路図である。この図に示すように、
第３ワードデコーダＳＤは４個のアンドゲートＡＮ０〜
ＡＮ３によって構成されている。各アンドゲートＡＮ０
〜ＡＮ３は、図に示すように、ＮチャンネルＦＥＴ１０
１〜１０４と、インバータ１０５とから構成され、第１
ワード線ＭＷＬがＦＥＴ１０１のソースおよびインバー
タ１０５の入力端へ印加され、ＦＥＴ１０１のゲートに
ブースト電圧Ｖｂｔが印加され、ＦＥＴ１０１のドレイ
ンがＦＥＴ１０２のゲートへ印加され、ＦＥＴ１０２の
ソースへ信号Ｓ０が印加されている。また、インバータ
１０５の出力がＦＥＴ１０３のゲートへ印加され、ＦＥ
Ｔ１０２のソースと、ＦＥＴ１０３，１０４の各ドレイ
ンが共通接続され、ＦＥＴ１０４のゲートへ信号／Ｓ０
が印加され、ＦＥＴ１０３，１０４の各ソースが接地さ
れている。そして、ＦＥＴ１０２〜１０４の共通接続点
の信号が図２の第３ワード線ＳＷＬへ印加される。

【００４０】ここで、ブースト電圧Ｖｂｔとは、電源電
圧を後述するブースト電圧発生回路９０によってさらに
昇圧した電圧である。また、信号Ｓ０、信号／Ｓ０は上
述した第２ワード線ＳＳＬの１本から得られる信号であ
る。すなわち、第２ワード線ＳＳＬは、実際には８本の
ラインによって構成されているが、分かりやすいように
４本に省略して示している。

【００４１】以上の構成において、第１ワード線ＭＷＬ
の信号が”０”の場合は、インバータ１０５の出力が”
１”となり、ＦＥＴ１０３がオンとなる。これにより、
信号Ｓ０、／Ｓ０の値にかかわらず”０”が第３ワード
線ＳＷＬへ出力される。一方、第１ワード線ＭＷＬの信
号が”１”の場合は、インバータ１０５の出力が”０”
となり、ＦＥＴ１０３がオフとなる一方、ＦＥＴ１０
１、１０２がオンとなる。これにより、信号Ｓ０が”
１”の場合は”１”が第３ワード線ＳＷＬへ出力され、
同ワード線ＳＷＬが活性化される。また、信号Ｓ０が”
０”の場合は”０”が第３ワード線ＳＷＬへ出力され
る。

【００４２】次に、図４に示すように、セルアレイＳ０
には、縦方向に４本のデータバスＤＢが等間隔で配設さ
れ、各データバスＤＢに各々４本のサブデータバスＳＤ
Ｂが接続されている。また、図４においては省略してい
るが、セルアレイＳ０には、縦方向に多数のビット選択
ラインＢＳＬが配置されており（図２参照）、各ビット
選択ラインＢＳＬが後述するカラムデコーダ１４３の各
出力端に接続されている。

【００４３】また、図２に示すように、ブロックＢ００
には、縦方向にビットラインＢＬが配設され、各ビット
ラインＢＬの下部にセンスアンプＳＡが形成されてい
る。そして、センスアンプＳＡの増幅出力がスイッチ素
子ＳＩを介してサブデータバスＳＤＢに出力されてい
る。また、スイッチ素子ＳＩのオン／オフ制御端子が上
述したビット選択ラインＢＳＬに接続されている。ま
た、ブロックＢ００の最下部にはセンスイネーブルライ
ンＳＥＬ（図２参照）が配設され、このセンスイネーブ
ルラインＳＥＬにブロックＢ００の各センスアンプＳＡ
がいずれも接続されている。以上、ブロックＢ００につ
いて説明したが、ブロックＢ０１〜Ｂ０３の構成も同様
である。また、セルアレイＳ１の各ブロックＢ１０〜Ｂ
１３の構成も同様である。また、上述したセルアレイＳ
０の構成は、セルアレイＳ１においても同様である。

【００４４】次に、周辺回路について説明する。図１に
おいて、端子２１〜２３には、ワード線を選択するアド
レスＡｄｄ０〜Ａｄｄ１０が印加される。端子２１には
アドレスＡｄｄ０，１が印加され、端子２２にはアドレ
スＡｄｄ２〜９が印加され、端子２３にはアドレスＡｄ
ｄ１０が印加される。ここで、アドレスＡｄｄ１０はア
ドレスＡｄｄの最上位ビットであり、セルアレイＳ０／
Ｓ１を選択するアドレスである。すなわち、このアドレ
スＡｄｄ１０が”１”であればセルアレイＳ０が選択さ
れ、”０”であれば、セルアレイＳ１が選択される。

【００４５】アドレスＡｄｄ２〜７は各ブロックＢ００
〜Ｂ０３およびＢ１０〜Ｂ１３の６４本の第１ワード線
ＭＷＬの１本を選択するアドレスである。アドレスＡｄ
ｄ８、９はブロックＢ００〜Ｂ０３のいずれかおよびブ
ロックＢ１０〜Ｂ１３のいずれかを選択するアドレスで
ある。アドレスＡｄｄ０，１は第２ワード線ＳＳＬの内
の１本を選択するアドレスである。端子２４はリフレッ
シュ信号ＲＥＦが印加される端子である。このリフレッ
シュ信号ＲＥＦは、セルアレイＳ０、Ｓ１のリフレッシ
ュタイミングにおいて、リフレッシュ制御回路（図示
略）から出力される信号であり、ノーマル動作モードで
は”０”であり、リフレッシュモードにおいて”１”と
なる。

【００４６】アドレスバッファ２６は、端子２１〜２３
に印加されたアドレスＡｄｄ０〜Ａｄｄ１０をバッファ
リングし、アドレスデータＡ０〜Ａ１０として出力す
る。プリデコーダ３０は、アドレスバッファ２６に接続
され、アドレスデータＡ０、Ａ１をデコードし４ビット
の信号ＳＳＤとして出力し、アドレスデータＡ２〜Ａ９
をデコードして出力し、更にアドレスデータＡ１０を増
幅した信号ＡＳ及びそれを反転した信号／ＡＳを出力す
る。2つの第２ワードデコーダ４０および５０は、プリ
デコーダ３０に接続され、アドレスデータＡ０、Ａ１を
デコードした４ビット信号ＳＳＤを受ける。また、メイ
ンデコーダ６０は、プリデコーダ３０に接続され、アド
レスデータＡ２〜Ａ９をデコードした出力を受ける。第
１ワードデコーダ７０および第２ワードデコーダ４０
は、プリデコーダ３０に接続され、アドレスデータＡ１
０を増幅した信号ＡＳを受ける。第１ワードデコーダ８
０および第２ワードデコーダ５０は、プリデコーダ３０
に接続され、反転信号／ＡＳを受ける。

【００４７】メインデコーダ６０はプリデコーダ３０か
らの出力をさらにデコードして第１ワードデコーダ７０
および８０へ供給する。また、リフレッシュ信号ＲＥＦ
が”１”の時、ブロックＢ００〜Ｂ０３またはＢ１０〜
Ｂ１３の内の複数のブロックを指定する信号を出力す
る。第１ワードデコーダ７０は、メインデコーダ６０の
出力に基づいてセルアレイＳ０の第１ワード線ＭＷＬを
選択し活性化する。同様に、第１ワードデコーダ８０
は、メインデコーダ６０の出力に基づいてセルアレイＳ
１の第１ワード線ＭＷＬを選択し活性化する。

【００４８】第２ワードデコーダ４０は、プリデコーダ
３０から出力される４ビットの信号ＳＳＤを、信号ＡＳ
が”１”の時、レベル変換および増幅してセルアレイＳ
０の第２ワード線ＳＳＬへ出力する。同様に、第２ワー
ドデコーダ５０は、プリデコーダ３０から出力される４
ビットの信号ＳＳＤを、信号／ＡＳが”１”の時、レベ
ル変換および増幅してセルアレイＳ１の第２ワード線Ｓ
ＳＬへ出力する。ブースト電圧発生回路９０は、電源電
圧ＶDDを昇圧し、ブースト電圧Ｖｂｔとして各部へ出力
する。

【００４９】以下、上述した回路を図面に基づいてさら
に詳述する。アドレスバッファ２６は、図５に示すよう
に、ナンドゲート２７とインバータ２８とから構成さ
れ、チップセレクト信号ＣＳが”１”の時アドレスＡｄ
ｄｉ（ｉ＝０〜１０）を増幅し、アドレスデータＡｉ
（ｉ＝０〜１０）として出力する。プリデコーダ３０
は、図６に示すように、アドレスデータＡ０，Ａ１をデ
コードする２−４デコーダ３１と、アドレスデータＡ
２，Ａ３をデコードする２−４デコーダ３２と、アドレ
スデータＡ４，Ａ５をデコードする２−４デコーダ３３
と、アドレスデータＡ６，Ａ７をデコードする２−４デ
コーダ３４と、アドレスデータＡ８，Ａ９をデコード
し、デコード結果をブロック選択信号Ａｂとして出力す
る２−４デコーダ３５と、アドレスデータＡ１０を反転
し、反転結果をセルアレイＳ１選択信号／ＡＳとして出
力するインバータ３６と、インバータ３６の出力を反転
し、反転結果をセルアレイＳ０選択信号ＡＳとして出力
するインバータ３７とから構成されている。そして、２
−４デコーダ３１の出力信号ＳＳＤが第２ワードデコー
ダ４０および５０へ供給され、２−４デコーダ３２〜３
５の出力がメインデコーダ６０へ供給される。また、イ
ンバータ３７の出力信号ＡＳが第１ワードデコーダ７０
および第２ワードデコーダ４０へ供給され、インバータ
３６の出力信号／ＡＳが第１ワードデコーダ８０および
第２ワードデコーダ５０へ供給される。

【００５０】図７は上述した２−４デコーダの構成を示
す回路図である。この２−４デコーダは、入力信号を反
転するインバータ１１１，１１２と、入力信号またはイ
ンバータ１１１，１１２の出力を入力とするナンドゲー
ト１１３〜１１６と、ナンドゲート１１３〜１１６の各
出力を反転するインバータ１１７〜１２０から構成さ
れ、入力信号をデコードしてそのデコード結果を出力す
る。

【００５１】メインデコーダ６０は、図６に示すよう
に、１２−６４デコーダ６１と、ノアゲート６２〜６５
と、インバータ６６〜６９とから構成されている。１２
−６４デコーダ６１は、プリデコーダ３０内の２−４デ
コーダ３２〜３４から出力される１２ビットのデータを
デコードし、６４ビットのデータとするもので、図８に
示すように、３入力ナンドゲートＮＡ０〜ＮＡ６３と、
各ナンドゲートＮＡ０〜ＮＡ６３の出力を反転するイン
バータＩＮ０〜ＩＮ６３から構成されている。そして、
インバータＩＮ０〜ＩＮ６３の出力Ｑ０〜Ｑ６３が第１
ワードデコーダ７０および８０へ出力される。上述した
説明から明らかなように、図６に示す回路は、６ビット
のアドレスデータＡ２〜Ａ７を２−４デコーダ３２〜３
４および１２−６４デコーダ６１によって６４ビットの
データにデコードしている。

【００５２】また、オアゲート６２〜６５の各第１入力
端へは２−４デコーダ３５の各出力が印加され、各第２
入力端へはリフレッシュ信号ＲＥＦが印加されている。
これにより、リフレッシュ信号ＲＥＦが”０”の時は２
−４デコーダ３５の出力がオアゲート６２〜６５、イン
バータ６６〜６９を通過して第１ワードデコーダ７０お
よび８０へ出力され、一方、リフレッシュ信号ＲＥＦ
が”１”の時は２−４デコーダ３５の出力に関係なく、
インバータ６６〜６９から第１ワードデコーダ７０およ
び８０へ各々”１”が出力される。

【００５３】第１ワードデコータ７０はサブデコーダ７
１〜７４から構成され、また、第１ワードデコーダ８０
はサブデコーダ８１〜８４から構成されている。図９は
サブデコーダの構成を示す回路図である。この図に示す
ように、サブデコーダは、６４個の３入力ナンドゲート
ＮＧ０〜ＮＧ６３と、各ナンドゲートＮＧ０〜ＮＧ６３
の出力のレベル変換および増幅を行うドライバＤＶ０〜
ＤＶ６３から構成されている。

【００５４】ここで、ドライバＤＶ０〜ＤＶ６３は、同
図に示すように、レベル変換回路１３１と、Ｐチャンネ
ルＦＥＴ１３２と、ＮチャンネルＦＥＴ１３３とから構
成され、レベル変換回路１３１の出力がＦＥＴ１３２，
１３３の各ゲートへ印加され、ブースト電圧Ｖｂｔがレ
ベル変換回路１３１およびＦＥＴ１３２のソースへ供給
され、ＦＥＴ１３２のドレインとＦＥＴ１３３のドレイ
ンが接続され、また、ＦＥＴ１３３のドレインが接地さ
れている。このような構成により、ナンドゲートＮＧ０
〜ＮＧ６３の出力が”１”の時は電圧Ｖｂｔが出力さ
れ、”０”の時は接地電位が出力される。

【００５５】また、上記ナンドゲートＮＧ０〜ＮＧ６３
の各第１入力端へは、１２−６４デコーダ６１の出力Ｑ
０〜Ｑ６３が各々印加され、また、ナンドゲートＮＧ０
〜ＮＧ６３の各第２入力端は共通接続されて、端子Ｔａ
に接続され、ナンドゲートＮＧ０〜ＮＧ６３の各第３入
力端も共通接続されて端子Ｔｂに接続されている。次
に、図６において、１２−６４デコーダ６１の出力Ｑ０
〜Ｑ６３は、上述したように、サブデコーダ７１〜７
４、サブデコーダ８１〜８４へ共通に入力されている。
また、サブデコーダ７１の端子Ｔａと、サブデコーダ８
１の端子Ｔａとが共通接続されて、インバータ６６の出
力端に接続され、サブデコーダ７２の端子Ｔａと、サブ
デコーダ８２の端子Ｔａとが共通接続されて、インバー
タ６７の出力端に接続され、サブデコーダ７３の端子Ｔ
ａと、サブデコーダ８３の端子Ｔａとが共通接続され
て、インバータ６８の出力端に接続され、また、サブデ
コーダ７４の端子Ｔａと、サブデコーダ８４の端子Ｔａ
とが共通接続されて、インバータ６９の出力端に接続さ
れている。

【００５６】また、サブデコーダ７１〜７４の端子Ｔｂ
が共通接続されてインバータ３７の出力端に接続され、
サブデコーダ８１〜８４の端子Ｔｂが共通接続されてイ
ンバータ３６の出力端に接続されている。そして、サブ
デコーダ７１の各出力端が各々セルアレイＳ０のブロッ
クＢ００の各第１ワード線ＭＷＬに接続され、同様に、
サブデコーダ７２〜７４の各出力端が各々セルアレイＳ
０のブロックＢ０１〜Ｂ０３の各第１ワード線ＭＷＬに
接続されている。また、サブデコーダ８１〜８４の各出
力端が各々セルアレイＳ１のブロックＢ１０〜Ｂ１３の
各第１ワード線ＭＷＬに接続されている。

【００５７】次に、図１の第２ワードデコーダ４０は、
図１０に示すように、４個の２入力ナンドゲートＮＮ０
〜ＮＮ３と、各ナンドゲートＮＮ０〜ＮＮ３の出力のレ
ベル変換および増幅を行うドライバＤＲ０〜ＤＲ３から
構成されている。そして、ナンドゲートＮＮ０〜ＮＮ３
の各第１入力端には信号ＡＳが印加され、また、第２入
力端へは、図６に示すプリデコーダ３０の２−４デコー
ダ３１の出力信号ＳＳＤが印加される。これにより、信
号ＡＳが”１”の時は上記信号ＳＳＤがナンドゲートＮ
Ｎ０〜ＮＮ３を介してドライバＤＲ０〜ＤＲ３へ供給さ
れドライバＤＲ０〜ＤＲ３が活性状態となり、また、信
号ＡＳが”０”の時は、信号ＳＳＤがナンドゲートＮＮ
０〜ＮＮ３おいて阻止され、ドライバＤＲ０〜ＤＲ３へ
供給されないため、ドライバＤＲ０〜ＤＲ３が非活性状
態となる。

【００５８】また、ドライバＤＲ０は、同図に示すよう
に、レベル変換回路４１と、ＰチャンネルＦＥＴ４２、
４４と、ＮチャンネルＦＥＴ４３、４５から構成されて
いる。そして、レベル変換回路４１の出力端がＦＥＴ４
２、４３のゲートへ接続される。ブースト電圧Ｖｂｔが
レベル変換回路４１、及びＦＥＴ４２、４４のソースへ
供給される。ＦＥＴ４２のドレインおよびＦＥＴ４３の
ドレインが共通接続されると共に、ＦＥＴ４４，４５の
ゲートに接続される。ＦＥＴ４３のソースが接地され
る。ＦＥＴ４４のドレインとＦＥＴ４５のドレインが共
通接続され、また、ＦＥＴ４５のソースが接地されてい
る。そして、ＦＥＴ４２、４３の共通接続点の信号、Ｆ
ＥＴ４４、４５の共通接続点の信号が各々前述した信号
Ｓ０，信号／Ｓ０（図３参照）としてセルアレイＳ０の
第２ワード線ＳＳＬへ供給される。ドライバＤＲ１〜Ｄ
Ｒ３の構成は、上記ドライバＤＲ０の構成と同様であ
る。第２ワードデコーダ５０は、上述した信号ＡＳに代
えて、信号／ＡＳがプリデコーダ３０から供給されてい
る点を除けば、第２ワードデコーダ４０と同一構成であ
る。

【００５９】以上がワード線を選択する回路の構成であ
る。これに対し、ビット線を選択する回路を以下に説明
する。図４において、端子１４０に、ビット線を選択す
るアドレスＡｄｄＣが印加される。この端子１４０に印
加されたアドレスＡｄｄＣはアドレスバッファ１４１を
介してプリデコーダ１４２へ供給される。プリデコーダ
１４２はアドレスバッファ１４１の出力をプリデコード
してカラムデコーダ１４３へ出力する。カラムデコーダ
１４３はプリデコーダ１４２の出力によって指示される
ビット選択ラインＢＳＬ（図２参照）を活性化する。こ
れにより、同ビット選択ラインＢＳＬに接続されたスイ
ッチ素子ＳＩがオンとなり、そのスイッチ素子ＳＩに接
続されたセンスアンプＳＡがサブデータバスＳＤＢを介
してデータバスＤＢに接続される。そして、データバス
ＤＢに読み出されたデータはデータアンプＤＡ（図４）
およびＩ／Ｏバッファ１４４を介して端子１４９へ出力
される。

【００６０】また、図４において、センスアンプ活性化
回路１４５〜１４８は、前述したブロック選択信号Ａｂ
（図６参照）およびセルアレイＳ０選択信号ＡＳを受
け、信号ＡＳが”１”の場合に、セルアレイＳ０の、ブ
ロック選択信号Ａｂが指示するブロック（Ｂ００〜Ｂ０
３）のセンスアンプＳＡを活性化する。次に、上述した
半導体記憶装置の動作を説明する。まず、通常のデータ
読出／書込時においては、リフレッシュ信号ＲＥＦが”
０”にある。そして、外部からワード線を指定するアド
レスＡｄｄ０〜Ａｄｄ１０が端子２１〜２３へ供給され
ると、このアドレスＡｄｄ０〜Ａｄｄ１０に応じて、ア
ドレスバッファ２６からアドレスデータＡ０〜Ａ１０が
プリデコーダ３０へ出力される。いま、最上位ビットの
アドレスデータＡ１０が”１”であったとすると、セル
アレイＳ０選択信号ＡＳ（図６）が”１”となり、一
方、セルアレイＳ１選択信号／ＡＳが”０”となる。こ
の結果、第１ワードデコーダ７０の各サブデコーダ７１
〜７４が活性化可能状態となる一方、第１ワードデコー
ダ８０の各サブデコーダ８１〜８４はいずれも非活性化
される。また、信号ＡＳが”１”、信号／ＡＳが”０”
になると、第２ワードデコーダ４０が活性化される一
方、第２ワードデコーダ５０が非活性化される。

【００６１】また、アドレスデータＡ８，Ａ９が、例え
ば”０１”（１０進数；２）であったとすると、図６の
プリデコーダ３０からブロック選択信号Ａｂとして、”
００１０”が出力される。この時、リフレッシュ信号Ｒ
ＥＦが”０”であることから、ブロック選択信号Ａｂ”
００１０”に対し、インバータ６６〜６９の出力の内イ
ンバータ６８の出力のみ”１”となり、これにより、第
１ワードデコーダ７０のサブデコーダ７３のみが活性化
され、サブデコーダ７１，７２，７４は非活性化され
る。すなわち、セルアレイＳ０のブロックＢ０２のワー
ド線のみ活性化可能状態となる。

【００６２】また、アドレスデータＡ２〜Ａ７が例え
ば”００１１００”（１０進数；１２）であったとする
と、サブデコーダ７３の出力Ｑ１２のみが”１”とな
る。これにより、ブロックＢ０２の第１ワード線ＭＷＬ
０〜ＭＷＬ６３の内のＭＷＬ１２のみが活性化される。
また、アドレスデータＡ０，Ａ１が”１０”（１０進
数；１）であったとすると、第２ワードデコーダ４０
（図１０）のナンドゲートＮＮ１の出力のみが”１”と
なり、ドライバＤＲ１のみが活性化される。これによ
り、第２ワード線ＳＳＬ（図２）の第２番目のラインが
活性化される。

【００６３】このように、アドレスデータＡ０〜Ａ１０
が上述した”１０００１１０００１１”であった場合、
セルアレイＳ０の第２ブロックＢ０２の第１ワード線Ｍ
ＷＬ１２が活性化されるとともに、第２ワード線ＳＳＬ
の第２番目のラインが活性化され、これにより、第１ワ
ード線ＭＷＬ１２に接続されている４個の第３ワードデ
コーダＳＤの各アンドゲートＡＮ１（図３）に接続され
ている４本の第３ワード線ＳＷＬが活性化される。ま
た、この時、センスアンプ活性化回路１４７によって、
ブロックＢ０２の各センスアンプＳＡが活性化される。
これにより、上述した４本の第３ワード線ＳＷＬに接続
されているメモリセルのデータがセンスアンプＳＡによ
って増幅される。そして、アドレスＡｄｄＣによって、
ビット線ＢＬが選択されると、そのビット線が接続され
ているセンスアンプＳＡのデータがサブデータバスＳＤ
ＢおよびデータバスＤＢを介して読み出される。

【００６４】一方、アドレスデータＡ１０が”０”の場
合は、セルアレイＳ１選択信号ＡＳが”１”、セルアレ
イＳ０選択信号ＡＳが”０”となる。これにより、第１
ワードデコーダ７０および第２ワードデコーダ４０が非
活性化状態とされる一方、セルアレイＳ１のいずれかの
ワード線がアドレスデータＡ０〜Ａ９に基づいて活性化
される。

【００６５】次に、リフレッシュ時の動作を説明する。
リフレッシュ時においては、リフレッシュ制御回路（図
示略）からリフレッシュ信号ＲＥＦとして”１”が出力
されると共に、リフレッシュアドレスが端子２１〜２３
へ供給される。いま、リフレッシュアドレスに基づくア
ドレスデータＡ１０が”１”であった場合は、上述した
ように、第１ワードデコーダ８０および第２ワードデコ
ーダ５０が非活性状態とされ、一方、セルアレイＳ０の
各ワード線が活性化可能状態となる。また、リフレッシ
ュ信号ＲＥＦが”１”の場合は、図６に示すノアゲート
６２〜６５の出力がいずれも、アドレスデータＡ８，Ａ
９の値にかかわらず”０”となり、したがって、インバ
ータ６６〜６９の出力がいずれも”１”となる。これに
より、サブデコーダ７１〜７４がいずれも活性化可能状
態になる。すなわち、ブロックＢ００〜Ｂ０３がいずれ
も活性化可能状態になる。

【００６６】そして、リフレッシュアドレスに基づくア
ドレスデータＡ０〜Ａ７が、例えば”０００００００
０”である場合は、各ブロックＢ００〜Ｂ０３の各第１
ワード線ＭＷＬ０が活性化され、これらの第１ワード線
ＭＷＬ０に併設されている４×４本の第３ワード線の内
の上から１番目の第３ワード線が活性化される。また、
この時、センスアンプ活性化回路１４５〜１４８によっ
て、ブロックＢ００〜Ｂ０３の各センスアンプＳＡがい
ずれも活性化される。これにより、上述した４本の第３
ワード線ＳＷＬに接続されているメモリセルのデータが
センスアンプＳＡによって増幅され、再書込される。す
なわち、メモリセルがリフレッシュされる。

【００６７】上述した各ブロックＢ００〜Ｂ０３の１番
目の第３ワード線のリフレッシュが終了すると、次に、
リフレッシュアドレスに基づくアドレスデータＡ０〜Ａ
７が”１０００００００”となり、これにより、各ブロ
ックＢ００〜Ｂ０３の２番目の第３ワード線のリフレッ
シュ行われ、以下、上記動作が繰り返される。そして、
セルアレイＳ０の全ワード線のリフレッシュが終了する
と、次にセルアレイＳ１のリフレッシュが同様にして行
われる。

【００６８】このように、上記の実施形態は、リフレッ
シュ信号ＲＥＦが”１”の場合に、１つのリフレッシュ
アドレスを端子２１〜２３へ印加することにより、１つ
のセルアレイの４つのブロックを同時にリフレッシュす
るようになっている。これにより、リフレッシュサイク
ル数を減らすことができると同時に、リフレッシュ時の
電力消費を従来のものに比較し削減することができる。
すなわち、複数のワード線を一括してリフレッシュする
際に、従来のもののように、複数のセルアレイのワード
線を一括リフレッシュする場合は、各セルアレイの第
１、第２ワードデコーダをいずれも活性化する必要があ
るが、上記の半導体記憶装置によれば、リフレッシュの
際に、一方のセルアレイの第１、第２ワードデコーダの
みを活性化すればよく、これにより、従来のものよりリ
フレッシュ時の電力消費を削減することができる。

【００６９】この点をさらに説明すると、本実施形態は
セルアレイ構成であるとともに、ブーストされた電圧を
使用するデコーダがあり、リフレッシュ時にはセルアレ
イＳ０，Ｓ１の一方を選択して他のセルアレイを選択し
ないようにする。これにより、ブーストされるブロック
が少なくなって、ブースト電圧発生によるパワーも削減
することができる。つまり、本実施形態は、ブースト電
圧が供給されるデコーダをセルアレイ毎に有する構成で
あって、リフレッシュ時には何れかのセルアレイだけを
活性化させ、なおかつ、選択されたセルアレイでは複数
本のワード線が同時にリフレッシュ対象となる。

【００７０】本実施形態はデコーダが動作することによ
るＡＣ電流ではなく、デコーダが動作することによって
消費されるブースト回路９０の電流を低減させるもので
ある。電圧がブーストされていると当然振幅が大きいの
で電流低減による消費電力低減の効果が大きい。また、
電圧をブーストさせるにはチャージポンプでレベルを上
げなければいけないが、そのために消費される電流はブ
ーストレベルによって消費される電流に比べて１００％
ではない。つまり、レベルを上げるために消費される電
流の４０％程度の効率でしかブースト電位を供給するこ
とができない。例えば４０ミリＡの電流を供給するため
には、ブーストを上げるために発生させる電流として例
えば１００ミリＡ必要となる。したがって、ブースト回
路９０の出力電流を低減することが消費電力低減に極め
て有効となる。

【００７１】なお、上記実施形態においては、説明の簡
略化のためセルアレイを２個、各セルアレイ内のブロッ
クの数を４個としているが、実際の製品においてはセル
アレイが３個以上あるものもあり、また、ブロック数も
５個以上あるものが通常である。また、同時にリフレッ
シュするメインワードラインＭＷＬの数も４ラインに限
るものではないことは勿論である。例えば、セルアレイ
が３個以上ある場合、リフレッシュ時にはセルアレイの
いずれか1つを選択して他のセルアレイを選択しないよ
うにする。これにより、ブーストされるブロックが少な
くなって、ブースト電圧発生によるパワーも削減するこ
とができる。つまり、本実施形態は、ブースト電圧が供
給されるデコーダをセルアレイ毎に有する構成であっ
て、リフレッシュ時には何れかのセルアレイだけを活性
化させ、なおかつ、選択されたセルアレイでは複数本の
ワード線が同時にリフレッシュ対象となる。また、セル
アレイが３個以上ある場合、リフレッシュ時にセルアレ
イの内、たとえ複数個のセルアレイが選択された場合で
も、少なくとも１つ以上のセルアレイを選択しないよう
にすれば、従来のように全てのセルアレイが選択される
場合と比較すれば、消費電力低減の効果が得られる。ま
た、上記疑似ＳＲＡＭのなかには、例えば1メモリサイ
クル中に読出／書込み動作とリフレッシュ動作とを行う
ものがあるが、本発明はこのような動作を行う装置にも
適用可能である。尚、上記第１実施形態においては、疑
似ＳＲＡＭを例にとり説明したが、本発明は、ＤＲＡＭ
あるいは疑似ＳＲＡＭ等に代表されるリフレッシュを必
要とする半導体記憶装置一般に適用可能であり、特に、
リフレッシュ動作時の消費電力の低減が要求される装置
に好適に適用し得る。

【００７２】（第２実施形態）次に、本発明の第２の実
施形態について説明する。なお、この実施形態は上記実
施形態の変形であり、以下、変形部分のみ説明する。図
１１は第２の実施形態の構成を示す回路図である。この
実施形態においては、第１ワードデコーダ７０および８
０の出力回路に、図９に示すブースト電圧Ｖｂｔによる
昇圧ドライバを使用せず、図１１に示すように、電源電
圧ＶDDによる第一の論理回路２００を使用し、ブースト
されていない低レベルの第１ワード線選択信号／ＭＷを
セルアレイに形成された第３ワードデコーダ２０２へ供
給する。同様に、第２ワードデコーダ４０および５０の
出力回路に、図１０に示すブースト電圧Ｖｂｔによる昇
圧ドライバＤＲ０〜ＤＲ３を使用せず、図１１に示すよ
うに、電源電圧ＶDDによる第二の論理回路２０１を使用
し、ブーストされていない低レベルの第２ワード線選択
信号Ｓ、／Ｓをセルアレイに形成された第３ワードデコ
ーダ２０２へ供給する。

【００７３】そして、第３ワードデコーダにおいて、上
記の信号／ＭＷ、信号Ｓ、及び信号／Ｓに基づきブース
ト電圧Ｖｂｔによって昇圧された信号を形成し、第３ワ
ード線ＳＷＬへ印加する。ブースト電圧Ｖｂｔは、第１
ワードデコーダおよび第２ワードデコーダには供給せ
ず、第３ワードデコーダのみに供給することで更なる消
費電力の低減を図る。図１２は、上記第３ワードデコー
ダ２０２の構成例を示す回路図である。第３ワードデコ
ーダ２０２は、ＮチャンネルＦＥＴ２０４〜２０６、と
ＰチャンネルＦＥＴ２０７，２０８とで構成し得る。ブ
ースト電圧Ｖｂｔは、ＰチャンネルＦＥＴ２０７，２０
８のソースに供給される。ＰチャンネルＦＥＴ２０７と
ＮチャンネルＦＥＴ２０４のドレインは共通接続される
と共に、ＰチャンネルＦＥＴ２０８のゲートに接続され
る。ＮチャンネルＦＥＴ２０４のゲートには信号Ｓが供
給される。ＰチャンネルＦＥＴ２０７のゲートおよびＰ
チャンネルＦＥＴ２０８のドレインは共に出力ノードＱ
に接続される。ＮチャンネルＦＥＴ２０５、２０６は、
ソースを共通接続すると共に接地する。ＮチャンネルＦ
ＥＴ２０５、２０６のドレインは共通接続すると共に出
力ノードＱに接続される。ＮチャンネルＦＥＴ２０５の
ゲートには信号／ＭＷが供給され、一方ＮチャンネルＦ
ＥＴ２０６のゲートには信号／Ｓが供給される。

【００７４】上記第３ワードデコーダ２０２の動作を説
明する。いま、信号／ＭＷが”１”の時はＦＥＴ２０５
がオンとなり、したがって、図に示すＦＥＴ２０５、２
０６、２０８の出力ノードＱの電位が接地電位となり、
信号Ｓ、／Ｓの値にかかわらず、この接地電位が第３ワ
ード線ＳＷＬへ供給される。これにより、第３ワード線
ＳＷＬが非活性化される。一方、信号／ＭＷが”０”の
時は、ＦＥＴ２０５がオフとなり、信号Ｓ，／Ｓの値に
よって出力ノードＱのレベルが決定される。すなわち、
信号Ｓが”１”、信号／Ｓが”０”の場合は、ＦＥＴ２
０４がオン、ＦＥＴ２０８がオンとなる一方、ＦＥＴ２
０６、ＦＥＴ２０７オフとなり、出力ノードＱの電位が
ブースト電圧Ｖｂｔとなり、このブースト電圧Ｖｂｔが
第３ワード線ＳＷＬへ供給される。これにより、第３ワ
ード線ＳＷＬが活性化される。

【００７５】一方、信号Ｓが”０”、信号／Ｓが”１”
の場合は、ＦＥＴ２０４がオフ、ＦＥＴ２０６がオンと
なる。これにより、ＦＥＴ２０７がオン、ＦＥＴ２０８
がオフとなり、出力ノードＱが接地電位となり、この接
地電位が第３ワード線ＳＷＬへ出力される。このよう
に、上記第２の実施形態によれば、第３ワードデコーダ
にのみレベル変換機能を持たせ、第１、第２ワードデコ
ーダをブースト電圧Ｖｂｔを使用しないＶDD系回路で構
成したので、第１、第２ワードデコーダの消費電力を減
することができる。

【００７６】（第３実施形態）次に、本発明の第３の実
施形態について説明する。なお、この実施形態は上記第
1の実施形態の変形であり、以下、変形部分のみ説明す
る。図１３はこの発明の第３の実施形態の構成を示す回
路図である。この図に示す実施形態は、第２ワードデコ
ーダの２本の出力信号Ｓ、／Ｓに代えて、信号Ｓのみに
よって第３ワードデコーダを駆動するようにしたもので
ある。

【００７７】第３ワードデコーダは、ＮチャンネルＦＥ
Ｔ２１１〜２１３と、ＰチャンネルＦＥＴ２１４、２１
５とから構成し得る。ＰチャンネルＦＥＴ２１５は、そ
のゲートが接地されると共に、ブースト電圧ＶｂｔがＰ
チャンネルＦＥＴ２１５を介してノードＰへ供給される
ため、ＰチャンネルＦＥＴ２１５は負荷抵抗として働
く。ＮチャンネルＦＥＴ２１１及び２１２は、ノードＰ
とグランドとの間に直列に接続される。また、第１ワー
ド線ＭＷＬの信号がＦＥＴ２１２のゲートへ印加され、
第２ワードデコーダの出力信号ＳがＦＥＴ２１１のゲー
トへ印加される。ブースト電圧Ｖｂｔは、さらにＰチャ
ンネルＦＥＴ２１４のソースにも供給される。Ｐチャン
ネルＦＥＴ２１４およびＮチャンネルＦＥＴ２１３のド
レインは共通接続されると共に、出力ノードＱに接続さ
れる。ＰチャンネルＦＥＴ２１４およびＮチャンネルＦ
ＥＴ２１３のゲートは共通接続されると共に、ノードＰ
に接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２
１４およびＮチャンネルＦＥＴ２１３のゲート電位とな
る。ＮチャンネルＦＥＴ２１３のソースは接地される。

【００７８】上記第３ワードデコーダの動作を説明す
る。いま、第１ワード線ＭＷＬの信号が”０”の場合
は、ＦＥＴ２１２がオフとなり、ＦＥＴ２１２とＦＥＴ
２１５のノードＰの電位がブースト電圧Ｖｂｔとなる。
この結果、ＦＥＴ２１３がオン、ＦＥＴ２１４がオフと
なり、ＦＥＴ２１３とＦＥＴ２１４の出力ノードＱの電
位が接地電位となり、この接地電位が第３ワード線ＳＷ
Ｌへ出力される。一方、第１ワード線ＭＷＬの信号が”
１”の場合は、ＦＥＴ２１２がオンとなり、この場合、
信号Ｓによって第３ワード線ＳＷＬへの出力が決定され
る。すなわち、信号Ｓが”１”の場合は、ＦＥＴ２１１
がオンとなり、ノードＰの電位が接地電位となる。これ
により、ＦＥＴ２１４がオン、ＦＥＴ２１３がオフとな
り、出力ノードＱの電位がブースト電圧Ｖｂｔとなり、
このブースト電圧Ｖｂｔが第３ワード線ＳＷＬへ出力さ
れる。これにより、第３ワード線ＳＷＬが活性化され
る。これに対し、信号Ｓが”０”の場合は、ＦＥＴ２１
１がオフとなり、ノードＰの電位がブースト電圧Ｖｂｔ
となる。これにより、ＦＥＴ２１３がオン、ＦＥＴ２１
４がオフとなり、出力ノードＱの電位が接地電位とな
り、この接地電位が第３ワード線ＳＷＬへ出力される。

【００７９】このように、上記実施形態によれば、第１
ワードデコーダ、第２ワードデコーダの出力として共
に、正負２本の信号を使用するのではなく、各１本の信
号で済むので、ＡＣパワーを減らすことができる。な
お、図１３の回路の場合、第３ワード線の選択時にＦＥ
Ｔ２１１，２１２，２１５を貫通する貫通電流が発生す
るが、選択時間だけであり、この貫通電流は、ほとんど
無視することができる。また、変更例として、第１ワー
ド線ＭＷＬの信号ＭＷＬをＦＥＴ２１１のゲートに、信
号ＳをＦＥＴ２１２のゲートに入力してもよい。また、
接地側のＦＥＴ２１１は、隣接する回路のものと同一信
号を入力する場合、まとめて接地側のＦＥＴ２１１を隣
接する回路のものと共通に使用してもよい。

【００８０】（第４実施形態）次に、本発明の第４の実
施形態について説明する。なお、この実施形態は上記第
１の実施形態の変形であり、以下、変形部分のみ説明す
る。図１４、図１５は、この発明の第４の実施形態の構
成を示す回路図である。これらの図に示す実施形態は、
第３ワードデコーダを、ソースをドライブして動作さ
せ、これにより、第２ワードデコーダまたは第１ワード
デコーダの出力信号の振幅をより小さくし、これらのデ
コーダの消費電力をより小さくしたものである。図１４
においては、第３ワードデコーダを第２ワードデコーダ
の出力信号／Ｓをトランジスタのソースに供給して、ソ
ースドライブで動作させるようになっている。また、図
１５はその場合の第２ワードデコーダの構成の要部を示
している。

【００８１】図１４を参照し、第３ワードデコーダの回
路構成と動作を説明する。第３ワードデコーダは、Ｎチ
ャンネルＦＥＴ２２１、２２２と、ＰチャンネルＦＥＴ
２２３、２２４とから構成し得る。ＰチャンネルＦＥＴ
２２３は、そのゲートが接地されると共に、ブースト電
圧ＶｂｔがＰチャンネルＦＥＴ２２３を介してノードＰ
へ供給されるため、ＰチャンネルＦＥＴ２２３は負荷抵
抗として働く。ＰチャンネルＦＥＴ２２３とＮチャンネ
ルＦＥＴ２２１は、そのドレインが共通にノードＰに接
続される。ＮチャンネルＦＥＴ２２１のソースには、第
２ワードデコーダの出力信号／Ｓが供給され、ゲートに
は第１ワード線ＭＷＬの信号が印加される。

【００８２】ブースト電圧Ｖｂｔは、さらにＰチャンネ
ルＦＥＴ２２４のソースにも供給される。Ｐチャンネル
ＦＥＴ２２４およびＮチャンネルＦＥＴ２２２のドレイ
ンは共通接続されると共に、出力ノードＱに接続され
る。ＰチャンネルＦＥＴ２２４およびＮチャンネルＦＥ
Ｔ２２２のゲートは共通接続されると共に、ノードＰに
接続され、ノードＰの電位が、ＰチャンネルＦＥＴ２２
４およびＮチャンネルＦＥＴ２２２のゲート電位とな
る。ＮチャンネルＦＥＴ２２２のソースは接地される。

【００８３】上記第３ワードデコーダの動作を説明す
る。いま、第１ワード線ＭＷＬの信号が”０”の場合
は、ＦＥＴ２２１がオフとなり、ＦＥＴ２２１とＦＥＴ
２２３の接続点Ｐの電位がブースト電圧Ｖｂｔとなる。
この結果、ＦＥＴ２２２がオン、ＦＥＴ２２４がオフと
なり、ＦＥＴ２２２とＦＥＴ２２４の接続点Ｑの電位が
接地電位となり、この接地電位が第３ワード線ＳＷＬへ
供給される。

【００８４】一方、第１ワード線ＭＷＬの信号が”１”
の場合は、ＦＥＴ２２１がオンとなり、この場合、信号
／Ｓによって第３ワード線ＳＷＬへの供給が決定され
る。すなわち、信号／Ｓが”１”の場合は、点Ｐの電位
がブースト電圧Ｖｂｔとなる。これにより、ＦＥＴ２２
２がオン、ＦＥＴ２２４がオフとなり、点Ｑの電位が接
地電位となり、第３ワード線ＳＷＬが非活性化される。
これに対し、信号／Ｓが”０”の場合は、点Ｐの電位が
接地電位となり、これにより、ＦＥＴ２２４がオン、Ｆ
ＥＴ２２２がオフとなり、点Ｑの電位がブースト電圧Ｖ
ｂｔとなり、このブースト電圧Ｖｂｔが第３ワード線Ｓ
ＷＬへ供給される。これにより、第３ワード線ＳＷＬが
活性化される。

【００８５】次に、図１５を参照し、第２ワードデコー
ダの回路構成と動作を説明する。第２ワードデコーダ
は、ナンドゲートＮＮ０と、インバータ２２６と、Ｎチ
ャンネルＦＥＴ２２７，２２８とで構成し得る。Ｎチャ
ンネルＦＥＴ２２７，２２８は、電源電圧ＶDDとグラン
ドとの間に直列に接続される。ＮチャンネルＦＥＴ２２
７，２２８のドレインは出力端に共通接続される。ナン
ドゲートＮＮ０の出力は、インバータ２２６を介しＮチ
ャンネルＦＥＴ２２８のゲートに接続されると共に、Ｎ
チャンネルＦＥＴ２２７のゲートには直接接続されるこ
とで、ＮチャンネルＦＥＴ２２７のゲートには、ナンド
ゲートＮＮ０の出力信号が印加され、ＮチャンネルＦＥ
Ｔ２２８のゲートには、ナンドゲートＮＮ０の出力信号
の反転信号が印加される。

【００８６】これらの構成要素２２６〜２２８によって
図１０のドライバＤＲ０に代わるドライバが構成されて
いる。また、図１５の回路においては、ドライバの電源
として、ブースト電圧Ｖｂｔではなく、電源電圧ＶDDが
用いられている。このような構成において、ナンドゲー
トＮＮ０の出力が”０”の場合は、インバータ２２６の
出力が”１”となり、ＦＥＴ２２７がオフ、ＦＥＴ２２
８がオンとなる。これにより、信号／Ｓとして接地電位
が出力される。一方、ナンドゲートＮＮ０の出力が”
１”の場合は、インバータ２２６の出力が”０”とな
り、ＦＥＴ２２７がオン、ＦＥＴ２２８がオフとなる。
これにより、信号／Ｓとして（ＶDD−Ｖth）が出力され
る。なお、ＶthはＦＥＴ２２７のゲートしきい値であ
る。なお、上述した第２〜第４の実施形態による第３ワ
ードデコーダ回路は、必ずしも複数のワード線を一括し
てリフレッシュする第１の実施形態に適用されなくて
も、すなわち、ワード線を１本ずつ順次リフレッシュす
る構成においても消費電流を削減する効果を有する。

【００８７】（第５実施形態）次に、本発明の第５の実
施形態について説明する。なお、この実施形態は上記第
１の実施形態の変形であり、以下、変形部分のみ説明す
る。図１６はこの発明の第５の実施形態の構成を示す回
路図であり、この図に示す実施形態は上述した第４の実
施形態（図１４）の変形である。すなわち、図１４に示
す回路においては、第１ワード線ＭＷＬの信号が”１”
となると、ＦＥＴ２２３，ＦＥＴ２２１を貫通する電流
が流れる。そして、第１ワード線の本数が多くなると、
この電流が無視できなくなる。

【００８８】図１６の実施形態においては、図１４のＦ
ＥＴ２２１に入る第１ワード線ＭＷＬの信号を、同時に
ＦＥＴ２２３のゲートへも印加している。この場合、Ｆ
ＥＴ２２３はノーマルオンでないと論理としてはまずい
が、ブーストされているので信号ＭＷＬが“１”でもＦ
ＥＴ２２３はオフすることはない。すなわち、第１ワー
ド線ＭＷＬの信号が“１”のときにはＦＥＴ２２３のゲ
ート電圧がＶｃｃまで上がるので、Ｖｃｃとブーストレ
ベルの差＝２Ｖｔｈ（１．数ボルト）しか印加されず、
わずかにオンしている状態となって電流削減が可能であ
る。ちなみに、第１ワード線ＭＷＬからみるとＦＥＴ２
２３の分だけ負荷が重くなる。貫通電流の影響と第１ワ
ード線ＭＷＬの負荷が重くなる影響を考慮に、図１４ま
たは図１６の何れの回路構成にするのかを選べば良い。

【００８９】以上が本発明の実施の形態についての詳細
である。上述した実施の形態は、バンク構成ではなく、
セルアレイ構成をとっている点が１つの特徴である。す
なわち、本実施の形態は、図１において、プリデコーダ
３０、メインデコーダ６０が各々１回路づつ設けられて
おり、したがって、2つのセルアレイＳ０、Ｓ１の読出
／書込を各々独立に行うことができない。言い換えれ
ば、図１の回路は、バンク構成における１バンクに相当
する。そして、本実施の形態は、このようなセルアレイ
構成の半導体記憶装置において、リフレッシュ時の電力
消費の削減を図ったものである。

【００９０】すなわち、本実施の形態は、前述したよう
に、１つのセルアレイの複数のワード線を一括してリフ
レッシュするようになっている。これにより、セルアレ
イＳ０をリフレッシュしている時はセルアレイＳ１の第
１ワードデコーダ８０、第２ワードデコーダ５０が活性
化されることはなく、したがって、これらのデコーダ８
０，５０におけるブースト電圧Ｖｂｔの電力消費もほと
んどない。同様に、セルアレイＳ１をリフレッシュして
いる時はセルアレイＳ０の第１ワードデコーダ７０、第
２ワードデコーダ４０が活性化されることはなく、した
がって、これらのデコーダ７０，４０におけるブースト
電圧Ｖｂｔの電力消費もほとんどない。これにより、２
個のセルアレイＳ０，Ｓ１のワード線を同時にリフレッ
シュする従来のものに比較し、リフレッシュ時の電力消
費を削減することができる。

【００９１】なお、上記実施形態においては、説明の簡
略化のためセルアレイを２個、各セルアレイ内のブロッ
クの数を４個としているが、実際の製品においてはセル
アレイが３個以上あるものもあり、また、ブロック数も
５個以上あるものが通常である。また、同時にリフレッ
シュするメインワードラインＭＷＬの数も４ラインに限
るものではないことは勿論である。例えば、セルアレイ
が３個以上ある場合、リフレッシュ時にはセルアレイの
いずれか1つを選択して他のセルアレイを選択しないよ
うにする。これにより、ブーストされるブロックが少な
くなって、ブースト電圧発生によるパワーも削減するこ
とができる。つまり、本実施形態は、ブースト電圧が供
給されるデコーダをセルアレイ毎に有する構成であっ
て、リフレッシュ時には何れかのセルアレイだけを活性
化させ、なおかつ、選択されたセルアレイでは複数本の
ワード線が同時にリフレッシュ対象となる。

【００９２】また、セルアレイが３個以上ある場合、リ
フレッシュ時にセルアレイの内、たとえ複数個のセルア
レイが選択された場合でも、少なくとも１つ以上のセル
アレイを選択しないようにすれば、従来のように全ての
セルアレイが選択される場合と比較すれば、消費電力低
減の効果が得られる。

【００９３】また、本実施形態では、ある第３ワード線
ＳＷＬを選択する場合、行方向に貫通する第１ワード線
ＭＷＬと、列方向に貫通する第２ワード線ＳＳＬの交差
部分において第３ワード線ＳＷＬを選択している。この
考え方が本実施形態におけるセルアレイである。第２ワ
ードデコーダ４０または５０がセルアレイＳ０またはＳ
１につき１個だけある構成である。本実施形態では、あ
る特定のセルアレイ内で４本の第１ワード線ＭＷＬを選
択したとしても、第１ワード線ＭＷＬ毎に個別に第２ワ
ードデコーダが必要となるわけではない。

【００９４】従来の半導体記憶装置においては、各ブロ
ック毎に第２ワードデコーダを設けており、本実施形態
におけるブロックＢ００〜Ｂ０３、Ｂ１０〜Ｂ１３毎に
第２ワード線を形成している。このような構成では、各
ブロックごとに１本すなわち合計４本の第１ワード線を
一括してリフレッシュするには、４個の第２ワードデコ
ーダを全て動作させる必要があるため、非常に非効率的
である。しかしながら、本実施形態は、第２ワード線Ｓ
ＳＬをセルアレイに貫通させているため、従来のものに
比して面積を小さくすることができて有利である。

【００９５】以上のように、本実施形態では、行方向・
列方向に貫通しているものをセルアレイと定義し、その
中で第１ワード線ＭＷＬを複数本活性化させるものであ
る。本実施形態では、第２ワード線ＳＳＬがセルアレイ
を貫通しているため、それによって第１ワード線ＭＷＬ
を複数選択することができる。第２ワード線を貫通させ
て走らせることにより、１組の信号だけを動作させれば
良いので、従来のもののように、第２ワード線を縦横に
走らせる必要がなく、面積的にも有利であって消費電力
も低減可能である。

【００９６】従来のものでは、第１ワード線が行方向に
は貫通しているが、第２ワード線が列方向には貫通して
いない。従来のものの第２ワード線毎の単位が本実施形
態のセルアレイに相当しているのである。すなわち、本
実施形態では１個のセルアレイ中で複数の第１ワード線
ＭＷＬを活性化しているのに対し、従来のものでは、１
つのセルアレイの中ではセンスアンプが１組であるた
め、複数の第１ワード線を選択することはできない。従
来のものは、本実施形態のセルアレイＳ０、Ｓ１に相当
するものを複数選択している。要するに、本実施形態で
は、リフレッシュ時に選択された複数の第１ワード線Ｍ
ＷＬに対して、共通に第２ワード線の信号が与えられる
のに対し、従来のものでは、リフレッシュ時に選択され
た複数の第１ワード線の各々に第２ワード線の信号が与
えられる。尚、上記実施形態においては、疑似ＳＲＡＭ
を例にとり説明したが、本発明は、ＤＲＡＭあるいは疑
似ＳＲＡＭ等に代表されるリフレッシュを必要とする半
導体記憶装置一般に適用可能であり、特に、リフレッシ
ュ動作時の消費電力の低減が要求される装置に好適に適
用し得る。また、本発明は、上記実施形態の構成に限定
されるものではなく、本発明の要旨を逸脱しない範囲で
種々の変形が可能である。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
セルアレイ構成の半導体記憶装置におけるリフレッシュ
動作において、複数の選択信号を一括選択するようにし
たので、リフレッシュ時の電力消費を削減することがで
きる効果が得られる。また、昇圧回路を有しているの
で、電力削減の効果をより上げることができる。さら
に、セルアレイが複数のブロックに分割されているの
で、１ブロックにつき１ワード線等、ブロック単位でリ
フレッシュすることにより、リフレッシュ回路の簡略化
を図ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態による半導体記憶装
置の要部の構成を示すブロック図である。

【図２】図１におけるセルアレイＳ０の一部の構成を示
す回路図である。

【図３】図１における第３ワードデコーダＳＤの構成を
示す回路図である。

【図４】図１におけるセルアレイＳ０のデータ読み出し
回路の構成を示すブロック図である。

【図５】図１におけるアドレスバッファ２６の構成を示
す回路図である。

【図６】同実施形態におけるプリデコーダ３０、メイン
デコーダ６０、第１ワードデコーダ７０および８０の構
成を示すブロック図である。

【図７】図６における２−４デコーダ３１〜３５の構成
を示す回路図である。

【図８】図６における１２−６４デコーダ６１の構成を
示す回路図である。

【図９】図６におけるサブデコーダ７１〜７４、８１〜
８４の構成を示す回路図である。

【図１０】図１における第２ワードデコーダ４０，５０
の構成を示す回路図である。

【図１１】この発明の第２の実施形態による半導体記憶
装置の要部の構成を示すブロック図である。

【図１２】図１１における第３ワードデコーダの構成例
を示す回路図である。

【図１３】この発明の第３の実施形態による半導体記憶
装置の要部の構成を示すブロック図である。

【図１４】この発明の第４の実施形態による半導体記憶
装置の要部の構成を示すブロック図である。

【図１５】図１４における信号／Ｓを出力する第２ワー
ドデコーダの一部構成を示す回路図である。

【図１６】図１４に示す回路の改良例を示す回路図であ
る。

【図１７】従来の半導体記憶装置の構成例を示すブロッ
ク図である

【符号の説明】 ３０ プリデコーダ ４０、５０ 第２ワードデコーダ ６０ メインデコーダ ６２〜６５ オアゲート ６６〜６９ インバータ ７０，８０ 第１ワードデコーダ ９０ ブースト電圧発生回路 Ｂ００〜Ｂ０３、Ｂ１０〜Ｂ１３ ブロック Ｓ０、Ｓ１ セルアレイ ＳＡ センスアンプ ＳＤ 第３ワードデコーダ ＭＷＬ 第１ワード線 ＳＳＬ 第２ワード線 ＳＷＬ 第３ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 義之 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 稲葉 秀雄 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 小松 憲明 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 廣田 卓哉 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 吉田 昌弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5M024 AA14 AA15 AA20 BB07 BB08 BB22 BB39 CC23 CC50 DD62 DD72 DD73 DD75 EE03 EE05 EE29 EE30 FF03 HH01 KK22 LL01 PP01 PP02 PP03

Claims (64)

【特許請求の範囲】
1. 【請求項１】 リフレッシュ動作を必要とする複数のメ
   モリセルを有する複数のセルアレイが設けられた半導体
   記憶装置であって、 前記複数のセルアレイごとに設けられた複数の第１の選
   択手段と、 内部アドレス信号に基づき前記複数の第１の選択手段に
   共通の選択信号を出力する第２の選択手段とを有する半
   導体記憶装置において、 リフレッシュ動作では前記第２の選択手段は、前記複数
   のセルアレイの内、少なくとも1のセルアレイを非選択
   とし、残りのセルアレイを選択とし、前記複数の第１の
   選択手段の内、前記選択されたセルアレイの第１の選択
   手段のみが選択的に活性化されることを特徴とする半導
   体記憶装置。
2. 【請求項２】 前記選択されたセルアレイの第１の選択
   手段は、複数のワード線を一括選択することを特徴とす
   る請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記第２の選択手段は、前記複数のセル
   アレイの内、１つのセルアレイを選択し、この選択され
   たセルアレイの第１の選択手段のみが活性化されること
   を特徴とする請求項１又は２に記載の半導体記憶装置。
4. 【請求項４】 前記第２の選択手段と電気的に結合さ
   れ、外部入力されたアドレス信号に基づき内部アドレス
   信号を出力し、前記第２の選択手段に内部アドレス信号
   を供給するアドレス入力手段をさらに有することを特徴
   とする請求項１乃至３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】 前記第１の選択手段は、第１のワード線
   選択信号を出力する第１のワード線選択手段と、第２の
   ワード線選択信号を出力する第２のワード線選択手段と
   を有し、 前記第１のワード線選択信号は複数のワードドライバに
   入力される選択信号であり、 前記第２のワード線選択信号は、それぞれの前記第１の
   ワード線選択信号が入力される複数の前記ワードドライ
   バに入力される選択信号であって、複数の前記第１のワ
   ード線選択信号間で共通の選択信号であることを特徴と
   する請求項１乃至４のいずれかに記載の半導体記憶装
   置。
6. 【請求項６】 前記複数の第１の選択手段の内、選択的
   に活性化された第１の選択手段のみに昇圧電位を選択的
   に供給する昇圧手段をさらに有することを特徴とする請
   求項１乃至５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 前記メモリセルに対するデータ読み出し
   動作およびデータ書き込み動作において、前記第１およ
   び第２のワード線選択手段がそれぞれ１つの信号を出力
   することを特徴とする請求項５または６に記載の半導体
   記憶装置。
8. 【請求項８】 前記複数のセルアレイの各々は、複数の
   ブロックに分割され、各ブロックは、前記メモリセルの
   ドレイン端子に接続されるデータ読み出し手段を有する
   ことを特徴とする請求項１乃至７のいずれかに記載の半
   導体記憶装置。
9. 【請求項９】 リフレッシュ動作において一括選択され
   る複数の前記第１のワード線選択信号は、前記ブロック
   毎に同じ本数だけ選択されることを特徴とする請求項１
   乃至８のいずれかに記載の半導体記憶装置。
10. 【請求項１０】 前記アドレス入力手段は、前記外部ア
    ドレス信号をチップ選択信号に基づいてオン／オフ制御
    するゲート手段であることを特徴とする請求項４乃至８
    のいずれかに記載の半導体記憶装置。
11. 【請求項１１】 前記第１のワード線選択手段は、外部
    からリフレッシュ信号が供給されたとき、前記セルアレ
    イの複数のブロックを選択する第１のワード線選択信号
    を出力することを特徴とする請求項８乃至１０のいずれ
    かに記載の半導体記憶装置。
12. 【請求項１２】 前記第１のワード線選択手段は、外部
    からリフレッシュ信号が供給されたとき、前記セルアレ
    イの全てのブロックを選択する前記第１のワード線選択
    信号を出力することを特徴とする請求項１１に記載の半
    導体記憶装置。
13. 【請求項１３】 前記第１のワード線選択手段は、前記
    第２の選択手段の出力に応じて前記第１ワード線選択信
    号を出力するゲート回路と、前記ゲート回路の出力を昇
    圧する昇圧ドライバとから構成されていることを特徴と
    する請求項５乃至１２のいずれかに記載の半導体記憶装
    置。
14. 【請求項１４】 前記昇圧ドライバは、前記ゲート回路
    の出力レベルをシフトするレベルシフト回路と、前記レ
    ベルシフト回路の出力レベルに応じて昇圧信号または低
    電圧信号を出力するスイッチ手段とから構成されている
    ことを特徴とする請求項１３に記載の半導体記憶装置。
15. 【請求項１５】 前記第２のワード線選択手段は、前記
    第２の選択手段の出力に応じて第２ワード線を選択する
    第２のワード線選択信号を出力する選択手段であること
    を特徴とする請求項５乃至１４のいずれかに記載の半導
    体記憶装置。
16. 【請求項１６】 前記第２のワード線選択手段は、前記
    第２の選択手段の出力に応じて前記第２ワード線を選択
    する第２のワード線選択信号を出力するゲート回路と、
    前記ゲート回路の出力を昇圧する昇圧ドライバとから構
    成されていることを特徴とする請求項５乃至１４のいず
    れかに記載の半導体記憶装置。
17. 【請求項１７】 前記昇圧ドライバは、前記ゲート回路
    の出力レベルをシフトするレベルシフト回路と、前記レ
    ベルシフト回路の出力レベルに応じて高電圧信号または
    低電圧信号を出力するスイッチ手段とから構成されてい
    ることを特徴とする請求項１６に記載の半導体記憶装
    置。
18. 【請求項１８】 前記ワードドライバは、前記第１のワ
    ード線選択信号と前記第２のワード線選択信号のアンド
    論理をとるアンド回路であることを特徴とする請求項５
    乃至１４、１６及び１７のいずれかに記載の半導体記憶
    装置。
19. 【請求項１９】 前記アンド回路は、前記第１のワード
    線選択信号に応じて前記第２のワード線選択信号をオン
    ／オフ制御するスイッチ手段であることを特徴とする請
    求項１８に記載の半導体記憶装置。
20. 【請求項２０】 前記アンド回路は、前記第１のワード
    線選択信号に応じて前記第２のワード線選択信号を昇圧
    して出力し、または、低レベル信号として出力するスイ
    ッチ手段であることを特徴とする請求項１８乃至２１の
    いずれかに記載の半導体記憶装置。
21. 【請求項２１】 前記アンド回路は、昇圧電圧によって
    駆動されるフリップフロップ回路と、 前記第１のワード線選択信号によって駆動され前記フリ
    ップフロップ回路をイネーブル状態とする第１のスイッ
    チ手段と、 前記フリップフロップ回路がイネーブル状態にある場合
    において、前記第２のワード線選択信号に応じて前記フ
    リップフロップ回路を駆動する第２のスイッチ手段とを
    具備することを特徴とする請求項１８乃至２１のいずれ
    かに記載の半導体記憶装置。
22. 【請求項２２】 前記アンド回路は、負荷手段と、前記
    第１のワード線選択信号によって駆動される第１のスイ
    ッチ手段と、前記第２のワード線選択信号によって駆動
    される第２のスイッチ手段とを直列接続した第１の回路
    と、 前記負荷手段と前記第１のスイッチ手段との接続点の電
    圧に応じて昇圧信号または低電圧信号を出力する第２の
    回路とを具備することを特徴とする請求項１８乃至２１
    のいずれかに記載の半導体記憶装置。
23. 【請求項２３】 前記アンド回路は、前記第１のワード
    線選択信号の出力がゲートへ供給され、前記第２のワー
    ド線選択信号がソースへ印加され、ドレインが負荷手段
    を介して電源電圧に接続されたトランジスタと、前記ト
    ランジスタのドレインの電圧に応じて昇圧信号または低
    電圧信号を選択的に出力する選択回路とを具備すること
    を特徴とする請求項１８乃至２１のいずれかに記載の半
    導体記憶装置。
24. 【請求項２４】 前記半導体記憶装置は、1メモリサイ
    クル中に読出／書込み動作とリフレッシュ動作とを行う
    ことを特徴とする請求項１乃至２３のいずれかに記載の
    半導体記憶装置。
25. 【請求項２５】 リフレッシュ動作を必要とする複数の
    メモリセルを有する複数のセルアレイが設けられた半導
    体記憶装置であって、 外部アドレス信号に応答して内部アドレス信号を出力す
    るアドレス入力手段と、 前記複数のセルアレイごとに設けられた複数の第１の選
    択手段と、 前記アドレス入力手段に電気的に結合され、前記アドレ
    ス入力手段からの内部アドレス信号に基づき前記複数の
    第１の選択手段に共通の選択信号を出力する第２の選択
    手段とを有する半導体記憶装置において、 リフレッシュ動作では前記第２の選択手段は、前記複数
    のセルアレイの内、少なくとも1のセルアレイを非選択
    とし、残りのセルアレイを選択とし、前記第１の選択手
    段は複数のワード線を一括選択することを特徴とする半
    導体記憶装置。
26. 【請求項２６】 前記第２の選択手段は、前記複数のセ
    ルアレイの内、１つのセルアレイを選択することを特徴
    とする請求項２５に記載の半導体記憶装置。
27. 【請求項２７】 前記第１の選択手段は、第１のワード
    線選択信号を出力する第１のワード線選択手段と、第２
    のワード線選択信号を出力する第２のワード線選択手段
    とを有し、 前記第１のワード線選択信号は複数のワードドライバに
    入力される選択信号であり、 前記第２のワード線選択信号は、それぞれの前記第１の
    ワード線選択信号が入力される複数の前記ワードドライ
    バに入力される選択信号であって、複数の前記第１のワ
    ード線選択信号間で共通の選択信号であることを特徴と
    する請求項２５又は２６に記載の半導体記憶装置。
28. 【請求項２８】 前記複数の第１の選択手段の内、選択
    されたセルアレイの第１の選択手段のみに昇圧電位を選
    択的に供給する昇圧手段をさらに有することを特徴とす
    る請求項２５乃至２７のいずれかに記載の半導体記憶装
    置。
29. 【請求項２９】 前記メモリセルに対するデータ読み出
    し動作およびデータ書き込み動作において、前記第１お
    よび第２のワード線選択手段がそれぞれ１つの信号を出
    力することを特徴とする請求項２７または２８に記載の
    半導体記憶装置。
30. 【請求項３０】 前記複数のセルアレイの各々は、複数
    のブロックに分割され、各ブロックは、前記メモリセル
    のドレイン端子に接続されるデータ読み出し手段を有す
    ることを特徴とする請求項２５乃至２９のいずれかに記
    載の半導体記憶装置。
31. 【請求項３１】 リフレッシュ動作において一括選択さ
    れる複数の前記第１のワード線選択信号は、前記ブロッ
    ク毎に同じ本数だけ選択されることを特徴とする請求項
    ２５乃至３０のいずれかに記載の半導体記憶装置。
32. 【請求項３２】 前記アドレス入力手段は、前記外部ア
    ドレス信号をチップ選択信号に基づいてオン／オフ制御
    するゲート手段であることを特徴とする請求項２５乃至
    ３０のいずれかに記載の半導体記憶装置。
33. 【請求項３３】 前記第１のワード線選択手段は、外部
    からリフレッシュ信号が供給されたとき、前記セルアレ
    イの複数のブロックを選択する第１のワード線選択信号
    を出力することを特徴とする請求項３０乃至３２のいず
    れかに記載の半導体記憶装置。
34. 【請求項３４】 前記第１のワード線選択手段は、外部
    からリフレッシュ信号が供給されたとき、前記セルアレ
    イの全てのブロックを選択する前記第１のワード線選択
    信号を出力することを特徴とする請求項３３に記載の半
    導体記憶装置。
35. 【請求項３５】 前記第１のワード線選択手段は、前記
    第２の選択手段の出力に応じて前記第１ワード線選択信
    号を出力するゲート回路と、前記ゲート回路の出力を昇
    圧する昇圧ドライバとから構成されていることを特徴と
    する請求項２７乃至３４のいずれかに記載の半導体記憶
    装置。
36. 【請求項３６】 前記昇圧ドライバは、前記ゲート回路
    の出力レベルをシフトするレベルシフト回路と、前記レ
    ベルシフト回路の出力レベルに応じて昇圧信号または低
    電圧信号を出力するスイッチ手段とから構成されている
    ことを特徴とする請求項３５に記載の半導体記憶装置。
37. 【請求項３７】 前記第２のワード線選択手段は、前記
    第２の選択手段の出力に応じて第２ワード線を選択する
    第２のワード線選択信号を出力する選択手段であること
    を特徴とする請求項２７乃至３６のいずれかに記載の半
    導体記憶装置。
38. 【請求項３８】 前記第２のワード線選択手段は、前記
    第２の選択手段の出力に応じて前記第２ワード線を選択
    する第２のワード線選択信号を出力するゲート回路と、
    前記ゲート回路の出力を昇圧する昇圧ドライバとから構
    成されていることを特徴とする請求項２７乃至３６のい
    ずれかに記載の半導体記憶装置。
39. 【請求項３９】 前記昇圧ドライバは、前記ゲート回路
    の出力レベルをシフトするレベルシフト回路と、前記レ
    ベルシフト回路の出力レベルに応じて高電圧信号または
    低電圧信号を出力するスイッチ手段とから構成されてい
    ることを特徴とする請求項３８に記載の半導体記憶装
    置。
40. 【請求項４０】 前記ワードドライバは、前記第１のワ
    ード線選択信号と前記第２のワード線選択信号のアンド
    論理をとるアンド回路であることを特徴とする請求項２
    ７乃至３６、３８及び３９のいずれかに記載の半導体記
    憶装置。
41. 【請求項４１】 前記アンド回路は、前記第１のワード
    線選択信号に応じて前記第２のワード線選択信号をオン
    ／オフ制御するスイッチ手段であることを特徴とする請
    求項４０に記載の半導体記憶装置。
42. 【請求項４２】 前記アンド回路は、前記第１のワード
    線選択信号に応じて前記第２のワード線選択信号を昇圧
    して出力し、または、低レベル信号として出力するスイ
    ッチ手段であることを特徴とする請求項４１に記載の半
    導体記憶装置。
43. 【請求項４３】 前記アンド回路は、昇圧電圧によって
    駆動されるフリップフロップ回路と、 前記第１のワード線選択信号によって駆動され前記フリ
    ップフロップ回路をイネーブル状態とする第１のスイッ
    チ手段と、 前記フリップフロップ回路がイネーブル状態にある場合
    において、前記第２のワード線選択信号に応じて前記フ
    リップフロップ回路を駆動する第２のスイッチ手段とを
    具備することを特徴とする請求項４０乃至４２のいずれ
    かに記載の半導体記憶装置。
44. 【請求項４４】 前記アンド回路は、負荷手段と、前記
    第１のワード線選択信号によって駆動される第１のスイ
    ッチ手段と、前記第２のワード線選択信号によって駆動
    される第２のスイッチ手段とを直列接続した第１の回路
    と、 前記負荷手段と前記第１のスイッチ手段との接続点の電
    圧に応じて昇圧信号または低電圧信号を出力する第２の
    回路とを具備することを特徴とする請求項４０乃至４２
    のいずれかに記載の半導体記憶装置。
45. 【請求項４５】 前記アンド回路は、前記第１のワード
    線選択信号の出力がゲートへ供給され、前記第２のワー
    ド線選択信号がソースへ印加され、ドレインが負荷手段
    を介して電源電圧に接続されたトランジスタと、前記ト
    ランジスタのドレインの電圧に応じて昇圧信号または低
    電圧信号を選択的に出力する選択回路とを具備すること
    を特徴とする請求項４０乃至４２のいずれかに記載の半
    導体記憶装置。
46. 【請求項４６】 前記半導体記憶装置は、1メモリサイ
    クル中に読出／書込み動作とリフレッシュ動作とを行う
    ことを特徴とする請求項２５乃至４５のいずれかに記載
    の半導体記憶装置。
47. 【請求項４７】 第１及び第２の選択信号の入力を受
    け、前記第１の選択信号に応じて前記第２の選択信号を
    昇圧して出力し、または、低レベル信号として出力する
    選択回路において、 前記選択回路は、昇圧電圧によって駆動されるフリップ
    フロップ回路と、 前記第１の選択信号によって駆動され前記フリップフロ
    ップ回路をイネーブル状態とする第１のスイッチ手段
    と、 前記フリップフロップ回路がイネーブル状態にある場合
    において、前記第２の選択信号に応じて前記フリップフ
    ロップ回路を駆動する第２のスイッチ手段とを具備する
    ことを特徴とする選択回路。
48. 【請求項４８】 前記選択回路はデコーダ回路であり、
    前記第１及び第２の選択信号はデコード信号であること
    を特徴とする請求項４７に記載の選択回路。
49. 【請求項４９】 前記選択回路はワードデコーダ回路で
    あり、前記第１及び第２の選択信号はワード線選択信号
    であることを特徴とする請求項４７に記載の選択回路。
50. 【請求項５０】 第１及び第２の選択信号の入力を受
    け、前記第１の選択信号に応じて前記第２の選択信号を
    昇圧して出力し、または、低レベル信号として出力する
    選択回路において、 前記選択回路は、負荷手段と、前記第１の選択信号によ
    って駆動される第１のスイッチ手段と、前記第２の選択
    信号によって駆動される第２のスイッチ手段とを直列接
    続した第１の回路と、 前記負荷手段と前記第１のスイッチ手段との接続点の電
    圧に応じて昇圧信号または低電圧信号を出力する第２の
    回路とを具備することを特徴とする選択回路。
51. 【請求項５１】 前記選択回路はデコーダ回路であり、
    前記第１及び第２の選択信号はデコード信号であること
    を特徴とする請求項５０に記載の選択回路。
52. 【請求項５２】 前記選択回路はワードデコーダ回路で
    あり、前記第１及び第２の選択信号はワード線選択信号
    であることを特徴とする請求項５０に記載の選択回路。
53. 【請求項５３】 第１及び第２の選択信号の入力を受
    け、前記第１の選択信号に応じて前記第２の選択信号を
    昇圧して出力し、または、低レベル信号として出力する
    選択回路において、 前記選択回路は、前記第１の選択信号の出力がゲートへ
    供給され、前記第２の選択信号がソースへ印加され、ド
    レインが負荷手段を介して電源電圧に接続されたトラン
    ジスタと、前記トランジスタのドレインの電圧に応じて
    昇圧信号または低電圧信号を選択的に出力する回路とを
    具備することを特徴とする選択回路。
54. 【請求項５４】 前記選択回路はデコーダ回路であり、
    前記第１及び第２の選択信号はデコード信号であること
    を特徴とする請求項５３に記載の選択回路。
55. 【請求項５５】 前記選択回路はワードデコーダ回路で
    あり、前記第１及び第２の選択信号はワード線選択信号
    であることを特徴とする請求項５３に記載の選択回路。
56. 【請求項５６】 半導体記憶装置の複数のセルアレイの
    メモリセルをリフレッシュするリフレッシュ方法におい
    て、 前記複数のセルアレイの内、少なくとも1のセルアレイ
    を非選択とし、残りのセルアレイを選択とし、更に選択
    されたセルアレイの複数のワード線を一括選択すること
    によりリフレッシュ動作を行うことを特徴とする半導体
    記憶装置のリフレッシュ方法。
57. 【請求項５７】 前記複数のセルアレイの内、１つのセ
    ルアレイを選択することを特徴とする請求項５６に記載
    のリフレッシュ方法。
58. 【請求項５８】 前記選択されたセルアレイ中のワード
    線は、複数のワードドライバに入力される複数の第１の
    ワード線選択信号と、複数の前記第１のワード線選択信
    号間で共通の選択信号としての第２のワード線選択信号
    とに基づき選択されることを特徴とする請求項５６又は
    ５７に記載のリフレッシュ方法。
59. 【請求項５９】 前記選択されたセルアレイのワード線
    を駆動するワードドライバのみに昇圧電位を選択的に供
    給することを特徴とする請求項５６乃至５８のいずれか
    に記載のリフレッシュ方法。
60. 【請求項６０】 前記複数のセルアレイの各々は、複数
    のブロックに分割され、各ブロックは、前記メモリセル
    のドレイン端子に接続されるデータ読み出し手段を有
    し、リフレッシュ動作において一括選択される複数の前
    記第１のワード線選択信号は、前記ブロック毎に同じ本
    数だけ選択されることを特徴とする請求項５８又は５９
    のいずれかに記載のリフレッシュ方法。
61. 【請求項６１】 外部アドレス信号をチップ選択信号に
    基づいてオン／オフ制御することで内部アドレスを供給
    することを特徴とする請求項５６乃至６０のいずれかに
    記載のリフレッシュ方法。
62. 【請求項６２】 外部からリフレッシュ信号が供給され
    たとき、前記選択されたセルアレイ中の複数のブロック
    を選択する第１のワード線選択信号を出力することを特
    徴とする請求項６０又は６１に記載のリフレッシュ方
    法。
63. 【請求項６３】 外部からリフレッシュ信号が供給され
    たとき、前記選択されたセルアレイ中の全てのブロック
    を選択する第１のワード線選択信号を出力することを特
    徴とする請求項６２に記載のリフレッシュ方法。
64. 【請求項６４】 前記リフレッシュ方法は、1メモリサ
    イクル中に読出／書込み動作とリフレッシュ動作とを行
    うことを特徴とする請求項５６乃至６３のいずれかに記
    載のリフレッシュ方法。