WO2004095466A1 - 半導体記憶装置 - Google Patents

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Kuninori Kawabata
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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • a read line and a column line are selected according to an input address and a command, and data is read / written from / to a cell located at the intersection.
  • the input data to the IZO unit 12 is amplified by the amplifier 15 and the sense amplifier 22 and then stored in the selected cell.
  • the data read from the selected cell is amplified by the sense amplifier 22 and the amplifier 15 and then output to the outside via the input / output unit 12.
  • FIG. 2 is a diagram showing a connection relationship between a line selection shift register and a line selection decoder for a refresh operation.
  • FIG. 3 is a diagram showing the configuration of the first embodiment of the shift register control circuit according to the present invention.
  • FIG. 11 is a diagram showing the configuration of a second embodiment of the shift register control circuit according to the present invention.
  • FIG. 12 is a diagram showing the configuration of the third embodiment of the shift register control circuit according to the present invention.
  • FIG. 19 is a diagram showing the configuration of the seventh embodiment of the shift register control circuit according to the present invention.
  • FIG. 20 is a circuit diagram illustrating an example of a circuit configuration of the signal selection circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 is a diagram showing the configuration of the first embodiment of the shift register control circuit according to the present invention.
  • the shift register 40 is provided with any of the read line select shift registers, apart from the read line select shift register (for example, the read line select shift register 31 in FIG. 2) which determines the read line select decoder during the refresh operation. Is a shift register provided for monitoring purpose to indicate whether or not is in a selected state. Based on the output from the shift register 40, the left and right array selection circuit 41 generates signals ref1z and reffrz indicating which of the left and right cell array units is in the selected state.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of the shift register 40.
  • the output of the first shift register 50—1 is r2, the output of the nth shift register 50—n is 1 1, the output of the (n + 1) th shift register 50_ ⁇ + 1 is 1 2, and the second n Let the output of the second shift register 50—2n be r1. These signals r 1, r 2, 11, and 12 are supplied to the left and right array selection circuit 41.
  • the signal 12 becomes HIGH.
  • the output of the flip-flop composed of the NOR circuits 51 and 52 changes from LOW to HIGH, and the signal ref1z indicating the left side changes from HIGH to LOW.
  • the signal refrz indicating the right side changes from LOW to HIGH first, and the signal ref 1 indicating the left side in the next clock cycle.
  • z changes from HIGH to LOW. This is the same when moving from the right side decoder group 14-2 to the left side decoder group 14-1.
  • the signal ref 1 z indicating the left side changes from LOW to HIGH, and the next clock. In the cycle, the right signal refrz changes from HIGH to LOW.
  • the left shift control signal c 1 k—1 is supplied as a mouth signal only when the left word decoder group 14 11 is selected, and the right shift control signal c 1 k_ r is supplied as a clock signal only when the right word decoder group 14-2 is selected. Therefore, the control signal cnt 1 is selectively supplied to only one of the left and right code decoder groups 14-1 and 14-1, and it is possible to avoid unnecessary current consumption in the non-selected decoder groups. Become. As described with reference to the left / right array selection circuit 41 in FIG. 5, when the selected position moves between the left side and the right side, the signal ref 1 z indicating the left side and the signal refrz indicating the right side change at the time of switching.
  • the read line selection shift register 31 provided in the read decoder group 14-1 and the read decoder group 14-2 may have a hierarchical structure divided into a plurality of blocks.
  • the shift control signal c 1 k generated by the shift register 40, the left and right array selection circuit 41, and the shift control signal generation circuits 42 and 43 based on the clock signal c 1 k — 1 and c 1 k_r have only one of them active depending on the selected state of the left and right arrays. Further, shift control signals c 1 k-1 and c 1 k-r are generated such that one clock pulse overlaps at the time of switching, as described above.
  • a signal rbi (i: an integer indicating a block) generated by the refresh block latch 84 is a signal that becomes HIGH when the block is in a selected state.
  • the signal rb 3 is supplied to the read line select shift register 82 of the third block in correspondence with the period in which the signal rb 3 is HIGH (the period in which the third block is in the selected state).
  • the shift control signal s 3 z (and s 3 x) becomes active.
  • the shift control signal s 4 z ( S 4 x) becomes active.
  • FIG. 9 is a diagram showing an example of the circuit configuration of the line selection shift register 82 (or the line selection shift register 31).
  • the selection signal se1 is set to HIGH.
  • the main code line MWL corresponding to the designated address is selected according to the address signal supplied from the outside.

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Abstract

半導体記憶装置は、複数の列に配列される複数のワードデコーダと、リフレッシュ対象のワード線を指示するために複数のワードデコーダにそれぞれ対応して設けられる複数のワード線選択シフトレジスタと、複数のワード線選択シフトレジスタのシフト動作のタイミングを指示するシフト制御信号を供給するシフト制御信号発生回路を含み、シフト制御信号発生回路は複数の列のうちで現在リフレッシュ対象である列にのみシフト制御信号を供給することを特徴とする。

Description

明 細 書
技術分野
本発明は、 一般に半導体記憶装置に関し、 詳しくは記憶データを保持するため
'ュ動作を実行する半導体記憶装置に関する。 背景技術
携帯 βに搭載される半導体装置においては、 特に低消費電力化に対する要求 が強い。
メモリキャパシタにデータを記憶する D RAMにおいては、 セルの記憶情報を 保持しておく為に、 ワード選択線を順次立ち上げてセルデータを読み出し、 セン スアンプによりデータ電圧を増幅し、 增幅したデータをセルへ再度書き込むとい う常時再書き込み動作 （リフレッシュ動作） を実行する。 このリフレッシュ動作 は待機期間中においても実行されるので、 待機電流を削減するためには、 リフレ ッシュ時に消費する電流を削減することが必要となる。
リフレッシュ動作に関わる消費電流を削減する方式として、 カウンタ回路によ りリフレッシュアドレスを順次発生する構成ではなく、 ヮード線選択デコーダと 一対一にヮード線選択シフトレジスタ回路を設け、 ヮード線選択シフトレジスタ 回路の出力によりヮード線選択デコーダを直接に決定する構成がある。 この構成 では、 半導体チップ内を引き回されているアドレス酉 31泉を、 リフレッシュ時に繰 り返し充放電する必要がなく、 係る充放電電流を削減することが可能となる。 図 1は、 一般的な D RAMの構成例を示す図である。
図 1の D RAM 1 0は、 アドレス ·コマンド入力部 1 1、 データ入出力のため の I /O部 1 2、 セルァレイ部 1 3— 1及び 1 3— 2、 ヮード線を選択するヮー ドデコーダ群 1 4 - 1及ぴ 1 4— 2、 セルァレイ部と I 0部との間のデータ伝 達に際してデータ信号を増幅するアンプ 1 5、 及ぴコラム方向のデータ選択をす る γデコーダ 1 6を含む。 セルァレイ部 1 3— 1及ぴ 1 3— 2は、 複数のセルァ レイ 2 3に分割されている。 それぞれのセルアレイ 2 3に対して、 ビット線に現 れたセルデータの微小電位差を增幅するセンスアンプ部 ( S/A) 2 2と、 ヮー ド線を選択活性化するサブワードデコーダ （SWD) 2 1が設けられる。
入力ァドレス及びコマンドに応じてヮード線及びコラム線が選択され、 その交 点に配置されたセルに対してデータの読み書きが実行される。 書き込みの^^に は、 I ZO部 1 2への入力データが、 アンプ 1 5及ぴセンスアンプ 2 2で増幅さ れた後、 選択されているセルに格納される。 また読み出しの場合は、 選択されて レ、るセルから読み出されたデータを、 センスアンプ 2 2及ぴアンプ 1 5で増幅し た後に、 Ι ΖΟ部 1 2を介して外部に出力する。
リフレッシュ動作の場合は、 リフレッシュが必要なァドレスに応じてヮード線 を選択し、 選択ワード線に接続されるセルのデータを読み出して、 センスアンプ でデータ電位を増幅した後に再度セルへ格納する。
図 2は、 リフレッシュ動作のためのヮード線選択シフトレジスタとヮード線選 択デコーダとの接続関係を示す図である。
図 2に示されるように、 1本のメインワード線 MWLに対応する 1つのワード デコーダ 3 0に対して、 1つのワード線選択シフトレジスタ （S/R) 3 1が設 けられる。 図 1に対応して、 左側のセルァレイ部 1 3— 1に対応する左側のヮー ドデコーダ群 1 4 _ 1と、 右側のセルァレイ部 1 3— 2に対応する右側のヮード デコーダ群 1 4 _ 2とが示される。 各ヮード線選択シフトレジスタ 3 1には、 コ ントロール信号 c n t 1が供給される。 コントロール信号 c n t 1の各パルスに 応答して、 あるヮード線選択シフトレジスタ 3 1から次のヮード線選択シフトレ ジスタ 3 1に、 例えば " 1 " のシフトデータが順次伝播していく。 このシフトデ ータ " 1 " を格納するヮード線選択シフトレジスタ 3 1に対応して、 ヮードデコ ーダ 3 0が対応するメインヮード線 MWLを選択活性化する。
左側のヮードデコーダ群 1 4— 1と右側のヮードデコーダ群 1 4一 2との間で は、 信号線 Aを介してシフトデータが伝播して折り返されていく。
図 2に示す従来方式では、 何れのヮード線選択シフトレジスタ 3 1が選択状態 になっているのかを判定する手段は設けられてない。 従って、 ワード線選択シフ トレジスタ 3 1のシフトデータが左側から右側へ伝播、 若しくは右側から左側へ 伝播して折り返されるタイミングも不明であり、 左側のセルアレイ部 1 3— 1と 右側のセルァレイ部 1 3— 2とで現在どちらがリフレッシュ対象であるの力認識 できない。 このために、 コントロール信号 c n t 1を左右のワードデコーダ群 1 4一 1及ぴ 1 4一 2の一方に選択的に供給する構成でなく、 左右のヮードデコ一 ダ群 1 4—1及び 1 4一 2の両方に常時供給する構成となっている。これにより、 不必要な電流消費が生じる。
特許文献 1
特開 2 0 0 0— 3 1 1 4 8 7号公報 発明の開示
本発明は、 シフトレジスタによりリフレツシ 対象のヮード線を選択する構成 の半導体記憶装置において、 消費電流を削減することを目的とする。
また本発明は、 複数のヮードデコーダ群に対してシフトレジスタによりリフレ ッシュ対象のヮード線を選択する構成の半導体記憶装置において、 リフレッシュ 対象でないヮードデコーダ群における電流消費を削減することを更なる具体的な 目的とする。
本発明による半導体記憶装置は、 複数の列に配列される複数のヮードデコーダ と、 リフレッシュ対象のヮード線を指示するために複数のヮードデコーダにそれ ぞれ対応して設けられる複数のヮード線選択シフトレジスタと、 複数のヮード線 選択シフトレジスタのシフト動作のタイミングを指示するシフト制御信号を供給 するシフト制御信号発生回路を含み、 シフト制御信号発生回路は複数の列のうち で現在リフレッシュ対象である列にのみシフト制御信号を供給することを特徴と する。
上記半導体記憶装置においては、 シフト制御信号をワードデコーダ列の選択さ れた一つにのみ供給することにより、 非選択のワードデコーダ列 （デコーダ群） における無駄な電流消費を避けることが可能となる。 図面の簡単な説明
図 1は、 一般的な D RAMの構成例を示す図である。 図 2は、 リフレッシュ動作のためのヮード線選択シフトレジスタとヮード線選 択デコーダとの接続関係を示す図である。
図 3は、 本発明によるシフトレジスタ制御回路の第 1の実施例の構成を示す図 である。
図 4は、 シフトレジスタの回路構成の一例を示す図である。
図 5は、 左右アレイ選択回路の回路構成の一例を示す図である。
図 6は、 シフト制御信号発生回路の回路構成の一例を示す図である。
図 7は、 階層構造のヮード線選択シフトレジスタ及ぴヮードデコーダを示す図 である。
図 8は、 図 7の階層構造のヮード線選択シフトレジスタの動作を示すタィミン グ図である。
図 9は、 ヮード線選択シフトレジスタの回路構成の一例を示す図である。 図 1 0は、 ワードデコーダの回路構成の一例を示す図である。
図 1 1は、 本発明によるシフトレジスタ制御回路の第 2の実施例の構成を示す 図である。
図 1 2は、 本発明によるシフトレジスタ制御回路の第 3の実施例の構成を示す 図である。
図 1 3は、 本発明によるシフトレジスタ制御回路の第 4の実施例の構成を示す 図である。
図 1 4は、 本発明によるシフトレ'ジスタ制御回路の第 5の実施例の構成を示す 図である。
図 1 5は、 左右アレイ選択回路の回路構成の一例を示す図である。
図 1 6は、 シフト制御信号発生回路の回路構成を示す回路図である。
図 1 7は、 第 5実施例の場合について図 7の階層構造のヮード線選択シフトレ ジスタの動作を示すタイミング図である。
図 1 8は、 本発明によるシフトレジスタ制御回路の第 6の実施例の構成を示す 図である。
図 1 9は、 本発明によるシフトレジスタ制御回路の第 7の実施例の構成を示す 図である。 図 2 0は、 信号選択回路の回路構成の一例を示す回路図である。 発明を実施するための最良の形態
以下に、 本発明の実施例を添付の図面を用いて詳細に説明する。
図 3は、 本発明によるシフトレジスタ制御回路の第 1の実施例の構成を示す図 である。
図 3のシフトレジスタ制御回路は、 シフトレジスタ （S /R) 4 0、 左右ァレ ィ選択回路 4 1、 シフト制御信号発生回路 4 2、 及びシフト制御信号発生回路 4 3を含む。 シフト制御信号発生回路 4 2及ぴ 4 3が、 それぞれシフト制御信号 c 1 k_ l及ぴ c 1 k一 rを生成し、 ワードデコーダ群 1 4 _ 1及ぴ 1 4— 2に供 給する。 ワードデコーダ群 1 4一 1及ぴ 1 4— 2は、 図 1及ぴ図 2に示される。 シフト制御信号 c 1 k— 1は、図 2に示されるコント口ール信号 c n t 1として、 左側のセルァレイ部 1 3— 1に対応するヮードデコーダ群 1 4 - 1に供給される。 またシフト制御信号 c 1 k— rは、 図 2に示されるコントロール信号 c n t 1と して、 右側のセルァレイ部 1 3— 2に対応するヮードデコーダ群 1 4 - 2に供給 される。
図 3において、 シフトレジスタ 4 0は、 リフレッシュ動作時にヮード線選択デ コーダを決定するヮード線選択シフトレジスタ （例えば図 2のヮード線選択シフ トレジスタ 3 1 ) とは別に、 何れのヮード線選択シフトレジスタが選択状態にあ るかを指示するためのモニター目的で設けられるシフトレジスタである。 このシ フトレジスタ 4 0からの出力に基づいて、 左右アレイ選択回路 4 1が左右何れの セルアレイ部が選択状態にあるかを示す信号 r e f 1 z及び r e f r zを生成す る。 この信号 r e f 1 z及ぴ r e f r zに基づいて、 シフト制御信号楽生回路 4 2及ぴ 4 3力 左側のヮードデコーダ群 1 4 - 1に供給するシフト制御信号 c 1 k— 1と、 右側のヮードデコーダ群 1 4 - 2に供給するシフト制御信号 c 1 k— rを生成する。
図 4は、 シフトレジスタ 4 0の回路構成の一例を示す図である。
図 4のシフトレジスタ 4 0は、 2 n個のシフトレジスタ （S /R) 5 0— 1乃 至 5 0— 2 nを含む。 シフトレジスタ 5 0—1乃至 5 0— 2 nはクロック信号 c 1 kを受け取り、 クロック信号 c 1 kに同期して "1" のビットを次段のシフト レジスタに伝播していく。 このクロック信号 c 1 kは、 リフレッシュ時にシフト を要求するパルス信号である。 即ち、 クロック信号 c l kの 1サイクルは、 リフ レッシュ要求周期の 1周期分に対応する。
第 1番目のシフトレジスタ 50— 1の出力を r 2、 第 n番目のシフトレジスタ 50— nの出力を 1 1、 第 n+1番目のシフトレジスタ 50_η + 1の出力を 1 2、 第 2 n番目のシフトレジスタ 50— 2 nの出力を r 1とする。 これらの信号 r 1、 r 2、 1 1、 及ぴ 1 2が左右アレイ選択回路 41に供給される。
図 5は、 左右アレイ選択回路 41の回路構成の一例を示す図である。
左右アレイ選択回路 41は、 NOR回路 51乃至 56及ぴインパータ 57乃至 62を含む。 例えば " 1" のビットが第 n— 1番目のシフトレジスタ 50— n— 1に保持されているとき、 左側のワードデコーダ群 14—1を示す信号 r e f 1 zが H I GHであり、 右側のヮードデコーダ群 14-2を示す信号 r e f r z力 S LOWである。 "1"のビットが第 n番目のシフトレジスタ 50— nに伝播すると、 信号 11が HI GHになる。 これに応じて NOR回路 53及ぴ 54からなるフリ ップフ口ップの出力が H I GHから LOWに変化し、 右側を示す信号 r e f r z が LOWから H I GHになる。その次のタイミングで、 "1"のビットが第 n+ 1 番目のシフトレジスタ 50_η+1に伝播すると、 信号 12が HIGHになる。 これに応じて NOR回路 51及ぴ 52からなるフリップフ口ップの出力が LOW から H I GHに変化し、左側を示す信号 r e f 1 zが H I GHから L OWになる。 このように左側のヮードデコーダ群 14-1から右側のヮードデコーダ群 14 _ 2に移動する場合には、 まず右側を示す信号 r e f r zが LOWから HIGH に変化し、 次のクロックサイクルで左側を示す信号 r e f 1 zが HIGHから L OWに変化する。 これは、 右側のヮードデコーダ群 14-2から左側のヮードデ コーダ群 14-1に移動する場合にも同様であり、 まず左側を示す信号 r e f 1 zが L O Wから H I G Hに変ィ匕し、 次のクロックサイクルで右側を示す信号 r e f r zが H I GHから LOWに変化する。
図 6は、 シフト制御信号発生回路 42の回路構成の一例を示す図である。
図 6のシフト制御信号発生回路 42は、 N AND回路 71及ぴィンバータ 72 を含む。 このようにシフト制御信号発生回路 4 2は単純な ANDゲートであり、 左側を示す信号 r e f 1 zが H I GHである場合のみ、 クロック信号 c 1 kをシ フト制御信号 c 1 k— 1として出力する。 シフト制御信号発生回路 4 3も図 6と 同様の構成であり、 右側を示す信号 r e f r zが H I GHである場合のみ、 クロ ック信号 c 1 kをシフト制御信号 c 1 k— rとして出力する。
この結果、 左側のシフト制御信号 c 1 k— 1は、 左側のワードデコーダ群 1 4 一 1が選択されているときにのみク口ック信号として供給され、 右側のシフト制 御信号 c 1 k_ rは、 右側のワードデコーダ群 1 4— 2が選択されているときに のみクロック信号として供給される。 従って、 コントロール信号 c n t 1を左右 のヮードデコーダ群 1 4— 1及ぴ 1 4一 2の一方にのみ選択的に供給することに なり、 非選択のデコーダ群における無駄な電流消費を避けることが可能となる。 なお図 5の左右ァレイ選択回路 4 1に関して説明したように、 選択位置が左側 と右側との間で移動する場合、 左側を示す信号 r e f 1 zと右側を示す信号 r e f r zとは、切り換わり時に 1クロックサイクルの期間だけ互いに重なる。即ち、 1クロックサイクルの間は両信号が同時に H I GHになる。 従って切り換わり時 において、 左側のシフト制御信号 c 1 k— 1と右側のシフト制御信号 c 1 k_ r とがそれぞれ、 クロックパルスを 1つ同時に生成する。 これにより、 ワード線選 択シフトレジスタのシフトデータ " 1 " が左側と右側との間で問題なく受け渡さ れることになる。
ヮードデコーダ群 1 4 - 1及びヮードデコーダ群 1 4 - 2に設けられるヮード 線選択シフトレジスタ 3 1は、 複数のプロックに分割された階層構造となってい ても良い。
図 7は、 階層構造のヮード線選択シフトレジスタ及びヮードデコーダを示す図 である。
図 7において、 ワードデコーダ 8 1、 ワード線選択シフトレジスタ （S /R) 8 2、 リフレツシュ制御信号生成回路 8 3、 及ぴリフレッシュプロックラッチ 8 4が示される。 複数のワードデコーダ 8 1は複数のブロックにグループ化され、 各ブロックについて 1つのリフレツシュ制御信号生成回路 8 3及び 1つのリフレ ッシュプロックラツチ 8 4力待設けられる。 左側のヮードデコーダ列に対応するリ -制御信号生成回路 8 3には、 シフト制御信号 c 1 k— 1力 S供給され、 右側のヮードデコーダ列に対応するリフレッシュ制御信号生成回路 8 3には、 シ ブト制御信号 c 1 k— rが供給される。
リフレッシュブロックラッチ 8 4は、 前段のブロックの最終のヮード線選択シ ブトレジスタ 8 2から " 1 " を受け取り保持することで、 当該ブロックが選択対 象であることを示す。 当該ブロックが選択対象である間、 リフレツシュブ口ック ラッチ 8 4の出力は 1であり、 これがリフレツシュ制御信号生成回路 8 3に供給 される。 リフレッシュ制御信号生成回路 8 3は、 リフレッシュプロックラッチ 8 4の出力が " 1 " の間 （即ち当該ブロックが選択されている間）、 シフト制御信号 c 1 k一 1 (又は c 1 k_ r )に基づいてシフト制御信号 s i x及び s i z ( i ： ブロックを示す整数） を生成する。 このシフト制御信号に同期して、 複数のヮー ド線選択シフトレジスタ 8 2からなる一連のレジスタ列の内部を " 1 "データが シフトされていく。
図 8は、 図 7の階層構造のヮード線選択シフトレジスタの動作を示すタイミン グ図である。
図 8に示されるように、 クロック信号 c 1 kに基づいてシフトレジスタ 4 0、 左右アレイ選択回路 4 1、 及ぴシフト制御信号発生回路 4 2及び 4 3により生成 されるシフト制御信号 c 1 k— 1及び c 1 k_ r (図 3参照） は、 左右のアレイ の選択状態に応じて何れカゝ一方のみが活動状態にある。 またシフト制御信号 c 1 k— 1及ぴ c 1 k— rは、 前述のように、 切り換え時においてクロックパルスが 1つ重複するように生成される。
リフレッシュブロックラッチ 8 4が生成する信号 r b i ( i ：ブロックを示す 整数） は、 当該ブロックが選択状態のときに H I GHになる信号である。 図 8に 示されるように、 信号 r b 3が H I GHである期間 （第 3のプロックが選択状態 である期間） に対応して、 第 3のブロックのヮード線選択シフトレジスタ 8 2に 供給されるシフト制御信号 s 3 z (及び s 3 x ) が活動状態となる。 また信号 r b 4が H I GHである期間 (第 4のプロックが選択状態である期間）に対応して、 第 4のブロックのヮード線選択シフトレジスタ 8 2に供給されるシフト制御信号 s 4 z (及ぴ s 4 x ) が活動状態となる。 図 8に示されるように、 前段のブロッ クのシフト制御信号 （例えば s 3 z ) と後段のブロックのシフト制御信号 （例え ば s 4 z ) とは、 切り換え時においてク口ックパルスが 1つ重複するように生成 される。 このように左右間の切り換えだけでなくブロック間の切り換えにおいて も、 クロックパルスが 1つ重複するよう構成されている。
なお図 8の下部に示される信号 r 1、 r 2、 1 1、 及び 1 2は、 シフトレジス タ 4 0から左右アレイ選択回路 4 1に供給される信号である（図 4及ぴ図 5参照)。 図 9は、 ヮード線選択シフトレジスタ 8 2 (又はヮード線選択シフトレジスタ 3 1 ) の回路構成の一例を示す図である。
図 9のヮード線選択シフトレジスタ 8 2は、 PMO Sトランジスタ 9 1乃至 9 7、 NMO Sトランジスタ 9 8乃至 1 0 4、 及びトランスファーゲート 1 0 5及 ぴ 1 0 6を含む。 トランスファーゲートは、 PMO Sトランジスタと NMO Sト ランジスタとの並列接続で構成される。 PMO Sトランジスタ 9 2及ぴ 9 3と N MO S トランジスタ 1 0 1及ぴ 1 0 2が、 第 1のラッチを形成する。 また PMO Sトランジスタ 9 6及ぴ 9 7と NMO Sトランジスタ 1 0 3及ぴ 1 0 4力 第 2 のラッチを形成する。
リフレッシュ制御信号生成回路 8 3から供給されるシフト制御信号 s i X及ぴ s i z ( i ：ブロックを示す整数） に応じて、 トランスファーゲート 1 0 5及ぴ 1 0 6が開閉される。 トランスファーゲート 1 0 5が開いている状態で、 第 1の ラッチに入力データ i nが格納される。 トランスファーゲート 1 0 5が閉じてト ランスファーゲート 1 0 6が開くと、 第 1のラッチのデータが第 2のラッチに転 送され、 第 2のラッチに格納される。 この第 2のラッチに格納されたデータは、 トランスファーゲート 1 0 6がその後閉じて次のサイクルにおいて再度開くまで 保持される。
このようにして、 1クロックサイクルの間データを保持するレジスタが構成さ れる。
図 1 0は、 ヮードデコーダ 8 1 (又はヮードデコーダ 3 0 ) の回路構成の一例 を示す図である。
図 1 0のワードデコーダは、 NMO Sトランジスタ 1 1 1乃至 1 2 1及ぴ PM O Sトランジスタ 1 2 2乃至 1 2 5を含む。 リフレツシュ動作時には、 選択信号 s e 1は L OWに設定される。 この結果、 N O Sトランジスタ 1 1 4はオフと なり、 NMO Sトランジスタ 1 1 6はオンとなる。 端子 Aには、 ヮード線選択シ フトレジスタの出力が供給される。 ヮード線選択シフトレジスタにより当該ヮー ドデコーダが選択されると、 端子 Aが H I GHになり NMO Sトランジスタ 1 1 5が導通する。 これによりノード Bが L OWとなり、 メインワード線 MWLが選 択状態 （L OW) となる。
リフレッシュ動作がヮード線毎に順次実行されている最中に、 装置外部からァ クセスが要求されると、 選択信号 s e 1は H I GHに設定される。 この場合、 外 部から供給されるァドレス信号に応じて、 指定ァドレスに対応するメインヮード 線 MW Lが選択状態となる。 図 1 0の ¾\ 了ドレス信号 A d d— a乃至 A d d 一 cが全て H I GHの場合に、 ノード Bが L OWとなり、 メインワード線 MWL が選択状態 (L OW) となる。
図 1 1は、 本発明によるシフトレジスタ制御回路の第 2の実施例の構成を示す 図である。 図 1 1において、 図 3と同一の構成要素は同一の番号で参照し、 その 説明は省略する。
図 1 1の構成は、 図 3の構成のシフトレジスタ 4 0をカウンタ &デコーダ 4 0 Aで置き換えたものである。 カウンタ &デコーダ 4 O Aは、 クロック信号 c 1 k に同期してカウントアップ （又はカウントダウン） するカウンタと、 そのカウン ト値をデコードするデコーダとを含む。 これにより、 シフトレジスタ 4 0と同等 の機能を提供することが可能になる。 なおこの際のデコーダ出力としては、 図 4 の信号 r 1、 r 2、 1 1、 及び 1 2に対応するカウンタデコード値のみを出力す ればよい。 従って小規模の回路でデコーダを構成することが可能である。
図 1 2は、 本発明によるシフトレジスタ制御回路の第 3の実施例の構成を示す 図である。 図 1 2において、 図 3と同一の構成要素は同一の番号で参照し、 その 説明は省略する。
図 1 2の構成では、 第 1の実施例のシフトレジスタ 4 0や第 2の実施例の力ゥ ンタ&デコーダ 4 0 A等を使用することなく、 ヮードデコーダ群 1 4 _ 1及ぴ 1 4 - 2に配置されているヮード線選択シフトレジスタ 8 2の出力を利用して、 左 右何れのァレイが選択状態にあるかを判定する。 具体的には、 左側から右側への 折り返し部分のヮード線選択シフトレジスタ 8 2の出力を r 1とし、 右側から左 側への折り返し部分のヮード線選択シフトレジスタ 8 2の出力を 1 1とする。 ま た左側から右側への折り返し部分の次段のヮード線選択シフトレジスタ 8 2の出 力を r 2とし、 右側から左側への折り返し部分の次段のワード線選択シフトレジ スタ 8 2の出力を 1 2とする。
具体的には、 例えば図 7において、 ヮード線選択シフトレジスタ 8 2の出力 p o 2 0 nを信号 r 1とし、 ヮード線選択シフトレジスタ 8 2の出力 p o 3 0 0を 信号 r 2とすることになる。
これにより、 図 4に示されるのと同等の信号 r 1、 r 2、 1 1、 及ぴ 1 2を得 ることができる。 上記のようにしてワードデコーダ群 1 4—1及ぴ 1 4— 2から 取り出された信号 r 1、 r 2、 1 1、 及び 1 2は、 左右アレイ選択回路 4 1に供 給される。 左右アレイ選択回路 4 1並びにシフト制御信号発生回路 4 2及ぴ 4 3 の動作は、 前述の第 1の実施例の場合と同様である。
なお信号 r 1及び r 2については、 長距離配線で信号を伝 ることが必要に なるので、 バッファ 1 3 1乃至 1 3 4を設けている。
図 1 3は、 本発明によるシフトレジスタ制御回路の第 4の実施例の構成を示す 図である。 図 1 3において、 図 3と同一の構成要素は同一の番号で参照し、 その 説明は省略する。
図 1 2の第 3の実施例においては、 折り返し部分の直後にあるワード線選択シ フトレジスタ 8 2の出力を引き出して使用している。 即ち例えば図 7において、 折り返し部分の直後にあるワード線選択シフトレジスタ 8 2の出力 p o 3 0 0を 弓 Iき出す必要がある。 このような構成では、 ワードデコーダ群内に密に並んで配 置されているヮード線選択シフトレジスタから信号を引き出す必要があり、 引き 出し用の配線のスペースを確保することが困難である。
図 1 3の第 4の実施例においては、 折り返し部分の直後にあるヮード線選択シ フトレジスタから信号を取り出すのではなく、 折り返し部分の直後にあるワード デコーダプロックの最終段のヮード線選択シフトレジスタの出力信号を取り出す。 即ち例えば図 7において、 折り返し部分の直後にあるヮード線選択シフトレジス タ 8 2の出力: p o 3 0 0を引き出すのではなく、 折り返し部分の直後にあるヮー ドデコーダブロックの最終段のヮード線選択シフトレジスタ 8 2の出力信号 p o 3 0 ηを取り出す。ヮードデコーダブロック間にはスペース的な余裕があるので、 このような構成とした場合には、 用のスペースを容易に確保することが可能 である。
但し、 第 1乃至第 3の実施例において、 左右ァレイ選択回路 4 1の出力信号 r e f 1 z及ぴ r e f r zは、 左右切り換え時に 1クロックサイクル分重複する信 号であつたが、 第 4の実施例においては、 左右アレイ選択回路 4 1の出力信号 r e f 1 z及ぴ r e f r zは、左右切り換え時に 1ブロック分重複する信号となる。 即ち、 例えば.1ブロックあたりのヮード線選択シフトレジスタ 8 2の個数が kで あれば、 kクロックサイクノレの期間重複する信号となる。 これにより若干電流削 減効果が小さくなるが、 細かくブロック分割されている場合には、 無視できる程 度の影響しかない。
図 1 4は、 本発明によるシフトレジスタ制御回路の第 5の実施例の構成を示す 図である。 図 1 4において、 図 3と同一の構成要素は同一の番号で参照し、 その 説明は省略する。
第 5の実施例においては、 ヮード線選択シフトレジスタからの信号引き出しを 折り返し部分の信号 r 1及ぴ 1 1のみとする。 但し、 第 1乃至第 4実施例の左右 アレイ選択回路 4 1の代わりに左右アレイ選択回路 4 1 Aが設けられており、 こ の左右アレイ選択回路 4 1 Aに信号 r 1及び' 1 1が供給される。 また第 1乃至第 4実施例のシフト制御信号発生回路 4 2及ぴ 4 3の代わりに、 シフト制御信号発 生回路 4 2 A及び 4 3 Aが設けられている。
図 1 5は、 左右ァレイ選択回路 4 1 Aの回路構成の一例を示す図である。 図 1 5に示されるように、 左右アレイ選択回路 4 1 Aは、 NO R回路 1 4 1及 び 1 4 2と、 インパータ 1 4 3及ぴ 1 4 4を含む。 左右折り返しを示す信号 r 1 又は 1 1が H I GHになるたびに、 NO R回路 1 4 1及ぴ 1 4 2からなるフリツ プフロップの状態が反転し、 出力信号 r e f 1 z及ぴ r e f r zは左右何れのヮ 一ドデコーダ群が選択状態にあるかを示す信号となる。
図 1 6は、 シフト制御信号発生回路 4 2 Aの回路構成を示す回路図である。 シ フト制御信号発生回路 4 3 Aも同一の回路構成である。 図 1 6のシフト制御信号発生回路 4 2 Aは、 ィンパータ 1 5 1乃至 1 5 7、 ゲ 一ト機能付きインバータ 1 5 8及ぴ 1 5 9、 トランスファーゲート 1 6 0及ぴ 1 6 1、 NOR回路 1 6 2、 及ぴ AND回路 1 6 3を含む。 インパータ 1 5 4とゲ 一ト機能付きィンバータ 1 5 8とで第 1のラツチを構成し、 ィンバータ 1 5 5と ゲート機能付きインパータ 1 5 9とで第 2のラッチを構成する。 信号 r e f 1 z が H I GHの場合には、 NO R回路 1 6 2の出力の反転に対応するノード Nは H I GH固定となり、 入力クロック信号 c 1 kがそのままシフト制御信号 c 1 k_ 1として出力される。 その後信号 r e f 1 zが L OWに変ィ匕する力 上記第 2の ラッチの出力が H I GHに留まるので、 ノード Nは H I GHのままである。 その 後、信号 r e f 1 Zの L OWへの変ィ匕が第 1のラッチ及ぴ第 2のラッチを伝播し、 1クロックサイクル後にノ一ド Nが L OWに変化する。 ノ一ド Nが L OWになる ことで、 シフト制御信号 c 1 k— 1は非活動状態 （L OW固定） となる。
このようにシフト制御信号発生回路 4 2 A及ぴ 4 3 Aは、 選択状態の左右切り 換えの後も、 リフレッシュ要求周期の 1周期分だけシフト制御信号の発生期間を 延長する期間延長機能を有している。
図 1 7は、 第 5実施例の場合について図 7の階層構造のヮード線選択シフトレ ジスタの動作を示すタイミング図である。 図 1 7に示される各信号は、 図面下部 に示される信号 r e f r z、 r e f 1 z、 N (R)、及ぴ N (L) のみが図 8に示 される各信号と異なる。
信号 e f r z及ぴ r e f 1 zは、 図 1 5を用いて説明したように、 左右何れ のワードデコーダ群が選択状態にあるかを示す信号である。 N (L)及び N (R) は、 それぞれシフト制御信号発生回路 4 2 Aのノード N (図 1 6参照） の信号と シフト制御信号発生回路 4 3 Aのノード Nの信号である。 図 1 6を用いて説明し たように、 信号 N (L) 及ぴ N (R) は、 それぞれ信号 r e f 1 z及ぴ r e f r zよりも終期が 1サイクル延長された信号となっている。 これにより、 シフト制 御信号 c 1 k— 1及び c 1 k— rは、 左右切り換え時に 1クロック重複して発生 する信号となる。
図 1 8は、 本発明によるシフトレジスタ制御回路の第 6の実施例の構成を示す 図である。 図 1 8において、 図 3と同一の構成要素は同一の番号で参照し、 その 説明は省略する。
第 6の実施例は、 モニター用のシフトレジスタ回路として規模の小さなシフト レジスタ回路を用いる構成に関するものである。図 1 8に示す図 6の実施例では、 図 3の 2 nビットのシフトレジスタ 4 0の代わりに、 シフトレジスタ （S /R) 4 0 B、 カウンタ 1 7 1— 1乃至 1 7 1— N、 及び信号選択回路 1 7 2を含む。 シフトレジスタ 4 0 Bは、ヮード線選択シフトレジスタの一列分の数を nとして、 n/Nビットのシフトレジスタ （即ち n/N段のシフトレジスタ回路） である。 またカウンタ 1 7 1— 1乃至 1 7 1—Nは、 N個設けられている。
モニター用シフトレジスタ 4 0 Bにおいて " 1 " が最終段 （nZN番目） まで シフトする度に、 カウンタ 1 7 1—1乃至 1 7 1—Nが 1カウントだけカウント アップする。 モニター用シフトレジスタ 4 0 Bからは、 1段目の出力と n段目の 出力とを引き出し、 それぞれ P o 0 0及び p o _ nとして信^！択回路 1 7 2に 入力する。 またカウンタ 1 7 1— 1乃至 1 7 1—Nからも各カウンタのキャリー アップ信号をそれぞれ F 1 a g 1、 F 1 a g 2、 "ヽ F 1 a g Nとして信号選択 回路 1 7 2に入力する。 信号選択回路 1 7 2は、 これら入力信号の論理をとり、 信号 r l、 r 2、 1 1、 及び 1 2を生成して出力する。
図 1 9は、 本発明によるシフトレジスタ制御回路の第 7の実施例の構成を示す 図である。 図 1 9において、 図 1 8と同一の構成要素は同一の番号で参照し、 そ の説明は省略する。
図 1 9の構成のシフトレジスタ 4 0 Bをカウンタ &デコーダ 4 O Aで置き換え たものである。 カウンタ &デコーダ 4 O Aは、 クロック信号 c 1 kに同期して力 ゥントアップ （又はカウントダウン） するカウンタと、 そのカウント値をデコー ドするデコーダとを含む。 これにより、 シフトレジスタ 4 0 Bと同等の機能を提 供することが可能になる。なおこの際のデコーダ出力としては、信号 r 1、 r 2、 1 1、 及ぴ 1 2に対応するカウンタデコード値のみを出力すればよレ、。 従って小 規模の回路でデコーダを構成することが可能である。
図 2 0は、 信号選択回路 1 7 2の回路構成の一例を示す回路図である。
図 2 0の信号選択回路 1 7 2は、 Nが 2の場合の例であり、 AND回路 1 8 1 乃至 1 8 4、 NAND回路 1 8 5乃至 1 8 8、 及ぴインバータ 1 8 9及ぴ 1 9 0 を含む。 第 1段のカウンタ回路 1 7 1— 1の出力 F 1 (図 1 8及び図 1 9では F 1 a g 1として示してある） と第 2段のカウンタ回路 1 7 1— 2の出力 F 2 (図 1 8及び図 1 9では F 1 a g 2として示してある） とを、 AND回路 1 8 1乃至 1 8 4及びィンバータ 1 8 9及び 1 9 0によりデコードすることで、 シフトレジ スタ 4 0 B又は 4 0 Cがィ可周目の動作をしているのかを判定する。 この結果に基 づいて、 1段目の出力と n段目の出力である p o 0 0及び！） o— nを選択的に出 力することで、 ヮード線選択シフトレジスタ列の間で切り換えが発生したことを 示す信号及び切り換えの後に 1段進行したことを示す信号として、 r l、 r 2、 1 1、 及び 1 2を生成することができる。
以上、 本発明を実施例に基づいて説明したが、 本発明は上記実施例に限定され るものではなく、 特許請求の範囲に記載の範囲内で様々な変形が可能である。 例えば上記実施例では、 ヮ一ドデコーダ群は 2列であるとして説明したが、 3 列或いはそれ以上の列が設けられている場合であっても、 上記実施例の場合と同 様にしてシフト制御信号を生成することで、 非選択の列におけるシフト制御信号 を非活動状態とし、 無駄な消費電力を削減することが可能である。

Claims

請 求 の 範 囲
1 . 複数の列に配列される複数のワードデコーダと、
リフレッシュ対象のヮード線を指示するために該複数のヮードデコーダにそれ ぞれ対応して設けられる複数のヮード線選択シフトレジスタと、
該複数のヮード線選択シフトレジスタのシフト動作のタイミングを指示するシ フト制御信号を供給するシフト制御信号発生回路
を含み、 該シフト制御信号発生回路は該複数の列のうちで現在リフレッシュ対象 である列にのみ該シフト制御信号を供給することを特徴とする半導体記憶装置。
2. 該シフト制御信号発生回路は、 該複数の列のうちの第 1の列から第 2の列に リフレッシュ対象の列が切り換わるタイミングで、 一時的に該第 1の列と該第 2 の列との両方に該シフト制御信号を供給する特徴とする請求項 1記載の半導体記
3. 該ヮード線選択シフトレジスタと同期してシフト動作するモニター用シフト レジスタを更に含み、 該シフト制御信号発生回路は、 該モニター用シフトレジス タからの信号に基づいて該シフト制御信号の供給先を制御することを特徴とする 請求項 1記載の半導体記憶装置。
4.該ヮード線選択シフトレジスタと同期してカウント動作する力ゥンタ回路と、 該カウンタ回路の出力をデコードするデコーダ回路
を更に含み、 該シフト制御信号発生回路は、 該デコーダ回路の出力信号に基づい て該シフト制御信号の供給先を制御することを特徴とする請求項 1記載の半導体 記憶装置。
5. 該複数の列の各列について最終段のヮードデコーダに対応するヮード線選択 シフトレジスタの出力信号を第 1の判定信号として取り出し、 該シフト制御信号 発生回路は該第 1の判定信号に基づいて該シフト制御信号の供給先を制御するこ とを特徴とする請求項 1記載の半導体記憶装置。
6 . 該複数の列の各列について所定数番目の段のヮードデコーダに対応するヮー ド線選択シフトレジスタの出力信号を第 2の判定信号として取り出し、 該シフト 制御信号発生回路は該第 1の判定信号と該第 2の判定信号とに基づレヽて該シフト 制御信号の供給先を制御することで、 該複数の列のうちの第 1の列から第 2の列 にリフレッシュ対象の列が切り換わるタイミングで、 一時的に該第 1の列と該第 2の列との両方に該シフト制御信号を供給する特徴とする請求項 5記載の半導体
7. 該所定数番目の段のヮードデコーダは、 各列の第 1段のヮードデコーダであ ることを特徴とする請求項 6記載の半導体記憶装置。
8. 該複数のヮードデコーダは該複数の列の各列において複数のブロックにグル ープ化され、 該所定数番目の段のヮードデコーダは各列の第 1番目のプロックの 最終段のヮードデコーダであることを特徴とする請求項 6記載の半導体記憶装置。
9 .該ヮードデコーダは、該ヮード線選択シフトレジスタの出力、ァドレス信号、 及び選択信号を受け取り、 該選択信号が第 1のレベルの場合に該ァドレス信号の デコード結果に応じてヮード線を選択し、 該選択信号が第 2のレベルの場合に該 ヮード線選択シフトレジスタの出力に応じて該ヮード線を選択することを特徴と する請求項 1記載の半導体記憶装置。
1 0. 該選択信号は該半導体記憶装置が外部からのアクセス動作を実行するとき に該第 1のレベルとなり該半導体記憶装置がリフレツシュ動作を実行するときに 該第 2のレべノレとなることを特徴とする請求項 1記載の半導体記憶装置。
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