JPH04305889A - シーケンシャルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はシーケンシャルアクセ
スメモリ（以下、ＳＡＭと称す）に関し、特にメモリセ
ルアレイの行または列を選択するアドレスポインタの構
成に関する。

【０００２】

【従来の技術】情報化社会と呼ばれる昨今にあって、信
号処理技術、特に画像信号または映像信号の処理技術は
益々重要となってきている。これらの信号処理は、従来
はアナログ技術を用いて行なわれていたが、近年は、集
積回路の登場によって、精度や信頼性の面で優るディジ
タル技術を用いて行なわれるようになり、急激に発展し
てきた。

【０００３】ディジタル技術を用いて信号処理を行なう
場合には、信号を遅延させるためにその信号を一時的に
記憶する半導体メモリが必要となる。特に、１枚の画像
や映像を表わすデータに関しては、その絵を構成する各
画素に対応するデータが画面の隅から順次伝送され処理
される。そのため、それらのデータを遅延させるために
ＳＡＭが用いられることが多い。

【０００４】図１２は、従来のＳＡＭの主要部の構成を
概念的に示す図である。メモリセルアレイ１は、ｎ行お
よびｍ列に配列された複数のメモリ回路１０を含む。各
メモリ回路１０は、ｋビットのデータを保持する。メモ
リセルアレイ１の複数行に対応して複数の行選択線４が
設けられ、メモリセルアレイ１の複数列に対応して複数
の列選択線５が設けられる。

【０００５】スタティック型行アドレスポインタ２ａは
、メモリセルアレイ１の１行を順次選択するために複数
の行選択線４に順次行選択信号Ｑｒ１〜Ｑｒｎを与える
。行アドレスポインタ２ａは、入力クロック信号に同期
してデータ（行選択信号）を順次シフトさせるための複
数のスタティック型レジスタ３０、および最終段のレジ
スタ３０の出力信号を初段のレジスタ３０に帰還させる
偶数個の否定論理回路３１を含む。否定論理回路３１は
、配線容量を駆動するためのバッファの役割を行なう。

【０００６】スタティック型列アドレスポインタ３ａは
、メモリセルアレイ１の１列を順次選択するために列選
択信号Ｑｃ１〜Ｑｃｍを順次列選択線５に与える。列ア
ドレスポインタ３ａは、行アドレスポインタ２ａと同様
に、入力クロック信号に同期してデータを順次シフトさ
せるための複数のスタティック型レジスタ３０、および
最終段のレジスタ３０の出力信号を初段のレジスタ３０
に帰還させる偶数個の否定論理回路３１を含む。この否
定論理回路３１も、配線容量を駆動するためのバッファ
の役割を行なう。

【０００７】図１３は、アドレスポインタ２ａ，３ａが
出力する行選択信号および列選択信号のタイミングを示
すタイミングチャートである。

【０００８】第１サイクルでは、行アドレスポインタ２
ａに含まれる複数のレジスタ３０が“Ｈ”のデータをク
ロック信号に応答して順にシフトする。それにより、行
選択信号Ｑｒ１〜Ｑｒｎが順に“Ｈ”となり、メモリセ
ルアレイ１のｍ行が順に選択される。第１サイクルでは
、列アドレスポインタ３ａにより列選択信号Ｑｃ１が“
Ｈ”に保持される。その結果、第１列の第１行のメモリ
回路１０、第１列の第２行のメモリ回路１０、…、第１
列の第ｎ行のメモリ回路１０が順に選択される。選択さ
れたメモリ回路にデータが書込まれまたは選択されたメ
モリ回路からデータが読出される。

【０００９】行アドレスポインタ２ａ内の最終段のレジ
スタ３０に保持された“Ｈ”のデータは否定論理回路３
１を介して初段のレジスタ３０にシフトされる。そのた
め、第２サイクルでは、行選択信号Ｑｒ１〜Ｑｒｎが順
に“Ｈ”に立上がる。それにより、メモリセルアレイ１
の第１行〜第ｎ行が順に選択される。第２サイクルでは
、列アドレスポインタ３ａにより、列選択信号Ｑｃ２が
“Ｈ”に保持される。それにより、メモリセルアレイ１
の第２列が選択される。その結果、第２列の第１行のメ
モリ回路１０、第２列の第２行のメモリ回路１０、…、
第２列の第ｎ行のメモリ回路１０が順に選択される。

【００１０】同様にして、第ｍサイクルでは、第ｍ列の
第１行のメモリ回路１０、第ｍ列の第２行のメモリ回路
１０、…、第ｍ列の第ｎ行のメモリ回路１が順に選択さ
れる。列アドレスポインタ３ａ内の最終段のレジスタ３
０に保持された“Ｈ”のデータは否定論理回路３１を介
して初段のレジスタ３０にシフトされる。その結果、メ
モリセルアレイ１のｍ列のｎ行のメモリ回路１０が選択
された後、第１列の第１行のメモリ回路１０が選択され
る。その後、上記の第１サイクル〜第ｍサイクルが繰返
される。

【００１１】図１４は、行アドレスポインタ２ａおよび
列アドレスポインタ３ａに含まれるスタティック型レジ
スタ３０の構成の一例を示す回路図である。

【００１２】このレジスタ３０は、ＰチャネルＭＯＳト
ランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ４およびインバータ（否定論理回路）Ｇ１〜Ｇ
４を含む。トランジスタＰ１，Ｎ１がＣＭＯＳトランス
ミッションゲートＴ１を構成し、トランジスタＰ２，Ｎ
２がＣＭＯＳトランスミッションゲートＴ２を構成し、
トランジスタＰ３，Ｎ３がＣＭＯＳトランスミッション
ゲートＴ３を構成し、トランジスタＰ４，Ｎ４がＣＭＯ
ＳトランスミッションゲートＴ４を構成する。トランジ
スタＮ１，Ｐ２，Ｐ３，Ｎ４にクロック信号ｃｌｋＡが
与えられ、トランジスタＰ１，Ｎ２，Ｎ３，Ｐ４にクロ
ック信号ｃｌｋＢが与えられる。クロック信号ｃｌｋＡ
，ｃｌｋＢは図１５に示されるように、“Ｈ”の期間が
互いに重なり合わない二相クロックを構成する。

【００１３】ノードｎ１には前段のレジスタから出力さ
れる信号Ｘｊ　が与えられ、ノードｎ３からは次段のレ
ジスタに信号Ｘｊ＋１　が出力される。信号Ｘｊ＋１　
は行または列選択信号Ｑとしてメモリセルアレイ１に与
えられる。

【００１４】クロック信号ｃｌｋＡが“Ｌ”でありかつ
クロック信号ｃｌｋＢが“Ｈ”であるとき、トランスミ
ッションゲートＴ２，Ｔ３がオンし、トランスミッショ
ンゲートＴ１，Ｔ４がオフする。それにより、ノードｎ
２に与えられた信号がインバータＧ１，Ｇ２およびトラ
ンスミッションゲートＴ３により構成されるラッチ回路
にラッチされるとともにトランスミッションゲートＴ２
およびインバータＧ３，Ｇ４を介してノードｎ３に信号
Ｘｊ＋１　として出力される。

【００１５】クロック信号ｃｌｋＡが“Ｈ”でありかつ
クロック信号ｃｌｋＢが“Ｌ”であるとき、トランスミ
ッションゲートＴ１，Ｔ４がオンし、トランスミッショ
ンゲートＴ２，Ｔ３がオフする。それにより、ノードｎ
１に与えられる信号Ｘｊ　がトランスミッションゲート
Ｔ１およびインバータＧ１，Ｇ２を介してノードｎ２に
入力される。また、ノードｎ３の信号Ｘｊ＋１　がイン
バータＧ３，Ｇ４およびトランスミッションゲートＴ４
により構成されるラッチ回路にラッチされる。このよう
にして、クロック信号ｃｌｋＡ，ｃｌｋＢに応答してノ
ードｎ１に与えられた信号Ｘｊ　がノードｎ３にシフト
される。

【００１６】図１５においてクロック信号ｃｌｋＡが一
度だけ“Ｌ”および“Ｈ”となる時間を１周期Ｔとする
。行アドレスポインタ２ａを構成するレジスタ３０に与
えられるクロック信号に関しては行選択信号Ｑｒ１〜Ｑ
ｒｎの各々が“Ｈ”となっている時間が１周期Ｔに相当
する。また、列アドレスポインタ３ａを構成するレジス
タ３０に与えられるクロック信号に関しては列選択信号
Ｑｃ１〜Ｑｃｍの各々が“Ｈ”となっている時間が１周
期Ｔに相当する。

【００１７】なお、行アドレスポインタ２ａおよび列ア
ドレスポインタ３ａの動作タイミングを互いに入替えて
も上記と同様の動作が行なわれる。

【００１８】

【発明が解決しようとする課題】上記のように、従来の
ＳＡＭではデータ（選択信号）を安定に保持するために
、行アドレスポインタ２ａおよび列アドレスポインタ３
ａの両方に複数のスタティック型レジスタ３０により構
成されるスタティック型アドレスポインタが用いられて
いる。そのため、使用されるトランジスタの数が多く、
半導体チップ上でアドレスポインタの占有面積が大きく
なり、ＳＡＭの高集積化を阻害する要因となっていた。

【００１９】この発明の目的は、安定な動作を確保しつ
つアドレスポインタの占有面積を削減し、高集積化され
たＳＡＭを得ることである。

【００２０】

【課題を解決するための手段】この発明に係るシーケン
シャルアクセスメモリは、複数行および複数列に配列さ
れた複数のメモリ手段を含むメモリセルアレイ、クロッ
ク信号に同期してメモリセルアレイの行または列を順次
選択する選択動作を所定の周期で繰返す第１の選択手段
、および前記所定の周期に同期してメモリセルアレイの
列または行を順次選択する選択動作を繰返す第２の選択
手段を備える。第１の選択手段はデータをダイナミック
に保持する複数の第１の保持手段を含む。第２の選択手
段はデータをスタティックに保持する複数の第２の保持
手段を含む。

【００２１】第１の選択手段は、最終段の第１の保持手
段に保持されるデータを初段の第１の保持手段に帰還す
る帰還ループ、および帰還ループに出力されるデータを
スタティックに保持する第３の保持手段をさらに含んで
もよい。

【００２２】

【作用】ダイナミック型の保持手段は、スタティック型
の保持手段よりも少ない数のトランジスタにより構成さ
れるが、高速に動作させる必要がある。一方、スタティ
ック型の保持手段は、ダイナミック型の保持手段よりも
多くの数のトランジスタを含むが、低速でも安定に動作
することができる。

【００２３】この発明に係るシーケンシャルアクセスメ
モリでは、高速に動作する第１の選択手段がダイナミッ
ク型の保持手段により構成され、低速に動作する第２の
選択手段がスタティック型の保持手段により構成される
。したがって、安定な動作を確保しつつ、トランジスタ
の数を低減することができる。

【００２４】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。

【００２５】図１は、この発明の一実施例によるＳＡＭ
の主要部の構成を概念的に示す図である。図１において
、メモリセルアレイ１の構成は図１２に示される従来の
ＳＡＭのメモリセルアレイ１の構成と同様である。この
実施例では、従来のＳＡＭにおけるスタティック型行ア
ドレスポインタ２ａの代わりにダイナミック型行アドレ
スポインタ２が設けられる。スタティック型列アドレス
ポインタ３は、従来のＳＡＭにおけるスタティック型列
アドレスポインタ３ａに相当する。

【００２６】行アドレスポインタ２は、直列に接続され
た複数のダイナミック型レジスタ２０および最終段のレ
ジスタ２０の出力信号を初段のレジスタ２０に帰還させ
る偶数個の否定論理回路２１を含み、クロック信号に同
期してデータを順次シフトさせる。それにより、複数の
行選択線４に行選択信号Ｑｒ１〜Ｑｒｎが順次与えられ
る。

【００２７】図２に、この実施例によるＳＡＭの全体の
構成を示す。ＳＡＭは半導体チップ１００上に形成され
る。メモリセルアレイ１には、１つのメモリ回路１０の
みが示される。メモリ回路１０はｋ個のメモリセルを含
み、ｋビットのデータを記憶する。ＡＮＤ回路１１の一
方の入力端子には複数の行選択線４のうち１つが接続さ
れ、他方の入力端子には複数の列選択線５のうち１つが
接続される。ＡＮＤ回路１１の出力端子はワード線ＷＬ
を介してメモリ回路１０に接続される。メモリ回路１０
は、ｋ本の書込ビット線ＷＢおよびｋ本の読出ビット線
ＲＢに接続される。

【００２８】クロック入力端子６にはクロック信号ｃｌ
ｋＡが与えられる。クロック入力端子６に与えられたク
ロック信号ｃｌｋＡは行アドレスポインタ２に与えられ
、かつインバータ７に与えられる。インバータ７の出力
信号はクロック信号ｃｌｋＢとして行アドレスポインタ
２に与えられる。ＡＮＤ回路８の一方の入力端子には行
アドレスポインタ２から出力される行選択信号Ｑｒｎが
与えられ、他方の入力端子にはクロック信号ｃｌｋＡが
与えられる。ＡＮＤ回路８の出力信号はクロック信号ｃ
ｌｋＡ′として列アドレスポインタ３およびインバータ
９に与えられる。インバータ９の出力信号はクロック信
号ｃｌｋＢ′として列アドレスポインタ３に与えられる
。

【００２９】図３にクロック信号ｃｌｋＡ，ｃｌｋＢ、
行選択信号Ｑｒ１，Ｑｒｎおよびクロック信号ｃｌｋＡ
′，ｃｌｋＢ′の波形図を示す。

【００３０】クロック信号ｃｌｋＡ，ｃｌｋＢは周期Ｔ
１で変化する。クロック信号ｃｌｋＡ，ｃｌｋＢに応答
して、行選択信号Ｑｒ１〜Ｑｒｎが順次“Ｈ”に立上が
る。クロック信号ｃｌｋＡ′，ｃｌｋＢ′は周期Ｔ２で
変化する。クロック信号ｃｌｋＡ′，ｃｌｋＢ′に応答
して列選択信号Ｑｃ１〜Ｑｃｍが順に“Ｈ”に立上がる
（図１３参照）。

【００３１】図２において、行選択信号Ｑｒｉおよび列
選択信号Ｑｃｊの両方が“Ｈ”になると、ワード線ＷＬ
の電位が“Ｌ”なり、メモリ回路１０が選択される。こ
のとき、セレクタ１２により書込ビット線ＷＢがデータ
入力線ＩＬに接続され、読出ビット線ＲＢがデータ出力
線ＯＬに接続される。

【００３２】外部から与えられる読出／書込信号ＲＷが
書込動作を示しているときに、入力ドライバ１４が活性
状態になる。それにより、データ入力端子１３に外部か
ら与えられるデータが入力ドライバ１４、データ入力線
ＩＬおよびセレクタ１２を介して書込ビット線ＷＢに与
えられる。その結果、メモリ回路１０にデータが書込ま
れる。

【００３３】読出／書込信号ＲＷが読出動作を示してい
るときには、センスアンプ１５および出力ドライバ１７
が活性状態になる。それにより、メモリ回路１０から読
出ビット線ＲＢに読出されたデータが、セレクタ１２、
データ出力線ＯＬ、センスアンプ１５、センスアンプ出
力線１６および出力ドライバ１７を介してデータ出力端
子１８に出力される。

【００３４】図４に、ダイナミック型レジスタ２０の構
成を示す。レジスタ２０は、ＰチャネルＭＯＳトランジ
スタＰ１１，Ｐ１２、ＮチャネルＭＯＳトランジスタＮ
１１，Ｎ１２およびインバータＧ１１，Ｇ１２を含む。 トランジスタＰ１１およびＮ１１がＣＭＯＳトランスミ
ッションゲートＴ１１を構成し、トランジスタＮ１２，
Ｐ１２がＣＭＯＳトランスミッションゲートＴ１２を構
成する。

【００３５】トランジスタＰ１１，Ｎ１２のゲートには
クロック信号ｃｌｋＢが与えられ、トランジスタＮ１１
，Ｐ１２のゲートにはクロック信号ｃｌｋＡが与えられ
る。クロック信号ｃｌｋＡ，ｃｌｋＢは図３および図１
５に示される二相のクロック信号を構成する。ノードｎ
１１には前段のレジスタから出力される信号Ｘｉ　が与
えられる。ノードｎ１３から出力される信号Ｘｉ＋１は
次段のレジスタに与えられる。信号Ｘｉ＋１　は行選択
信号Ｑとしてメモリセルアレイ１に与えられる。

【００３６】クロック信号ｃｌｋＡが“Ｌ”でありかつ
クロック信号ｃｌｋＢが“Ｈ”であるときには、トラン
スミッションゲートＴ１１がオフし、トランスミッショ
ンゲートＴ１２がオンする。それにより、ノードｎ１２
に接続される配線容量（寄生容量）に保持されるデータ
がインバータＧ１１、トランスミッションゲートＴ１１
２およびインバータＧ１２を介してノードｎ１３に出力
される。クロック信号ｃｌｋＡが“Ｈ”でありかつクロ
ック信号ｃｌｋＢが“Ｌ”であるときには、トランスミ
ッションゲートＴ１１がオンし、トランスミッションゲ
ートＴ１２がオフする。それにより、ノードｎ１１に与
えられるデータがトランスミッションゲートＴ１１を介
してノードｎ１２に入力される。

【００３７】図４に示されるダイナミック型レジスタ２
０は、回路内部に安定なデータ保持回路を有さないので
、比較的長い時間データを保持することができず、低速
の動作ができない。しかし、ダイナミック型レジスタ２
０は、図１４に示されるスタティック型レジスタ３０と
比較して、少ない数のトランジスタで構成される。その
ため、半導体チップ１００上での占有面積を削減するこ
とができる。

【００３８】図１に示されるスタティック型アドレスポ
インタ３に含まれるスタティック型レジスタ３０の構成
は図１４に示される構成と同様である。

【００３９】スタティック型レジスタ３０は、回路内部
に安定なデータ保持回路を有するので、比較的長い時間
データを保持することができる。したがって、スタティ
ック型レジスタ３０は低速の動作が可能である。

【００４０】このように、この実施例では、短い周期Ｔ
１のクロック信号ｃｌｋＡ，ｃｌｋＢに同期して動作す
る行アドレスポインタ２がダイナミック型レジスタ２０
により構成され、比較的長い周期Ｔ２のクロック信号ｃ
ｌｋＡ′，ｃｌｋＢ′に同期して動作する列アドレスポ
インタ３がスタティック型レジスタ３０により構成され
るので、安定な動作を確保しつつ、占有面積を低減する
ことができる。

【００４１】図５に、メモリ回路１０に含まれるメモリ
セルの１つの構成を示す。このメモリセルは、トランス
ファゲートトランジスタ１０１および記憶容量１０２を
含む。記憶容量１０２はトランスファゲートトランジス
タ１０１を介してビット線ＢＬに接続され、トランスフ
ァゲートトランジスタ１０１のゲートはワード線ＷＬに
接続される。ビット線ＢＬはトランジスタ１０３を介し
て書込ビット線ＷＢに接続され、かつトランジスタ１０
４を介して読出ビット線ＲＢに接続される。

【００４２】トランジスタ１０３のゲートには書込制御
信号ＷＣが与えられ、トランジスタ１０４のゲートには
読出制御信号ＲＣが与えられる。書込制御信号ＷＣおよ
び読出制御信号ＲＣは図２に示される読出／書込信号Ｒ
Ｗに応答する制御信号である。

【００４３】書込動作時には、書込制御信号ＷＣが“Ｈ
”となり、トランジスタ１０３がオンする。それにより
、ビット線ＢＬが書込ビット線ＷＢに接続される。 読出動作時には、読出制御信号ＲＣが“Ｈ”になり、ト
ランジスタ１０４がオンする。それにより、ビット線Ｂ
Ｌが読出ビット線ＲＢに接続される。

【００４４】なお、トランジスタ１０３，１０４は複数
のメモリセルに共通に設けられてもよい。

【００４５】行アドレスポインタ２は複数のダイナミッ
ク型レジスタ２０により構成されるので、最終段のレジ
スタ２０の信号を初段のレジスタ２０へ帰還させる際に
データが消失したり、最終段のレジスタ２０が帰還ルー
プを構成する否定論理回路２１を駆動できない等の問題
が生じる可能性がある。それらの問題を解決するための
構成の例が図６および図７に示される。

【００４６】図６の行アドレスポインタ２においては、
最終段のレジスタのみがスタティック型レジスタ２２に
より構成される。図７の行アドレスポインタ２において
は、最終段のダイナミック型レジスタ２０に並列にスタ
ティック型レジスタ２３が設けられる。いずれの例にお
いても、初段のレジスタ２０へ帰還されるクロック（デ
ータ）はスタティック型レジスタ２２または２３から出
力される。したがって、帰還されるクロックが安定し、
かつ帰還ループを構成する否定論理回路２１を駆動する
ことが可能になる。

【００４７】図８は、行アドレスポインタ２に含まれる
レジスタの構成の他の例を示す回路図である。

【００４８】図８に示されるレジスタ２０ａは、Ｙ．Ｓ
ｕｚｕｋｉ，Ｋ．Ｏｄａｇａｗａａｎｄ　　Ｔ．Ａｂｅ
，“Ｃｌｏｃｋｅｄ　　ＣＭＯＳ　　Ｃａｌｃｕｌａｔ
ｏｒ　　Ｃｉｒｃｕｉｔｒｙ”，ＩＥＥＥ　　Ｊ．Ｓｏ
ｌｉｄ−Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔｓ，ｖｏｌ．Ｓ
Ｃ−８，Ｎｏ．６，ｐｐ．４６２−４６９，Ｄｅｃ．１
９７３に示され、セミスタティック型レジスタと呼ばれ
る。

【００４９】このセミスタティック型レジスタ２０ａは
、クロックドＣＭＯＳ回路４１，４２，４３を含む。 クロックドＣＭＯＳ回路４１はＰチャネルＭＯＳトラン
ジスタＰ４１，Ｐ４２およびＮチャネルＭＯＳトランジ
スタＮ４１，Ｎ４２を含み、クロックドＣＭＯＳ回路４
２はＰチャネルＭＯＳトランジスタＰ４３，Ｐ４４およ
びＮチャネルＭＯＳトランジスタＮ４３，Ｎ４４を含み
、クロックドＣＭＯＳ回路４３はＰチャネルＭＯＳトラ
ンジスタＰ４５，Ｐ４６およびＮチャネルＭＯＳトラン
ジスタＮ４５，Ｎ４６を含む。ノードｎ２１に前段のレ
ジスタから信号Ｘｉ　が与えられる。ノードｎ２３から
出力される信号Ｘｉ＋１　は次段のレジスタに与えられ
る。

【００５０】セミスタティック型レジスタ２０ａは図１
４に示されるスタティック型レジスタ３０と比較して、
多くの数のトランジスタを含むが、上記の文献によれば
、次の理由により、スタティック型レジスタ３０と比較
して半導体チップ上での占有面積を約半分に削減するこ
とができる。すなわち、配線領域が少ないことおよびコ
ンタクトホールの数が少ないことによる。

【００５１】図９に、クロック信号ｃｌｋＡ、ノードｎ
２１の信号Ｘｉ　、ノードｎ２２の信号Ｘｋ　およびノ
ードｎ２３の選択信号Ｑの波形図を示す。クロック信号
ｃｌｋＡ，ｃｌｋＢは、図３および図１５に示されるク
ロック信号と同様である。

【００５２】クロック信号ｃｌｋＡが“Ｈ”でありかつ
クロック信号Ｂが“Ｌ”であるときには、クロックドＣ
ＭＯＳ回路４１，４３が非活性状態になり、クロックド
ＣＭＯＳ回路４２が活性状態になる。クロック信号ｃｌ
ｋＡが“Ｌ”でありかつクロック信号ｃｌｋＢが“Ｈ”
であるときには、クロックドＣＭＯＳ回路４１，４３が
活性状態になり、クロックドＣＭＯＳ回路４２が非活性
状態になる。

【００５３】セミスタティック型レジスタ２０ａは、安
定に信号が保持されるスタティックな動作および配線容
量に信号が蓄積されるダイナミックな動作を行なう。図
９において、実線で示される部分はスタティックな動作
により信号の値が確定している期間を表わし、破線で示
される部分はダイナミックな動作によって信号の値が配
線容量に蓄積され保持されている期間を表わす。

【００５４】図９からわかるように、選択信号Ｑは、ク
ロック信号ｃｌｋＡの１クロック分だけ信号Ｘｉ　に対
してシフトしている。このように、図８に示されるセミ
スタティック型レジスタ２０ａは、スタティック型レジ
スタ３０と等価な働きをする。したがって、図８に示さ
れるセミスタティック型レジスタ２０ａを用いて入力ク
ロック信号に応答して動作する行アドレスポインタ２ま
たは列アドレスポインタ３を構成しても、上記と同様の
効果を奏する。

【００５５】図１０は、この発明の他の実施例によるＳ
ＡＭの主要部の構成を概念的に示す図である。

【００５６】この実施例では、書込用ダイナミック型行
アドレスポインタ２Ｗ、書込用スタティック型列アドレ
スポインタ３Ｗ、読出用ダイナミック型行アドレスポイ
ンタ２Ｒおよび読出用スタティック型列アドレスポイン
タ３Ｒが設けられている。行アドレスポインタ２Ｗは書
込用行選択線４Ｗに接続され、行アドレスポインタ２Ｒ
は読出用行選択線４Ｒに接続される。列アドレスポイン
タ３Ｗは書込用列選択線５Ｗに接続され、列アドレスポ
インタポインタ３Ｒは読出用列選択線５Ｒに接続される
。行アドレスポインタ２Ｗ，２Ｒの構成は図１に示され
る行アドレスポインタ２の構成と同様である。また、列
アドレスポインタ３Ｗ，３Ｒの構成は図１に示される列
アドレスポインタ３の構成と同様である。

【００５７】図１１に、メモリ回路１０に含まれるメモ
リセルの１つの構成を示す。メモリセルは、３つのトラ
ンジスタ１１１，１１２，１１３および記憶容量１１４
を含む。記憶容量１１４はトランジスタ１１１を介して
書込ビット線ＷＢに接続されかつトランジスタ１１２，
１１３を介して読出ビット線ＲＢに接続される。トラン
ジスタ１１１のゲートは書込ワード線ＷＷに接続され、
トランジスタ１１３のゲートは読出ワード線ＲＷに接続
される。書込ワード線ＷＷが書込用行選択線４Ｗに相当
し、読出ワード線ＲＷが読出用行選択線４Ｒに相当する
。書込ビット線ＷＢが書込用列選択線５Ｗに相当し、読
出ビット線ＲＢが読出列選択線５Ｒに相当する。

【００５８】図１０に示されるＳＡＭにおいては、書込
動作および読出動作が互いに独立に行なわれる。この実
施例においても、安定な動作を確保しつつ占有面積を削
減することができる。

【００５９】なお、図１および図１０の実施例では、行
アドレスポインタとしてダイナミック型アドレスポイン
タを用いた場合を説明したが、列アドレスポインタが入
力されるクロック信号と同期して動作するＳＡＭにおい
ては、列アドレスポインタとしてダイナミック型アドレ
スポインタを用いてもよい。また、メモリセルアレイの
形状は上記の実施例における形状に限られず、この発明
は他の形状のメモリセルアレイにも適用することができ
る。

【００６０】

【発明の効果】以上のようにこの発明によれば、安定な
動作を確保しつつ第１の選択手段の占有面積を削減する
ことができる。したがって、高集積化されたシーケンシ
ャルアクセスメモリが得られる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＳＡＭの主要部の構
成を示す図である。

【図２】同実施例の全体の構成を示す図である。

【図３】同実施例の動作を説明するためのタイミングチ
ャートである。

【図４】ダイナミック型レジスタの構成の一例を示す回
路図である。

【図５】メモリセルの構成の一例を示す回路図である。

【図６】ダイナミック型アドレスポインタの改良の一例
を示す図である。

【図７】ダイナミック型アドレスポインタの改良の他の
例を示す図である。

【図８】セミスタティック型レジスタの構成の一例を示
す回路図である。

【図９】セミスタティック型レジスタの動作を説明する
ためのタイミングチャートである。

【図１０】この発明の他の実施例によるＳＡＭの主要部
の構成を示す図である。

【図１１】図１０のＳＡＭに含まれるメモリセルの構成
の一例を示す回路図である。

【図１２】従来のＳＡＭの主要部の構成を示す図である
。

【図１３】ＳＡＭの動作を説明するためのタイミングチ
ャートである。

【図１４】スタティック型レジスタの構成の一例を示す
回路図である。

【図１５】アドレスポインタに与えられるクロック信号
を示すタイミングチャートである。

【符号の説明】

１…メモリセルアレイ ２…ダイナミック型行アドレスポインタ３…スタティッ
ク型列アドレスポインタ４…行選択線 ５…列選択線 ２０…ダイナミック型レジスタ ２１…否定論理回路 ３０…スタティック型レジスタ ３１…否定論理回路 ２０ａ…セミスタティック型レジスタ なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数行および複数列に配列された複数
   のメモリ手段を含むメモリセルアレイ、クロック信号に
   同期して前記メモリセルアレイの行または列を順次選択
   する選択動作を所定の周期で繰返す第１の選択手段、お
   よび前記所定の周期に同期して前記メモリセルアレイの
   列または行を順次選択する選択動作を繰返す第２の選択
   手段を備え、前記第１の選択手段はデータをダイナミッ
   クに保持する複数の第１の保持手段を含み、前記第２の
   選択手段はデータをスタティックに保持する複数の第２
   の保持手段を含む、シーケンシャルアクセスメモリ。
2. 【請求項２】　　前記複数の第１の保持手段は、最終段
   の第１の保持手段に保持されるデータを初段の第１の保
   持手段に帰還する帰還ループおよび前記帰還ループに出
   力されるデータをスタティックに保持する第３の保持手
   段をさらに含む、請求項１に記載のシーケンシャルアク
   セスメモリ。