JPH05342847A - シーケンシャルアクセスメモリのアドレスポインタ - Google Patents

Abstract

(57)【要約】 【目的】 アドレスポインタの安定な動作を確保し、高
精度なシーケンシャルアクセスメモリを得る。 【構成】 メモリセルアレイ１の行または列選択線を選
択するための行アドレスポインタ２または列アドレスポ
インタ３を、直列に接続され選択信号を出力する複数の
レジスタ２０と、その出力信号を初段のレジスタ２０に
帰還させる、最終段より数段手前より分岐させた、選択
信号を出力しない複数個のレジスタ２０ａよりなる帰還
路とから構成する。 【効果】 レジスタ２０の出力信号を初段のレジスタ２
０に帰還させる帰還路において１周期Ｔ以上の信号の遅
延が生じず、メモリセルを選択するタイミングがずれな
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はシーケンシャルアクセ
スメモリ（以下、ＳＡＭと称す）に関し、メモリアレイ
の行または列を選択するアドレスポインタの構成に関す
る。

【０００２】

【従来の技術】近年、信号処理技術、特に画像信号処理
または映像信号処理の技術は重要さを増している。これ
らの信号処理は、半導体技術の進歩に伴って、従来のア
ナログ技術から精度および信頼性の面で優るディジタル
技術を用いて行われるようになり、急激に発展してき
た。

【０００３】ディジタル技術を用いて信号処理を行う場
合には、信号を遅延させるためにその信号を一時的に記
憶する半導体メモリが必要になる。特に、一枚の画像や
映像を表すデータに関しては、その絵を構成する各画素
に対応するデータが画面の隅から順次伝送され処理され
る。そのため、それらのデータを遅延させるためにＳＡ
Ｍが用いられることが多い。

【０００４】図１０は、従来のＳＡＭの主要部の構成を
概念的に示す図である。メモリセルアレイ１は、ｎ行お
よびｍ列に配置された複数のメモリ回路１０を含む。各
メモリ回路１０は、ｋビットのデータを保持する。メモ
リセルアレイ１の複数行に対応して複数の行選択線４が
設けられ、メモリセルアレイ１の複数列に対応して複数
の列選択線５が設けられる。

【０００５】行アドレスポインタ２Ａは、メモリセルア
レイ１の１行を順次選択するために複数の行選択線４に
順次行選択信号Ｑｒ１〜Ｑｒｎを与える。行アドレスポ
インタ２Ａは、入力クロック信号に同期してデータ（行
選択信号）を順次シフトさせるための複数のレジスタ３
０、および最終段のレジスタ３０の出力信号を初段のレ
ジスタ３０に帰還させる偶数個の否定論理回路３１を含
む。否定論理回路３１は、配線容量を駆動するためのバ
ッファの役割を行う。

【０００６】列アドレスポインタ３Ａは、メモリセルア
レイ１の１列を順次選択するために複数の列選択線５に
順次列選択信号Ｑｃ１〜Ｑｃｍを与える。列アドレスポ
インタ３Ａは、行アドレスポインタ２Ａと同様に、入力
クロック信号に同期してデータ（列選択信号）を順次シ
フトさせるための複数のレジスタ３０、および最終段の
レジスタ３０の出力信号を初段のレジスタ３０に帰還さ
せる偶数個の否定論理回路３１を含む。この否定論理回
路３１も、配線容量を駆動するためのバッファの役割を
行う。

【０００７】図１１はアドレスポインタ２Ａ，３Ａが出
力する行選択信号および列選択信号のタイミングを示す
タイミングチャートである。

【０００８】第１サイクルでは、行アドレスポインタ２
Ａに含まれる複数のレジスタ３０が“Ｈ”のデータをク
ロック信号に応答して順にシフトする。それにより、行
選択信号Ｑｒ１〜Ｑｒｎが順に“Ｈ”になり、メモリセ
ルアレイ１のｍ（１〜ｎ）行が順に選択される。第１サ
イクルでは、列アドレスポインタ３Ａにより列選択信号
Ｑｃ１が“Ｈ”に保持される。その結果、第１列の第１
行のメモリ回路１０、第１列の第２行のメモリ回路１
０、…、第１列の第ｎ行のメモリ回路１０が順に選択さ
れる。選択されたメモリ回路にデータが書き込まれ、ま
たは選択されたメモリ回路からデータが読み出される。

【０００９】行アドレスポインタ２Ａ内の最終段のレジ
スタ３０に保持された“Ｈ”のデータは否定論理回路３
１を介して初段のレジスタ３０にシフトされる。そのた
め、第２サイクルでは、行アドレスポインタ２Ａに含ま
れる複数のレジスタ３０が“Ｈ”のデータをクロック信
号に応答して順にシフトし、行選択信号Ｑｒ１〜Ｑｒｎ
が順に“Ｈ”になる。第２サイクルでは、列アドレスポ
インタ３Ａにより列選択信号Ｑｃ１が“Ｈ”に保持され
る。それにより、メモリセルアレイ１の第２列が選択さ
れる。その結果、第２列の第１行のメモリ回路１０、第
２列の第２行のメモリ回路１０、…、第２列の第ｎ行の
メモリ回路１０が順に選択される。

【００１０】同様にして、第ｍサイクルでは、第ｍ列の
第１行のメモリ回路１０、第ｍ列の第２行のメモリ回路
１０、…、第ｍ列の第ｎ行のメモリ回路１０が順に選択
される。列アドレスポインタ３Ａの最終段のレジスタ３
０に保持された“Ｈ”のデータは否定論理回路３１を介
して初段のレジスタ３０にシフトされる。その結果、メ
モリセルアレイ１の第ｍ列の第ｎ行のメモリ回路１０が
選択された後、第１列の第１行のメモリ回路１０が選択
される。その後、第１サイクル〜第ｍサイクルが繰り返
される。

【００１１】図１２は、行アドレスポインタ２Ａおよび
列アドレスポインタ３Ａに含まれるレジスタ３０の構成
の一例を示す回路図である。

【００１２】このレジスタ３０は、ＰチャネルＭＯＳト
ランジスタＰ１〜Ｐ４、ＮチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ４および否定論理回路Ｇ１〜Ｇ４を含む。トラ
ンジスタＰ１，Ｎ１がＣＭＯＳトランスミッションゲー
トＴ１を構成し、トランジスタＰ２，Ｎ２がＣＭＯＳト
ランスミッションゲートＴ２を構成し、トランジスタＰ
３，Ｎ３がＣＭＯＳトランスミッションゲートＴ３を構
成し、トランジスタＰ４，Ｎ４がＣＭＯＳトランスミッ
ションゲートＴ４を構成する。トランジスタＮ１，Ｐ
２，Ｐ３，Ｎ４にクロック信号ｃ１ｋＡが与えられ、ト
ランジスタＰ１，Ｎ２，Ｎ３，Ｐ４にクロック信号ｃ１
ｋＢが与えられる。クロック信号ｃ１ｋＡ、ｃ１ｋＢは
図１３に示されるように、“Ｈ”の期間が互いに重なり
合わない二相クロックを構成する。

【００１３】ノードｎ１には前段のレジスタから出力さ
れる信号Ｘｊが与えられ、ノードｎ３からは次段のレジ
スタに信号Ｘｊ＋１が出力される。信号Ｘｊ＋１は行ま
たは列選択信号Ｑc としてメモリセルアレイ１に与えら
れる。

【００１４】クロック信号ｃ１ｋＡが“Ｌ”でありかつ
クロック信号ｃ１ｋＢが“Ｈ”であるとき、トランスミ
ッションゲートＴ２、Ｔ３がオンし、トランスミッショ
ンゲートＴ１、Ｔ４がオフする。それにより、ノードｎ
２に与えられた信号が否定論理回路Ｇ１，Ｇ２およびト
ランスミッションゲートＴ３により構成されるラッチ回
路にラッチされるとともに、トランスミッションゲート
Ｔ２および否定論理回路Ｇ３，Ｇ４を介してノードｎ３
に信号Ｘｊ＋１として出力される。

【００１５】クロック信号ｃ１ｋＡが“Ｈ”でありかつ
クロック信号ｃ１ｋＢが“Ｌ”であるとき、トランスミ
ッションゲートＴ１，Ｔ４がオンし、トランスミッショ
ンゲートＴ２，Ｔ３がオフする。それにより、ノードｎ
１に与えられた信号ＸｊがトランスミッションゲートＴ
１および否定論理回路Ｇ１，Ｇ２を介してノードｎ２に
入力される。また、ノードｎ３の信号Ｘｊ＋１が否定論
理回路Ｇ３，Ｇ４およびトランスミッションゲートＴ４
により構成されるラッチ回路にラッチされる。このよう
にして、クロック信号ｃ１ｋＡ、ｃ１ｋＢに応答してノ
ードｎ１に与えられた信号Ｘｊがノードｎ３にシフトさ
れる。

【００１６】図１３においてクロック信号ｃ１ｋＡが１
度だけ“Ｌ”および“Ｈ”になる時間を１周期Ｔとす
る。行アドレスポインタ２Ａを構成するレジスタ３０に
与えられるクロック信号に関しては行選択信号Ｑｒ１〜
Ｑｒｎの各々が“Ｈ”となっている時間が１周期Ｔに相
当する。また、列アドレスポインタ３Ａを構成するレジ
スタ３０に与えられるクロック信号に関しては列選択信
号Ｑｃ１〜Ｑｃｍの各々が“Ｈ”となっている時間が１
周期に相当する。

【００１７】なお、行アドレスポインタ２Ａおよび列ア
ドレスポインタ３Ａの動作タイミングを互いに入れ替え
ても上記と同様の動作が行われる。

【００１８】次に、従来のアドレスポインタの構成，動
作を図４を用いて説明する。図４に示す従来におけるア
ドレスポインタ２Ａは、直列に接続された複数のレジス
タ２０およびその出力信号を初段のレジスタ２０に帰還
させる偶数個の否定論理回路２１を含み、クロック信号
に同期してデータを順次シフトさせる。それにより、複
数の選択線６に選択信号Ｑ１〜Ｑｋが順次与えられる。
このとき、複数のレジスタ２０の出力信号を初段のレジ
スタ２０に帰還させる，偶数個の否定論理回路２１およ
びその伝送路からなる帰還路中で１周期Ｔ以上の信号の
遅延があった場合、上記選択信号Ｑ１〜Ｑｋの出力タイ
ミングがずれてしまう。

【００１９】

【発明が解決しようとする課題】上記のように、従来の
ＳＡＭではメモリセル１のアドレスを順次選択するため
に行アドレスポインタ２Ａおよび列アドレスポインタ３
Ａが用いられており、これらのアドレスポインタにおい
て、最終段のレジスタ３０に保持された“Ｈ”のデータ
は否定論理回路３１を介して初段のレジスタ３０にシフ
トされるが、このとき伝送路で生じる信号の遅延が、１
周期Ｔを超える場合にはメモリセルのアドレスを選択す
るタイミングがずれてしまうという欠点があった。

【００２０】この発明は、上記のような問題点を解消す
るためになされたもので、アドレスポインタの安定な動
作を確保し、高精度なシーケンシャルアクセスメモリの
アドレスポインタを得ることを目的としている。

【００２１】

【課題を解決するための手段】この発明に係るシーケン
シャルアクセスメモリのアドレスポインタは、複数行お
よび複数列に配列された複数のメモリ手段を含むメモリ
セルアレイと、クロック信号に同期してメモリセルアレ
イの行または列を順次選択する選択動作を所定の周期で
繰り返す直列に接続されたシフトレジスタを備え、その
終段側から初段側への帰還路が、最終段の数段手前から
分岐され、その帰還路に分岐点から最終段までと同じ段
数のラッチ回路、即ち選択信号を出力しないシフトレジ
スタを設けたものである。

【００２２】この発明に係るシーケンシャルアクセスメ
モリのアドレスポインタは、上記直列に接続されたシフ
トレジスタは２分割され、該２分割された第１，第２の
シフトレジスタ群間に全体でループを構成するようそれ
ぞれ複数個のインバータ回路からなる第１，第２のイン
バータ回路群を挿入したものである。

【００２３】また、上記直列に接続されたシフトレジス
タに対し、最終段の数段手前から分岐させて帰還ループ
を構成し、該数段のシフトレジスタのシフトに要する時
間と等しい遅延量を持つ複数個のインバータ回路を該帰
還ループに挿入したものである。

【００２４】また、上記直列に接続されたシフトレジス
タに対しその最終段からの帰還ループに、往路と異なる
段数の選択信号を出力するシフトレジスタを挿入して構
成したものである。

【００２５】また、上記直列に接続されたシフトレジス
タを、４列以上の偶数列に並べ、そのそれぞれを接続す
ることにより１つの環状のループを構成するようにした
ものである。

【００２６】また、上記直列に接続されたシフトレジス
タと等しい段数を有するシフトレジスタを復路にも並
べ、往路と復路のシフトレジスタを接続することにより
１つの環状のシフトレジスタになるように構成し、往路
のシフトレジスタのみが読み出しまたは書き込みのワー
ド線を選択する信号線を有するものとし、往路と復路の
それぞれの初段に同時にクロックを与えるように構成し
たものである。

【００２７】

【作用】この発明におけるシーケンシャルアクセスメモ
リでは、その終段側から初段側への帰還路を、最終段の
ｋ段手前から分岐し、その帰還路に分岐点から最終段ま
でと同じ段数のラッチ回路、即ち選択信号を出力しない
シフトレジスタを設けた等の構成により、上記いずれの
構成においても、終段側のシフトレジスタから初段のシ
フトレジスタに帰還する帰還ループにおいて、データの
遅延が生じない。したがって、安定な動作を確保できる
高精度なＳＡＭを得ることができる。

【００２８】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。 実施例１ 図１は、この発明の一実施例によるＳＡＭの主要部の構
成を概念的に示す図である。図１において、メモリセル
アレイ１の構成は図１０に示される従来のＳＡＭのメモ
リセルアレイ１の構成と同様である。この実施例では、
従来のＳＡＭにおけるアドレスポインタに代わり、帰還
ループにおいてデータの遅延が生じないように構成した
アドレスポインタが設けられる。

【００２９】行アドレスポインタ２は、直列に接続され
た複数のレジスタ２０、およびその出力信号を初段のレ
ジスタ２０に帰還させる複数個のレジスタ２０ａを含
み、クロック信号に同期してデータを順次シフトさせ
る。それにより、複数のｃ１ｋＢ行選択線４に行選択信
号Ｑｒ１〜Ｑｒｎが順次与えられる。

【００３０】列アドレスポインタ３は、直列に接続され
た複数のレジスタ２０、およびその出力信号を初段のレ
ジスタ２０に帰還させる複数個のレジスタ２０ａを含
み、クロック信号に同期してデータを順次シフトさせ
る。それにより、複数の列選択線５に列選択信号Ｑｃ１
〜Ｑｃｍが順次与えられる。

【００３１】図２に、この実施例によるＳＡＭの全体の
構成を示す。ＳＡＭは半導体チップ１００上に形成され
る。メモリセルアレイ１には、１つのメモリ回路１０の
みが示される。メモリ回路１０はｋ個のメモリセルを含
み、ｋビットのデータを記憶する。ＡＮＤ回路１１の一
方の入力端子には複数の行選択線４のうちの１つが接続
され、他方の入力端子には複数の列選択線５のうちの１
つが接続される。ＡＮＤ回路１１の出力端子はワード線
ＷＬを介してメモリ回路１０に接続される。メモリ回路
１０は、ｋ本の書き込みビット線ＷＢおよびｋ本の読み
出しビット線ＲＢに接続される。

【００３２】クロック入力端子６にはクロック信号ｃ１
ｋＡが与えられる。クロック入力端子６に与えられたク
ロック信号ｃ１ｋＡは行アドレスポインタ２に与えら
れ、かつ否定論理回路７に与えられる。否定論理回路７
の出力信号はクロック信号ｃ１ｋＢとして行アドレスポ
インタ２に与えられる。ＡＮＤ回路８の一方の入力端子
には行アドレスポインタ２から出力される行選択信号Ｑ
ｒｎが与えられ、他方の入力端子にはクロック信号ｃ１
ｋＡが与えられる。ＡＮＤ回路８の出力信号はクロック
信号ｃ１ｋＡ′として列アドレスポインタ３および否定
論理回路９に与えられる。否定論理回路９の出力信号は
クロック信号ｃ１ｋＢ′として列アドレスポインタ３に
与えられる。

【００３３】図３にクロック信号ｃ１ｋＡ、ｃ１ｋＢ、
行選択信号Ｑｒ１、Ｑｒｎおよびクロック信号ｃ１ｋ
Ａ′、ｃ１ｋＢ′の波形図を示す。

【００３４】クロック信号ｃ１ｋＡ、ｃ１ｋＢは周期Ｔ
１で変化する。クロック信号ｃ１ｋＡ、ｃ１ｋＢに応答
して行選択信号Ｑｒ１〜Ｑｒｎは順次“Ｈ”に立ち上が
る。クロック信号ｃ１ｋＡ′、ｃ１ｋＢ′は周期Ｔ２で
変化する。クロック信号ｃ１ｋＡ′、ｃ１ｋＢ′に応答
して列選択信号Ｑｃ１〜Ｑｃｍは順次“Ｈ”に立ち上が
る。

【００３５】次に図２の動作を図３を用いて説明する。
図２において、行選択信号Ｑｒｉおよび列選択信号Ｑｃ
ｊの両方が“Ｈ”になるとワード線ＷＬの電位が“Ｈ”
になり、メモリ回路１０が選択される。この時、セレク
タ１２により書き込みビット線ＷＢがデータ入力線ＩＬ
に接続され、読み出しビット線ＲＢがデータ出力線ＯＬ
に接続される。

【００３６】外部から与えられる読み出し書き込み信号
ＲＷが書き込み動作を示しているときに、入力ドライバ
１４が活性状態になる。それにより、データ入力端子１
３に外部から与えられるデータが入力ドライバ１４、デ
ータ入力線ＩＬおよびセレクタ１２を介して書き込みビ
ット線ＷＢに与えられる。その結果、メモリ回路１０に
データが書き込まれる。

【００３７】外部から与えられる読み出し書き込み信号
ＲＷが書き込み動作を示しているときに、センスアンプ
１５および出力ドライバ１７が活性状態になる。それに
より、メモリ回路１０から読み出しビット線ＲＢに読み
出されたデータがセレクタ１２、データ出力線ＯＬ、セ
ンスアンプ１５、センスアンプ出力線１６および出力ド
ライバ１７を介してデータ出力線１９に出力される。

【００３８】次に、本発明の一実施例によるアドレスポ
インタについて説明する。図５は本発明の一実施例によ
るアドレスポインタの構成を示し、この図５に示すアド
レスポインタ２Ｂは、直列に接続された複数のレジスタ
２０、およびその最終段の数段手前のレジスタ２０から
の出力信号を初段のレジスタ２０に帰還させる、選択信
号を出力しない複数個（図では２個）のレジスタ２０ａ
を含み、各レジスタ２０，２０ａはクロック信号に同期
してデータを順次シフトさせる。これにより、複数のレ
ジスタ２０により複数の選択線６に対し選択信号Ｑ１〜
Ｑｋが順次与えられる。このように複数のシフトレジス
タの最終段の数段手前から帰還を行うことにより、複数
個のレジスタ２０の出力信号を初段のレジスタ２０に帰
還させる伝送路の長さが、図４の従来例に比し少なくと
も上記数段分だけ短くなり、該伝送路中において１周期
Ｔ以上の信号の遅延を生じることはない。従って、メモ
リセルのアドレスを選択するタイミングがずれてしまう
ということがなくなり、安定な動作が可能となる。

【００３９】なお、本実施例のアドレスポインタの構成
においては、２つのシフトレジスタ２０ａ，２０ａで構
成される帰還路に、信号の減衰を防ぐための２つのイン
バータ回路（図示せず）を各シフトレジスタ２０ａの後
段にそれぞれ挿入するようにしてもよい。

【００４０】実施例２ 図６は本発明の第２の実施例によるアドレスポインタを
示し、このアドレスポインタ２Ｃは、直列に接続された
複数のシフトレジスタは２分割されて、即ち図示上側の
複数のレジスタ２０からなる第１のシフトレジスタ群
と、図示下側の複数のレジスタ２０からなる第２のシフ
トレジスタ群が設けられ、これらと上記第１のシフトレ
ジスタ群の出力を受け、第２のシフトレジスタ群に帰還
する偶数，この場合２個の否定論理回路２１ａからなる
第１のインバータ群と、第２のシフトレジスタ群の出力
を受け、第１のシフトレジスタ群に帰還する偶数，この
場合２個の否定論理回路２１ｂからなる第２のインバー
タ群により１つの環状のループを構成し、クロック信号
に同期してデータを順次シフトさせる。それにより、複
数の選択線６に選択信号Ｑ１〜Ｑｋが順次与えられる。
このように構成することにより、一方のシフトレジスタ
群の出力信号を他方のシフトレジスタ群の初段のレジス
タに帰還させる伝送路の長さが、図４の従来例に比しほ
ぼ半分となり、該伝送路中において１周期Ｔ以上の信号
の遅延を生じることはない。

【００４１】実施例３ 図７は本発明の第３の実施例によるアドレスポインタを
示し、このアドレスポインタ２Ｄは、直列に接続された
複数のレジスタ２０、および最終段の１段前の出力信号
を初段のレジスタ２０に帰還させる偶数個の否定論理回
路２１を含み、クロック信号に同期してデータを順次シ
フトさせる。このとき帰還路で生じる信号の遅延は、最
終段のシフトレジスタのシフトに要する１周期Ｔに等し
いように設定する。これにより、複数のレジスタ２０よ
り複数の選択線６に選択信号Ｑ１〜Ｑｋが順次与えられ
る。このように構成することにより、上記帰還路で生じ
る信号の遅延は丁度１周期Ｔに等しいため、選択信号Ｑ
１〜Ｑｋの出力タイミングにずれを生じることはない。
なお、図７では、最終段の１段前の出力信号を初段のレ
ジスタ２０に帰還させるようにしたが、これはｋ段前か
ら帰還させるようにしてもよく、その場合は帰還路に挿
入する偶数個の否定論理回路で生ずる信号の遅延は、該
数段分のシフトレジスタのシフトに要する周期ｋＴに等
しいように設定する。

【００４２】実施例４ 図８は本発明の実施例４によるアドレスポインタを示
し、このアドレスポインタ２Ｅは、直列に接続された複
数のレジスタ２０、および出力信号を初段のレジスタ２
０に帰還させ、かつ各々選択信号を出力する帰還路側の
複数個のレジスタ２０を含み、クロック信号に同期して
データを順次シフトさせる。ただし、往路と復路ではレ
ジスタ２０の接続個数は異なり、この図８の場合は復路
の方が往路に比し、少ない。これにより、複数の選択線
６に選択信号Ｑ１〜Ｑｋが順次与えられる。このように
構成することにより、復路の最終段のシフトレジスタか
ら往路の初段のシフトレジスタまでの伝送路の距離は非
常に短くなり、該帰還伝送路中において１周期Ｔ以上の
信号の遅延を生じることはない。なお、本実施例ではこ
のアドレスポインタ２Ｅより出力される選択信号の順序
は図示の上方から下方に向けてＱ1,Ｑk,Ｑ2,Ｑ3,Ｑk-
1,... といった順序になるが、これはメモリセルの順序
を並べかえることによりこれに対応すればよいものであ
る。

【００４３】実施例５ 図９は本発明の第５の実施例によるアドレスポインタを
示し、このアドレスポインタ２Ｆは、直列に接続された
複数のレジスタ２０を４列以上の複数列に並べ、これら
を１つのループを形成するように接続し、クロック信号
に同期してデータを順次シフトさせる。これにより、複
数の選択線６に選択信号Ｑ１〜Ｑｋが順次与えられる。
このように構成することにより、複数のレジスタ２０の
各列の最終段の出力信号を他の列の初段のレジスタ２０
に帰還させる伝送路は図示横方向に配置されることにな
って明らかに短くなり、該帰還伝送路中で１周期Ｔ以上
の信号の遅延を生じることはない。なお、本実施例にお
いては、選択信号として多ビット構成を用いる場合にお
いて非常に有効となるものである。

【００４４】実施例６ 図１４は本発明の第６の実施例によるアドレスポインタ
を示し、このアドレスポインタ２Ｇは、直列に接続され
た複数のレジスタ２０を往路と復路の２列に並べ、両者
により１つのループを形成するように接続し、クロック
信号に同期してデータを順次シフトさせる。ただし、往
路と復路ではレジスタ２０の接続個数を同数にして、復
路のレジスタ２０からは選択信号を出力しない。さら
に、アドレスポインタの動作開始時にStart1およびStar
t2へ同時に同じ信号を入力する。これにより、複数の選
択線６に対しては往路のレジスタ群により選択信号Ｑ１
〜Ｑｋが順次与えられる。また、かかる構成において
は、往路と復路のいずれにおいても各シフトレジスタの
いずれか１つの出力は立ち上がっていることとなり、St
art1から往路の初段のレジスタ２０に信号が供給され、
該信号が時間ｋＴ（ｋは往路のシフトレジスタの段数、
Ｔは１段の遅延時間）が経過して往路の初段のレジスタ
２０の出力に現れた時点では、Start2からの信号が復路
のレジスタ群を介して丁度往路の初段のレジスタ２０に
供給されることとなり、このように構成することによ
り、往路の最終段のレジスタ２０の出力信号を往路の初
段のレジスタ２０に帰還させる伝送路における信号の遅
延の問題を考慮する必要はないこととなる。

【００４５】なお、この発明においては、メモリセルア
レイに使用されるメモリセルの形状は特に限定されるも
のではない。

【００４６】

【発明の効果】以上のようにこの発明によれば、シーケ
ンシャルアクセスメモリ中のメモリセルアレイの行また
は列を選択するアドレスポインタを構成する環状に接続
されたシフトレジスタの、終段から初段への信号の帰還
路を、該シフトレジスタの、最終段の数段手前から分岐
させ、その帰還路に分岐点から最終段までと同じ段数の
ラッチ回路を設け、かつ信号の減衰を防ぐための複数個
のインバータ回路をラッチ回路間に挿入する等の構成に
より、最終段あるいはその数段前等のレジスタに保持さ
れた“Ｈ”のデータを帰還路を介して初段のレジスタに
帰還する際、伝送路で生じる信号の遅延が、１周期Ｔを
超えることがないようにしたので、メモリセルのアドレ
スを選択するタイミングがずれてしまうことがなく、安
定した動作タイミングを得ることができ、したがって、
高精度なシーケンシャルアクセスメモリが得られる効果
がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるＳＡＭの主要部の構
成を示す図である。

【図２】上記実施例の全体の構成を示す図である。

【図３】上記実施例の動作を説明するためのタイミング
チャートを示す図である。

【図４】従来のアドレスポインタの構成を示す図であ
る。

【図５】この発明の一実施例によるアドレスポインタの
構成を示す図である。

【図６】この発明の一実施例（実施例２）によるアドレ
スポインタの構成を示す図である。

【図７】この発明の一実施例（実施例３）のアドレスポ
インタの構成を示す図である。

【図８】この発明の一実施例（実施例４）のアドレスポ
インタの構成を示す図である。

【図９】この発明の一実施例（実施例５）のアドレスポ
インタの構成を示す図である。

【図１０】従来のＳＡＭの主要部の構成を示す図であ
る。

【図１１】ＳＡＭの動作を説明するためのタイミングチ
ャートを示す図である。

【図１２】レジスタの構成の一例を示す回路図である。

【図１３】アドレスポインタに与えられるクロック信号
を示すタイミングチャートを示す図である。

【図１４】この発明の一実施例（実施例６）のアドレス
ポインタの構成を示す図である。

【符号の説明】

１ メモリセルアレイ ２ 行アドレスポインタ ２Ａ 行アドレスポインタ ２Ｂ 行アドレスポインタ ２Ｃ 行アドレスポインタ ２Ｄ 行アドレスポインタ ２Ｅ 行アドレスポインタ ２Ｆ 行アドレスポインタ ２Ｇ 行アドレスポインタ ３ 列アドレスポインタ ４ 行選択線 ５ 列選択線 ６ 行または列選択線 １０ メモリセル ２０ レジスタ ２１ 否定論理回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 シーケンシャルアクセスメモリ中のメモ
   リセルアレイの行または列を選択するアドレスポインタ
   において、 上記メモリセルアレイの行または列を選択する選択信号
   をそれぞれ出力する直列に接続された複数のシフトレジ
   スタを備え、 その終段側から初段への信号の帰還路は、該シフトレジ
   スタの最終段の数段手前から分岐され、 その帰還路に分岐点から最終段までと同じ段数の選択信
   号を出力しないシフトレジスタであるラッチ回路が設け
   られていることを特徴とするアドレスポインタ。
2. 【請求項２】 請求項１に記載の直列に接続され選択信
   号をそれぞれ出力するシフトレジスタは２分割され、該
   ２分割された第１，第２のシフトレジスタ群間に全体で
   ループを構成するようそれぞれ複数個のインバータ回路
   からなる第１，第２のインバータ回路群が挿入されてい
   ることを特徴とするアドレスポインタ。
3. 【請求項３】 請求項１に記載の直列に接続され選択信
   号をそれぞれ出力するシフトレジスタの最終段の数段手
   前から帰還路が分岐され、該帰還路に、最終段側の該数
   段のシフトレジスタのシフトに要する時間と等しい遅延
   量を持つ２個以上のインバータ回路が挿入されているこ
   とを特徴とするアドレスポインタ。
4. 【請求項４】 請求項１に記載の直列に接続され選択信
   号をそれぞれ出力するシフトレジスタの帰還路に、往路
   と異なる段数のシフトレジスタが挿入され、該復路のシ
   フトレジスタも選択信号を出力するものであることを特
   徴とするアドレスポインタ。
5. 【請求項５】 請求項１に記載の直列に接続され選択信
   号をそれぞれ出力するシフトレジスタが４列以上の偶数
   列に並列に並べられ、そのそれぞれがすべて接続されて
   １つの環状のシフトレジスタが構成されていることを特
   徴とするアドレスポインタ。
6. 【請求項６】 請求項１に記載の直列に接続され選択信
   号をそれぞれ出力するシフトレジスタが往路に設けら
   れ、該往路のシフトレジスタと等しい段数を有するシフ
   トレジスタが復路に設けられて両者が接続されて１つの
   環状のシフトレジスタになるように構成され、該復路の
   シフトレジスタは上記選択信号を出力しないものであ
   り、該往路と復路のそれぞれの初段に同時にクロックが
   与えられることを特徴とするアドレスポインタ。