KR910009588B1 - 직렬 어드레싱 회로를 갖는 직렬 억세스 메모리 회로 - Google Patents

직렬 어드레싱 회로를 갖는 직렬 억세스 메모리 회로 Download PDF

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Abstract

내용 없음.

Description

직렬 어드레싱 회로를 갖는 직렬 억세스 메모리 회로
제1도는 본 발명의 제1실시예에 의한 직렬 열선택 회로를 도시하는 도면.
제2a,2b도는 그 동작 파형을 도시하는 도면.
제3도는 본 발명의 제2의 실시예를 도시하는 도면.
제4도는 그 동작 파형을 도시하는 도면.
제5도는 본 발명의 제3의 실시예를 도시하는 도면.
제6도는 그 동작 파형을 도시하는 도면.
제7도는 종래의 메모리 회로를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
CK : 클럭 101 : 메모리 셀 어레이
본 발명은 메모리 회로에 관한 것으로, 특히, 선택된 행의 복수의 메모리 셀에 대한 직렬 판독 또는 직렬 기록 기능을 가지는 메모리 회로에 관한 것이다.
행, 열의 매트릭스형으로 배치된 복수의 메모리 셀을 가지는 메모리 셀 어레이를 사용하여, 지정된 행의 복수의 메모리 셀을 시프트 레지스터를 써서 고속으로 직렬로 억세스하는 메모리 회로는 화상 메모리 등에 이용되고 있다. 이 경우 1행의 메모리 셀을 연속적으로 판독함으로서 얻어진 정보는 CRT에서의 1라인 상당의 데이타를 판독하도록 쓰인다.
예컨대, M행, N열의 메모리 어레이를 사용한 경우, 행디코더에 의해 M행중의 하나를 선택한다. 이 행의 선택으로 N개의 메모리 셀의 데이타가 N열의 데이타선에서 발생된다. 이어서 N단의 시프트 레지스터를 사용하여 이 N단의 시프트 레지스터중, 하나의 단만의 출력을 선택 레벨로 하고, 이 선택 레벨을 차례로 시프트시키도록 해서 이 시프트 레지스터의 선택 레벨의 단에 있는 메모리 어레이의 열출력을 시프트 레지스터의 선택 레벨의 시프트에서 동기하여 차례로 선택토록 동작하는 것이다.
이같은 시프트 레지스터를 쓴 직렬 어드레스 방법에서는 N열의 메모리 어레이에 대해 N단의 시프트 레지스터를 필요로 한다. 일반적으로, 시프트 레지스터의 각 단은 적어도 6개의 트랜지스터를 필요로 한다. 이 때문에, 메모리 어레의 각 열에 대응해서 시프트 레지스터의 각 단을 레이아웃하는 것이 곤란해지고 있음과 더불어 전체의 소자수를 증대시켜, 메모리의 대용량화에 장해가 된다. 또, 시프트 레지스터의 시프트 단수가 많아지면 시프트 레지스터의 최종단으로부터 초단으로의 귀환로가 장대하게 되며, 이 때문에 최종단으로부터 초단으로의 신호 지연이 크게되며 최종단과 초단이 동시에 선택 레벨을 출력해서 메모리 회로가 오작동 한다는 우려가 생긴다.
본 발명의 목적은 상기의 결점을 제거한 대용량화에 적합한 메모리 회로를 제공하는데에 있다.
제7도를 참조해서 종래의 직렬 어드레스 구성의 메모리 회로에 대해서 설명한다.
메모리 어레이(101)은 M행, N열에 배치된 메모리 셀 MC를 가진다. 메모리 셀 MC는 행에 배치된 M개의 워드선 WL1-WLM과 열에 배치된 N개의 디지트선 DL1-DLN에 주지의 구성에 따라서 접속되어 있다.
워드선 WL1-WLM 워드선 선택 회로(102)에 접속되며 워드선의 1개를 선택한다. N개의 디지트선은 열선택 회로(103)에 접속된다. 열선택 회로(103)는 시프트 레지스터(104)의 출력 P1-PN에 의해서 제어되는 열선택 트랜지스터 QY1-QYN을 가지며, 선택된 열선택 트랜지스터를 거쳐서 디지트선과 버스라인 DB가 접속된다. 버스 라인 DB는 데이타 입출력 회로(105)에 접속된다. 입출력 단자 I/O는 데이타 입출력 회로(105)에 접속된다.
시프트 레지스터(104)는 N단의 시프트단을 가지며 클럭 CK에 동기해서 하나의 “1”레벨을 초단 출력 P1로부터 최종단 출력 PN까지 차례로 시프트한다. 최종단 출력 PN은 초단에 귀환 입력되어 있음과 더불어 워드선 선택 회로(102)가 시프트 레지스터로 구성되고 있을 경우에는 이 시프트 레지스터의 시프트 입력으로 되며 회로(102)의 선택 출력을 시프트한다.
이같은 메모리 회로에서, 시프트 레지스터(104)는 N단의 시프트단을 가지고 있으며 각 시프트단은 가장 간단한 경우에도 6개의 트랜지스터를 가진다. 이것은 메모리 셀, 예컨대, 1개의 트랜지스터와 1개의 콘덴서로 형성되는 전형적인 동적 메모리 셀에 비해서 매우 많은 소자수, 형성 영역을 필요로 한다. 이 때문에 시프트 레지스터의 각 단을 메모리 어레이의 각 열에 대응한 최소 피치로 배치하기는 곤란하다. 또 최종단 출력 PN은 초단 P1에 귀환 입력되어 있으므로 출력 PN으로부터 P1로의 선택 레벨이 이행할때 지연이 생기며, 출력 PN과 P1이 과도적으로 동시에 선택 레벨을 취하는 경우가 생기며, 오동작으로 될 우려도 있었다.
본 발명에 의한 메모리 회로는 복수 M의 어드레스를 연속적으로 선택하는 직렬 선택 회로를 가지는 메모리 회로에 있어서, 상기 직렬 선택 회로는 하나만이 활성화되는 K의 선택 제어 신호를 발생하는 선택 제어 회로와 M/K의 시프트 출력을 가지는 시프트 레지스터와 M/K의 게이트 회로로 구성되며, 각 게이트 회로는 상기 K의 선택 제어 신호와 하나의 시프트 출력을 입력하고 그 하나의 시프트 입력에 활성화 되었을때 K의 선택 제어 신호의 상태에 따라서 K개내의 하나의 출력을 선택 레벨로 하고, 그 선택 제어 회로는 그 시프트 레지스터의 M/K의 시프트 출력이 차례로 활성화 될 때마다 활성화되는 선택 제어 신호가 변경되는 것을 특징으로 한다.
본 발명에 의한 메모리 회로는 선택되는 N의 어드레스를 갖는 메모리 셀의 메모리 어레이(여기서 N는 3보다 큰 양의 정수)와, 제어 펄스에 동기하여 차례로 N 어드레스를 연속적으로 선택하는 직렬 선택 회로를 포함하며, 상기 직렬 선택 회로는 N/K(여기서, K는 2보다 크거나 같으며 N보다 작은 양의 정수) 시프트 출력을 갖는 시프트 레지스터와, K 제어 출력을 가지며 K 제어 출력중 하나만을 활성화시키는 제어 회로와, 상기 시프트 레지스터의 N/K 시프트 출력 및 상기 제어 회로의 K 제어 출력에 접속되여 차례로 N 선택 출력 신호를 발생하는 게이트 회로를 포함하며, 상기 시프트 레지스터는 상기 제어 펄스에 동기해서 차례로 N/K 시프트 출력을 연속적으로 활성화시키며, 상기 제어 회로는 상기 시프트 레지스터가 전체 N/K 시프트 출력을 활성화시킨 후 K 제어 출력중 한 출력을 다른 출력으로 변경시키는 것을 특징으로 한다.
제1도를 참조해서 본 발명의 제1의 실시예에 대해서 설명한다.
본 실시예는 제7도의 시프트 레지스터(104)에 관한 구성을 제1도와 같이 시프트 레지스터(10), 게이트 회로(20), 제어 회로(30)을 가지는 직렬 선택 회로(104′)로 바꿔놓으므로서 실현된다.
시프트 레지스터(10)은 n단(n=N/2)의 시프트단 DF를 가진다. 제어 회로(30)은 2개의 선택 제어 신호 S1,S2를 가지며 한쪽만을 선택 레벨로 한다.
게이트 회로(20)는 레지스터의 각 출력 F1-Fn을 받으며, 선택 제어 신호 S1가 “1”일때는 출력 F1-Fn에 응답해서 선택 출력 P1-Pn을 차례로 활성화하며, 선택 제어 신호 S2가 “1”일때는 선택 출력 Pn+1-P2n을 레지스터의 시프트 출력 F1-Fn에 따라 차례로 활성화한다. 제어 회로(30)는 출력 Fn을 데이타 입력 D 플립플롭에 받으며, 클럭 CK를 클럭 입력에서 받는 D 플립플롭 DFA와, 이 DFA의 출력을 클럭 입력단에서 수신하며, 출력
Figure kpo00001
가 귀환 입력된 D 플립플롭 DFB를 가지며 출력 Fn이 입력될 때마다 클럭 CK에 동기해서 S1과 S2사이에서 “1”레벨을 시프트한다.
초기상태에선 시프트 레지스터(10)의 N개의 출력중 제1번째의 시프트 레지스터의 출력 F1만이 선택(1레벨)되어 있으며 또 2개의 선택 제어 신호 S1, S2중 선택 제어 신호 S1쪽이 선택되고 있으며 따라서 직렬 어드레스는 P1이 선택된 것으로 한다.
우선, 시프트 레지스터(10)의 구동 클럭 CK가 하나 입력되며, 시프트 레지스터의 선택 출력은 제2번째의 레지스터단 DF2의 출력 F2로 이동하며, 제1번째의 레지스터단 DF1의 출력 F1은 비선택으로 된다. 이때, 선택 신호 S1, S2는 변화하지 않으므로 직렬 어드레스는 P1으로부터 P2로 이동한다. 이같이 해서 직렬 어드레스는 차례로 P2, P3…로 이동하여 Pn까지 이동한다.
다음으로, CK가 하나 입력되면 시프트 레지스터의 선택 출력 Fn으로부터 F1로 이동하며, 동시에 선택 신호 S1도 S2로 이동한다. 이것으로 직렬 어드레스는 Pn부터 Pn+1로 이동한다. 이 이후 시프트 레지스터의 선택 출력이 F1부터 Fn로 변화함에 따라서 직렬 어드레스도 Pn+1부터 P2n까지 변화되며, 시프트 레지스터의 선택 출력이 다시 Fn부터 F1로 이동할때 선택 신호 S2도 S1로 이동하여 직렬 어드레스가 P2n부터 P1로 이동한다.
이같이 해서 n개의 시프트 레지스터의 출력으로부터 2n, 즉 n개의 열선택 출력을 얻는다.
이같이 본 발명에 의하면, n단의 시프트 레지스터(10)와 그 주변 제어 회로(20,30)에 의해서 2n의 어드레스를 직렬로 선택할 수 있다. 따라서, 열선택 회로(104′)는 소면적으로 형성되며 출력 Fn의 입력단 DF1로의 귀환 지연도 작게되여, 고속 동작이 실현된다.
상술의 실시예에선 S1이 “1”일때 선택 출력 P1-Pn에 의해서 기수의 디지트선 DL1, DL3, DL5…가 차례로 선택되며, 이어서 S2가 “1”일때 선택 출력으로 우수의 디지트선 DL2, DL4…가 차례로 선택된다. 직렬로 기록하는 차례와 직렬로 판독하는 차례가 동일하면 직렬 어드레스되는 디지트선의 물리적 위치는 문제가 되지 않는다.
또한, 상술한 제1도의 회로는 선택 신호 S1, S2의 절환시기 T1과 시프트 레지스터의 출력이 Fn부터 F1로 절환하는 시기 T2가 겹치기 때문에 제2도에 도시하는 바와 같이, 하자드 또는 절환후의 직렬 어드레스(P1,Pn+1)의 지연이 발생한다. 제2a도는 T1가 T2보다 빠른 경우이며, 직렬 어드레스 P2n에 하자드가 발생함을 나타내고 있으며, 제2b도는 T2가 T1보다 빠른 경우이며 직렬 어드레스 P1에 하자드가 발생하며, 본래의 선택 어드레스 Pn+1에 지연이 발생한 경우를 도시하고 있다.
제3도를 참조해서 본 발명의 제2의 실시예에 의한 직렬 열선택 회로(104″)에 대해 설명한다.
본 실시예는 제1도의 제어 회로(30)를 제어 회로(31)로 바꿔놓으므로서 실현된다.
제어 회로(31)는 레지스터(10)의 초단 출력 F1을 클럭 입력단에서 받으며 데이타 출력 Q,
Figure kpo00002
가 각각 게이트 회로(20)의 2단 이후의 AND 게이트 AG2a-AGna, AG2b-AGnb에 제어 신호 S1, S2로서 입력되며, 데이타 입력단 D1=S2가 인가된 D 플립 DFB′와 클럭 입력단에 레지스터(10)의 최종단 출력 Fn가 인가되며, 출력 Q,
Figure kpo00003
가 시프트 레지스터(10)의 초단 출력 F1를 받는 AND 게이트 AG1a, AG1b에 각각 제어 신호 S3, S4로서 입력되며 데이타 입력단 D에는 S4가 입력된 D 플립플롭 DFA′를 가진다.
초기상태에선 제1번째의 시프트 레지스터의 출력 F1과 선택 제어 신호 S1이 선택되어 있으며, 직렬 어드레스 출력은 P1이 선택되어 있는 것으로 한다. 단, 이때 선택 제어 신호 S3이 선택된 것으로 한다.
우선, 시프트 레지스터의 구동 클럭 CK가 하나 입력되면, 시프트 레지스터(10)의 선택 출력은 제2번째의 시프트 레지스터의 출력 F2로 이동하며 제1번째의 시프트 레지스터의 출력 F1은 비선택이 된다. 이때, 선택 신호 S1, S2, S3, S4는 변화되지 않으며 직렬 어드레스는 P1으로부터 P2로 이동한다. 이같이 해서 직렬 어드레스는 차례로 P2, P3,…로 이동되며 Pn-1까지 이동한다.
다음에, CK가 하나 입력되면 시프트 레지스터의 출력은 Fn-1부터 Fn로 이동하며, 직렬 어드레스 Pn-1는 Pn로 이동한다. 이때, 동시에 선택 신호 S3도 S4로 이동한다. 여기에서 명백히 직렬 어드레스 Pn은 S3, S4의 변화의 영향을 전혀 받지 않는다.
다음에 CK가 하나 입력되면, 시프트 레지스터의 출력은 Fn으로부터 F1으로 이동하며, 직렬 어드레스 Pn은 Pn+1로 이동한다. 이때 동시에 선택신호 S1도 S2로 이동한다. 여기에서, 분명히 직렬 어드레스 Pn-1은 S1, S2의 변화의 영향을 전혀 받지 않는다.
이 이후, CK가 입력될때마다 직렬 어드레스는 Pn+1에서 P2n-1까지 변화되며, 그간 S1, S2, S3, S4는 변화되지 않는다.
다음으로, CK가 하나 입력되면, 직렬 어드레스는 P2n-1으로부터 P2n로 변화되며, 선택 신호 S4는 다시 S3으로 되돌아간다. 이때도 분명히 직렬 어드레스 P2n은 S3, S4의 변화의 영향을 전혀받지 않는다.
다음으로, CK가 하나 입력되면, 직렬 어드레스는 P2n부터 P1로 변화되며, 선택 신호 S2는 다시 S1으로 되돌아간다. 이때도 직렬 어드레스 P1은 S1, S2의 변화의 영향을 전혀받지 않는다.
제4도에 이 동작에 따르는 각부의 파형을 도시한다.
이같이 해서, N개의 시프트 레지스터의 출력으로 2N개의 직렬 어드레스가 발생된다.
이상의 설명으로 명백한 바와 같이, 본 실시예의 메모리 회로에 의하면, 시프트 레지스터의 절환시에 직렬 어드레스에 하자드가 발생됨이 없고, 직렬 어드레스의 지연도 발생하지 않는다는 효과를 또한 얻을 수 있다.
제5도를 참조하여 본 발명의 제3실시예에 의한 직렬 열선택 회로(104″′)에 대해 설명한다.
본 실시예에서 시프트 레지스터(10′)은 (n-1)단 구성이며, D 플립플롭 DF1-DFn-1의 출력 F1-Fn-1은 게이트 회로(20′)의 레지스터의 출력(F1-Fn-1)을 받으며, 선택 제어 회로 S1, S2에 따라서 상기 출력 F1-Fn-1을 어드레스 선택 출력 P1-Pn-1또는 Pn+1-P2n-1로서 AND 게이트 AG1a-AGn-1a또는 AG1b-AG1n-1b로 출력한다. n단째의 시프트 출력 발생 회로(40)는 시프트 레지스터 출력 Fn-1과 선택 제어 신호 S1을 입력하는 AND 게이트(42)와 이 AND 게이트(42)의 출력을 데이타 입력으로 하는 D 플립플롭 DFnA와 시프트 레지스터 출력 Fn-1과 선택 제어 신호 S2를 입력하는 AND 게이트(41)와 이 AND 게이트(41)의 출력을 데이타 입력으로 하는 D 플립플롭 DFnB를 가진다.
D 플립플롭 DFnA, DFnB의 출력으로 각각 선택 출력 Pn, P2n을 발생하고 있다. 각 출력 Pn, P2n은 OR 게이트(43)를 거쳐서 초단의 D 플립플롭에 귀환 입력되어 있다. 제어 회로(32)는 출력 Fn을 데이타 입력으로 하는 D 플립플롭에 의해서 구성된다.
초기 상태에선 제1번째의 시프트 레지스터 DF1의 출력 F1과 제어 회로(32)의 출력 S1이 선택되며, 직렬 어드레스는 P1이 선택되어 있는 것으로 한다. 우선, 시프트 레지스터(20′)의 구동 클럭 CK가 1회 입력되면 시프트 레지스터(20′)의 출력은 제2번째의 시프트 레지스터 DF2의 출력 F2가 선택되며, 제1번째의 시프트 레지스터 DF1의 출력 F1은 비선택으로 된다. 이대, 제어 신호 S1, S2는 변화하지 않으므로 직렬 어드레스는 P1으로부터 P2로 이동한다.
마찬가지로 구동 클럭 CK를 입력시킬 때마다 선택 어드레스가 차례로 P2, P3,…Pn-1까지 이동한다. 다음으로 시프트 레지스터(20′)의 구동 클럭 CK가 1회 입력되면, 시프트 레지스터 DFn-1의 출력 Fn-1과 선택 신호 S1과의 AND로 시프트 레지스터 DFnA가 선택되며 선택 출력은 Pn으로 이동한다. 이때, 직렬 어드레스도 Pn-1으로부터 Pn으로 이동한다. 시프트 레지스터 DFnA의 출력 Fn가 선택되어 있는 기간중의 시각 T1에서 선택 신호 발생 회로(32)의 출력 S1, S2가 절환되어서 S2가 하이레벨로 된다.
또, 직렬 어드레스 Pn은 S1, S2의 변화의 영향을 전혀 받지 않는다. 다음으로 시프트 레지스터 구동 클럭 CK가 1회 입력되면, 시프트 레지스터 DFnA의 출력 Pn으로부터 OR 회로의 출력 Fn을 거쳐서 시프트 레지스터 DFn의 출력 F1로 선택 출력이 이동되며, 직렬 어드레스 Pn은 Pn+1로 이동한다. 전술한 일련의 동작이 차례로 행해지며 직렬 어드레스도 또한 Pn+2, Pn+3,…P2n-1, P2n, P1, P2…로 차례로 선택된다.
제6도에 동작 파형을 도시한다.
이상 설명한 바와 같이 제N-1 비트째의 시프트 레지스터의 출력을 입력으로 하는 선택 회로를 설치함으로서 시프트 레지스터의 절환시에 발생하는 하자드에 기인하는 직렬 어드레스의 영향을 없앨 수 있으며 또, 직렬 어드레스의 지연도 발생하지 않는다는 효과를 얻을 수 있다.

Claims (2)

  1. 복수의 M 어드레스(Y1-YN)를 연속적으로 선택하는 직렬 선택 회로(104′,104″,104″′)를 갖는 메모리 회로에 있어서, 상기 직렬 선택 회로는 하나만이 활성화되는 K의 선택 제어 신호(S1,S2)를 발생하는 선택 제어 회로(30,31,32)와, M/K의 시프트 출력을 가지는 시프트 레지스터(10,10′), M/K의 게이트 회로(20,20′)로 구성되며, 각 게이트 회로는 상기 K의 선택 제어 신호와 하나의 시프트 출력을 입력하고, 그 하나의 시프트 입력이 활성화 되었을때 K의 선택 제어 신호의 상태에 따라서 K개중의 하나의 출력(P1또는 Pn+1)을 선택 레벨로 하고, 상기 제어 회로는 그 시프트 레지스터의 M/K의 시프트 출력이 차례로 활성화 될 때마다 선택 제어 신호가 변경되는 것을 특징으로 하는 메모리 회로.
  2. 연속적으로 선택되는 N 어드레스(Y1-YN)를 갖는 메모리 셀의 메모리 어레이(여기서 N는 3보다 큰 양의 정수)와, 제어 펄스 CK에 동기하여 차례로 N 어드레스를 연속적으로 선택하는 직렬 선택 회로(104′,104″,104″′)를 포함하며, 상기 직렬 선택 회로는 N/K(여기서, K는 2보다 크거나 같으며 N보다 작은 양의 정수) 시프트 출력을 갖는 시프트 레지스터(10,10′)와, K 제어 출력(S1,S2)을 가지며 K 제어 출력중 하나만을 활성화시키는 제어 회로(30,31,32)와, 상기 시프트 레지스터의 N/K 시프트 출력 및 상기 제어 회로의 K 제어 출력에 접속되여 차례로 N 선택 출력 신호(P1-P2n)를 발생하는 게이트 회로(20,20′)를 포함하며, 상기 시프트 레지스터는 상기 제어 펄스에 동기해서 차례로 N/K 시프트 출력(F1-Fn)을 연속적으로 활성화시키며, 상기 제어 회로는 상기 시프트 레지스터가 전체 N/K 시프트 출력(F1-Fn)을 활성화시킨 후 K 제어 출력중 한 출력을 다른 출력으로 변경시키는 것을 특징으로 하는 메모리 회로.
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