KR0150856B1 - 반도체기억장치 및 그 데이터리드방법 - Google Patents

Abstract

반도체기억장치 및 그 데이터 리드방법에 관한 것으로서, 대기억용량화와 고속화를 위해 여러 개의 워드선, 여러 개의 데이터선 및 여러 개의 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리셀을 갖는 메모리 어레이, 제1의 데이터 전송선, 제2의 데이터 전송선, 제1의 어드레스 신호를 받아 여러 개의 워드선 중의 적어도 하나를 선택하는 제1의 디코더, 제2의 어드레스 신호를 받아 여러 개의 데이터선 중의 적어도 하나를 선택하는 제2의 디코더, 제1의 디코더에 의해 선택된 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리 셀에서 리드된 데이터를 유지하기 위한 여러 개의 기억회로, 데이터 출력단자, 여러 개의 기억회로와 제2의 데이터 전송선 사이에 결합된 전송회로 및 제2의 어드레스 신호를 받아 여러 개의 기억회로에 유지된 데이터를 소정의 순서로 제2의 데이터 전송선으로 전송하도록 전송회로를 제어하는 제어회로를 갖는 반도체기억장치의 데이터 리드 방법으로서 제1의 어드레스 신호 및 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터를 제1의 전송선을 거쳐서 데이터출력단자로 출력하는 스텝, 제1의 어드레스에 의해 선택된 워드선에 결합된 메모리셀의 데이터를 여러 개의 기억회로로 전송하는 스텝 및 상기 스텝의 실행 후에, 여러 개의 기억회로에 유지된 데이터중에서 제1의 어드레스 신호 및 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터 이외의 데이터를 소정의 순서로 제2의 전송선을 거쳐서 데이터출력 단자로 출력하는 스텝을 갖는다.

이러한 장치와 방법을 이용하는 것에 의해 대기억용량화와 고속화가 도모된다.

Description

반도체기억장치 및 그 데이터 리드방법

제1도는 본 발명에 관한 멀티 포트 메모리의 1 실시예 도시한 회로기능 블록도.

제2도는 상기 멀티 포트 메모리의 1 실시예를 도시한 레이아우트도.

제3도는 상기 1개의 메모리 매트 MATO의 구체적인 내부 구성의 1 실시예를 도시한 블록도.

제4도는 상기 메모리 매트의 1 실시예를 도시한 구체적인 회로도.

제5도는 칼럼 디코더와 프리디코더(구동회로겸용)의 1 실시예를 도시한 회로도.

제6도는 본 발명에 관한 멀티 포트 메모리에 있어서의 어드레스 할당의 1 실시예를 도시한 개념도.

제7도는 직렬 어드레스 카운터 SAMAC와 그레이 코드 카운터 GCC의 1 실시예를 도시한 회로도.

제8도는 상기 메모리 매트의 1 실시예를 도시한 구체적인 회로도.

제9도는 코드 변환회로에 있어서의 코드변환 동작의 설명도.

제10도는 상기 멀티 포트 메모리에 있어서의 비트선의 용장방식의 1 실시예를 도시한 블록도.

제11도는 상기 멀티 포트 메모리에 있어서의 비트선의 용장방식의 다른 1 실시예를 도시한 블록도.

제12도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예의 주요부를 개략적으로 도시한 블록도.

제13도는 그 전송동작을 설명하기 위한 개략적인 타이밍도.

제14도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예의 주요부를 개략적으로 도시한 블록도.

제15도는 그 전송동작을 설명하기 위한 개략적인 타이밍도.

제16도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예를 도시한 블록도.

제17도는 본 발명에 관한 멀티 포트 메모리의 또 다른 1 실시예를 도시한 회로도.

제18도는 본 발명에 관한 멀티 포트 메모리의 또 다른 1 실시예를 도시한 회로도.

제19도는 본 발명에 관한 반도체 기억장치에 있어서의 통상 모드와 재생모드의 1 실시예를 설명하기 위한 개략적인 블록도.

제20도는 본 발명에 관한 반도체 기억장치에 있어서의 통상모드와 재생모드의 다른 1 실시예를 설명하기 위한 개략적인 블록도.

제21도는 페이지 모드 인식 신호 생성회로의 1 실시예를 도시한 회로도.

제22도는 그 동작의 1 예를 도시한 타이밍도.

제23도는 그 동작의 다른 1 예를 도시한 타이밍도.

제24도는 그 동작의 또 다른 1 예를 도시한 타이밍도.

제26도는 그 동작의 또 다른 1 예를 도시한 타이밍도.

제27도는 그 동작의 또 다른 1 예를 도시한 타이밍도.

제28도는 그레이 코드 카운터 GCC의 동작의 1 예를 설명하기 위한 타이밍도.

제29도는 그레이 코드 카운터 GCC의 동작의 1 예를 설명하기 위한 타이밍도.

제30도는 본 발명에 관한 반도체 기억장치에 있어서의 직렬 포트부의 1 실시예를 도시한 주요부 블록도.

제31도는 본 발명에 관한 반도체 기억장치에 있어서의 직렬 포트부의 다른 1 실시예를 도시한 주요부 블록도.

제32도는 불량 어드레스 기억회로와 어드레스 비교회로의 1 실시예를 도시한 회로도.

본 발명은 반도체 기억장치 및 그 데이터 리드 방법에 관한 것으로서, 예를 들면 램덤 입출력 포트와 직렬 입출력 포트를 구비한 멀티(또는 듀얼) 포트 메모리에 이용해서 유효한 기술에 관한 것이다.

램던 액세스포트와 직렬 엑세스 포트를 함께 갖는 멀티 포트 메모리에 대해서는 예를 들면 닛게이 맥그로힐사 발행 1986년 3월 24일자 닛게이 일렉트로닉스 페이지 243-264에 기재되어 있다.

컴퓨터 그래픽 기술의 발전에 따라 고해상도의 컬러를 표시하기 위하여 대기억 용량으로 고속화를 도모한 멀티 포트 메모리의 개발이 요구되고 있다.

본 발명의 목적은 대기억 용량화와 고속화를 도모한 멀티 포트를 갖는 반도체 기억장치 및 그 데이터 리드 방법을 제공하는 것이다.

본 발명의 다른 목적은 대기억 용량화와 고속화에 적합한 반도체 기억장치 및 그 데이터 리드방법을 제공하는 것이다.

본 발명의 또 다른 목적은 대기억 용량화와 고속화를 도모한 멀티 포트 메모리의 제조효율의 향상을 실현할 수 있는 반도체 기억장치 및 그 데이터 리드방법을 제공하는 것이다.

본 발명의 상기 및 그 외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

(1) (A) 여러 개의 워드선, 여러 개의 데이터선 및 상기 여러 개의 워드선과 상기 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리 셀을 갖는 메모리 어레이, (B) 제1의 데이터 전송선, (C) 제2의 데이터 전송선, (D) 제1의 어드레스 신호를 받아 상기 여러 개의 워드선 중의 적어도 하나를 선택하는 제1의 디코더, (E) 제2의 어드레스 신호를 받아 상기 여러 개의 데이터선 중의 적어도 하나를 선택하는 제2의 디코더, (F) 상기 제1의 디코더에 의해 선택된 워드선과 상기 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리 셀에서 리드된 데이터를 유지하기 위한 여러 개의 기억회로, (G) 데이터 출력단자, (H) 상기 여러 개의 기억회로와 상기 제2의 데이터 전송선 사이에 결합된 전송회로 및 (I)상기 제2의 어드레스 신호를 받아 상기 여러 개의 기억회로에 유지된 데이터를 소정의 순서로 상기 제2의 데이터 전송선으로 전송하도록 상기 전송회로를 제어하는 제어회로를 갖는 반도체 기억장치의 데이터 리드 방법으로서, 상기 리드방법은 (a) 상기 제1의 어드레스 신호 및 상기 제2의 어드레스 신호에 의해 지시되는 메모리 셀에서 리드된 데이터를 상기 제1의 전송선을 거쳐서 상기 데이터 출력단자로 출력하는 스텝, (b) 상기 제1의 어드레스에 의해 선택된 워드선에 결합된 메모리셀의 데이터를 상기 여러 개의 기억회로로 전송하는 스텝 및 (c) 상기 스텝 (a) 및 스텝 (b)의 실행후에, 상기 여러 개의 기억회로에 유지된 데이터중에서 상기 제1의 어드레스신호 및 상기 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터 이외의 데이터를 소정의 순서로 상기 제2의 전송선을 거쳐서 상기 데이터 출력단자로 출력하는 스텝을 갖는다.

(2) 랜덤 입출력 기능과 직렬 입출력 기능을 아울러 갖고, 직렬 모드일 때, 랜덤 액세스용의 칼럼 선택회로도 동시 동작시키며, 랜덤 액세스용 칼럼선택회로를 통해서 리드된 데이터를 직렬 출력되는 선두의 데이터로 해서 직렬출력 회로를 통해서 출력하는 반도체 기억장치이다.

상기에 의하면, 대기억 용량화로 도모한 경우에도 직렬 입출력선의 2분할에 따라서 부하가 경감되어 고속직렬입출력을 실행할 수 있다. 직렬출력되는 선두의 데이터를 램덤 액세스용 선택회로를 통해서 출력시키는 것에 의해 응답성을 높일 수 있다. 그레이 코드를 사용하는 것에 의해 고속화와 커플링 노이즈를 최소로 할 수 있다. 비트선의 불량을 구제하는 것에 의해 제조효율을 높일 수 있다. 메모리 매트를 직렬 입출력선 방향에 대해서 상하 2분할하고, 메모리 매트의 상하분할에 의해 고속화가 가능해진다. 비선택의 메모리 매트의 비트선 및 센스앰프를 병렬 전송로로서 이용하는 것에 의해, 고집적화가 가능해진다. 여러 개의 메모리 매트에 대해서 공통으로 사용되는 병렬데이터 전송용의 비트선에 의해 대기억 용량화가 가능해진다. 내부에서 발생시키는 재생신호에 의해 저소비 전력화가 가능해진다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

제1도는 본 발명에 관한 멀티 포트 메모리의 1 실시예의 블록도이다.

제1도는 회로기능적으로 표현한 블록도로서, 특히 제한되지 않지만, 랜덤 액세스용 메모리 어레이 MARY는 1024(로우)×512(칼럼)=약500K의 기억용량을 갖게 된다. 이와 같은 메모리 어레이 MARY가 8개 병렬로 액세스되는 것에 의해 ×8 비트로 이루어지는 컬러 데이터를 단위로 해서 기억한다. 그러므로, 이와 같은 멀티 포트 메모리를 2개 사용하는 것에 의해 1024×1024등과 같은 고해상도로 256색의 컬러화상 데이터를 기억할 수 있다.

어드레스 단자는 A0∼A9의 10비트로 이루어지고, 로우계와 칼럼계의 어드레스 신호가 로우어드레스 스트로브신호와 칼럼 어드레스 스트로브신호동기해서 시계열적으로 입력되고, 로우 어드레스 신호는 로우 어드레스 버퍼 RAB에 페치되고, 칼럼 어드레스 신호 AYi는 칼럼 어드레스 버퍼 CAB 또는 직렬 어드레스 카운터 SAMAC에 페치된다. 이때, 최상위비트의 어드레스 신호 A9는 상기와 같이 칼럼 어드레스가 512밖에 없으므로 무효로 된다.

직렬어드레스 카운터 SAMAC는 상기 입력된 칼럼 어드레스를 초기값으로 해서 직렬 클럭펄스에 동기해서 계수동작을 실행한다. 이 계수출력은 그레이 코드 카운터 GCC에 입력되고, 여기에서 그레이 코드로 변환된다. 그레이 코드로 변환된 직렬용 어드레스 신호는 직렬 선택회로 SS의 선택회로로 된다.

직렬액세스 메모리 SAM은 데이터 래치회로로 이루어지고, 그 입출력 노드와 동일 도면에서 세로방향으로 연장되는 직렬입출력선 사이에 상기 직렬 선택회로 SS가 마련된다. 또, 상기 입출력 노드는 트랜스퍼게이트 TRG를 거쳐서 메모리 어레이 MARY의 512 비트선에 접속된다. 따라서 랜덤 액세스용 메모리 어레이 MARY와 직렬 액세스 메모리 SAM 사이에서는 512비트의 단위로 병렬로 데이터의 전송이 서로 실행된다.

직렬 메인 앰프 SMA는 8개의 단위회로로 이루어지고, 상기 직렬 입출력선을 통해서 전달된 직렬 데이터를 증폭해서 직렬 출력회로 SOB를 통해서 직렬용 데이터 단자 SI/O 0∼7에서 출력된다.

상기 직렬용 데이터 단자 SI/O 0∼7에서 입력된 직렬 라이트 데이터는 직렬입력회로 SIB를 통해서 상기 직렬 입출력선에 전달되고, 그것이 직렬 선택회로 SS에 의해 지정된 직렬 액세스 메모리 SAM의 각 어드레스에 라이트된다.

상기 로우어드레스 버퍼 RAB에 폐치된 어드레스 신호는 로우 디코더 RDEC에 입력되고, 여기에서 해독되어 메모리 어레이 MARY의 하나의 워드선을 선택한다.

상기 칼럼 어드레스 버퍼 CAB에 페치된 어드레스 신호는 칼럼 디코더 CDEC에 입력되고, 여기에서 해독되어 메모리 어레이 MARY의 하나의 비트선의 선택신호를 형성한다. 제1도에서는 생략되어 있지만, 칼럼 디코더 CDEC에 컬럼 스위치를 상기 선택신호에 따라 스위치 제어하여 1쌍의 비트선을 랜덤용 입출력선에 접속시킨다. 메인앰프 MA는 상기 랜덤용 입출력선의 신호를 증폭해서 랜덤용 데이터 출력회로 DOB에 입력한다. 랜덤용 데이터 출력회로 DOB는 랜덤용 데이터 단자 RI/O 0∼7에서 상기 리드 신호를 출력한다.

랜덤용 데이터 단자 RI/O 0∼7에서 입력된 랜덤 라이트 데이터는 랜덤 입력회로 DIB를 통해서 상기 랜덤용 입출력선에 전달되고, 선택된 칼럼 스위치 회로를 통해서 메모리 어레이 MARY의 비트선쌍에 전달된다. 상기 비트선쌍에는 워드선의 선택동작에 의해 1개의 메모리셀이 결합되어 있으므로 라이트가 실행된다.

이 실시예에 있어서는 상기 랜덤용 메인앰프 MA의 출력 신호가 직렬용 데이터 출력회로 SOB의 입력에 전달되는 신호 경로가 마련된다. 그 이유는 직렬출력시킬 때의 선두 데이터가 상기와 같은 트랜스퍼 게이트 TRG를 통해서 직렬 액세스 메모리 SAM에 병렬로 전송되고, 그 후에 직렬선택회로 SS 및 메인앰프 SMA를 통해서 출력회로 SOB의 입력에 전달된다. 이것에 의해 선두 데이터의 출력이 지연되어 버린다. 그래서 이 실시예에서는 상기 선두 어드레스를 지정하기 위한 칼럼 어드레스 신호를 칼럼 어드레스 버퍼 CAB에도 페치하여 칼럼 디코더 CDEC에 의해 칼럼 선택 동작을 실행시킨다. 이것에 의해, 지정된 선두 어드레스의 데이터가 랜덤용 칼럼스위치회로 및 메인앰프 MA를 통해서 고속으로 출력된다. 이 신호가 상기 신호경로를 경유해서 직렬 출력회로 SOB의 입력에 전달된다. 이것에 의해 직렬출력되는 데이터가 고속으로 출력된다. 이 사이를 이용해서 직렬회로에 의해 다음의 데이터의 출력준비가 실행된다. 그러므로 직렬출력 동작에 있어서의 선두데이터의 선택동작은 더미 또는 생략된다.

또, 이 실시예에서는 고속 직렬출력 동작을 실현하기 위하여 직렬 어드레스 카운터 SAMAC와 그것을 받아서 그레이 코드 신호를 형성하는 그레이 코드 카운터 GCC 사이에서 파이프라인 전속이 실행된다. 즉, SAMAC에서 2진의 어드레스 신호를 송출하고, 그것을 GCC가 받아들이면, SAMAC는 즉시 +1의 인크리먼트 동작을 실행한다. 상기 GCC의 출력부에는 디코더 회로가 마련되어 1개의 직렬선택회로 SS를 선택하는 선택신호를 형성한다. 여기에서도 다음에 제7도를 사용해서 설명하는 바와 같이 파이프라인 전송이 실행된다. 그리고 도시하지 않았지만, 직렬용 메인앰프 SMA의 출력부에는 데이터 래치회로가 마련된다. 이것에 의해, 상기 메인앰프 SMA에서 출력되는 데이터가 상기 데이터 래치에 페치되면, 메인앰프 SMA는 즉시 다음에 출력할 직렬데이터의 증폭동작을 개시한다. 이 증폭동작과 병행해서 직렬용 데이터 출력회로 SOB는 상기 데이터 레치에 페치된 데이터를 출력하는 파이프라인 처리를 실행한다.

이상과 같은 3단의 파이프라인 처리에 의해 직렬출력 동작의 고속화가 가능하게 된다.

또, 상기와 같이 대기억용량화를 도모한 경우에는 그것에 따라 불량비트가 발생할 확률이 높아진다. 로우계 불량어드레스 기억회로 RRDC는 퓨즈 등의 절단의 유무에 따라 불량어드레스를 기억한다. 이 불량 어드레스와 어드레스 버퍼 RAB에 폐치된 로우어드레스는 어드레스 비교회로 RAMRAC에 입력된다. 이 어드레스 비교회로 RAMRAC에 있어서 불량워드선에 대한 메모리 액세스인 것이 검출되면, 그것의 검출출력을 로우디코더 RDCE에 입력하고 그 불량워드선의 어드레스 선택동작을 금지함과 동시에 예비워드선의 선택동작으로 전환한다. 이와 같이 해서 로우계의 결함비트를 구제할 수 있다.

종래의 멀티 포트 메모리에 있어서는 데이터의 연속적인 직렬입출력을 실행하기 위하여 비트선의 절단이나 단락 등의 비트선 불량에 대해서 고려되지 않았다. 그러나 상기와 같은 약 4M 비트의 대기억용량화를 도모한 경우에는 필연적으로 불량발생의 확률이 높아지고, 그것을 그대로 방치한 것에서는 제품의 제조효율이 악화된다. 그래서, 이 실시예에서는 칼럼계에도 용장회로를 마련하는 것이다.

칼럼계 불량 어드레스 기억회로 CRDC는 상기와 마찬가지로 퓨즈 등의 절단의 유무에 의해 불량어드레스가 프로그램된다. 직렬모드에 있어서 이 불량어드레스와 직렬어드레스 카운터 SAMAC에 의해 발생된 어드레스 신호는 어드레스 비교회로 RAMCAC에 입력되고, 여기에서 상기와 마찬가지로 불량 비트선에 대한 메모리 액세스인 것이 검출되면 그것을 직렬선택회로 SS에 입력하고, 그 불량비트선에 대응한 직렬 액세스 메모리 SAM의 선택을 금지함과 동시에 예비의 비트선에 대응한 SAM을 선택한다. 랜덤 모드에 있어서 이 불량어드레스와 어드레스 버퍼 CAB에 페치된 어드레스는 어드레스 비교회로 RAMCAC에 입력되고 불량비트선에 대한 메모리 액세스이면 불량 비트선에 대응한 칼럼 선택을 금지함과 동시에 예비의 비트선에 대응한 칼럼스위치를 선택한다. 이와 같이 해서 비트선 불량에 대해서도 결함구제가 실행되는 것에 의해 멀티 포트 메모리의 제품제조 효율을 높일 수 있다.

타이밍 발생회로 TG는 외부단자에서 공급되는 각종 제어신호,,,, DSF, QSF, SC 및 SE를 받아 그 동작모드를 판정함과 동시에 그것에 따라서 내부회로의 동작타이밍 신호를 발생시키는 것이다. 신호는 로우어드레스 스트로브신호이며,는 칼럼 어드레스 스트로브신호이고,는 라이트 인에이블 신호이고,데이터 전송 제이신호, SC는 직렬클럭신호,는 직렬 인에이블 신호이다.

제2도는 상기 멀티 포트 메모리의 1 실시예의 레이아우트도이다.

제2도의 각 회로블럭 및 단자는 실제의 반도체칩상에 있어서의 기하학적인 배치에 맞추어서 도시되어 있다. 이 실시예에서는 상기와 같은 대기억용량화를 도모하면서 동작의 고속화를 위하여 타이밍 발생회로 TG를 중심으로 좌우에 2개씩 분리된 합계 4개의 메모리 매트 MAT0∼MAT3은 그 직렬입출력선을 중심으로 2등분되도록 상하 분할된다. 이와 같은 분할에 의해 제2도에서 세로방향으로 연장되는 입출력선의 길이가 반으로 된다. 이것에 따라서 입출력선의 기생용량이 저감되므로, 직렬로 입출력되는 데이터의 전송속도를 빠르게 할 수 있다.

상기 메모리 매트 MAT0∼MAT3을 상하로 분할해서 버스가 마련된다. 이들 버스는 어드레스 버스, 데이터 버스 및 각종 제어신호를 전달하는 제어버스로 구성된다. 각 단자에 대응한 회로, 예를 들면 BRAS나 BAD는 그것에 대응한 입력버퍼이며, DIB/DOB 등은 입출력 버퍼이다. 상기 어드레스 버퍼 RAB, CAB 및 SOB 등은 상기 대응하는 입력버퍼나 입출력 버퍼로 구성되는 것이다. 이와같은 상하 2분할을 실행한 경우에는 랜덤 입출력 동작도 고속화할 수 있다.

또, 직렬 고속동작만 실행하기 위해서라면, 랜덤 액세스부는 상기와 같이 상하 2개로 분할할 필요가 없다. 즉, 랜덤 입출력부는 상부 또는 하부에만 마련하는 것으로 해도 좋은 것은 물론이다.

제3도는 상기 1개의 메모리 매트 MAT0의 구체적인 내부구성의 블록도이다. 다른 메모리 매트 MAT1 내지 MAT3도 상기 대표예로서 도시한 메모리 매트 MAT0과 동일한 구성으로 된다.

메모리 매트 MAT0은 가로 방향으로 2분할되어 2개의 직렬 선택회로 SSOA아 SSOB를 중심으로 해서 좌우로 2개씩의 메모리 어레이 MARY00, MARY01 및 메모리 어레이 MARY02, MARY03이 배치된다. 상기 각 메모리 어레이 MARY00∼MARY03에 따라서 4개의 직렬액세스 메모리 SAM00∼SAM03, 센스앰프 SA00∼SA03, 트랜스퍼 게이트 TRG00∼TRG03, 칼럼디코더 CDEC00∼CDEC03이 마련된다.

상기 메모리 어레이 MARY00∼MARY03의 위쪽에는 로우디코더 RDEC0∼RDEC3이 마련된다. 그리고 상기와 같이 세로방향으로 연장되는 직렬 입출력선이 고속동작을 위하여 중간점에서 2분할되는 것에 따라서 메모리 매트 MAT0의 상하에 직렬용의 메인앰프 SMAOL, SMAOU, 랜덤용의 메인앰프 MAOL, MAOU가 마련된다.

GCCOB 및 GCCOA는 상기 직렬선택회로 SSOA와 SSOB에 대응한 그레이코드 카운터이다. CPD00 내지 CPD03은 칼럼 프리디코더이고, RPD0은 로우프리디코더이다.

제4도는 상기메모리 매트의 1 실시예의 구체적인 회로도이다.

제4도에서는 메모리 어레이 MARY00, 센스앰프 SA00, 트랜스퍼 게이트 TR00, 직렬액세스 메모리 SAM00을 대표로 한 구체적인 회로도가 도시되어 있다.

센스앰프 SA00은 공지의 CMOS 센스앰프가 사용되고, 공통 소오스선 P00과 N00에 동작전압을 공급하는 것에 의해 메모리셀의 증폭 동작을 실행한다.

메모리 어레이 MARY00에 매트릭스로 배치되는 메모리셀은 어드레스 선택용 MOSFET와 정보기억용 커패시터로 구성된다. 어드레스 선택용 MOSFET의 게이트는 워드선 WL에 접속되고, 그 입출력노드인 드레인은 1쌍의 평행하게 배치되는 상보 비트선 중 한쪽의 비트선에 접속된다. HVC는 비트선의 하프프리차지 전압이고, PC는 프리차지 신호이다. 직렬액세스 메모리 SAM은 상기 센스앰프 SA00과 동일한 CMOS 래치회로로 구성된다.

제5도는 칼럼 디코더와 프리디코더(구동회로 겸용)의 1 실시예의 회로도이다. 신호 YR0과 YR1은 용장용의 선택신호이고, 이것이 형성되면 불량비트선의 선택이 금지됨과 동시에 각 디코더에 마련된 예비 비트선의 선택동작으로 전환된다.

제6도는 본 발명에 관한 멀티 포트 메모리에 있어서의 어드레스 할당의 1 실시예의 개념도이다.

제6도는 상기 제2도에 도시한 레이아우트도의 메모리 매트 MAT0 내지 MAT3에 대응하고 있다. 즉 제6도에서 가로 방향으로 로우 (X)계의 어드레스가 할당되고, 세로 방향으로 칼럼 어드레스가 할당된다. 칼럼계의 512의 어드레스 할당은 제6도에 사선을 부가한 바와 같이 상하로 2분할되고, 또한 1개의 직렬 선택회로에서는 4비트의 단위로 직렬로 데이터의 수수를 실행한다. 따라서, 상하에 의해 합계 8비트의 단위로 직렬의 데이터 입출력을 실행할 수 있다.

제7도는 직렬 어드레스 카운터 SAMAC와 그레이코드 카운터 GCC의 1 실시예의 회로도이다.

직렬 어드레스 카운터 SAMAC의 출력 SY0∼SY8은 배타적 논리합 게이트 회로에 의해 그레이 코드 SG0∼SG7로 변환된다. 이들 그레이 코드는 논리 게이트 회로로 이루어지는 프리디코더 회로에 입력되고 프리디코드 신호는 출력래치회로에 페치된다. 이 출력래치회로에 프리디코드 신호가 페치되면 어드레스 카운터 SAMAC의 +1의 인크리먼트를 개시한다. 이와 같이 어드레스 카운터의 계수동작을 선행시키는 것에 의해 등가적으로 어드레스 발생동작과 프리디코드 신호의 출력이 파이프라인 동작을 하는 것에 의해 고속 직렬 전송이 가능해 진다.

상기와 같이 그레이 코드로 프리디코드 신호를 형성하는 것에 의해 1개의 어드레스 인크리먼트마다 변화하는 신호가 단일화되므로, 고속화와 커플링 노이즈를 저감할 수 있다. 또 상기 변화하는 신호의 단일화에 따라서 저소비전력화를 도모할 수 있다.

프리디코더에는 용장부 출력 SR0, SR1이 공급되는 것에 의해, 그 출력이 금지되는 것 이외에 준비된 예비비트선에 대응된 SAM이 선택된다.

제8도는 상기 메모리 매트의 1 실시예의 구체적인 회로도이다.

상기와 같이 메모리 매트를 상하로 2분할하는 것에 대응해서 4비트의 단위로 메모리를 액세스하는 것이므로, 메모리어레이 MARY와 직렬 입출력선 S100,∼SI03,과 랜덤 입출력선 R100,∼RI03,은 4쌍으로 이루어지는 비트선과 대응해서 접속된다. 그러므로 용장회로도 상기와 같이 용장부 출력 SR0과 SR1에 대응해서 4쌍의 비트선이 2조 마련된다.

제9도는 상기 코드 변환회로의 코드 변환 동작 설명도이다.

2진의 카운터 어드레스 SY0∼SY8에 의해 지정되는 0∼511의 어드레스가 SG0∼SG8과 같은 그레이 코드로 변환된다. 그 경우 1개의 어드레스 인크리먼트 동작에 대해서 1비트 밖에 변화하지 않으므로, 상기와 같은 프리디코드 출력의 페치, 2진 신호의 출력을 페치하는 경우와 같은 시간마진을 마련할 필요가 없으므로 고속동작이 가능해진다. 또 1개의 신호밖에 변화하지 않으므로, 신호선 상호간의 커플링 노이즈를 최소로 할 수 있음과 동시에 저소비 전력화가 가능해진다.

제10도는 상기 멀티 포트 메모리에 있어서의 비트선의 용량방식의 1 실시예의 블록도이다.

상기와 같은 대기억 용량화에 다라 메모리 셀 어레이에서의 비트선의 불량발생율이 높아져 제품의 제조효율을 높이기 위해서는 비트선에 대해서도 결함구제를 실행하는 것이 불가결의 조건으로 된다. 이 실시예에서는 메모리 셀 어레이 RAM을 여러 개의 블록으로 분할하고, 각각에 용장비트선을 2쌍씩 준비한다. 그리고 2개의 블록을 1조로 해서 용장비트선에 0∼4의 어드레스를 할당한다. 이것에 의해 다른 블록의 용장비트선이 사용되지 않는 것을 조건으로 그것을 활용하는 것이다. 즉 블록 사이에서 서로 용장 비트선을 이용할 수 있도록 한다. 이것에 의해 한쪽에 불량이 없는 경우는 다른쪽 블록에서 최대 4쌍의 블량비트선을 구제할 수 있게 된다.

제11도는 상기 멀티 포트 메모리에 있어서의 비트선의 용장방식의 다른 1 실시예의 블록도이다.

제11도에서는 워드선에도 용장워드선이 마련된다. 이 용장워드선도 상기 비트선의 경우와 마찬가지로 2개의 블록에서 공용할 수 있도록 하는 것에 의해 결함구제 효율을 높일 수 있는 것이다.

제12도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예의 블록도이다. 제13도는 그 전송동작의 개략적인 타이밍도이다.

이 실시예에서는 대기억 용량과 고집적화를 위하여 직렬 액세스 메모리 SAM에 대해서 여러 개의 메모리 어레이가 나란히 마련된다. 이와 같이 하면, 1개의 SAM에 대해서 여러 개의 메모리 어레이를 대응시킬 수 있으므로 회로의 간소화가 가능해진다.

그리고, 이 실시예에서는 메모리 어레이가 택일적으로만 활성화되는 것, 즉 상기 SAM에 대해서 1개의 워드선만 선택되는 것에 착안해서 비선택의 메모리 어레이를 넘어서 데이터를 병렬로 전송할 때, 비선택 메모리 어레이의 비트선을 신호선으로서 이용하는 것이다. 이 경우 비트선에는 여러 개의 메모리 셀의 어드레스 선택용 MOSFET의 드레인이 접속되므로 비교적 큰 기생용량을 갖는다. 그러므로 신호전달 속도가 지연되므로 비선택의 센서앰프도 마찬가지로 비활성인 것에 착안하여 이것을 증폭회로로서 이용한다. 즉, 제13도는 (a) 나 (b)와 같이 센스앰프 SA를 전송용의 타이밍 펄스 SE1, SE2로 활성화시킨다. 여기에서 SH1∼SH4는 공유선택신호이고, TE1, TE2는 상기와 같이 전송을 위하여 마련된 전송신호로서, 통상모드에서는 저레벨로 되어 대응하는 스위치 MOSFET를 OFF 상태로 하고 있다.

이 구성에서는 여러 개의 메모리 어레이를 사이에 두고 좌우에 칼럼 디코더 CDEC와 직렬 액세스 메모리 SAM을 배치할 수 있으므로, 회로를 대폭으로 간소화할 수 있게 되어 대기억 용량화에 적합한 것으로 된다. 또, SAM에는 상기와 같은 직렬 선택회로 또는 래지스터가 마련되는 것이다.

제14도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예의 블록도이다. 제15도는 그 전송동작의 개략적인 타이밍도이다.

이 실시예에서는 공유 센스앰프를 중심으로 한 1쌍의 메모리 어레이 사이를 접속하는 부분에 전송용의 더미 센스 앰프를 마련하는 것이다. 이것에 의해 전송되는 신호경로에 대해서 같은 간격으로 증폭앰프를 마련할 수 있다.

제16도는 본 발명에 관한 멀티 포트 메모리의 다른 1 실시예의 블록도이다.

이 실시예에서는 직렬선택회로 SS를 중심으로 해서 좌우에 4개씩의 메모리 어레이 MARY0∼MARY3과 메모리 어레이 MARY4∼MARY7이 마련된다. 그리고 그 좌우에 칼럼 디코더 CDEC0, CDEC1이 배치되고, 상기 2개로 분할된 4개씩의 메모리 어레이의 칼럼 선택을 담당한다. 이와 같이 여러 개의 메모리 어레이 MARY에 대해서 공통으로 직렬 선택회로 SS(SAM)을 마련한 경우에는 상기와 같은 다른 비선택의 메모리 어레이 MARY의 비트선이나 센스앰프를 이용해서 병렬데이터 전송을 실행할 수 있다.

그러나, 상기 실시예와 같이 비트선을 신호전달 경로로서 사용한 경우, 비트선에는 여러 개의 메모리셀이 결합되는 것에 의해 비교적 큰 기생용량이 부가되게 된다. 이것에 의해 신호전달 속도가 지연되어 상기와 같이 센스앰프를 동작시키면 소비전류가 커진다.

그래서, 이 실시예에서는 다음에 설명하는 바와 같은 병렬 전송용의 신호선을 마련하는 것이다.

제17도는 본 발명에 관한 멀티 포트 메모리의 또 다른 1 실시예의 회로도이다. 이 실시예에 있어서는 상기와 같은 데이터의 병렬 전송용의 여러 개의 메모리 어레이 MARY0∼MARY3이나 MARY4∼MARY7을 관통하는 주비트선 MBL0 등을 마련하고, 부비트선 SBL0 등에 메모리 셀이나 센스앰프를 결합시킨다. 그리고 주비트선 MBL0과 부비트선 SBL0 등의 사이에 전송용 스위치 MOSFET 09 등을 마련해서 신호 DT0으로 스위치를 제어한다.

이 구성에서는 주 비트선에 여러 개의 메모리셀이 접속되지 않으므로 그 기생용량을 작게 할 수 있다. 이것에 의해 신호선에 있어서의 전파지연 시간을 작게 할 수 있으므로 고속으로 신호를 전달할 수 있다. 특히 제한되지 않지만 다중으로 이루어지는 금속배선 등을 이용하면, 부 비트선과 실질적으로 중첩해서 구성할 수 있으므로 집적도가 저해되지 않는다.

제18도는 본 발명에 관한 멀티 포트 메모리의 또 다른 1 실시예의 회로도이다. 이 실시예에서는 상기와 같은 주 비트선 중 인접하는 것을 공용한다. 그리고 병렬 전송되는 데이터는 기수 비트와 우수 비트로 분리되어 전송신호 DTOA, DTOB에 동기해서 시분할적으로 전송하는 것이다. 이 구성에서는 주 비트선의 수를 약 1/2로 저감할 수 있는 것이다.

제19도는 본 발명에 관한 반도체기억장치에 있어서의 통상모드와 재생모드의 1 실시예를 설명하기 위한 개략적인 블록도이다.

이 실시예에서는 통상모드(NORMAL)에서의 리드, 라이트 동작일 때는 2분할된 메모리 어레이 MARY의 양쪽이 활성화된다. 이것에 따라서 센스앰프 SA도 마찬가지로 활성화된다. 이것에 대해서 재생모드(REFRESH)일 때는 내부에서 발생되는 어드레스 카운터가 재생용 어드레스로서 1비트 여분으로 형성한다. 이것에 의해 상기 2개의 메모리 어레이 MARY는 한쪽만이 활성화되어 재생동작을 위한 워드선이 선택된다. 이것에 대응해서 센스앰프도 한쪽만이 활성화되므로 재생모드시의 저소비전력화가 가능해진다.

제20도는 본 발명에 관한 반도체기억장치에 있어서의 통상모드와 재생모드의 다른 1 실시예를 설명하기 위한 개략적인 블록도이다.

제20도에서 메모리 어레이 MA는 그 워드선이 중앙에서 분할된다. 이 워드선의 분할에 따라서 센스앰프도 상하로 분할된다. 구체적으로는 센스앰프를 활성화시키는 공통 소오스선이 상하의 센스앰프에 대응해서 분리되어 마련된다. 그리고 재생모드일 때에는 도면의 좌측 상부에 도시한 바와 같이 워드선의 한쪽을 선택상태로 하고, 그것에 대응한 센스앰프 SA를 활성화한다. 이것에 대해서 도면의 좌측 하부에 도시한 바와 같이 통상모드일 때에는 상기 분할된 워드선 중 같은 어드레스가 할당되는 워드선이 함께 선택된다. 이것에 따라서 센스앰프 SA도 양쪽이 활성화된다. 상기와 같이 워드선을 분할한 경우에는 워드선의 각각에 대응해서 상하로 분할되어 구동회로가 마련된다. 상기 워드선의 분할에 따라서 워드선에 결합되는 메모리셀의 수가 반으로 된다. 이것은 워드선의 부하가 경감되는 것을 의미한다. 따라서 워드선의 구동회로도 그것에 따라서 회로규모를 작게 할 수 있다. 이것에 의해 예를 들면 대기억 용량화를 위하여 소자나 배선의 미세화에 따라 워드선의 피치가 좁아지지만, 상기와 같은 워드선의 분할에 대응해서 구동회로도 분할하는 것에 의해 구동회로의 피치를 워드선의 피치에 맞추어서 레이아우트할 수 있는 이점이 생긴다.

또, 도면의 우측 상부에는 종래의 메모리 어레이 MA와 센스앰프를 비교대상으로 도시하였다. 종래와 같이 메모리 어레이 MA와 센스앰프 SA를 1대 1로 대응해서 마련하는 구성에서는 상기 재생모드와 같이 전류소비를 저감할 수 없는 것이다. 왜냐하면, 다이나믹형 메모리셀에서는 워드선의 선택동작에 의해 기억용 커패시터가 비트선과의 차지세어에 의해 파괴적으로 리드되기 때문이다. 그러므로, 다이나믹형 메모리셀에서는 그 리드시에 센스앰프에 의해 비트선의 신호량을 증폭해서 원래의 기억천하의 상태로 되돌린다는 리라이트 동작이 필요하게 된다. 따라서 워드선을 선택하면 그것에 따라서 센스앰프를 1대 1로 대응해서 반드시 활성화시킬 필요가 있다.

상기 센스 앰프를 분할시켜서 동작시키는 수단으로서는 상기와 같이 공통 소오스선을 각각에 마련하는 구성이외에 센스앰프의 양쪽에 전원선과 접지선을 배치하고, 각각의 단위회로마다 전원스위치 MOSFET를 마련하고, 그 게이트에 공급되는 스위치 제어신호를 분할해서 마련하는 구성으로 해도 된다.

제21도는 페이지 모든 인식신호 생성회로의 1 실시예의 회로도이다.

페이지 모드시, 어드레스에서는 종래 로우계 어드레스를 입력하고 있던 것에 대해서 칼럼 어드레스를 입력해야 한다. 그러므로, 페이지 모드인 것을 인식해야 한다. 페이지 모드일 때만 활성화되는 신호를 작성하는 회로가 제21도의 회로이다. 페이지 모드신호 PM은가 저레벨일 때를 저레벨에서 고레벨로 변화시키는 것에 따라서 저레벨에서 고레벨로 변화한다. 그리고와가 모두 고레벨로 되면 페이지 모드신호 PM은 저레벨로 클리어된다. 이 페이지 모드일 때에는 신호 PM을 사용해서 어드레스핀, I/O핀과 어드레스 래치의 전환을 실행한다.

어드레스, 마스크데이터는 어드레스핀과 I/O핀에서 입력된다. 그러나 이 데이터는 시분할로 입력되는 데다 핀을 몇 가지 목적으로 사용하고 있으므로 어느 핀에서 입력된 데이터를 언제 레치하는 가가 중요하게 된다. 그러므로 상기 신호 PM이 사용된다. 화소데이터를 입력하는 경우에는 색의 변경이나 수정을 위하여 특정한 비트로 마스크를 하는 기능을 부가하는 것이 편리하다. 이와 같은 8비트 단위의 화소 데이터 중 특정한 비트에 대해서 마스크(변경하지 않음)를 거는 기능을 마련하는 것에 의해 색의 변경 등이 간단하게 된다.

제22도는 그 동작의 1 예를 도시한 타이밍도이다.

제22도에서는신호의 하강에 동기해서 어드레스 단자에서 로우 어드레스 신호를, I/O 핀에서 칼럼 어드레스를 페치하고,신호의 하강에 따라서 어드레스 단자에서 마스크 데이터를 페치하도록 한다. 이와 같은 동작 식별을 위하여가 고레벨로 된다.

제23도는 그 동작의 다른 1 예를 도시한 타이밍도이다.

제23도에서 1 사이클째에서는신호의 하강에 동기해서 어드레스 단자에서 로우 어드레스 신호를, I/O 핀에서 칼럼 어드레스를 페치하고,신호의 하강에 따라서 어드레스 단자에서 마스크 데이터와 나머지 칼럼 어드레스를 페치하도록 한다. 2사이클째부터는 어드레스 단자에서만 입력하도록 한다.

제24도는 그 동작의 또 다른 1 예를 도시한 타이밍도이다.

제24도에서는신호의 하강시 상기와 같이 어드레스핀에서 로우 어드레스가, I/O 핀에서 칼럼 어드레스가 입력된다. 그리고 이때 신호가 고레벨인 경우에는 I/O 핀의 데이터는 모두 메모리셀에 라이트된다(논 마스크). 이것에 대해서 신호가 저레벨이면의 하강에 동기해서 어드레스 핀이 고레벨인 경우를 제외하고 라이트동작이 실행되지 않는다(마스크).

제25도는 그 동작의 또 다른 1 예를 도시한 타이밍도이다.

제25도에서는 리드사이클에서신호의 하강시에 로우 어드레스를 어드레스핀에서 입력하고 칼럼 어드레스를 I/O 핀에서 입력한다. 상기 어드레스의 입력은 반대로 해도 된다.

제26도는 그 동작의 또 다른 1 예를 도시한 타이밍도이다.

제26도에서는 칼럼 어드레스는 I/O 핀의 수보다 많은 만큼에 대해서는의 하강에서 어드레스핀으로부터 입력한다.의 하강시, 어드레스핀은 마스크 데이터와 칼럼 어드레스가 공존한다. 그 이외는 상기 제24도의 경우와 마찬가지이다.

제27도는 그 동작의 또 다른 1 예를 도시한 타이밍도이다.

제27도에서는 I/O 핀의 수보다 많은 칼럼 어드레스의 부분이의 하강시, 어드레스에서 입력된 것을 제외하고는 제25도의 경우와 마찬가지이다.

이상의 각 동작파형도에서 사선을 부가한 부분은 돈케어(Don't care)를 의미한다.

제28도는 그레이 코드 카운터 GCC의 동작의 1 예를 설명하기 위한 타이밍도이다.

상기와 같은 파이프 라인처리를 위하여 프리디코더의 출력을 유지하는 래치를 마련하고, 그것을 이중구성으로 하여 타이밍 펄스 øa와 øb로 제어한다. 이것에 의해 제28도와 같이 타임 래그를 게이트 1단분만으로 할 수 있다.

제29도는 그레이 코드 카운터 GCC의 동작의 다른 1 예를 설명하기 위한 타이밍도이다.

제29도에는 n번째의 어드레스에 불량이 있고, 그것이 용장비트선으로 전환되는 예가 도시되어 있다. 제29도에 도시한 바와 같이 그레이 코드 카운터 GCC를 이용하는 것에 의해, 직렬출력 동작의 규칙적인 주기성을 유지하면서 용장회로의 전환이 가능해진다.

제30도는 본 발명에 관한 반도체기억장치에 있어서의 직렬 포트부의 1 실시예의 주요부 블록도이다.

이 실시예에서는 비트선의 불량을 구제하기 위하여 메모리 어레이 MARY에 대해서 예비 어레이 SARY0과 SARY1이 마련된다. 이들 예비 어레이 SARY0과 SARY1에 대응해서 예비의 트랜스퍼게이트, 데이터 레지스터 SDR(SAM) 및 직렬선택회로가 마련된다.

직렬 어드레스 카운터 SAM에 의해 형성된 어드레스와 불량 어드레스가 어드레스 비교회로 COMP에 의해 비교되고, 불량 어드레스로의 액세스를 검출하면, 신호 SRE0 또는 SRE1이 발생되고, 상기 그레이 코드 카운터 GCC의 출력에 의해 형성되는 디코드 출력, 즉 직렬선택회로의 선택신호를 무효로 함과 동시에 상기 예비의 직렬선택 회로를 스위치 제어해서 상기 불량비트선 대신에 예비비트선을 선택하도록 하는 것이다.

이와 같은 직렬 포트부는 멀티 포트 메모리이외에 직렬포트만을 갖는 반도체기억장치에도 적용할 수 있다.

제31도는 본 발명에 관한 반도체기억장치에 있어서의 직렬 포트부의 다른 1 실시예의 주요부 블록도이다.

이 실시예에서는 상기 실시예와 마찬가지로 비트선 불량을 구제하기 위하여 메모리 어레이 MARY에 대해서 예비 어레이 SARY0과 SARY1이 마련된다. 이들 예비어레이 SARY0과 SARY1에 대응해서 예비의 트랜스퍼게이트, 데이터 레지스터 SDR 및 직렬 선택회로가 마련된다.

이 실시예에서는 그레이 코드 카운터 GCC 대신에 시프트 레지스터 SR에 의해 직렬 선택회로의 선택신호가 형성된다. 즉 시프트 레지스터 SR에 선택신호로서 논리 1을 입력하고, 그것을 클럭펄스로 시프트시키는 것에 의해 직렬선택회로를 순차로 선택한다.

이 구성에서는 직렬 입출력선 SIOi,와 직렬 입출력 버퍼 SIB/SOB 사이에 스위치 회로를 마련한다. 직렬 어드레스 카운터 SAM에 의해 형성된 어드레스와 불량 어드레스가 어드레스 비교회로 COMP에 의해 비교되고, 불량 어드레스로의 액세스를 검출하면, 신호 SRE0 또는 SRE1이 발생되어 상기 스위치 회로를 OFF 상태로 하고, 이것 대신에 직렬 입출력 버퍼 SIB/SOB 사이에 마련된 스위치 회로를 ON 상태로 해서 예비 비트선을 접속시키도록 하는 것이다. 이것에 의해 시프트 레지스터 SR에서는 불량비트를 선택시켜서 그 연속성을 유지하면서 입출력 버퍼 SIB/SOB에서 보면 불량 비트의 액세스가 예비 비트로 전환되게 된다.

이와 같은 직렬 포트부는 멀티 포트 메모리이외에 직렬 포트만을 반도체기억장치에도 적용할 수 있다.

제32도는 상기 불량 어드레스 기억회로와 어드레스 비교회로의 1 실시예의 회로도이다. 불량 어드레스의 기억에는 특히 제한되지 않지만, 폴리 실리콘 등으로 이루어지는 퓨즈수단이 사용된다. 이 퓨즈수단을 레이저 광선 등으로 선택적으로 절단하는 것에 의해, 불량 어드레스를 기억한다. 이 기억된 불량 어드레스 RY00 내지 RY08과 직렬어드레스 카운터 SAMAC에 의해 형성된 카운터 출력 SY0∼SY8은 CMOS 멀티플렉서를 이용한 디지털 비교회로에 의해 비교된다. 양 신호가 일치했으면 이 비교출력이 고레벨(논리 1)로 된다. 어드레스 신호의 전체비트(0∼8)에 대해서 일치이면 NAND 게이트 회로와 인버터회로를 통과한 일치검출 신호 SR0이 고레벨로 된다. 이것에 의해 상기 제30도 또는 제31도의 상기 프리디코더의 출력을 무효 또는 직렬 입출력선 SIOi,와 직렬입출력 버퍼 SIB/SOB 사이에 스위치 회로를 OFF 상태로 한다. 신호 SRE0으로 예비 비트선을 선택하도록 하는 것이다.

상기 불량 어드레스의 기억회로와 비교회로는 로우계의 용장회로에서도 마찬가지이다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다.

(1) 적어도 직렬 입출력선을 중간에서 2분할해서 각각의 양끝에 입출력 회로를 마련하는 것에 의해, 멀티 포트 메모리의 직렬 입출력선의 부하가 경감되어 대기억 용량화와 고속동작화를 실현할 수 있다는 효과가 얻어진다.

(2) 직렬리드모드일 때, 랜덤 액세스용의 칼럼 선택회로도 동시 동작시켜서 직렬 출력되는 선두의 데이터로서 랜덤 액세스용의 칼럼 선택회로를 통과한 리드데이터를 사용해서 직렬 출력회로를 통해서 출력시키는 것에 의해 직렬출력의 고속화가 가능해지는 효과가 얻어진다.

(3) 그레이 코드 카운터에 의해 형성된 선택신호에 의해 직렬 선택회로를 스위치 제어해서 직렬 입출력하도록 하는 것에 의해, 고속화와 커플링 노이즈의 저감 및 저소비전력화를 도모할 수 있는 효과가 얻어진다.

(4) 상기 그레이 코드 카운터를 이용한 직렬 입출력 기능과 랜덤 입출력 기능의 조합에 의해 고속동작화를 실현한 멀티 포트 메모리를 구성할 수 있는 효과가 얻어진다.

(5) 불량 비트에 대응한 직렬 입출력 선택신호를 검출하면 그것 대신에 용장용 비트선에 대응한 데이터 레치를 선택하는 것에 의해 불량 비트선에 대해서도 구제를 실행할 수 있으므로, 직렬 포트를 갖는 반도체기억장치의 제품의 제조효율을 높일 수 있는 효과가 얻어진다.

(6) 랜덤 입출력 기능과 직렬 입출력 기능을 아울러 갖고 메모리 매트를 직렬 입출력선 방향에 대해서 상하 2분할하고, 메모리 매트의 상부와 하부에 상기 분할된 직렬 입출력선에 대응한 증폭회로 및 데이터 버스를 배치하는 것에 의해 고속화와 대기억 용량화를 실현할 수 있는 효과가 얻어진다.

(7) 선택된 메모리 매트와 직렬 입출력회로 사이에 마련되는 비선택의 메모리 매트에 있어서의 비트선을 신호전달 경로로서 사용함과 동시에 비선택 메모리 매트의 센스앰프를 증폭회로로서 동작시킨다. 이 구성에서는 직렬 입출력 회로를 여러 개의 메모리 매트에 공용할 수 있는 것 및 그를 위한 특별한 신호 배선이 불필요하게 되므로, 대기억 용량화와 고집적화가 가능하게 된다는 효과가 얻어진다.

(8) 여러 개의 메모리 매트에 대해서 직렬 입출력 회로를 마련하고, 상기 여러 개의 메모리 매트에 대해서 공통으로 사용되는 병렬 데이터 전송용 비트선을 마련하는 것에 의해, 고집적화와 고속화가 가능해지는 효과가 얻어진다.

(9) 상기 병렬 데이터 전송용의 비트선은 인접하는 것을 공통화해서 시분할해서 사용하는 것에 의해 고집적화와 고속화를 실현할 수 있는 효과가 얻어진다.

(10) 재생용 어드레스 신호를 내부에서 발생시키고, 재생모드에서 동시에 활성화되는 메모리 매트의 수를 통상모드에 비해서 적게 하는 것에 의해 재생모드에서의 전류소비를 저감할 수 있는 효과가 얻어진다.

이상 본 발명자들에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다. 예를 들면 상기 각 실시예는 그 모두가 멀티 포트 메모리에만 적용되는 것은 아니고, 각각의 실시예의 특징에 맞추어서 직렬 액세스 포트만을 갖는 반도체기억장치 또는 랜덤 액세스 포트만을 갖는 반도체기억장치에 적용해도 된다.

본 발명은 반도체기억장치 및 그 데이터리드 방법으로서 널리 이용할 수 있는 것이다.

Claims (5)

1. (A) 여러 개의 워드선, 여러 개의 데이터선 및 상기 여러 개의 워드선과 상기 여러 개의 데이터 선의 교차부에 마련된 여러 개의 메모리셀을 갖는 메모리 어레이, (B) 제1의 데이터 전송선, (C) 제2의 데이터 전송선, (D) 제1의 어드레스 신호를 받아 상기 여러 개의 워드선 중의 적어도 하나를 선택하는 제1의 디코더, (E) 제2의 어드레스 신호를 받아 상기 여러 개의 데이터선 중의 적어도 하나를 선택하는 제2의 디코더, (F) 상기 제1의 디코더에 의해 선택된 워드선과 상기 여러 개의 데이터선의 교차부에 마련된 용장 메모리셀에서 리드된 데이터를 유지하기 위한 여러 개의 기억회로, (G) 데이터 출력단자, (H) 상기 여러개의 기억회로와 상기 제2의 데이타 전송선 사이에 결합된 전송회로 및 (I) 상기 제2의 어드레스 신호를 받아 상기 여러 개의 기억회로에 유지된 데이터를 소정의 순서로 상기 제2의 데이터 전송선으로 전송하도록 상기 전송회로를 제어하는 제어회로를 갖는 반도체기억장치의 데이터 리드 방법으로서, 상기 리드 방법은 (a) 상기 제1의 어드레스 신호 및 상기 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터를 상기 제1의 전송선을 거쳐서 상기 데이터 출력단자로 출력하는 스텝, (b) 상기 제1의 어드레스에 의해 선택된 워드선에 결합된 메모리 셀의 데이터를 상기 여러 개의 기억회로로 전송하는 스텝 및 (c) 상기 스텝 (a) 및 스텝 (b)의 실행 후에 상기 여러 개의 기억 회로에 유지된 데이터중에서 상기 제1의 어드레스 신호 및 상기 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터 이외의 데이터를 소정의 순서로 상기 제2의 전송선을 거쳐서 상기 데이터 출력단자로 출력하는 스텝을 갖는 반도체기억장치의 데이터 리드방법.
2. 제1항에 있어서, 상기 제1의 디코더는 로우 디코더이고, 상기 제2의 디코더는 칼럼 디코더이고, 상기 여러 개의 메모리셀은 다이나믹형 메모리셀이며, 상기 기억회로는 스테이틱형의 기억회로인 반도체기억장치의 데이터 리드방법.
3. 제2항에 있어서, 상기 전송회로는 상기 여러 개의 기억회로의 각각과 상기 제2의 데이터 전송선 사이에 전송경로를 갖는 여러 개의 칼럼 스위치를 포함하고, 상기 제어회로는 상기 제2의 어드레스 신호를 받아 상기 제2의 어드레스 신호를 초기값으로 해서 계수동작을 실행하는 어드레스 카운터이며, 상기 여러 개의 칼럼 스위치는 상기 어드레스 카운터의 출력에 따라서 제어되는 반도체기억장치의 데이터 리드방법.
4. 제3항에 있어서, 상기 메모리 어레이는 랜덤 액세스 메모리이고, 상기 여러 개의 기억회로에 의해 직렬 액세스 메모리를 구성하고, 상기 제1의 전송선은 랜덤 입출력선이고, 상기 제2의 전송선은 직렬 입출력선이며, 상기 반도체기억장치는 상기랜덤 입출력선과 상기 출력단자 사이에 결합된 랜덤 메인앰프 및 상기 직렬 입출력선과 상기 출력단자 사이에 결합된 직렬 메인앰프를 또 갖는 반도체기억장치의 데이터 리드방법.
5. 랜덤 입출력 기능과 직렬 입출력 기능을 아울러 갖고, 직렬 리드 모드일 때, 랜덤 액세스용의 칼럼 선택회로도 동시 동작시키며, 랜덤 액세스용 칼럼선택회로를 통해서 리드된 데이터를 직렬출력되는 선두의 데이터로 해서 직렬출력화로를 통해서 출력하는 반도체기억장치.