JPH03122890A - 半導体記憶装置及びそのレイアウト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置及びそのレイアウト方式に
関するもので、例えばランダム入出力ボートとシリアル
入出力ポートとを備えたマルチ（又はデュアル）・ボー
ト・メモリに利用して有効な技術に関するものである。

〔従来の技術〕

ランダム・アクセス・ボートとシリアル・アクセス・ボ
ー１−とを合わせ持つマルチ・ボート・メモリについて
は、例えば日経マグロウヒル社１９８６年３月２４日付
「日経エレクトロニクス」頁２４３〜頁２６４がある。

〔発明が解決しようとする課題〕

コンピュータグラフインク技術の進展に伴い高解像度の
カラー表示のために、大記憶容量で高速化を図ったマル
チ・ボート・メモリの開発が要求されている。

この発明の目的は、大記憶容量化と高速化とを図ったマ
ルチ・ボートを持つ半導体記憶装置を提供することにあ
る。

この発明の他の目的は、多機能化を図った半導体記憶装
置を提供することある。

この発明の更に他の目的は、大記憶容量化と高速化に適
した半導体記憶装置のレイアウト方式を提供することあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ランダム入出力機能とシリアル入出力機能と
を合わせ持ち、メモリアレイにマクス情報を記憶するエ
リアを設けてマスクレジスタとの間でマスクビットのパ
ラレル転送を行うともとに、その出力によりメモリアレ
イからシリアル出力用レジスタに対するパラレル転送を
ピッ］・単位で有効／無効の制御を行う。中央部にシリ
アル入出力部を配置し、その左右に上記シリアル入出力
部に対応した複数からなるメモリアレイを対称的に配置
するとともに、その両側にメモリアレイのランダムアク
セス用カラム選択回路を配置する。ランダム入出力機能
とシリアル入出力機能とを合わせ持ち、メモリアレイに
対して予備ビット線を設け、メモリアレイ部に不良ビッ
ト線が存在するときは、予備ビット線からのパラレル転
送情報をそれに対応したデータラッチにいったん取り込
むとともに、同し転送サイクル中にシリアル入出力線を
通して不良ビットに対応したデータラッチ番こ転送する
機能を持たせる。メモリアレイ部をスタティック型ＲＡ
Ｍとダイナミック型ＲＡＭの組み合わせにより構成し、
連続読み出しのサイクルの先頭のデータは上記スクティ
ソク型ＲＡＭから出力させる。

データラッチをシリアル入出力線に接続させる選択信号
を形成するシリアル入出力用のポインタの先頭ビットを
最終アドレスが割り当てられたビット線を対応させる。

複数の入出力線と複数のビット線とを対応させて同時に
選択するカラムスイッチ回路を設けるとともに、上記複
数の入出力線に選択スイッチ回路を通して書き込み信号
を供給する書き込みアンプと上記選択スイッチ回路によ
り書き込み非選択にされた入出力線に対してプリチャー
ジ電圧を与えるプリチャージ電圧回路を設け、上記カラ
ムスイッチ回路を全選択状態するとともに選択スイッチ
回路によりビットＬ’Ａに書き込みアンプ又はプリチャ
ージ回路の出力信号を伝え、カラムスイッチを非選択状
態にした後にセンスアンプとワード線を選択状態にして
メモリセルに選択的な一斉書き込みを行う動作モードを
設ける。

〔作　用〕

上記した手段によれば、メモリアレイの一部に設けられ
たマスクデータをパラレルに受けるマスクレジスタの出
力によりデータレジスタへのパラレル転送をビット単位
でマスクすることができる。

中央部に配置されたシリアル入出力部に対して対称的に
配置された一対のメモリアレイに対し、その両側端にカ
ラム選択回路を配置することより、カラム選択線がシリ
アル入出力部を貫通しないから高集積化が可能になる。

メモリアレイ部に不良ビット線が存在するときは、予備
ビット線からのデータを同じ転送サイクル中にシリアル
入出力線を通して不良ビットに対応したデータラッチに
転送することより欠陥］り済が行える。連続読み出しの
サイクルの先頭のデータは上記スタティック型ＲＡ　Ｍ
から出ノｊさせることにより高速読み出しが可能になる
。ポインタの先頭ビットを最終アドレスに割り当てるこ
とにより、シリアル転送のとき時間マージンを取ること
ができる。複数の入出力線に選択的に書き込み信号を伝
え書き込みを行わない入出力線にはプリチャージ電圧を
与えるようにして、ワード線単位の一斉書き込みにおい
てマスク機能を付加することができる。

〔実施例〕

第１図には、この発明に係るマルチ・ポート・メモリの
一実施例のブロック図が示されている。

同図のメモリアレイ部は、実際の半導体チップの幾何学
的な配置には−合わせて描かれている。

この実施例のマルチ・ポート・メモリにおいては、高集
積化のために中央部にシリアル入出力回路が配置される
。すなわち、シリアル入出力回路は、中央部にカラムデ
コーダ（Ｃｏｌｕｍｎ　ｄｅｃｏｄｅｒ）とシフトレジ
スタ（Ｓｈｉｆｔ　ｒｅｇｉｓｔｅｒ）が縦方向に配置
される。このカラムデコーダとシフトレジスタとを挾ん
で両側に一対からなるデータレジスタ（Ｄａｔａ　ｒｅ
ｇｉｓｔｅｒ）とシリアル入出力線（Ｓ１１０　ｂｕｓ
）が対称的に配置される。

メモリアレイ部は、特に制限されないが、センスアンプ
（Ｓｅｎｓｅ　ａｍｐ）と入出力＆’Ａ（１１０ｂｕｓ
）を挟んで左右にメモリアレイ（ｍｅｍｏｒｙ　ａｒｒ
ａｙ）が配置されるというシェアードセンスアンプ方式
が採用される。上記センスアンプとそれに対応した一対
からなるメモリアレイが、上記シリアル入出力部に左右
対称的に配置される。単位のメモリアレイは、約２５６
にピントの記憶容量を持つ。この実施例では、上記メモ
リアレイが合計で４個設けられるから、全体で約１Ｍビ
ットの記憶容量を持つようにされる。上記各メモリアレ
イの下側には、ワード線を選択するロウデコーダＲＷ（
含むワードドライバ）がそれぞれ設けられる。

この実施例では、上記メモリアレイのビット線をランダ
ムに選択する選択信号を形成するカラムデコーダ（Ｃｏ
ｌｕｍｎ　ｄｅｃｏｄｅｒ）が左端と右端に配置される
。カラムデコーダにより形成されたビット線の選択信号
線は、横方向に延びてシェアードセンスアンプの入出力
ノードを入出力線（１１０ｂｕｓ）に選択的に接続させ
るカラムスイッチを構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲ
ートに接続される。

ロウ７　）’　Ｌｚスハソ７　ｙ　　（Ｒｏｗ　ａｄｄ
ｒｅｓｓ　ｂｕｆｆｅｒ）は、アドレス端子ＡＯ−Ａ８
からロウアドレスストローブ信号ＲＡＳに同期して入力
されたロウ系アドレス信号を取り込み、内部アドレス信
号を上記ロウデコーダＲＷに供給する。ロウデコーダＲ
Ｗはそれを解読して１つのワード線を選択する。

カラムアドレスバッファ（Ｃｏｌｕｍｎ　ａｄｄｒｅｓ
ｓ　ｂｕｆｆｅｒ）は、アドレス端子ＡＯ−Ａ８からカ
ラムアドレスストローブ信号ＣＡＳに同期して入力され
たカラム系アドレス信号を取り込み、内部アドレス信号
を上記ランダム及びシリアル用の両力ラムデコーダに供
給する。ランダム用のカラムデコーダは、ランダムアク
セスモードのとき、そのアドレス信号を解読してピッＩ
−線選択信号を形成する。

シリアル用のカラムデコーダは、シリアルアクセスモー
ドのとき、それを解読してポインタとして作用するシフ
Ｉ・レジスタに選択信号をプリセットする。

左右対称的に配置された入出力線（１１０ｂｕｓ）は、
ランダム・ポートを構成する入出力バッファ　（１１０
ｂｕｆｆｅｒｓ）に接続される。特に制限されないが、
この実施例では、４ビツトの単位のデータをランダムに
入出力する。４ビツトからなるランダムデータは、端子
■１００〜３から入出力される。

ランダムデータの入出力において、画素データ処理機能
が付加される。カラーレジスタＣＲは、予めプリセント
されたカラー画素データを記憶する。

このカラーレジスタＣＲを用いることよって、後述する
ように入力データによりカラーレジスタを選択するよう
にする。この構成では、データとカラーレジスタとの組
み合わせによりカラー画素変更修正が簡単に行える。マ
スクレジスタＭＲは、×４ビットの単位のデータのうち
、任意のピッ１−に対してマスクを可能にする。論理回
路ＬＯＰは画素データの論理処理を行う。

シリアル入出力回路に対しては、シリアル用の入出カバ
ソファ　（Ｓ１１０　ｂｕｆｆｅｒｓ）が設けられる。

４ビツトからなるシリアルデータは、端子５ｔ１０Ｏ〜
３から入出力される。

シリアルクロック発生回路（Ｓｅｒｉａｌ　Ｃ１ｏｃｋ
　ｇｅｎｅｒａ　Ｌｏｒ）は、外部から供給されるシリ
アルクロ・ツクＳＣを受けて、出力バソフｙ　（ＳＩｌ
ｏ　ｂｕｆｆｅｒｓ）及びコントロールクロック発生回
路（Ｃｏｎｔｒｏｌ　Ｃｌｏｃｋｇｅｎｅｒａ　ｔｏｒ
）にクロック信号を供給する。

コントロールクロック発生回路は、出力イネーブル信号
ＯＥ、ロウアドレスストローブ信号ｎＳ、カラムアドレ
スストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥ
を受けて、内部動作モードの判定と、それに応してクロ
ックパルスを発生する。上記シリアル入力出力回路のシ
リアル転送用のクロックパルスもここから上記シフトレ
ジスタに供給される。

第２図には、この発明に先立って考えられたマルチ・ボ
ート・メモリにおけるメモリアレイ部のブロック図が示
されている。

シリアル入出力部ＳＡＭを中央に配置し左右のメモリマ
ントに対して共用する°ことにより、シリアル入出力部
の回路の簡素化が可能になる。そして、前記と同様なラ
ンダム入出力用のカラムデコーダＹＤＥＣも中央部に配
置して、左右のメモリマットに対して共用させようとす
ると、例えば同図のように左側のメモリマットに対して
は、上記シリアル入出力部を貫通するよう矢印で示した
カラム選択線を配置することが必要になる。しかし、上
記シリアル入出力部ＳＡＭは、後述するような先頭アド
レスを指定するカラムデコーダ、その出力を受けるポイ
ンタ（シフトレジスタ）及びデータラッチやシリアルセ
レクタ及び転送ゲート等が高密度に構成される。これに
より、上記カラム選択線のレイアウトが厳しくなり、無
理にレイアウトしようとすると、シリアル入出力部Ｓ　
Ａ　Ｍ部の回路規模が大きくなるともに、信号のカンプ
リング等の問題が生じる。

第３図には、上記第１図に対応したメモリアレイ部の一
実施例のレイアウト図が示されている。

この実施例では、上記のようにシリアル入出力部ＳＡＭ
を中央部に配置する。そして、ランダムアクセス用のカ
ラムデコーダＹＤＥＣは、前記第１図と同様に左のメモ
リマントに対しては左端に、右側のメモリマントに対し
ては右端にそれぞれ配置する。この構成では、矢印によ
り代表として例示的に示されているカラム選択線がそれ
ぞれ左右から中央のセンスアンプＳＡ部までしか延びな
い。

言い換えるならば、シリアル入出力部ＳＡＭを貫通する
ようなカラム選択線が形成されない。これにより、シリ
アル入出力部ＳＡＭ部を高密度に配置することができる
とともに、カラム選択線とのカンプリングノイズの影響
を受けなくできるものとなる。また、前記のようにシリ
アル入出力部ＳＡＭを、左右のメモリマントに対して共
用できるからシリアル入出力部の占有面積を小さくする
ことかできる。

なお、上記シリアル入出力部ＳＡＭは、前記と同様なカ
ラムデコーダＹＤＥＣ，ポインタＰＴ（シフトレジスタ
）、データラッチＤＬ、及びシリアルセレクタＳＬとか
ら構成される。これらの回路ブロックの配置は、実際の
半導体チップ上における幾何学的な配置に対応している
。

第４図には、この発明に係るマルチ・ポート・メモリの
一実施例の要部回路図が示されている。

前記約１Ｍビットものように大記憶容量化を図った場合
には、それに伴い不良ピントが発生する確率が高くなる
。それ故、製品歩留まりを高くするために欠陥政情回路
を設ける必要がある。しかしながち、シリアルポートを
持つ場合、前記のようにシフトレジスタにより構成され
たポインタによって、シリアル入出力用のアドレス選択
を行う方式では、ヒント線の欠陥を予備のビット線に切
り換えることが難しくなる。すなわち、不良ピッｌ−線
から予備のピント線に切り換えるためには、シフトレジ
スタのシフＩ・動作がその個所だけ不規則的なシフト動
作を行うことが必要になる。このため、その回路が複雑
で且つ回路規模が大きくなったり、シリアル出力タイミ
ングが不規則になるなどの問題が生じる。

この実施例は、シフトレジスタの動作を損なうことなく
上記ビット綿の不良を救済うようにするものである。

メモリアレイ部には、冗長アレイが設けられる。

同図では、一対のピント線ＢＬＲ２ＢＬＲが設けられる
。メモリアレイの各ビット線は、パラレル転送パルスφ
ＦＴＳを受けるスイッチＭＯＳ　Ｆ　ＥＴを介してデー
タラッチＤＦの入出力ノードに接続される。また、各デ
ータラッチの入出力ノードは、シリアルセレクタを構成
するスイッチＭＯ３ＦＥＴを介して、シリアル入出力線
５１１０に接続される。これらのシリアルセレクタを構
成する各スイッチＭＯＳ　Ｆ　ＥＴのゲートには、図示
しないが、ポインタ（シフトレジスタ）により形成され
る選択信号Ｙが供給される。この実施例では、メモリア
レイに欠陥ビット線が在ると、冗長ビット線がそれに代
わって用いられる。ただし、前記のようなポインタの動
作をそのままとして不良ピントに変えて冗長ビットを転
送するため、転送サイクルにおいて冗長データラッチに
取り込まれた冗長ビットは、そのサイクル中にシリアル
入出力線を通って欠陥ビットに対応したデータラッチに
転送される。それ故、冗長用のデータラッチは、その駆
動能力を大きく設定して、欠陥ビット線に対応したデー
タラッチの書き換えができることが重要である。

第５図には、上記欠陥救済のバラ、レル転送動作の一例
を説明するための動作波形図が示されている。

転送パルスφＦＴＳにより転送スイッチＭＯ３ＦＥＴが
オン状態になってビット線のデータが各データラッチの
入力に供給される。データラッチは、タイミングパルス
φ。□とφＤ？により活性化されて上記データの取り込
みを行う。このとき、不良アルレスの記憶情報に従いシ
リアルセレクタの選択信号Ｙ、と冗長用の選択信号ＹＲ
が共にハイレベルになる。すると、上記冗長用データラ
ッチと欠陥ビット線に対応したデータラッチとが上記シ
リアルセレクタ及びシリアル入出力線を介して接続され
、上記のように冗長用のデータラッチの駆動能力が大き
くされることに応じて、欠陥ビット線に対応したデータ
ラッチの内容を上記冗長用データラッチに取り込まれデ
ータに置き換えることができる。

その後は、上記ポインタは欠陥ビットを意識することな
く、その欠陥の有無に関係なくシフトクロックパルスに
従ってシリアルセレクタを選択する選択ビットを順次シ
フトする。これに応じて、シリアルにデータが出力され
ることになる。この構成においては、欠陥はメモリアレ
イのビット線にのみ存在し、少なくともシリアルセレタ
クやデータラッチは正常に動作することが条件とされる
。

上記のようにビット線の欠陥を救済できるから製品歩留
まりを高くできる。同図において、信号ＤＴ１０Ｅは、
データ転送制御信号である。

なお、不良アドレスは、ヒユーズ等の切断により記憶さ
れる。また、第４図では、省略されているがワード線の
欠陥に対しては、上記同様に記憶された不良アドレスと
アドレスバッファに取り込まれたロウアドレスとがアド
レス比較回路に人力され、不良ワード線に対するメモリ
アクセスであると、それをロウデコーダＲＤＥＣに入力
し、その不良ワード線の選択動作を禁止するとともに予
備ワード線の選択動作に切り換える。

第６図には、この発明に係る半導体記憶装置の他の一実
施例の要部ブロック図が示されている。

この実施例では表示画面中にウィンド機能等を付加する
ために、メモリアレイＭ−ＡＲＹ部にマスクデータＭＤ
の記憶エリアが設けられる。特に制限されないが、この
マスクデータＭＤが設けられるメモリエリアは、２木の
ワード線分に相当するメモリセルアレイが用いられる。

上記メモリアレイＭ−ＡＲＹのピント線と、上記マスク
データを取り込むマスクレジスタＭＲとの間には、マス
ク転送パルスφ、を受けるスイッチＭＯＳ　Ｆ　ＥＴが
設けられる。上記メモリアレイＭ−ＡＲＹのビット線は
、データ転送パルスφ、。

を受けるスイッチＭＯ５ＦＥＴを介して、少なくともシ
リアル出力を行うデータレジスタＤＲの対応するパラレ
ル入力端子に接続される。

この実施例では、上記データレジスタＤＲのパラレル入
力側に設けられた転送用のＭＯＳＦＥＴのゲートには、
アンドゲート回路を介して上記データ転送パルスφ。、
が供給される。このアンドゲート回路の他方の人力には
、上記マスクレジスタＭＲの対応するマスクビットが供
給される。例えば、マスクレジスタＭＲに記憶されたマ
スクビットが論理“０”ならば、データ転送パルスφ。

、がハイレベルにされるにもかかわらず、それに対応Ｃ
たアンドゲート回路がゲートを閉じるため、そのビット
だけはメモリアレイＭ−ＡＲＹからの表示データが転送
されない。上記マスクビットが論理“１”なら、アンド
ゲート回路がゲートを開くのでデータ転送パルスφＩＩ
Ｔがハイレベルにされることに応じてメモリアレイＭ　
−Ａ　ＲＹからの表示データが転送される。

また、上記シフトレジスタにシリアルに画像データを書
き込んで、それをパラレルにメモリアレイＭ−ＡＲＹの
１ワ一ド線分のメモリセルに書き込みを行うときも、上
記マスクピントの論理“０”に対応して画素データの書
き込みを無効にすることができる。すなわち、マスクが
行われたメモリセルは、もとの画素データを保持したま
まとなるものである。

上記シリアル出力データは、表示画面における１本の走
査線に対応する。それ故、上記マスクビットのエリアと
して２つ設けておき、１つには全ビット論理“０”とす
るマスク情報を記憶させ、画面の上下のウィンドを設定
し、他の１つには左右に論理“Ｏ“のマスク情報を記憶
させて画面の左右方向のウィンドを設定することにより
、それを組み合わせて選択的にマスクレジスタＭＲに転
送することにより、その部分に対しては書き込みや読み
出しを禁止することができるから１表示画面中の任意の
マスクエリア（ウィンド）を設けることができる。なお
、全ビット論理″０”のマスクは、そのワード線を選ば
ないこと、あるいは出力や入力を無効にすることによっ
て同様な動作を行わせることができるから省略可能であ
る。

この実施例の半導体記ｔ１２装置は、前記のようなラン
ダム入出力機能を設けて、マルチ・ポート・メモリを構
成するもの他、単にシリアル・ポートのみを持つ単純化
されたメモリであってもよい。

また、上記データレジスタＤＲは、データのパラレル／
シリアル変換を行うレジスタの他、前記のようにデータ
ラッチと、シリアル入出力線、シリアル入出力線及びそ
の選択信号を形成するポインタとから構成されるもので
あってもよい。

第７図には、この発明に係る半導体記憶装置の更に他の
一実施例の要部ブロック図が示されている。

この実施例では、パラレル転送データをオートロード方
式とするものである。このため、１つのメモリアレイＭ
−ＡＲＹに対して２つのデータレジスタＤＲＯとＤＰＩ
が設けられる。このようにデータレジスタを２つ用意し
て置くと、一方のデータレジスタ（例えばＤＲＯ）でシ
リアル入力又は出力動作を行っている間で、かつ、ラン
ダムアクセスが行われない間隙をぬって他方のデータレ
ジスタ（例えばＤＲ１）にメモリアレイＭ−ＡｎＹとの
間でパラレルにデータ転送を行わせることができる。こ
の場合においても、上記マラレル転送を行うスイッチＭ
Ｏ３ＦＥＴ　（転送ゲート）のゲートにアンドゲート回
路等の論理ゲート回路を設けて、それをマスクレジスタ
ＭＲに保持されたマスクビットにより制御することによ
り、前記実施例と同様なビット単位でのマスクが可能に
なるものである。

この実施例の半導体記憶装置は、前記のようなランダム
入出力機能を設けて、マルチ・ボー１−・メモリを構成
するもの他、単にシリアル・ポートのみを持つ単純化さ
れたメモリであってもよい。

すなわち、シリアルポートしか持たないメモリに２つの
データレジスタを設けると、一方で書き込み用のデータ
をシリアルに受け、他方で読み出し用のデータをシリア
ルに出力させることができる。

ただし、この場合には、シリアル用のデータ端子を２１
設ける必要がある。また、上記データレジスタＤＲは、
データのパラレル／シリアル変換を行うレジスタの他、
前記のようにデータラッチと、シリアル入出力線、シリ
アルセレクタ及びその選択信号を形成するポインタとか
ら構成されるものであってもよい。

第８図には、この発明に係る半導体記憶装置の更に他の
一実施例の要部ブロック図が示されている。

この実施例では、パラレル転送データをオートロード方
式とするものである。この場合、シリアルデータ入出力
は、データシフトレジスタを用いるものに代え、前記第
１図等の実施例のように、データラッチとシリアルセレ
タク及びポインタを用いるものである。すなわち、上記
のようなオートロード方式にするため、データラッチＤ
ＲＡとＤＲＢが設けられる。同図では、省略されている
が前記実施例と同様にメモリアレイＭ−ＡＲＹとの間に
は、それぞれにパラレル転送ゲートが設けられる。そし
て、データセレクタＤＳＬがシリアルセレクタの機能を
持ち、データラッチＤＲＡ又はＤＲＢと、図示しないシ
リアル入出力線との間を接続する。

ポインタＰＮＴは、シフトレジスタから構成され、その
シフト動作に応じてデータセレクタの選択信号を順次歩
進させて、データラッチＤＲＡ又はＤＲＢのデータをシ
リアル入出力線を通してシリアルに出力し、あるいはシ
リアルに入力されるデータをデータラッチＤＲＡ又はＤ
ＲＢに入力する。この実施例では、シリアル転送時の時
間余裕を作り出すために、ポインタＰＮＴの先頭ビット
には、ピント線の最終アドレスｍを割り当てる。

そして、ポインタＰＮＴの第２位のビットにビット線の
先頭アドレスＯを割り当てる。

この構成では、例えばデータラッチＤＲＡ　（又はＤ　
ＲＢ　’）を用い°ζ、ｍビットのデータをシリアルに
出力した後、他のデータラッチＤＲＢ　（又はＤＲＡ）
を用いてシリアルにデータを送出するとき、上記先頭ピ
ントに最終アドレスが割り当てられているから、それを
受けて上記データラッチの切り換えを行うと直ちにシリ
アルデータを出力させることができる。

例えば、ポインタＰＮＴの先頭ビットに０番目の７１・
ルスを割り当て、最終ビットに最終アドレスｍを割り当
てると、ポインタＰＮＴにおける最終ピントから先頭ビ
ットまでの長い配線における伝播遅延時間により時間が
かかりシリアルデータの出力が遅れるものである。

第９図には、この発明に係る半導体記憶装置に設けられ
る機能の一実施例を説明するための要部回路図が示され
ている。

この実施例の半導体記憶装置は、ワード線単位で書き込
みを行うという、いわゆるフラッシュライト機能が付加
される。この実施例のフラッシュライトａ能は、従来の
ように１ワ一ド線単位の全メモリセルに同じ書き込み信
号を書き込むことに加えて、半導体記憶装置に要求され
る多様な書き込みに応えるために次のようなマスク機能
が付加される。

同図においては、このフラッシュライトのマスク機能を
説明するために必要な最小単位である２対のビット線、
このビット線に設けられたセンスアンプ、上記２対のビ
ット線と交差する１つのワード線、その交差点に設けら
れるメモリセル、上記２対のビット線とそれに対応した
２対の入出力線とを接続させる単位のカラムスイッチ回
路、上記２対の入出力線に設けられる２組の書き込みア
ンプ、後述するような誤書き込みを防止するための２組
のプリチャージ電圧回路が代表として例示的に示されて
いる。

この実施例において実現されるマスク機能の概要は、次
の通りである。すなわち、従来のようにワード線単位の
メモリセルに同じデータを書き込むという単純なフラッ
シュライトの他、入出力線単位でマスクをかけることが
できるようにするものである。すなわち、マスクがかけ
られた入出力線に対応したビット線に設けられたメモリ
セルは、書き込み動作が行われずもとの記憶情報を保持
する。

このようなマスク機能を持つフラッシュライトは、例え
ばメモリアレイの隣接ビットが相互に異なる記憶情報を
持つようにするときに便利なものとなる。すなわち、従
来のフラッシュライト動作により全メモリセルに論理“
０”を書き込み、次にマスク機能付きのフランシュライ
トにより１ビット置きのメモリセルに論理“１”を書き
込むようにすると、マトリックス配置されたメモリセル
において隣接ビットが論理“Ｏｏと論理“１”とからな
るようなチッカー模様にすることができる。

それ故、このマスク機能を持つフラッシュライトは、Ｒ
ＡＭのテスティング等において有効に利用できるもので
ある。

この実施例において、マスク機能付きのフランシュライ
ト動作を説明するために、フラッシュライトが行われる
ビット線をＢＬＦ、ＢＬＦとして示し、フラッシュライ
トのマスクが行われるビ・ノド線をＢＬＭ、ＢＬＭとし
て示している。それ故、それに対応した入出力線ＦＷＩ
Ｏはフラッシュライトが行われる入出力線を意味し、入
出力線ＭｌＯはマスクが行われる入出力線を意味し、デ
ータ端子ＦＷＤｉはフラッシュライトが行われる入力端
子を意味し、データ端子ＭＤｊはマスクが亦けられる入
力端子を意味する。このようなビット線や入出力線及び
入力端子の区別は、固定的なものではなく、動作モード
の指定により変更できるものである。例えば、後述する
書き込みアンプやプリチャージ電圧発生回路の選択スイ
ッチを切り替えることにより、上記フラッシュライトが
行われるビット線及び入出力線と、フラッシュライトが
マスクされるビット線及び入出力線とを入れ替えること
ができる。また、−斉フラッシュライトモードを設定し
たときには、上記２対の入出力線に書き込み情報が伝え
られ、カラムスイッチ回路の全選択により全ビット線に
それに対応した入出力線からの書き込み情報を伝えるよ
うにすることもできる。

上記フランシュライトのマスク機能を付加するために、
書き込みアンプの出力部には、選択信号ＷＳＷ　ｉ　、
ＷＳＷｊによりスイッチ制御される選択スイッチ回路が
設けられる。すなわち、フラッシュライトが行われる入
出力線ＦＷＩＯに対応した選択信号ＷＳＷｉをハイレベ
ルにし、選択スイ・７チ回路をオン状態にしてフラッシ
ュライトデータＦＷＤｉを受ける書き込みアンプの出力
信号をそれに対応した入出力１ａＦＷＩＯに伝える。こ
れに対して、フラッシュライトのマスクが行われる入出
力線ＭＩＯに対応した選択信号ＷＳＷｊをロウレベルに
し、選択スイッチ回路をオフ状態にする。

このようなマスクが行われるときには、後述するような
マスク側のメモリセルに誤書き込みが行われるのを防止
するために、プリチャージ電圧発生回路ＦＷＶＣ及びＭ
ＶＧが設けられ、制御信号ＲＩＯＳｉとＲＩＯ３ｊによ
りスイッチ制御される選択スイッチ回路を通してプリチ
ャージ電圧（バイアス電圧）をマスク側の入出力線ＭＩ
Ｏに供給する。すなわち、上記のようにフラッシュライ
トのための書き込み信号が伝えるられる入出力線ＦＷ（
Ｏに対応したプリチャージ電圧発生回路ＦＷＶＣにより
形成されたプリチャージ電圧は、制御信号ＲＩＯ３ｉが
ロウレベルにされることにより選択スイッチ回路がオフ
状態にされること応じて、上記入出力線ＦＷＩＯには伝
えられない。

すなわち、フラッシュライト動作を妨害しないようにさ
れる。これに対して、フラッシュライトのマスクがかけ
られる入出力線ＭＩＯに対応したプリチャージ電圧発生
回路ＭＶＧの選択スイッチ回路は、制御信号ＲＩＯＳｊ
がハイレベルにされることに応じてオン状態にされ、プ
リチャージ電圧を入出力線ＭＩＯに伝える。

このように、入力端子ＦＷＤｉとＭＤｊに対応した書き
込みアンプの出力に設けられる選択スイッチ回路と、プ
リチャージ電圧発生回路ＦＷＶＧ及びＭＶＧの出力に設
けられる選択スイッチ回路とは相補的にスイッチ制御さ
せられる。

上記のようなマスク機能を付加したときに、それに対応
した入出力線ＭＴＯにプリチャージ電圧発生回路ＭＶＧ
により形成したプリチャージ電圧を供給する理由は、次
の通りである。

すなわち、第１０図に示した動作波形図のように、ワー
ド線ＷＤをハイレベルに立ち上げる前にビット線にフラ
ッシュデータを入出力線ＦＷＩＯを通してライ１−する
。これにより、フランシュライトが行われるビット線Ｂ
ＬＦ、［３ＬＦには、所望のデータがライトされる。こ
れに対して、マスクがかけられたピントＶＡＢＬＭ、Ｂ
ＬＭはプリチャージ回路ＭＶＧによりプリチャージ電位
のままに維持される。

もしも、上記プリチャージ電圧発生回路ＭＶＧがないと
、マスク側の入出力線ＭＩＯ及びピント線ＢＬＭ、ＢＬ
Ｍはフローティング状態のプリチャージ電位にされる。

したがって、センスアンプにおけるＰヂャンネルＭＯ３
ＦＥＴのしきい値電圧Ｖｔｈｐ　　（絶対値）が、Ｎチ
ャンネルＭＯ３ＦＥＴのしきい値電圧Ｖ　ｔｈｎより大
きいと、上記フラッシュライト側のフラッシュデータに
より先にＮチャンネルＭＯＳ　Ｆ　ＥＴがオン状態にさ
れる。すなわち、フラッシュライト側のビット線ＢＬＦ
。

ＢＬＦの電位差が上記しきい値電圧Ｖ　Ｌｈｎより大き
くなると、センスアンプのＮチャンネルＭＯ５ＦＥＴが
オン状態になり、センスアンプのコモンソース線ＰＮの
電位を低くする。このコモンソース線ＰＨの電位低下に
追従して、上記のようにフローティング状態にあるマス
ク側のビット線Ｂ’ＬＭのプリチャージ電位に維持され
るべき電位が不所望に下がり始める。このとき、マクス
側ビット線ＢＬＭのメモリセルに論理″１”　（ハイレ
ベル）の記憶電荷が保持されていたなら、これらが競合
し合って、ワード線を選択状態にしてセンスアンプを活
性化したとき、マスク側のメモリセルに誤データ論理“
０”をライトしてしまう。

上記のようなセンスアンプを構成するＭＯＳＦＥＴのし
きい４ｆｉ電圧のバラツキによる誤動作の他、上記入出
力線ＦＷＩＯとＭＩＯは、隣接して平行に配置されるも
のである。それ故、上記のような書き込みアンプからの
入出力線ＦＷＩＯに書き込みデータを入力したとき、上
記のようなプリチャージ電圧発生回路ＭＶＧを設けない
で、マスク側の入出力４１Ｍｌ０をフローティング状態
にしていると、容量カップリングによってマスク側のプ
リチャージ電位が変動してしまう。これがオフセントと
なり、ワード線を選択してメモリセルをビット線に接続
したとき、マスク側のビット線に読み出される記憶情報
のレベルマージンが低下し、マスク側のメモリセルの記
憶情報が反転させられてしまうという虞れがある。

この実施例では、上記のようなマスクをかけるとき、そ
れに対応した入出力線に比較的電流供給能力の大きいマ
スク用ジェネレータ、言い換えるならば、プリチャージ
電圧発生回路を設けて、入力出力線やピント線にプリチ
ャージ（ハーフプリチャージ）電圧を供給してその電位
変動を防止するものである。

この構成では、上記全カラムスイッチをオフ状態にして
、ワード線を選択状態にしたときには、フラ・ノシュラ
イト側のビット線にはフラッシュライトデータが取り込
まれ、マスク側のビット線には選択されたメモリセルの
記憶電荷に従って漱小電位差が現れる。したがって、セ
ンスアンプが活性かされたとき、フラッシュライト側の
ビット線のメモリセルには上記フラッシュライトデータ
を書き込みが行われ、マスク側のピノ１−線のメモリセ
ルには上記読み出した信号の再書き込みが行われる。

入出力線の数は、上記のように２対に限定されるもので
はなく４対等から構成してもよい。また、１つのＲＡＭ
に、上記実施例のフランシュライトのための入力回路を
単位として複数から構成するものであってもよい。

第１１図には、この発明に係る半導体記憶装置の更に他
の一実施例の概念図が示されている。

この実施例では、内部に２つのカラーレジスタＲｅｇＯ
とＲｅｇｌ　とが設けられる。これらのカラーレジスタ
ＲｅｇＯとＲｅｇｌには、特に制限されないが、４ビツ
トからなるカラーデータが記憶される。

これらのカラーデータに対応して、メモリマットＱＪＭ
Ａは、４ビツトの単位でメモリアクセスが行われる。特
に制限されないが、高速連続読み出しを可能にするため
、先頭のデータが格納される部分がスタティック型ＲＡ
Ｍ　（ＳＲＡＭ）から構成され、第２データ以降のデー
タは、ダイナミック型ＲＡＭ（ＤＲＡＭ）から構成され
る。スタティック型ＲＡＭは、上記のように先頭データ
の記憶に限定されるから、その記憶容量は小さく構成さ
れる。

この実施例では、書き込みデータＤｉｎは、１ビツトか
ら構成される。この占き込みデータＤｉｎは、メモリマ
ット部ＭＡに記憶されるのではなく、上記メモリマノ］
・部ＭＡの×４ビット構成の入出力線と上記レジスタＲ
ｅｇｏ又はＲｅｇｌを選択的に接続させるために用いら
れる。言い換えるならば、上記データＤｉｎは、レジス
タＲｃｇＯ又はＲｅｇｌを選択する信号として用いられ
る。例えば、データＤｉｎがロウレベルならレジスタＲ
ｅｇＯに記せされた４ビツトからなるカラーデータがメ
モリマント部ＭＡの選択されたアドレスに書き込まれ、
データＤｉｎがハイレベルならレジスタＲｅｇ１に記憶
された４ビツトからなるカラーデータがメモリマント部
ＭＡの選択されたアドレスに書き込まれる。

例えば、Ｒｅｇｏに赤のカラーデータを記憶させ、Ｒｅ
ｇｌに青のカラーデータを記ｔαさせると、入力データ
Ｄｆｎの０と１に合わせて赤と青のドソ１−からなるカ
ラー表示が行われる。したがって、上記データＤｉｎを
そのままとし、Ｒｅｇｏに赤から黄色のカラーデータに
変更すると、表示画面には赤に変わって黄色と青のドツ
トからなるカラー表示に変化する。上記のように４ビッ
トによりカラーデータを表示する場合には、１６ｉｆｆ
ｌりのカラーの中から２つのカラーを選ぶことができる
。

第１２図には、上記メモリの１単位の概念図が示されて
いる。１単位（前記の例では４ビツト）は、そのうち先
頭に読み出すビットをＳＲＡＭに記憶させ、他の残りビ
ットはＤＲＡＭに記憶させるようにする。

なお、データＤｉｎを２ビツトとすると、最大４つのカ
ラーレジスタを設けることができる。また、カラーレジ
スタは、４ビツトの他８ビット等により構成してもよい
。

第１３図には、上記４ビツトからなるカラーデータを１
本のデータ端子からシリアルに出力させる場合の動作タ
イミング図が示されている。

ロウアドレスス［・ローブ信号ＲＡＳをロウレベルにし
、カラムアドレスストローブ信号ＣＡＳのに同期して内
部力ラムアドレスカンフを歩進させ、あるいはＣＡＳ信
号に同期してカラムアドレスを入力して順次カラ１、選
択を切り換ｉ２て、上記ｌワード線分のデータを読み出
す。このとき、先頭のビットはＳＲＡＭから出力される
ので、ＣＡＳＯロウレベルに対応して直ちにデータを出
力することができる。この間を利用して、ＤＲＡＭ側で
はメモリセルからの微小信号をセンスアンプで増幅する
。しためくって、２サイクル目のビットは、ＤＲＡＭか
ら読み出し信号を利用することができる。

第１４図には、この発明に係る半導体記憶装置の更に他
の一実施例の概念図が示されている。

この実施例では、入力データｐ　１ｎｏ−３のように同
時多ビツト入力可能とされる。この場合には、例えばＤ
ｉｎＯに対応して、カラーレジスタにより４ないし８ビ
ットに変換されたカラーデータは、ＳＲＡＭ部に一括し
て四き込まれる。上記カラーレジスタに対するデータの
書き込み（カラーデータの指定）は、図示しないが、デ
ータ端子Ｄｉｎを利用して時分割で書き込む。あるいは
、レジスタ書き込み用の専用データ入力端子を設ける。

この実施例の読み出し動作は、第１５図のタイミング図
に示すように、ページモード又はスタティックカラムモ
ードにより読み出す。この場合も、先頭ビットは、ＳＲ
ＡＭから読み出すようにするものである。この場合、各
４つのカラーデータがそれぞれシリアルに出力される。

第１６図には、この発明に係る半導体記憶装置の更に他
の一実施例の概念図が示されている。

この実施例においても、入力データＤ　１ｎｏ−３のよ
うに同時多ビツト入力可能とされる。この場合には、例
えばＤｉｎＯに対応して、カラーレジスタにより４ない
し８ビットに変換されたカラーデータは、ＳＲＡＭ部に
一括して書き込まれる。上記カラーレジスタに対するデ
ータの書き込み（カラーデータの指定）は、図示しない
が、前記実施例と同様である。

この実施例の読み出し動作は、第１７図のタイミング図
に示すように、ページモード又はスタティックカラムモ
ートにより読み出す。この場合も、先頭データ（００〜
０３）がＳＲＡＭから読み出すようにするものである。

これにより、最初のデータを高速に出力させることがで
きる。そして、残り３つのデータがＤＲＡＭ側からデー
タ単位で順次読み出される。

以上の第１１図ないし第１６図に示した半導体記憶装置
は、上記のようなＳＲＡＭ部を内蔵させることによって
、連続読み出しが高速に行えるからシリアル入出力部を
設けることが省略できる。

なお、必要ならシリアル入出力部を設けるようにするも
のであってもよい。

以下にこの発明に係るマルチ・ボート・メモリの具体的
一実施例の回路図を示す。

第１８図及び第１９図には、この発明が適用されたマル
チボー１−ＲＡＭのＲＡ、　Ｓ　系コンＩ−ロール回路
の一実施例の具体的回路図が示されている。

信号Ｒ１〜Ｒ３は、ＲＡＳ系の内部タイミング信号であ
る。

第２０図には、この発明が適用されたマルチボートＲＡ
ＭのＣＡＳ系コントロール回路の一実施例の具体的回路
図が示されている。同図の信号ＣＩ、Ｃ２はＣＡＳ系の
内部タイミング信号である。

第２１図ないし第２３図には、この発明が適用されたマ
ルチボートＲＡＭのＷＥ系コントロール回路の一実施例
の回路図が示されている。

第２４図及び第２５図には、この発明が適用されたマル
チボートＲＡＭのＤＴ系コントロール回路の一実施例の
具体的回路図が示されている。

第２６図及び第２７図には、この発明が適用されたマル
チボートＲＡＭのＳＣ系コントロール回路の一実施例の
具体的回路図が示されている。

第２８図ないし第３０図には、この発明が適用されたマ
ルチボートＲＡＭのＳＥ系コントロール回路の一実施例
の具体的回路図が示されている。

第３１図には、この発明が適用されたマルチボＩ・ＲＡ
　ＭのＸアドレスバッファの一実施例の具体的回路図が
示されている。

第３２図には、この発明が適用されたマルチボー　トＲ
Ａ　ＭのＸ（ロウ）プリデコーダの一実施例の具体的回
路図が示されている。

第３３図には、この発明が適用されたマルチボートＲＡ
Ｍのリフレッシュカウンタの一実施例の具体的回路図が
示されている。

第３４図には、この発明が適用されたマルチボートＲＡ
ＭのＸ（ロウ）系冗長回路の一実施例の具体的回路図が
示されている。

第３５図には、この発明が適用されたマルチホトＲＡＭ
のワード線駆動信号発生回路の一実施例の具体的回路図
が示されている。

第３６図には、この発明が適用されたマルチボートＲＡ
Ｍのワード線選択駆動信号発生回路の一実施例の具体的
回路図が示されている。

第３７図には、この発明が適用されたマルチボー１−Ｒ
ＡＭのシャント制御信号発生回路の一実施例の回路図が
示されている。

第３８図には、この発明が適用されたマルチボートＲＡ
ＭのＹアドレスバッファの一実施例の具体的回路図が示
されている。

第３９図には、この発明が適用されたマルチボー）ＲＡ
ＭのＹプリデコーダの一実施例の具体的回路図が示され
ている。

第４０図には、この発明が適用されたマルチボートＲＡ
Ｍのアドレス遷移検出回路の一実施例の具体的回路図が
示されている。

第４１図には、この発明が適用されたマルチボートＲＡ
ＭのＸデコーダの一実施例の具体的回路図が示されてい
る。

第４２図には、この発明が適用されたマルチボートＲＡ
ＭのＹデコーダの一実施例の回路図が示されている。

第４３図には、この発明が適用されたマルチボートＲＡ
Ｍのメモリアレイ及びセンスアンプの一実施例の回路図
が示されている。

第４４図には、この発明が適用されたマルチボーｌＲＡ
Ｍのデータレジスタ（データラッチ）及びポインタの一
実施例の具体的回路図が示されている。

第４５図ないし第４８図には、この発明が適用されたマ
ルチボートＲＡＭの入出力コントロール回路の一実施例
の回路図が示されている。

第４９図及び第５０図には、この発明が適用されたマル
チボートＲＡＭのＲＡＭ用データ人カバソファの一実施
例の回路図が示されている。

第５１図には、この発明が適用されたマルチポー１−Ｒ
ＡＭのＳＡＭ用データ入カバソファの一実施例の回路図
が示されている。

第５２図には、この発明が適用されたマルチボートＲＡ
ＭのＲＡＭ用メインアンプの一実施例の回路図が示され
ている。

第５３図には、この発明が適用されたマルチボートＲＡ
ＭのＳＡＭ用メインアンプの一実施例の回路図が示され
ている。

第５４図には、この発明が適用されたマルチボートＲＡ
ＭのＲＡＭ用ならびにＳＡＭ用データ出カバソファの一
実施例の回路図が示されている。

第５５図は、この発明が適用されたマルチボートＲＡＭ
の各種電圧発生回路ならびに信号発生回路の一実施例の
回路図が示されている。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１ランダム入出力機能とシリアル入出力機能とを合
わせ持ち、メモリアレイにマスク情報を記憶するエリア
を設けてマスクレジスタとの間でマスク情報をパラレル
に転送するとともに、その出力によりメモリアレイから
シリアル出力用レジスタに対するパラレル転送をビット
単位で有効／無効の制御を行うようにする。この構成で
は、リード／ライト時にマスクされる記憶エリア又は表
示エリア（ウィンド表示）が簡単にできるという効果が
得られる。

（２）中央部にシリアル入出力部を配置し、その左右に
上記シリアル入出力部に対応した複数からなるメモリア
レイを対称的に配置するとともに、その両側にメモリア
レイのランダムアクセス用カラｌ、選択回路を配置する
。この構成では、シリアル入力出力部の共用化によって
回路規模を小さ（できるという効果が得られる。

（３）予備ビット線を設け、メモリアレイ部に不良ピン
ト線が存在するときには、予備ビット線からのパラレル
転送情報をそれに対応したデータラッチにいったん取り
込むとともに、同じ転送サイクル中にシリアル入出力線
を通して不良ビットに対応したデータラッチに転送する
。これにより、単純なシフト動作を行うポインタを用い
つつ、ビット線の欠陥救済が行えるという効果が得られ
る。

（４）メモリアレイ部をスタティック型ＲＡＭとダイナ
ミック型ＲＡＭとの組み合わせにより構成し、連続読み
出しのサイクルの先頭のデータ又はビットを上記スタテ
ィック型ＲＡＭから出力させることにより高速読み出し
が可能になるという効果が得られる。

（５）データラッチをシリアル入出力線に接続させる選
択信号を形成するシリアル入出力用のポインタの先頭ビ
ットを最終アドレスが割り当てられたビット線に対応さ
せる。これによりシリアル出力の時間余裕を持たせるこ
とができるという効果が得られる。

（６）複数の入出力線に選択スイッチ回路を介して書き
込みアンプと、プリチャージ電圧発生回路を設け、フラ
シュライトのとき上記選択スイッチ回路を制御して複数
の入出力線にフラッシュライトデータ又はプリチャージ
電圧を与えることにより、マスク機能を付加したフラン
シュライトモードを実現できるという効果が得られる。

（７）上記（６）により、７トリツクス配置されたメモ
リセルに対する多様な書き込みモー１−を実現でき、テ
スティング時間を短縮することができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図において
、シリアル入出力部を中点で上下２分割し、上側から下
側から２ビツトづつシリアルに出力させる構成を採るも
のであってもよい。この場合には、ランダム入力のとき
のアドレス割り当てを上記のようなシリアル入出力に合
わせて設定すればよい。上記のように２分割すると、入
出力線の負荷が軽くなるから高速シリアル出力が可能に
なる。また、シリアル入力出力部に対して、共通に用い
るメモリアレイの数を増加させてもよい。メモリアレイ
に設けられるセンスアンプは、上記のようなシェアード
センスアンプの他メモリマント毎にそれぞれセンスアン
プを設ける構成としてもよい。

この発明は、ランダムポート、シリアルポート及びその
両方を備えた半導体記憶装置及びそのレイアウト方式に
広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記の通りである
。すなわち、メモリアレイにマスク情報を記憶するエリ
アを設けてマスクレジスフとの間でマスク情報をパラレ
ルに転送するとともに、その出力によりメモリアレイか
らシリアル出力用レジスフに対するパラレル転送をビッ
ト単位で存効／無効の制御を行うようにすることにより
シリアル入出力回路を通したり一ド／ライト時にマスク
される記憶エリア又は表示エリア（ウィンド表示）が節
単にできる。中央部にシリアル入出力部を配置し、その
左右に上記シリアル入出力部に対応した複数からなるメ
モリアレイを対称的に配置するとともに、その両側にメ
モリアレイのランダムアクセス用カラム選択回路を配置
することより入力出力部の回路規模を小さくできる。メ
モリアレイに対して予備ビット線を設け、メモリアレイ
部に不良ビット線が存在するときには、予備ピッ）　４
ｍからのパラレル転送情報をそれに対応したデータラッ
チにいったん取り込むとともに、同じ転送サイクル中に
シリアル入出力線を通して不良ビットに対応したデータ
ラッチに転送することよりシフト動作を変更することな
くビット線の欠陥救済が行える。メモリアレイ部をスタ
ティック型ＲＡＭとダイナミック型ＲＡＭとの組み合わ
せにより構成し、連続読み出しのサイクルの先頭のデー
タ又はビットを上記スタティック型ＲＡＭから出力させ
ることにより高速読み出しが可能になる。データラッチ
をシリアル入出力線に接続させる選択信号を形成するシ
リアル入出力用のポインタの先頭ビットを最終アドレス
が割り当てられたビット線に対応させることによりシリ
アル出力の時間余裕を持たせることができる。複数の入
出力線に選択スイッチ回路を介して書き込みアンプと、
プリチャージ電圧発生回路を設け、フラシュライトのと
き上記選択スイッチ回路を制御して複数の入出力線にフ
ランシュライトデータ又はプリチャージ電圧を与えるこ
とによりマスク機能を付加したフラッシュライトモード
を実現できる。

【図面の簡単な説明】

第１図は、この発明に係るマルチ・ポート・メモリの一
実施例を示すブロック図、 第２図は、この発明に先立って考えられたマルチ・ポー
ト・メモリにおけるメモリアレイ部の一例を示すブロッ
ク図、 第３図は、上記第１図に対応したメモリアレイ部の一実
施例を示すレイアウト図、 第４図は、この発明に係るマルチ・ポート・メモリの一
実施例を示す要部回路図、 第５図は、上記欠陥救済のパラレル転送動作をを説明す
るための動作波形図、 第６図は、この発明に係る半導体記憶装置の他の一実施
例を示す要部ブロック図、 第７図は、この発明に係る半導体記憶装置の更に他の一
実施例を示す要部ブロック図、第８図は、この発明に係
る半導体記憶装置の更に他の一実施例を示す要部ブロッ
ク図、第９図は、この発明に係る半導体記憶装置の他の
一実施例を示す要部ブロック図、 第１０図は、その動作波形図、 第１１図は、この発明に係る半導体記憶装置の更に他の
一実施例を示す概念図、 第１２図は、上記メモリの１単位を示す概念図、第１３
図は、上記４ビツトからなるカラーデータを１本のデー
タ端子からシリアルに出力させる場合の動作タイミング
図、 第１４図は、この発明に係る半４体記憶装置の更に他の
一実施例を示す概念図、 第１５図は、その動作の一例を説明するためのタイミン
グ図、 第１６図は、この発明に係る半導体記憶装置の更に他の
一実施例を示す概念図、 第１７図は、その動作の一例を説明するためのタイミン
グ図、 第１８図及び第１９図は、この発明が適用されたマルチ
ボートＲＡＭのＲＡＳ系コントロール回路の一実施例を
示す回路図、 第２０図は、この発明が適用されたマルチボートＲＡＭ
のＣＡＳ系コントロール回路の一実施例を示す回路図、 第２１図ないし第２３図は、この発明が適用されたマル
チボートＲＡＭのＷＥ系コントロール回路の一実施例を
示す回路図、 第２４図及び第２５図は、この発明が適用されたマルチ
ボー１−ＲＡＭのＤＴ系コントロール回路の一実施例を
示す回路図、 第２６図及び第２７図は、この発明が適用されたマルチ
ボー１−　ＲＡ　ＭのＳＣ系コントロール回１の一実施
例を示す回路図、 第２８図ないし第３０図は、この発明が適用されたマル
チボー）ＲＡＭのＳＥ系コントロール回路の一実施例を
示す回路図、 第３１図は、この発明が適用されたマルチボートＲＡ　
ＭのＸアドレスバッファの一実施例を示す回路図、 第３２図は、この発明が適用されたマルチボートＲＡＭ
のＸプリデコーダの一実施例を示す回路図、 第３３図は、この発明が通用されたマルチボー１−ＲＡ
Ｍのりフレッシュカウンタの一実施例を示す回路図、 第３４図は、この発明が適用されたマルチボー１−　Ｒ
Ａ　ＭのＸ系冗長回路の一実施例を示す回路図、第３５
図は、この発明が適用されたマルチボー１−　ＲＡ　Ｍ
のワード線駆動信号発生回路の一実施例を示す回路図、 第３６図は、この発明が適用されたマルチボー１〜ＲＡ
　Ｍのワード線選択駆動信号発生回路の一実施例を示す
回路図、 第３７図は、この発明が適用されたマルチボートＲＡＭ
のシャント制御信号発生回路の一実施例を示す回路図、 第３８図は、この発明が適用されたマルチボートＲＡＭ
のＹアドレスバッファの一実施例を示す回路図、 第３９図は、この発明が適用されたマルチボー）ＲＡＭ
のＹプリデコーダの一実施例を示す回路図、 第４０図は、この発明が適用されたマルチボー）ＲＡＭ
のアドレス遷移検出回路の一実施例を示す回路図、 第４１図は、この発明が適用されたマルチボートＲＡＭ
のＸデコーダの一実施例を示す回路図、第４２図は、こ
の発明が適用されたマルチボー）ＲＡＭのＹデコーダの
一実施例を示す回路図、第４３図は、この発明が適用さ
れたマルチボートＲＡＭのメモリアレイ及びセンスアン
プの一実施例を示す回路図 第４４図は、この発明が適用されたマルチボートＲＡＭ
のデータレジスタ及びポインタの一実施例を示す回路図
、 第４５図ないし第４８図は、この発明が適用されたマル
チボートＲＡＭの入出力コントロール回路の一実施例を
示す回路図、 第４９図及び第５０図は、この発明が適用されたマルチ
ボートＲＡＭのＲＡＭ用デー７人カバソファの一実施例
を示す回路図、 第５１図は、この発明が適用されたマルヂボートＲΔＭ
のＳＡＭ用データ人カバ・２フアの一実施例を示す回路
図、 第５２図は、この発明が適用されたマルチボートＲＡＭ
のＲＡＭ用メインアンプの一実施例を示す回路図、 第５３図は、この発明が適用されたマルチポー１・ＲＡ
ＭのＳＡＭ用メインアンプの一実施例を示す回路図、 第５４図は、この発明が適用されたマルチボートＲＡＭ
のＲＡＭ用ならびにＳＡＭ用データ出力バノファの一実
施例を示す回路図、 第５５図は、この発明が適用されたマルチボートＲＡＭ
の各種電圧発生回路ならびに信号発注回路の一実施例を
示す回路図である。 ＲＷ・・・ロウデコーダ、ＣＲ・・・カラーレジスタ、
ＭＲ・・・マスクレジスタ、ＬＯＰ・・・論理回路、Ｓ
ＡＭ・・・シリアル入出力部、ＹＤＥＣ・・・カラムデ
コーダ、ＳＡ・・・センスアンプ、ＰＴ　（ＰＮＴ）　
　・　・　・ポインタ、ＤＬ・・・データラッチ、ＳＬ
・・・シリアルセレクタ、ＤＲＯ，ＩＩ）Ｒ１・・・デ
ータレジスタ、Ｍ−ＡＲＹ・・・メモリアレイ、ＭＶＧ
、ＦＷＶＣ・・・ジェネレータ、ＭＡ・・・メモリマン
ト（メモリアレイ） ＲＴＧ・・・ＲＡＳ系コントロール回路、ＣＴＧ・・・
ＣＡＳ系コントロール回路、ＷＴＧ・・・ＷＥ系コント
ロール回路、ＤＴＧ・・・ＤＴ系コントロール回路、Ｓ
ＣＧ・・・Ｓ５ｃ系コントロ一ル回路、ＳＴＧ・・・Ｓ
Ｅ系コントロール回路、ＸＡＢ・・・Ｘアドレスバッフ
ァ、ＰＸＤ・・・Ｘプリデコーダ、ＲＦＣ・・・リフレ
ッシュカウンタ、ＸＲＣＯ，Ｘｒ２Ｃ１・・・Ｘ系冗長
回路、φＸＧ・・・ワード線駆動信号発生回路、ＸＣ・
・・ワード線選択駆動信号発生回路、ＹＡＢ・・・Ｙア
ドレスバッファ、ＰＹＤ・・・Ｙプリデコーダ、ＡＴＤ
・・・アドレス遷移検出回路、ＸＤ・・・Ｘデコーダ、
ＹＤ・・・Ｙデコーダ、ＭＡＲＹＯ，ＭＡＲＹＩ　＝　
・−メ−Ｔ：す７’Ｌ／イ、ＳＡＯ・・・センスアンプ
、ＩＯＣ・・・入出力コントロール回路、ＤＩＢＯ−Ｄ
ＩＢ３・・・ＲＡＭ用テータ入力ハンファ、５ＤＩＢＯ
−８ＤＩＢ３　・・・ＳＡＭ用データ入カバソファ、Ｍ
ＡＯ，ＭＡ２、ＭＡ４．ＭＡ６・・・ＲＡＭ用メインア
ンプ、ＳＭＡＯ，５ＭＡ２，５ＭＡ４，３ＭＡ６　・・
・ＳＡＭ用メインアンフ、ＤＯＢＯ，ＤＯＢ２．ＤＯＢ
４．ＤＯＢ６・・・ＲＡＭ用データ出力バソ７７．５Ｄ
ＯＢＯ，５ＤＯＢ２，５ＤＯＢ４，５ＤＯＢ６・・・Ｓ
ＡＭ用データ出カバソファ、■ＬＧ・・・２！準電圧発
生回路、ＶＢＢＧ・・・基板バソクハイアス電圧発生回
路、ＶＰＬＧ・・・プレート電圧発生回路、ＩＮＴ・・
・ＩＮＴ信号発生回路。 １００〜３ Ｓ１１０　　Ｏ〜３

Claims (1)

1. 【特許請求の範囲】 １、ランダム入出力機能とシリアル入出力機能とを合わ
   せ持ち、メモリアレイにマクス情報を記憶するエリアを
   設けてマスクレジスタとの間でマスク情報をパラレルに
   転送するとともに、その出力によりメモリアレイからシ
   リアル出力用レジスタに対するパラレル転送をビット単
   位で有効／無効の制御を行うことを特徴とする半導体記
   憶装置。 ２、中央部にシリアル入出力部を配置し、その左右に上
   記シリアル入出力部に対応した複数からなるメモリアレ
   イを対称的に配置するとともに、その両側にメモリアレ
   イのランダムアクセス用カラム選択回路を配置したこと
   を特徴とする半導体記憶装置のレイアウト方式。 ３、ランダム入出力機能とシリアル入出力機能とを合わ
   せ持ち、メモリアレイに対して予備ビット線を設け、メ
   モリアレイ部に不良ビット線が存在するときには、予備
   ビット線からのパラレル転送情報をそれに対応したデー
   タラッチにいったん取り込むとともに、同じ転送サイク
   ル中にシリアル入出力線を通して不良ビットに対応した
   データラッチに転送する機能を持たせたことを特徴とす
   る半導体記憶装置。 ４、メモリアレイ部をスタティック型ＲＡＭとダイナミ
   ック型ＲＡＭとの組み合わせにより構成し、連続読み出
   しサイクルの先頭のデータ又はビットを上記スタティッ
   ク型ＲＡＭから出力させることを特徴とする半導体記憶
   装置。 ５、シリアルアクセスポートを備え、データラッチをシ
   リアル入出力線に接続させる選択信号を形成するシリア
   ル入出力用のポインタにおいて、ポインタの先頭ビット
   を最終アドレスが割り当てられたビット線に対応させる
   ことを特徴とする半導体記憶装置。 ６、複数の入出力線に選択スイッチ回路を通して書き込
   み信号を供給する複数の書き込みアンプと、上記選択ス
   イッチ回路により書き込み非選択にされた入出力線に対
   してプリチャージ電圧を与えるプリチャージ電圧発生回
   路と含み、カラムスイッチ回路を全選択状態するととも
   に、選択スイッチ回路により入出力線に書き込みアンプ
   又はプリチャージ電圧発生回路の出力信号を伝え、カラ
   ムスイッチを非選択状態にした後にワード線の選択動作
   とセンスアンプの活性化を行うという動作モードを備え
   てなることを特徴とする半導体記憶装置。