JPH08235852A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 書込動作および読出動作を同時に実行するこ
とを可能とし、データ処理速度を高速化することであ
る。 【構成】 上位および下位のデータ入出力端子グループ
８１および８２を有し、そのグループ単位でデータの入
出力が行なわれる。アーリーライトモードの指定が、ク
ロック発生回路２に含まれるアーリーライト検出回路に
よって検出された場合に、一方のグループが書込のため
に指定されると、書込制御回路３１または３２により制
御される下位入力バッファ４または上位入力バッファ５
によってデータが取込まれる。それと同時に、そのモー
ドの検出に応答して、下位出力バッファ６または上位出
力バッファ７により、書込用のデータの取込みが行なわ
れていない他方のグループが読出に用いられる。このた
めそのモードで、書込動作と読出動作とが同時に実行さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、複数の入出力端子グループを有する半導体記
憶装置に関するものである。

【０００２】

【従来の技術】半導体記憶装置である従来のダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと呼ぶ）にお
いては、複数のグループに分割された入出力端子グルー
プを有し、それらの複数の入出力端子グループを用いて
データの入出力を行なうものが知られている。

【０００３】図１３は、従来のＤＲＡＭの全体構成を示
すブロック図である。図１３を参照して、このＤＲＡＭ
１０３は、メモリセルアレイ１、センスリフレッシュア
ンプ・入出力制御回路１１、行デコーダ１２、列デコー
ダ１３、アドレスバッファ１４、クロック発生回路２
０、書込制御回路３、下位入力バッファ４、上位入力バ
ッファ５、下位出力バッファ６００、上位出力バッファ
７００、アドレス入力端子グループ８０、下位データ入
出力端子グループ８１、上位データ入出力端子グループ
８２、信号入力端子８３〜８７、電源端子８８および接
地端子８９を含む。

【０００４】このＤＲＡＭ１０３は、電源端子８８から
電源Ｖｃｃを受けるとともに、接地端端子８９から接地
電位Ｖｓｓを受けて動作する。メモリセルアレイ１は、
行および列に配列された複数のダイナミック型のメモリ
セル（図示せず）を有し、各メモリセルに記憶情報を蓄
積するためのものである。アドレス入力端子グループ８
０は、複数のアドレス入力端子を有する。

【０００５】アドレスバッファ１４は、アドレス入力端
子グループ８０を介して外部からアドレス信号Ａ０〜Ａ
９を受ける。アドレスバッファ１４は、受けたアドレス
信号Ａ０〜Ａ９を内部のアドレス信号として行デコーダ
１２へ与えるとともに、受けたアドレス信号Ａ０〜Ａ７
を内部のアドレス信号として列デコーダ４に与える。

【０００６】行デコーダ１２は、与えられたアドレス信
号に応答して、メモリセルアレイ１の行を指定するため
のものである。その指定を行なうためにワード線（図示
せず）が選択される。列デコーダ１３は、与えられたア
ドレス信号に応答して、メモリセルアレイ１の列を指定
するためのものである。その指定のために、ビット線対
（図示せず）が選択される。

【０００７】読出動作において、メモリセルアレイ１に
おける選択されたメモリセルから読出されたデータが、
センスリフレッシュアンプ・入出力制御回路１１と、下
位出力バッファ６００とを介して下位データ入出力端子
グループ８１へ伝達される。また、メモリセルから読出
されたデータは、センスリフレッシュアンプ・入出力制
御回路１１と、上位出力バッファ７００とを介して上位
データ入出力端子グループ８２へ伝達される。そのよう
に伝達されたデータがデータＤＱ１〜ＤＱ１６である。
そのように伝達されたデータＤＱ１〜ＤＱ１６は、外部
へ出力される。

【０００８】書込動作においては、下位データ入出力端
子グループ８１から入力されたデータＤＱ１〜ＤＱ８
が、下位入力バッファ４およびセンスリフレッシュアン
プ・入出力制御回路１１を介して、メモリセルアレイ１
における選択されたメモリセルに書込まれる。

【０００９】また、上位データ入出力端子グループ８２
から入力されたデータＤＱ９〜ＤＱ１６が、上位入力バ
ッファ５およびセンスリフレッシュアンプ・入出力制御
回路１１を介して、メモリセルアレイ１における選択さ
れたメモリセルに書込まれる。

【００１０】このＤＲＡＭ１０３の制御は、外部から信
号入力端子８３を介して入力される行アドレスストロー
ブ信号／ＲＡＳ、外部から信号入力端子８４を介して入
力される列アドレスストローブ信号／ＣＡＳ、外部から
信号入力端子８５を介して入力される下位書込指定信号
／ＬＷ、外部から信号入力端子８６を介して入力される
上位書込指定信号／ＵＷおよび外部から信号入力端子８
７を介して入力される出力イネーブル信号／ＯＥに応答
して行なわれる。

【００１１】クロック発生回路２０は、信号／ＲＡＳ、
信号／ＣＡＳ、信号／ＬＷ、信号／ＵＷおよび信号／Ｏ
Ｅを受け、それらの信号に応答して、クロック信号等の
信号を発生する。クロック発生回路２０から出力される
信号は、センスリフレッシュアンプ・入出力制御回路１
１、行デコーダ１２、列デコーダ１３、アドレスバッフ
ァ１４、書込制御回路３、下位出力バッファ６００およ
び上位出力バッファ７００にそれぞれ与えられる。

【００１２】センスリフレッシュアンプ・入出力制御回
路１１、行デコーダ１２、列デコーダ１３およびアドレ
スバッファ１４は、それぞれクロック発生回路２０から
与えられた信号に応答して動作する。

【００１３】書込制御回路３は、信号／ＬＷ、信号／Ｕ
Ｗ、クロック発生回路２０から与えられた信号、下位出
力バッファ６００から与えられた信号および上位出力バ
ッファ７００から与えられた信号を受ける。書込制御回
路３は、それらの受けた信号に応答して、下位入力バッ
ファ４および上位入力バッファ５を制御するための信号
をそれぞれ出力する。

【００１４】下位入力バッファ４および上位入力バッフ
ァ５の各々は、書込制御回路３から与えられた信号に応
答して動作する。下位出力バッファ６００および上位出
力バッファ７００の各々は、信号／ＯＥおよびクロック
発生回路２０から与えられた信号に応答して動作する。

【００１５】次に、このようなＤＲＡＭの動作モードの
一例を説明する。まず、アーリーライトモードについて
説明する。アーリーライトモードとは、外部から行アド
レス信号を取込むために信号／ＲＡＳが立下がった後、
列アドレス信号の取込みのために信号／ＣＡＳが立下が
る前に、書込動作を指定するために信号／ＬＷまたは信
号／ＵＷを立下げ、これにより、書込動作を起動させる
動作モードである。

【００１６】このようなアーリーライトモードを実行す
るためには、ＤＲＡＭ１０３が、以下に説明する図１４
〜図１６に示される回路を有することが必要である。

【００１７】図１４は、アーリーライトモードを実行す
るための従来のアーリーライト検出回路の回路図であ
る。

【００１８】図１４を参照して、アーリーライト検出回
路２０００は、図１３のクロック発生回路２０に含まれ
る。アーリーライト検出回路２０００は、インバータ２
３１〜２３３，２３５〜２３８，２４３〜２４５、ＮＯ
Ｒゲート２３９〜２４１およびＮＡＮＤゲート２３４，
２４２を含む。

【００１９】信号／ＣＡＳが、インバータ２３１，２３
２および２３３を介してＮＡＮＤゲート２３４の一方の
入力端子に与えられる。インバータ２３２の出力端子
と、インバータ２３３の入力端子との間のノードから信
号／ＣＡＳ０が出力される。この信号／ＣＡＳ０は、信
号／ＣＡＳの内部信号である。

【００２０】信号／ＲＡＳが、インバータ２３５，２３
６，２３７および２３８を介して、ＮＯＲゲート２３９
および２４０の各々の一方の入力端子に与えられる。イ
ンバータ２３８の入力端子側のノードから信号／ＲＡＳ
Ｃが出力される。この信号／ＲＡＳＣは、信号／ＲＡＳ
の内部信号である。

【００２１】信号／ＬＷが、ＮＯＲゲート２３９の他方
の入力端子に与えられる。信号／ＵＷが、ＮＯＲゲート
２４０の他方の入力端子に与えられる。ＮＯＲゲート２
４１においては、ＮＯＲゲート２３９の出力信号が一方
の入力端子に与えられ、ＮＯＲゲート２４０の出力信号
が他方の入力端子に与えられる。ＮＯＲゲート２４１の
出力信号は、ＮＡＮＤゲート２４２の一方の入力端子に
与えられる。

【００２２】ＮＡＮＤゲート２４２の出力信号が、ＮＡ
ＮＤゲート２３４の他方の入力端子に与えられる。ＮＡ
ＮＤゲート２３４の出力信号は、ＮＡＮＤゲート２４２
の他方の入力端子に与えられるとともに、インバータ２
４３，２４４および２４５を介し、アーリーライト検出
信号ＥＷとして出力される。

【００２３】このように構成されたアーリーライト検出
回路２０００は、次のように動作する。信号／ＲＡＳが
Ｈレベルである場合は、ＮＯＲゲート２３９および２４
０の出力信号がともにＬレベルになる。したがって、こ
の場合は、ＮＯＲゲート２４１の出力信号がＨレベルに
なる。

【００２４】一方、信号／ＲＡＳがＬレベルである場合
は、ＮＯＲゲート２３９の出力信号が、信号／ＬＷのレ
ベルを反転したレベルになり、ＮＯＲゲート２４０の出
力信号が、信号／ＵＷのレベルを反転したレベルにな
る。

【００２５】このように信号／ＲＡＳがＬレベルである
場合において、信号／ＵＷまたは信号／ＬＷの一方がＬ
レベルになると、ＮＯＲゲート２４１の出力信号がＬレ
ベルになる。この場合、ＮＡＮＤゲート２４２の出力信
号がＨレベルになる。したがって、このような状態にお
いて、信号／ＣＡＳがＨレベルからＬレベルに立下がる
と、インバータ２３３の出力信号がＨレベルになる。

【００２６】このため、その場合において、ＮＡＮＤゲ
ート２３４の出力信号がＨレベルからＬレベルになり、
それに応答して、アーリーライト検出信号ＥＷがＬレベ
ルからＨレベルになる。このように、信号ＥＷがＨレベ
ルになった場合がアーリーライトモードである。

【００２７】図１５は、アーリーライトモードを実行す
るための従来の下位出力バッファ６００および上位出力
バッファ７００の回路図である。

【００２８】図１５を参照して、下位出力バッファ６０
０および上位出力バッファ７００は、ともに図１３に示
されたものに対応する。上位出力バッファ６００は、イ
ンバータ６０１〜６０３，６２，６４，６６、４入力の
ＮＡＮＤゲート６０６、２入力のＮＡＮＤゲート６３，
６５およびＮチャネルＭＯＳトランジスタ６７，６８を
含む。

【００２９】上位出力バッファ７００は、４入力のＮＡ
ＮＤゲート６０７、インバータ７２，７４，７６、２入
力のＮＡＮＤゲート７３，７５およびＮチャネルＭＯＳ
トランジスタ７７，７８を含む。また、信号／ＣＡＳ０
を反転するためのインバータ６０８は、下位出力バッフ
ァ６００および上位出力バッファ７００のどちらに含ま
れていてもよい。

【００３０】下位出力バッファ６００において、信号／
ＯＥが、インバータ６０１〜６０３を介してＮＡＮＤゲ
ート６０６の１つの入力端子に与えられる。ＮＡＮＤゲ
ート６０６は、その他に、信号ＤＯＴＥ、インバータ６
０８を介して与えられる信号／ＣＡＳ０および信号ＥＷ
の反転信号／ＥＷを各入力端子に受ける。ここで、信号
ＤＯＴＥは、ＤＲＡＭ１０３において、データの読出の
準備が完了したことを示す信号であり、クロック発生回
路２０から与えられる。

【００３１】ＮＡＮＤゲート６０６の出力信号は、イン
バータ６２を介してＮＡＮＤゲート６３および６５の各
々の一方の入力端子に与えられる。さらに、インバータ
６２の出力信号は、下位出力バッファ６００がデータの
読出動作中であることを示す信号ＯＥＭＬを出力する。

【００３２】ＮＡＮＤゲート６３は、他方の入力端子に
センスリフレッシュアンプ・入出力制御回路１１（図１
３参照）から出力された読出データＲＤＦを受ける。Ｎ
ＡＮＤゲート６５は、他方の入力端子に読出データＲＤ
Ｆの反転レベルの読出データ／ＲＤＦを受ける。

【００３３】電源ノードＮ１は、電源電位Ｖｃｃを受け
る。接地ノードＮ２は、接地電位Ｖｓｓを受ける。電源
ノードＮ１と接地ノードＮ２との間にトランジスタ６７
および６８が直列に接続される。トランジスタ６７およ
び６８の間のノードが、データ入出力端子グループ８１
の１つの端子と接続される。

【００３４】ＮＡＮＤゲート６３の出力信号は、インバ
ータ６４を介してトランジスタ６７のゲート電極に与え
られる。ＮＡＮＤゲート６５の出力信号は、インバータ
６６を介してトランジスタ６８のゲート電極に与えられ
る。

【００３５】上位出力バッファ７００は、下位出力バッ
ファ６００と同様の構成を有する。上位出力バッファ７
００において、ＮＡＮＤゲート６０７は、下位出力バッ
ファ６００のＮＡＮＤゲート６０６と同じ信号を受け
る。

【００３６】ＮＡＮＤゲート６０７の出力信号は、イン
バータ７２を介してＮＡＮＤゲート７３および７５の各
々の一方の入力端子に与えられる。インバータ７２の出
力信号は、上位出力バッファ７００がデータの読出動作
中であることを示す信号ＯＥＭＨとして出力される。

【００３７】ＮＡＮＤゲート７３は、他方の入力端子に
読出データＲＤＦを受ける。ＮＡＮＤゲート７５は、他
方の入力端子に読出データ／ＲＤＦを受ける。電源ノー
ドＮ１と、接地ノードＮ２との間にトランジスタ７７お
よび７８が直列に接続される。トランジスタ７７および
７８の間のノードが、上位データ入出力端子グループ８
２の１つの端子と接続される。

【００３８】ＮＡＮＤゲート７３の出力信号は、インバ
ータ７４を介してトランジスタ７７のゲート電極に与え
られる。ＮＡＮＤゲート７５の出力信号は、インバータ
７６を介してトランジスタ７８のゲート電極に与えられ
る。

【００３９】このように構成された下位出力バッファ６
００および上位出力バッファ７００は、次のように動作
する。これらの出力バッファは同様の構成を有するた
め、下位出力バッファ６００を代表例として動作を説明
する。

【００４０】信号／ＥＷおよび信号ＤＯＴＥがともにＨ
レベルであり、かつ、信号／ＣＡＳ０および信号／ＯＥ
がともにＬレベルである場合に、ＮＡＮＤゲート６００
においては、すべての入力信号がＨレベルである。この
ため、ＮＡＮＤゲート６００の出力信号がＬレベルとな
る。

【００４１】その場合とは、すなわち、ＤＲＡＭ１０３
の内部のデータの読出の準備が完了し、アーリーライト
モードが検出されず、信号／ＣＡＳおよび信号／ＯＥが
ともにＬレベルである状態である。その場合には、信号
ＯＥＭＬがＨレベルになり、それに応答して、読出デー
タＲＤＦがデータ入出力端子グループ８１に伝達され
る。

【００４２】その伝達の際に、読出データＲＤＦがＨレ
ベルである場合は、トランジスタ６７がオンし、かつト
ランジスタ６８がオフすることにより、Ｈレベルのデー
タが外部へ出力される。一方、読出データＲＤＦがＬレ
ベルである場合は、トランジスタ６７がオフし、かつト
ランジスタ６８がオンすることにより、Ｌレベルのデー
タが外部へ出力される。

【００４３】一方、ＮＡＮＤゲート６０６に入力される
信号のうち、信号／ＥＷがＬレベルの場合、すなわち、
アーリーライトモードが検出された場合は、ＮＡＮＤゲ
ート６０６の出力信号がＨレベルになる。この場合、信
号ＯＥＭＬがＬレベルになり、読出データＲＤＦがデー
タ入出力端子グループ８１に伝達されない。すなわち、
その場合にはトランジスタ６７および６８がともにオフ
するので、下位データ入出力端子グループ８１から出力
されるデータがハイインピーダンスの状態になる。

【００４４】図１６は、アーリーライトモードを実行す
るための従来の書込制御回路の回路図である。

【００４５】図１６を参照して、この書込制御回路３
は、図１３に示されたものに相当する。書込制御回路３
は、ＮＯＲゲート３３１，３３３，３３５，３４６、イ
ンバータ３３２，３３４，３３６，３３７，３３９，３
４０，３４３〜３４５，３４７，３４８，３５０，３５
１、ＮＡＮＤゲート３３８，３４２，３４９およびＮチ
ャネルＭＯＳトランジスタ３４１，３５２を含む。

【００４６】ＮＯＲゲート３３１は、一方の入力端子に
信号ＯＥＭＬを受け、他方の入力端子に信号ＯＥＭＨを
受ける。ＮＯＲゲート３３１の出力信号は、インバータ
３３２を介し、ＤＲＡＭ１０３の内部の出力制御用の信
号ＯＯＥＭＤとして出力されるとともにＮＯＲゲート３
３３の一方の入力端子に与えられる。信号／ＲＡＳＣが
ＮＯＲゲート３３３の他方の入力端子に与えられる。

【００４７】ＮＯＲゲート３３３の出力信号は、インバ
ータ３３４を介してＮＯＲゲート３３５の一方の入力端
子に与えられ、かつ、インバータ３４５を介してＮＯＲ
ゲート３４６の一方の入力端子に与えられる。信号／Ｌ
Ｗは、ＮＯＲゲート３３５の他方の入力端子に与えられ
る。信号／ＵＷは、ＮＯＲゲート３４６の他方の入力端
子に与えられる。

【００４８】ＮＯＲゲート３３５の出力信号は、インバ
ータ３３６および３３７を介してＮＡＮＤゲート３３８
の一方の入力端子に与えられる。ＮＯＲゲート３３５の
出力信号は、インバータ３３６を介してＮＡＮＤゲート
３４２の一方の入力端子にも与えられる。

【００４９】ＮＯＲゲート３３５の出力端子およびイン
バータ３３６の入力端子の間のノードと、接地ノードＮ
２との間にトランジスタ３４１が接続される。このトラ
ンジスタ３４１のゲート電極は、インバータ３３６の出
力信号を受ける。

【００５０】ＮＯＲゲート３４６の出力信号は、インバ
ータ３４７および３４８を介してＮＡＮＤゲート３４９
の一方の入力端子に与えられる。ＮＯＲゲート３４６の
出力信号は、インバータ３４７を介してＮＡＮＤゲート
３４２の他方の入力端子にも与えられる。

【００５１】ＮＯＲゲート３４６の出力端子およびイン
バータ３４７の入力端子の間のノードと、接地ノードＮ
２との間にトランジスタ３５２が接続される。このトラ
ンジスタ３５２のゲート電極は、インバータ３４７の出
力信号を受ける。

【００５２】ＮＡＮＤゲート３４２の出力信号は、イン
バータ３４３および３４４を介してＮＡＮＤゲート３３
８および３４９の各々の他方の入力端子に与えられる。
ＮＡＮＤゲート３３８の出力信号は、インバータ３３９
および３４０を介し、下位書込イネーブル信号／ＷＥＬ
として出力される。ＮＡＮＤゲート３４９の出力信号
は、インバータ３５０および３５１を介し、上位書込イ
ネーブル信号／ＷＥＵとして出力される。

【００５３】下位書込イネーブル信号／ＷＥＬは、書込
入力バッファ４（図１３参照）に与えられ、上位書込イ
ネーブル信号／ＷＥＵは、上位入力バッファ５（図１３
参照）に与えられる。これらの書込イネーブル信号／Ｗ
ＥＬおよび／ＷＥＵの各々は、Ｌレベルになった場合
に、対象とする出力バッファを書込動作に対応する状態
に制御するためのものである。

【００５４】このような書込制御回路３は、次のように
動作する。下位出力バッファ６００および上位出力バッ
ファ７００の少なくとも一方が読出動作中であることに
より信号ＯＥＭＬおよび信号ＯＥＭＨの少なくとも一方
がＨレベルである場合、または信号／ＲＡＳがスタンバ
イ状態のＨレベルであることにより信号／ＲＡＳＣがＨ
レベルである場合には、ＮＯＲゲート３３３の出力信号
がＬレベルになる。

【００５５】その場合は、ＮＯＲゲート３３５および３
４６の各々の一方の入力信号がＨレベルになる。このた
め、その場合には、ＮＯＲゲート３３５および３４６の
各々の出力信号がＬレベルになる。

【００５６】それに応答して、ＮＡＮＤゲート３３８お
よび３４９の各々における一方の入力信号がＬレベルに
なる。このため、信号／ＷＥＬおよび信号／ＷＥＵがと
もにＨレベルになる。したがって、そのような場合は、
図１３の下位入力バッファ４および上位入力バッファ５
を用いた書込動作が行なわれない。

【００５７】一方、下位出力バッファ６００および上位
出力バッファ７００がともに読出動作状態ではないこと
により信号ＯＥＭＬおよび信号ＯＥＭＨがともにＬレベ
ルであり、かつ、信号／ＲＡＳがＬレベルであることに
より信号／ＲＡＳＣがＬレベルの場合には、ＮＯＲゲー
ト３３３の出力信号がＨレベルになる。

【００５８】その場合は、ＮＯＲゲート３３５の一方の
入力信号がＬレベルである。このため、ＮＯＲゲート３
３５の出力信号は、信号／ＬＷのレベルを反転したレベ
ルになる。同様に、その場合、ＮＯＲゲート３４６の一
方の入力信号がＬレベルであるので、ＮＯＲゲート３４
６の出力信号は、信号／ＵＷのレベルを反転したレベル
になる。

【００５９】したがって、その場合には、信号／ＬＷお
よび／ＵＷのうち、Ｌレベルになった方の信号に対応す
る側のＮＯＲゲートの出力信号がＨレベルになる。ＮＯ
Ｒゲート３３５の出力信号がＨレベルになった場合に
は、ＮＡＮＤゲート３３８の２つの入力信号がともにＨ
レベルになる。

【００６０】このため、その場合にはＮＡＮＤゲート３
３８から出力されるＬレベルの出力信号に応答して、信
号／ＷＥＬがＬレベルになる。その場合、信号／ＷＥＵ
はＨレベルになる。したがって、その場合には、図１３
の下位入力バッファ４のみが書込動作を行なう。

【００６１】一方、ＮＯＲゲート３４６の出力信号がＨ
レベルになった場合には、ＮＡＮＤゲート３４９の２つ
の入力信号がともにＨレベルになる。このため、ＮＡＮ
Ｄゲート３４９の出力信号がＬレベルになるので、それ
に応答して信号／ＷＥＵがＬレベルになる。その場合
は、信号／ＷＥＬがＨレベルになる。したがって、その
場合には、上位入力バッファ５のみが書込動作を行な
う。

【００６２】次に、図１３〜図１６に示されたＤＲＡＭ
におけるアーリーライトモード時の動作を説明する。図
１７は、図１３〜図１６に示されたＤＲＡＭ１０３にお
けるアーリーライトモード時の動作を示すタイミングチ
ャートである。特に、この図１７においては、アーリー
ライトモードをファーストページモードバイトコントロ
ールサイクルにおいて実行した場合の動作が示される。

【００６３】この図１７においては、信号／ＲＡＳ、信
号／ＣＡＳ、アドレス信号Ａ０〜Ａ９、信号／ＵＷ、信
号／ＬＷ、下位入力バッファ４に対応する入力データＤ
Ｑ１〜ＤＱ８、下位出力バッファ６００に対応する出力
データＤＱ１〜ＤＱ８、上位入力バッファ５に対応する
入力データＤＱ９〜ＤＱ１６、上位出力バッファ７００
に対応する出力データＤＱ９〜ＤＱ１６および信号／Ｏ
Ｅが示される。

【００６４】図１７を参照して、アーリーライトモード
においては、行アドレスＲＡ１を取込むために信号／Ｒ
ＡＳが立下げられた後、列アドレスＣＡ１を取込むため
に信号／ＣＡＳが立下げられるタイミングよりも早く、
たとえば信号／ＵＷが、ＨレベルからＬレベルへ立下げ
られる。そのとき、信号／ＬＷは、Ｈレベルのまま保持
される。なお、その場合、信号／ＵＷの代りに／ＬＷが
立下げられてもよい。

【００６５】それらの信号に応答して、アーリーライト
モードが指定されたことが、図１４に示されるアーリー
ライト検出回路２０００によって検出される。これによ
り、アーリーライト検出回路２０００から出力される信
号ＥＷがＨレベルになる。その後、信号／ＣＡＳは、列
アドレスＣＡ２およびＣＡ３を取込むために所定サイク
ルで立下がる。

【００６６】信号／ＥＷがＨレベルになったことに応答
して、図１５に示される下位出力バッファ６００および
上位出力バッファ７００により、それぞれに対応する下
位の出力データＤＱ１〜ＤＱ８および上位の出力データ
ＤＱ９〜ＤＱ１６がそれぞれハイインピーダンスＨｉＺ
状態になる。

【００６７】また、その場合、信号ＯＥＭＬおよび信号
ＯＥＭＨがともにＬレベルである。このため、信号／Ｕ
ＷがＬレベルになったことに応答して、図１６に示され
る書込制御回路３から出力される信号／ＷＥＵがＬレベ
ルになる。

【００６８】これにより、上位入出力端子グループ８２
が、データの書込に用いられる。したがって、上位入力
バッファ５に対応する上位の入力データＤＱ９〜ＤＱ１
６に有効なデータＤ１〜Ｄ３を入力することにより、書
込が行なわれる。一方、下位入出力端子グループ８１
は、データの書込および読出には用いられない。

【００６９】このようなアーリーライトモードが実行さ
れるＤＲＡＭ１０３では、下位入出力端子グループ８１
および上位入出力端子グループ８２のうちの一方を書込
動作に用い、他方を待機状態にすることができる。

【００７０】しかし、このような従来のアーリーライト
モードにおいては、信号／ＲＡＳの１サイクル内におい
て、書込動作のみしか実行できない。これに対し、信号
／ＲＡＳの１サイクル内において、読出動作および書込
動作が実行可能であるリードモデファイライトモードも
従来から用いられている。

【００７１】次に、そのリードモデファイライトモード
について説明する。以下に、図１３のＤＲＡＭ１０３に
おいて、リードモデファイライトモードを実行する例を
示す。

【００７２】図１８は、ＤＲＡＭ１０３におけるリード
モデファイライトモード時の動作を示すタイミングチャ
ートである。この図１８においては、図１７と同様の信
号が示されるが、入出力データＤＱ１〜ＤＱ１６は、上
位または下位の一方のデータと、上位および下位を合わ
せたデータとが示される。

【００７３】図１３および図１８を参照して、まず、信
号／ＣＡＳがＨレベルの状態において、信号／ＲＡＳが
Ｌレベルへ立下げられる。これにより、クロック発生回
路２０が、アドレス入力端子グループ８０からアドレス
信号Ａ０〜Ａ９を行アドレスＲＡ１として内部へ取込む
ための信号を、アドレスバッファ１４へ与える。

【００７４】そのように取込まれた行アドレスＲＡ１に
基づいて、行デコーダ１２が、メモリセルアレイ１のワ
ード線を選択する。これにより、選択されたワード線に
対応する行のメモリセルからのデータが、ビット線対へ
伝達される。ビット線対に伝達されたデータは、センス
リフレッシュアンプ・入出力制御回路１１によって増幅
される。

【００７５】次に、信号／ＣＡＳがＬレベルへ立下げら
れる。その際には、信号／ＵＷおよび信号／ＬＷがとも
にＨレベルの状態である。その信号／ＣＡＳの変化に応
答して、クロック発生回路２０が、アドレス入力端子グ
ループ８０からアドレス信号Ａ０〜Ａ９を列アドレスＣ
Ａ１として内部に取込むための信号を、アドレスバッフ
ァ１４へ与える。

【００７６】その状態においては、信号／ＵＷおよび／
ＬＷがともにＨレベルである。このため、下位データ入
出力端子グループ８１および上位データ入出力端子グル
ープ８２は、ともに読出モードとして動作する。

【００７７】これにより、取込まれた列アドレスＣＡ１
に基づいて列デコーダ１３が、前述のようにビット線対
に読出されていたデータを、センスリフレッシュアンプ
・入出力制御回路１１を介して下位出力バッファ６００
および上位出力バッファ７００へ伝達する。

【００７８】次に、信号／ＯＥが、Ｌレベルへ立下げら
れる。それに応答して、データＤ１が下位出力バッファ
６００および上位出力バッファ７００から下位入出力デ
ータ端子グループ８１および上位データ入出力端子グル
ープ８２へ伝達される。それらのデータは外部へ出力さ
れる。

【００７９】その後、信号／ＯＥがＨレベルへ立上げら
れる。それによって外部へのデータの出力が終了する。
その後、信号／ＵＷ（または／ＬＷ）がＬレベルへ立下
げられる。このように信号／ＵＷのみをＬレベルへ立下
げることにより、上位データ入出力端子グループ８１お
よび上位データ入出力端子グループ８２が受けるデータ
ＤＱ１〜ＤＱ１６のうち、上位のデータＤＱ９〜ＤＱ１
６を上位入力バッファ５へ取込む。

【００８０】そのように取込まれたデータは、センスリ
フレッシュアンプ・入出力制御回路１１を介して、メモ
リセルアレイ１において選択されているメモリセルへ伝
達されて書込まれる。

【００８１】このように、リードモデファイライトモー
ドによれば、信号／ＲＡＳの１サイクル内で、選択され
たメモリセルに対して、読出動作および書込動作を続け
て行なうことができる。従来においては、このようなリ
ードモデファイライトモードにおいて、下位データ入出
力端子グループ８１を読出動作のために用い、上位デー
タ入出力端子グループ８２を書込動作に用いる制御を行
なう場合があった。

【００８２】

【発明が解決しようとする課題】しかし、前述のような
リードモデファイライトモードを用いて読出動作および
書込動作を行なう場合には、それらの動作を同時に実行
することができない。このため、リードモデファイライ
トモードは、ファーストページモード等の高速アクセス
を行なうデータ処理には適していなかった。

【００８３】この発明の目的は、書込動作と、読出動作
とを同時に実行することを可能にすることにより、デー
タ処理の速度を高速化することが可能な半導体記憶装置
を得ることである。

【００８４】この発明の他の目的は、書込動作および読
出動作を同時に実行することを可能とし、かつ、その場
合の読出動作を選択的に実行することを可能にする半導
体記憶装置を得ることである。

【００８５】

【課題を解決するための手段】請求項１に記載の本発明
は、行アドレスを取込むために行アドレスストローブ信
号が変化された後、列アドレスを取込むために列アドレ
スストローブ信号が変化される前に、書込動作を指定す
るために書込指定信号が変化されることによって、書込
動作が起動されるアーリーライトモードを実行すること
が可能な半導体記憶装置であって、複数のデータ入出力
端子グループ、複数の書込指定信号入力端子、アーリー
ライト検出手段、複数の書込手段および複数の読出手段
を備える。

【００８６】複数のデータ入出力端子グループは、複数
のグループに分割され、そのグループ単位でデータの入
出力が行なわれる。複数の書込指定信号入力端子は、複
数のデータ入出力端子グループのそれぞれに対応して発
生され、データの書込のために用いるデータ入出力端子
グループを選択的に指定するための複数の書込指定信号
をそれぞれ受ける。

【００８７】アーリーライト検出手段は、行アドレスス
トローブ信号、列アドレスストローブ信号および複数の
書込指定信号を受け、それらの信号に応答して、各デー
タ入出力端子グループを用いるアーリーライトモードが
指定されたことを各データ入出力端子グループに対応し
て検出する。

【００８８】複数の書込手段は、複数のデータ入出力端
子グループのそれぞれに対応して設けられ、各々が、対
応するデータ入出力端子グループを対象とする書込指定
信号を受け、その信号によって対応するデータ入出力端
子グループが指定された場合に、そのデータ入出力端子
グループをデータの書込のために用いる制御をする。

【００８９】複数の読出手段は、複数のデータ入出力端
子グループのそれぞれに対応して設けられ、各々が、対
応するデータ入出力端子グループを対象とするアーリー
ライトモードが指定されたことがアーリーライト検出手
段によって検出されない場合に、対応するデータ入出力
端子グループをデータの読出のために用いる制御をす
る。

【００９０】請求項２に記載の本発明は、行アドレスを
取込むために行アドレスストローブ信号が変化された
後、列アドレスを取込むために列アドレスストローブ信
号が変化される前に、書込動作を指定するために書込指
定信号が変化されることによって、書込動作が起動され
るアーリーライトモードを実行することが可能な半導体
記憶装置であって、複数のデータ入出力端子グループ、
複数の書込指定信号入力端子、出力イネーブル信号入力
端子、アーリーライト検出手段、複数の書込手段および
複数の読出手段を備える。

【００９１】複数のデータ入出力端子グループは、複数
のグループに分割され、そのグループ単位でデータの入
出力が行なわれる。複数の書込指定信号入力端子は、複
数のデータ入出力端子グループのそれぞれに対応して発
生され、データの書込のために用いるデータ入出力端子
グループを選択的に指定するための複数の書込指定信号
をそれぞれ受ける。

【００９２】出力イネーブル信号入力端子は、外部への
データの出力を許可する出力イネーブル信号を受ける。

【００９３】アーリーライト検出手段は、行アドレスス
トローブ信号、列アドレスストローブ信号および複数の
書込指定信号を受け、それらの信号に応答して、各デー
タ入出力端子グループを用いるアーリーライトモードが
指定されたことを各データ入出力端子グループに対応し
て検出する。

【００９４】複数の書込手段は、複数のデータ入出力端
子グループのそれぞれに対応して設けられ、各々が、対
応するデータ入出力端子グループを対象とする書込指定
信号を受け、その信号によって対応するデータ入出力端
子グループが指定された場合に、そのデータ入出力端子
グループをデータの書込のために用いる制御をする。

【００９５】複数の読出手段は、複数のデータ入出力端
子グループのそれぞれに対応して設けられ、各々が、対
応するデータ入出力端子グループを対象とするアーリー
ライトモードが指定されたことがアーリーライト検出手
段によって検出されず、かつ、出力イネーブル信号がデ
ータの出力を許可している場合に、対応するデータ入出
力端子グループをデータの読出のために用いる制御をす
る。

【００９６】請求項３に記載の本発明は、請求項１また
は２に記載の発明において、アーリーライト検出手段
が、データ入出力端子グループのそれぞれに対応して設
けられた複数の検出手段を含む。その複数の検出手段
は、行アドレスストローブ信号、列アドレスストローブ
信号および対応する書込指定信号を受け、それらの信号
に応答して、対応するデータ入出力端子グループを対象
とするアーリーライトモードが指定されたことを検出す
る。

【００９７】請求項４に記載の本発明は、請求項１また
は２に記載の発明において、複数の書込手段の各々が、
書込制御手段および入力バッファ手段を含む。書込制御
手段は、対応するデータ入出力端子グループを対象とす
る書込指定信号を受け、その信号によって、対応するデ
ータ入出力端子グループが指定された場合に、その入出
力端子グループをデータの書込のために用いることを指
定する書込制御信号を出力する。

【００９８】入力バッファ手段は、対応する入出力端子
グループを対象とする書込制御信号を受け、その信号
が、データの書込のために用いることを指定する場合
に、対応する入出力端子グループから入力されたデータ
を受ける。

【００９９】請求項５に記載の本発明は、請求項１また
は２に記載の発明において、複数の読出手段の各々が、
読出すデータを受け、そのデータを、対応する入出力端
子グループへ与える出力バッファ手段を含む。

【０１００】請求項６に記載の本発明は、請求項１また
は２に記載の発明において、入力される行アドレススト
ローブ信号および列アドレスストローブ信号ガ、その行
アドレスストローブ信号の変化の１サイクルの期間内に
おいて、その列アドレスストローブ信号が１サイクル分
変化する、一例としてノーマルモードサイクルのような
サイクルによるアクセスを規定する。請求項７に記載の
本発明は、請求項１または２に記載の発明において、入
力される行アドレスストローブ信号および列アドレスス
トローブ信号が、その行アドレスストローブ信号の変化
の１サイクルの期間内において、その列アドレスストロ
ーブ信号が複数サイクル分変化する、ファーストページ
モードサイクルによるアクセスを規定する。

【０１０１】

【作用】請求項１に記載の本発明によれば、複数の書込
手段の各々は、対応するデータ入出力端子グループを対
象とする書込指定信号によって、その対応するデータ入
出力端子グループが指定された場合に、そのデータ入出
力端子グループをデータの書込のために用いる制御をす
る。

【０１０２】さらに、アーリーライト検出手段が、各書
込指定信号に対応してアーリーライトモードの検出をす
る。すなわち、各データ入出力端子グループに対応して
アーリーライトモードが検出される。

【０１０３】複数の読出手段の各々は、対応するデータ
入出力端子グループを対象とするアーリーライトモード
が指定されたことが検出されない場合に、対応するデー
タ入出力端子グループをデータの読出のために用いる制
御をする。

【０１０４】したがって、アーリーライトモード時にお
いて、複数のデータ入出力端子グループが、データの書
込用のグループおよびデータの読出用のグループに分け
られ、それらのグループが同時に用いられる。

【０１０５】請求項２に記載の本発明によれば、複数の
書込手段の各々は、対応するデータ入出力端子グループ
を対象とする書込指定信号によって、その対応するデー
タ入出力端子グループが指定された場合に、そのデータ
入出力端子グループをデータの書込のために用いる制御
をする。

【０１０６】さらに、アーリーライト検出手段が、各書
込指定信号に対応するアーリーライトモードの検出をす
る。すなわち、データ入出力端子グループに対応してア
ーリーライトモードが検出される。

【０１０７】複数の読出手段の各々は、対応するデータ
入出力端子グループを対象とするアーリーライトモード
が指定されたことが検出されず、かつ、出力イネーブル
信号がデータの出力を許可している場合に、対応するデ
ータ入出力端子グループをデータの読出のために用いる
制御をする。

【０１０８】したがって、アーリーライトモード時にお
いて、複数のデータ入出力端子グループが、データの書
込用のグループおよびデータの読出用のグループに分け
られ、それらのグループが同時に用いることが可能であ
る。ただし、データ入出力端子グループをデータの読出
用に用いるか否かは、出力イネーブル信号によって選択
される。このため、データの読出が必要な場合にのみ、
アーリーライトモード時にデータの書込用のグループ
と、データの読出用のグループとが同時に用いられる。

【０１０９】請求項３に記載の本発明によれば、アーリ
ーライト検出手段が、複数のデータ入出力端子グループ
のそれぞれに対応する複数の検出手段を含む構成におい
て、アーリーライトモード時において、複数のデータ入
出力端子グループが、データの書込用のグループおよび
データの読出用のグループに分けられて、それらのグル
ープが同時に用いられる。

【０１１０】請求項４に記載の本発明によれば、各書込
手段に含まれる書込制御手段が、対応するデータ入出力
端子グループを対象とする書込指定信号によって、対応
するデータ入出力端子グループが指定された場合に、そ
のデータ入出力端子グループを書込動作に用いるため
に、書込制御信号を対応する入力バッファ手段に与え
る。その書込制御信号に応答して、入力バッファ手段で
は、対応するデータ入出力端子グループから入力された
データを受ける。

【０１１１】請求項５に記載の本発明によれば、各読出
手段が、出力バッファ手段を含み、読出すデータを受
け、そのデータを対応するデータ入出力端子グループへ
与える。このような構成において、アーリーライトモー
ド時において、複数のデータ入出力端子グループがデー
タの書込用のグループおよびデータの読出用のグループ
に分けられ、それらのグループが同時に用いられる。

【０１１２】請求項６に記載の本発明によれば、ノーマ
ルモードサイクルでのアクセスを行なう場合に、アーリ
ーライトモード時において、複数のデータ入出力端子グ
ループが、データの書込用のグループおよびデータの読
出用のグループに分けられ、それらのグループが同時に
用いられる。

【０１１３】請求項７に記載の本発明によれば、たとえ
ばファーストページモードサイクルでのアクセスを行な
う場合に、アーリーライトモード時において、複数のデ
ータ入出力端子グループがデータの書込用のグループお
よびデータの読出用のグループに分けられ、それらのグ
ループが同時に用いられる。

【０１１４】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【０１１５】第１実施例 まず、第１実施例について説明する。この第１実施例に
おいては、アーリーライトモード時において、データの
書込動作と、データの読出動作とを同時に実行すること
が可能な例について説明する。

【０１１６】図１は、第１実施例によるＤＲＡＭの全体
構成を示すブロック図である。この図１において図１３
と共通する部分には同一の参照符号を付し、その説明を
適宜省略する。

【０１１７】図１のＤＲＡＭが図１３のものと異なるの
は次の点である。すなわち、図１において、クロック発
生回路２に含まれるアーリーライト検出回路（後述す
る）、書込制御回路３１，３２、下位出力バッファ６お
よび上位出力バッファ７が図１３のものと異なる。さら
に、信号配線も図１１のＤＲＡＭは、図１３のものと異
なる。

【０１１８】以下、それらの相違部分を個別に説明す
る。まず、図１のクロック発生回路２に含まれるアーリ
ーライト検出回路について説明する。図２は、図１のク
ロック発生回路２に含まれるアーリーライト検出回路の
回路図である。

【０１１９】図２を参照して、このアーリーライト検出
回路２００は、インバータ２０１〜２０３，２０５〜２
０８，２１０，２１２〜２１４，２１６，２１９〜２２
１、ＮＡＮＤゲート２０４，２１１，２１７，２１８お
よびＮＯＲゲート２０９，２１５を含む。

【０１２０】信号／ＣＡＳが、インバータ２０１〜２０
３を介してＮＡＮＤゲート２０４および２１７の各々の
一方の入力端子に与えられる。インバータ２０２の出力
信号は、信号／ＣＡＳ０として出力される。信号／ＲＡ
Ｓが、インバータ２０５〜２０８を介して、ＮＯＲゲー
ト２０９および２１５の各々の一方の入力端子に与えら
れるとともに信号／ＲＡＳＣとして出力される。

【０１２１】信号／ＬＷが、ＮＯＲゲート２０９の他方
の入力端子に与えられる。ＮＯＲゲート２０９の出力信
号は、インバータ２１０を介してＮＡＮＤゲート２１１
の一方の入力端子に与えられる。

【０１２２】ＮＡＮＤゲート２１１の出力信号が、ＮＡ
ＮＤゲート２０４の他方の入力端子に与えられる。ＮＡ
ＮＤゲート２０４の出力信号は、ＮＡＮＤゲート２１１
の他方の入力端子に与えられ、かつ、インバータ２１２
〜２１４を介し、下位アーリーライト検出信号ＥＷＬと
して出力される。

【０１２３】信号／ＵＷが、ＮＯＲゲート２１５の他方
の入力端子に与えられる。ＮＯＲゲート２１５の出力信
号が、インバータ２１６を介してＮＡＮＤゲート２１８
の一方の入力端子に与えられる。

【０１２４】ＮＡＮＤゲート２１８の出力信号は、ＮＡ
ＮＤゲート２１７の他方の入力端子に与えられる。ＮＡ
ＮＤゲート２１７の出力信号は、ＮＡＮＤゲート２１８
の他方の入力端子に与えられ、かつ、インバータ２１９
〜２２１を介し、上位アーリーライト検出信号ＥＷＵと
して出力される。

【０１２５】信号ＥＷＬは、データ入出力端子グループ
８１を書込みに用いるアーリーライトモードが信号／Ｌ
Ｗに関連して指定されたことを検出した結果を示すもの
である。信号ＥＷＵは、上位データ入出力端子グループ
８２を書込みに用いるアーリーライトモードが信号／Ｕ
Ｗに関連して指定されたことを検出した結果を示すもの
である。信号ＥＷＬおよび信号／ＥＷＵの各々は、対応
するアーリーライトモードが検出された場合にＨレベル
になる。

【０１２６】このような構成により、アーリーライト検
出回路２００は、信号ＥＷＬを発生する検出回路２００
Ａと、信号ＥＷＵを発生する検出回路２００Ｂとで構成
されているということができる。

【０１２７】次に、このアーリーライト検出回路２００
の動作を説明する。信号／ＲＡＳがＬレベルである場合
においては、ＮＯＲゲート２０９の出力信号が、信号／
ＬＷのレベルを反転したレベルになり、かつ、ＮＯＲゲ
ート２１５の出力信号が信号／ＵＷのレベルを反転した
レベルになる。

【０１２８】その場合に、信号／ＬＷがＬレベルになる
と、インバータ２１０の出力信号がＬレベルになる。そ
れに応答して、ＮＡＮＤゲート２１１の出力信号がＨレ
ベルになる。そして、その後、信号／ＣＡＳがＬレベル
になると、インバータ２０３の出力信号がＨレベルにな
り、それに応答してＮＡＮＤゲート２０４の出力信号が
Ｌレベルになる。これにより、信号ＥＷＬがＨレベルに
なるので、信号／ＬＷに関連するアーリーライトモード
が検出される。

【０１２９】一方、前述のように信号／ＲＡＳがＬレベ
ルである場合に、信号／ＵＷがＬレベルになると、イン
バータ２１６の出力信号がＬレベルになる。それに応答
して、ＮＡＮＤゲート２１８の出力信号がＨレベルにな
る。

【０１３０】そして、その後、信号／ＣＡＳがＬレベル
になると、インバータ２０３の出力信号がＨレベルにな
り、それに応答してＮＡＮＤゲート２１７の出力信号が
Ｌレベルになる。これにより、信号ＥＷＵがＨレベルに
なるので、信号／ＵＷに関連するアーリーライトモード
が検出される。

【０１３１】次に、図１の下位出力バッファ６および上
位出力バッファ７について説明する。図３は、図１の下
位出力バッファ６および上位出力バッファ７の回路図で
ある。この図３において図１５と共通する部分には同一
の参照符号を付し、その説明を適宜省略する。

【０１３２】図３を参照して、この下位出力バッファ６
および上位出力バッファ７が図１５のものと異なるのは
次の点である。

【０１３３】すなわち、図３のものにおいては、図１５
に示されたインバータ６０１〜６０３が設けられていな
い。さらに、図３の下位出力バッファ６においては、図
１５に示されたＮＡＮＤゲート６０６の代わりに３入力
のＮＡＮＤゲート６１が設けられる。さらに、図３の上
位出力バッファ７においては、図１５に示されるＮＡＮ
Ｄゲート６０７の代わりに３入力のＮＡＮＤゲート７１
が設けられる。

【０１３４】下位出力バッファ６のＮＡＮＤゲート６１
は、信号／ＣＡＳ０がインバータ６０８で反転された信
号、信号ＥＷのレベルが反転された信号／ＥＷＬおよび
信号ＤＯＴＥを入力端子に受ける。上位出力バッファ７
のＮＡＮＤゲート７１は、信号／ＣＡＳ０がインバータ
６０８で反転された、信号ＷＵのレベルが反転された信
号／ＥＷＵおよび信号ＤＯＴＥを入力端子に受ける。

【０１３５】次に、図３の下位出力バッファ６および上
位出力バッファ７のそれぞれの動作を説明する。まず、
下位出力バッファ６の動作について説明する。

【０１３６】下位出力バッファ６において、ＮＡＮＤゲ
ート６１は、信号ＤＯＴＥおよび信号／ＥＷＬがともに
Ｈレベルであり、かつ、信号／ＣＡＳ０がＬレベルであ
る場合に、すべての入力信号がＨレベルになり、その出
力信号がＬレベルになる。すなわち、ＤＲＡＭ１０１の
内部におけるデータの読出の準備が完了し、かつ下位の
側のアーリーライトモードが指定されず、かつ信号／Ｃ
ＡＳがＬレベルになった場合に、ＮＡＮＤゲート６１の
出力信号がＬレベルになる。

【０１３７】その場合、インバータ６２の出力信号がＨ
レベルになるので、信号ＯＥＭＬがＨレベルになり、読
出データＲＤＦが下位データ入出力端子グループ８１へ
伝達される。その場合のデータの伝達動作については、
図１５の説明において述べたため、ここでは省略する。

【０１３８】一方、信号／ＬＷに関連するアーリーライ
トモードが検出された場合は、信号／ＥＷＬがＬレベル
になるため、ＮＡＮＤゲート６１の出力信号がＨレベル
になる。その場合、インバータ６２の出力信号がＬレベ
ルになるので、信号ＯＥＭＬがＬレベルになり、読出デ
ータＲＤＦが上位データ入出力端子グループ８１に伝達
されない。その場合には、上位データ入出力端子グルー
プ８１がハイインピーダンス状態になる。

【０１３９】上位出力バッファ７の動作は、下位出力バ
ッファ６とほぼ同じ動作である。その動作を概略的に説
明すると次のとおりである。

【０１４０】ＤＲＡＭ１０１の内部におけるデータの読
出準備が完了し、かつ信号／ＵＷに関連するアーリーラ
イトモードが指定されず、かつ信号／ＣＡＳがＬレベル
になった場合に、ＮＡＮＤゲート７１のすべての入力信
号がＨレベルになる。したがって、そのＮＡＮＤゲート
７１の出力信号がＬレベルになる。この場合、信号ＯＥ
ＭＨがＨレベルになり、読出データＲＤＦが上位データ
入出力端子グループ８２へ伝達される。

【０１４１】一方、信号／ＵＷに関連するアーリーライ
トモードが指定された場合には、信号／ＥＷＵがＬレベ
ルになるため、ＮＡＮＤゲート７１の出力信号がＨレベ
ルになる。その場合、信号ＯＥＭＨがＬレベルになり、
読出データＲＤＦが上位データ入出力端子グループ８２
へ伝達されない。その場合には、上位データ入出力端子
グループ８２が、ハイインピーダンス状態になる。

【０１４２】次に、図１の書込制御回路３１および３２
について説明する。図４は、図１の書込制御回路３１お
よび３２の回路図である。この書込制御回路３１および
３２が図１６のものと異なるのは書込制御回路が２つに
分かれていることである。

【０１４３】図４を参照して、書込制御回路３１は、Ｎ
ＯＲゲート３１１および３１３、インバータ３１２，３
１４〜３１８およびＮチャネルＭＯＳトランジスタ３１
９を含む。書込制御回路３２は、ＮＯＲゲート３２１，
３２３、インバータ３２２，３２４〜３２８およびＮチ
ャネルＭＯＳトランジスタ３２９を含む。

【０１４４】書込制御回路３１において、ＮＯＲゲート
３１１は、信号ＯＥＭＬを一方の入力端子に受け、信号
／ＲＡＳＣを他方の入力端子に受ける。ＮＯＲゲート３
１１の出力信号は、インバータ３１２を介してＮＯＲゲ
ート３１３の一方の入力端子に与えられる。信号／ＬＷ
が、ＮＯＲゲート３１３の他方の入力端子に与えられ
る。

【０１４５】ＮＯＲゲート３１３の出力信号は、インバ
ータ３１４〜３１８を介し、信号／ＷＥＬとして出力さ
れる。さらに、ＮＯＲゲート３１３の出力端子およびイ
ンバータ３１４の入力端子の間のノードと、接地ノード
Ｎ２との間にトランジスタ３１９が接続される。このト
ランジスタ３１９は、インバータ３１４の出力信号をゲ
ート電極に受ける。

【０１４６】書込制御回路３２において、ＮＯＲゲート
３２１は、一方の入力端子に信号ＯＥＭＨを受け、他方
の入力端子に信号／ＲＡＳＣを受ける。ＮＯＲゲート３
２１の出力信号は、インバータ３２２を介してＮＯＲゲ
ート３２３の一方の入力端子に与えられる。信号／ＵＷ
が、ＮＯＲゲート３２３の他方の入力端子に与えられ
る。

【０１４７】ＮＯＲゲート３２３の出力信号は、インバ
ータ３２４〜３２８を介し、信号／ＷＥＵとして出力さ
れる。さらに、ＮＯＲゲート３２３の出力端子およびイ
ンバータ３２４の入力端子の間のノードと、接地ノード
Ｎ２との間にトランジスタ３２９が接続される。このト
ランジスタ３２９は、インバータ３２４の出力信号をゲ
ート電極に受ける。

【０１４８】次に、書込制御回路３１および３２の動作
について説明する。まず、書込制御回路３１の動作につ
いて説明する。信号ＯＥＭＬがＨレベルである場合（下
位出力バッファ６が読出動作中である場合）または信号
／ＲＡＳＣがＨレベルである場合（信号／ＲＡＳがＨレ
ベルである場合）に、ＮＯＲゲート３１１の出力信号が
Ｌレベルになる。

【０１４９】その場合には、ＮＯＲゲート３１３の出力
信号が必ずＬレベルになるため、信号／ＷＥＬがＨレベ
ルになる。この場合は、下位入力バッファ４は、書込動
作状態にされない。

【０１５０】一方、信号ＯＥＭＬおよび信号／ＲＡＳＣ
がともにＬレベルである場合（下位出力バッファ６が読
出動作中でなく、信号／ＲＡＳがＬレベルである場合）
に、ＮＯＲゲート３１１の出力信号がＨレベルになる。
その場合には、ＮＯＲゲート３１３の出力信号が、信号
／ＬＷのレベルを反転したレベルになる。したがって、
信号／ＬＷがＬレベルになると、ＮＯＲゲート３１３の
出力信号がＨレベルになるため、信号／ＷＥＬがＬレベ
ルになる。この場合、下位入力バッファ４は、書込動作
状態にされ、下位データ入出力端子グループ８１から入
力されるデータを取込む。

【０１５１】次に、書込制御回路３２の動作を説明す
る。書込制御回路３２は、書込制御回路３１と同様の回
路構成を有するため、書込制御回路３１と同様に動作す
る。したがって、ここでは、書込制御回路３２の具体的
な動作の説明を省略し、書込制御回路３２における入力
信号と出力信号との間の関係について説明する。

【０１５２】書込制御回路３２においては、信号ＯＥＭ
ＨがＨレベルである場合（上位出力バッファ７の読出動
作中の場合）または信号／ＲＡＳＣがＨレベルである場
合（信号／ＲＡＳがＨレベルである場合）に、出力され
る信号／ＷＥＵがＨレベルになる。この場合は、信号／
ＷＥＵが与えられる上位入力バッファ５が書込動作状態
にされない。

【０１５３】一方、信号ＯＥＭＨおよび信号／ＲＡＳが
ともにＬレベルである場合（上位出力バッファ７が読出
動作中でなく、信号／ＲＡＳがＬレベルである場合）に
は、出力される信号／ＷＥＵがＬレベルになる。この場
合、上位入力バッファ５は、書込動作状態となり、上位
データ入出力端子グループ８２から入力されるデータを
取込む。

【０１５４】次に、図１〜図４に示されたＤＲＡＭ１０
１におけるアーリーライトモード時の動作を説明する。
図５は、図１〜図４に示されたＤＲＡＭ１０１における
アーリーライトモード時の動作を示すタイミングチャー
トである。特に、この図５においては、アーリーライト
モードをファーストページモードバイトコントロールサ
イクルにおいて実行した場合の動作が示される。

【０１５５】この図５においては、図１７と同じ信号お
よびデータが示される。以下の図５の説明においては、
図１７の動作と異なる部分について説明する。

【０１５６】図５の動作が図１７の動作と異なるのは、
次の点である。すなわち、信号／ＵＷに応答して上位デ
ータ入出力端子グループ８２がデータの書込に用いられ
ている場合に、それと同時に、下位データ入出力端子グ
ループ８１がデータの読出に用いられていることであ
る。その状態は、図５の出力データＤＱ１〜ＤＱ８に、
有効なデータＤ１〜Ｄ３が現われていることによって示
されている。

【０１５７】そのような状態は、次に示す動作により実
現される。すなわち、図２のアーリーライト検出回路２
００における検出回路２００Ｂによって、信号／ＵＷに
応答するアーリーライトモードが検出され、信号ＥＷＵ
がＨレベルになる。このため、図３の上位出力バッファ
７が読出動作状態にされない。したがって、信号ＯＥＭ
ＨがＬレベルになり、上位データ入出力端子グループ８
２がハイインピーダンス状態ＨｉＺにされる。

【０１５８】さらに、そのＬレベルの信号ＯＥＭＨを受
ける書込制御回路３２では、信号ＯＥＭＨおよび信号／
ＲＡＳＣがともにＬレベルになり、かつ、信号／ＵＷが
Ｌレベルになった時点で、信号／ＷＥＵがＬレベルにな
る。したがって、その時点で図１の上位入力バッファ５
が書込動作状態にされる。

【０１５９】一方、その場合に、図２のアーリーライト
検出回路２００の検出回路２００Ａによって、信号／Ｌ
Ｗに応答するアーリーライトモードは検出されない。こ
のため、信号ＥＷＬはＬレベルである。このため、図３
の下位出力バッファ６では、信号ＤＯＴＥおよび信号／
ＥＷＬがＨレベルになり、かつ、信号／ＣＡＳ０がＬレ
ベルになった時点で信号ＯＥＭＬがＨレベルになり、読
出動作状態にされる。

【０１６０】さらに、Ｈレベルの信号ＯＥＭＬを受ける
書込制御回路３１では、信号／ＷＥＬがＨレベルにな
る。したがって、図１の下位入力バッファ４は、書込動
作状態にされない。

【０１６１】このような動作が行なわれると、アーリー
ライトモードにおいて、下位データ入出力端子グループ
８１および上位データ入出力端子グループ８２の一方を
用いた書込動作が行なわれる際に、それらのグループの
他方を用いた読出動作を行なうことができる。

【０１６２】このため、第１実施例によるＤＲＡＭで
は、データの処理速度を高速化することができる。

【０１６３】ここで、このように書込動作と、読出動作
とを同様に行なう制御をアーリーライトモードで実行す
る場合の利点について以下に説明する。

【０１６４】アーリーライトモードでこのような制御を
行なう回路は、図１３〜図１６に示された従来のアーリ
ーライトモードを実行する回路を利用して構成すること
ができる。このため、そのような制御方法も容易に行な
える。

【０１６５】さらに、アーリーライトモードにおいて
は、動作サイクルの当初において、後に書込動作の実行
が指定されるか否かを判別できる。このため、書込動作
の実行が指定されるか否かの判定の実行を後まで待たな
くてもよい。したがって、この第１実施例によるＤＲＡ
Ｍでは、そのように判定を後に行なうために先に入力さ
れた信号を保持する回路を必要としない。このため、他
のモードでこのような制御を行なう場合と比べて回路の
構成を簡単化することができる。

【０１６６】図５においては、第１実施例のＤＲＡＭに
よるアーリーライトモードをファーストページモードバ
イトコントロールサイクルで実行した場合を示した。こ
れに限らず、そのアーリーライトモードは、ノーマルモ
ードバイトコントロールサイクルにおいて実行してもよ
い。

【０１６７】図６は、第１実施例のＤＲＡＭによるアー
リーライトモードをノーマルモードバイトコントロール
サイクルで実行した場合の動作を示すタイミングチャー
トである。

【０１６８】図６を参照して、ノーマルモードバイトコ
ントロールサイクルでは、信号／ＲＡＳの１サイクルの
期間において、信号／ＣＡＳが１回だけ立下げられる。
その場合におけるＤＲＡＭ１０１の動作は、前述した場
合と同様である。このようなノーマルモードバイトコン
トロールサイクルでは、図６に示されるように、信号／
ＲＡＳの１サイクルの期間において、書込動作および読
出動作が同時に実行される回数が１回である。

【０１６９】このように第１実施例のＤＲＡＭによるア
ーリーライトモードは、ノーマルモードバイトコントロ
ールサイクルでも実行可能である。したがって、第１実
施例によるＤＲＡＭでは、ノーマルモードバイトコント
ロールサイクルのデータ処理速度を高速化することがで
きる。

【０１７０】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、第１実施例の場合と同様に、書込動作と、読
出動作とを同時に実行することを可能とし、さらに、そ
の読出動作を選択的に実行することを可能とした例につ
いて説明する。

【０１７１】図７は第２実施例によるＤＲＡＭの全体構
成を示すブロック図である。この図７において図１と共
通する部分には同一の参照符号を付し、その説明を適宜
省略する。

【０１７２】図７のＤＲＡＭ１０２が図１のものと異な
るのは次の点である。すなわち、下位出力バッファ６０
および上位出力バッファ７０がそれぞれ出力イネーブル
信号／ＯＥを受ける構成になっている。さらに、そのよ
うな出力イネーブル信号／ＯＥを受ける下位出力バッフ
ァ６０および上位出力バッファ７０の構成が、図１のも
のと異なる。

【０１７３】次に、第２実施例によるＤＲＡＭ１０２の
特徴的な部分である下位出力バッファ６０および上位出
力バッファ７０の構成を説明する。図８は、図７のＤＲ
ＡＭ１０２における下位出力バッファ６０および上位出
力バッファ７０の回路図である。この図８において図３
と共通する部分には同一の参照符号を付し、その説明を
省略する。

【０１７４】図８の下位出力バッファ６０および上位出
力バッファ７０が図３のものと異なるのは次の点であ
る。

【０１７５】すなわち、下位出力バッファ６０において
は、図３に示されたＮＡＮＤゲート６１の代わりに４入
力のＮＡＮＤゲート６０４が設けられる。上位出力バッ
ファ７０においては、図３に示されたＮＡＮＤゲート７
１の代わりに４入力のＮＡＮＤゲート６０５が設けられ
る。ＮＡＮＤゲート６０４および６０５の各々の１つの
入力端子には、出力イネーブル信号／ＯＥが、インバー
タ６０１〜６０３を介して与えられる。以上が相違点で
ある。

【０１７６】次に、下位出力バッファ６０および上位出
力バッファ７０の動作を説明する。その説明において
は、図３に示される下位出力バッファ６および上位出力
バッファ７との相違点を主に説明する。

【０１７７】下位出力バッファ６０においては、信号／
ＥＷＬおよび信号ＤＯＴＥがともにＨレベルであり、信
号／ＣＡＳ０および信号／ＯＥがともにＬレベルである
場合に、ＮＡＮＤゲート６０４のすべての入力信号がＨ
レベルになる。その場合に、ＮＡＮＤゲート６０４の出
力信号がＬレベルになる。

【０１７８】その場合とは、すなわち、内部のデータの
読出の準備が完了し、信号／ＬＷに応答するアーリーラ
イトモードが検出されず、信号／ＣＡＳがＬレベルであ
る状態において、さらに、信号／ＯＥがＬレベルである
状態である。

【０１７９】その場合には、信号ＯＥＭＬがＨレベルに
なり、それに応答して、読出データＲＤＦが下位データ
入出力端子グループ８１に伝達される。すなわち、下位
出力バッファ６０では、信号／ＯＥがＬレベルにならな
ければデータの読出動作状態にならない。

【０１８０】一方、ＮＡＮＤゲート６０４に入力される
信号のうち、信号／ＥＷＬがＬレベルの場合、すなわ
ち、信号／ＬＷに応答するアーリーライトモードが検出
された場合は、ＮＡＮＤゲート６０４の出力信号がＨレ
ベルになる。この場合、信号ＯＥＭＬがＬレベルにな
り、読出データＲＤＦが下位データ入出力端子グループ
８１に伝達されない。このため、下位データ入出力端子
グループ８１は、ハイインピーダンス状態になる。

【０１８１】次に、上位出力バッファ７０の動作を説明
する。上位出力バッファ７０は、下位出力バッファ６０
と同様の構成を有するため、それと同様に動作する。す
なわち、信号／ＥＷＵおよび信号ＤＯＴＥがともにＨレ
ベルであり、かつ、信号／ＣＡＳ０および信号／ＯＥが
ともにＬレベルである場合に、ＮＡＮＤゲート６０５の
出力信号がＬレベルになる。その場合には、信号ＯＥＭ
ＨがＨレベルになり、それに応答して、読出データＲＤ
Ｆが上位データ入出力端子グループ８２に伝達される。

【０１８２】一方、ＮＡＮＤゲート６０５に入力される
信号のうち、信号／ＥＷＵがＬレベルの場合、すなわ
ち、信号／ＵＷに関連するアーリーライトモードが検出
された場合は、ＮＡＮＤゲート６０５の出力信号がＨレ
ベルになる。この場合、信号ＯＥＭＨがＬレベルにな
り、読出データＲＤＦが上位データ入出力端子グループ
８２に伝達されない。すなわち、上位データ入出力端子
グループ８２がハイインピーダンス状態になる。

【０１８３】このような下位出力バッファ６０および上
位出力バッファ７０の各々の特徴的な部分は、アーリー
ライトモードが検出されない場合に、読出動作状態にな
るか否かが信号／ＯＥによって選択されることである。

【０１８４】第１実施例のＤＲＡＭ１０１においては、
アーリーライトモードで、下位データ入出力端子グルー
プ８１および上位データ入出力端子グループ８２の一方
のグループを用いた書込動作が行なわれる場合に、その
他方のグループを用いた読出動作が必ず行なわれる。

【０１８５】これに対し、この第２実施例のＤＲＡＭ１
０２では、アーリーライトモードで、書込動作に用いら
れていない方のデータ入出力端子グループを読出動作に
用いるか否かは、信号／ＯＥによって選択される。

【０１８６】このため、アーリーライトモード時の信号
／ＯＥは、次のようなことを考慮してレベルを設定すべ
きである。すなわち、アーリーライトモードで、書込動
作と同時に読出動作を行なわない場合には、信号／ＯＥ
をＨレベルに設定する。一方、アーリーライトモード
で、書込動作と同時に読出動作を実行する場合には、信
号／ＯＥをＬレベルに設定する。

【０１８７】次に、図７および図８に示されたＤＲＡＭ
１０２のアーリーライトモード時の動作について説明す
る。まず、アーリーライトモードで、書込動作と読出動
作とを同時に実行させる場合のＤＲＡＭ１０２の動作を
説明する。図９は、第２実施例によるＤＲＡＭ１０２の
アーリーライトモード時に、書込動作と読出動作とを同
時に行なう場合の動作を示すタイミングチャートであ
る。

【０１８８】特に、この図９においては、アーリーライ
トモードをファーストページモードバイトコントロール
サイクルにおいて実行した場合の動作が示される。この
図９においては、図５と同様の信号およびデータが示さ
れる。

【０１８９】以下の図９の説明においては、図５と異な
る動作を主に説明する。図９の動作が図５の動作と異な
るのは、信号／ＯＥがＬレベルにされていることであ
る。その信号／ＯＥは、アーリーライトモードで、書込
動作と、読出動作とを同時に実行させる制御をするため
にＬレベルにされている。

【０１９０】このため、その場合は、上位データ入出力
端子グループ８２を用いた書込動作と、下位データ入出
力端子グループ８１を用いた読出動作とが同時に実行さ
れる、図５と同様の動作が行なわれる。したがって、こ
の第２実施例によるＤＲＡＭ１０２では、データ処理の
速度を高速化することができる。

【０１９１】次に、アーリーライトモード時に、読出動
作を行なわず、書込動作のみを行なう場合の動作を説明
する。図１０は、第２実施例によるＤＲＡＭ１０２のア
ーリーライトモード時に、読出動作を行なわず、書込動
作のみを行なう場合の動作を示すタイミングチャートで
ある。

【０１９２】特に、この図１０においては、アーリーラ
イトモードをファーストページモードバイトコントロー
ルサイクルにおいて実行した場合の動作が示される。こ
の図１０においては、図１７と同様の信号およびデータ
が示される。

【０１９３】以下の図１０の説明においては、図１７と
異なる動作を主に説明する。図１０の動作が図１７の動
作と異なるのは、信号／ＯＥがＨレベルにされているこ
とである。その信号／ＯＥは、アーリーライトモード
で、読出動作を行なわず、書込動作のみを行なう制御を
するために、Ｈレベルにされている。

【０１９４】したがって、この場合には、上位データ入
出力端子グループ８２を用いた書込動作のみが実行され
る図１７と同様の動作が行なわれる。

【０１９５】このように、第２実施例によるＤＲＡＭ１
０２において、アーリーライトモード時に、読出動作を
行なわず、書込動作のみを行なうのは、たとえば次のよ
うな場合である。すなわち、他のＤＲＡＭチップとのデ
ータのやりとりの関係上、不要なデータを外部へ出力し
たくない場合等の事情がある場合である。

【０１９６】以上の第２実施例の動作の説明において
は、アーリーライトモードをファーストページモードバ
イトコントロールサイクルにおいて実行した場合を示し
た。しかし、これに限らず、この第２実施例によるＤＲ
ＡＭ１０２は、アーリーライトモードをノーマルモード
バイトコントロールサイクルにおいて実行することも可
能である。

【０１９７】以下に、アーリーライトモードをノーマル
モードバイトコントロールサイクルにおいて実行する場
合のＤＲＡＭ１０２の動作を説明する。

【０１９８】まず、アーリーライトモードをノーマルモ
ードバイトコントロールサイクルにおいて実行する際
に、書込動作と、読出動作とを同時に実行させる場合の
ＤＲＡＭ１０２の動作を説明する。

【０１９９】図１１は、第２実施例によるＤＲＡＭ１０
２のアーリーライトモードをノーマルモードバイトコン
トロールサイクルにおいて実行する際に、書込動作と、
読出動作とを同時に行なう場合の動作を示すタイミング
チャートである。この図１１においては、図６と同様の
信号およびデータが示される。

【０２００】以下の図１１の説明においては、図６と異
なる動作を主に説明する。図１１の動作が図６の動作と
異なるのは、信号／ＯＥがＬレベルにされていることで
ある。その信号／ＯＥは、ノーマルモードバイトコント
ロールサイクルにおいて実行されるアーリーライトモー
ドで、書込動作と、読出動作とを同時に実行させる制御
をするために、Ｌレベルにされている。

【０２０１】このため、この場合は、上位データ入出力
端子グループ８２を用いた書込動作と、下位データ入出
力端子グループ８１を用いた読出動作とが同時に実行さ
れる図６と同様の動作が行なわれる。したがって、この
第２実施例によるＤＲＡＭ１０２では、ノーマルモード
バイトコントロールサイクルにおいて、データ処理の速
度を高速化することができる。

【０２０２】次に、アーリーライトモードをノーマルモ
ードバイトコントロールサイクルにおいて実行する際
に、読出動作を行なわず、書込動作のみを行なう場合の
ＤＲＡＭ１０２の動作を説明する。

【０２０３】図１２は、第２実施例によるＤＲＡＭ１０
２のアーリーライトモードをノーマルモードバイトコン
トロールサイクルにおいて実行する際に、読出動作を行
なわず、書込動作のみを行なう場合の動作を示すタイミ
ングチャートである。この図１２においては、図１１と
同様の信号およびデータが示される。

【０２０４】以下の図１２の説明においては、図１１と
異なる動作を主に説明する。図１２の動作が図１１の動
作と異なるのは次の点である。

【０２０５】すなわち、信号／ＯＥがＨレベルにされて
いることである。その信号／ＯＥは、アーリーライトモ
ードで、読出動作を行なわず、書込動作のみを行なう制
御をするために、Ｈレベルにされている。

【０２０６】これにより、この場合は、図８の下位出力
バッファ６０が読出動作状態にされない。このため、そ
の下位出力バッファ６０がデータを出力する下位データ
入出力端子グループ８１における下位の出力データＤＱ
１〜ＤＱ８がハイインピーダンス状態ＨｉＺにされる。
したがって、この場合は、上位データ入出力端子グルー
プ８２を用いた書込動作のみが実行される。

【０２０７】このように、第２実施例によるＤＲＡＭ１
０２のアーリーライトモードをノーマルモードバイトコ
ントロールサイクルにおいて実行する際に、読出動作を
行なわず、書込動作のみを行なうのは、前述した場合と
同様に、他のＤＲＡＭチップとのデータのやりとりの関
係上、不要なデータを外部へ出力したくない場合等の事
情がある場合である。

【０２０８】このような第２実施例によるＤＲＡＭ１０
２は、アーリーライトモードで、書込動作と、読出動作
とを同時に実行させることを可能とし、さらに、その読
出動作を実行させるか否かを信号／ＯＥに応答して選択
するような構成にした。

【０２０９】このため、第２実施例によるＤＲＡＭ１０
２では、アーリーライトモードで、読出動作を書込動作
と同時に実行させないようにすることができる。したが
って、アーリーライトモードで、データを出力したい場
合にのみデータを出力させることができる。これによ
り、データ入出力端子におけるデータの衝突を未然に防
ぐことができる。さらに、他のＤＲＡＭチップとのデー
タのやりとりの関係上、不要なデータを外部へ出力した
くない場合に、データを出力させないようにすることが
できる。

【０２１０】

【発明の効果】請求項１に記載の本発明によれば、アー
リーライトモード時において、複数の書込手段の各々
が、対応するデータ入出力端子グループを対象とする書
込指定信号が与えられた場合に、そのデータ入出力端子
グループをデータの書込のために用いる制御をする。さ
らに、複数の読出手段の各々が、対応するデータ入出力
端子グループを対象とするアーリーライトモードが指定
されたことが検出されない場合に、そのデータ入出力端
子グループをデータの読出のために用いる制御をする。

【０２１１】このため、アーリーライトモード時におい
て、複数のデータ入出力端子グループを、データの書込
用のグループおよびデータの読出用のグループに分けて
同時に用いることができる。したがって、データの処理
速度を高速化することができる。

【０２１２】請求項２に記載の本発明によれば、アーリ
ーライトモード時において、複数の書込手段の各々が、
対応するデータ入出力端子グループを対象とする書込指
定信号が与えられた場合に、その対応するデータ入出力
端子グループをデータの書込のために用いる制御をす
る。さらに、読出手段の各々が、対応するデータ入出力
端子グループを対象とするアーリーライトモードが指定
されたことが検出されず、かつ、出力イネーブル信号に
よってデータの出力が許可されている場合に、対応する
データ入出力端子グループをデータの読出のために用い
る制御をする。

【０２１３】このため、アーリーライトモード時におい
て、複数のデータ入出力端子グループを、データの書込
用のグループおよびデータの読出用のグループに分けて
同時に用いることができる。ただし、データ入出力端子
グループをデータの読出用に用いるか否かは、出力イネ
ーブル信号によって選択される。

【０２１４】したがって、データの処理速度を高速化で
きることに加えて、データの読出が必要な場合にのみ、
アーリーライトモード時にデータの書込用のグループ
と、データの読出用のグループとを同時に用いることが
できる。

【０２１５】請求項３に記載の本発明によれば、アーリ
ーライト検出手段が、複数のデータ入出力端子グループ
のそれぞれに対応する複数の検出手段を含む構成におい
て、アーリーライトモード時に、複数のデータ入出力端
子グループをデータの書込用のグループおよびデータの
読出用のグループに分けて同時に用いることができる。

【０２１６】請求項４に記載の本発明によれば、複数の
書込手段の各々が、書込制御手段を、その書込制御手段
によって制御される入力バッファ手段とを含む構成にお
いて、アーリーライトモード時に、複数のデータ入出力
端子グループを、データの書込用のグループおよびデー
タの読出用のグループに分けて同時に用いることができ
る。

【０２１７】請求項５に記載の本発明によれば、複数の
読出手段の各々が出力バッファ手段を含む構成におい
て、アーリーライトモード時に、複数のデータ入出力端
子グループを、データの書込用のグループおよびデータ
の読出用のグループに分けて同時に用いることができ
る。

【０２１８】請求項６に記載の本発明によれば、ノーマ
ルモードサイクルでのアクセスを行なう場合に、アーリ
ーライトモード時において、複数のデータ入出力端子グ
ループを、データの書込用のグループおよびデータの読
出用のグループに分けて同時に用いることができる。し
たがって、ノーマルモードサイクルでのアクセスを高速
化することできる。

【０２１９】請求項７に記載の本発明によれば、ファー
ストページモードサイクルでのアクセスを行なう場合
に、アーリーライトモード時において、複数のデータ入
出力端子グループを、データの書込用のグループおよび
データの読出用のグループに分けて同時に用いることが
できる。したがって、ファーストページモードサイクル
でのアクセスを高速化することができる。

【図面の簡単な説明】

【図１】 第１実施例によるＤＲＡＭの構成を示すブロ
ック図である。

【図２】 図１のクロック発生回路に含まれるアーリー
ライト検出回路の回路図である。

【図３】 図１の下位出力バッファおよび上位出力バッ
ファの回路図である。

【図４】 図１の書込制御回路の回路図である。

【図５】 第１実施例によるＤＲＡＭにおけるアーリー
ライトモード時の動作を示すタイミングチャートであ
る。

【図６】 第１実施例のＤＲＡＭによるアーリーライト
モードをノーマルモードバイトコントロールサイクルで
実行した場合の動作を示すタイミングチャートである。

【図７】 第２実施例によるＤＲＡＭの全体構成を示す
ブロック図である。

【図８】 図７の下位出力バッファおよび上位出力バッ
ファの回路図である。

【図９】 第２実施例によるＤＲＡＭのアーリーライト
モード時に、書込動作と読出動作とを同時に行なう場合
の動作を示すタイミングチャートである。

【図１０】 第２実施例によるＤＲＡＭのアーリーライ
トモード時に、読出動作を行なわず書込動作のみを行な
う場合の動作を示すタイミングチャートである。

【図１１】 第２実施例によるＤＲＡＭのアーリーライ
トモードをノーマルモードバイトコントロールサイクル
において実行する際に書込動作と読出動作とを同時に行
なう場合の動作を示すタイミングチャートである。

【図１２】 第２実施例によるＤＲＡＭのアーリーライ
トモードをノーマルモードバイトコントロールサイクル
において実行する際に読出動作を行なわず書込動作のみ
を行なう場合の動作を示すタイミングチャートである。

【図１３】 従来のＤＲＡＭの全体構成を示すブロック
図である。

【図１４】 アーリーライトモードを実行するための従
来のアーリーライト検出回路の回路図である。

【図１５】 アーリーライトモードを実行するための従
来の下位出力バッファおよび上位出力バッファの回路図
である。

【図１６】 アーリーライトモードを実行するための従
来の書込制御回路の回路図である。

【図１７】 図１３〜図１６に示されたＤＲＡＭにおけ
るアーリーライトモード時の動作を示すタイミングチャ
ートである。

【図１８】 従来のＤＲＡＭにおけるリードモデファイ
ライトモード時の動作を示すタイミングチャートであ
る。

【符号の説明】 ４ 下位入力バッファ、５ 上位入力バッファ、６，６
０ 下位出力バッファ、７，７０ 上位出力バッファ、
３１，３２ 書込制御回路、８１ 下位データ入出力端
子グループ、８２ 上位データ入出力端子グループ、８
５〜８７ 信号入力端子、２００ アーリーライト検出
回路、２００Ａ，２００Ｂ 検出回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 行アドレスを取込むために行アドレスス
   トローブ信号が変化された後、列アドレスを取込むため
   に列アドレスストローブ信号が変化される前に、書込動
   作を指定するために書込指定信号が変化されることによ
   って、書込動作が起動されるアーリーライトモードを実
   行することが可能な半導体記憶装置であって、 複数のグループに分割され、そのグループ単位でデータ
   の入出力が行なわれる複数のデータ入出力端子グループ
   と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して発生され、データの書込のために用いる前記データ
   入出力端子グループを選択的に指定するための複数の前
   記書込指定信号をそれぞれ受ける複数の書込指定信号入
   力端子と、 前記行アドレスストローブ信号、前記列アドレスストロ
   ーブ信号および前記複数の書込指定信号を受け、それら
   の信号に応答して、各前記データ入力出端子グループを
   用いる前記アーリーライトモードが指定されたことを各
   前記データ入出力端子グループに対応して検出するアー
   リーライト検出手段と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して設けられ、各々が、対応するデータ入出力端子グル
   ープを対象とする前記書込指定信号を受け、その信号に
   よって対応するデータ入出力端子グループが指定された
   場合に、そのデータ入出力端子グループをデータの書込
   のために用いる制御をする複数の書込手段と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して設けられ、各々が、対応するデータ入出力端子グル
   ープを対象とする前記アーリーライトモードが指定され
   たことが前記アーリーライト検出手段によって検出され
   ない場合に、対応するデータ入出力端子グループをデー
   タの読出のために用いる制御をする複数の読出手段とを
   備えた、半導体記憶装置。
2. 【請求項２】 行アドレスを取込むために行アドレスス
   トローブ信号が変化された後、列アドレスを取込むため
   に列アドレスストローブ信号が変化される前に、書込動
   作を指定するために書込指定信号が変化されることによ
   って、書込動作が起動されるアーリーライトモードを実
   行することが可能な半導体記憶装置であって、 複数のグループに分割され、そのグループ単位でデータ
   の入出力が行なわれる複数のデータ入出力端子グループ
   と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して発生され、データの書込のために用いる前記データ
   入出力端子グループを選択的に指定するための複数の前
   記書込指定信号をそれぞれ受ける複数の書込指定信号入
   力端子と、 外部へのデータの出力を許可するための出力イネーブル
   信号を受ける出力イネーブル信号入力端子と、 前記行アドレスストローブ信号、前記列アドレスストロ
   ーブ信号および前記複数の書込指定信号を受け、それら
   の信号に応答して、各前記データ入出力端子グループを
   用いる前記アーリーライトモードが指定されたことを各
   前記入出力端子グループに対応して検出するアーリーラ
   イト検出手段と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して設けられ、各々が、対応するデータ入出力端子グル
   ープを対象とする前記書込指定信号を受け、その信号に
   よって対応するデータ入出力端子グループが指定された
   場合に、そのデータ入出力端子グループをデータの書込
   のために用いる制御をする複数の書込手段と、 前記複数のデータ入出力端子グループのそれぞれに対応
   して設けられ、各々が、対応するデータ入出力端子グル
   ープを対象とするアーリーライトモードが指定されたこ
   とが前記アーリーライト検出手段によって検出されず、
   かつ、前記出力イネーブル信号がデータの出力を許可し
   ている場合に、対応するデータ入出力端子グループをデ
   ータの読出のために用いる制御をする複数の読出手段と
   を備えた、半導体記憶装置。
3. 【請求項３】 前記アーリーライト検出手段は、前記デ
   ータ入出力端子のそれぞれに対応して設けられた複数の
   検出手段を含み、 前記複数の検出手段の各々は、行アドレスストローブ信
   号、列アドレスストローブ信号および対応する書込指定
   信号を受け、それらの信号に応答して、対応する入出力
   端子グループを対象とする前記アーリーライトモードが
   指定されたことを検出する、請求項１または２記載の半
   導体記憶装置。
4. 【請求項４】 前記複数の書込手段の各々は、 対応するデータ入出力端子グループを対象とする前記書
   込指定信号を受け、その信号によって対応する入出力端
   子グループが指定された場合に、その入出力端子グルー
   プをデータの書込のために用いることを指定する書込制
   御信号を出力する書込制御手段と、 対応する入出力端子グループを対象とする前記書込制御
   手段からの書込制御信号を受け、その信号がデータの書
   込のために用いることを指定する場合に、対応する入出
   力端子グループから入力されたデータを受ける入力バッ
   ファ手段とを含む、請求項１または２記載の半導体記憶
   装置。
5. 【請求項５】 前記複数の読出手段の各々は、読出すデ
   ータを受け、そのデータを、対応する前記入出力端子グ
   ループへ与える出力バッファ手段を含む、請求項１また
   は２記載の半導体記憶装置。
6. 【請求項６】 入力される前記行アドレスストローブ信
   号および前記列アドレスストローブ信号は、その行アド
   レスストローブ信号の変化の１サイクルの期間内におい
   て、その列アドレスストローブ信号が１サイクル分変化
   するノーマルモードサイクルによるアクセスを規定す
   る、請求項１または２記載の半導体記憶装置。
7. 【請求項７】 入力される前記行アドレスストローブ信
   号および前記列アドレスストローブ信号は、その行アド
   レスストローブ信号の変化の１サイクルの期間内におい
   て、その列アドレスストローブ信号が複数サイクル分変
   化するファーストページモードサイクルおよび類似のサ
   イクルによるアクセスを規定する、請求項１または２記
   載の半導体記憶装置。