JPS59129989A - デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 - Google Patents
デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法Info
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- JPS59129989A JPS59129989A JP58005675A JP567583A JPS59129989A JP S59129989 A JPS59129989 A JP S59129989A JP 58005675 A JP58005675 A JP 58005675A JP 567583 A JP567583 A JP 567583A JP S59129989 A JPS59129989 A JP S59129989A
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- series
- capacitor
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- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はダイナミック・ランダム・アクセス・メモリ・
セル（以下ｄ−ＲＡＭセルという。）特に同一メモリ・
セルに対し２系列の独立したアクセス系路をもついわゆ
るデュアル・ボート型のｄ−ＲＡＭセルとその動作方法
に関する。
セル（以下ｄ−ＲＡＭセルという。）特に同一メモリ・
セルに対し２系列の独立したアクセス系路をもついわゆ
るデュアル・ボート型のｄ−ＲＡＭセルとその動作方法
に関する。
（技術還境ン
最近における電子計算機を用いてのデータ処理は、従来
の大形電子計算機を中央に備えての集中処理方式から、
データ周辺にマイクロ・プロセッサを備えての分散処理
方式が盛んに用いられるようになってきている。
の大形電子計算機を中央に備えての集中処理方式から、
データ周辺にマイクロ・プロセッサを備えての分散処理
方式が盛んに用いられるようになってきている。
このような多数のマイクロ・プロセッサ金剛いてデータ
処理を行うようになると、それらのプロセッサの支配で
きる読出し／書込み（以下Ｒ／Ｗという。）メモリに対
する要求がますます大きくなっている。すなわち多くの
データが局在化されるので、特定のデータを格納したメ
モリをアクセスする場合そのメモリが既に他からアクセ
スされているために、そのデータバス等のバスが専有さ
れてしまい先のアクセスが終るまではそのメモリをアク
セスすることができない。従って、ハンドシェークに時
間がか＼ｐデーメの高速処理ができないと同時にメモリ
の効率的な使用ができないことになる。このため多くの
データが局在化された上でなおかつハンドシェークにお
いて大きな遅れなしにデータをお互に高速でかつ効率的
に転送できるところのメモリの出現が強く望まれるよう
になっている。
処理を行うようになると、それらのプロセッサの支配で
きる読出し／書込み（以下Ｒ／Ｗという。）メモリに対
する要求がますます大きくなっている。すなわち多くの
データが局在化されるので、特定のデータを格納したメ
モリをアクセスする場合そのメモリが既に他からアクセ
スされているために、そのデータバス等のバスが専有さ
れてしまい先のアクセスが終るまではそのメモリをアク
セスすることができない。従って、ハンドシェークに時
間がか＼ｐデーメの高速処理ができないと同時にメモリ
の効率的な使用ができないことになる。このため多くの
データが局在化された上でなおかつハンドシェークにお
いて大きな遅れなしにデータをお互に高速でかつ効率的
に転送できるところのメモリの出現が強く望まれるよう
になっている。
（従来技術）
か＼る要求金解決する手段として現在主に二つの方法が
とられている。その一つはプロセッサとｄ−ＲＡＭアレ
イの外にｄ−ＲＡＭコントローラを挿入した径路を設け
ることにより、ｄ−ＲＡＭをホストプロセッサに対して
はスタティック的な動作？行わしめることによりメモリ
システムの効率化２図ったものである。（ジムネエディ
ル、メエルベエぜニス“ダイナミックーラムコントロー
ラオーケストレエテエスメモリシステムスパ′″Ｊ！ｍ
Ｎａｄｉ ｒ ａｎｄ Ｍｅｌ Ｂａｚｅｓ″Ｄｇｎａ
ｍｉｃ−ＲＡ Ｍ ｃ ｏ −ｎｔｒｐＨｅｒ ｏｒｃ
ｈｅｓｔｒａｔｅｓ ｍｅｍｏｒｙ ｓｙｓｔｅｍｓ
”Ｅｌｅｃｔｒｏｎｉｃｓ／Ｓｅｐｔｅｍｂｅｒ ８
．１９８２ Ｆ、］ ２８〜１３４参照。） これに対して他の方法は、メモリ・セル自身に独立した
二系列のアクセス径路金膜け（このようなメモリーセル
は一般にプーアル・ボート・メモリ６セル（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅ１ｌ ）と呼ばれている
。）、それらの径路によるアクセスを非同期で行うこと
によシメモリシステムの効率化企図ったものである。
とられている。その一つはプロセッサとｄ−ＲＡＭアレ
イの外にｄ−ＲＡＭコントローラを挿入した径路を設け
ることにより、ｄ−ＲＡＭをホストプロセッサに対して
はスタティック的な動作？行わしめることによりメモリ
システムの効率化２図ったものである。（ジムネエディ
ル、メエルベエぜニス“ダイナミックーラムコントロー
ラオーケストレエテエスメモリシステムスパ′″Ｊ！ｍ
Ｎａｄｉ ｒ ａｎｄ Ｍｅｌ Ｂａｚｅｓ″Ｄｇｎａ
ｍｉｃ−ＲＡ Ｍ ｃ ｏ −ｎｔｒｐＨｅｒ ｏｒｃ
ｈｅｓｔｒａｔｅｓ ｍｅｍｏｒｙ ｓｙｓｔｅｍｓ
”Ｅｌｅｃｔｒｏｎｉｃｓ／Ｓｅｐｔｅｍｂｅｒ ８
．１９８２ Ｆ、］ ２８〜１３４参照。） これに対して他の方法は、メモリ・セル自身に独立した
二系列のアクセス径路金膜け（このようなメモリーセル
は一般にプーアル・ボート・メモリ６セル（Ｄｕａｌ
Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅ１ｌ ）と呼ばれている
。）、それらの径路によるアクセスを非同期で行うこと
によシメモリシステムの効率化企図ったものである。
しかしこの方法では、後で詳述するように本質的に破壊
読出しであるｄ−ＲＡＭセル？用いることは非常に困難
であるため、非破壊読出しのスタティックＲＡＭ・セル
によ勺実現されているのが現状である。（ワニスレイア
ール、イバアセン“デュアルーポートラムトランスファ
ーズデータモアエ７エシエントリー″Ｗｅｓｌｅｙ Ｒ
，Ｉｖｅｒｓｅｎ“Ｄｕａｌ −ｐｏｒｔ ＲＩＡＭ
ｔ ｒａｎｓｆｅｒｓ ｄａｔａ ｍｏｒｅｅｆｆｉｃ
ｉｅｎｔ、ｌｙ ” Ｅｌｅｃｔｒｏｎｉｃｓ １０ｃ
ｔｏｂｅｒ ５ 。
読出しであるｄ−ＲＡＭセル？用いることは非常に困難
であるため、非破壊読出しのスタティックＲＡＭ・セル
によ勺実現されているのが現状である。（ワニスレイア
ール、イバアセン“デュアルーポートラムトランスファ
ーズデータモアエ７エシエントリー″Ｗｅｓｌｅｙ Ｒ
，Ｉｖｅｒｓｅｎ“Ｄｕａｌ −ｐｏｒｔ ＲＩＡＭ
ｔ ｒａｎｓｆｅｒｓ ｄａｔａ ｍｏｒｅｅｆｆｉｃ
ｉｅｎｔ、ｌｙ ” Ｅｌｅｃｔｒｏｎｉｃｓ １０ｃ
ｔｏｂｅｒ ５ 。
１９８２ Ｐ、４７／４８参照。）
以上説明したとおり、マイクロ・プロセッサによる分散
処理に適応してメモリシステムの効率化を図るためのデ
バイスは、ｄ−ＲＡＭコントローラでは間接的な制御法
であるため必ずしも十分満足されるものとはならず、又
スタティックＲＡＭによるデュアル・ボートＲＡＭはそ
れなシの効果があるけれども現在メモリの主流であるｄ
−ＲＡＭに適用が困難であシ、前述の新しいデノ々イス
の出現を望む強い要望全十分に満足させているとは言え
ない。
処理に適応してメモリシステムの効率化を図るためのデ
バイスは、ｄ−ＲＡＭコントローラでは間接的な制御法
であるため必ずしも十分満足されるものとはならず、又
スタティックＲＡＭによるデュアル・ボートＲＡＭはそ
れなシの効果があるけれども現在メモリの主流であるｄ
−ＲＡＭに適用が困難であシ、前述の新しいデノ々イス
の出現を望む強い要望全十分に満足させているとは言え
ない。
（発明の目的）
本発明の目的は、前述の新しいデバイスの出現金望む強
い要望全満足するところの、デュアル・ポート型ｄ−Ｒ
ＡＭセルとその動作方法を提供することにある。
い要望全満足するところの、デュアル・ポート型ｄ−Ｒ
ＡＭセルとその動作方法を提供することにある。
（発明の構成）
本第１の発明のメモリ・セルは一端が所定の電位に保持
された１個の容量と、該容量の他端に入力電極が共通し
て接続されそれぞれの制御電極及び出力電極はそれぞれ
独立して制御される２系列のワード線及びビット線にそ
れぞれ接続された第１及び第２のトランジスタとからな
っている。（以下デュアル・ポート型ｄ−ＲＡＭセルと
いう。）本第２の発明の動作方法は、デュアル・ポート
型ｄ’−ＲＡＭセルにおいて、前記それぞれ独立して制
御される２系列のワード線及びビット線が非同期で制御
されることからなっている。
された１個の容量と、該容量の他端に入力電極が共通し
て接続されそれぞれの制御電極及び出力電極はそれぞれ
独立して制御される２系列のワード線及びビット線にそ
れぞれ接続された第１及び第２のトランジスタとからな
っている。（以下デュアル・ポート型ｄ−ＲＡＭセルと
いう。）本第２の発明の動作方法は、デュアル・ポート
型ｄ’−ＲＡＭセルにおいて、前記それぞれ独立して制
御される２系列のワード線及びビット線が非同期で制御
されることからなっている。
本第３の発明の動作方法は、デュアル・ボート型ｄ−Ｒ
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列のうちのいずれか１系列は所定の制限された動
作音するように制御されることからなっている。
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列のうちのいずれか１系列は所定の制限された動
作音するように制御されることからなっている。
本第４の発明の動作方法は、デュアル・ボート型ｄ−Ｒ
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列が競合して同一の前記セルをアクセスした場合
光にアクセスをかけた方がセンスを完了するまで他方の
アクセスを待たせるよう制御することからなっている。
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列が競合して同一の前記セルをアクセスした場合
光にアクセスをかけた方がセンスを完了するまで他方の
アクセスを待たせるよう制御することからなっている。
本第５の発明の動作方法は、デユアルーポート型ｄ−ｆ
ｔＡＭセルにおいて、前記それぞれ独立して制御される
２系列のワード線及びビット線が非同期で制御されかつ
前記２系列のうちのいずれかｌ系列は所定の制限された
動作をするよう制御されなおかつ前記２系列が競合して
同一の前記セル全アクセスした場合光にアクセスをかけ
た方がセンスを完了するまで他方のアクセスを待たせる
よう制御することからなっている。
ｔＡＭセルにおいて、前記それぞれ独立して制御される
２系列のワード線及びビット線が非同期で制御されかつ
前記２系列のうちのいずれかｌ系列は所定の制限された
動作をするよう制御されなおかつ前記２系列が競合して
同一の前記セル全アクセスした場合光にアクセスをかけ
た方がセンスを完了するまで他方のアクセスを待たせる
よう制御することからなっている。
本第６の発明の動作方法は、デュアル・ポート型ｄ−Ｒ
，ＡＭセルにおいて、前記それぞれ独立して制御される
２系列のワード線及びビット線が非同期で制御されかつ
前記２系列のうちのいずれかｌ系列は読出し専用に制御
されなおかつ前記２系列が競合して同一の前記セルをア
クセスした場合光にアクセスをかけた方がセンス全完了
するまで他方のアクセスを待たせると共に前記読出し専
用の系列のワード線は再書込みが終了するとすぐに断と
なるよう制御することからなっている。
，ＡＭセルにおいて、前記それぞれ独立して制御される
２系列のワード線及びビット線が非同期で制御されかつ
前記２系列のうちのいずれかｌ系列は読出し専用に制御
されなおかつ前記２系列が競合して同一の前記セルをア
クセスした場合光にアクセスをかけた方がセンス全完了
するまで他方のアクセスを待たせると共に前記読出し専
用の系列のワード線は再書込みが終了するとすぐに断と
なるよう制御することからなっている。
本第７の発明の動作方法は、デュアル・ポート型ｄ−Ｒ
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びディジット線が非同期で制御されか
つ前記２系列のうちのいずれかｌ系列は読出し専用に制
御されている場合、前記読出し専用の系は内部アドレス
手段によシ前記セルの内容を連続的に読出すよう制御す
ることからなっている。
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びディジット線が非同期で制御されか
つ前記２系列のうちのいずれかｌ系列は読出し専用に制
御されている場合、前記読出し専用の系は内部アドレス
手段によシ前記セルの内容を連続的に読出すよう制御す
ることからなっている。
本第８の発明の動作方法は、プーアル・ボート型ｄ−Ｒ
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列のうちのいずれかｌ系列は読出し専用に制御さ
れている場合、前記読出し専用の系は内部アドレス手段
により前記セルの内容全連続的に読出し読出し終了後は
前記内部アドレス手段をクリアにするよう制御すること
からなっている。
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ前
記２系列のうちのいずれかｌ系列は読出し専用に制御さ
れている場合、前記読出し専用の系は内部アドレス手段
により前記セルの内容全連続的に読出し読出し終了後は
前記内部アドレス手段をクリアにするよう制御すること
からなっている。
本第９の発明の動作方法は、デュアル・ポート型ｄ−Ｒ
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ２
系列のうちのいずれかの１系列は読出し専用に制御され
ている場合該読出し専用の系は内部アドレス手段により
前記セルの内容全連続的に読出し読出し終了後は前記ア
ドレス手段をクリアにするよう制御し、データの読出し
／書込みに制御されている他の系列は外部アドレスによ
るランダム串アクセスと内部アドレス手段による連続的
なアクセスとをデータに応じて切替えて行うよう制御さ
れることからなっている。
ＡＭセルにおいて、前記それぞれ独立して制御される２
系列のワード線及びビット線が非同期で制御されかつ２
系列のうちのいずれかの１系列は読出し専用に制御され
ている場合該読出し専用の系は内部アドレス手段により
前記セルの内容全連続的に読出し読出し終了後は前記ア
ドレス手段をクリアにするよう制御し、データの読出し
／書込みに制御されている他の系列は外部アドレスによ
るランダム串アクセスと内部アドレス手段による連続的
なアクセスとをデータに応じて切替えて行うよう制御さ
れることからなっている。
（実施例の説明）
以下本発明について図面を参照し詳細に説明する。
第１図は本第１の発明のメモリ・セルの第１の実施例を
示す回路図である。
示す回路図である。
一端が接地されたメモリ用の容量ＣＭと、この容量ＣＭ
の他端にトランスファ・ゲート用のトランジスタＱｌ、
Ｑ２のソースが共通して接続され節点■を形成し、ト
ランジスタＱｌ、Ｑ２のそレソレのゲート及びドレイン
はそれぞれ独立して制御される２系列（Ａ）、 ｆＢ）
のワード線Ｗ（Ａ）、 Ｗ（Ｂ）及びビット線Ｂ（Ａ）
、 Ｂ（ＩＩにそれぞれ接続されることによってこの
実施例の回路はできている。なお５Ａ（Ａ）。
の他端にトランスファ・ゲート用のトランジスタＱｌ、
Ｑ２のソースが共通して接続され節点■を形成し、ト
ランジスタＱｌ、Ｑ２のそレソレのゲート及びドレイン
はそれぞれ独立して制御される２系列（Ａ）、 ｆＢ）
のワード線Ｗ（Ａ）、 Ｗ（Ｂ）及びビット線Ｂ（Ａ）
、 Ｂ（ＩＩにそれぞれ接続されることによってこの
実施例の回路はできている。なお５Ａ（Ａ）。
５Ａ（Ｅ）はそれぞれ（Ａ）、 （Ｂ）系統のセンス増
幅器である。
幅器である。
この実施例のメモリ・セルは図からも明らかなように、
−個のメモリ用の容量ＣＭに対して、トランジスタＱｌ
、Ｑ２ｆｃ介してそれぞれ独立して制御されてアクセス
できるところの２系列の信号線を有しているので、この
２系列の信号線を適切に制御することによシ同一メモリ
・セルを独立した２系列の信号線でアクセスできるとこ
ろのいわゆるデュアル・ポート型ｄ−ＲＡＭセルを得る
ことができる。
−個のメモリ用の容量ＣＭに対して、トランジスタＱｌ
、Ｑ２ｆｃ介してそれぞれ独立して制御されてアクセス
できるところの２系列の信号線を有しているので、この
２系列の信号線を適切に制御することによシ同一メモリ
・セルを独立した２系列の信号線でアクセスできるとこ
ろのいわゆるデュアル・ポート型ｄ−ＲＡＭセルを得る
ことができる。
第２図は本第１の発明のメモリ・セルの第２の実捲例全
示す回路図である。
示す回路図である。
この実施例はＣＭ、Ｑｌ、Ｑ２からなるセルとＣ＊、
Ｑｌ’ｌ Ｑ２’からなるセルの二つのセルで１ビツト
のデータをメモリするものである。この場合も（〜系列
信号線用のトランスファ・ゲート用トラン−ジスタＱ１
＋ Ｑｔ’の他に、（Ｂ）系列信号線用のトランスファ
・ゲート用トランジスタＱ２．Ｑｌ金有しているので、
第１の実施例と同様に、プーアル・ボート型ｄ−ＲＡＭ
セルとしての動作を行うことができる。
Ｑｌ’ｌ Ｑ２’からなるセルの二つのセルで１ビツト
のデータをメモリするものである。この場合も（〜系列
信号線用のトランスファ・ゲート用トラン−ジスタＱ１
＋ Ｑｔ’の他に、（Ｂ）系列信号線用のトランスファ
・ゲート用トランジスタＱ２．Ｑｌ金有しているので、
第１の実施例と同様に、プーアル・ボート型ｄ−ＲＡＭ
セルとしての動作を行うことができる。
次に、これらのデュアル＠ポート型ｄ −Ｒ，ＡＭセル
の動作についての基本的な問題点について説明する。
の動作についての基本的な問題点について説明する。
第３図（ａ）、 （ｂ）、 （Ｃ）はこれらの問題点を
説明するためのもので、前述の第１の実施例の回路を用
いている。同図（ａ）は（５）系列のみアクセスの場合
、同図（ｂ）は同時同一アドレス選択時及び同図（Ｃ）
は（Ａ）系列先行アクセスで、（５）系列センス前に郵
）系列のワード線全開らいた場合について、それぞれメ
モリ容量ＣＭから取シ出せる電荷量Ｑを示したものであ
る。
説明するためのもので、前述の第１の実施例の回路を用
いている。同図（ａ）は（５）系列のみアクセスの場合
、同図（ｂ）は同時同一アドレス選択時及び同図（Ｃ）
は（Ａ）系列先行アクセスで、（５）系列センス前に郵
）系列のワード線全開らいた場合について、それぞれメ
モリ容量ＣＭから取シ出せる電荷量Ｑを示したものであ
る。
すなわち、同図（ａ）の場合にはメモリ容量Ｃｙに蓄え
られた電荷Ｑの全量がビット線Ｂ（Ａ）に取り出される
ので問題ないが、同図（ｂ）の場合には両系列の４神ビ
ツト線Ｂ（Ａ）、 Ｂ（Ｂｌにはそれぞれｌ／２Ｑず
つの電荷しか取シ出せない。さらに同図（Ｃ）の場合に
はＢ系列のビット線Ｂ（Ｅ）にはほとんど電荷は取シ出
すことができないで電荷Ｑのほぼ全量がｌ４ビツト線Ｂ
（Ａ）に取り出されることになる。
られた電荷Ｑの全量がビット線Ｂ（Ａ）に取り出される
ので問題ないが、同図（ｂ）の場合には両系列の４神ビ
ツト線Ｂ（Ａ）、 Ｂ（Ｂｌにはそれぞれｌ／２Ｑず
つの電荷しか取シ出せない。さらに同図（Ｃ）の場合に
はＢ系列のビット線Ｂ（Ｅ）にはほとんど電荷は取シ出
すことができないで電荷Ｑのほぼ全量がｌ４ビツト線Ｂ
（Ａ）に取り出されることになる。
以上のようにデュアル・ボート型ｄ−ＲＡＭセルの動作
は、セル自身が破壊読出しであると言う基本的な性質に
基づいて５両系列が同時同一アドレス選択時にセルから
の信号量（電荷Ｑ）が半減するか、あるいは片方がわず
かに遅い場合にはほとんど信号量が無くなってしまうこ
とになる。従ってデュアル・ボート型ｄ−ＲＡＭセルの
動作方法としてはこれらの問題点上解決するように適切
な方法を用いなければならない。本第２ないし第９の発
明はこの適切な動作方法を提供するものである。
は、セル自身が破壊読出しであると言う基本的な性質に
基づいて５両系列が同時同一アドレス選択時にセルから
の信号量（電荷Ｑ）が半減するか、あるいは片方がわず
かに遅い場合にはほとんど信号量が無くなってしまうこ
とになる。従ってデュアル・ボート型ｄ−ＲＡＭセルの
動作方法としてはこれらの問題点上解決するように適切
な方法を用いなければならない。本第２ないし第９の発
明はこの適切な動作方法を提供するものである。
第４図は、本第１の発明のメモリ・セルによるセル・マ
トリックスｌｔ−用い、本第２ないし第３の発明の動作
方法とによシ構成した、一実施例のメモリ・システムの
要部を示すブロック図である。
トリックスｌｔ−用い、本第２ないし第３の発明の動作
方法とによシ構成した、一実施例のメモリ・システムの
要部を示すブロック図である。
セル・マトリックス１は前述の第１図に示した第１の実
施例のメモリ・セル全周い例えば２５６×２５６のセル
・マトリックスとして形成されたものである。そして独
立した信号系列として、ＸデコーダＸ（Ａ）５．Ｘ（烏
９． ＹデコーダＹ（Ａ）３．Ｙ（乃７．センス増幅器
５Ａ（Ａ）４． ＳＡ（乃８を備え、それぞれクロッ
ク信号発生器ｃＬＧ（Ａ）２及びＣＬ（ＩＦ９６からの
クロック信号により制御されている。
施例のメモリ・セル全周い例えば２５６×２５６のセル
・マトリックスとして形成されたものである。そして独
立した信号系列として、ＸデコーダＸ（Ａ）５．Ｘ（烏
９． ＹデコーダＹ（Ａ）３．Ｙ（乃７．センス増幅器
５Ａ（Ａ）４． ＳＡ（乃８を備え、それぞれクロッ
ク信号発生器ｃＬＧ（Ａ）２及びＣＬ（ＩＦ９６からの
クロック信号により制御されている。
そして（Ａ）系列には書込み／読出し回路Ｒ／ＷＩＯが
設けられ一方の（Ｉ３）系列には読出し専用回路Ｒ１１
が設けられることでこの実施例のメモリ・システムはで
きている。
設けられ一方の（Ｉ３）系列には読出し専用回路Ｒ１１
が設けられることでこの実施例のメモリ・システムはで
きている。
同期で動作するよう制御されると共に、（Ｂ）系列は読
出し専用に動作するように制御されることが特徴となっ
ている。なお、（Ｂ）系列を読出し専用の代りに再髪込
み専用に用いることもできる。この場合は第３図におい
てＹデコーダＹ（Ｂ１７と読出し専用回路Ｒ１１は不必
要となる。
出し専用に動作するように制御されることが特徴となっ
ている。なお、（Ｂ）系列を読出し専用の代りに再髪込
み専用に用いることもできる。この場合は第３図におい
てＹデコーダＹ（Ｂ１７と読出し専用回路Ｒ１１は不必
要となる。
次にこの実施例の場合におけるメモリ・セルの動作につ
いて説明する。
いて説明する。
第５図及び第６図は一例としてセル内容が低レベルＬの
場合について、それぞれ再書込み及び読出し時における
主要部の動作波形を示したものであり、従来のｄ−ＲＡ
Ｍセルの場合となんら異なることはない。なお図゛では
四系列、 （Ｂｌ系列の別なく一般的にワード線、ビッ
ト線等で表わしている。
場合について、それぞれ再書込み及び読出し時における
主要部の動作波形を示したものであり、従来のｄ−ＲＡ
Ｍセルの場合となんら異なることはない。なお図゛では
四系列、 （Ｂｌ系列の別なく一般的にワード線、ビッ
ト線等で表わしている。
すなわち、１２はワード線、１３はセル内容、１４はセ
ル側ビット線、１５はダミイ・セル側ビット線、１６は
ＳＡ活性化信号、１７は入出力線Ｉ１０の高レベルＨ側
、１８は入出力線Ｉ１０の低レベルＬ側である。
ル側ビット線、１５はダミイ・セル側ビット線、１６は
ＳＡ活性化信号、１７は入出力線Ｉ１０の高レベルＨ側
、１８は入出力線Ｉ１０の低レベルＬ側である。
以上説明したとおシこの実施例によれば、メモリ・セル
は非同期で動作する独立した２系列の信号線により制御
されているのでメモリ・セル金デュアル・ボート型とし
ての動作をさせることができる。
は非同期で動作する独立した２系列の信号線により制御
されているのでメモリ・セル金デュアル・ボート型とし
ての動作をさせることができる。
なお、この実施例においては２系列のうちの一つの系列
を読出し専用あるいは再書込み専用のみ＼、 に制限が与えられているので、それだけ同一セル全同時
アドレス選択する度合が減少しそれだけ動作の信頼性が
高まると共に、例えば再書込み専用の場合その系列のＹ
デコーダ及び読出し回路が不必要になるなどシステム構
成が簡略化される。
を読出し専用あるいは再書込み専用のみ＼、 に制限が与えられているので、それだけ同一セル全同時
アドレス選択する度合が減少しそれだけ動作の信頼性が
高まると共に、例えば再書込み専用の場合その系列のＹ
デコーダ及び読出し回路が不必要になるなどシステム構
成が簡略化される。
たソし、この実施例のシステムでは、前述の第３図ｆｂ
）、 （Ｃ）に示した両系列が同時同一アドレス選択及
び片方がわずかに遅れる場合の問題点を解決するために
、両系統がそのような動作をしないように両系列のＣＬ
Ｇ［Ａ）２． ＣＬＧ（乃６のタイミングをとる必要
がある。
）、 （Ｃ）に示した両系列が同時同一アドレス選択及
び片方がわずかに遅れる場合の問題点を解決するために
、両系統がそのような動作をしないように両系列のＣＬ
Ｇ［Ａ）２． ＣＬＧ（乃６のタイミングをとる必要
がある。
Ｋ７図は両系列が同時同一アドレス選択の場合にも適切
な動作をするように考えられたもので、本第１の発明の
メモリ・セルによるセル・マトリックスｌ’を用い、本
第４ないし第６の発明の動作方法とによシ構成した一実
症例のメモリ・システムの要部を示すブロック図である
。
な動作をするように考えられたもので、本第１の発明の
メモリ・セルによるセル・マトリックスｌ’を用い、本
第４ないし第６の発明の動作方法とによシ構成した一実
症例のメモリ・システムの要部を示すブロック図である
。
この実施例が前述の第４図に示した実施例と異なる点は
、（５）、 （１３１両系列のクロック信号発生回路Ｃ
ＬＧＩ（Ａ）２１．ＣＬＧＩ（均２５間に判定回路２３
を挿入したことである。
、（５）、 （１３１両系列のクロック信号発生回路Ｃ
ＬＧＩ（Ａ）２１．ＣＬＧＩ（均２５間に判定回路２３
を挿入したことである。
２０は（Ａ）系列の外部アドレス信−号入力端子で、こ
れより外部アトＶス信号（Ａ） Ｉ ００がＣＩ、Ｇｌ
（Ａ２１に入力され、ＣＬＧＩ（Ａ）２１からは動作ス
タ−ト信号（Ａ） １０１が判定回路２３へ出力される
。
れより外部アトＶス信号（Ａ） Ｉ ００がＣＩ、Ｇｌ
（Ａ２１に入力され、ＣＬＧＩ（Ａ）２１からは動作ス
タ−ト信号（Ａ） １０１が判定回路２３へ出力される
。
判定回路２３ではアクセスされたメモリ・セルがセンス
を完了しているかどうか’１ｃＬＧ２（Ａ）２２からの
センス完了信号ｆＡ） ｔ ０３の入力に基づいて判定
し、センスが完了している時に活性化信号（Ａ）１０２
をＣＬＧ２（Ａ）２２へ出力する。ＣＬＧ２（５）２２
は活性化信号（Ａ）１０２’に受けて、ＸデコーダＸ（
Ａ）５．ＹデコーダＹ（Ａ）３． センス増幅器ＳＡ（
〜４を介してセル・マトリックス１のアクセスされたア
ドレスのセル全アクセスして、書込み／読出し回路Ｒ，
／ＷｉＯ’にとおしてデータの書込み／読出しが行われ
る。（Ｂ）系列も（Ａ）系列と同様に動作して読出し専
用回路Ｒ１ｌ金とおしてデータの読出ス入力端子、２５
はＣＬＧＩ（均、２６はＣＬＧ２（Ｂ３，１０４は外部
アドレス入力信号（Ｂ）、１０５は動作スタート信号（
ＩＩＪ、１０６は活性化信号（Ｂｌ。
を完了しているかどうか’１ｃＬＧ２（Ａ）２２からの
センス完了信号ｆＡ） ｔ ０３の入力に基づいて判定
し、センスが完了している時に活性化信号（Ａ）１０２
をＣＬＧ２（Ａ）２２へ出力する。ＣＬＧ２（５）２２
は活性化信号（Ａ）１０２’に受けて、ＸデコーダＸ（
Ａ）５．ＹデコーダＹ（Ａ）３． センス増幅器ＳＡ（
〜４を介してセル・マトリックス１のアクセスされたア
ドレスのセル全アクセスして、書込み／読出し回路Ｒ，
／ＷｉＯ’にとおしてデータの書込み／読出しが行われ
る。（Ｂ）系列も（Ａ）系列と同様に動作して読出し専
用回路Ｒ１ｌ金とおしてデータの読出ス入力端子、２５
はＣＬＧＩ（均、２６はＣＬＧ２（Ｂ３，１０４は外部
アドレス入力信号（Ｂ）、１０５は動作スタート信号（
ＩＩＪ、１０６は活性化信号（Ｂｌ。
１０７はセンス完了信号（Ｂｌであシ、前述の第４図に
示した実施例と同一機能のものについては同一参照数字
を付しである。
示した実施例と同一機能のものについては同一参照数字
を付しである。
捷た、この実施例において山系列を読出し専用の代シに
再書込み専用に用いることもできる。この場合は第７図
においてＹデコーダＹｌａ７と読出し専用回路１１は不
必要となる。
再書込み専用に用いることもできる。この場合は第７図
においてＹデコーダＹｌａ７と読出し専用回路１１は不
必要となる。
次にこの実施例におけるメモリ・セルの動作について説
明する。この説明は、（１）、 （Ａ）系列、 （Ｂｌ
系列が同一ビラトラアドレス選択した時（競合時という
。）にＡ系列が先に読み出す場合（たｙしセルはＬレベ
ルにあるとする。） ｔ （２）、ｆへ系列、 （Ｂｌ
系列競合時に、Ａ系列読出しくセルはＬレベル）→（Ｂ
）系列読出し→（Ａ）系列書込み（セルはＨレベル）の
順に動作する場合の二つの場合にわけて行う。
明する。この説明は、（１）、 （Ａ）系列、 （Ｂｌ
系列が同一ビラトラアドレス選択した時（競合時という
。）にＡ系列が先に読み出す場合（たｙしセルはＬレベ
ルにあるとする。） ｔ （２）、ｆへ系列、 （Ｂｌ
系列競合時に、Ａ系列読出しくセルはＬレベル）→（Ｂ
）系列読出し→（Ａ）系列書込み（セルはＨレベル）の
順に動作する場合の二つの場合にわけて行う。
第８図（ａ）、 （ｂ）はこの場合におけるセルの主要
部の動作波形を表すもので、同図（ａ）は（Ａ）系列、
同図（ｂ）は（Ｂｌ系列を示す。
部の動作波形を表すもので、同図（ａ）は（Ａ）系列、
同図（ｂ）は（Ｂｌ系列を示す。
前述のように（Ａ）系列においては、外部アドレス信号
（〜１００の入力によｆｉ、ＣＬＧＩ（５）２Ｉから動
作スタート信号時１刊定回路２３に入力される。
（〜１００の入力によｆｉ、ＣＬＧＩ（５）２Ｉから動
作スタート信号時１刊定回路２３に入力される。
そしてセンス完了信号ＦＡ） ｌ Ｏ３が判定回路２３
にＣ：ＬＧ ２（Ａｉらは所定のクロック信号がＸ（〜
５゜Ｙ（Ａ）３に与えられセル・マトリックスｌの所定
のアドレスをアクセスして５Ａ（Ａ）を介して、第８図
（ａ）に示すように通常のｄ−ＲＡＭにおける読出しが
行われ、読出し／書込回路１０’に介してデータの読出
しが行われる。なお、３１はワード線（Ａ） Ｗ（Ａ）
、３２はＨレベル側ビット線Ｂ（Ａ）で、この例ではダ
ミイ・セル側ビット線となる。３３はＬレベル側ピット
線Ｂ（Ａ）で、この例ではメモリ・セル側ビット線とな
る。
にＣ：ＬＧ ２（Ａｉらは所定のクロック信号がＸ（〜
５゜Ｙ（Ａ）３に与えられセル・マトリックスｌの所定
のアドレスをアクセスして５Ａ（Ａ）を介して、第８図
（ａ）に示すように通常のｄ−ＲＡＭにおける読出しが
行われ、読出し／書込回路１０’に介してデータの読出
しが行われる。なお、３１はワード線（Ａ） Ｗ（Ａ）
、３２はＨレベル側ビット線Ｂ（Ａ）で、この例ではダ
ミイ・セル側ビット線となる。３３はＬレベル側ピット
線Ｂ（Ａ）で、この例ではメモリ・セル側ビット線とな
る。
この（Ａ）系列の読出しすなわちセンスが完了するまで
の時間（第８図（ｂ）のｔＤで示す時間）は（ｌ系列が
アクセスを待ち合わせる時間である。これはセンス完了
信号（Ａ） １０３が判定回路２３に入力される壕では
、活性化信号（Ｂ） １０６がＣＬＧ２（Ｂ）２６へ入
力されないよう制御することによって達成される。系列
（Ａ）におけるセンスが完了すると、センス完了信号（
Ａ） １０３が判定回路２３に入力され、それに従って
活性化信号（Ｂ１１０６（第８図中の３４（活性化）で
タイミングを示しである。）がＣＬ Ｇ ２ （Ｂ１２
６に入力されるので、系列（Ｂ）はＸ（Ｂ）９、Ｙ（均
７，８Ａ（均８．Ｒ１１の動作によシ所定のデータ金読
出す。第８図（ｂ）で３５はセル内容。
の時間（第８図（ｂ）のｔＤで示す時間）は（ｌ系列が
アクセスを待ち合わせる時間である。これはセンス完了
信号（Ａ） １０３が判定回路２３に入力される壕では
、活性化信号（Ｂ） １０６がＣＬＧ２（Ｂ）２６へ入
力されないよう制御することによって達成される。系列
（Ａ）におけるセンスが完了すると、センス完了信号（
Ａ） １０３が判定回路２３に入力され、それに従って
活性化信号（Ｂ１１０６（第８図中の３４（活性化）で
タイミングを示しである。）がＣＬ Ｇ ２ （Ｂ１２
６に入力されるので、系列（Ｂ）はＸ（Ｂ）９、Ｙ（均
７，８Ａ（均８．Ｒ１１の動作によシ所定のデータ金読
出す。第８図（ｂ）で３５はセル内容。
３６はワード線Ｗ（Ｂ）、３７はＨ側ビット線Ｂ（均。
３８はＬ側ビット線Ｂ（Ｂｌである。
（２）、 （Ａ）系列、（ｌ系列競合時、（Ａ）系列読
出しくセ第９図（ａ）、 （ｂ）はこの場合におけるセ
ルの主要部の動作彼形全ｆｆわすもので、同図（ａ）は
（Ａ）系列、同図（ｂ）は（０系列を示す。この場合、
（Ａ）系列読出しくセルはＬレベル）→（′Ｂ４系列読
出しまでは前述の（１）の場合と同様である。図中ｔＲ
はそれらの読出し時間金示す。（Ｂｌ系列読出しが完了
するとセンス完了信号（Ｂｌ １０７が判定回路２３に
入力される。これに合せて（５）系列のＬ側ビット線Ｂ
（Ａ）３３の立上げ全行うことにより、セルには逆デー
タとしてのＨレベルが書き込まれる。図中の鴨がその書
込み時間である。また１ｓは（Ｂｌ系列の読出しと（Ａ
）系列の書込みとが競合する時間で、（ロ）系列のワー
ド線Ｗ（ａが切れないと長く続くことになるので、Ｗ（
Ｂｌはセンス終了したら直ちに切れるよう制御される。
出しくセ第９図（ａ）、 （ｂ）はこの場合におけるセ
ルの主要部の動作彼形全ｆｆわすもので、同図（ａ）は
（Ａ）系列、同図（ｂ）は（０系列を示す。この場合、
（Ａ）系列読出しくセルはＬレベル）→（′Ｂ４系列読
出しまでは前述の（１）の場合と同様である。図中ｔＲ
はそれらの読出し時間金示す。（Ｂｌ系列読出しが完了
するとセンス完了信号（Ｂｌ １０７が判定回路２３に
入力される。これに合せて（５）系列のＬ側ビット線Ｂ
（Ａ）３３の立上げ全行うことにより、セルには逆デー
タとしてのＨレベルが書き込まれる。図中の鴨がその書
込み時間である。また１ｓは（Ｂｌ系列の読出しと（Ａ
）系列の書込みとが競合する時間で、（ロ）系列のワー
ド線Ｗ（ａが切れないと長く続くことになるので、Ｗ（
Ｂｌはセンス終了したら直ちに切れるよう制御される。
通常センス完了後もワード線を上げておくの切っても差
支えない。このことによって（Ａ）系列での逆データの
書込みが行われる際に、セルをとおして（Ａ）系列と（
０系列の逆データが結合するなどの（ｌ系列による妨害
がなくなシ、書込み速度は向上することになる。
支えない。このことによって（Ａ）系列での逆データの
書込みが行われる際に、セルをとおして（Ａ）系列と（
０系列の逆データが結合するなどの（ｌ系列による妨害
がなくなシ、書込み速度は向上することになる。
なお、 （１３１系列が再書込み専用のときは、ＣＬＧ
２（１３）２６からのクロック信号によりＸ（Ｂ）９，
８Ａ（Ｂｌ’を介して再書込みが行われる。（第５図参
照）。
２（１３）２６からのクロック信号によりＸ（Ｂ）９，
８Ａ（Ｂｌ’を介して再書込みが行われる。（第５図参
照）。
以上説明したとおり本第４ないし第６の発明の動作方法
によると、前述の両系列が同時同一アドレス選択及び片
方がわずかに遅れる場合の問題点が完全に解決されて、
デュアル・ボート型ｄ−ＲＡＭセル？高信頼で効率良く
動作させることができる。
によると、前述の両系列が同時同一アドレス選択及び片
方がわずかに遅れる場合の問題点が完全に解決されて、
デュアル・ボート型ｄ−ＲＡＭセル？高信頼で効率良く
動作させることができる。
ところで、デュアル・ポート型ｄ −４ＡＩ’１４は独
立した２系列のアクセス径路金持つため、アドレス、ク
ロック共従来のメモリの倍近く必要となる。
立した２系列のアクセス径路金持つため、アドレス、ク
ロック共従来のメモリの倍近く必要となる。
従ってそれに応じてメモリＩＣとしての外部ピン数が増
える。天衣は、第４図に示した一実施例すなわち（両系
列Ｒ／Ｗ、（Ｂｌｌ系列がそれぞれランダム・アクセス
を可能とし、ＲＡＳ、ＣＡＳ技術？用いた場合の、１６
ＫＸ１及び６４ＫＸ１の大きさのプーアル・ポート型ｄ
−ＲＡＭｉＩＣ化ときに必要となる外部ピン数を示した
ものである。
える。天衣は、第４図に示した一実施例すなわち（両系
列Ｒ／Ｗ、（Ｂｌｌ系列がそれぞれランダム・アクセス
を可能とし、ＲＡＳ、ＣＡＳ技術？用いた場合の、１６
ＫＸ１及び６４ＫＸ１の大きさのプーアル・ポート型ｄ
−ＲＡＭｉＩＣ化ときに必要となる外部ピン数を示した
ものである。
■（）内は６４ＫＸ１の場合
すなわち、この例においてはデ斗アル・ポート化によっ
て１０本（１６ＫＸｌ）ない’Ｌ１１本（６４ＫＸ ｌ
）もピン数が増えることになる。このことは、ＩＣの
パッケージ及び実装上の観点から見て好ましいことでは
なく、プーアル・ポート化の場合においてもできるだけ
ピン数を少くする工夫が望まれる。
て１０本（１６ＫＸｌ）ない’Ｌ１１本（６４ＫＸ ｌ
）もピン数が増えることになる。このことは、ＩＣの
パッケージ及び実装上の観点から見て好ましいことでは
なく、プーアル・ポート化の場合においてもできるだけ
ピン数を少くする工夫が望まれる。
本第７及び第８の発明の動作方法は、前述のビン数？少
くするためになされたもので、第１Ｏ図は本第１の発明
のメモリ・セルによるセル・マトリックス１を用い本第
７ないし第８の発明の動作方法とにより購成した一実施
例のメモリ・システムの要部？示すブロック図である。
くするためになされたもので、第１Ｏ図は本第１の発明
のメモリ・セルによるセル・マトリックス１を用い本第
７ないし第８の発明の動作方法とにより購成した一実施
例のメモリ・システムの要部？示すブロック図である。
なお図では本発明に関係のある（ｌ系列のみ示し、さら
に前述の第４図に示したものと同一機能のものには同−
参照数字全村してあシその説明は省略する。図で４１は
内部カクンタＩＣ０ＵＮＴでＣＬＧ（口σからで外部よ
シのリセット信号を入力しＩＣ０ＵＮＴ４１をリセット
する。
に前述の第４図に示したものと同一機能のものには同−
参照数字全村してあシその説明は省略する。図で４１は
内部カクンタＩＣ０ＵＮＴでＣＬＧ（口σからで外部よ
シのリセット信号を入力しＩＣ０ＵＮＴ４１をリセット
する。
、すなわち、この動作方法は（ｌ系列のランダム−アク
セスを禁止しＩＣ０ＵＮＴ４１によシ遂次的なアクセス
を行わせることによりアドレス・バッファを省略したも
のである。
セスを禁止しＩＣ０ＵＮＴ４１によシ遂次的なアクセス
を行わせることによりアドレス・バッファを省略したも
のである。
次に、この実施例の動作について第１０図に示すタイム
チャートｉ参照し説明する。なお第１Ｏ図は従来のＲＡ
Ｓ／ＣＡＳ技術のイメージでもって表わしてあり、以後
の説明もこれに従って行うことにする。ＲＡＳ （行ア
トＶス・ストローブ）クロックが活性化される前にＣＡ
Ｓ （列アドレス・ストローブ）クロックを活性化によ
る内部アドレス・リフレッシュ機能の拡張として、ＣＡ
Ｓ側のアドレスもカワンタの上位に設置し、ＲＡＳのエ
ツジでインクリメントして行く。そして内部アドレス・
リフレッシ−の解除となるＣへ９クロックがＨレベルに
立上るエツジで、リセット端子４２に入力されるリセッ
ト信号によシ内部カワンある。またデータ読出しの終了
時間ｔＯＦＦは、同図中に矢印で示すようにＲＡＳクロ
ックがＨレベルに立上るエツジで制御される。かくして
データは外部アドレスの入力なしにＩＣ０ＵＮＴ４１に
より連続して読出される。
チャートｉ参照し説明する。なお第１Ｏ図は従来のＲＡ
Ｓ／ＣＡＳ技術のイメージでもって表わしてあり、以後
の説明もこれに従って行うことにする。ＲＡＳ （行ア
トＶス・ストローブ）クロックが活性化される前にＣＡ
Ｓ （列アドレス・ストローブ）クロックを活性化によ
る内部アドレス・リフレッシュ機能の拡張として、ＣＡ
Ｓ側のアドレスもカワンタの上位に設置し、ＲＡＳのエ
ツジでインクリメントして行く。そして内部アドレス・
リフレッシ−の解除となるＣへ９クロックがＨレベルに
立上るエツジで、リセット端子４２に入力されるリセッ
ト信号によシ内部カワンある。またデータ読出しの終了
時間ｔＯＦＦは、同図中に矢印で示すようにＲＡＳクロ
ックがＨレベルに立上るエツジで制御される。かくして
データは外部アドレスの入力なしにＩＣ０ＵＮＴ４１に
より連続して読出される。
従って、この実捲例によると（０系列として必要、な外
部ピンは、ＣＥ（チップ活性化）クロックに相当する端
子１．ＩＣ０ＵＮＴ４１のリセット端子４２及びＤＯＵ
Ｔ端子のための３本のピンのみで良いことにな９、前掲
の弄にみられるように丁度アドレス入力用のピン数だけ
減少される。すなわち１６ＫＸ１で１７本、６４ＫＸｌ
で１８本で良いことになり６４ＫＸ１までの７アミリー
が１８ビンの標準パッケージで良いことになる。
部ピンは、ＣＥ（チップ活性化）クロックに相当する端
子１．ＩＣ０ＵＮＴ４１のリセット端子４２及びＤＯＵ
Ｔ端子のための３本のピンのみで良いことにな９、前掲
の弄にみられるように丁度アドレス入力用のピン数だけ
減少される。すなわち１６ＫＸ１で１７本、６４ＫＸｌ
で１８本で良いことになり６４ＫＸ１までの７アミリー
が１８ビンの標準パッケージで良いことになる。
以上、ピン数全少くするための方策として、山系列の読
出し専用の系列のアドレスを外部アドレス入力によらず
に、内部カクンタによる連続アクセスの方法全説明した
が、このアクセス方法はこれまでの説明からも明らかな
ように、外部アドレス入力によるランダム−アクセスと
共存させることが可能である。これにより例えば（〜系
列をランダム・アクセスと内部カクンタによる連続アク
セスの共存システムとし、０３）系列金内部カクンタに
よる読出し専用にすることにより、従来のページ・モー
ドよりもアクセス時間が数分の−に短縮されるなど一層
の商運化が図れるところの、いわゆるニブル・モードを
用いた本第９の発明のプーアル・ポート型メモリ・セル
の動作方法が得られる。
出し専用の系列のアドレスを外部アドレス入力によらず
に、内部カクンタによる連続アクセスの方法全説明した
が、このアクセス方法はこれまでの説明からも明らかな
ように、外部アドレス入力によるランダム−アクセスと
共存させることが可能である。これにより例えば（〜系
列をランダム・アクセスと内部カクンタによる連続アク
セスの共存システムとし、０３）系列金内部カクンタに
よる読出し専用にすることにより、従来のページ・モー
ドよりもアクセス時間が数分の−に短縮されるなど一層
の商運化が図れるところの、いわゆるニブル・モードを
用いた本第９の発明のプーアル・ポート型メモリ・セル
の動作方法が得られる。
最後にプーアル・ボート型ｄ、−ＲＡＭの応用例として
、画像表示装置に用いられるビデオ・ＲＡＭとして用い
た場合について説明する。
、画像表示装置に用いられるビデオ・ＲＡＭとして用い
た場合について説明する。
第１２図（ａ）は従来のＲＡＭ１用いた場合、同図（ｂ
）は本発明のデュアル・ポート型ｄ−几ＡＭ（図中にＤ
、Ｐ 、ＲＡＭと記しである。）を用いた場合の画像
表示装置の要部を示すブロック図である。
）は本発明のデュアル・ポート型ｄ−几ＡＭ（図中にＤ
、Ｐ 、ＲＡＭと記しである。）を用いた場合の画像
表示装置の要部を示すブロック図である。
従来の装置では、データバス５３からのデータによｐ中
央制御処理装置ＣＰＵ５１の制御によシＲ，ＡＭ５２の
内容が読出されＣＲＴコントローラ５４？介してＣ几Ｔ
５５に入力され表示される。
央制御処理装置ＣＰＵ５１の制御によシＲ，ＡＭ５２の
内容が読出されＣＲＴコントローラ５４？介してＣ几Ｔ
５５に入力され表示される。
従ってＲＡＭ５２の内容′ｌｆ：ＣＲＴ５５に表示する
時間、データバス５３が占有されＣＰＵ５１は待合せし
なければならない。しかもこのＣＲＴ５５に表示する時
間は一般にＣＲＴ５５の応答時間が遅いために長い時間
′ｆｔ要することになり、その長い時間データバス５３
が占有されて、ＣＰＵ５１が待合せ全余儀無くされるこ
とは装置全体の効率ＲＡＭ（Ｄ、Ｐ、ＲＡＭ）５６を用
いた装置では、Ｄ、Ｐ、ＲＡＭ５６は八）系列をデータ
ノくス５３からのランダム・アクセスにより読出し／書
込み回路に、山系列を読出し専用回路として読出しデー
タ２ＣＲＴコントローラ５４へ入力するようになってい
るので、データバス５３はＤ 、Ｐ 、ＲＡＭ５６のデ
ータの読出しには無関係にり、Ｐ、ＲＡＭ５６へのデー
タの書込みのみに使用されるので従来のようにデータバ
ス５３がＣＲＴ５５へのデータ表示のために占有される
ことが無くなり、装置全体の一層の効率化が図られる。
時間、データバス５３が占有されＣＰＵ５１は待合せし
なければならない。しかもこのＣＲＴ５５に表示する時
間は一般にＣＲＴ５５の応答時間が遅いために長い時間
′ｆｔ要することになり、その長い時間データバス５３
が占有されて、ＣＰＵ５１が待合せ全余儀無くされるこ
とは装置全体の効率ＲＡＭ（Ｄ、Ｐ、ＲＡＭ）５６を用
いた装置では、Ｄ、Ｐ、ＲＡＭ５６は八）系列をデータ
ノくス５３からのランダム・アクセスにより読出し／書
込み回路に、山系列を読出し専用回路として読出しデー
タ２ＣＲＴコントローラ５４へ入力するようになってい
るので、データバス５３はＤ 、Ｐ 、ＲＡＭ５６のデ
ータの読出しには無関係にり、Ｐ、ＲＡＭ５６へのデー
タの書込みのみに使用されるので従来のようにデータバ
ス５３がＣＲＴ５５へのデータ表示のために占有される
ことが無くなり、装置全体の一層の効率化が図られる。
以上応用例としては代表的なビデオ几ＡＭへの応用につ
いて説明したが、Ｄ、Ｐ、ＲＡＭの応用はこれに限らず
マイクロ・プロセッサによるデータの分散処理システム
全般に応用されその効率化に寄与するところは太きい。
いて説明したが、Ｄ、Ｐ、ＲＡＭの応用はこれに限らず
マイクロ・プロセッサによるデータの分散処理システム
全般に応用されその効率化に寄与するところは太きい。
（発明の効果）
以上詳細に説明したとおシ、本発明（第１の発明ないし
第９の発明）のデュアル会ポート型ダイナミック・ラン
ダム・アクセス・メモリ・セル及びその動作方法によれ
ば、ダイナミック・ランダム・アクセス・メモリとして
独立した二系列のアクセス径路を設けたメモリ・セルと
それに適応した動作方法とが与えられるので、例えばビ
デオＲＡＭに用い友場合データーバスの占有化全解消し
システムの効率化が図られるように、近時急速に発展し
つ＼あるマイクロ・プロセッサを用いてのデータの分散
処理システムに適用されシステムの一層の効率化が図ら
れるという効果が得られる。
第９の発明）のデュアル会ポート型ダイナミック・ラン
ダム・アクセス・メモリ・セル及びその動作方法によれ
ば、ダイナミック・ランダム・アクセス・メモリとして
独立した二系列のアクセス径路を設けたメモリ・セルと
それに適応した動作方法とが与えられるので、例えばビ
デオＲＡＭに用い友場合データーバスの占有化全解消し
システムの効率化が図られるように、近時急速に発展し
つ＼あるマイクロ・プロセッサを用いてのデータの分散
処理システムに適用されシステムの一層の効率化が図ら
れるという効果が得られる。
第１図及び第２図はそれぞれ本第１の発明のメモリ・セ
ルの第１及び第２の実施例を示す回路図、第３図（ａ）
、 ｆｂ）、 （Ｃ）はこれらのデュアル・ポート型ｄ
−Ｒ，ＡＭセルのアクセスの仕方とセルから取シ出せる
電荷量Ｑの関係を説明するための図、第４図は本第１の
発明のメモリ・セルによるセル・マトリックス？用い本
第２ないし第３の発明の動作方法とにより構成した一実
施例のメモリ・システムの要部を示すブロック図、第５
図及び第６図は第４図の一実施例におけるメモリ・セル
の動作波形図、第７図は本第１の発明のメモリ・セルに
よるセル・マトリックスを用い本第４ないし第６の発明
の動作方法とによシ構成した一実施例のメモリ・システ
ムの要部全示すブロック図、第８図（ａ）。 （ｂ）及び第９図（ａ）、 ［ｂ）はそれぞれ第７図の
一実施例におけるメモリ・セルの動作波形図、第１０図
は本第１の発明のメモリーセルによるセル・マトリック
スを用い本第７ないし第８の発明の動作方法とによ＃）
Ｗｔ成した一実施例のメモリ・システムの要部を示すブ
ロック図、第１１図は第１０図の一実施例における動作
のタイムチャート、第１２図（ａ）及び（ｂ）はそれぞ
れ従来のＲＡＭ及び本発明のデュアル・ポート型ｄ−Ｒ
ＡＭを用いて構成された画像表示装置の要部金示すブロ
ック図である。 図において、ｌ・・・・・・セル・マトリックス、２・
・・・・・クロック信号発生１ＣＬＧ（Ａ）、３・・・
・・・ＹデコーダＹ（Ａ）、４・・・・・・センス増幅
器５Ａ（Ａ）、５．、、、、、ＸデコーダＸ（Ａ）、
６． ６’・・・・・・クロック信号発生器ＣＬＧ（
Ｅ９Ｓ ’ｉ・・・・・・ＹデコーダＹ（Ｂ＋、
ｓ・・・・・・センス増幅５ＳＡ（ｌＥ３１，９・・・
・・・ＸデコーダＸ（Ｅ９，１０・・・・・・書込み／
読出し回路几／Ｗ％ １１・・・・・・読出し専用回路
Ｒ，１２・・・・・・ワードｉ、ｔ３・・印・セル内容
、１４・・・・・・セル側ビット線、１５・・・・・・
ダミイ・セル側ビット線、１６・・・・・・ＳＡ活性化
信号、１７・・・・・・ｌ１０Ｈ側、１８・・・・・・
ｌ１０Ｌ側、 ２０． ２４・・・・・・外部アドレ
ス信号入力端子、２１・・・・・・ＣＬＧＩ（Ａ）、２
２・・・・・・ＣＬＧ２（Ａ）、２３・・・・・・判定
回路、２５・・・・・・ＣＬ Ｇ ｌ （Ｂ）、２６・
・・・・・ＣＬＧ２（屯 ３１・・・・・・ワード線Ｗ
（Ａ）、３２・・・・・・Ｈ側ビット線Ｂ（Ａ）、３
３・・・・・・Ｌ側ビット線Ｂ（Ａ）、３４・・・・・
・活性化タイミング。 ３５・・・・・・セル内容、３６・・・・・・ワード線
Ｗ（］３１．３７・・・・・・Ｈ側ビット線Ｂ（１３１
，３８・・・・・・Ｌ側ビット線Ｂ（”ｈ ４１・・
・・・・内部カワンタエＣ０ＮＴ、４２・・・−・・リ
セット端子、５１・・・・・・ＣＰＵ、５２・・・・・
・ＲＡＭ。 ５３・・・・・・データ・バス、５４・・・・・・（、
ＲＴコントローラ、５５・・・・・・ＣＲ，Ｔ、５６・
・・・・・Ｄ、Ｐ、ｄ −Ｒ。 ＡＭ％ １００，１０４・・・・・・外部アドレス信号
。 １０１．１０５・・・・・・動作スタート信号、１０２
゜１０６・・・・・・活性化信号、１０３，１０７・・
・・・・センス完了信号、 ＣＭ、 （、／・・・・
・・（メモリ）容量、Ｑｔ＋ Ｑｌ’Ｉ Ｑ２＋ Ｑ
２’・・・・・・トランジスタ。 気 ハｑ
コ＼−（Ｊ 凶 四 を 幾 半１０Ｔ２ 峯１１図
ルの第１及び第２の実施例を示す回路図、第３図（ａ）
、 ｆｂ）、 （Ｃ）はこれらのデュアル・ポート型ｄ
−Ｒ，ＡＭセルのアクセスの仕方とセルから取シ出せる
電荷量Ｑの関係を説明するための図、第４図は本第１の
発明のメモリ・セルによるセル・マトリックス？用い本
第２ないし第３の発明の動作方法とにより構成した一実
施例のメモリ・システムの要部を示すブロック図、第５
図及び第６図は第４図の一実施例におけるメモリ・セル
の動作波形図、第７図は本第１の発明のメモリ・セルに
よるセル・マトリックスを用い本第４ないし第６の発明
の動作方法とによシ構成した一実施例のメモリ・システ
ムの要部全示すブロック図、第８図（ａ）。 （ｂ）及び第９図（ａ）、 ［ｂ）はそれぞれ第７図の
一実施例におけるメモリ・セルの動作波形図、第１０図
は本第１の発明のメモリーセルによるセル・マトリック
スを用い本第７ないし第８の発明の動作方法とによ＃）
Ｗｔ成した一実施例のメモリ・システムの要部を示すブ
ロック図、第１１図は第１０図の一実施例における動作
のタイムチャート、第１２図（ａ）及び（ｂ）はそれぞ
れ従来のＲＡＭ及び本発明のデュアル・ポート型ｄ−Ｒ
ＡＭを用いて構成された画像表示装置の要部金示すブロ
ック図である。 図において、ｌ・・・・・・セル・マトリックス、２・
・・・・・クロック信号発生１ＣＬＧ（Ａ）、３・・・
・・・ＹデコーダＹ（Ａ）、４・・・・・・センス増幅
器５Ａ（Ａ）、５．、、、、、ＸデコーダＸ（Ａ）、
６． ６’・・・・・・クロック信号発生器ＣＬＧ（
Ｅ９Ｓ ’ｉ・・・・・・ＹデコーダＹ（Ｂ＋、
ｓ・・・・・・センス増幅５ＳＡ（ｌＥ３１，９・・・
・・・ＸデコーダＸ（Ｅ９，１０・・・・・・書込み／
読出し回路几／Ｗ％ １１・・・・・・読出し専用回路
Ｒ，１２・・・・・・ワードｉ、ｔ３・・印・セル内容
、１４・・・・・・セル側ビット線、１５・・・・・・
ダミイ・セル側ビット線、１６・・・・・・ＳＡ活性化
信号、１７・・・・・・ｌ１０Ｈ側、１８・・・・・・
ｌ１０Ｌ側、 ２０． ２４・・・・・・外部アドレ
ス信号入力端子、２１・・・・・・ＣＬＧＩ（Ａ）、２
２・・・・・・ＣＬＧ２（Ａ）、２３・・・・・・判定
回路、２５・・・・・・ＣＬ Ｇ ｌ （Ｂ）、２６・
・・・・・ＣＬＧ２（屯 ３１・・・・・・ワード線Ｗ
（Ａ）、３２・・・・・・Ｈ側ビット線Ｂ（Ａ）、３
３・・・・・・Ｌ側ビット線Ｂ（Ａ）、３４・・・・・
・活性化タイミング。 ３５・・・・・・セル内容、３６・・・・・・ワード線
Ｗ（］３１．３７・・・・・・Ｈ側ビット線Ｂ（１３１
，３８・・・・・・Ｌ側ビット線Ｂ（”ｈ ４１・・
・・・・内部カワンタエＣ０ＮＴ、４２・・・−・・リ
セット端子、５１・・・・・・ＣＰＵ、５２・・・・・
・ＲＡＭ。 ５３・・・・・・データ・バス、５４・・・・・・（、
ＲＴコントローラ、５５・・・・・・ＣＲ，Ｔ、５６・
・・・・・Ｄ、Ｐ、ｄ −Ｒ。 ＡＭ％ １００，１０４・・・・・・外部アドレス信号
。 １０１．１０５・・・・・・動作スタート信号、１０２
゜１０６・・・・・・活性化信号、１０３，１０７・・
・・・・センス完了信号、 ＣＭ、 （、／・・・・
・・（メモリ）容量、Ｑｔ＋ Ｑｌ’Ｉ Ｑ２＋ Ｑ
２’・・・・・・トランジスタ。 気 ハｑ
コ＼−（Ｊ 凶 四 を 幾 半１０Ｔ２ 峯１１図
Claims (1)
- 【特許請求の範囲】 （１） 一端が所定の電位に保持された１１固の容量
と、該容量の他端に入力電極が共通して接続されそれぞ
れの制御電極及び出力電極はそれぞれ独立して制御され
る２系列のワード線及びビット線にそれぞれ接続された
第１及び第２のトランジスタとからなることを特徴とす
るプーアル・ポート型ダイナミック・ランダム・アクセ
ス・メモリ・セル。 （２） 一端が所定の電位に保持された１個の容量と
。 該容量の他端に入力電極が共通して接続されそれぞれの
制御電極及び出力電極はそれぞれ独立して制御される２
系列のワード線及びビット線にそれぞれ接続された第１
及び第２のトランジスタとからなるデュアル・ポート型
ダイナミック・ランダム・アクセス−メモリ・セルにお
いて、前記それぞれ独立して制御される２系列のワード
線及びビット線が非同期で制御されることを特徴とする
デュアルΦボート型ダイナミックφランダム・アクセス
・メモリ・セルの動作方法。 （３）一端が所定の電位に保持された１個の容量と。 該容量の他端に入力電極が共通して接続されそれぞれの
制御電極及び出力電極はそれぞれ独立して制御される２
系列のワード線及びビット線にそれぞれ接続された第１
及び第２のトランジスタとからなるデュアルΦボート型
ダイナミック・ランダム・アクセス・メモリ・セルにお
いて、前記それぞれ独立して制御される２系列のワード
線及びビット線が非同期で制御されかつ前記２系列のう
ちのいずれかｌ系列は所定の制限された動作をするよう
に制御されることを特徴とするデュアル・ポート型ダイ
ナミック・ランダム拳アクセスＯメモリ・セルの動作方
法。 （４）前記所定の制限された動作は読出し専用であるこ
と全特徴とする特許請求の範囲第（３）項記載のデュア
ル番ポート型ダイナミック・ランダム・アクセス・メモ
リ・セルの動作方法。 （５）前記所定の制限された動作は再書込み専用である
ことを特徴とする特許請求の範囲第（３）項記載のデュ
アル書ボート型ダイナミック・ランダム・アクセス・メ
モリ・セルの動作方法。 （６） 一端が所定の電位に保持された１個の容量と
、該容量の他端に入力電極が共通して接続されそれぞれ
の制御電極及び出力電極はそれぞれ独立して制御される
２系列のワード線及びビット線にそれぞれ接続された第
１及び第２のトランジスタとからなるデュアル・ボート
型ダイナミック・ランダム・アクセス・メモリーセルに
おいて、前記それぞれ独立して制御される２系列のワー
ド線及びビット線が非同期で制御されかつ前記２系列が
競合して同一の前記セル全アクセスした場合光にアクセ
スをかけた方がセンスを完了するまで他方のアクセスを
待たせるよう制御することを特徴とするプーアル・ボー
ト型ダイナミック・ランダム・アクセス・メモリ・セル
の動作方法。 （７）一端が所定の電位に保持された１個の容量と。 該容量の他端に入力電極が共通して接続されそれぞれの
制御電極及び出力電極はそれぞれ独立して制御される２
系列のワード線及びビット線にそれぞれ接続された第１
及び第２のトランジスタとからなるデュアル・ボート型
ダイナミック＠ランダム・アクセス・メモリやセルにお
いて、前記それぞれ独立して制御される２系列のワード
線及びビット線が非同期で制御されかつ前記２系列のう
ちのいずれが１系列は所定の制限された動作をするよう
制御されなおかつ前記２系列が競合して同一の前記セル
をアクセスした場合光にアクセスをかけた方がセンスを
完了するまで他方のアクセスを待たせるよう制御するこ
とを特徴とするデュアル・ボート型ダイナミック・ラン
ダム−アクセス・メモリ・セルの動作方法。 （８）前記所定の制限された動作は読出し専用であるこ
と全特徴とする特許請求の範囲第（′７）項記載のプー
アル・ボート型ダイナミック・ランダム・アクセス・メ
モリ・セルの動作方法。 （９）前記所定の制限された動作は再書込み専用である
こと全特徴とする特許請求の範囲第（７）項記載のデュ
アル・ボート型ターイナミックｅランダム・アクセス・
メモリ・セルの動作方法。 （１０） 一端が所定の電位に保持された１１周の容
量と。 該容量の他端に入力電極が共通して接続されそれぞれの
制御電極及び出力電極はそれぞれ独立して制御される２
系列のワード線及びビット線にそれぞれ接続された第１
及び第２のトランジスタとからなるデュアル・ボート型
ダイナミック・ランダム・アクセス・メモリ・セルにお
いて、前記それぞれ独立して制御される２系列のワード
線及びビット線が非同期で制御されかつ前記２系列のう
ちのｂずれかｌ系列は読出し専用に制御されなおかつ前
記２系列が競合して同一の前記セルをアクセスした場合
光にアクセスをかけた方がセンス金完了するまで他方の
アクセスを待たせると共に前記読出し専用の系列のワー
ド線は再書込みが終了するとすぐに断となるよう制御す
ることを特徴とするプーアル・ポート型ダイナミック吻
ランダム・アクセス・メモリ・セルの動作方法。 圓 一端が所定の電位に保持された１個の容量と、該容
量の他端に入力電極が共通して接ｆｉされそれぞれの制
御電極及び出力電極はそれぞれ独立して制御される２系
列のワード線及びビット線にそれぞれ接続された第１及
び第２のトランジスタとからなるプーアル・ボート型ダ
イナミック・ランダム嚇アクセスーメモリΦセルにおい
て、前記それぞれ独立して制御される２系列のワード線
及びビット線が非同期で制御されかつ前記２系列のうち
のいずれか１系列は読出し専用に制御されている場合、
前記読出し専用の系は内部アドレス手段により前記セル
の内容全連続的に読出すよう制御すること全特徴とする
デュアル・ボート型ダイナミック・ランダム・アクセス
・メモリ会セルの動作方法。 （２）一端が所定の電位に保持された１個の容量と。 該容量の他端に入力電極が共通して接続されそれぞれの
制御電極及び出力電極はそれぞれ独立して制御される２
系列のワード線及びビット線にそれぞれ接続された第１
及び第２のトランジスタとからなるプーアル・ボート型
ダイナミック・ランダム等アクセス・メモリ・セルにお
いて、前記それぞれ独立して制御される２系列のワード
線及びビット線が非同期で制御されかつ前記２系列のう
ちのいずれか１系列は読出し専用に制御されている場合
、該読出し専用の系は内部アドレス手段によシ前記セル
の内容？連続的に読出し読出し終了後は前記内部アドレ
ス手段をクリアにするよう制御すること全特徴とするデ
ュアル・ボート型夕”イナミック争ランダム・アクセス
・メモリ・セルの動作方法。 （１３）一端が所定の電位に保持された１個の容量と、
該容量の他端に入力電極が共通して接続されそ ３゜れ
ぞれの制御電極及び出力電極はそれぞれ独立して制御さ
れる２系列のワード線及びビット線にそれぞれ接続され
た第１及び第２のトランジスタとからなるデュアル・ボ
ート型ダイナミック・ランダム−アクセス・メモリ・セ
ルにおいて、前記それぞれ独立して制御される２系列の
ワード線及びビット線が非同期で制御されかつ２系列の
うちのいずれかの１系列は読出し専用に制御されている
楊合該読出し専用の系は内部アドレス手段により前記セ
ルの内容全連続的に読出し読出し終了後は前記アドレス
手段？クリアにするよう制御し、データの読出し／書込
みに制御されている他の系列は外部アドレスによるラン
ダム・アクセスと内部アドレス手段による連続的なアク
セスと金データに応じて切替えて行うよう制御されるこ
とを特徴とするプーアル・ボート型ダイナミック・ラン
ダム・アクセス・メモリ・セルの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005675A JPS59129989A (ja) | 1983-01-17 | 1983-01-17 | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005675A JPS59129989A (ja) | 1983-01-17 | 1983-01-17 | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129989A true JPS59129989A (ja) | 1984-07-26 |
Family
ID=11617670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005675A Pending JPS59129989A (ja) | 1983-01-17 | 1983-01-17 | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129989A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165294A (ja) * | 1983-03-10 | 1984-09-18 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 複数ポ−ト・メモリ |
| JPS6111993A (ja) * | 1984-06-28 | 1986-01-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61271683A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 先入れ先出し記憶装置 |
| JPS62217481A (ja) * | 1986-03-18 | 1987-09-24 | Fujitsu Ltd | マルチポ−トメモリ回路 |
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| JPH01158696A (ja) * | 1987-12-14 | 1989-06-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH025285A (ja) * | 1987-12-21 | 1990-01-10 | Texas Instr Inc <Ti> | ランダムアクセスメモリおよびその書込み／読取り方法 |
| US6636454B2 (en) | 2000-06-29 | 2003-10-21 | Mitsubishi Denki Kabushiki Kaisha | Low-power consumption semiconductor memory device |
| US6885608B2 (en) | 2002-04-19 | 2005-04-26 | Renesas Technology Corp. | Multi-port memory circuit |
| US7356654B2 (en) | 2004-03-15 | 2008-04-08 | Nec Electronics Corporation | Flexible multi-area memory and electronic device using the same |
| US7653780B2 (en) | 2003-05-26 | 2010-01-26 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
-
1983
- 1983-01-17 JP JP58005675A patent/JPS59129989A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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