JPH025285A - ランダムアクセスメモリおよびその書込み／読取り方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野］ 本発明はランダムアクセスメモリおよびその書込み／読
取り方法に関する。

（従来の技術） オン・チップランダムアクセスメモリ（ＲＡＭ　）は高
速マイクロコンピュータの不可欠な要素となってきてい
る。不揮発性スタティック型の調は、これらがリフレッ
シュサイクルもこれに対応するリフレッシュ回路も必要
としないので、マイクロコンピュータに好んで用いられ
ている。米国特許第４，５０６，３２２号（Ｌｅｉｇｈ
　）は高速！イクロコンぎユータとともに用いるようＫ
なっている６トランジスタメモリを開示している。しか
し、標章的な６トランジスタ（４トランジスタでさえも
ンスタティックメモリはかなり大きなウェーハ面積で必
要とし、それＫよってオン・チップメモリ容景に関して
マイクロコンピュータチップ設計が制約されることにな
る。

ダイナミック型のＲＡＭは１集積トランジスタおよび１
容量要素？もつだけでよいので、大量のこのようなメモ
リセルを小さなウェーハ面積上に形成することができる
。しかし、ダイナミック型のＲＡＭは、容量の蓄積電荷
全周期的にリフレッシュする必要があり、従って多くの
場合リフレッシュ回路が必要となる点において揮発性で
ある。一方、メモリ＋７７レツクス条件はマイクロコン
ピュータのプログラマに委せて全てのセルが所定の周期
でアクセスされるようにしてもよい。

ディジタル信号処理のような、計算が徹しｂ高速マイク
ロコンピュータ分野では、大量のオン・チップメモリが
必要である。そこで、メモリリフレッシュ目的でプログ
ラマによって通常用いられる「サイクルスチール（ｃｙ
ｃｌｅ　５ｔｅａｌ　）　Ｊ法は制約されること（なる
。また、ダイナミツクシ調メモリは、１Ｙシーンサイク
ル内で別々のアドレスの読取り／書込み動作が必要々マ
イクロコンピュータと一体化するのは困難である。通常
、４相マイクロコンぎユータクロックシステムはメモリ
金リフレッシュする几めの夕・イムスロット七与えず、
従って、メモリアレイ全体ｔリフレッシュするのにプロ
グラマに制約が課せられること忙なる。リアルタイムの
応用分野ではこの制約は非常に問題である。

米国特許第４．４４７．８９１号（Ｋａｄｏｔａ　）は
、プレイの多数のセルをお互いに関係なく同時に読取Ｖ
／書込みできるＲＡＭアレイ會開示している。

本特許の各メモリセルは付加的なトランジスタを伴なっ
た交叉結合インバータ１有していて各セルに対する読取
Ｖ／書込みアクセスを実行する。各セルは相補的なデー
タ線も必要とする。上記特許のメモリアレイはリフレッ
シュを考慮する必要のないスタティック型であるけれど
も、各セルは多数のトランジスタ金倉み、従って高密度
応用分野はうまく適応できないことになる。

前述したことから、高密度製造に適応できるダイナミッ
クセルを有し、リフレッシュ動作かプログラマやユーデ
に見える改良され九メモリプレイが要請されていること
がわかるだろう。また、別別のセルのＨ，＊９／誓込み
動作か同時サイクル中に可能で、かつメモリリフレッシ
ュ動作？自動的になしうる４相マシーンサイクルととも
に用いるのに適した半導体メモリも要請されている。さ
らに、現在の半導体処理技術による製造忙適した、トラ
ンジスタ２個、容量１個會有するセルからなるメモリア
レイも要請されている。

（発明の概要ン 本発明によって、開示されたダイナミックＲＡＭは従来
の装置の欠点を域少またはほとんど除去する。本発明に
よって、読取り動作の間に電荷奮蓄積する１１ｉ’ｎＩ
（記憶）容量の蓄積ノードと直列に接続すれた第１のト
ランジスタ（アクセス装置〕、および書込＾動作の間に
その容量の蓄積ノードにアクセスする第２の直列トラン
ジスタ（アクセス装置）を有する、各セルがダイナミッ
ク型のＤＲＡ、Ｍアレイが開示される。さらに、各セル
は、書込＆トランジスタを介して容量の蓄積ノードに電
荷を転送するために書込み動作の間に用いられる書込み
ビット線を備えている。同様にして、読取りトランジス
タを介して容量の蓄積ノードからセンス増幅器に電荷上
転送するために読取りビット線が読取りトランジスタに
接続される。プレイの各列に関連した読取りセンス増幅
器はセルの読取り動作の後でセルデータ全回復するよう
にも働らく。

リフレッシュセンス増幅器は、４相クロツクの特定の相
の間にセルデータ全リフレッシュするために各メモリア
レイ列毎に備えられる。

こうして本発明のＤＲＡＭアレイはセル当りの要素が比
較的少なく、それによって半導体ウェー八面積が非常に
少なくて丁む。加えて、各セルは、プレイの別々のセル
の読取Ｖ／書込み動作が同時に実現できるように、読取
り動作ボートおよび書込み動作ボー）ｋ有する。本発明
の別の重要な技術的利点は、メモリのニー・デやプログ
ラマの介入がなくてもアレイセルの周期的、自動的リフ
レッシュが可能となる手段が備けられていることである
。

本発明の他の特徴、利点は、添付図面（ここでは同一の
参照番号は同一の要素、作用を示すものとする）全参照
した、本発明の好適実施例の以下の説明から明らかにな
るだろう。

（実施例］ 第１図には本発明に従がって構成された例示的なセルが
示されている。最初に、ＤＲＡＭアレイは、実際には、
読取り／書込み動作の間に選択され念セルにアクセスす
るために行列に配列された多数の同じセル１含んでいる
ことが理解されるべきである。また、多数のこのような
セルヶ含むメモリは、従来のアドレスデコード回路、ク
ロック回路、センス増幅器回路、データ・アドレスバッ
ファ、およびメモリ動作全支援する多数の他の回路（図
示せず）會備えることＫなる。さらに、本発明は、マイ
クロコンピュータとともにオン・チップメモリとして実
現する、丁なわち七れ自身メモリチップに集積化するこ
とが可能である。

本発明のメモリセル１０は、蓄積容量１６（これは蓄積
ノード１５と接地電位の基準電圧１７０間に接続されて
いる］の蓄積ノード１５と査込みビット線１４の間に直
列に接続され九ノースおよびドレインを有する書込み電
界効果トランジスタ１２七有する。書込みトランジスタ
１２はデートも有し、そのデートに接続された行アドレ
ス書込み線１８によって送られた信号によって導電状態
に駆動される。セル１０はま九、読取りビット線２２と
容量１６の蓄積ノード１５との間に直列に接続された読
取り電界効果トランジスタ２０會も含む。読取ジトラン
ジスタ２０もま九、ゲートを有し、そのデートに接続さ
れた行アドレス読取りラインによって送られた信号によ
って導電状轢に駆動される。

本発明の好適形式では、書込みトランジスタ１２および
読取りトランジスタ２０はアクセス回路を形成し、エン
ハンスメントモード１示すように構成ちれたＮチャンネ
ルＭＯ８装置である。熱論、当業者は他の形式のトラン
ジスタ金円いてメモリアレイを構成してもよいだろう。

ま友、蓄積容量１６は、単位ウェー八面積あたり高い容
量１示す半導体形式が望ましい。本発明のメモリセル１
０は従来のブレーナ技術によって構成できるけれども、
セルの各要素はより最近の改良された半導体トレンチ技
術を用いても同様に実現できる。

２トランジスタＤＲＡＭセル１０の動作上以下に簡単に
説明する。セル１０の書込み動作に応答して、メモリア
レイに対するアドレスがデコードされ、行アドレス書込
みライン１８上の行アドレス信号が高論理レベルに駆動
されるようになる。そこで書込みトランジスタ１２は導
通状態に駆動される。行アドレス読取りライン２４は低
論理レベルのままだから、読取りトランジスタ２０は非
導通状態に維持される。行アドレス書込みライン１Ｂ上
の書込み信号に一致して、データレベル信号が行アドレ
ス書込みライン１４に印加され、その対応する電荷は蓄
積容量１６に蓄積される。書込みトランジスタ１２か導
通状態にある場合、書込みビットライン１４上の電荷は
、書込みトランジスタ１２のソース、ドレインの低イン
ピーダンスデータ路を介して転送される。

１０′低データレベルを表わ丁情報ｉＤＲＡＭセル１０
Ｋｉｌ込む場合は、電荷は書込みピットライン１４に印
加されず、蓄積容［１６は帯電されない。他方、“１”
高データレベル１表わす情報ｔＤＲＡＭ　１０に書込む
場合は、論理高信号が書込みビット線に印加され、その
際、対応する電荷が容量１６への蓄積のために書込みト
ランジスタ１２を通って転送される。電荷全蓄積するよ
うセルに書込み會し九後、行アドレス書込みライン１８
上の行信号は低状態に戻る。書込みトランジスタはこう
して導通を停止し、それ罠よって電荷が蓄積容量に留め
られる。通常は集積半導体装置と結合した高抵抗リーク
路のため罠、容量１６の蓄積ノード１５に留められた電
荷はゆっくりと放電し、リフレッシュという再帯電が必
要になる。

ＤＲＡＭセル１０のメモリ読取り動作はアドレス信号音
デコードし、対応する論理高行信号を行アドレス読取シ
ラインに印加することによって達成される。結果として
、読取りトランジスタ２０は導通状態に駆動され、それ
によって読取ジビット線２２’に容量１６の蓄積ノード
１５に低抵抗データ路を介して接続することになる。読
取り動作の間、当該セル罠接続された対応する行アドレ
ス書込みライン１８は論理低状態のま筐で、それによっ
て書込みトランジスタ１２は非導通状態に維持される。

容［１６に電荷が蓄積されていれば、読取ジ動作の間に
読取５トランジスタ２０のケース、ドレイン七介して読
取りビットライン２２に転送される。読取ｖ−ットライ
ン２２は読取Ｖ動作の間に特定のレベルにプリチャージ
して、蓄積容量１６にデータ高信号が記憶されたか、デ
ータ低信号が記憶する際の感度全改良することもできる
。

たとえば、データ低信号に対応して電荷が蓄積容量１６
に蓄積されていない場合は、読取りビットライン２２は
容量１６の蓄積ノードによって放電状態になり、データ
低レベル全示すようになる。

逆に２データ高レベル忙対応してかなりの電荷が容［１
６の蓄積ノード１５に蓄積されていれば、この電荷は読
取ジ動作の間に読取りトランジスタ２０七通って読取り
ビットライン２２に転送され、それが高レベルに１で帯
′ａ嘔れることになる。結果として、読取りビットライ
ン２２のプリチャージ状態の電荷は容量１６の蓄積ノー
ド１５に前もってデータ高レベルが記憶されていたこと
ｔ示す。

第１図には示されていないけれども、多数の付加的な同
じセルを書込みビットライン１４と読取りビットライン
２２の間に接続してメモリアレイの１列のセルを形成す
ることも理解されるべきである。また、他の同じセル金
行アドレス書込みライン１８と行アドレス読取シライン
２４に接続してメモリアレイの１行のセル全形成する。

セルの各列毎に、貌取りビットライン２２金読取りセン
ス増幅器に接続して蓄積容１−１６からそＣＫ転送され
た電荷がデータ高レベル、データ低レベルのいずれに対
応するのか全判別するようにする。さらに、また次に詳
細に説明するように、セルの各列は、当該列の各アドレ
ス指定セルを周期的にリフレッシュするリフレッシュ・
回復回路で備え、容［１６上に蓄積されｆｃＸ荷が前に
書込まれたデータレベルに維持されるようにする。本発
明のＤＲＡＭセルは蓄積容量１６に記憶された情報が読
取り動作の後で破壊されてしまう形式のものであるから
、回復回路は同じ情報全セル１０に再書込みしそれによ
ってメモリのデータを維持する。

本発明の重要な特徴として、ＤＲＡＭセル１０は当該セ
ルの書込み動作専用の書込みボートｔ−有している。こ
の書込みボートは書込みビットライン１４および行アド
レス書込みライン１８によって形成または識別される。

同様にして、セル１０し１読取りビットライン２２およ
び行アドレス読取シライン２４によって形成または識別
される専用読取りボーｈ’ｌ含む。両ボートとも独立し
て働き、アレイ列の１つのセルが１つのぎットライン・
行ライン対土のデータで書込むことが可能であり、他方
、その列の別のセルは別のぎットライン・行ライン対土
で読取ることが可能である。従って、本発明のメモリア
レイの２ボート性によって、読取り、書込み動作が１マ
シーンサイクルの間に完了できるという所期のメモリ動
作か可能となる。

より一般的にいうと、本発明のＤＲＡＭアレイマシーン
サイクル毎に２つのアクセス金堂けること可能であり、
そのアクセスは別々のセル位置でのどんな組合せの読取
り、または書込み動作の組合せでもよい。

第２図には、第１図のものとほぼ同一に構成された多数
のセルを有する例示的なアレイ列が示されている。各ア
レイ列は適当な数のＤＲＡＭメモリセルを含むことがで
きる（その内２個のセル１０゜３０だけが第２図に示さ
れているン。ＤＲＡＭセル３０はメモリセル１０と同じ
帯込みビットライン１４および読取りビットライン２２
に接続された２トランシタセルである。これに対して、
行アドレス書込みライン３２はセル１０とは異なり、ま
九行アドレス読取シライン３４もセル１０と異なる。同
様に、当該列の各セルは他のセルとは異なった専用の行
アドレス読取ｖｉＦ込みラインを有するものとして構成
されている。しかし、図示のプレイのＤＲＡＭセルの各
行（図示せず）は同一の行アドレス読取り／書込みライ
ンで共有する。

本発明のメモリアレイは、Ｑ１〜Ｑ４とされた相を有す
る４相システムで動作するようになっている。各クロッ
ク位相の間に書込みビットライン１４および読取りビッ
トライン２２はプリチャージされる。読取りビットライ
ン１４はトランジスタ３６によって電圧ｖ”　−Ｖｔ（
ここでｖｔはトランジスタ３６の閾値電圧である）にプ
リチャージされる。読取りビットライン２２は当該クロ
ック位相の間にトランジスタ３８によって所定のプリチ
ャージ電圧にプリチャージされる。読取ｐピットライン
２２は、プリチャージ電圧源以下の１トランジスタ閾値
電圧を含む電圧にプリチャージされる。そのプリチャー
ジ電圧はＶ＋の約半分の値がよい。このようにして、選
択されたＤＲＡＭセルからの“１”または１０”データ
レベルの読出検出か簡単にされる。

”を込みビットライン１４と読取ｐ♂フットイン２２０
間には、システムクロックサイクルの所定位相の間に列
セル上リフレッシュするリフレッシュ回路４０か接続さ
れている。Ｉ７７レツクス回路４０は、Ｑ２位相の間に
動作するリフレッシュライン４４によって駆動される入
力トランジスタ４２全有している。リフレッシュライン
４４が論理高状態に駆動されるとき、入力トランジスタ
４２は導通状態に駆動され、それによって読取りビット
ライン２２がセンス増幅器４６の入力に接続される。こ
のセンス増幅器４６は従来の設計で、ＤＲＡＭメモリに
おいて用いられている形式のものである。センス増幅器
４６の出力には、第２のリフレッシュライン５０によっ
て駆動される出力トランジスタ４８が接続されている。

第２のリフレッシュライン５０はクロック位相Ｑ４の間
に駆動され書込みビットライン１４’にリフレッシュ論
理レベルにする。図示ちれたアレイ列のリフレッシュ動
作で次にさらに詳細に説明する。他の関連あるアレイ列
の・池のりフンツシュ回路はリフレッシュライン４４．
５０によって駆動される。

例示したアレイ列は筐た読取り動作後に当該セルの内容
上復元するための復元回路５２’に有している。本発明
のＤＲＡＭメモリセルの読取り動作の破壊的な性質のた
めに、各セルの内容は各読取り動作後に復元逼れなけれ
ばならない。復元回路５２はリフレッシュ回路４０と設
計が同じである。

そのため、入力トランジスタ５４はＱ４クロック位相の
間に復元ライン５６上のクロック信号によって駆動され
る。そのとき、読取シーツトライン２２上にあるデータ
はトランジスタ５４を通って読取り／復元センス増幅器
５Ｂの入力に転送される。読取Ｖ／復元センス増幅器５
８の出力は、セルの読取シ動作から生じるデータ高また
は低を表わすデータ信号上出力６０に発生する。また、
読取ジ／復元センス増幅器５Ｂの出力は出カドランジス
タロ２七介して書込みビットライン１４に結合される。

出カドランジスタロ２は第２復元ライン６４上のＱ２ク
ロック位相によって駆動される。

第１、第２の復元ライン５６．６４はアレイの他の列と
共通である。

本発明のメモリアレイの代表的な列の構造を説明し九の
で、次にその動作に第２図および第３図の波形を参照し
ながら説明する。本発明のメモリは、第６図ａ−ｄに示
された４相Ｑ１〜Ｑ４によって示されるように多重位相
クロックとともに容易に用いられるようになっている。

第６図ｅには本発明のＤＲＡＭプレイの書込みサイクル
が示されており、そこでは、プリチャージトランジスタ
３６．３８はＱ１位相の間に、書込みビットライン１４
、読取りビットライン２２で前述した所定電圧にプリチ
ャージするために駆動される。Ｑ２位相の間には、アド
レス信号がデコードされ、当該列の適当修行アドレス書
込みラインに印加され選択された書込みトランジスタ全
導通状態に駆動する。Ｑ２位相の間に、書込み列データ
ライン６８は高論理レベルに駆動され、当該列データ七
トランジスタ６６全経由して書込み一ットライン１４に
与える。メモリセル１０が行アドレス書込みライン１８
によってアドレス指定されているものとすると、Ｑ２ク
ロック位相によって列データがトランジスタ６６’に介
して書込みビットライン１４に与えられ、容［１６の蓄
積ノード１５に記憶される。行アドレス書込みライン１
８上の信号が論理低に切替わると、書込みトランジスタ
１２がカットオフされ、それによって容［１６の蓄積ノ
ード１５の電荷が維持される。

第３図ｆは列セルの蓄積容量に蓄積された電荷７１７７
レツシユするリフレッシュサイクルを示す。

リフレッシュはＱ２．０４位相の間に行なわれる。

ｔｊｆ！ｊＫ、クロック位相Ｑ２の間には、リフレッシ
ュされるべきセル１０か読取られ、それによって読取り
トランジスタ２０が導通状態に駆動され、容ｔ’ｓ荷が
読取りビットライン２２に転送される。

クロック位相Ｑ２の間には、リフレッシュ回路４００入
力トランジスタ４２は導通状態に駆動され、その際ビッ
トライン２２上の電荷がリフレッシュセンス増幅器４６
に入力される。このリフレッシュセンス増幅器４６は読
取９ビットライン２２上の電荷全感知し、その電荷が１
０”１”データレベルのどちら會示すか九応じたデータ
信号を再発生する。従って、リフレッシュセンス増幅器
４６は容量１６に蓄積された電荷ｉ七れに完全に対応す
るデータ信号として再発生するように働らくことになる
。クロック位相Ｑ４の間には、リフレッシュ回路４０の
出力トランジスタ４８が導通状態に駆動され、それによ
ってリフレッシュセンス増幅器４６の出力が書込みビッ
トライン１４に転送される。これに一致して、リフレッ
シュされたセル１０のアドレス書込みライン１８が導通
状態に駆動され、書込みトランジスタ１２が導通し、書
込みビットライン１４から復元電荷會容債１６の蓄積ノ
ードに戻丁ようになる。当該セルは、有効データを長時
間にわたって維持できるように上述の態様で周期的にリ
フレッシュされる。

各リフレッシュサイクルの間に、プレイの各列の１セル
がリフレッシュ勿受けるので、たとえば、１２８行で有
するメモリアレイでは、メモリ全体は１２８リフレツシ
ユサイクルで完全にリフレッシュされる。以下により詳
細に説明するために、プログラムアドレスおよびリフレ
ッシュアドレス上メモリアレイの読取リアドレスライン
および書込みアドレスラインに多重化するマルチプレク
サが備えられる◇ 第６図ｇには本発明のＤＲＡＭメモリの読取り動作で行
う際に用いられるクロック位相が示されている。たとえ
ば、セル１０の読取りサイクルはＱ４クロック位相の間
に、選択された行アドレス読取シライン２４會論理高に
駆動することによって開始される。その結果、読取りト
ランジスタ２０は導通状態に駆動されるので、容量１６
に蓄積された電荷は読取りげットライン２２に転送され
る。

Ｑ４位相の間には、復元回路５２のライン５Ｇも入力ト
ランジスタ５４が導通するように駆動される。そのとき
、読取ジビットライン２２上に存在する電荷は読取Ｖ／
復元センス増幅器５８の入力に与えられる。読取Ｖ／復
元センス増幅器５８は電荷量？データ高ま九は低に変換
するように動作し、それを読取９列データライン６０に
出力する。

セル１０から読出されたデータは、メモリの出力として
駆動されるように外部回路に利用できる。

こうして、任意の列セルの出力が単一クロック位相内で
得ることができる。しかし、読取り動作の破壊的な性質
のために、電荷は選択されたセル１０の蓄積容量１６に
復元されなければならない。

読取Ｖ／復元センス増幅器５８の出力は感知論理レベル
にプリチャージされた読取り列データライン６０を維持
する。Ｑ２クロック位相が起ると復元回路５２の出カド
ランジスタロ２は導通状態虻駆動され、書込みビットラ
イン１４のプリチャージ状吻が変化する。同時に、Ｑ２
位相が作動してアドレス指定セル１０の書込みトランジ
スタ１２金駆動し、蓄積容量ＩＦｌ書込みビットライン
１４にＰ：続する。こうして、読取Ｖ／復元センス増幅
器５８によって出力された電荷は読取られたセルの蓄積
容量１６に復元される。

前述したメモリアレイ構造、タイミングの場合、復元、
書込み動作の間に潜在的なパス競合か存在する。これは
特に、セルが隣接したマシーンサイクルで読取り、書込
み動作を受ける場合に起ジうる。この場合、競合は読取
リサイクルの復元部分と次の１込みサイクルの間に起９
うる。バス競合は、復元、書込み動作両方の位相Ｑ２の
間に用いられる書込みビットライン１４に関して存在す
る。

すなわち、このような競合状況において、トランジスタ
６６は畜込みサイクルの間に列データ七書込みビットラ
イン１４に結合し、他方、復元用カドランジスタロ２は
復元データを同じ書込みビットラインに結合する。この
ような競合は、素子７０のような禁止トランジスｐ２用
いて復元サイクルの終了を防ぐことによって解除できる
。復元サイクルの終了で防ぐために、トランジスタ７０
は論理低レベルに駆動され、それによって非導通状轢に
置かれるので復元回路用カドランジスタロ２もまた導通
全防止される。従って、新らしい列データ七選沢セル１
０に書込むことができ、それによって競合問題を回避で
きる。当該セルの復元の防止は些細な問題である（新デ
ータか当該セルに書込まれているからそこに記憶された
旧データは問題にならないから）。前述し友ように、禁
止トランジスタ７０は、同一セルの連続的な読取り、書
込み動作が生じる（もしあれば）間欠除いて、通常は導
通状態にある。図示はされていないが、同一セルの連続
的な読取り、書込みを検出し、それによって禁止トラン
ジスタ７０に印加される復元禁止信号を発生する回路を
白業者は考案できるだろう。また、上述した競合が存在
するメモリサイクルの間罠復元サイクルを禁止するのに
他の手段全周いてもよい。

第６図りは本発明のメモリアレイの読取り動作を実現す
るのに有効な電気波形を示している。さらに詳細には、
リフレッシュサイクル７２およびプログラムアドレスサ
イクル７４が交互に示されている。各リフレッシュサイ
クルはプリチャージ位相および各アレイ列に関連したセ
ル上リフレッシュするリフレッシュ位相七含む。各プロ
グラムアドレスサイクル７４は、プリチャージ位相およ
びこれに続く、アドレスがプレイ列に付加されるアドレ
ス位相で含む。このようにして、各列のセルで続出して
メモリをリフレッシュするか、マ九はメモリからの出力
データを与えることができる。

第３図には本発明のメモリアレイの書込み動作を実現す
るのに有効な電気波形を示す。書込みデータサイクルは
アドレスサイクルＴ６およびそれと交互になっているリ
フレッシュサイクル７８？］−含む。各アドレスサイク
ルＴ６はプリチャージ位相オよびアドレス位相上書み、
各リフレッシュサイクルＴ８はプリチャージ位相および
それに続くリフレッシュ位相を含む。上記書込みデータ
タイミングはメモリアレイの書込み動作がそこに新入力
データを与えるようにするのに有効である。

第４図には、本発明のＤＲＡＭ装置によって用いられる
プログラムアドレスおよびリフレッシュアドレスを多重
化するマルチプレクサ回路８ｏの概略が示されている。

マルチプレクサ８ｏによって発生したアドレスは多数の
行アドレスバッファ８２を介してメモリアレイの行アド
レス読取シ、書込みラインに結合される。マルチプレク
サ８゜は、メモリアレイの各行に対応する特定の状態を
発生する養似うンダムヵクンタ８４を含む。擬似ランダ
ムカウンタ８４は一定の期間の間に所定の状態の全ての
組合せを循環するように構成されており、メモリアレイ
の全ての行が特定の周期的期間内でリフレッシュされる
ようＫなる。代替的には、擬似ランダムヵクンタ８４は
全てのりフレッシュアドレスを連続的に発生する二進カ
ウンタとしても構成できる。本発明の好適形式では、擬
似ランダムカウンタ８４は、当該アレイの全部の行を一
義的にアドレス指定するのに適した多数のステージを含
む。各カクンタステージの出方には、Ｑｌ、Ｑ２クロッ
ク位相によってゲート通過するトランジスタ８６が接続
されている。上記のように、このような位相はメモリの
りフレッシュ期間に対応する。このような各トランジス
タ８６の出力は対応する行アドレスバツフア８２の入力
に結合される。

本発明のメモリに外部から付加されるプログラムアドレ
スはマルチプレクサ人力Ａ　−Ｇを介してそこに結合さ
れる。これらの入力は順番に、位相Ｑ３およびＱ４によ
ってクロックされる各トランジスタ８８に接続される。

前述のように、トランジスタ８８の出力はメモリアレイ
のプログラムアドレス指定に対応する。トランジスタ８
８の出力は行アドレスバッファ８２の各入力にも接続さ
れる。従って、クロック位相Ｑ１．Ｑ２の間はリフレッ
シュアドレスがメモリアレイに供給され、他方クロック
位相Ｑ３．Ｑ４の間はプログラムアドレスがメモリアレ
イに供給される。

第２図の読取シビットライン２２に位相Ｑ２の間に現わ
れるデータはリフレッシュセンス増幅器４６に結合され
、この増幅器によって検知され、位相Ｑ４の間に書込み
ビットライン１４に転送される。リフレッシュされてい
るセル１０の書込みアドレスライン１８は位相Ｑ４で生
じ、当該セルの読取シアドレスを２゛クロツク相だけ遅
らすだけで実現できる。プログラムアドレスの結果とし
てクロック位相Ｑ４で生じる読取りビットライン２２上
のデータは、読取シ／復元センス増幅器５８に結合され
、その増幅器によって検知される。

検知データはクロック位相Ｑ２で書込みビットライン１
４に転送され、したがって復元目的に利用できるように
なる。書込みアドレスは、そのアドレスがプログラムに
よって外部的に発生するか、リフレッシュアドレスカウ
ンタ８４から発生するかに関係なく読取りアドレスを２
クロツクサイクルだけ遅らすことによって発生される。

第５図において、チップ９０に分割された半導体材料基
板は、−緒になってマイクロコンピユー置９０およびマ
イクロプロセッサ９６を備えている。

前述の説明はＮＭＯＳプリチャージ、ディスチャージ論
理の使用に関連してなされたけれども、メモリ構造は異
なったクロック法の０Ｍ０８回路を用いても実現できる
。また、種々の応用で非常に便利なりＲＡＭ装置用の融
通性のあるプレイが開示されている。

（発明の効果） 本発明の技術的な利点Ｌ１２トランジスタセル自身が対
称的な２ポート構造となっておシ、アドレス、データの
読取り、書込み動作のいずれかを反転できるということ
である。本発明の別の技術的な利点はプレイの別々のセ
ルに関して読取シ、書込み動作を同時に行い得、それに
よってメモリの性能が向上するということである。本発
明のさらに別の技術的利点は、マイクロコンピュータと
ともにオンチップメモリとして用いられるとき、スタテ
ィック形式の動作を実現できるということである。その
ために、本発明のメモリのリフレッシュ動作はリフレッ
シュ目的のためにデュアルポ−ト性を実現し、それによ
ってプログラマをメモリリフレッシュの責任から逃れさ
せる。実際に、同一のマシーンサイクルにおいて、ある
プレイ列の他のセルが読取り、または書込みされている
間に、そのプレイ列の当該セルのリフレッシュ動作を行
うことができる。

本発明の好適実施例は特定のＤＲＡＭメモリアレイおよ
び支援回路について開示されたけれども、添付特許請求
の範囲に規定されているように本発明の精神、範囲から
離れないで設計事項として詳細な変更がなし得ることが
理解されるべきである。

以上の説明に関して更に以下の項を開示する。

（１）　　ランダムアクセスメモリ（ＲＡＭ　）装置用
の配列であって、 蓄積ノーｒと基準電圧の間に接続され、その蓄積ノード
にある時点で１データレベルを記憶できる蓄積容量、 データレベルを転送できる第１、第２のビットライン、
前記第１ビットラインと前記蓄積ノーｒの間に接続され
たソース、ドレインを有する第１の電界効果トランジス
タ、および前記第２ビットラインと前記蓄積ノード間に
接続されたソース、ドレインを有する第２の電界効果ト
ランジスタであって、各ｒ−トを有し、前記蓄積ノード
と前記第１、第２ビットラインの間でデータレベルを電
気的に結合できる前記第１、第２の電界効果トランジス
タ、および 前記第１、第２の電界効果トランジスタの各デートに接
続された第１、第２の行ラインであって、前記第１、第
２の電界効果トランジスタを電気的に活性化して前記第
１、第２のビットラインを前記蓄積ノーｆに接続する各
行ライン信号を転送する前記第１、第２の行ライン を含む前記配列。

（２）前記第１、第２電界効果トランジスタの一方は書
込みトランジスタであり、他方は読取りトランジスタで
ある第（１）項に記載の配列。

（３）前記書込みトランジスタは前記各ビットラインか
らデータレベルを前記蓄積ノードに書込むためにのみ作
用し、前記読取りトランジスタは前記各ビットラインに
前記蓄積ノードから読取るためにのみ作用する第（２）
項に記載の配列。

（４）前記第１トランジスタは書込みトランジスタ、前
記第１ビットラインは書込みビットライン、前記第１行
ラインは書込み行ラインであや、前記第２トランジスタ
は読取りトランジスタ、前記第２ビットラインは読取υ
ピットラ、イン、前記第２行ラインは読取り行ラインで
ある、第（２）項に記載の配列。

（５）前記第１、第２のビットラインに接続された複数
グループの蓄積容量および第１、第２のトランジスタ金
倉み、各グループは別々の第１、第２の行ラインに接続
されてメモリアレイの１列を形成する、第（１）項に記
載の配列。

（６）前記第１ビットラインおよび第１行ラインは第１
ボートを形成し、前記第２ビットラインおよび第２行ラ
インは第２ボートを形成する第（１）項に記載の配列。

（力　前記第１ビットライン、第１トランジスタおよび
第１行ラインは、前記蓄積ノードとの間でデータの読取
シ、書込みを行なうために前記第２げットライン、第２
トランジスタおよび第２の行ラインと対称となる回路を
形成する、第（１）項に記載の配列。

（８）１列のランダムアクセスメモリ装置であって、前
記列に沿ってデータレベルを転送できる第１、第２のビ
ットライン、 前記列に沿って直列に配列された複数のメモリセルであ
って、各セルは、蓄積ノーｒと基準電圧の間に接続され
前記蓄積ノードに１時点で１データレベルを記憶する蓄
積容量、前記第１ビットラインと前記蓄積ノードの間に
接続された第１の電界効果トランジスタ、および前記第
２ビットラインと前記蓄積ノードと間に接続された第２
の電界効果トランジスタを有し、前記第１、第２トラン
ジスタは第１、第２ビットラインと前記蓄積ノードの間
でデータレベルを結合できる、前記複数メモリセル、 前記第１、第２ビットラインに接続され、セル内のデー
タレベルをリフレッシュできる回路要素を含むリフレッ
シュ回路、オヨヒ 前記第１、第２ビットラインに接続され、あるセルから
のデータレベルを読取ってデータライン上のデータ信号
を形成し、読取ったデータレベルを前記セルに復元する
ことのできる回路要素を含む読取り・復元回路。

を含む前記−列のランダムアクセスメモリ装置。

（９）前記第１、第２トランジスタの一方は書込みトラ
ンジスタであり、他方は読取りトランジスタである第（
８）項に記載の列。

（１０）前記書込みトランジスタは前記各ビットライン
から前記蓄積ノードにデータレベルを書込むためにのみ
作用し、前記読取りトランジスタは前記蓄積ノードから
前記各ビットラインにデータレベルを読取るためにのみ
作用する、第（９）項に記載の列。

０υ　前記第１トランジスタは書込みトランジスタ、前
記第１ビットラインは書込みビットライン、前記第１行
ラインは書込み行ラインであって、前記第２トランジス
タは読取シトランジスタ、前記第２ビットラインは読取
りビットライン、前記第２行ラインは読取り行ラインで
ある、第（９）項に記載の列。

ａ２　　前記メモリ装置は第１、第２、第６および第４
位相ラインにそれぞれ転送される４クロック位相を含む
サイクルで動作し、前記列は、前記第１、第２ビットラ
インおよび選択された位相ラインに接続されて前記選択
されたクロック位相で前記ビットライン上に所望の電圧
を設定する電荷設定回路を含み、前記リフレッシュ回路
および前記読取シ復元回路は選択された位相ラインに接
続されて選択されたクロック位相でそれぞれ、前記デー
タレベルをリフレッシュし、読取り、復元する、第（８
）項に記載の列。

餞　前記電荷設定回路は前記第１、第３位相ラインに接
続し、前記リフレッシュ回路および前記読取シ・復元回
路は前記第２、第４位相ラインに接続する、第（１′！
Ｊ項に記載の列。

Ｉ　前記電荷設定回路は前記第１、第２のビットライン
の一方をほぼ一定電圧に設定し、他方をその一定電圧の
約半分に設定する第Ｑり項に記載の列。

（１ω　各セルの各第１トランジスタのデートに接続さ
れた第１行ラインおよび各セルの各第２トランジスタの
ｒ−トに接続された第２行ラインを含み、前記第１行ラ
インの行信号は、前記第２行ラインの行信号と関係なく
起り、１つのセル内のデータレベルは、前記第１Ｃツト
ラインと１蓄積ノードの間で、前記第２ビットラインと
別の蓄積ノードの間で転送される別のセル内のデータレ
ベルと関係なく転送できるようになっている、第（ｌ′
！Ｊ項に記載の列。

ａ、ｅ　　前記第１トランジスタ、第１ビットラインお
よび第１行ラインは前記１つの蓄積ノードに書込み動作
をなし、前記第２トランジスタ、第２ビットラインおよ
び第２行ラインは別の蓄積ノードからの読取シ動作を行
なう、第（１９項に記載の列。

＜１７１　１セルの前記データレベルは、前記第１ビッ
トラインと前記１蓄積ノードとの間で、別のセルの前記
データレベルが前記第２ビットラインと前記別の蓄積ノ
ーｒの間で転送されるのと同時に転送できる第（１１項
に記載の列。

（ｉｌｌ　　前記第１、第２のトランジスタに別々に接
続された行ラインにカウンタ行信号を発生するカウンタ
を含み、前記カウンタ行信号は、一定時間内に前記セル
内のデータレベルをリフレッシュする前記リフレッシュ
回路の動作に関連して生じる、第（財）項に記載の列を
アダレス指定するアドレス指定回路。

餞　前記カランタ回路は前記行ラインの全てに対してカ
ウンタ行信号を発生する擬似ランダムカウンタを含む第
αυ項に記載のアドレス指定回路。

■　前記メモリ装置はそれに印加されたアｒレス信号に
応答してアｒレス行信号を発生し、４さらに、前記カウ
ンタ行および前記アドレス（テの一方を前記行ラインに
一度に接続するマルチプレクサ回路を含む第０項に記載
のアドレス指定回路。

Ｑｌ）　　前記メモリ装置は第１、第２、第６および第
４位相ラインに転送された４つのクロック位相を含むサ
イクルで動作し、前記マルチプレクサ回路は、前記第１
、第２位相ラインに接続され前記カウンタ行信号を前記
行ラインに前記第１、第２位相の間に接続するカウンタ
デート、および前記第６、第４位相ラインに接続され前
記行信号を前記行ラインに前記第６、第４位相の間に接
続するアドレスデートを含む、第■項に記載のアドレス
指定回路。

Ｃの　前記読取り・復元回路は、入力、出力を有するセ
ンス増幅器、一方のビットラインのデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他方のぎットラインに接続する出力電界効果トランジ
スタを含み、前記データラインは前記センス増幅器出力
に接続される、第（８）項の列。

（ハ）前記読取シ・復元回路に接続され、禁止ライン上
の禁止信号の受信に応答してその読取り・復元回路の動
作の復元動作を禁止する復元禁止回路を含む第の項に記
載の列。

１２４）前記復元禁止回路に前記出力トランジスタに接
続されて前記増幅データレベルが前記他のビット２イン
に接続されるのを防止する、第（２）項に記載の列。

（ハ）前記メモリ装置は、第１、第２、第３、第４クロ
ック位相ラインに転送された４個のクロック位相を含む
サイクルで動作し、前記禁止回路は前記第２の位相ライ
ンを前記出力トランジスタに接続し、前記禁止信号に応
答して前記第２の位相ラインを前記出力トランジスタか
ら分離する禁止電界効果トランジスタを含む、第（財）
項に記載の列。

（イ）前記リフレッシュ回路は入力、出力を有するセン
ス増幅器、一方のビットライン上のデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他のビットラインに接続する出力電界効果トランジス
タを含む第（８）項に記載の列。

■　前記、メモリ装置は第１、第２、第６、第４位相ラ
インに転送された４個のクロック位相を含むサイクルで
動作し、前記入力トランジスタのデートは前記第２の位
相ラインに接続され、前記出力トランジスタの／７”−
）は前記第４の位相ラインに接続される第（至）項に記
載の列。

（２樟　　ランダムアクセスメモリ装置用の配列であっ
て、 データレベルを供給、受信できる第１、第２のボート、
および 前記第１、第２のボート間に接続された少なくとも１つ
のメモリセルであって、データレベルを表わす電荷を蓄
積できる１蓄積ノードおよび前記第１、第２ポートと前
記１蓄積ノードの間にそれぞれ接続され、前記ボートと
前記１蓄積ノーｒの間でデータレベルを転送できる第１
、第２のアクセス回路 を含む前記配列。

（ハ）前記第１ポートは、１トランジスタである前記第
１アクセス回路を介してのみ前記蓄積ノードに接続され
、前記第２ポートは、１トランジスタである前記第２ア
クセス回路を介してのみ前記蓄積ノーげに接続され、そ
れによって前記蓄積ノードへのアクセスは前記第１、第
２アクセス回路を介して独立に実現できるようになって
いる第（至）項に記載の配列。

（至）各々が、前記第１、第２アクセス装置によって前
記第１ポート、第２ポート間に接続された１蓄積ノード
を含む複数のメモリセルを有する第（至）項に記載の配
列。

０１）前記第１、第２ポートに接続され、前記蓄積ノー
ドに記憶されたデータレベルを一定の期間内に自動的に
リフレッシュする回路要素を含むリフレッシュ回路を有
する第（至）項に記載の配列。

Ｇ３　　前記リフレッシュ回路要素は、入力、出方を有
する１センス増幅器、一方のボート上のデータレベルを
前記センス増幅器入力に接続する入力電界効果トランジ
スタ、および前記センス増幅器出力からの増幅データレ
ベルを他方のボートに接続する出力電界効果トランジス
タを含む第６υ項に記載の配列。

儲　前記第１、第２ポート間に接続され、一方のボート
でデータレベルを読取り、そのデータレベルを他方のボ
ートに書込む回路要素を含みそれによって前記蓄積ノー
ｒから読取られたデータレベルが前記他方のボートを介
してその蓄積ノーげに書戻されるようになる読取シ・復
元回路を有する第弼項に記載の配列。

０４）前記読取シ・復元回路要素は、入力、出力を有す
る１センス増幅器、一方のボート上のデータレベルを前
記センス増幅器に接続する入力電界効果トランジスタ、
および前記センス増幅器からの増幅データレベルを他方
のボートに接続する出力電界効果トランジスタを含む、
第儲項に記載の配列。

（ト）前記メモリ装置は、第１、第２、第６、第４位相
ラインに転送された４個のクロック位相を含むサイクル
で動作し、前記ボートは前記位相ラインのうちの選択ラ
インに接続されて、前記アクセス装置を介して前記ノー
ドへの個別のアクセスがなされる第（ハ）項に記載の配
列。

（至）前記各ボートは１ビットラインお↓び１行ライン
を含み、またお互いにほぼ対称になっている第（２８）
項に記載の配列。

Ｃ３７）　　メモリアレイ内の複数メモリセルおよびマ
イクロプロセッサを備えてマイクロコンピュータを形成
する半導体材料の基板を含む第（至）項に記載の配列。

（至）前記メモリセルは、前記蓄積ノーｒと基準電圧の
間に接続された蓄積容量によって形成された１個の前記
蓄積ノードを含む第（２υ項に記載の配列。

０９　９ンダムアクセスメモリ（ＲＡＭ　）のメモリセ
ルについて読取り、書込みを行なう方法であって、蓄積
容量を有する、１蓄積ノーｒを備えた少なくとも１メモ
リセルを用意する段階、 データレベルを転送できる複数のビットラインを用意す
る段階、 各ビットラインと前記蓄積ノードの間に別々のデータ路
を形成する段階、および お互いに独立した各データ路について前記蓄積ノーＹと
前記各ビットラインの間でデータレベルを転送する段階 を含む前記方法。

顛　１ビットライン上のデータレベルを読取る段階、そ
の読取ったデータレベルを増幅する段階およびその増幅
データレベルを別のビットライン上に復元する段階を含
む第（至）項に記載の方法。

（４υ　前記読取り前、前記復元後に、前記蓄積ノード
に記憶されたデータレベルをリフレッシュする段階を含
む第（４（１項に記載の方法。

（４２前記他のビットラインが別の源からデータレベル
を受けるべきとき前記復元を禁止する段階を含む第（４
Ｉ）項に記載の方法。

（４３）前記転送段階は、１データ路で前記蓄積ノーｒ
からデータレベルを１ビットラインに読取ること、およ
び他のデータ路で別のビットラインからデータレベルを
書込むことを含む第０９項に記載の方法。

【図面の簡単な説明】

第１図は本発明の例示的なメモリセルの電気的概略図で
ある。 第２図は、本発明の原理および技術的思想を具体化した
メモリアレイ列の一部を示す図である。 第６ａ図〜第３１図は本発明の機能的な特徴を示す電気
的波形図である。 第４図は本発明のメモリアレイとともに用いるアｒレス
マルチゾレクサの電気的概略図である。 第５図はマイクロコンピュータおよび本発明のメモリセ
ルを備えた半導体チップを示す図である。 １０．３０・・・メモリセル、１４，２２・・・ビット
ライン、１８．２４・・・行アドレスライン、１２゜２
０・・・ｐｇＴ、１６・・・蓄積容量、１５・・・蓄積
ノーＰ１１７・・・基準電位、２５・・・アレイ列、４
０・・・リフレッシュ回路、４６．５８・・・センス増
１１１ｉ器、４２゜５４・・・入力トランジスタ、４８
．６２・・・出力トランジスタ、５２・・・回復回路、
３６．３８・・・プリチャージトランジスタ、ＴＯ・・
・禁止トランジスタ、８０・・・マルチプレクサ

Claims (2)

【特許請求の範囲】
1. （１）ランダムアクセスメモリ（ＲＡＭ）装置用の配列
   であつて、 蓄積ノードと基準電圧の間に接続され、その蓄積ノード
   にある時点で１データレベルを記憶できる蓄積容量、 データレベルを転送できる第１、第２のビットライン、 前記第１ビットラインと前記蓄積ノードの間に接続され
   たソース、ドレインをを有する第１の電界効果トランジ
   スタ、および前記第２ビットラインと前記蓄積ノード間
   に接続されたソース、ドレインを有する第２の電界効果
   トランジスタであつて、各ゲートを有し、前記蓄積ノー
   ドと前記第１、第２ビットラインの間でデータレベルを
   電気的に結合できる前記第１、第２の電界効果トランジ
   スタ、および 前記第１、第２の電界効果トランジスタの各ゲートに接
   続された第１、第２の行ラインであつて、前記第１、第
   ２の電界効果トランジスタを電気的に活性化して前記第
   １、第２のビットラインを前記蓄積ノードに接続する各
   行ライン信号を転送する前記第１、第２の行ライン、 を含む前記配列。
2. （２）ランダムアクセスメモリ（ＲＡＭ）のメモリセル
   について読取り、書込みを行う方法であつて、蓄積容量
   を有する、１蓄積ノードを備えた少なくとも１メモリセ
   ルを用意する段階、 データレベルを転送できる複数のビットラインを用意す
   る段階、 各ビットラインと前記蓄積ノードの間に別々のデータ路
   を形成する段階、および お互いに独立した各データ路について前記蓄積ノードと
   前記各ビットラインの間でデータレベルを転送する段階
   、 を含む前記方法。