JPH025285A - ランダムアクセスメモリおよびその書込み/読取り方法 - Google Patents
ランダムアクセスメモリおよびその書込み/読取り方法Info
- Publication number
- JPH025285A JPH025285A JP63320808A JP32080888A JPH025285A JP H025285 A JPH025285 A JP H025285A JP 63320808 A JP63320808 A JP 63320808A JP 32080888 A JP32080888 A JP 32080888A JP H025285 A JPH025285 A JP H025285A
- Authority
- JP
- Japan
- Prior art keywords
- read
- storage node
- bit line
- transistor
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims description 81
- 230000005669 field effect Effects 0.000 claims description 28
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 33
- 239000004065 semiconductor Substances 0.000 description 9
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の技術分野]
本発明はランダムアクセスメモリおよびその書込み/読
取り方法に関する。
取り方法に関する。
(従来の技術)
オン・チップランダムアクセスメモリ(RAM )は高
速マイクロコンピュータの不可欠な要素となってきてい
る。不揮発性スタティック型の調は、これらがリフレッ
シュサイクルもこれに対応するリフレッシュ回路も必要
としないので、マイクロコンピュータに好んで用いられ
ている。米国特許第4,506,322号(Leigh
)は高速!イクロコンぎユータとともに用いるようK
なっている6トランジスタメモリを開示している。しか
し、標章的な6トランジスタ(4トランジスタでさえも
ンスタティックメモリはかなり大きなウェーハ面積で必
要とし、それKよってオン・チップメモリ容景に関して
マイクロコンピュータチップ設計が制約されることにな
る。
速マイクロコンピュータの不可欠な要素となってきてい
る。不揮発性スタティック型の調は、これらがリフレッ
シュサイクルもこれに対応するリフレッシュ回路も必要
としないので、マイクロコンピュータに好んで用いられ
ている。米国特許第4,506,322号(Leigh
)は高速!イクロコンぎユータとともに用いるようK
なっている6トランジスタメモリを開示している。しか
し、標章的な6トランジスタ(4トランジスタでさえも
ンスタティックメモリはかなり大きなウェーハ面積で必
要とし、それKよってオン・チップメモリ容景に関して
マイクロコンピュータチップ設計が制約されることにな
る。
ダイナミック型のRAMは1集積トランジスタおよび1
容量要素?もつだけでよいので、大量のこのようなメモ
リセルを小さなウェーハ面積上に形成することができる
。しかし、ダイナミック型のRAMは、容量の蓄積電荷
全周期的にリフレッシュする必要があり、従って多くの
場合リフレッシュ回路が必要となる点において揮発性で
ある。一方、メモリ+77レツクス条件はマイクロコン
ピュータのプログラマに委せて全てのセルが所定の周期
でアクセスされるようにしてもよい。
容量要素?もつだけでよいので、大量のこのようなメモ
リセルを小さなウェーハ面積上に形成することができる
。しかし、ダイナミック型のRAMは、容量の蓄積電荷
全周期的にリフレッシュする必要があり、従って多くの
場合リフレッシュ回路が必要となる点において揮発性で
ある。一方、メモリ+77レツクス条件はマイクロコン
ピュータのプログラマに委せて全てのセルが所定の周期
でアクセスされるようにしてもよい。
ディジタル信号処理のような、計算が徹しb高速マイク
ロコンピュータ分野では、大量のオン・チップメモリが
必要である。そこで、メモリリフレッシュ目的でプログ
ラマによって通常用いられる「サイクルスチール(cy
cle 5teal ) J法は制約されること(なる
。また、ダイナミツクシ調メモリは、1Yシーンサイク
ル内で別々のアドレスの読取り/書込み動作が必要々マ
イクロコンピュータと一体化するのは困難である。通常
、4相マイクロコンぎユータクロックシステムはメモリ
金リフレッシュする几めの夕・イムスロット七与えず、
従って、メモリアレイ全体tリフレッシュするのにプロ
グラマに制約が課せられること忙なる。リアルタイムの
応用分野ではこの制約は非常に問題である。
ロコンピュータ分野では、大量のオン・チップメモリが
必要である。そこで、メモリリフレッシュ目的でプログ
ラマによって通常用いられる「サイクルスチール(cy
cle 5teal ) J法は制約されること(なる
。また、ダイナミツクシ調メモリは、1Yシーンサイク
ル内で別々のアドレスの読取り/書込み動作が必要々マ
イクロコンピュータと一体化するのは困難である。通常
、4相マイクロコンぎユータクロックシステムはメモリ
金リフレッシュする几めの夕・イムスロット七与えず、
従って、メモリアレイ全体tリフレッシュするのにプロ
グラマに制約が課せられること忙なる。リアルタイムの
応用分野ではこの制約は非常に問題である。
米国特許第4.447.891号(Kadota )は
、プレイの多数のセルをお互いに関係なく同時に読取V
/書込みできるRAMアレイ會開示している。
、プレイの多数のセルをお互いに関係なく同時に読取V
/書込みできるRAMアレイ會開示している。
本特許の各メモリセルは付加的なトランジスタを伴なっ
た交叉結合インバータ1有していて各セルに対する読取
V/書込みアクセスを実行する。各セルは相補的なデー
タ線も必要とする。上記特許のメモリアレイはリフレッ
シュを考慮する必要のないスタティック型であるけれど
も、各セルは多数のトランジスタ金倉み、従って高密度
応用分野はうまく適応できないことになる。
た交叉結合インバータ1有していて各セルに対する読取
V/書込みアクセスを実行する。各セルは相補的なデー
タ線も必要とする。上記特許のメモリアレイはリフレッ
シュを考慮する必要のないスタティック型であるけれど
も、各セルは多数のトランジスタ金倉み、従って高密度
応用分野はうまく適応できないことになる。
前述したことから、高密度製造に適応できるダイナミッ
クセルを有し、リフレッシュ動作かプログラマやユーデ
に見える改良され九メモリプレイが要請されていること
がわかるだろう。また、別別のセルのH,*9/誓込み
動作か同時サイクル中に可能で、かつメモリリフレッシ
ュ動作?自動的になしうる4相マシーンサイクルととも
に用いるのに適した半導体メモリも要請されている。さ
らに、現在の半導体処理技術による製造忙適した、トラ
ンジスタ2個、容量1個會有するセルからなるメモリア
レイも要請されている。
クセルを有し、リフレッシュ動作かプログラマやユーデ
に見える改良され九メモリプレイが要請されていること
がわかるだろう。また、別別のセルのH,*9/誓込み
動作か同時サイクル中に可能で、かつメモリリフレッシ
ュ動作?自動的になしうる4相マシーンサイクルととも
に用いるのに適した半導体メモリも要請されている。さ
らに、現在の半導体処理技術による製造忙適した、トラ
ンジスタ2個、容量1個會有するセルからなるメモリア
レイも要請されている。
(発明の概要ン
本発明によって、開示されたダイナミックRAMは従来
の装置の欠点を域少またはほとんど除去する。本発明に
よって、読取り動作の間に電荷奮蓄積する11i’nI
(記憶)容量の蓄積ノードと直列に接続すれた第1のト
ランジスタ(アクセス装置〕、および書込^動作の間に
その容量の蓄積ノードにアクセスする第2の直列トラン
ジスタ(アクセス装置)を有する、各セルがダイナミッ
ク型のDRA、Mアレイが開示される。さらに、各セル
は、書込&トランジスタを介して容量の蓄積ノードに電
荷を転送するために書込み動作の間に用いられる書込み
ビット線を備えている。同様にして、読取りトランジス
タを介して容量の蓄積ノードからセンス増幅器に電荷上
転送するために読取りビット線が読取りトランジスタに
接続される。プレイの各列に関連した読取りセンス増幅
器はセルの読取り動作の後でセルデータ全回復するよう
にも働らく。
の装置の欠点を域少またはほとんど除去する。本発明に
よって、読取り動作の間に電荷奮蓄積する11i’nI
(記憶)容量の蓄積ノードと直列に接続すれた第1のト
ランジスタ(アクセス装置〕、および書込^動作の間に
その容量の蓄積ノードにアクセスする第2の直列トラン
ジスタ(アクセス装置)を有する、各セルがダイナミッ
ク型のDRA、Mアレイが開示される。さらに、各セル
は、書込&トランジスタを介して容量の蓄積ノードに電
荷を転送するために書込み動作の間に用いられる書込み
ビット線を備えている。同様にして、読取りトランジス
タを介して容量の蓄積ノードからセンス増幅器に電荷上
転送するために読取りビット線が読取りトランジスタに
接続される。プレイの各列に関連した読取りセンス増幅
器はセルの読取り動作の後でセルデータ全回復するよう
にも働らく。
リフレッシュセンス増幅器は、4相クロツクの特定の相
の間にセルデータ全リフレッシュするために各メモリア
レイ列毎に備えられる。
の間にセルデータ全リフレッシュするために各メモリア
レイ列毎に備えられる。
こうして本発明のDRAMアレイはセル当りの要素が比
較的少なく、それによって半導体ウェー八面積が非常に
少なくて丁む。加えて、各セルは、プレイの別々のセル
の読取V/書込み動作が同時に実現できるように、読取
り動作ボートおよび書込み動作ボー)k有する。本発明
の別の重要な技術的利点は、メモリのニー・デやプログ
ラマの介入がなくてもアレイセルの周期的、自動的リフ
レッシュが可能となる手段が備けられていることである
。
較的少なく、それによって半導体ウェー八面積が非常に
少なくて丁む。加えて、各セルは、プレイの別々のセル
の読取V/書込み動作が同時に実現できるように、読取
り動作ボートおよび書込み動作ボー)k有する。本発明
の別の重要な技術的利点は、メモリのニー・デやプログ
ラマの介入がなくてもアレイセルの周期的、自動的リフ
レッシュが可能となる手段が備けられていることである
。
本発明の他の特徴、利点は、添付図面(ここでは同一の
参照番号は同一の要素、作用を示すものとする)全参照
した、本発明の好適実施例の以下の説明から明らかにな
るだろう。
参照番号は同一の要素、作用を示すものとする)全参照
した、本発明の好適実施例の以下の説明から明らかにな
るだろう。
(実施例]
第1図には本発明に従がって構成された例示的なセルが
示されている。最初に、DRAMアレイは、実際には、
読取り/書込み動作の間に選択され念セルにアクセスす
るために行列に配列された多数の同じセル1含んでいる
ことが理解されるべきである。また、多数のこのような
セルヶ含むメモリは、従来のアドレスデコード回路、ク
ロック回路、センス増幅器回路、データ・アドレスバッ
ファ、およびメモリ動作全支援する多数の他の回路(図
示せず)會備えることKなる。さらに、本発明は、マイ
クロコンピュータとともにオン・チップメモリとして実
現する、丁なわち七れ自身メモリチップに集積化するこ
とが可能である。
示されている。最初に、DRAMアレイは、実際には、
読取り/書込み動作の間に選択され念セルにアクセスす
るために行列に配列された多数の同じセル1含んでいる
ことが理解されるべきである。また、多数のこのような
セルヶ含むメモリは、従来のアドレスデコード回路、ク
ロック回路、センス増幅器回路、データ・アドレスバッ
ファ、およびメモリ動作全支援する多数の他の回路(図
示せず)會備えることKなる。さらに、本発明は、マイ
クロコンピュータとともにオン・チップメモリとして実
現する、丁なわち七れ自身メモリチップに集積化するこ
とが可能である。
本発明のメモリセル10は、蓄積容量16(これは蓄積
ノード15と接地電位の基準電圧170間に接続されて
いる]の蓄積ノード15と査込みビット線14の間に直
列に接続され九ノースおよびドレインを有する書込み電
界効果トランジスタ12七有する。書込みトランジスタ
12はデートも有し、そのデートに接続された行アドレ
ス書込み線18によって送られた信号によって導電状態
に駆動される。セル10はま九、読取りビット線22と
容量16の蓄積ノード15との間に直列に接続された読
取り電界効果トランジスタ20會も含む。読取ジトラン
ジスタ20もま九、ゲートを有し、そのデートに接続さ
れた行アドレス読取りラインによって送られた信号によ
って導電状轢に駆動される。
ノード15と接地電位の基準電圧170間に接続されて
いる]の蓄積ノード15と査込みビット線14の間に直
列に接続され九ノースおよびドレインを有する書込み電
界効果トランジスタ12七有する。書込みトランジスタ
12はデートも有し、そのデートに接続された行アドレ
ス書込み線18によって送られた信号によって導電状態
に駆動される。セル10はま九、読取りビット線22と
容量16の蓄積ノード15との間に直列に接続された読
取り電界効果トランジスタ20會も含む。読取ジトラン
ジスタ20もま九、ゲートを有し、そのデートに接続さ
れた行アドレス読取りラインによって送られた信号によ
って導電状轢に駆動される。
本発明の好適形式では、書込みトランジスタ12および
読取りトランジスタ20はアクセス回路を形成し、エン
ハンスメントモード1示すように構成ちれたNチャンネ
ルMO8装置である。熱論、当業者は他の形式のトラン
ジスタ金円いてメモリアレイを構成してもよいだろう。
読取りトランジスタ20はアクセス回路を形成し、エン
ハンスメントモード1示すように構成ちれたNチャンネ
ルMO8装置である。熱論、当業者は他の形式のトラン
ジスタ金円いてメモリアレイを構成してもよいだろう。
ま友、蓄積容量16は、単位ウェー八面積あたり高い容
量1示す半導体形式が望ましい。本発明のメモリセル1
0は従来のブレーナ技術によって構成できるけれども、
セルの各要素はより最近の改良された半導体トレンチ技
術を用いても同様に実現できる。
量1示す半導体形式が望ましい。本発明のメモリセル1
0は従来のブレーナ技術によって構成できるけれども、
セルの各要素はより最近の改良された半導体トレンチ技
術を用いても同様に実現できる。
2トランジスタDRAMセル10の動作上以下に簡単に
説明する。セル10の書込み動作に応答して、メモリア
レイに対するアドレスがデコードされ、行アドレス書込
みライン18上の行アドレス信号が高論理レベルに駆動
されるようになる。そこで書込みトランジスタ12は導
通状態に駆動される。行アドレス読取りライン24は低
論理レベルのままだから、読取りトランジスタ20は非
導通状態に維持される。行アドレス書込みライン1B上
の書込み信号に一致して、データレベル信号が行アドレ
ス書込みライン14に印加され、その対応する電荷は蓄
積容量16に蓄積される。書込みトランジスタ12か導
通状態にある場合、書込みビットライン14上の電荷は
、書込みトランジスタ12のソース、ドレインの低イン
ピーダンスデータ路を介して転送される。
説明する。セル10の書込み動作に応答して、メモリア
レイに対するアドレスがデコードされ、行アドレス書込
みライン18上の行アドレス信号が高論理レベルに駆動
されるようになる。そこで書込みトランジスタ12は導
通状態に駆動される。行アドレス読取りライン24は低
論理レベルのままだから、読取りトランジスタ20は非
導通状態に維持される。行アドレス書込みライン1B上
の書込み信号に一致して、データレベル信号が行アドレ
ス書込みライン14に印加され、その対応する電荷は蓄
積容量16に蓄積される。書込みトランジスタ12か導
通状態にある場合、書込みビットライン14上の電荷は
、書込みトランジスタ12のソース、ドレインの低イン
ピーダンスデータ路を介して転送される。
10′低データレベルを表わ丁情報iDRAMセル10
Kil込む場合は、電荷は書込みピットライン14に印
加されず、蓄積容[16は帯電されない。他方、“1”
高データレベル1表わす情報tDRAM 10に書込む
場合は、論理高信号が書込みビット線に印加され、その
際、対応する電荷が容量16への蓄積のために書込みト
ランジスタ12を通って転送される。電荷全蓄積するよ
うセルに書込み會し九後、行アドレス書込みライン18
上の行信号は低状態に戻る。書込みトランジスタはこう
して導通を停止し、それ罠よって電荷が蓄積容量に留め
られる。通常は集積半導体装置と結合した高抵抗リーク
路のため罠、容量16の蓄積ノード15に留められた電
荷はゆっくりと放電し、リフレッシュという再帯電が必
要になる。
Kil込む場合は、電荷は書込みピットライン14に印
加されず、蓄積容[16は帯電されない。他方、“1”
高データレベル1表わす情報tDRAM 10に書込む
場合は、論理高信号が書込みビット線に印加され、その
際、対応する電荷が容量16への蓄積のために書込みト
ランジスタ12を通って転送される。電荷全蓄積するよ
うセルに書込み會し九後、行アドレス書込みライン18
上の行信号は低状態に戻る。書込みトランジスタはこう
して導通を停止し、それ罠よって電荷が蓄積容量に留め
られる。通常は集積半導体装置と結合した高抵抗リーク
路のため罠、容量16の蓄積ノード15に留められた電
荷はゆっくりと放電し、リフレッシュという再帯電が必
要になる。
DRAMセル10のメモリ読取り動作はアドレス信号音
デコードし、対応する論理高行信号を行アドレス読取シ
ラインに印加することによって達成される。結果として
、読取りトランジスタ20は導通状態に駆動され、それ
によって読取ジビット線22’に容量16の蓄積ノード
15に低抵抗データ路を介して接続することになる。読
取り動作の間、当該セル罠接続された対応する行アドレ
ス書込みライン18は論理低状態のま筐で、それによっ
て書込みトランジスタ12は非導通状態に維持される。
デコードし、対応する論理高行信号を行アドレス読取シ
ラインに印加することによって達成される。結果として
、読取りトランジスタ20は導通状態に駆動され、それ
によって読取ジビット線22’に容量16の蓄積ノード
15に低抵抗データ路を介して接続することになる。読
取り動作の間、当該セル罠接続された対応する行アドレ
ス書込みライン18は論理低状態のま筐で、それによっ
て書込みトランジスタ12は非導通状態に維持される。
容[16に電荷が蓄積されていれば、読取ジ動作の間に
読取5トランジスタ20のケース、ドレイン七介して読
取りビットライン22に転送される。読取v−ットライ
ン22は読取V動作の間に特定のレベルにプリチャージ
して、蓄積容量16にデータ高信号が記憶されたか、デ
ータ低信号が記憶する際の感度全改良することもできる
。
読取5トランジスタ20のケース、ドレイン七介して読
取りビットライン22に転送される。読取v−ットライ
ン22は読取V動作の間に特定のレベルにプリチャージ
して、蓄積容量16にデータ高信号が記憶されたか、デ
ータ低信号が記憶する際の感度全改良することもできる
。
たとえば、データ低信号に対応して電荷が蓄積容量16
に蓄積されていない場合は、読取りビットライン22は
容量16の蓄積ノードによって放電状態になり、データ
低レベル全示すようになる。
に蓄積されていない場合は、読取りビットライン22は
容量16の蓄積ノードによって放電状態になり、データ
低レベル全示すようになる。
逆に2データ高レベル忙対応してかなりの電荷が容[1
6の蓄積ノード15に蓄積されていれば、この電荷は読
取ジ動作の間に読取りトランジスタ20七通って読取り
ビットライン22に転送され、それが高レベルに1で帯
′a嘔れることになる。結果として、読取りビットライ
ン22のプリチャージ状態の電荷は容量16の蓄積ノー
ド15に前もってデータ高レベルが記憶されていたこと
t示す。
6の蓄積ノード15に蓄積されていれば、この電荷は読
取ジ動作の間に読取りトランジスタ20七通って読取り
ビットライン22に転送され、それが高レベルに1で帯
′a嘔れることになる。結果として、読取りビットライ
ン22のプリチャージ状態の電荷は容量16の蓄積ノー
ド15に前もってデータ高レベルが記憶されていたこと
t示す。
第1図には示されていないけれども、多数の付加的な同
じセルを書込みビットライン14と読取りビットライン
22の間に接続してメモリアレイの1列のセルを形成す
ることも理解されるべきである。また、他の同じセル金
行アドレス書込みライン18と行アドレス読取シライン
24に接続してメモリアレイの1行のセル全形成する。
じセルを書込みビットライン14と読取りビットライン
22の間に接続してメモリアレイの1列のセルを形成す
ることも理解されるべきである。また、他の同じセル金
行アドレス書込みライン18と行アドレス読取シライン
24に接続してメモリアレイの1行のセル全形成する。
セルの各列毎に、貌取りビットライン22金読取りセン
ス増幅器に接続して蓄積容1−16からそCK転送され
た電荷がデータ高レベル、データ低レベルのいずれに対
応するのか全判別するようにする。さらに、また次に詳
細に説明するように、セルの各列は、当該列の各アドレ
ス指定セルを周期的にリフレッシュするリフレッシュ・
回復回路で備え、容[16上に蓄積されfcX荷が前に
書込まれたデータレベルに維持されるようにする。本発
明のDRAMセルは蓄積容量16に記憶された情報が読
取り動作の後で破壊されてしまう形式のものであるから
、回復回路は同じ情報全セル10に再書込みしそれによ
ってメモリのデータを維持する。
ス増幅器に接続して蓄積容1−16からそCK転送され
た電荷がデータ高レベル、データ低レベルのいずれに対
応するのか全判別するようにする。さらに、また次に詳
細に説明するように、セルの各列は、当該列の各アドレ
ス指定セルを周期的にリフレッシュするリフレッシュ・
回復回路で備え、容[16上に蓄積されfcX荷が前に
書込まれたデータレベルに維持されるようにする。本発
明のDRAMセルは蓄積容量16に記憶された情報が読
取り動作の後で破壊されてしまう形式のものであるから
、回復回路は同じ情報全セル10に再書込みしそれによ
ってメモリのデータを維持する。
本発明の重要な特徴として、DRAMセル10は当該セ
ルの書込み動作専用の書込みボートt−有している。こ
の書込みボートは書込みビットライン14および行アド
レス書込みライン18によって形成または識別される。
ルの書込み動作専用の書込みボートt−有している。こ
の書込みボートは書込みビットライン14および行アド
レス書込みライン18によって形成または識別される。
同様にして、セル10し1読取りビットライン22およ
び行アドレス読取シライン24によって形成または識別
される専用読取りボーh’l含む。両ボートとも独立し
て働き、アレイ列の1つのセルが1つのぎットライン・
行ライン対土のデータで書込むことが可能であり、他方
、その列の別のセルは別のぎットライン・行ライン対土
で読取ることが可能である。従って、本発明のメモリア
レイの2ボート性によって、読取り、書込み動作が1マ
シーンサイクルの間に完了できるという所期のメモリ動
作か可能となる。
び行アドレス読取シライン24によって形成または識別
される専用読取りボーh’l含む。両ボートとも独立し
て働き、アレイ列の1つのセルが1つのぎットライン・
行ライン対土のデータで書込むことが可能であり、他方
、その列の別のセルは別のぎットライン・行ライン対土
で読取ることが可能である。従って、本発明のメモリア
レイの2ボート性によって、読取り、書込み動作が1マ
シーンサイクルの間に完了できるという所期のメモリ動
作か可能となる。
より一般的にいうと、本発明のDRAMアレイマシーン
サイクル毎に2つのアクセス金堂けること可能であり、
そのアクセスは別々のセル位置でのどんな組合せの読取
り、または書込み動作の組合せでもよい。
サイクル毎に2つのアクセス金堂けること可能であり、
そのアクセスは別々のセル位置でのどんな組合せの読取
り、または書込み動作の組合せでもよい。
第2図には、第1図のものとほぼ同一に構成された多数
のセルを有する例示的なアレイ列が示されている。各ア
レイ列は適当な数のDRAMメモリセルを含むことがで
きる(その内2個のセル10゜30だけが第2図に示さ
れているン。DRAMセル30はメモリセル10と同じ
帯込みビットライン14および読取りビットライン22
に接続された2トランシタセルである。これに対して、
行アドレス書込みライン32はセル10とは異なり、ま
九行アドレス読取シライン34もセル10と異なる。同
様に、当該列の各セルは他のセルとは異なった専用の行
アドレス読取viF込みラインを有するものとして構成
されている。しかし、図示のプレイのDRAMセルの各
行(図示せず)は同一の行アドレス読取り/書込みライ
ンで共有する。
のセルを有する例示的なアレイ列が示されている。各ア
レイ列は適当な数のDRAMメモリセルを含むことがで
きる(その内2個のセル10゜30だけが第2図に示さ
れているン。DRAMセル30はメモリセル10と同じ
帯込みビットライン14および読取りビットライン22
に接続された2トランシタセルである。これに対して、
行アドレス書込みライン32はセル10とは異なり、ま
九行アドレス読取シライン34もセル10と異なる。同
様に、当該列の各セルは他のセルとは異なった専用の行
アドレス読取viF込みラインを有するものとして構成
されている。しかし、図示のプレイのDRAMセルの各
行(図示せず)は同一の行アドレス読取り/書込みライ
ンで共有する。
本発明のメモリアレイは、Q1〜Q4とされた相を有す
る4相システムで動作するようになっている。各クロッ
ク位相の間に書込みビットライン14および読取りビッ
トライン22はプリチャージされる。読取りビットライ
ン14はトランジスタ36によって電圧v” −Vt(
ここでvtはトランジスタ36の閾値電圧である)にプ
リチャージされる。読取りビットライン22は当該クロ
ック位相の間にトランジスタ38によって所定のプリチ
ャージ電圧にプリチャージされる。読取pピットライン
22は、プリチャージ電圧源以下の1トランジスタ閾値
電圧を含む電圧にプリチャージされる。そのプリチャー
ジ電圧はV+の約半分の値がよい。このようにして、選
択されたDRAMセルからの“1”または10”データ
レベルの読出検出か簡単にされる。
る4相システムで動作するようになっている。各クロッ
ク位相の間に書込みビットライン14および読取りビッ
トライン22はプリチャージされる。読取りビットライ
ン14はトランジスタ36によって電圧v” −Vt(
ここでvtはトランジスタ36の閾値電圧である)にプ
リチャージされる。読取りビットライン22は当該クロ
ック位相の間にトランジスタ38によって所定のプリチ
ャージ電圧にプリチャージされる。読取pピットライン
22は、プリチャージ電圧源以下の1トランジスタ閾値
電圧を含む電圧にプリチャージされる。そのプリチャー
ジ電圧はV+の約半分の値がよい。このようにして、選
択されたDRAMセルからの“1”または10”データ
レベルの読出検出か簡単にされる。
”を込みビットライン14と読取p♂フットイン220
間には、システムクロックサイクルの所定位相の間に列
セル上リフレッシュするリフレッシュ回路40か接続さ
れている。I77レツクス回路40は、Q2位相の間に
動作するリフレッシュライン44によって駆動される入
力トランジスタ42全有している。リフレッシュライン
44が論理高状態に駆動されるとき、入力トランジスタ
42は導通状態に駆動され、それによって読取りビット
ライン22がセンス増幅器46の入力に接続される。こ
のセンス増幅器46は従来の設計で、DRAMメモリに
おいて用いられている形式のものである。センス増幅器
46の出力には、第2のリフレッシュライン50によっ
て駆動される出力トランジスタ48が接続されている。
間には、システムクロックサイクルの所定位相の間に列
セル上リフレッシュするリフレッシュ回路40か接続さ
れている。I77レツクス回路40は、Q2位相の間に
動作するリフレッシュライン44によって駆動される入
力トランジスタ42全有している。リフレッシュライン
44が論理高状態に駆動されるとき、入力トランジスタ
42は導通状態に駆動され、それによって読取りビット
ライン22がセンス増幅器46の入力に接続される。こ
のセンス増幅器46は従来の設計で、DRAMメモリに
おいて用いられている形式のものである。センス増幅器
46の出力には、第2のリフレッシュライン50によっ
て駆動される出力トランジスタ48が接続されている。
第2のリフレッシュライン50はクロック位相Q4の間
に駆動され書込みビットライン14’にリフレッシュ論
理レベルにする。図示ちれたアレイ列のリフレッシュ動
作で次にさらに詳細に説明する。他の関連あるアレイ列
の・池のりフンツシュ回路はリフレッシュライン44.
50によって駆動される。
に駆動され書込みビットライン14’にリフレッシュ論
理レベルにする。図示ちれたアレイ列のリフレッシュ動
作で次にさらに詳細に説明する。他の関連あるアレイ列
の・池のりフンツシュ回路はリフレッシュライン44.
50によって駆動される。
例示したアレイ列は筐た読取り動作後に当該セルの内容
上復元するための復元回路52’に有している。本発明
のDRAMメモリセルの読取り動作の破壊的な性質のた
めに、各セルの内容は各読取り動作後に復元逼れなけれ
ばならない。復元回路52はリフレッシュ回路40と設
計が同じである。
上復元するための復元回路52’に有している。本発明
のDRAMメモリセルの読取り動作の破壊的な性質のた
めに、各セルの内容は各読取り動作後に復元逼れなけれ
ばならない。復元回路52はリフレッシュ回路40と設
計が同じである。
そのため、入力トランジスタ54はQ4クロック位相の
間に復元ライン56上のクロック信号によって駆動され
る。そのとき、読取シーツトライン22上にあるデータ
はトランジスタ54を通って読取り/復元センス増幅器
5Bの入力に転送される。読取V/復元センス増幅器5
8の出力は、セルの読取シ動作から生じるデータ高また
は低を表わすデータ信号上出力60に発生する。また、
読取ジ/復元センス増幅器5Bの出力は出カドランジス
タロ2七介して書込みビットライン14に結合される。
間に復元ライン56上のクロック信号によって駆動され
る。そのとき、読取シーツトライン22上にあるデータ
はトランジスタ54を通って読取り/復元センス増幅器
5Bの入力に転送される。読取V/復元センス増幅器5
8の出力は、セルの読取シ動作から生じるデータ高また
は低を表わすデータ信号上出力60に発生する。また、
読取ジ/復元センス増幅器5Bの出力は出カドランジス
タロ2七介して書込みビットライン14に結合される。
出カドランジスタロ2は第2復元ライン64上のQ2ク
ロック位相によって駆動される。
ロック位相によって駆動される。
第1、第2の復元ライン56.64はアレイの他の列と
共通である。
共通である。
本発明のメモリアレイの代表的な列の構造を説明し九の
で、次にその動作に第2図および第3図の波形を参照し
ながら説明する。本発明のメモリは、第6図a−dに示
された4相Q1〜Q4によって示されるように多重位相
クロックとともに容易に用いられるようになっている。
で、次にその動作に第2図および第3図の波形を参照し
ながら説明する。本発明のメモリは、第6図a−dに示
された4相Q1〜Q4によって示されるように多重位相
クロックとともに容易に用いられるようになっている。
第6図eには本発明のDRAMプレイの書込みサイクル
が示されており、そこでは、プリチャージトランジスタ
36.38はQ1位相の間に、書込みビットライン14
、読取りビットライン22で前述した所定電圧にプリチ
ャージするために駆動される。Q2位相の間には、アド
レス信号がデコードされ、当該列の適当修行アドレス書
込みラインに印加され選択された書込みトランジスタ全
導通状態に駆動する。Q2位相の間に、書込み列データ
ライン68は高論理レベルに駆動され、当該列データ七
トランジスタ66全経由して書込み一ットライン14に
与える。メモリセル10が行アドレス書込みライン18
によってアドレス指定されているものとすると、Q2ク
ロック位相によって列データがトランジスタ66’に介
して書込みビットライン14に与えられ、容[16の蓄
積ノード15に記憶される。行アドレス書込みライン1
8上の信号が論理低に切替わると、書込みトランジスタ
12がカットオフされ、それによって容[16の蓄積ノ
ード15の電荷が維持される。
が示されており、そこでは、プリチャージトランジスタ
36.38はQ1位相の間に、書込みビットライン14
、読取りビットライン22で前述した所定電圧にプリチ
ャージするために駆動される。Q2位相の間には、アド
レス信号がデコードされ、当該列の適当修行アドレス書
込みラインに印加され選択された書込みトランジスタ全
導通状態に駆動する。Q2位相の間に、書込み列データ
ライン68は高論理レベルに駆動され、当該列データ七
トランジスタ66全経由して書込み一ットライン14に
与える。メモリセル10が行アドレス書込みライン18
によってアドレス指定されているものとすると、Q2ク
ロック位相によって列データがトランジスタ66’に介
して書込みビットライン14に与えられ、容[16の蓄
積ノード15に記憶される。行アドレス書込みライン1
8上の信号が論理低に切替わると、書込みトランジスタ
12がカットオフされ、それによって容[16の蓄積ノ
ード15の電荷が維持される。
第3図fは列セルの蓄積容量に蓄積された電荷7177
レツシユするリフレッシュサイクルを示す。
レツシユするリフレッシュサイクルを示す。
リフレッシュはQ2.04位相の間に行なわれる。
tjf!jK、クロック位相Q2の間には、リフレッシ
ュされるべきセル10か読取られ、それによって読取り
トランジスタ20が導通状態に駆動され、容t’s荷が
読取りビットライン22に転送される。
ュされるべきセル10か読取られ、それによって読取り
トランジスタ20が導通状態に駆動され、容t’s荷が
読取りビットライン22に転送される。
クロック位相Q2の間には、リフレッシュ回路400入
力トランジスタ42は導通状態に駆動され、その際ビッ
トライン22上の電荷がリフレッシュセンス増幅器46
に入力される。このリフレッシュセンス増幅器46は読
取9ビットライン22上の電荷全感知し、その電荷が1
0”1”データレベルのどちら會示すか九応じたデータ
信号を再発生する。従って、リフレッシュセンス増幅器
46は容量16に蓄積された電荷i七れに完全に対応す
るデータ信号として再発生するように働らくことになる
。クロック位相Q4の間には、リフレッシュ回路40の
出力トランジスタ48が導通状態に駆動され、それによ
ってリフレッシュセンス増幅器46の出力が書込みビッ
トライン14に転送される。これに一致して、リフレッ
シュされたセル10のアドレス書込みライン18が導通
状態に駆動され、書込みトランジスタ12が導通し、書
込みビットライン14から復元電荷會容債16の蓄積ノ
ードに戻丁ようになる。当該セルは、有効データを長時
間にわたって維持できるように上述の態様で周期的にリ
フレッシュされる。
力トランジスタ42は導通状態に駆動され、その際ビッ
トライン22上の電荷がリフレッシュセンス増幅器46
に入力される。このリフレッシュセンス増幅器46は読
取9ビットライン22上の電荷全感知し、その電荷が1
0”1”データレベルのどちら會示すか九応じたデータ
信号を再発生する。従って、リフレッシュセンス増幅器
46は容量16に蓄積された電荷i七れに完全に対応す
るデータ信号として再発生するように働らくことになる
。クロック位相Q4の間には、リフレッシュ回路40の
出力トランジスタ48が導通状態に駆動され、それによ
ってリフレッシュセンス増幅器46の出力が書込みビッ
トライン14に転送される。これに一致して、リフレッ
シュされたセル10のアドレス書込みライン18が導通
状態に駆動され、書込みトランジスタ12が導通し、書
込みビットライン14から復元電荷會容債16の蓄積ノ
ードに戻丁ようになる。当該セルは、有効データを長時
間にわたって維持できるように上述の態様で周期的にリ
フレッシュされる。
各リフレッシュサイクルの間に、プレイの各列の1セル
がリフレッシュ勿受けるので、たとえば、128行で有
するメモリアレイでは、メモリ全体は128リフレツシ
ユサイクルで完全にリフレッシュされる。以下により詳
細に説明するために、プログラムアドレスおよびリフレ
ッシュアドレス上メモリアレイの読取リアドレスライン
および書込みアドレスラインに多重化するマルチプレク
サが備えられる◇ 第6図gには本発明のDRAMメモリの読取り動作で行
う際に用いられるクロック位相が示されている。たとえ
ば、セル10の読取りサイクルはQ4クロック位相の間
に、選択された行アドレス読取シライン24會論理高に
駆動することによって開始される。その結果、読取りト
ランジスタ20は導通状態に駆動されるので、容量16
に蓄積された電荷は読取りげットライン22に転送され
る。
がリフレッシュ勿受けるので、たとえば、128行で有
するメモリアレイでは、メモリ全体は128リフレツシ
ユサイクルで完全にリフレッシュされる。以下により詳
細に説明するために、プログラムアドレスおよびリフレ
ッシュアドレス上メモリアレイの読取リアドレスライン
および書込みアドレスラインに多重化するマルチプレク
サが備えられる◇ 第6図gには本発明のDRAMメモリの読取り動作で行
う際に用いられるクロック位相が示されている。たとえ
ば、セル10の読取りサイクルはQ4クロック位相の間
に、選択された行アドレス読取シライン24會論理高に
駆動することによって開始される。その結果、読取りト
ランジスタ20は導通状態に駆動されるので、容量16
に蓄積された電荷は読取りげットライン22に転送され
る。
Q4位相の間には、復元回路52のライン5Gも入力ト
ランジスタ54が導通するように駆動される。そのとき
、読取ジビットライン22上に存在する電荷は読取V/
復元センス増幅器58の入力に与えられる。読取V/復
元センス増幅器58は電荷量?データ高ま九は低に変換
するように動作し、それを読取9列データライン60に
出力する。
ランジスタ54が導通するように駆動される。そのとき
、読取ジビットライン22上に存在する電荷は読取V/
復元センス増幅器58の入力に与えられる。読取V/復
元センス増幅器58は電荷量?データ高ま九は低に変換
するように動作し、それを読取9列データライン60に
出力する。
セル10から読出されたデータは、メモリの出力として
駆動されるように外部回路に利用できる。
駆動されるように外部回路に利用できる。
こうして、任意の列セルの出力が単一クロック位相内で
得ることができる。しかし、読取り動作の破壊的な性質
のために、電荷は選択されたセル10の蓄積容量16に
復元されなければならない。
得ることができる。しかし、読取り動作の破壊的な性質
のために、電荷は選択されたセル10の蓄積容量16に
復元されなければならない。
読取V/復元センス増幅器58の出力は感知論理レベル
にプリチャージされた読取り列データライン60を維持
する。Q2クロック位相が起ると復元回路52の出カド
ランジスタロ2は導通状態虻駆動され、書込みビットラ
イン14のプリチャージ状吻が変化する。同時に、Q2
位相が作動してアドレス指定セル10の書込みトランジ
スタ12金駆動し、蓄積容量IFl書込みビットライン
14にP:続する。こうして、読取V/復元センス増幅
器58によって出力された電荷は読取られたセルの蓄積
容量16に復元される。
にプリチャージされた読取り列データライン60を維持
する。Q2クロック位相が起ると復元回路52の出カド
ランジスタロ2は導通状態虻駆動され、書込みビットラ
イン14のプリチャージ状吻が変化する。同時に、Q2
位相が作動してアドレス指定セル10の書込みトランジ
スタ12金駆動し、蓄積容量IFl書込みビットライン
14にP:続する。こうして、読取V/復元センス増幅
器58によって出力された電荷は読取られたセルの蓄積
容量16に復元される。
前述したメモリアレイ構造、タイミングの場合、復元、
書込み動作の間に潜在的なパス競合か存在する。これは
特に、セルが隣接したマシーンサイクルで読取り、書込
み動作を受ける場合に起ジうる。この場合、競合は読取
リサイクルの復元部分と次の1込みサイクルの間に起9
うる。バス競合は、復元、書込み動作両方の位相Q2の
間に用いられる書込みビットライン14に関して存在す
る。
書込み動作の間に潜在的なパス競合か存在する。これは
特に、セルが隣接したマシーンサイクルで読取り、書込
み動作を受ける場合に起ジうる。この場合、競合は読取
リサイクルの復元部分と次の1込みサイクルの間に起9
うる。バス競合は、復元、書込み動作両方の位相Q2の
間に用いられる書込みビットライン14に関して存在す
る。
すなわち、このような競合状況において、トランジスタ
66は畜込みサイクルの間に列データ七書込みビットラ
イン14に結合し、他方、復元用カドランジスタロ2は
復元データを同じ書込みビットラインに結合する。この
ような競合は、素子70のような禁止トランジスp2用
いて復元サイクルの終了を防ぐことによって解除できる
。復元サイクルの終了で防ぐために、トランジスタ70
は論理低レベルに駆動され、それによって非導通状轢に
置かれるので復元回路用カドランジスタロ2もまた導通
全防止される。従って、新らしい列データ七選沢セル1
0に書込むことができ、それによって競合問題を回避で
きる。当該セルの復元の防止は些細な問題である(新デ
ータか当該セルに書込まれているからそこに記憶された
旧データは問題にならないから)。前述し友ように、禁
止トランジスタ70は、同一セルの連続的な読取り、書
込み動作が生じる(もしあれば)間欠除いて、通常は導
通状態にある。図示はされていないが、同一セルの連続
的な読取り、書込みを検出し、それによって禁止トラン
ジスタ70に印加される復元禁止信号を発生する回路を
白業者は考案できるだろう。また、上述した競合が存在
するメモリサイクルの間罠復元サイクルを禁止するのに
他の手段全周いてもよい。
66は畜込みサイクルの間に列データ七書込みビットラ
イン14に結合し、他方、復元用カドランジスタロ2は
復元データを同じ書込みビットラインに結合する。この
ような競合は、素子70のような禁止トランジスp2用
いて復元サイクルの終了を防ぐことによって解除できる
。復元サイクルの終了で防ぐために、トランジスタ70
は論理低レベルに駆動され、それによって非導通状轢に
置かれるので復元回路用カドランジスタロ2もまた導通
全防止される。従って、新らしい列データ七選沢セル1
0に書込むことができ、それによって競合問題を回避で
きる。当該セルの復元の防止は些細な問題である(新デ
ータか当該セルに書込まれているからそこに記憶された
旧データは問題にならないから)。前述し友ように、禁
止トランジスタ70は、同一セルの連続的な読取り、書
込み動作が生じる(もしあれば)間欠除いて、通常は導
通状態にある。図示はされていないが、同一セルの連続
的な読取り、書込みを検出し、それによって禁止トラン
ジスタ70に印加される復元禁止信号を発生する回路を
白業者は考案できるだろう。また、上述した競合が存在
するメモリサイクルの間罠復元サイクルを禁止するのに
他の手段全周いてもよい。
第6図りは本発明のメモリアレイの読取り動作を実現す
るのに有効な電気波形を示している。さらに詳細には、
リフレッシュサイクル72およびプログラムアドレスサ
イクル74が交互に示されている。各リフレッシュサイ
クルはプリチャージ位相および各アレイ列に関連したセ
ル上リフレッシュするリフレッシュ位相七含む。各プロ
グラムアドレスサイクル74は、プリチャージ位相およ
びこれに続く、アドレスがプレイ列に付加されるアドレ
ス位相で含む。このようにして、各列のセルで続出して
メモリをリフレッシュするか、マ九はメモリからの出力
データを与えることができる。
るのに有効な電気波形を示している。さらに詳細には、
リフレッシュサイクル72およびプログラムアドレスサ
イクル74が交互に示されている。各リフレッシュサイ
クルはプリチャージ位相および各アレイ列に関連したセ
ル上リフレッシュするリフレッシュ位相七含む。各プロ
グラムアドレスサイクル74は、プリチャージ位相およ
びこれに続く、アドレスがプレイ列に付加されるアドレ
ス位相で含む。このようにして、各列のセルで続出して
メモリをリフレッシュするか、マ九はメモリからの出力
データを与えることができる。
第3図には本発明のメモリアレイの書込み動作を実現す
るのに有効な電気波形を示す。書込みデータサイクルは
アドレスサイクルT6およびそれと交互になっているリ
フレッシュサイクル78?]−含む。各アドレスサイク
ルT6はプリチャージ位相オよびアドレス位相上書み、
各リフレッシュサイクルT8はプリチャージ位相および
それに続くリフレッシュ位相を含む。上記書込みデータ
タイミングはメモリアレイの書込み動作がそこに新入力
データを与えるようにするのに有効である。
るのに有効な電気波形を示す。書込みデータサイクルは
アドレスサイクルT6およびそれと交互になっているリ
フレッシュサイクル78?]−含む。各アドレスサイク
ルT6はプリチャージ位相オよびアドレス位相上書み、
各リフレッシュサイクルT8はプリチャージ位相および
それに続くリフレッシュ位相を含む。上記書込みデータ
タイミングはメモリアレイの書込み動作がそこに新入力
データを与えるようにするのに有効である。
第4図には、本発明のDRAM装置によって用いられる
プログラムアドレスおよびリフレッシュアドレスを多重
化するマルチプレクサ回路8oの概略が示されている。
プログラムアドレスおよびリフレッシュアドレスを多重
化するマルチプレクサ回路8oの概略が示されている。
マルチプレクサ8oによって発生したアドレスは多数の
行アドレスバッファ82を介してメモリアレイの行アド
レス読取シ、書込みラインに結合される。マルチプレク
サ8゜は、メモリアレイの各行に対応する特定の状態を
発生する養似うンダムヵクンタ84を含む。擬似ランダ
ムカウンタ84は一定の期間の間に所定の状態の全ての
組合せを循環するように構成されており、メモリアレイ
の全ての行が特定の周期的期間内でリフレッシュされる
ようKなる。代替的には、擬似ランダムヵクンタ84は
全てのりフレッシュアドレスを連続的に発生する二進カ
ウンタとしても構成できる。本発明の好適形式では、擬
似ランダムカウンタ84は、当該アレイの全部の行を一
義的にアドレス指定するのに適した多数のステージを含
む。各カクンタステージの出方には、Ql、Q2クロッ
ク位相によってゲート通過するトランジスタ86が接続
されている。上記のように、このような位相はメモリの
りフレッシュ期間に対応する。このような各トランジス
タ86の出力は対応する行アドレスバツフア82の入力
に結合される。
行アドレスバッファ82を介してメモリアレイの行アド
レス読取シ、書込みラインに結合される。マルチプレク
サ8゜は、メモリアレイの各行に対応する特定の状態を
発生する養似うンダムヵクンタ84を含む。擬似ランダ
ムカウンタ84は一定の期間の間に所定の状態の全ての
組合せを循環するように構成されており、メモリアレイ
の全ての行が特定の周期的期間内でリフレッシュされる
ようKなる。代替的には、擬似ランダムヵクンタ84は
全てのりフレッシュアドレスを連続的に発生する二進カ
ウンタとしても構成できる。本発明の好適形式では、擬
似ランダムカウンタ84は、当該アレイの全部の行を一
義的にアドレス指定するのに適した多数のステージを含
む。各カクンタステージの出方には、Ql、Q2クロッ
ク位相によってゲート通過するトランジスタ86が接続
されている。上記のように、このような位相はメモリの
りフレッシュ期間に対応する。このような各トランジス
タ86の出力は対応する行アドレスバツフア82の入力
に結合される。
本発明のメモリに外部から付加されるプログラムアドレ
スはマルチプレクサ人力A −Gを介してそこに結合さ
れる。これらの入力は順番に、位相Q3およびQ4によ
ってクロックされる各トランジスタ88に接続される。
スはマルチプレクサ人力A −Gを介してそこに結合さ
れる。これらの入力は順番に、位相Q3およびQ4によ
ってクロックされる各トランジスタ88に接続される。
前述のように、トランジスタ88の出力はメモリアレイ
のプログラムアドレス指定に対応する。トランジスタ8
8の出力は行アドレスバッファ82の各入力にも接続さ
れる。従って、クロック位相Q1.Q2の間はリフレッ
シュアドレスがメモリアレイに供給され、他方クロック
位相Q3.Q4の間はプログラムアドレスがメモリアレ
イに供給される。
のプログラムアドレス指定に対応する。トランジスタ8
8の出力は行アドレスバッファ82の各入力にも接続さ
れる。従って、クロック位相Q1.Q2の間はリフレッ
シュアドレスがメモリアレイに供給され、他方クロック
位相Q3.Q4の間はプログラムアドレスがメモリアレ
イに供給される。
第2図の読取シビットライン22に位相Q2の間に現わ
れるデータはリフレッシュセンス増幅器46に結合され
、この増幅器によって検知され、位相Q4の間に書込み
ビットライン14に転送される。リフレッシュされてい
るセル10の書込みアドレスライン18は位相Q4で生
じ、当該セルの読取シアドレスを2゛クロツク相だけ遅
らすだけで実現できる。プログラムアドレスの結果とし
てクロック位相Q4で生じる読取りビットライン22上
のデータは、読取シ/復元センス増幅器58に結合され
、その増幅器によって検知される。
れるデータはリフレッシュセンス増幅器46に結合され
、この増幅器によって検知され、位相Q4の間に書込み
ビットライン14に転送される。リフレッシュされてい
るセル10の書込みアドレスライン18は位相Q4で生
じ、当該セルの読取シアドレスを2゛クロツク相だけ遅
らすだけで実現できる。プログラムアドレスの結果とし
てクロック位相Q4で生じる読取りビットライン22上
のデータは、読取シ/復元センス増幅器58に結合され
、その増幅器によって検知される。
検知データはクロック位相Q2で書込みビットライン1
4に転送され、したがって復元目的に利用できるように
なる。書込みアドレスは、そのアドレスがプログラムに
よって外部的に発生するか、リフレッシュアドレスカウ
ンタ84から発生するかに関係なく読取りアドレスを2
クロツクサイクルだけ遅らすことによって発生される。
4に転送され、したがって復元目的に利用できるように
なる。書込みアドレスは、そのアドレスがプログラムに
よって外部的に発生するか、リフレッシュアドレスカウ
ンタ84から発生するかに関係なく読取りアドレスを2
クロツクサイクルだけ遅らすことによって発生される。
第5図において、チップ90に分割された半導体材料基
板は、−緒になってマイクロコンピユー置90およびマ
イクロプロセッサ96を備えている。
板は、−緒になってマイクロコンピユー置90およびマ
イクロプロセッサ96を備えている。
前述の説明はNMOSプリチャージ、ディスチャージ論
理の使用に関連してなされたけれども、メモリ構造は異
なったクロック法の0M08回路を用いても実現できる
。また、種々の応用で非常に便利なりRAM装置用の融
通性のあるプレイが開示されている。
理の使用に関連してなされたけれども、メモリ構造は異
なったクロック法の0M08回路を用いても実現できる
。また、種々の応用で非常に便利なりRAM装置用の融
通性のあるプレイが開示されている。
(発明の効果)
本発明の技術的な利点L12トランジスタセル自身が対
称的な2ポート構造となっておシ、アドレス、データの
読取り、書込み動作のいずれかを反転できるということ
である。本発明の別の技術的な利点はプレイの別々のセ
ルに関して読取シ、書込み動作を同時に行い得、それに
よってメモリの性能が向上するということである。本発
明のさらに別の技術的利点は、マイクロコンピュータと
ともにオンチップメモリとして用いられるとき、スタテ
ィック形式の動作を実現できるということである。その
ために、本発明のメモリのリフレッシュ動作はリフレッ
シュ目的のためにデュアルポ−ト性を実現し、それによ
ってプログラマをメモリリフレッシュの責任から逃れさ
せる。実際に、同一のマシーンサイクルにおいて、ある
プレイ列の他のセルが読取り、または書込みされている
間に、そのプレイ列の当該セルのリフレッシュ動作を行
うことができる。
称的な2ポート構造となっておシ、アドレス、データの
読取り、書込み動作のいずれかを反転できるということ
である。本発明の別の技術的な利点はプレイの別々のセ
ルに関して読取シ、書込み動作を同時に行い得、それに
よってメモリの性能が向上するということである。本発
明のさらに別の技術的利点は、マイクロコンピュータと
ともにオンチップメモリとして用いられるとき、スタテ
ィック形式の動作を実現できるということである。その
ために、本発明のメモリのリフレッシュ動作はリフレッ
シュ目的のためにデュアルポ−ト性を実現し、それによ
ってプログラマをメモリリフレッシュの責任から逃れさ
せる。実際に、同一のマシーンサイクルにおいて、ある
プレイ列の他のセルが読取り、または書込みされている
間に、そのプレイ列の当該セルのリフレッシュ動作を行
うことができる。
本発明の好適実施例は特定のDRAMメモリアレイおよ
び支援回路について開示されたけれども、添付特許請求
の範囲に規定されているように本発明の精神、範囲から
離れないで設計事項として詳細な変更がなし得ることが
理解されるべきである。
び支援回路について開示されたけれども、添付特許請求
の範囲に規定されているように本発明の精神、範囲から
離れないで設計事項として詳細な変更がなし得ることが
理解されるべきである。
以上の説明に関して更に以下の項を開示する。
(1) ランダムアクセスメモリ(RAM )装置用
の配列であって、 蓄積ノーrと基準電圧の間に接続され、その蓄積ノード
にある時点で1データレベルを記憶できる蓄積容量、 データレベルを転送できる第1、第2のビットライン、
前記第1ビットラインと前記蓄積ノーrの間に接続され
たソース、ドレインを有する第1の電界効果トランジス
タ、および前記第2ビットラインと前記蓄積ノード間に
接続されたソース、ドレインを有する第2の電界効果ト
ランジスタであって、各r−トを有し、前記蓄積ノード
と前記第1、第2ビットラインの間でデータレベルを電
気的に結合できる前記第1、第2の電界効果トランジス
タ、および 前記第1、第2の電界効果トランジスタの各デートに接
続された第1、第2の行ラインであって、前記第1、第
2の電界効果トランジスタを電気的に活性化して前記第
1、第2のビットラインを前記蓄積ノーfに接続する各
行ライン信号を転送する前記第1、第2の行ライン を含む前記配列。
の配列であって、 蓄積ノーrと基準電圧の間に接続され、その蓄積ノード
にある時点で1データレベルを記憶できる蓄積容量、 データレベルを転送できる第1、第2のビットライン、
前記第1ビットラインと前記蓄積ノーrの間に接続され
たソース、ドレインを有する第1の電界効果トランジス
タ、および前記第2ビットラインと前記蓄積ノード間に
接続されたソース、ドレインを有する第2の電界効果ト
ランジスタであって、各r−トを有し、前記蓄積ノード
と前記第1、第2ビットラインの間でデータレベルを電
気的に結合できる前記第1、第2の電界効果トランジス
タ、および 前記第1、第2の電界効果トランジスタの各デートに接
続された第1、第2の行ラインであって、前記第1、第
2の電界効果トランジスタを電気的に活性化して前記第
1、第2のビットラインを前記蓄積ノーfに接続する各
行ライン信号を転送する前記第1、第2の行ライン を含む前記配列。
(2)前記第1、第2電界効果トランジスタの一方は書
込みトランジスタであり、他方は読取りトランジスタで
ある第(1)項に記載の配列。
込みトランジスタであり、他方は読取りトランジスタで
ある第(1)項に記載の配列。
(3)前記書込みトランジスタは前記各ビットラインか
らデータレベルを前記蓄積ノードに書込むためにのみ作
用し、前記読取りトランジスタは前記各ビットラインに
前記蓄積ノードから読取るためにのみ作用する第(2)
項に記載の配列。
らデータレベルを前記蓄積ノードに書込むためにのみ作
用し、前記読取りトランジスタは前記各ビットラインに
前記蓄積ノードから読取るためにのみ作用する第(2)
項に記載の配列。
(4)前記第1トランジスタは書込みトランジスタ、前
記第1ビットラインは書込みビットライン、前記第1行
ラインは書込み行ラインであや、前記第2トランジスタ
は読取りトランジスタ、前記第2ビットラインは読取υ
ピットラ、イン、前記第2行ラインは読取り行ラインで
ある、第(2)項に記載の配列。
記第1ビットラインは書込みビットライン、前記第1行
ラインは書込み行ラインであや、前記第2トランジスタ
は読取りトランジスタ、前記第2ビットラインは読取υ
ピットラ、イン、前記第2行ラインは読取り行ラインで
ある、第(2)項に記載の配列。
(5)前記第1、第2のビットラインに接続された複数
グループの蓄積容量および第1、第2のトランジスタ金
倉み、各グループは別々の第1、第2の行ラインに接続
されてメモリアレイの1列を形成する、第(1)項に記
載の配列。
グループの蓄積容量および第1、第2のトランジスタ金
倉み、各グループは別々の第1、第2の行ラインに接続
されてメモリアレイの1列を形成する、第(1)項に記
載の配列。
(6)前記第1ビットラインおよび第1行ラインは第1
ボートを形成し、前記第2ビットラインおよび第2行ラ
インは第2ボートを形成する第(1)項に記載の配列。
ボートを形成し、前記第2ビットラインおよび第2行ラ
インは第2ボートを形成する第(1)項に記載の配列。
(力 前記第1ビットライン、第1トランジスタおよび
第1行ラインは、前記蓄積ノードとの間でデータの読取
シ、書込みを行なうために前記第2げットライン、第2
トランジスタおよび第2の行ラインと対称となる回路を
形成する、第(1)項に記載の配列。
第1行ラインは、前記蓄積ノードとの間でデータの読取
シ、書込みを行なうために前記第2げットライン、第2
トランジスタおよび第2の行ラインと対称となる回路を
形成する、第(1)項に記載の配列。
(8)1列のランダムアクセスメモリ装置であって、前
記列に沿ってデータレベルを転送できる第1、第2のビ
ットライン、 前記列に沿って直列に配列された複数のメモリセルであ
って、各セルは、蓄積ノーrと基準電圧の間に接続され
前記蓄積ノードに1時点で1データレベルを記憶する蓄
積容量、前記第1ビットラインと前記蓄積ノードの間に
接続された第1の電界効果トランジスタ、および前記第
2ビットラインと前記蓄積ノードと間に接続された第2
の電界効果トランジスタを有し、前記第1、第2トラン
ジスタは第1、第2ビットラインと前記蓄積ノードの間
でデータレベルを結合できる、前記複数メモリセル、 前記第1、第2ビットラインに接続され、セル内のデー
タレベルをリフレッシュできる回路要素を含むリフレッ
シュ回路、オヨヒ 前記第1、第2ビットラインに接続され、あるセルから
のデータレベルを読取ってデータライン上のデータ信号
を形成し、読取ったデータレベルを前記セルに復元する
ことのできる回路要素を含む読取り・復元回路。
記列に沿ってデータレベルを転送できる第1、第2のビ
ットライン、 前記列に沿って直列に配列された複数のメモリセルであ
って、各セルは、蓄積ノーrと基準電圧の間に接続され
前記蓄積ノードに1時点で1データレベルを記憶する蓄
積容量、前記第1ビットラインと前記蓄積ノードの間に
接続された第1の電界効果トランジスタ、および前記第
2ビットラインと前記蓄積ノードと間に接続された第2
の電界効果トランジスタを有し、前記第1、第2トラン
ジスタは第1、第2ビットラインと前記蓄積ノードの間
でデータレベルを結合できる、前記複数メモリセル、 前記第1、第2ビットラインに接続され、セル内のデー
タレベルをリフレッシュできる回路要素を含むリフレッ
シュ回路、オヨヒ 前記第1、第2ビットラインに接続され、あるセルから
のデータレベルを読取ってデータライン上のデータ信号
を形成し、読取ったデータレベルを前記セルに復元する
ことのできる回路要素を含む読取り・復元回路。
を含む前記−列のランダムアクセスメモリ装置。
(9)前記第1、第2トランジスタの一方は書込みトラ
ンジスタであり、他方は読取りトランジスタである第(
8)項に記載の列。
ンジスタであり、他方は読取りトランジスタである第(
8)項に記載の列。
(10)前記書込みトランジスタは前記各ビットライン
から前記蓄積ノードにデータレベルを書込むためにのみ
作用し、前記読取りトランジスタは前記蓄積ノードから
前記各ビットラインにデータレベルを読取るためにのみ
作用する、第(9)項に記載の列。
から前記蓄積ノードにデータレベルを書込むためにのみ
作用し、前記読取りトランジスタは前記蓄積ノードから
前記各ビットラインにデータレベルを読取るためにのみ
作用する、第(9)項に記載の列。
0υ 前記第1トランジスタは書込みトランジスタ、前
記第1ビットラインは書込みビットライン、前記第1行
ラインは書込み行ラインであって、前記第2トランジス
タは読取シトランジスタ、前記第2ビットラインは読取
りビットライン、前記第2行ラインは読取り行ラインで
ある、第(9)項に記載の列。
記第1ビットラインは書込みビットライン、前記第1行
ラインは書込み行ラインであって、前記第2トランジス
タは読取シトランジスタ、前記第2ビットラインは読取
りビットライン、前記第2行ラインは読取り行ラインで
ある、第(9)項に記載の列。
a2 前記メモリ装置は第1、第2、第6および第4
位相ラインにそれぞれ転送される4クロック位相を含む
サイクルで動作し、前記列は、前記第1、第2ビットラ
インおよび選択された位相ラインに接続されて前記選択
されたクロック位相で前記ビットライン上に所望の電圧
を設定する電荷設定回路を含み、前記リフレッシュ回路
および前記読取シ復元回路は選択された位相ラインに接
続されて選択されたクロック位相でそれぞれ、前記デー
タレベルをリフレッシュし、読取り、復元する、第(8
)項に記載の列。
位相ラインにそれぞれ転送される4クロック位相を含む
サイクルで動作し、前記列は、前記第1、第2ビットラ
インおよび選択された位相ラインに接続されて前記選択
されたクロック位相で前記ビットライン上に所望の電圧
を設定する電荷設定回路を含み、前記リフレッシュ回路
および前記読取シ復元回路は選択された位相ラインに接
続されて選択されたクロック位相でそれぞれ、前記デー
タレベルをリフレッシュし、読取り、復元する、第(8
)項に記載の列。
餞 前記電荷設定回路は前記第1、第3位相ラインに接
続し、前記リフレッシュ回路および前記読取シ・復元回
路は前記第2、第4位相ラインに接続する、第(1′!
J項に記載の列。
続し、前記リフレッシュ回路および前記読取シ・復元回
路は前記第2、第4位相ラインに接続する、第(1′!
J項に記載の列。
I 前記電荷設定回路は前記第1、第2のビットライン
の一方をほぼ一定電圧に設定し、他方をその一定電圧の
約半分に設定する第Qり項に記載の列。
の一方をほぼ一定電圧に設定し、他方をその一定電圧の
約半分に設定する第Qり項に記載の列。
(1ω 各セルの各第1トランジスタのデートに接続さ
れた第1行ラインおよび各セルの各第2トランジスタの
r−トに接続された第2行ラインを含み、前記第1行ラ
インの行信号は、前記第2行ラインの行信号と関係なく
起り、1つのセル内のデータレベルは、前記第1Cツト
ラインと1蓄積ノードの間で、前記第2ビットラインと
別の蓄積ノードの間で転送される別のセル内のデータレ
ベルと関係なく転送できるようになっている、第(l′
!J項に記載の列。
れた第1行ラインおよび各セルの各第2トランジスタの
r−トに接続された第2行ラインを含み、前記第1行ラ
インの行信号は、前記第2行ラインの行信号と関係なく
起り、1つのセル内のデータレベルは、前記第1Cツト
ラインと1蓄積ノードの間で、前記第2ビットラインと
別の蓄積ノードの間で転送される別のセル内のデータレ
ベルと関係なく転送できるようになっている、第(l′
!J項に記載の列。
a、e 前記第1トランジスタ、第1ビットラインお
よび第1行ラインは前記1つの蓄積ノードに書込み動作
をなし、前記第2トランジスタ、第2ビットラインおよ
び第2行ラインは別の蓄積ノードからの読取シ動作を行
なう、第(19項に記載の列。
よび第1行ラインは前記1つの蓄積ノードに書込み動作
をなし、前記第2トランジスタ、第2ビットラインおよ
び第2行ラインは別の蓄積ノードからの読取シ動作を行
なう、第(19項に記載の列。
<171 1セルの前記データレベルは、前記第1ビッ
トラインと前記1蓄積ノードとの間で、別のセルの前記
データレベルが前記第2ビットラインと前記別の蓄積ノ
ーrの間で転送されるのと同時に転送できる第(11項
に記載の列。
トラインと前記1蓄積ノードとの間で、別のセルの前記
データレベルが前記第2ビットラインと前記別の蓄積ノ
ーrの間で転送されるのと同時に転送できる第(11項
に記載の列。
(ill 前記第1、第2のトランジスタに別々に接
続された行ラインにカウンタ行信号を発生するカウンタ
を含み、前記カウンタ行信号は、一定時間内に前記セル
内のデータレベルをリフレッシュする前記リフレッシュ
回路の動作に関連して生じる、第(財)項に記載の列を
アダレス指定するアドレス指定回路。
続された行ラインにカウンタ行信号を発生するカウンタ
を含み、前記カウンタ行信号は、一定時間内に前記セル
内のデータレベルをリフレッシュする前記リフレッシュ
回路の動作に関連して生じる、第(財)項に記載の列を
アダレス指定するアドレス指定回路。
餞 前記カランタ回路は前記行ラインの全てに対してカ
ウンタ行信号を発生する擬似ランダムカウンタを含む第
αυ項に記載のアドレス指定回路。
ウンタ行信号を発生する擬似ランダムカウンタを含む第
αυ項に記載のアドレス指定回路。
■ 前記メモリ装置はそれに印加されたアrレス信号に
応答してアrレス行信号を発生し、4さらに、前記カウ
ンタ行および前記アドレス(テの一方を前記行ラインに
一度に接続するマルチプレクサ回路を含む第0項に記載
のアドレス指定回路。
応答してアrレス行信号を発生し、4さらに、前記カウ
ンタ行および前記アドレス(テの一方を前記行ラインに
一度に接続するマルチプレクサ回路を含む第0項に記載
のアドレス指定回路。
Ql) 前記メモリ装置は第1、第2、第6および第
4位相ラインに転送された4つのクロック位相を含むサ
イクルで動作し、前記マルチプレクサ回路は、前記第1
、第2位相ラインに接続され前記カウンタ行信号を前記
行ラインに前記第1、第2位相の間に接続するカウンタ
デート、および前記第6、第4位相ラインに接続され前
記行信号を前記行ラインに前記第6、第4位相の間に接
続するアドレスデートを含む、第■項に記載のアドレス
指定回路。
4位相ラインに転送された4つのクロック位相を含むサ
イクルで動作し、前記マルチプレクサ回路は、前記第1
、第2位相ラインに接続され前記カウンタ行信号を前記
行ラインに前記第1、第2位相の間に接続するカウンタ
デート、および前記第6、第4位相ラインに接続され前
記行信号を前記行ラインに前記第6、第4位相の間に接
続するアドレスデートを含む、第■項に記載のアドレス
指定回路。
Cの 前記読取り・復元回路は、入力、出力を有するセ
ンス増幅器、一方のビットラインのデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他方のぎットラインに接続する出力電界効果トランジ
スタを含み、前記データラインは前記センス増幅器出力
に接続される、第(8)項の列。
ンス増幅器、一方のビットラインのデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他方のぎットラインに接続する出力電界効果トランジ
スタを含み、前記データラインは前記センス増幅器出力
に接続される、第(8)項の列。
(ハ)前記読取シ・復元回路に接続され、禁止ライン上
の禁止信号の受信に応答してその読取り・復元回路の動
作の復元動作を禁止する復元禁止回路を含む第の項に記
載の列。
の禁止信号の受信に応答してその読取り・復元回路の動
作の復元動作を禁止する復元禁止回路を含む第の項に記
載の列。
124)前記復元禁止回路に前記出力トランジスタに接
続されて前記増幅データレベルが前記他のビット2イン
に接続されるのを防止する、第(2)項に記載の列。
続されて前記増幅データレベルが前記他のビット2イン
に接続されるのを防止する、第(2)項に記載の列。
(ハ)前記メモリ装置は、第1、第2、第3、第4クロ
ック位相ラインに転送された4個のクロック位相を含む
サイクルで動作し、前記禁止回路は前記第2の位相ライ
ンを前記出力トランジスタに接続し、前記禁止信号に応
答して前記第2の位相ラインを前記出力トランジスタか
ら分離する禁止電界効果トランジスタを含む、第(財)
項に記載の列。
ック位相ラインに転送された4個のクロック位相を含む
サイクルで動作し、前記禁止回路は前記第2の位相ライ
ンを前記出力トランジスタに接続し、前記禁止信号に応
答して前記第2の位相ラインを前記出力トランジスタか
ら分離する禁止電界効果トランジスタを含む、第(財)
項に記載の列。
(イ)前記リフレッシュ回路は入力、出力を有するセン
ス増幅器、一方のビットライン上のデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他のビットラインに接続する出力電界効果トランジス
タを含む第(8)項に記載の列。
ス増幅器、一方のビットライン上のデータレベルを前記
センス増幅器入力に接続する入力電界効果トランジスタ
、および前記センス増幅器出力からの増幅データレベル
を他のビットラインに接続する出力電界効果トランジス
タを含む第(8)項に記載の列。
■ 前記、メモリ装置は第1、第2、第6、第4位相ラ
インに転送された4個のクロック位相を含むサイクルで
動作し、前記入力トランジスタのデートは前記第2の位
相ラインに接続され、前記出力トランジスタの/7”−
)は前記第4の位相ラインに接続される第(至)項に記
載の列。
インに転送された4個のクロック位相を含むサイクルで
動作し、前記入力トランジスタのデートは前記第2の位
相ラインに接続され、前記出力トランジスタの/7”−
)は前記第4の位相ラインに接続される第(至)項に記
載の列。
(2樟 ランダムアクセスメモリ装置用の配列であっ
て、 データレベルを供給、受信できる第1、第2のボート、
および 前記第1、第2のボート間に接続された少なくとも1つ
のメモリセルであって、データレベルを表わす電荷を蓄
積できる1蓄積ノードおよび前記第1、第2ポートと前
記1蓄積ノードの間にそれぞれ接続され、前記ボートと
前記1蓄積ノーrの間でデータレベルを転送できる第1
、第2のアクセス回路 を含む前記配列。
て、 データレベルを供給、受信できる第1、第2のボート、
および 前記第1、第2のボート間に接続された少なくとも1つ
のメモリセルであって、データレベルを表わす電荷を蓄
積できる1蓄積ノードおよび前記第1、第2ポートと前
記1蓄積ノードの間にそれぞれ接続され、前記ボートと
前記1蓄積ノーrの間でデータレベルを転送できる第1
、第2のアクセス回路 を含む前記配列。
(ハ)前記第1ポートは、1トランジスタである前記第
1アクセス回路を介してのみ前記蓄積ノードに接続され
、前記第2ポートは、1トランジスタである前記第2ア
クセス回路を介してのみ前記蓄積ノーげに接続され、そ
れによって前記蓄積ノードへのアクセスは前記第1、第
2アクセス回路を介して独立に実現できるようになって
いる第(至)項に記載の配列。
1アクセス回路を介してのみ前記蓄積ノードに接続され
、前記第2ポートは、1トランジスタである前記第2ア
クセス回路を介してのみ前記蓄積ノーげに接続され、そ
れによって前記蓄積ノードへのアクセスは前記第1、第
2アクセス回路を介して独立に実現できるようになって
いる第(至)項に記載の配列。
(至)各々が、前記第1、第2アクセス装置によって前
記第1ポート、第2ポート間に接続された1蓄積ノード
を含む複数のメモリセルを有する第(至)項に記載の配
列。
記第1ポート、第2ポート間に接続された1蓄積ノード
を含む複数のメモリセルを有する第(至)項に記載の配
列。
01)前記第1、第2ポートに接続され、前記蓄積ノー
ドに記憶されたデータレベルを一定の期間内に自動的に
リフレッシュする回路要素を含むリフレッシュ回路を有
する第(至)項に記載の配列。
ドに記憶されたデータレベルを一定の期間内に自動的に
リフレッシュする回路要素を含むリフレッシュ回路を有
する第(至)項に記載の配列。
G3 前記リフレッシュ回路要素は、入力、出方を有
する1センス増幅器、一方のボート上のデータレベルを
前記センス増幅器入力に接続する入力電界効果トランジ
スタ、および前記センス増幅器出力からの増幅データレ
ベルを他方のボートに接続する出力電界効果トランジス
タを含む第6υ項に記載の配列。
する1センス増幅器、一方のボート上のデータレベルを
前記センス増幅器入力に接続する入力電界効果トランジ
スタ、および前記センス増幅器出力からの増幅データレ
ベルを他方のボートに接続する出力電界効果トランジス
タを含む第6υ項に記載の配列。
儲 前記第1、第2ポート間に接続され、一方のボート
でデータレベルを読取り、そのデータレベルを他方のボ
ートに書込む回路要素を含みそれによって前記蓄積ノー
rから読取られたデータレベルが前記他方のボートを介
してその蓄積ノーげに書戻されるようになる読取シ・復
元回路を有する第弼項に記載の配列。
でデータレベルを読取り、そのデータレベルを他方のボ
ートに書込む回路要素を含みそれによって前記蓄積ノー
rから読取られたデータレベルが前記他方のボートを介
してその蓄積ノーげに書戻されるようになる読取シ・復
元回路を有する第弼項に記載の配列。
04)前記読取シ・復元回路要素は、入力、出力を有す
る1センス増幅器、一方のボート上のデータレベルを前
記センス増幅器に接続する入力電界効果トランジスタ、
および前記センス増幅器からの増幅データレベルを他方
のボートに接続する出力電界効果トランジスタを含む、
第儲項に記載の配列。
る1センス増幅器、一方のボート上のデータレベルを前
記センス増幅器に接続する入力電界効果トランジスタ、
および前記センス増幅器からの増幅データレベルを他方
のボートに接続する出力電界効果トランジスタを含む、
第儲項に記載の配列。
(ト)前記メモリ装置は、第1、第2、第6、第4位相
ラインに転送された4個のクロック位相を含むサイクル
で動作し、前記ボートは前記位相ラインのうちの選択ラ
インに接続されて、前記アクセス装置を介して前記ノー
ドへの個別のアクセスがなされる第(ハ)項に記載の配
列。
ラインに転送された4個のクロック位相を含むサイクル
で動作し、前記ボートは前記位相ラインのうちの選択ラ
インに接続されて、前記アクセス装置を介して前記ノー
ドへの個別のアクセスがなされる第(ハ)項に記載の配
列。
(至)前記各ボートは1ビットラインお↓び1行ライン
を含み、またお互いにほぼ対称になっている第(28)
項に記載の配列。
を含み、またお互いにほぼ対称になっている第(28)
項に記載の配列。
C37) メモリアレイ内の複数メモリセルおよびマ
イクロプロセッサを備えてマイクロコンピュータを形成
する半導体材料の基板を含む第(至)項に記載の配列。
イクロプロセッサを備えてマイクロコンピュータを形成
する半導体材料の基板を含む第(至)項に記載の配列。
(至)前記メモリセルは、前記蓄積ノーrと基準電圧の
間に接続された蓄積容量によって形成された1個の前記
蓄積ノードを含む第(2υ項に記載の配列。
間に接続された蓄積容量によって形成された1個の前記
蓄積ノードを含む第(2υ項に記載の配列。
09 9ンダムアクセスメモリ(RAM )のメモリセ
ルについて読取り、書込みを行なう方法であって、蓄積
容量を有する、1蓄積ノーrを備えた少なくとも1メモ
リセルを用意する段階、 データレベルを転送できる複数のビットラインを用意す
る段階、 各ビットラインと前記蓄積ノードの間に別々のデータ路
を形成する段階、および お互いに独立した各データ路について前記蓄積ノーYと
前記各ビットラインの間でデータレベルを転送する段階 を含む前記方法。
ルについて読取り、書込みを行なう方法であって、蓄積
容量を有する、1蓄積ノーrを備えた少なくとも1メモ
リセルを用意する段階、 データレベルを転送できる複数のビットラインを用意す
る段階、 各ビットラインと前記蓄積ノードの間に別々のデータ路
を形成する段階、および お互いに独立した各データ路について前記蓄積ノーYと
前記各ビットラインの間でデータレベルを転送する段階 を含む前記方法。
顛 1ビットライン上のデータレベルを読取る段階、そ
の読取ったデータレベルを増幅する段階およびその増幅
データレベルを別のビットライン上に復元する段階を含
む第(至)項に記載の方法。
の読取ったデータレベルを増幅する段階およびその増幅
データレベルを別のビットライン上に復元する段階を含
む第(至)項に記載の方法。
(4υ 前記読取り前、前記復元後に、前記蓄積ノード
に記憶されたデータレベルをリフレッシュする段階を含
む第(4(1項に記載の方法。
に記憶されたデータレベルをリフレッシュする段階を含
む第(4(1項に記載の方法。
(42前記他のビットラインが別の源からデータレベル
を受けるべきとき前記復元を禁止する段階を含む第(4
I)項に記載の方法。
を受けるべきとき前記復元を禁止する段階を含む第(4
I)項に記載の方法。
(43)前記転送段階は、1データ路で前記蓄積ノーr
からデータレベルを1ビットラインに読取ること、およ
び他のデータ路で別のビットラインからデータレベルを
書込むことを含む第09項に記載の方法。
からデータレベルを1ビットラインに読取ること、およ
び他のデータ路で別のビットラインからデータレベルを
書込むことを含む第09項に記載の方法。
第1図は本発明の例示的なメモリセルの電気的概略図で
ある。 第2図は、本発明の原理および技術的思想を具体化した
メモリアレイ列の一部を示す図である。 第6a図〜第31図は本発明の機能的な特徴を示す電気
的波形図である。 第4図は本発明のメモリアレイとともに用いるアrレス
マルチゾレクサの電気的概略図である。 第5図はマイクロコンピュータおよび本発明のメモリセ
ルを備えた半導体チップを示す図である。 10.30・・・メモリセル、14,22・・・ビット
ライン、18.24・・・行アドレスライン、12゜2
0・・・pgT、16・・・蓄積容量、15・・・蓄積
ノーP117・・・基準電位、25・・・アレイ列、4
0・・・リフレッシュ回路、46.58・・・センス増
111i器、42゜54・・・入力トランジスタ、48
.62・・・出力トランジスタ、52・・・回復回路、
36.38・・・プリチャージトランジスタ、TO・・
・禁止トランジスタ、80・・・マルチプレクサ
ある。 第2図は、本発明の原理および技術的思想を具体化した
メモリアレイ列の一部を示す図である。 第6a図〜第31図は本発明の機能的な特徴を示す電気
的波形図である。 第4図は本発明のメモリアレイとともに用いるアrレス
マルチゾレクサの電気的概略図である。 第5図はマイクロコンピュータおよび本発明のメモリセ
ルを備えた半導体チップを示す図である。 10.30・・・メモリセル、14,22・・・ビット
ライン、18.24・・・行アドレスライン、12゜2
0・・・pgT、16・・・蓄積容量、15・・・蓄積
ノーP117・・・基準電位、25・・・アレイ列、4
0・・・リフレッシュ回路、46.58・・・センス増
111i器、42゜54・・・入力トランジスタ、48
.62・・・出力トランジスタ、52・・・回復回路、
36.38・・・プリチャージトランジスタ、TO・・
・禁止トランジスタ、80・・・マルチプレクサ
Claims (2)
- (1)ランダムアクセスメモリ(RAM)装置用の配列
であつて、 蓄積ノードと基準電圧の間に接続され、その蓄積ノード
にある時点で1データレベルを記憶できる蓄積容量、 データレベルを転送できる第1、第2のビットライン、 前記第1ビットラインと前記蓄積ノードの間に接続され
たソース、ドレインをを有する第1の電界効果トランジ
スタ、および前記第2ビットラインと前記蓄積ノード間
に接続されたソース、ドレインを有する第2の電界効果
トランジスタであつて、各ゲートを有し、前記蓄積ノー
ドと前記第1、第2ビットラインの間でデータレベルを
電気的に結合できる前記第1、第2の電界効果トランジ
スタ、および 前記第1、第2の電界効果トランジスタの各ゲートに接
続された第1、第2の行ラインであつて、前記第1、第
2の電界効果トランジスタを電気的に活性化して前記第
1、第2のビットラインを前記蓄積ノードに接続する各
行ライン信号を転送する前記第1、第2の行ライン、 を含む前記配列。 - (2)ランダムアクセスメモリ(RAM)のメモリセル
について読取り、書込みを行う方法であつて、蓄積容量
を有する、1蓄積ノードを備えた少なくとも1メモリセ
ルを用意する段階、 データレベルを転送できる複数のビットラインを用意す
る段階、 各ビットラインと前記蓄積ノードの間に別々のデータ路
を形成する段階、および お互いに独立した各データ路について前記蓄積ノードと
前記各ビットラインの間でデータレベルを転送する段階
、 を含む前記方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13595787A | 1987-12-21 | 1987-12-21 | |
US135957 | 1987-12-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH025285A true JPH025285A (ja) | 1990-01-10 |
JP2653689B2 JP2653689B2 (ja) | 1997-09-17 |
Family
ID=22470569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63320808A Expired - Fee Related JP2653689B2 (ja) | 1987-12-21 | 1988-12-21 | ランダムアクセスメモリおよびその書込み/読取り方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2653689B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013161482A (ja) * | 2012-02-06 | 2013-08-19 | Arm Ltd | Dram内のデータのリフレッシュを制御するための装置および方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4236901B2 (ja) | 2002-10-23 | 2009-03-11 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
JP4236903B2 (ja) | 2002-10-29 | 2009-03-11 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5512534A (en) * | 1978-07-12 | 1980-01-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit |
JPS58130494A (ja) * | 1982-01-29 | 1983-08-03 | Fujitsu Ltd | マルチポ−トd−ram |
JPS59129989A (ja) * | 1983-01-17 | 1984-07-26 | Nec Corp | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
-
1988
- 1988-12-21 JP JP63320808A patent/JP2653689B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5512534A (en) * | 1978-07-12 | 1980-01-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory unit |
JPS58130494A (ja) * | 1982-01-29 | 1983-08-03 | Fujitsu Ltd | マルチポ−トd−ram |
JPS59129989A (ja) * | 1983-01-17 | 1984-07-26 | Nec Corp | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013161482A (ja) * | 2012-02-06 | 2013-08-19 | Arm Ltd | Dram内のデータのリフレッシュを制御するための装置および方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2653689B2 (ja) | 1997-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5007022A (en) | Two-port two-transistor DRAM | |
US4412313A (en) | Random access memory system having high-speed serial data paths | |
WO2007051764A1 (en) | System and method for capacitive mis-match bit-line sensing | |
US7130211B2 (en) | Interleave control device using nonvolatile ferroelectric memory | |
KR890004473B1 (ko) | 반도체 장치 | |
US5444652A (en) | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series | |
US6438024B1 (en) | Combining RAM and ROM into a single memory array | |
TW579519B (en) | Semiconductor memory device | |
AU607262B2 (en) | Improved reference voltage generator for cmos memories | |
US5901079A (en) | Skewed memory cell apparatus and method | |
CA1160742A (en) | Static ram memory cell | |
US5383160A (en) | Dynamic random access memory | |
US5894432A (en) | CMOS memory cell with improved read port | |
US6816398B2 (en) | Memory device | |
EP0321847B1 (en) | Semiconductor memory capable of improving data rewrite speed | |
KR100221748B1 (ko) | 리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치 | |
US6072713A (en) | Data storage circuit using shared bit line and method therefor | |
JPH025285A (ja) | ランダムアクセスメモリおよびその書込み/読取り方法 | |
JP3313641B2 (ja) | 半導体記憶装置 | |
US6215706B1 (en) | Fast structure dram | |
US6021064A (en) | Layout for data storage circuit using shared bit line and method therefor | |
JP2712175B2 (ja) | 半導体記憶装置 | |
JP2600673B2 (ja) | 半導体記憶装置 | |
JPS6333240B2 (ja) | ||
US4870616A (en) | Compact register set using a psram array |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |