JP2712175B2

JP2712175B2 - 半導体記憶装置

Info

Publication number: JP2712175B2
Application number: JP62111203A
Authority: JP
Inventors: 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-05-06
Filing date: 1987-05-06
Publication date: 1998-02-10
Anticipated expiration: 2013-02-10
Also published as: JPS63275096A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置、特に擬似スタチックRA
Mに関するものである。〔従来の技術〕従来、半導体記憶装置に、特に、MOS RAMは、メモリ
セルの動作状態によりダイナミック型とスタチック型と
に２分される。ダイナミック型RAMは、メモリセルを構
成する素子数がスタチック型のものに比べて少ないの
で、大容量化に適している。反面、ダイナミック型RAM
は、スタチック型のものに比べて、その動作に要する外
部供給信号のタイミングが複雑であり、タイミング制御
が難しいという欠点を有する。そこで、大容量化が可能
で、外部からのタイミング制御がスタチック型RAMのよ
うに簡単な擬似スタチックRAM（Pseudo Static RAM,Vir
tually Static RAM）が提案されている。以下、従来例
として、この擬似スタチックRAMについて説明する。第８図は、従来の擬似スタチックRAMの構成図、第９
図は、その動作タイミング図である。このRAMは、１個
のトランジスタと１個のキャパシタからなるメモリセル
を用い、これに必要なメモリセルデータのリフレッシュ
動作は完全にオンチップで行ない、外見上、スタチック
RAMと全く同じ動作を可能にした構成のものである。第８図において、リフレッシュタイマは、リフレッシ
ュが必要な時間間隔を計るものであり、リフレッシュが
必要な時刻になると、リフレッシュ動作要求信号を出力
する。この時、ノーマル動作によってメモリセル部が使
用されていなければ、直ちにリフレッシュ動作を行な
い、もし、使用されていれば、メモリセル部が開放され
るまで待ってからリフレッシュ動作を始める。逆に、リ
フレッシュ動作が先に行なわれている場合には、ノーマ
ル動作もこのリフレッシュ動作が終了するのを待ってか
ら開始される。この時には、アクセスタイムが大きくな
る。このようなノーマル／リフレッシュ動作の切り換え
を行なうのが、図中のノーマル／リフレッシュセレクタ
である。これにより、ロウデコーダに入力されるアドレ
ス信号を、ロウアドレスバッファを介した外部入力ロウ
アドレスか、リフレッシュアドレスカウンタからのリフ
レッシュロウアドレスかに切り換える。この切り換え系
が、図中のアドレスMUXである。このような構成になっているので、使用者は、リフレ
ッシュ動作を全く意識せずに、外見上、スタチックRAM
と全く同様な使い方ができる。しかし、反面、上記のよ
うに、ノーマルアクセスサイクルに入った時に、リフレ
ッシュ動作が開始されていた場合には、チップ内部で
は、リフレッシュ動作の終了を持ってからノーマルアク
セス動作が行なわれるので、この場合には、アドレスタ
イムが遅れるという問題がある。すなわち、上記のように、リフレッシュタイマに従っ
て決められる一定の時間間隔で、リフレッシュアドレス
カウンタにより指定されるロウアドレスに対応するワー
ド線が立ち上がり、センス動作を行なうことにより、立
ち上ったワード線により選択されたメモリセルのリフレ
ッシュ動作を行なう。アドレスカウンタは、１つのリフ
レッシュサイクルが終了するたびに、１つずつカウント
していき、これが一巡すると（即ち、全てのワード線に
ついてリフレッシュ動作が一巡すると）、元に戻るとい
う巡回動作を行なう。このように、リフレッシュサイク
ルは、リフレッシュタイマに同期して行なわれ、外部タ
イミングによって行なわれるノーマルアクセスサイクル
とは無関係に起こる。従って、リフレッシュサイクルが
開始した直後にノーマルアクセスサイクルを開始した場
合に、最もアクセスタイムが大きくなる。第９図は、このような場合の動作波形を示したもので
ある。いま、外部アドレス入力信号を変化させると、ノ
ーマルアクセス要求状態となるが、この時、リフレッシ
ュサイクルが開始されていると、リフレッシュ動作のた
めに、アドレスカウンタにより指定されるワード線（リ
フレッシュワード線）が立ち上り、センス動作を行な
い、リフレッシュ動作を行なった後に、このワード線を
立ち下げ、その後、ノーマルアクセスのために外部入力
されたロウアドレスに対応するワード線（ノーマル動作
ワード線）を立ち上げて、ノーマルアクセスを行なう。
このように、最悪条件では、１サイクル中にリフレッシ
ュワード線を立ち上げ、センス動作、リフレッシュワー
ド線立ち下げという動作が余分に入ってくるので、その
分、アクセスタイムが倍増近くまで遅れることになる。このような動作は、あるワード線を立ち上げてセンス
動作を行なっている期間には、これに使用されるビット
線に接続される他のメモリセルは選択状態にできない
（他のワード線を立ち上げると、これにより選択される
メモリセルのデータが破壊される）、という従来のダイ
ナミック型RAMのメモリセルアレイの構成からくる制約
によるものである。〔発明が解決しようとする問題点〕従来の擬似スタチックRAMは、以上のように構成され
ているので、リフレッシュサイクルとノーマルアクセス
サイクルとを同時に行なうことができず、このため、ア
クセスタイムの損失を伴うという問題があった。この発明は、上記のような問題点を解消するためにな
されたもので、メモリセルアレイの構造をなるべく複雑
化せずに、各メモリセルに２系統のセンス系を共存させ
ることにより、リフレッシュサイクルとノーマルアクセ
スサイクルとを同時に行なうことができ、したがって、
アクセスタイムの損失がない擬似スタチックRAMを得る
ことを目的とする。〔問題点を解決するための手段〕この発明に係る半導体記憶装置は、複数のワード線、
ビット線及びこれらの交点に位置するメモるセル群から
なるメモリセルアレイを有し、各メモリセルは、第１の
MOSトランジスタ、キャパシタ、第２のMOSトランジスタ
から構成され、第１のMOSトランジスタのゲートには第
１のワード線が、第２のMOSトランジスタのゲートには
第２のワード線がそれぞれ接続され、さらに、各メモリ
セルは第１のトランスファゲートを介して第１のビット
線と、第１のトランスファゲートを介して第２のビット
線とそれぞれ接続され、あるワード線により選択される
メモリセル群は、ワード線と交わるビット線２本につき
メモリセル１個が接続される構造を有しており、センス
アンプ及びセンスアンプ駆動信号系を２系統備えてお
り、選択されたワード線に従って２系統のうちいずれか
一方または両方を独立に活性化する手段を有し、上記活
性化手段によりセンスアンプを活性化して行うセンス動
作は、フォールデッドセンス動作を行うことを特徴とす
るものである。〔作用〕この発明においては、ビット線数を増加させることな
く、メモリセルを２ポート化しているので、リフレッシ
ュサイクルとノーマルアクセスサイクルとをポート毎に
完全独立に行なうことができる。〔実施例〕以下、この発明の一実施例を図について説明する。第１図は実施例によるメモリセルアレイの回路図であ
る。メモリセルは、１個のキャパシタと２個のトランジ
スタとより構成され、２個のトランジスタにより隣接す
るいずれのビット線（BL₁とBL₂,▲▼_１と▲▼
_２にも）接続可能になっている。ワード線は２系統（WL
₀,WL₁……と、WL₀′,WL₁′……）に分かれており、これ
らは第３図のように、２系統に分かれたロウデコーダ及
びワード線ドライバと、ワード線駆動回路系により駆動
される。このようなメモリセルアレイでは、ワード線系
が２系統に分かれており、それぞれ独立にワード線の選
択と立ち上げ動作が可能となる。また、ビット線総数は、第10図に示す従来の１ポート
メモリセルを用いたフォールデッドビット線方式と同じ
で、これを半数ずつ用いて２系統のセンス系とし、フォ
ールデッドビット線方式のセンス系が可能であるように
した。以下、まず、２系統のうち、１系統のセンス系の動作
を説明する。いま、ロウデコーダ＃１によりワード線WL₀が選択さ
れた場合を考えると、選択されたワード線によりビット
線１本おきに１個ずつのメモリセルが接続される。メモ
リセルに接続された１本おきのビット線は、１本おきの
ビット線、例えばBL,▲▼で対をなし、それぞれの
ビット線は、その中央で分割されている。各ビット線対
には、それぞれセンスアンプが接続されており、センス
アンプは１個おきに２系統のセンスアンプ活性化信号
（φ_S0,_S0及びφ_S1,_S1）により活性化される。第４
図はセンスアンプの回路例を示したものである。第５図は動作タイミングを、第６図（ａ）〜（ｄ）は
ビット線電位の波形をそれぞれ示す。いま、外部信号▲
▼が立ち下がると、外部入力ロウアドレスがラッ
チされ、ロウアドレスに従って選択されたワード線が立
ち上る。以下の説明では、メモリセルアレイブロック＃
１（第１図）中のワード線WL₀が立ち上った場合を例に
とる。時刻t₁にワード線WL₀が立ち上ると、ビット線対BL₁,
▲▼_１に、それぞれメモリセルC₁,C₂が接続され、
これらメモリセルに蓄えられた信号電荷がそれぞれのビ
ット線上に表われる。一般に、例えば、ビット線プリチャージ電圧ただし、C_B:ビット線浮遊容量 C_S:メモリセル容量＋：“H"読み出し時 −：“L"読み出し時となる電位変化がビット線上に現われる。第１図の場合について考えると、ビット線、BL₁,▲
▼₁,BL₁′，▲▼_１′の浮遊容量をとすると、トランジスタT₁が“ON"状態であるから、BL₁
に現われる電位変化ΔV_BL1および▲▼₁,▲
▼_１′に現われる電位変化ΔＶ▲▼，ΔＶ▲
▼はただし、＋:C₁＝“H"読み出し時 −:C₁＝“L"読み出し時ただし、＋:C₂＝“H"読み出し時 −:C₂＝“L"読み出し時となる。通常、C_B/C_S＝10〜20程度であるから、上式より、BL₁
に現われるメモリセルC₁による信号電圧は、▲▼_１
及び▲▼_１′に現われるメモリセルC₂による信号電
圧のほぼ２倍である。この後、時刻t₂にφ_T1が立ち下り、トランジスタT₁が
“OFF"になった後に、時刻t₃にφ_S0が立ち上り、_S0が
立ち下ってセンス動作が開始する。次に、時刻t₄にφ_T1
が立ち上り、φ_T2が立ち下ると、センスアンプSA₀によ
って検知、増幅されたメモリセルC₁の信号情報が、BL₁
を通してメモリセルC₁に再書き込みされる。なお、第５図において、φ_T1,φ_T2,φ_T3の“H"レベル
は、それぞれV_CC＋V_T1,V_CC＋V_T2,V_CC＋V_T3より大であ
る。ただし、V_T1,V_T2,V_T3はそれぞれトランジスタT₁,
T₂,T₃の閾値電圧である。以上の動作をメモリセルC₁,C₂の蓄積データの４通り
について示したものが第６図（ａ）〜（ｄ）である。こ
れにより、４通りの全てについて、メモリセルデータの
読み出し、再書き込みが行なわれることがわかる。以上の動作により、最終的に、メモリセルC₁のデータ
はセンスアンプSA₀に、メモリセルC₂のデータはセンス
アンプSA₁にそれぞれラッチされ、更に、メモリセルC₂
に対しては▲▼_１′および▲▼_１を介して元の
蓄積データが書き込まれるので、（１）このまま▲▼を再び立ち上げてサイクルを
終了すれば、メモリセルC₁,C₂に対して蓄積データの読
み出しと再書き込み動作、即ち、リフレッシュ動作が行
なわれたことになる。（２）また、その後、外部信号▲▼を立ち下げて
コラムアドレスによるコラム選択をし、該当するコラム
のメモリセルにデータの入出力を行なう場合にも、通常
と全く同じ動作によりメモリセルC₁,C₂に対してデータ
の入出力が可能である。第２図は、このコラム選択系の
回路図を示したものである。このように、従来のダイナミック型半導体記憶装置と
全く同様の動作が可能である。上例は、メモリアレイブロック＃１中のワード線WL₀
が選択される場合を示したが、メモリアレイブロック＃
２中の上記ワード線WL₀と同様の関係にあるワード線が
選択される場合は、第５図の破線で示したように、φ_T2
及びφ_T3の波形を逆にすることにより、全く同様の動作
が行なわれる。以上に述べた動作により、次に述べる実施例特有の効
果が得られる。（１）ビット線は１本おきに完全に非活性状態（プリチ
ャージ状態）を保つので、これによるシールド効果で活
性化されるビット線間の容量結合ノイズは、ほぼ完全に
零となる。（２）ビット線の充放電電流は、の場合、全ビット線の浮遊容量の和をΣC_B、サイクル周
期T_Cとすると、従来例では、センス時、全体の半数のビット線をからV_CC電位にプルアップするために、実施例では、センス時、全体の1/4のビット線をからV_CC電位にプルアップするために、更に、再書き込み動作時に最悪全体の1/8のビット線
を接地電位からV_CC電位にプルアップするために、となり、総計であり、再書き込み動作を行なっても、最悪でも従来例
と同じ消費電流になる。上記実施例では、時刻t₃とt₄の間に十分な時間があ
り、ビット線電位が接地電位と電源電圧（V_CC）に確定
してからφ_T2が立ち下がり、かつφ_T1が立ち上がる場合
を示したが、これほど大きな時間間隔である必要はな
い。時間間隔を小さくすると、（６）式の値はもっと小
さくなり、零に近くすることができるので、消費電流は
従来例の1/2近くにまで低減される。（３）また、センス動作はフォールデッドビット線方式
と全く同様な動作であるので、フォールデッドビット線
方式の利点であるアレイノイズのコモンモード化による
キャンセル効果が損われることはない。次に、ワード線駆動系＃２により、例えば、ワード線
WL₁′が選択され、立ち上げられた場合のセンス動作を
説明する。この場合は、上記の説明において、φ_S0をφ
_S1,_S0を_S1,BL₁をBL₂,▲▼_１を▲▼₂,BL₁′
をBL₂′，▲▼_１′を▲▼_２′，φ_PR0をφ_PR1
にそれぞれ置き換えることにより、全く同様のセンス
（リフレッシュ）動作を行なうことができる。上記の動作では、２系統のワード線駆動系とセンス系
においてビット線を共有しない。＃１ワード線駆動系で
は、ビット線▲▼₁,BL₁,BL₂,▲▼_２………を用
い、同＃２の系では、ビット線BL₁′，▲▼_１′,BL
₂′，▲▼_２′……を用いるので、両者は同時に動
作することが可能である。以上のような動作を行なうメモリセルアレイを用いて
擬似スタチックRAMを構成した例を、第７図に示す。この例では、２系統のロウデコーダ＃1,＃２及びワー
ド線駆動系＃1,＃２は、片方（＃１）をノーマルアクセ
スサイクルで用い、もう一方（＃２）をリフレッシュサ
イクルで用いる。このため、外部入力ロウアドレスは、
ロウアドレスバッファを介してロウデコーダ＃１に入力
され、リフレッシュアドレスカウンタの出力はロウデコ
ーダ＃２に入力される。＃１のワード線駆動系は、コン
トロール回路からのノーマル動作要求信号により活性化
され、外部入力ロウアドレスにより選択されたワード線
立ち上げ及びセンス信号（φ_S0,_S0）の発生を行な
う。＃２のワード線駆動系は、リフレッシュタイマから
のリフレッシュ動作要求信号により活性化され、リフレ
ッシュアドレスカウンタにより指定されるロウアドレス
により選択されたワード線の立ち上げ及びセンス信号φ
_S1,_S1）の発生を行なう。この時、前述のように、両
者が全く同時に動作しても、ノーマルアクセス動作及び
リフレッシュ動作が、それぞれ独立のロウアドレスに対
して支障なく行なわれるので、従来例のように、両者が
切り換えて順番に行なう必要がなく、従来例のようなア
クセス時間の遅延がない。また、ノーマル動作／リフレッシュ動作の切り換え回
路（ノーマル／リフレッシュセレクタ）及びこれに従っ
てアドレス信号を切り換えるアドレ切り換え回路（アド
レスMUX）が不要となり、この部分の誤動作の可能性が
なくなり、回路面積も減少する。以上のように、この実施例では、ノーマルアクセス中
でもリフレッシュ動作を同時進行できる（バックグラウ
ンドリフレッシュが可能である）ので、ノーマルアクセ
ス動作に何ら支障を与えることなく、自動リフレッシュ
が可能になり、擬似スタチックRAMの特性を著しく向上
させることができる。なお、上記実施例では、ビット線プリチャージ電位がである場合を示したが、この発明は、ビット線プリチャ
ージ電位如何に関わらず成り立つものである。また、この発明は、例えばバックグラウンドリフレッ
シュ時に、オンチップECC（誤り検出・訂正）操作を行
なう場合にも適用可能であり、この場合にも、ECCの演
算操作に必要な時間がノーマルアクセスサイクルに全く
影響しない（ノーマルアクセスサイクルのアクセスタイ
ム、サイクルタイム等の増大を伴わない）という有利さ
がある。さらに、この発明の実施例に示したメモリセルアレイ
は、基本的に各メモリセルに対してデータ入出力系を２
系統備え、かつ、ビット線数の増加がないので、２ポー
トメモリセルを集積度をほとんど損わずに実現でき、し
たがって、その応用分野は、実施例のように、擬似スタ
チックRAMに限られるものではない。〔発明の効果〕以上のように、この発明によれば、リフレッシュサイ
クルとノーマルアクセスサイクルとをポート毎に完全独
立に行なうことができるように構成したので、アクセス
タイムの損失を伴わない擬似スタチックRAMが得られる
効果がある。

【図面の簡単な説明】第１図および第２図はこの発明の一実施例による半導体
記憶装置の回路図、第３図は同じく一実施例による半導
体記憶装置の構成図、第４図は実施例におけるセンスア
ンプの回路図、第５図は実施例による半導体記憶装置の
動作タイミングを示す波形図、第６図（ａ）〜（ｄ）は
実施例におけるビット線電位を示す波形図、第７図は実
施例による半導体記憶装置の構成図、第８図は従来の半
導体記憶装置の構成図、第９図は従来の半導体記憶装置
の動作波形図、第10図は従来の半導体記憶装置の要部構
成図である。

Claims

(57)【特許請求の範囲】１．複数行および複数列に配列されるメモリセル群から
なるメモリセルアレイと、前記複数行の各行毎に沿って配列される第１および第２
のワード群からなる複数のワード線と、前記複数列の各列毎に沿って配列される第１および第２
のビット線からなる複数のビット線を備え、前記各メモリセルは、第１のMOSトランジスタ、キャパ
シタ、および第２のMOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１のワード線
に接続され、その第１の導通端子は第１のビット線に接
続され、かつその第２の導通端子はキャパシタの一方端
子に接続され、前記第２のMOSトランジスタのゲートは、第２のワード
線に接続され、その第１の導通端子は第２のビット線に
接続され、かつその第２の導通端子は第１のMOSトラン
ジスタの第２の導通端子とキャパシタの前記一方端子に
接続され、一つの列の第１のビット線と、次に隣接する列の第１の
ビット線とでビット線対を構成し、前記一つの列の第２
のビット線と前記次に隣接する列の第２のビット線とで
ビット線対を構成し、前記各ビット線対の一方のビット線は２分割され、かつ
他方のビット線はそれを電気的に選択的に２分割するト
ランスファゲートを含み、それによりビット線対は第１
および第２のビット線対に分けられ、前記ビット線対の第１のビット線対に接続される第１の
センスアンプ群と、前記ビット線対の第２のビット線対に接続される第２の
センスアンプ群と、メモリセルデータのビット線への信号読出し時に前記ト
ランスファゲートを導通状態に、かつセンスアンプによ
るセンスアンプ動作時に前記トランスファゲートを非導
通状態にし、センスアンプ動作後には前記トランスファ
ゲートを再び導通状態にするように、タイミング制御す
るためのタイミング制御手段を備え、それによりトラン
スファゲートを介したセンスアンプを検知、増幅した信
号電位を前記他方のビット線を介してメモリセルに再書
込する動作を行なうことを特徴とする、半導体記憶装
置。２．複数の前記第１のワード線の１つを選択し、それを
駆動する第１のワード線選択および駆動手段と、複数の前記第２のワード線の１つを選択しそれを駆動す
る第２のワード線選択および駆動手段を含む、特許請求
の範囲第１項に記載の半導体記憶装置。３．前記第１のビット線で構成されるビット線対に対応
する第１のセンスアンプ駆動系と、前記第２のビット線で構成されるビット線対に対応する
第２のセンスアンプ駆動系とを備え、前記第１および第２のセンスアンプ駆動系は前記第１お
よび第２のセンスアンプ群を含み、前記第１または第２のワード線選択および駆動手段によ
り選択駆動されたワード線に従って前記第１および第２
のセンスアンプ駆動系の一方または両方を独立に活性化
する手段をさらに含む、特許請求の範囲第２項に記載の
半導体記憶装置。４．リフレッシュ動作を行なうロウアドレスを指定する
リフレッシュアドレスカウンタを備え、外部入力ロウア
ドレスは前記第１のワード線選択および駆動手段に入力
され、リフレッシュアドレスカウンタ出力は第２のワー
ド線選択および駆動手段に入力されることを特徴とす
る、特許請求の範囲第２項に記載の半導体記憶装置。５．リフレッシュ動作の時間間隔を指定するリフレッシ
ュタイマを備え、リフレッシュタイマの出力により、外
部信号とは全く非同期にリフレッシュ動作を行なうこと
を特徴とする、特許請求の範囲第４項に記載の半導体記
憶装置。