JP2653689B2 - ランダムアクセスメモリおよびその書込み／読取り方法 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明はランダムアクセスメモリおよびその書込み／
読取り方法に関する。

（従来の技術） オン・チツプランダムアクセスメモリ（RAM）は高速
マイクロコンピユータの不可欠な要素となつてきてい
る。不揮発性スタテイツク型のRAMは、これらがリフレ
ツシユサイクルもこれに対応するリフレツシユ回路も必
要としないので、マイクロコンピユータに好んで用いら
れている。米国特許第4,506,322号（Leigh）は高速マイ
クロコンピユータとともに用いるようになつている６ト
ランジスタメモリを開示している。しかし、標準的な６
トランジスタ（４トランジスタでさえも）スタテイツク
メモリはかなり大きなウエーハ面積を必要とし、それに
よつてオン・チツプメモリ容量に関してマイクロコンピ
ユータチツプ設計が制約されることになる。

ダイナミツク型のRAMは１集積トランジスタおよび１
容量要素をもつだけでよいので、大量のこのようなメモ
リセルを小さなウエーハ面積上に形成することができ
る。しかし、ダイナミツク型のRAMは、容量の蓄積電荷
を周期的にリフレツシユする必要があり、従つて多くの
場合リフレツシユ回路が必要となる点において揮発性で
ある。一方、メモリリフレツシユ条件はマイクロコンピ
ユータのプログラマに委せて全てのセルが所定の周期で
アクセスされるようにしてもよい。

デイジタル信号処理のような、計算が激しい高速マイ
クロコンピユータ分野では、大量のオン・チツプメモリ
が必要である。そこで、メモリリフレツシユ目的でプロ
グラマによつて通常用いられる「サイクルスチール（cy
cle steal）」法は制約されることになる。また、ダイ
ナミツクRAMメモリは、１マシーンサイクル内で別々の
アドレスの読取り／書込み動作が必要なマイクロコンピ
ユータと一体化するのは困難である。通常、４相マイク
ロコンピユータクロツクシステムはメモリをリフレツシ
ユするためのタイムスロツトを与えず、従つて、メモリ
アレイ全体をリフレツシユするのにプログラマに制約が
課せられることになる。リアルタイムの応用分野ではこ
の制約は非常に問題である。

米国特許第4,447,891号（Kadota）は、アレイの多数
のセルをお互いに関係なく同時に読取り／書込みできる
RAMアレイを開示している。本特許の各メモリセルは付
加的なトランジスタを伴なつた交叉結合インバータを有
していて各セルに対する読取り／書込みアクセスを実行
する。各セルは相補的なデータ線も必要とする。上記特
許のメモリアレイはリフレツシユを考慮する必要のない
スタテイツク型であるけれども、各セルは多数のトラン
ジスタを含み、従つて高密度応用分野はうまく適応でき
ないことになる。

前述したことから、高密度製造に適応できるダイナミ
ツクセルを有し、リフレツシユ動作がプログラマやユー
ザに見える改良されたメモリアレイが要請されているこ
とがわかるだろう。また、別別のセルの読取り／書込み
動作が同時サイクル中に可能で、かつメモリリフレツシ
ユ動作を自動的になしうる４相マシーンサイクルととも
に用いるのに適した半導体メモリも要請されている。さ
らに、現在の半導体処理技術による製造に適した、トラ
ンジスタ２個、容量１個を有するセルからなるメモリア
レイも要請されている。

（発明の概要） 本発明によつて、開示されたダイナミツクRAMは従来
の装置の欠点を減少またはほとんど除去する。本発明に
よつて、読取り動作の間に電荷を蓄積する蓄積（記憶）
容量の蓄積ノードと直列に接続された第１のトランジス
タ（アクセス装置）、および書込み動作の間にその容量
の蓄積ノードにアクセスする第２の直列トランジスタ
（アクセス装置）を有する、各セルがダイナミツク型の
DRAMアレイが開示される。さらに、各セルは、書込みト
ランジスタを介して容量の蓄積ノードに電荷を転送する
ために書込み動作の間に用いられる書込みビツト線を備
えている。同様にして、読取りトランジスタを介して容
量の蓄積ノードからセンス増幅器に電荷を転送するため
に読取りビツト線が読取りトランジスタに接続される。
アレイの各列に関連した読取りセンス増幅器はセルの読
取り動作の後でセルデータを回復するようにも働らく。

リフレツシユセンス増幅器は、４相クロツクの特定の
相の間にセルデータをリフレツシユするために各メモリ
アレイ列毎に備えられる。

こうして本発明のDRAMアレイはセル当りの要素が比較
的少なく、それによつて半導体ウエーハ面積が非常に少
なくてすむ。加えて、各セルは、アレイの別々のセルの
読取り／書込み動作が同時に実現できるように、読取り
動作ポートおよび書込み動作ポートを有する。本発明の
別の重要な技術的利点は、メモリのユーザやプログラマ
の介入がなくてもアレイセルの周期的、自動的リフレツ
シユが可能となる手段が備けられていることである。

本発明の他の特徴、利点は、添付図面（ここでは同一
の参照番号は同一の要素、作用を示すものとする）を参
照した、本発明の好適実施例の以下の説明から明らかに
なるだろう。

（実施例） 第１図には本発明に従がつて構成された例示的なセル
が示されている。最初に、DRAMアレイは、実際には、読
取り／書込み動作の間に選択されたセルにアクセスする
ために行列に配列された多数の同じセルを含んでいるこ
とが理解されるべきである。また、多数のこのようなセ
ルを含むメモリは、従来のアドレスデコード回路、クロ
ツク回路、センス増幅器回路、データ・アドレスバツフ
ア、およびメモリ動作を支援する多数の他の回路（図示
せず）を備えることになる。さらに、本発明は、マイク
ロコンピユータとともにオン・チツプメモリとして実現
する、すなわちそれ自身メモリチツプに集積化すること
が可能である。

本発明のメモリセル10は、蓄積容量16（これの蓄積ノ
ード15と接地電位の基準電圧17の間に接続されている）
の蓄積ノード15と書込みビツト線14の間に直列に接続さ
れたソースおよびドレインを有する書込み電界効果トラ
ンジスタ12を有する。書込みトランジスタ12はゲートも
有し、そのゲートに接続された行アドレス書込み線18に
よつて送られた信号によつて導電状態に駆動される。セ
ル10はまた、読取りビツト線22と容量16の蓄積ノード15
との間に直列に接続された読取り電界効果トランジスタ
20をも含む。読取りトランジスタ20もまた、ゲートを有
し、そのゲートに接続された行アドレス読取りラインに
よつて送られた信号によつて導電状態に駆動される。

本発明の好適形式では、書込みトランジスタ12および
読取りトランジスタ20はアクセス回路を形成し、エンハ
ンスメントモードを示すように構成されたＮチャンネル
MOS装置である。無論、当業者は他の形式のトランジス
タを用いてメモリアレイを構成してもよいだろう。ま
た、蓄積容量16は、単位ウエーハ面積あたり高い容量を
示す半導体形式が望ましい。本発明のメモリセル10は従
来のプレーナ技術によつて構成できるけれども、セルの
各要素はより最近の改良された半導体トレンチ技術を用
いても同様に実現できる。

２トランジスタDRAMセル10の動作を以下に簡単に説明
する。セル10の書込み動作に応答して、メモリアレイに
対するアドレスがデコードされ、行アドレス書込みライ
ン18上の行アドレス信号が高論理レベルに駆動されるよ
うになる。そこで書込みトランジスタ12は導通状態に駆
動される。行アドレス読取りライン24は低論理レベルの
ままだから、読取りトランジスタ20は非導通状態に維持
される。行アドレス書込みライン18上の書込み信号に一
致して、データレベル信号が行アドレス書込みライン14
に印加され、その対応する電荷は蓄積容量16に蓄積され
る。書込みトランジスタ12が導通状態にある場合、書込
みビツトライン14上の電荷は、書込みトランジスタ12の
ソース、ドレインの低インピーダンスデータ路を介して
転送される。

“0"低データレベルを表わす情報をDRAMセル10に書込
む場合は、電荷は書込みビツトライン14に印加されず、
蓄積容量16は帯電されない。他方、“1"高データレベル
を表わす情報をDRAM10に書込む場合は、論理高信号が書
込みビツト線に印加され、その際、対応する電荷が容量
16への蓄積のために書込みトランジスタ12を通つて転送
される。電荷を蓄積するようセルに書込みをした後、行
アドレス書込みライン18上の行信号は低状態に戻る。書
込みトランジスタはこうして導通を停止し、それによつ
て電荷が蓄積容量に留められる。通常は集積半導体装置
と結合した高抵抗リーク路のために、容量16の蓄積ノー
ド15に留められた電荷はゆつくりと放電し、リフレツシ
ユという再帯電が必要になる。

DRAMセル10のメモリ読取り動作はアドレス信号をデコ
ードし、対応する論理高行信号を行アドレス読取りライ
ンに印加することによつて達成される。結果として、読
取りトランジスタ20は導通状態に駆動され、それによつ
て読取りビツト線22を容量16の蓄積ノード15に低抵抗デ
ータ路を介して接続することになる。読取り動作の間、
当該セルに接続された対応する行アドレス書込みライン
18は論理低状態のままで、それによつて書込みトランジ
スタ12は非導通状態に維持される。容量16に電荷が蓄積
されていれば、読取り動作の間に読取りトランジスタ20
のソース、ドレインを介して読取りビツトライン22に転
送される。読取りビツトライン22は読取り動作の間に特
定のレベルにプリチヤージして、蓄積容量16にデータ高
信号が記憶されたか、データ低信号が記憶する際の感度
を改良することもできる。たとえば、データ低信号に対
応して電荷が蓄積容量16に蓄積されていない場合は、読
取りビツトライン22は容量16の蓄積ノードによつて放電
状態になり、データ低レベルを示すようになる。逆に、
データ高レベルに対応してかなりの電荷が容量16の蓄積
ノード15に蓄積されていれば、この電荷は読取り動作の
間に読取りトランジスタ20を通つて読取りビツトライン
22に転送され、それが高レベルにまで帯電されることに
なる。結果として、読取りビツトライン22のプリチヤー
ジ状態の電荷は容量16の蓄積ノード15に前もつてデータ
高レベルが記憶されていたことを示す。

第１図には示されていないけれども、多数の付加的な
同じセルを書込みビツトライン14と読取りビツトライン
22の間に接続してメモリアレイの１列のセルを形成する
ことも理解されるべきである。また、他の同じセルを行
アドレス書込みライン18と行アドレス読取りライン24に
接続してメモリアレイの１行のセルを形成する。

セルの各列毎に、読取りビツトライン22を読取りセン
ス増幅器に接続して蓄積容量16からそこに転送された電
荷がデータ高レベル、データ低レベルのいずれに対応す
るのかを判別するようにする。さらに、また次に詳細に
説明するように、セルの各列は、当該列の各アドレス指
定セルを周期的にリフレツシユするリフレツシユ・回復
回路を備え、容量16上に蓄積された電荷が前に書込まれ
たデータレペルに維持されるようにする。本発明のDRAM
セルは蓄積容量16に記憶された情報が読取り動作の後で
破壊されてしまう形式のものであるから、回復回路は同
じ情報をセル10に再書込みしそれによつてメモリのデー
タを維持する。

本発明の重要な特徴として、DRAMセル10は当該セルの
書込み動作専用の書込みポートを有している。この書込
みポートは書込みビツトライン14および行アドレス書込
みライン18によつて形成または識別される。同様にし
て、セル10は読取りビツトライン22および行アドレス読
取りライン24によつて形成または識別される専用読取り
ポートを含む。両ポートとも独立して働き、アレイ列の
１つのセルが１つのビツトライン・行ライン対上のデー
タで書込むことが可能であり、他方、その列の別のセル
は別のビツトライン・行ライン対上で読取ることが可能
である。従つて、本発明のメモリアレイの２ポート性に
よつて、読取り、書込み動作が１マシーンサイクルの間
に完了できるという所期のメモリ動作が可能となる。よ
り一般的にいうと、本発明のDRAMアレイマシーンサイク
ル毎に２つのアクセスを受けること可能であり、そのア
クセスは別々のセル位置でのどんな組合せの読取り、ま
たは書込み動作の組合せでもよい。

第２図には、第１図のものとほぼ同一に構成された多
数のセルを有する例示的なアレイ列が示されている。各
アレイ列は適当な数のDRAMメモリセルを含むことができ
る（その内２個のセル10,30だけが第２図に示されてい
る）。DRAMセル30はメモリセル10と同じ書込みビツトラ
イン14および読取りビツトライン22に接続された２トラ
ンジスタである。これに対して、行アドレス書込みライ
ン32はセル10とは異なり、また行アドレス読取りライン
34もセル10と異なる。同様に、当該列の各セルは他のセ
ルとは異なつた専用の行アドレス読取り書込みラインを
有するものとして構成されている。しかし、図示のアレ
イのDRAMセルの各行（図示せず）は同一の行アドレス読
取り／書込みラインを共有する。

本発明のメモリアレイは、Q1〜Q4とされた相を有する
４相システムで動作するようになつている。各クロツク
位相の間に書込みビツトライン14および読取りビツトラ
イン22はプリチヤージされる。読取りビツトライン14は
トランジスタ36によつて電圧V⁺−V_t（ここでV_tはトラン
ジスタ36の閾値電圧である）にプリチヤージされる。読
取りビツトライン22は当該クロツク位相の間にトランジ
スタ38によつて所定のプリチヤージ電圧にプリチヤージ
される。読取りビツトライン22は、プリチヤージ電圧源
以下の１トランジスタ閾値電圧を含む電圧にプリシヤー
ジされる。そのプリチヤージ電圧はV⁺の約半分の値がよ
い。このようにして、選択されたDRAMセルからの“1"ま
たは“0"データレベルの読出検出が簡単にされる。

書込みビツトライン14と読取りビツトライン22の間に
は、システムクロツクサイクルの所定位相の間に列セル
をリフレツシユするリフレツシユ回路40が接続されてい
る。リフレツシユ回路40は、Q2位相の間に動作するリフ
レツシユライン44によつて駆動される入力トランジスタ
42を有している。リフレツシユライン44が論理高状態に
駆動されるとき、入力トランジスタ42は導通状態に駆動
され、それによつて読取りビツトライン22がセンス増幅
器46の入力に接続される。このセンス増幅器46は従来の
設計で、DRAMメモリにおいて用いられている形式のもの
である。センス増幅器46の出力には、第２のリフレツシ
ユライン50によつて駆動される出力トランジスタ48が接
続されている。第２のリフレツシユライン50はクロツク
位相Q4の間に駆動され書込みビツトライン14をリフレツ
シユ論理レベルにする。図示されたアレイ列のリフレツ
シユ動作を次にさらに詳細に説明する。他の関連あるア
レイ列の他のリフレツシユ回路はリフレツシユライン4
4,50によつて駆動される。

例示したアレイ列はまた読取り動作後に当該セルの内
容を復元するための復元回路52を有している。本発明の
DRAMメモリセルの読取り動作の破壊的な性質のために、
各セルの内容は各読取り動作後に復元されなければなら
ない。復元回路52はリフレツシユ回路40と設計が同じで
ある。そのため、入力トランジスタ54はQ4クロツク位相
の間に復元ライン56上のクロツク信号によつて駆動され
る。そのとき、読取りビツトライン22上にあるデータは
トランジスタ54を通つて読取り／復元センス増幅器58の
入力に転送される。読取り／復元センス増幅器58の出力
は、セルの読取り動作から生じるデータ高または低を表
わすデータ信号を出力60に発生する。また、読取り／復
元センス増幅器58の出力は出力トランジスタ62を介して
書込みビツトライン14に結合される。出力トランジスタ
62は第２復元ライン64上のQ2クロツク位相によつて駆動
される。第１、第２の復元ライン56,64はアレイの他の
列と共通である。

本発明のメモリアレイの代表的な列の構造を説明した
ので、次にその動作を第２図および第３図の波形を参照
しながら説明する。本発明のメモリは、第３図ａ〜ｄに
示された４相Q1〜Q4によつて示されるように多重位相ク
ロツクとともに容易に用いられるようになつている。

第３図ｅには本発明のDRAMアレイの書込みサイクルが
示されており、そこでは、プリチヤージトランジスタ3
6,38はQ1位相の間に、書込みビツトライン14、読取りビ
ツトライン22を前述した所定電圧にプリチヤージするた
めに駆動される。Q2位相の間には、アドレス信号がデコ
ードされ、当該列の適当な行アドレス書込みラインに印
加され選択された書込みトランジスタを導通状態に駆動
する。Q2位相の間に、書込み列データライン68は高論理
レベルに駆動され、当該列データをトランジスタ66を経
由して書込みビツトライン14に与える。メモリセル10が
行アドレス書込みライン18によつてアドレス指定されて
いるものとすると、Q2クロツク位相によつて列データが
トランジスタ66を介して書込みビツトライン14に与えら
れ、容量16の蓄積ノード15に記憶される。行アドレス書
込みライン18上の信号が論理低に切替わると、書込みト
ランジスタ12がカツトオフされ、それによつて容量16の
蓄積ノード15の電荷が維持される。

第３図ｆは列セルの蓄積容量に蓄積された電荷をリフ
レツシユするリフレツシユサイクルを示す。リフレツシ
ユはQ2、Q4位相の間に行なわれる。特に、クロツク位相
Q2の間には、リフレツシユされるべきセル10が読取ら
れ、それによつて読取りトランジスタ20が導通状態に駆
動され、容量電荷が読取りビツトライン22に転送され
る。クロツク位相Q2の間には、リフレツシユ回路40の入
力トランジスタ42は導通状態に駆動され、その際ビツト
ライン22上の電荷がリフレツシユセンス増幅器46に入力
される。このリフレツシユセンス増幅器46は読取りビツ
トライン22上の電荷を感知し、その電荷が“0"、“1"デ
ータレペルのどちらを示すかに応じたデータ信号を再発
生する。従つて、リフレツシユセンス増幅器46は容量16
に蓄積された電荷をそれに完全に対応するデータ信号と
して再発生するように働らくことになる。クロツク位相
Q4の間には、リフレツシユ回路40の出力トランジスタ48
が導通状態に駆動され、それによつてリフレツシユセン
ス増幅器46の出力が書込みビツトライン14に転送され
る。これに一致して、リフレツシユされたセル10のアド
レス書込みライン18が導通状態に駆動され、書込みトラ
ンジスタ12が導通し、書込みビツトライン14から復元電
荷を容量16の蓄積ノードに戻すようになる。当該セル
は、有効データを長時間にわたつて維持できるように上
述の態様で周期的にリフレツシユされる。各リフレツシ
ユサイクルの間に、アレイの各列の１セルがリフレツシ
ユを受けるので、たとえば、128行を有するメモリアレ
イでは、メモリ全体は128リフレツシユサイクルで完全
にリフレツシユされる。以下により詳細に説明するため
に、プログラムアドレスおよびリフレツシユアドレスを
メモリアレイの読取りアドレスラインおよび書込みアド
レスラインに多重化するマルチプレクサが備えられる。

第３図ｇには本発明のDRAMメモリの読取り動作を行う
際に用いられるクロツク位相が示されている。たとえ
ば、セル10の読取りサイクルはQ4クロツク位相の間に、
選択された行アドレス読取りライン24を論理高に駆動す
ることによつて開始される。その結果、読取りトランジ
スタ20は導通状態に駆動されるので、容量16に蓄積され
た電荷は読取りビツトライン22に転送される。Q4位相の
間には、復元回路52のライン56も入力トランジスタ54が
導通するように駆動される。そのとき、読取りビツトラ
イン22上に存在する電荷は読取り／復元センス増幅器58
の入力に与えられる。読取り／復元センス増幅器58は電
荷量をデータ高または低に変換するように動作し、それ
を読取り列データライン60に出力する。セル10から読出
されたデータは、メモリの出力として駆動されるように
外部回路に利用できる。こうして、任意の列セルの出力
が単一クロツク位相内で得ることができる。しかし、読
取り動作の破壊的な性質のために、電荷は選択されたセ
ル10の蓄積容量16に復元されなければならない。読取り
／復元センス増幅器58の出力は感知論理レベルにプリチ
ヤージされた読取り列データライン60を維持する。Q2ク
ロツク位相が起ると復元回路52の出力トランジスタ62は
導通状態に駆動され、書込みビツトライン14のプリチヤ
ージ状態が変化する。同時に、Q2位相が作動してアドレ
ス指定セル10の書込みトランジスタ12を駆動し、蓄積容
量16を書込みビツトライン14に接続する。こうして、読
取り／復元センス増幅器58によつて出力された電荷は読
取られたセルの蓄積容量16に復元される。

前述したメモリアレイ構造、タイミングの場合、復
元、書込み動作の間に潜在的なバス競合が存在する。こ
れは特に、セルが隣接したマシーンサイクルで読取り、
書込み動作を受ける場合に起りうる。この場合、競合は
読取りサイクルの復元部分と次の書込みサイクルの間に
起りうる。バス競合は、復元、書込み動作両方の位相Q2
間に用いられる書込みビツトライン14に関して存在す
る。すなわち、このような競合状況において、トランジ
スタ66は書込みサイクルの間に列データを書込みビツト
ライン14に結合し、他方、復元出力トランジスタ62は復
元データを同じ書込みビツトラインに結合する。このよ
うな競合は、素子70のような禁止トランジスタを用いて
復元サイクルの終了を防ぐことによつて解除できる。復
元サイクルの終了を防ぐために、トランジスタ70は論理
低レベルに駆動され、それによつて非導通状態に置かれ
るので復元回路出力トランジスタ62もまた導通を防止さ
れる。従つて、新らしい列データを選択セル10に書込む
ことができ、それによつて競合問題を回避できる。当該
セルの復元の防止は些細な問題である（新データが当該
セルに書込まれているからそこに記憶された旧データは
問題にならないから）。前述したように、禁止トランジ
スタ70は、同一セルの連続的な読取り、書込み動作が生
じる（もしあれば）間を除いて、通常は導通状態にあ
る。図示はされていないが、同一セルの連続的な読取
り、書込みを検出し、それによつて禁止トランジスタ70
に印加される復元禁止信号を発生する回路を当業者は考
案できるだろう。また、上述した競合が存在するメモリ
サイクルの間に復元サイクルを禁止するのに他の手段を
用いてもよい。

第３図ｈは本発明のメモリアレイの読取り動作を実現
するのに有効な電気波形を示している。さらに詳細に
は、リフレツシユサイクル72およびプログラムアドレス
サイクル74が交互に示されている。各リフレツシユサイ
クルはプリチヤージ位相および各アレイ列に関連したセ
ルをリフレツシユするリフレツシユ位相を含む。各プロ
グラムアドレスサイクル74は、プリチヤージ位相および
これに続く、アドレスがアレイ列に付加されるアドレス
位相を含む。このようにして、各列のセルを読出してメ
モリをリフレツシユするか、またはメモリからの出力デ
ータを与えることができる。

第３図には本発明のメモリアレイの書込み動作を実現
するのに有効な電気波形を示す。書込みデータサイクル
はアドレスサイクル76およびそれと交互になつているリ
フレツシユサイクル78を含む。各アドレスサイクル76は
プリチヤージ位相およびアドレス位相を含み、各リフレ
ツシユサイクル78はプリチヤージ位相およびそれに続く
リフレツシユ位相を含む。上記書込みデータタイミング
はメモリアレイの書込み動作がそこに新入力データを与
えるようにするのに有効である。

第４図には、本発明のDRAM装置によつて用いられるプ
ログラムアドレスおよびリフレツシユアドレスを多重化
するマルチプレクサ回路80の概略が示されている。マル
チプレクサ80によつて発生したアドレスは多数の行アド
レスバツフア82を介してメモリアレイの行アドレス読取
り、書込みラインに結合される。マルチプレクサ80は、
メモリアレイの各行に対応する特定の状態を発生する擬
似ランダムカウンタ84を含む。擬似ランダムカウンタ84
は一定の期間の間に所定の状態の全ての組合せを循環す
るように構成されており、メモリアレイの全ての行が特
定の周期的期間内でリフレツシユされるようになる。代
替的には、擬似ランダムカウンタ84は全てのリフレツシ
ユアドレスを連続的に発生する二進カウンタとしても構
成できる。本発明の好適形式では、擬似ランダムカウン
タ84は、当該アレイの全部の行を一義的にアドレス指定
するのに適した多数のステージを含む。各カウンタステ
ージの出力には、Q1,Q2クロツク位相によつてゲート通
過するトランジスタ86が接続されている。上記のよう
に、このような位相はメモリのリフレツシユ期間に対応
する。このような各トランジスタ86の出力は対応する行
アドレスバツフア82の入力に結合される。

本発明のメモリに外部から付加されるプログラムアド
レスはマルチプレクサ入力Ａ〜Ｇを介してそこに結合さ
れる。これらの入力は順番に、位相Q3およびQ4によつて
クロツクされる各トランジスタ88に接続される。前述の
ように、トランジスタ88の出力はメモリアレイのプログ
ラムアドレス指定に対応する。トランジスタ88の出力は
行アドレスバツフア82の各入力にも接続される。従つ
て、クロツク位相Q1,Q2の間はリフレツシユアドレスが
メモリアレイに供給され、他方クロツク位相Q3,Q4の間
はプログラムアドレスがメモリアレイに供給される。

第２図の読取りビツトライン22に位相Q2の間に現われ
るデータはリフレツシユセンス増幅器46に結合され、こ
の増幅器によつて検知され、位相Q4の間に書込みビツト
ライン14に転送される。リフレツシユされているセル10
の書込みアドレスライン18は位相Q4で生じ、当該セルの
読取りアドレスを２クロツク位相だけ遅らすだけで実現
できる。プログラムアドレスの結果としてクロツク位相
Q4で生じる読取りビツトライン22上のデータは、読取り
／復元センス増幅器58に結合され、その増幅器によつて
検知される。検知データはクロツク位相Q2で書込みビツ
トライン14に転送され、したがつて復元目的に利用でき
るようになる。書込みアドレスは、そのアドレスがプロ
グラムによつて外部的に発生するか、リフレツシユアド
レスカウンタ84から発生するかに関係なく読取りアドレ
スを２クロツクサイクルだけ遅らすことによつて発生さ
れる。

第５図において、チツプ90に分割された半導体材料基
板は、一緒になつてマイクロコンピユータの作用をもた
らす、ランダムアクセスメモリ（RAM）装置92、リード
オンメモリ（ROM）装置90およびマイクロプロセツサ96
を備えている。

前述の説明はNMOSプリチヤージ、デイスチヤージの論
理の使用に関連してなされたけれども、メモリ構造は異
なつたクロツク法のCMOS回路を用いても実現できる。ま
た、種々の応用で非常に便利なDRAM装置用の融通性のあ
るアレイが開示されている。

（発明の効果） 本発明の技術的な利点は、２トランジスタセル自身が
対称的な２ポート構造となつており、アドレス、データ
の読取り、書込み動作のいずれかを反転できるというこ
とである。本発明の別の技術的な利点はアレイの別々の
セルに関して読取り、書込み動作を同時に行い得、それ
によつてメモリの性能が向上するということである。本
発明のさらに別の技術的利点は、マイクロコンピユータ
とともにオンチツプメモリとして用いられるとき、スタ
テイツク形式の動作を実現できるということである。そ
のために、本発明のメモリのリフレツシユ動作はリフレ
ツシユ目的のためにデユアルポート性を実現し、それに
よつてプログラマをメモリリフレツシユの責任から逃れ
させる。実際に、同一のマシーンサイクルにおいて、あ
るアレイ列の他のセルが読取り、または書込みされてい
る間に、そのアレイ列の当該セルのリフレツシユ動作を
行うことができる。

本発明の好適実施例は特定のDRAMメモリアレイおよび
支援回路について開示されたけれども、添付特許請求の
範囲に規定されているように本発明の精神、範囲から離
れないで設計事項として詳細な変更がなし得ることが理
解されるべきである。

以上の説明に関して更に以下の項を開示する。

（１） ランダムアクセスメモリ（RAM）装置用の配列
であつて、 蓄積ノードと基準電圧の間に接続され、その蓄積ノー
ドにある時点で１データレベルを記憶できる蓄積容量、 データレベルを転送できる第１、第２のビツトライ
ン、前記第１ビツトラインと前記蓄積ノードの間に接続
されたソース、ドレインを有する第１の電界効果トラン
ジスタ、および前記第２ビツトラインと前記蓄積ノード
との間に接続されたソース、ドレインを有する第２の電
界効果トランジスタであつて、各ゲートを有し、前記蓄
積ノードと前記第１、第２ビツトラインの間でデータレ
ベルを電気的に結合できる前記第１、第２の電界効果ト
ランジスタ、および 前記第１、第２の電界効果トランジスタの各ゲートに
接続された第１、第２の行ラインであつて、前記第１、
第２の電界効果トランジスタを電気的に活性化して前記
第１、第２のビツトラインを前記蓄積ノードに接続する
各行ライン信号を転送する前記第１、第２の行ライン を含む前記配列。

（２） 前記第１、第２電界効果トランジスタの一方は
書込みトランジスタであり、他方は読取りトランジスタ
である第（１）項に記載の配列。

（３） 前記書込みトランジスタは前記各ビツトライン
からデータレベルを前記蓄積ノードに書込むためにのみ
作用し、前記読取りトランジスタは前記各ビツトライン
に前記蓄積ノードから読取るためにのみ作用する第
（２）項に記載の配列。

（４） 前記第１トランジスタは書込みトランジスタ、
前記第１ビツトラインは書込みビツトライン、前記第１
行ラインは書込み行ラインであり、前記第２トランジス
タは読取りトランジスタ、前記第２ビツトラインは読取
りビツトライン、前記第２行ラインは読取り行ラインで
ある、第（２）項に記載の配列。

（５） 前記第１、第２のビツトラインに接続された複
数グループの蓄積容量および第１、第２のトランジスタ
を含み、各グループは別々の第１、第２の行ラインに接
続されてメモリアレイの１列を形成する、第（１）項に
記載の配列。

（６） 前記第１ビツトラインおよび第１行ラインは第
１ポートを形成し、前記第２ビツトラインおよび第２行
ラインは第２ポートを形成する第（１）項に記載の配
列。

（７） 前記第１ビツトライン、第１トランジスタおよ
び第１行ラインは、前記蓄積ノードとの間でデータの読
取り、書込みを行なうために前記第２ビツトライン、第
２トランジスタおよび第２の行ラインと対称となる回路
を形成する、第（１）項に記載の配列。

（８） １列のランダムアクセスメモリ装置であつて、 前記列に沿つてデータレベルを転送できる第１、第２
のビツトライン、 前記列に沿つて直列に配列された複数のメモリセルで
あつて、各セルは、蓄積ノードと基準電圧の間に接続さ
れ前記蓄積ノードに１時点で１データレベルを記憶する
蓄積容量、前記第１ビツトラインと前記蓄積ノードの間
に接続された第１の電界効果トランジスタ、および前記
第２ビツトラインと前記蓄積ノードとの間に接続された
第２の電界効果トランジスタを有し、前記第１、第２ト
ランジスタは第１、第２ビットラインと前記蓄積ノード
の間でデータレベルを結合できる、前記複数メモリセ
ル、 前記第１、第２ビツトラインに接続され、セル内のデ
ータレベルをリフレツシユできる回路要素を含むリフレ
ッシュ回路、および 前記第１、第２ビツトラインに接続され、あるセルか
らのデータレベルを読取つてデータライン上のデータ信
号を形成し、読取つたデータレベルを前記セルに復元す
ることのできる回路要素を含む読取り・復元回路。

を含む前記一列のランダムアクセスメモリ装置。

（９） 前記第１、第２トランジスタの一方は書込みト
ランジスタであり、他方は読取りトランジスタである第
（８）項に記載の列。

（10） 前記書込みトランジスタは前記各ビツトライン
から前記蓄積ノードにデータレベルを書込むためにのみ
作用し、前記読取りトランジスタは前記蓄積ノードから
前記各ビツトラインにデータレベルを読取るためにのみ
作用する、第（９）項に記載の列。

（11） 前記第１トランジスタは書込みトランジスタ、
前記第１ビツトラインは書込みビツトライン、前記第１
行ラインは書込み行ラインであつて、前記第２トランジ
スタは読取りトランジスタ、前記第２ビツトラインは読
取りビツトライン、前記第２行ラインは読取り行ライン
である、第（９）項に記載の列。

（12） 前記メモリ装置は第１、第２、第３および第４
位相ラインにそれぞれ転送される４クロツク位相を含む
サイクルで動作し、前記列は、前記第１、第２ビツトラ
インおよび選択された位相ラインに接続されて前記選択
されたクロツク位相で前記ビツトライン上に所望の電圧
を設定する電荷設定回路を含み、前記リフレツシユ回路
および前記読取り復元回路は選択された位相ラインに接
続されて選択されたクロツク位相でそれぞれ、前記デー
タレベルをリフレツシユし、読取り、復元する、第
（８）項に記載の列。

（13） 前記電荷設定回路は前記第１、第３位相ライン
に接続し、前記リフレツシユ回路および前記読取り・復
元回路は前記第２、第４位相ラインに接続する、第（1
2）項に記載の列。

（14） 前記電荷設定回路は前記第１、第２のビツトラ
インの一方をほぼ一定電圧に設定し、他方をその一定電
圧の約半分に設定する第（12）項に記載の列。

（15） 各セルの各第１トランジスタのゲートに接続さ
れた第１行ラインおよび各セルの各第２トランジスタの
ゲートに接続された第２行ラインを含み、前記第１行ラ
インの行信号は、前記第２行ラインの行信号と関係なく
起り、１つのセル内のデータレベルは、前記第１ビツト
ラインと１蓄積ノードの間で、前記第２ビツトラインと
別の蓄積ノードの間で転送される別のセル内のデータレ
ベルと関係なく転送できるようになつている、第（12）
項に記載の列。

（16） 前記第１トランジスタ、第１ビツトラインおよ
び第１行ラインは前記１つの蓄積ノードに書込み動作を
なし、前記第２トランジスタ、第２ビツトラインおよび
第２行ラインは別の蓄積ノードからの読取り動作を行な
う、第（15）項に記載の列。

（17） １セルの前記データレベルは、前記第１ビツト
ラインと前記第１蓄積ノードとの間で、別のセルの前記
データレベルが前記第２ビツトラインと前記別の蓄積ノ
ードの間で転送されるのと同時に転送できる第（16）項
に記載の列。

（18） 前記第１、第２のトランジスタに別々に接続さ
れた行ラインにカウンタ行信号を発生するカウンタを含
み、前記カウンタ行信号は、一定時間内に前記セル内の
データレベルをリフレツシユする前記リフレツシユ回路
の動作に関連して生じる、第（34）項に記載の列をアド
レス指定するアドレス指定回路。

（19） 前記カウンタ回路は前記行ラインの全てに対し
てカウンタ行信号を発生する擬似ランダムカウンタを含
む第（18）項に記載のアドレス指定回路。

（20） 前記メモリ装置はそれに印加されたアドレス信
号に応答してアドレス行信号を発生し、さらに、前記カ
ウンタ行および前記アドレス行の一方を前記行ラインに
一度に接続するマルチプレクサ回路を含む第（19）項に
記載のアドレス指定回路。

（21） 前記メモリ装置は第１、第２、第３および第４
位相ラインに転送された４つのクロツク位相を含むサイ
クルで動作し、前記マルチプレクサ回路は、前記第１、
第２位相ラインに接続され前記カウンタ行信号を前記行
ラインに前記第１、第２位相の間に接続するカウンタゲ
ート、および前記第３、第４位相ラインに接続され前記
行信号を前記行ラインに前記第３、第４位相の間に接続
するアドレスゲートを含む、第（20）項に記載のアドレ
ス指定回路。

（22） 前記読取り・復元回路は、入力、出力を有する
センス増幅器、一方のビツトラインのデータレベルを前
記センス増幅器入力に接続する入力電界効果トランジス
タ、および前記センス増幅器出力からの増幅データレベ
ルを他方のビツトラインに接続する出力電界効果トラン
ジスタを含み、前記データラインは前記センス増幅器出
力に接続される、第（８）項の列。

（23） 前記読取り・復元回路に接続され、禁止ライン
上の禁止信号の受信に応答してその読取り・復元回路の
動作の復元動作を禁止する復元禁止回路を含む第（22）
項に記載の列。

（24） 前記復元禁止回路に前記出力トランジスタに接
続されて前記増幅データレベルが前記他のビツトライン
に接続されるのを防止する、第（23）項に記載の列。

（25） 前記メモリ装置は、第１、第２、第３、第４ク
ロツク位相ラインに転送された４個のクロツク位相を含
むサイクルで動作し、前記禁止回路は前記第２の位相ラ
インを前記出力トランジスタに接続し、前記禁止信号に
応答して前記第２の位相ラインを前記出力トランジスタ
から分離する禁止電界効果トランジスタを含む、第（2
4）項に記載の列。

（26） 前記リフレツシユ回路は入力、出力を有するセ
ンス増幅器、一方のビツトライン上のデータレベルを前
記センス増幅器入力に接続する入力電界効果トランジス
タ、および前記センス増幅器出力からの増幅データレベ
ルを他のビツトラインに接続する出力電界効果トランジ
スタを含む第（８）項に記載の列。

（27） 前記メモリ装置は第１、第２、第３、第４位相
ラインに転送された４個のクロツク位相を含むサイクル
で動作し、前記入力トランジスタのゲートは前記第２の
位相ラインに接続され、前記出力トランジスタのゲート
は前記第４の位相ラインに接続される第（26）項に記載
の列。

（28） ランダムアクセスメモリ装置用の配列であつ
て、 データレベルを供給、受信できる第１、第２のポー
ト、および 前記第１、第２のポートの間に接続された少なくとも
１つのメモリセルであつて、データレペルを表わす電荷
を蓄積できる１蓄積ノードおよび前記第１、第２ポート
と前記１蓄積ノードの間にそれぞれ接続され、前記ポー
トと前記１蓄積ノードの間でデータレペルを転送できる
第１、第２のアクセス回路 を含む前記配列。

（29） 前記第１ポートは、１トランジスタである前記
第１アクセス回路を介してのみ前記蓄積ノードに接続さ
れ、前記第２ポートは、１トランジスタである前記第２
アクセス回路を介してのみ前記蓄積ノードに接続され、
それによつて前記蓄積ノードへのアクセスは前記第１、
第２アクセス回路を介して独立に実現できるようになつ
ている第（28）項に記載の配列。

（30） 各々が、前記第１、第２アクセス装置によつて
前記第１ポート、第２ポート間に接続された１蓄積ノー
ドを含む複数のメモリセルを有する第（28）項に記載の
配列。

（31） 前記第１、第２ポートに接続され、前記蓄積ノ
ードに記憶されたデータレベルを一定の期間内に自動的
にリフレツシユする回路要素を含むリフレツシユ回路を
有する第（28）項に記載の配列。

（32） 前記リフレツシユ回路要素は、入力、出力を有
する１センス増幅器、一方のポート上のデータレベルを
前記センス増幅器入力に接続する入力電界効果トランジ
スタ、および前記センス増幅器出力からの増幅データレ
ベルを他方のポートに接続する出力電界効果トランジス
タを含む第（31）項に記載の配列。

（33） 前記第１、第２ポート間に接続され、一方のポ
ートでデータレベルを読取り、そのデータレベルを他方
のポートに書込む回路要素を含みそれによつて前記蓄積
ノードから読取られたデータレベルが前記他方のポート
を介してその蓄積ノードに書戻されるようになる読取り
・復元回路を有する第（28）項に記載の配列。

（34） 前記読取り・復元回路要素は、入力、出力を有
する１センス増幅器、一方のポート上のデータレベルを
前記センス増幅器に接続する入力電界効果トランジス
タ、および前記センス増幅器からの増幅データレベルを
他方のポートに接続する出力電界効果トランジスタを含
む、第（33）項に記載の配列。

（35） 前記メモリ装置は、第１、第２、第３、第４位
相ラインに転送された４個のクロツク位相を含むサイク
ルで動作し、前記ポートは前記位相ラインのうちの選択
ラインに接続されて、前記アクセス装置を介して前記ノ
ードへの個別のアクセスがなされる第（28）項に記載の
配列。

（36） 前記各ポートは１ビツトラインおよび１行ライ
ンを含み、またお互いにほぼ対称になつている第（28）
項に記載の配列。

（37） メモリアレイ内の複数メモリセルおよびマイク
ロプロセツサを備えてマイクロコンピユータを形成する
半導体材料の基板を含む第（28）項に記載の配列。

（38） 前記メモリセルは、前記蓄積ノードと基準電圧
との間に接続された蓄積容量によつて形成された１個の
前記蓄積ノードを含む第（28）項に記載の配列。

（39） ランダムアクセスメモリ（RAM）のメモリセル
について読取り、書込みを行なう方法であつて、 蓄積容量を有する、１蓄積ノードを備えた少なくとも
１メモリセルを用意する段階、 データレベルを転送できる複数のビツトラインを用意
する段階、 各ビツトラインと前記蓄積ノードの間に別々のデータ
路を形成する段階、および お互いに独立した各データ路について前記蓄積ノード
と前記各ビツトラインの間でデータレベルを転送する段
階 を含む前記方法。

（40） １ビツトライン上のデータレベルを読取る段
階、その読取つたデータレベルを増幅する段階およびそ
の増幅データレベルを別のビツトライン上に復元する段
階を含む第（33）項に記載の方法。

（41） 前記読取り前、前記復元後に、前記蓄積ノード
に記憶されたデータレベルをリフレツシユする段階を含
む第（40）項に記載の方法。

（42） 前記他のビツトラインが別の源からデータレベ
ルを受けるべきとき前記復元を禁止する段階を含む第
（41）項に記載の方法。

（43） 前記転送段階は、１データ路で前記蓄積ノード
からデータレベルを１ビツトラインに読取ること、およ
び他のデータ路で別のビツトラインからデータレベルを
書込むことを含む第（39）項に記載の方法。

【図面の簡単な説明】

第１図は本発明の例示的なメモリセルの電気的概略図で
ある。 第２図は、本発明の原理および技術的思想を具体化した
メモリアレイ列の一部を示す図である。 第3a図〜第3i図は本発明の機能的な特徴を示す電気的波
形図である。 第４図は本発明のメモリアレイとともに用いるアドレス
マルチプレクサの電気的概略図である。 第５図はマイクロコンピユータおよび本発明のメモリセ
ルを備えた半導体チツプを示す図である。 10,30……メモリセル、14,22……ビツトライン、18,24
……行アドレスライン、12,20……FET、16……蓄積容
量、15……蓄積ノード、17……基準電位、25……アレイ
列、40……リフレツシユ回路、46,58……センス増幅
器、42,54……入力トランジスタ、48,62……出力トラン
ジスタ、52……回復回路、36,38……プリチヤージトラ
ンジスタ、70……禁止トランジスタ、80……マルチプレ
クサ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】１列のランダムアクセスメモリ装置であっ
   て、 前記列に沿ってデータレベルを転送できる第１、第２の
   ビットライン、 前記列に沿って直列に配列された複数のメモリセルであ
   って、各セルは、蓄積ノードと基準電圧の間に接続され
   前記蓄積ノードに１時点で１データレベルを記憶する蓄
   積容量と、前記第１ビットラインと前記蓄積ノードの間
   に接続された第１の電界効果トランジスタと、前記第２
   ビットラインと前記蓄積ノードとの間に接続された第２
   の電界効果トランジスタとを有し、前記第１、第２の電
   界効果トランジスタは第１、第２ビットラインと前記蓄
   積ノードの間でデータレベルを結合できる、前記複数メ
   モリセル、 前記第１、第２ビットラインに接続され、セル内のデー
   タレベルをリフレッシュできる回路要素を含むリフレッ
   シュ回路、および 前記第１、第２ビットラインに接続され、あるセルから
   のデータレベルを読取ってデータライン上のデータ信号
   を形成し、読取ったデータレベルを前記セルに復元する
   ことのできる回路要素を含む読取り・復元回路 を含む前記一列のランダムアクセスメモリ装置。
2. 【請求項２】前記メモリ装置は第１、第２、第３および
   第４位相ラインにそれぞれ転送される４クロック位相を
   含むサイクルで動作し、前記列は、前記第１、第２ビッ
   トラインおよび選択された位相ラインに接続されて前記
   選択されたクロック位相で前記ビットライン上に所望の
   電圧を設定する電荷設定回路を含み、前記リフレッシュ
   回路および前記読取り復元回路は選択された位相ライン
   に接続されて選択されたクロック位相でそれぞれ、前記
   データレベルをリフレッシュし、読取り、復元する、請
   求項（１）に記載の列。
3. 【請求項３】ランダムアクセスメモリ装置用の配列であ
   って、 データレベルを独立して導くことのできる第１、第２の
   トランジスタ、 前記第１、第２のトランジスタ間に接続された１つのメ
   モリセルであって、データレベルを表わす電荷を蓄積で
   きる１蓄積ノードおよび前記第１、第２トランジスタと
   前記第１蓄積ノードの間にそれぞれ接続され、前記第
   １、第２トランジスタと前記１蓄積ノードの間でデータ
   レベルを導くことのできる第１、第２の導体、および 前記第１、第２トランジスタ間に接続され、前記第１、
   第２トランジスタへの蓄積ノードから読み取ったデータ
   レベルが前記第１、第２トランジスタの他方を介して該
   蓄積ノードへ書き戻されるように前記第１、第２トラン
   ジスタの一方のデータレベルを読み取り、他方のデータ
   レベルを書き込む回路要素を有する読み取り復元回路を
   含む前記配列。